KR101811197B1 - 반도체 장치, 전력용 회로, 및, 반도체 장치의 제작 방법 - Google Patents

반도체 장치, 전력용 회로, 및, 반도체 장치의 제작 방법 Download PDF

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Abstract

본 발명은, 생산성이 높은 새로운 반도체 재료를 사용한 대전력용 반도체 장치를 제공하는 것을 목적의 하나로 한다. 또는, 새로운 반도체 재료를 사용한 새로운 구조의 반도체 장치를 제공하는 것을 목적의 하나로 한다.
기판 위의 제 1 도전층과, 제 1 도전층을 덮는 산화물 반도체층과, 산화물 반도체층 위의, 제 1 도전층과 중첩하지 않는 영역의 제 2 도전층과, 산화물 반도체층 및 제 2 도전층을 덮는 절연층과, 절연층 위의, 적어도 제 1 도전층 및 제 2 도전층과 중첩하지 않는 영역을 포함하는 영역의 제 3 도전층을 갖는, 반도체 장치이다.

Description

반도체 장치, 전력용 회로, 및, 반도체 장치의 제작 방법{Semiconductor device, power circuit, and manufacturing method of semiconductor device}
개시하는 발명의 기술 분야는, 반도체 장치 및 그 제작 방법의 관한 것이다.
금속 산화물은 다양하게 존재하고, 다양한 용도로 사용된다. 산화 인듐은 잘 알려져 있는 재료이며, 액정 디스플레이 등에서 필요로 되는 투명 전극 재료로서 사용된다.
금속 산화물 중에서는 반도체 특성을 나타내는 것이 있다. 반도체 특성을 나타내는 금속 산화물로서는, 예를 들어, 산화 텅스텐, 산화 주석, 산화 인듐, 산화 아연 등이 있고, 이와 같은 금속 산화물을 채널 형성 영역에 사용한 박막 트랜지스터가 이미 알려져 있다(예를 들어, 특허 문헌 1 내지 특허 문헌 4, 비특허 문헌 1 등 참조).
그런데, 금속 산화물에는 일원계(一元系) 산화물만 아니라 다원계(多元系) 산화물도 알려져 있다. 예를 들어, 동족계열(homologous phase)을 갖는 InGaO3(ZnO)m(m : 자연수)는, In, Ga 및 Zn를 갖는 다원계 산화물 반도체로서 알려져 있다(예를 들어, 비특허 문헌 2 내지 비특허 문헌 4 등 참조).
그리고, 상술한 바와 같은 In-Ga-Zn계 산화물로 구성되는 산화물 반도체도, 박막 트랜지스터의 채널 형성 영역에 적용할 수 있다는 것이 확인되어 있다(예를 들어, 특허 문헌 5, 비특허 문헌 5 및 6 등 참조).
특개소60-198861호 공보 특개평8-264794호 공보 특표평11-505377호 공보 특개2000-150900호 공보 특개2004-103957호 공보
M.W.Prins, K.O.Grosse-Holz, G.Muller, J.F.M.Cillessen, J.B.Giesbers, R.P.Weening, and R.M.Wolf, "A ferroelectric transparent thin-film transistor", Appl.Phys.Lett., 17 June 1996, Vol.68, p.3650-3652 M.Nakamura, N.Kimizuka, and T.Mohri, "The Phase Relations in the In2O3-Ga2ZnO4-ZnO System at 1350℃", J.Solid State Chem.,1991, Vol.93, p.298-315 N.Kimizuka, M.Isobe, and M.Nakamura, 「Syntheses and Single-Crystal Data of Homologous Compounds, In2O3(ZnO)m(m=3, 4, and 5), InGaO3(ZnO)3, and Ga203(ZnO)m(m=7, 8, 9, and 16) in the In2O3-ZnGa2O4-ZnO System」, J.Solid State Chem., 1995, Vol.116, p.170-178 M.Nakamura, N.Kimizuka, T.Mohori, M.Isobe, "동족계열, InFeO3(ZnO)m(m: 자연수)와 그 동형 화합물의 합성 및 결정 구조", 고체 물리, 1993, Vol.28, No.5, p.317-327 K.Nomura, H.Ohta, K.Ueda, T.Kamiya, M.Hirano, and H.Hosono, "Thin-film transistor fabricated in single-crystalline transparent oxide semiconductor", SCIENCE, 2003, Vol.300, p.1269-1272 K.Nomura, H.Ohta, A.Takagi, T.Kamiya, M.Hirano, and H.Hosono, "Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors", NATURE, 2004, Vol.432, p.488-492
그런데, 파워 MOSFET 등의 대전력 용도의 반도체 장치에는, 고내압, 고변환 효율, 고속 스위칭 등의 특성이 필요하게 된다. 현재, 이들의 반도체 장치의 반도체 재료로서는 실리콘이 채용되어 있지만, 상술한 관점에 있어서 한층 더 특성을 향상할 수 있는 새로운 반도체 재료가 요구되고 있다.
상술한 여러 특성을 향상시킬 가능성이 있는 반도체 재료로서는, 탄화 실리콘을 예로 들 수 있다. 탄화 실리콘은 Si-C 결합의 원자간 거리가 약 0.18nm로 짧고, 결합 에너지가 높고, 실리콘과 비교하여 약 3 배 큰 에너지 갭을 갖기 때문에, 반도체 장치의 내압 향상, 전력 손실의 저감 등에 유리하다는 것이 알려져 있다.
그러나, 탄화 실리콘은 그 성질상 용융시키는 것이 어렵기 때문에, 실리콘 웨이퍼를 제조할 때에 사용되는 초크랄스키(CZ)법 등의 생산성이 높은 방법을 사용하여 제조할 수 없다는 문제가 있다. 또한, 탄화 실리콘에는 마이크로 파이프라고 불리는 결함의 문제가 있다. 이와 같은 문제 때문에, 탄화 실리콘을 사용한 반도체 장치의 실용화는 늦어지고 있다.
상기를 감안하여, 개시하는 발명의 일 형태에서는, 생산성이 높은 새로운 반도체 재료를 사용한 대전력용 반도체 장치를 제공하는 것을 목적의 하나로 한다. 또는 새로운 반도체 재료를 사용한 새로운 구조의 반도체 장치를 제공하는 것을 목적의 하나로 한다. 또는, 상기 반도체 장치를 사용한 전력용 회로를 제공하는 것을 목적의 하나로 한다. 또는, 이와 같은 반도체 장치의 바람직한 제작 방법을 제공하는 것을 목적의 하나로 한다.
개시하는 발명의 일 형태는, 산화물 반도체 재료를 사용하여 내압(예를 들어, 드레인 내압)을 향상시킨 반도체 장치이다. 특히, 표층부에 결정 영역을 갖는 산화물 반도체층을 사용한 반도체 장치이다.
또한, 개시하는 발명의 일 형태는, 상술한 반도체 장치의 제작 방법이다.
예를 들어, 본 발명의 일 형태는, 기판 위의 제 1 도전층과, 제 1 도전층을 덮는 산화물 반도체층과, 산화물 반도체층 위의, 제 1 도전층과 중첩하지 않는 영역의 제 2 도전층과, 산화물 반도체층 및 제 2 도전층을 덮는 절연층과, 절연층 위의, 적어도 제 1 도전층 및 제 2 도전층과 중첩하지 않는 영역을 포함하는 영역의 제 3 도전층을 갖는 반도체 장치이다.
또한, 본 발명의 다른 일 형태는, 기판 위의 제 1 도전층과, 제 1 도전층을 덮고, 상방의 표층부에 결정 영역을 갖는 산화물 반도체층과, 산화물 반도체층 위의, 제 1 도전층과 중첩하지 않는 영역의 제 2 도전층과, 산화물 반도체층 및 제 2 도전층을 덮는 절연층과, 절연층 위의, 적어도 제 1 도전층 및 제 2 도전층과 중첩하지 않는 영역을 포함하는 영역의 제 3 도전층을 갖는 반도체 장치이다.
또한, 본 발명의 다른 일 형태는, 기판 위의 산화물 반도체층과, 산화물 반도체층 위의 제 1 도전층과, 산화물 반도체층 위의 제 1 도전층과 중첩하지 않는 영역의 제 2 도전층과, 산화물 반도체층, 제 1 도전층 및 제 2 도전층을 덮는 절연층과, 절연층 위의, 적어도 제 1 도전층 및 제 2 도전층과 중첩하지 않는 영역을 포함하는 영역의 제 3 도전층을 갖는 반도체 장치이다.
또한, 본 발명의 다른 일 형태는, 기판 위의, 상방의 표층부에 결정 영역을 갖는 산화물 반도체층과, 산화물 반도체층 위의 제 1 도전층과, 산화물 반도체층 위의 제 1 도전층과 중첩하지 않는 영역의 제 2 도전층과, 산화물 반도체층, 제 1 도전층 및 제 2 도전층을 덮는 절연층과, 절연층 위의, 적어도 제 1 도전층 및 제 2 도전층과 중첩하지 않는 영역을 포함하는 영역의 제 3 도전층을 갖는 반도체 장치이다.
상기에 있어서, 산화물 반도체층의 결정 영역 이외의 영역은 비정질로 하는 것이 바람직하다. 또한, 산화물 반도체층의 결정 영역은, In2Ga2ZnO7의 결정을 포함하는 것이 바람직하다. 또한, 산화물 반도체층은, In-Ga-Zn-O계 산화물 반도체 재료를 포함하는 것이 바람직하다.
또한, 상기에 있어서, 제 3 도전층은, 그 일부가 제 2 도전층과 중첩하는 것이 바람직하다. 또한, 상기에 있어서, 제 1 도전층은 소스 전극 또는 드레인 전극의 한쪽으로서, 제 2 도전층은 소스 전극 또는 드레인 전극의 다른 쪽으로서, 제 3 도전층은 게이트 전극으로서, 각각 기능시킬 수 있다.
또한, 본 발명의 다른 일 형태는, 상기의 반도체 장치를 갖고, 반도체 장치의 제 3 도전층에 입력되는 펄스 신호에 따라 그 온 상태와 오프 상태를 변화시키고, 이것에 의하여 출력 전압을 변화시키는 전력용 회로이다.
또한, 본 발명의 일 형태는, 기판 위에 제 1 도전층을 형성하고, 제 1 도전층을 덮도록 산화물 반도체층을 형성하고, 산화물 반도체층을 가열하여 산화물 반도체층의 상방의 표층부에 결정 영역을 형성하고, 산화물 반도체층 위의 제 1 도전층과 중첩하지 않는 영역에 제 2 도전층을 형성하고, 산화물 반도체층 및 제 2 도전층을 덮도록 절연층을 형성하고, 절연층 위의, 적어도 제 1 도전층 및 제 2 도전층과 중첩하지 않는 영역을 포함하는 영역에 제 3 도전층을 형성하는, 반도체 장치의 제작 방법이다.
또한, 본 발명의 다른 일 형태는, 기판 위에 산화물 반도체층을 형성하고, 산화물 반도체층을 가열하여 산화물 반도체층의 상방의 표층부에 결정 영역을 형성하고, 산화물 반도체층 위에 제 1 도전층을 형성하고, 산화물 반도체층 위의 제 1 도전층과 중첩하지 않는 영역에 제 2 도전층을 형성하고, 산화물 반도체층, 제 1 도전층 및 제 2 도전층을 덮도록 절연층을 형성하고, 절연층 위의, 적어도 제 1 도전층 및 제 2 도전층과 중첩하지 않는 영역을 포함하는 영역에 제 3 도전층을 형성하는, 반도체 장치의 제작 방법이다.
상기에 있어서, 결정 영역의 형성은, 산화물 반도체층이 500℃ 이상이 되도록 가열함으로써 행하는 것이 바람직하다. 또한, 산화물 반도체층의 형성은, In-Ga-Zn-O계의 타깃을 사용한 스퍼터링법으로 행하는 것이 바람직하다.
또한, 상기에 있어서, 제 3 도전층은 그 일부가 제 2 도전층과 중첩하도록 형성되는 것이 바람직하다.
또한, 본 명세서에 있어서, “위”의 표현은 직상(直上)인 것을 한정하는 것이 아니다. 예를 들어, “기판 위”라고 표현하는 경우에는, 기판 표면으로부터 봐서 상부에 있다는 뜻이다. 즉, “위”의 표현은, 다른 구성 요소를 사이에 갖는 구조를 포함하는 취지로 사용한다.
개시하는 발명의 일 형태에서는, 생산성이 높고 에너지 갭이 큰 산화물 반도체층을 사용하여 반도체 장치를 형성한다. 이에 따라, 대전력용에 바람직한, 내압(예를 들어, 드레인 내압)이 높은 반도체 장치를 얻을 수 있다.
또한, 개시하는 발명의 일 형태에서는, 표층부에 결정 영역을 갖는 산화물 반도체층을 사용한다. 이에 따라, 내압을 더욱 향상시킨 반도체 장치를 얻을 수 있다.
또한, 개시하는 발명의 일 형태에 따라, 상술한 반도체 장치의 바람직한 제작 방법이 제공된다.
도 1a 및 도 1b는 반도체 장치의 구성을 설명하는 단면도 및 평면도.
도 2a 내지 도 2e는 반도체 장치의 제작 방법에 대하여 설명하는 단면도.
도 3a 및 도 3b는 반도체 장치의 구성을 설명하는 단면도 및 평면도.
도 4a 내지 도 4e는 반도체 장치의 제작 방법에 대하여 설명하는 단면도.
도 5a 및 도 5b는 반도체 장치의 구성을 설명하는 단면도 및 평면도.
도 6a 내지 도 6d는 반도체 장치의 제작 방법에 대하여 설명하는 단면도.
도 7a 내지 도 7c는 반도체 장치의 제작 방법에 대하여 설명하는 단면도.
도 8a 및 도 8b는 반도체 장치의 제작 방법에 대하여 설명하는 단면도.
도 9는 DC-DC 컨버터의 구성의 일례를 도시하는 도면.
도 10a 내지 도 10c는 DC-DC 컨버터를 구성하는 회로의 출력 파형의 일례를 도시하는 도면.
도 11은 인버터를 구비한 태양광 발전 시스템의 일례를 도시하는 도면.
이하, 실시형태에 대하여, 도면을 사용하여 상세하게 설명한다. 그러나, 본 발명은 이하에 나타낸 실시형태의 기재 내용에 한정되지 않고, 본 명세서 등에 있어서 개시하는 발명의 취지에서 벗어남이 없이 형태 및 상세한 내용을 다양하게 변경할 수 있다는 것은 당업자라면 자명하다. 또한, 다른 실시형태에 따른 구성은, 적절히 조합하여 실시하는 것이 가능하다. 또한, 이하에 설명하는 발명의 구성에 있어서, 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 사용하여, 그 반복 설명은 생략한다.
(실시형태 1)
본 실시형태에서는, 반도체 장치 및 그 제작 방법의 일례에 대하여, 도 1a 내지 도 2e를 참조하여 설명한다. 또한, 이하에서는 반도체 장치로서 파워 MOS(MIS)FET를 예로 들어 설명한다.
<반도체 장치의 개략>
도 1a 및 도 1b에는, 반도체 장치의 구성의 일례를 도시한다. 도 1a는 단면도, 도 1b는 평면도에 상당한다. 또한, 도 1a는 도 1b의 A-B선에 있어서의 단면에 대응한다. 또한, 평면도에서는, 용이하게 이해하기 위하여 일부의 구성 요소를 생략하고 있다.
도 1a 및 도 1b에 도시하는 반도체 장치는, 기판(100), 소스 전극 또는 드레인 전극의 한쪽으로서 기능하는 도전층(102), 산화물 반도체층(104), 산화물 반도체층(104) 중의 결정 영역(106), 소스 전극 또는 드레인 전극의 다른 쪽으로서 기능하는 도전층(108), 게이트 절연층으로서 기능하는 절연층(110), 도전층(108)과 전기적으로 접속되는 도전층(112), 도전층(102)과 전기적으로 접속되는 도전층(114), 게이트 전극으로서 기능하는 도전층(116) 등을 포함한다.
여기서, 산화물 반도체층(104)은, 에너지 갭이 큰 산화물 반도체 재료를 포함하는 반도체층이다. 반도체 장치에 에너지 갭이 큰 산화물 반도체 재료를 사용함으로써, 반도체 장치의 내압(예를 들어, 드레인 내압)이 향상된다.
결정 영역(106)은, 산화물 반도체층(104)의 표층부(상층)에 상당하고, 산화물 반도체층(104)의 일부가 결정화된 영역이다. 상기 결정 영역(106)을 가짐으로써, 반도체 장치의 내압(예를 들어, 드레인 내압)을 더욱 향상시킬 수 있다. 또한, 산화물 반도체층(104)의 결정 영역(106) 이외의 영역은, 비정질의 영역인 것이 바람직하지만, 결정립을 포함하는 비정질의 영역이라도 좋고, 미결정의 영역이라도 좋다.
평면적으로는, 소스 전극 또는 드레인 전극의 다른 쪽으로서 기능하는 도전층(108)이나, 도전층(108)과 전기적으로 접속되는 도전층(112)의 주위에, 게이트 전극으로서 기능하는 도전층(116)이 배치되고, 또한 그 주위에는 소스 전극 또는 드레인 전극의 한쪽으로서 기능하는 도전층(102)이나, 도전층(102)과 전기적으로 접속되는 도전층(114)이 배치된다(도 1b 참조).
즉, 소스 전극 또는 드레인 전극의 한쪽으로서 기능하는 도전층(102)과, 소스 전극 또는 드레인 전극의 다른 쪽으로서 기능하는 도전층(108)은 중첩하지 않는다. 여기서 “중첩하지 않는다”란 평면도에서 서로 겹치는 영역을 갖지 않는 것을 가리킨다. 본 명세서의 다른 기재에 있어서도 마찬가지로 한다.
또한, 게이트 전극으로서 기능하는 도전층(116)은 도전층(102) 및 도전층(108)과 중첩하지 않는 영역을 포함하는 영역에 형성된다. 즉, 도전층(116)의 적어도 일부는, 도전층(102) 및 도전층(108)과 중첩하지 않는다. 한편, 도전층(116)의 다른 일부는 도전층(102) 또는 도전층(108)과 중첩하여도 좋다.
또한, 도 1a 및 도 1b에서는, 도전층(108) 및 도전층(112)을 중앙에 배치하고, 그 주위에 도전층(116), 도전층(102) 및 도전층(114)을 배치하는 구성으로 하고 있지만, 반도체 장치의 레이아웃은 이것에 한정되지 않는다. 각 구성 요소의 배치는, 반도체 장치의 기능을 해치지 않는 범위에서 적절히 변경할 수 있다.
도전층(108)과 전기적으로 접속되는 도전층(112)은, 외부 배선 등과의 전기적 접속을 실현하기 위한 단자로서 기능하지만, 도전층(108)과 외부 배선 등을 직접 접속할 수 있으면, 도전층(112)은 형성하지 않아도 좋다. 도전층(114)에 대해서도 마찬가지다. 또한, 도 1a 및 도 1b에서는 도전층(112)과 전기적으로 접속되는 외부 배선 등은 도시하지 않는다.
이하, 도 1a 및 도 1b를 참조하여 본 실시형태에 따른 반도체 장치의 구성의 상세한 내용에 대하여 설명한다.
<기판>
기판(100)으로서는, 절연 기판, 반도체 기판, 금속 기판 등이 채용된다. 또한, 이들의 표면을 절연 재료 등으로 피복한 기판을 채용할 수도 있다. 또한, 기판(100)은 산화물 반도체층의 가열에 견딜 수 있는 정도의 내열성을 갖는 것이 바람직하다.
절연 기판에는, 유리 기판이나 석영 기판 등이 있다. 또한, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐 수지, 아크릴 수지, 에폭시 수지 등의 유기 재료를 포함하는 절연 기판을 채용할 수도 있다. 유기 재료를 포함하는 절연 기판을 채용하는 경우에는 공정 중의 최고 온도에 견딜 수 있는 절연 기판을 선택하는 것이 요구된다.
반도체 기판의 대표적인 예는, 실리콘 기판(실리콘 웨이퍼)이다. 실리콘 기판의 그레이드에는 복수 있지만, 표면이 어느 정도 평탄한 것이라면, 값싼 것을 사용하여도 좋다. 예를 들어, 순도 6N(99.9999%) 내지 순도 7N(99.99999%) 정도의 실리콘 기판을 적용할 수도 있다.
금속 기판은, 알루미늄 기판이나 구리 기판이 대표적이다. 이들의 금속 기판을 사용하는 경우에는, 절연성을 확보하기 위하여, 표면에 절연층을 형성하여도 좋다. 금속 기판은 열 전도성이 높기 때문에, 발열량이 큰 파워 MOSFET 등의 대전력용 반도체 장치의 기판으로서 바람직하다.
<산화물 반도체층>
산화물 반도체층(104)을 구성하는 반도체 재료의 일례로서는, InMO3(ZnO)m(m>0)로 표기되는 것이 있다. 여기서, M는 갈륨(Ga), 철 (Fe), 니켈 (Ni), 망간 (Mn), 코발트 (Co) 등으로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 예를 들어, M로서 Ga가 선택되는 경우에는, Ga만의 경우 외에 Ga와 Ni나, Ga와 Fe 등, Ga 이외의 상기 금속 원소가 선택되는 경우를 포함한다. 또한, 상기 산화물 반도체에 있어서, M로서 포함되는 금속 원소 이외에, 불순물 원소로서 Fe, Ni 그 이외의 천이 금속 원소, 또는 상기 천이 금속의 산화물이 포함되는 것이 있다. 본 명세서 등에 있어서는, 상기 산화물 반도체 중에서, M로서 적어도 갈륨을 포함하는 것을 In-Ga-Zn-O계 산화물 반도체라고 부르기로 한다.
상기 In-Ga-Zn-O계 산화물 반도체 재료는 전계가 없을 때의 저항이 충분히 높고, 오프 전류를 충분히 작게 할 수 있고, 또한 에너지 갭이 크기(와이드 갭이기) 때문에, 파워 MOSFET 등의 대전력용 반도체 장치에는 바람직하다.
또한, 산화물 반도체층(104)을 구성하는 반도체 재료의 다른 예로서는, In-Sn-Zn-O계, In-Al-Zn-O계, Sn-Ga-Zn-O계, Al-Ga-Zn-O계, Sn-Al-Zn-O계, In-Zn-O계, Sn-Zn-O계, Al-Zn-O계, In-O계, Sn-O계, Zn-O계의 산화물 반도체 재료 등이 있다.
산화물 반도체층(104)(결정 영역(106)을 제외함)은 비정질 구조인 것이 바람직하지만, 비정질 구조 중에 결정립을 포함하는 구조나, 미결정 구조 등이라도 좋다. 또한, 그 두께는, 목적으로 하는 내압 등의 특성에 따라 적절히 설정할 수 있다. 구체적으로는, 예를 들어, 100nm 내지 10μm 정도로 할 수 있다.
결정 영역(106)은, 결정립이 배열된 구조를 갖는 것이 바람직하다. 예를 들어, In-Ga-Zn-O계의 산화물 반도체 재료를 사용하여 산화물 반도체층(104)을 형성하는 경우에는, 결정 영역(106)은 In2Ga2ZnO7의 결정립이 소정의 방향으로 배열된 영역으로 한다. 그 중에서도 In2Ga2ZnO7 결정의 c축이 기판 평면(또한, 산화물 반도체층 표면)에 대하여 수직의 방향이 되도록 결정립을 배열시키는 경우에는, 반도체 장치의 내압을 크게 향상시킬 수 있기 때문에 바람직하다. 즉, c축 방향과 비교하여, b축 방향(또는 a축 방향)은 더 높은 내압을 갖는다고 할 수 있다. 이것은, In2Ga2ZnO7의 유전율의 이방성에 기인하는 것이라고 고찰된다. 또한, In2Ga2ZnO7의 결정은, a축(a-axis) 및 b축(b-axis)에 평행한 레이어의 적층 구조를 포함하도록 구성된다. 즉, In2Ga2ZnO7의 c축이란, In2Ga2ZnO7의 결정을 구성하는 레이어에 수직인 방향을 가리킨다.
또한, 상기 반도체 장치에 있어서, 결정 영역(106)은 필수의 구성 요소가 아니다. 산화물 반도체 재료를 사용함으로써 충분한 내압을 확보할 수 있는 경우에는, 결정 영역(106)을 형성하지 않아도 좋다.
<절연층>
게이트 절연층으로서 기능하는 절연층(110)을 구성하는 절연 재료는, 산화 실리콘, 질화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 산화 탄탈 등으로부터 선택할 수 있다. 또한, 이들의 재료의 복합 재료를 채용하여도 좋다. 절연층(110)은, 이들의 절연 재료를 사용한 층의 단층 구조로 하여도 좋고, 적층 구조로 하여도 좋다. 또한, 일반적으로 MOSFET란, 금속-산화물-반도체에 의한 전계 효과형 트랜지스터를 가리키지만, 개시하는 발명의 반도체 장치에 사용하는 절연층을 산화물에 한정할 필요는 없다.
또한, 본 명세서 등에 있어서, 산화질화물이란, 그 조성에 있어서, 질소보다 산소의 함유량(원자수)이 많은 것을 가리키고, 예를 들어, 산화질화 실리콘이란, 산소가 50at.% 이상 70at.% 이하, 질소가 0.5at.% 이상 15at.% 이하, 실리콘이 25at.% 이상 35at.% 이하, 수소가 0.1at.% 이상 10at.% 이하의 범위로 포함되는 것을 가리킨다. 또한, 질화산화물이란, 그 조성에 있어서, 산소보다 질소의 함유량(원자수)이 많은 것을 가리키고, 예를 들어, 질화산화 실리콘이란, 산소가 5at.% 이상 30at.% 이하, 질소가 20at.% 이상 55at.% 이하, 실리콘이 25at.% 이상 35at.% 이하, 수소가 10at.% 이상 25at.% 이하의 범위로 포함되는 것을 가리킨다. 다만, 상기한 범위는, 러더퍼드 후방 산란법(RBS: Rutherford Backscattering Spectrometry)이나, 수소 전방 산란법(HFS: Hydrogen Forward Scattering Spectrometry)을 사용하여 측정한 경우의 범위이다. 또한, 구성 원소의 함유 비율의 합은 100at.%를 넘지 않는다.
<도전층>
도전층(102)은 예를 들어, 드레인 전극으로서 기능하고, 도전층(108)은, 소스 전극으로서 기능하고, 도전층(116)은 게이트 전극으로서 기능한다. 도전층(112) 및 도전층(114)은, 외부 배선 등과의 전기적 접속을 실현하기 위한 단자로서 기능하지만, 이들은 필수의 구성 요소가 아니다.
상기 도전층을 구성하는 도전 재료는, 알루미늄, 구리, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐 등의 금속 재료, 또는 이들의 금속 재료를 주성분으로 하는 합금 재료, 또는 이들의 금속 재료를 성분으로 하는 질화물 등으로부터 선택할 수 있다. 그 이외에도, 산화 인듐, 산화 인듐 산화 주석 합금, 산화 인듐 산화 아연 합금, 산화 아연, 산화 아연 알루미늄, 산질화 아연 알루미늄, 산화 아연 갈륨 등의 투광성을 갖는 산화물 도전 재료 등을 채용할 수 있다. 도전층은, 이들의 도전 재료를 사용한 층의 단층 구조로 하여도 좋고, 적층 구조로 하여도 좋다.
소스 전극으로서 기능하는 도전층(108)은, 산화물 반도체층(104)과, 그 상방에서 접하고, 드레인 전극으로서 기능하는 도전층(102)은 산화물 반도체층(104)과, 그 하방에서 접하여 있다. 또한, 게이트 전극으로서 기능하는 도전층(116)은, 절연층(110) 위에 형성되어 있고, 산화물 반도체층(104) 중에 전계를 발생시킨다.
또한, 소스 및 드레인의 구별은 편의적인 것에 불과하고, 반도체 장치를 구성하는 각 구성 요소의 기능이 상기 호칭(呼稱)에 한정되어 해석되는 것이 아니다. 소스 및 드레인의 기능은, 반도체 장치의 동작에 따라 바뀔 경우가 있기 때문이다.
이하에, 본 실시형태에 따른 반도체 장치의 동작에 대하여 간단하게 설명한다.
<반도체 장치의 동작>
전자를 캐리어로 하는 n형 반도체 장치인 경우, 통상 동작시에는 소스 전극으로서 기능하는 도전층(108)이 부(負)로 바이어스되고, 드레인 전극으로서 기능하는 도전층(102)이 정(正)으로 바이어스된다.
소스 전극으로서 기능하는 도전층(108)과, 드레인 전극으로서 기능하는 도전층(102) 사이에는 충분한 두께를 갖는 산화물 반도체층(104)이 개재하여 있다. 또한, 산화물 반도체층(104)은 와이드 갭이고 또 전계가 없을 때의 저항이 충분히 높은 산화물 반도체 재료로 구성되어 있다. 따라서, 도전층(108)이 부로 바이어스되고, 도전층(102)이 정으로 바이어스된 상태에 있어서, 게이트 전극으로서 기능하는 도전층(116)에 바이어스를 인가하지 않는 경우, 또는 부 바이어스를 인가하는 경우에는, 매우 작은 전류밖에 흐르지 않는다.
게이트 전극으로서 기능하는 도전층(116)에 정 바이어스를 인가하면, 산화물 반도체층(104)의, 도전층(116)과 겹치는 영역의 절연층(110)과의 계면 부근에 부의 전하(전자)가 유기되어 채널이 형성된다. 이에 따라, 소스 전극으로서 기능하는 도전층(108)과 드레인 전극으로서 기능하는 도전층(102)과의 사이에 전류가 흐른다.
개시하는 발명의 일 형태에서는, 반도체 재료로서 산화물 반도체를 사용하기 때문에, 반도체 장치의 내압(드레인 내압 등)을 향상시킬 수 있다. 이것은, 산화물 반도체의 에너지 갭이 일반적인 반도체 재료의 에너지 갭과 비교하여 크기 때문이다.
또한, 결정립이 소정의 방향으로 배열된 결정 영역(106)을 가짐으로써, 더욱 반도체 장치의 내압을 높일 수 있다. 예를 들어, 산화물 반도체층(104)에 In-Ga-Zn-O계 산화물 반도체 재료를 사용하는 경우, In2Ga2ZnO7의 c축이 기판 평면(또는 산화물 반도체층 표면)에 대하여 수직의 방향이 되도록 결정립을 배열시킴으로써, 반도체 장치의 내압을 높일 수 있다.
<제작 공정>
도 1a 및 도 1b에 도시한 반도체 장치의 제작 공정에 대하여, 도 2a 내지 도 2e를 사용하여 설명한다.
우선, 기판(100) 위에 도전층(102)을 형성한다(도 2a 참조). 기판(100)의 상세한 내용에 관해서는 상기 <기판>의 항을 참작할 수 있다.
도전층(102)은, 상기 <도전층>의 항에서 나타낸 도전성 재료를 포함하는 도전막을, 스퍼터링법이나 진공 증착법 등의 방법으로 기판(100) 위에 형성한 후, 포토리소그래피 법에 의한 레지스트마스크를 사용한 에칭 처리에 의하여 불필요한 부분을 제거함으로써 형성된다. 에칭 처리는, 웨트 처리로 하여도 좋고, 드라이 처리로 하여도 좋다. 또한, 도전층(102) 위에 형성되는 각 구성 요소의 피복성을 향상시키기 위하여, 상기 에칭 처리는 도전층(102)의 측면과, 도전층(102)의 저면이 이루는 각도가, 예각(銳角)이 되도록 행하는 것이 바람직하다.
도전층(102)을, 저저항 도전 재료인 알루미늄이나 구리 등으로 이루어지는 층과, 고융점 도전 재료인 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐 등으로 이루어지는 층의 적층 구조로 하는 경우에는, 도전성과 내열성을 양립시킬 수 있기 때문에 바람직하다. 예를 들어, 알루미늄과 몰리브덴의 2층 구조, 구리와 몰리브덴의 2층 구조, 구리와 질화 티타늄의 2층 구조, 구리와 질화 탄탈의 2층 구조, 질화 티타늄과 몰리브덴의 2층 구조 등을 적용할 수 있다. 또한, 알루미늄, 알루미늄과 실리콘의 합금, 알루미늄과 티타늄의 합금, 알루미늄과 네오디뮴의 합금 등을, 텅스텐, 질화 텅스텐, 질화 티타늅, 티타늄으로 끼운 구조의 3층 구조를 적용할 수도 있다.
다음에, 도전층(102)을 덮도록, 결정 영역(106)을 포함하는 산화물 반도체층(104)을 형성한다(도 2b 참조). 또한, 결정 영역(106)을 갖지 않는 산화물 반도체층(104)을 형성하여도 좋다.
산화물 반도체층(104)은, 상기 <산화물 반도체층>의 항에서 나타낸 산화물 반도체 재료를 사용하여 형성된다. 또한, 산화물 반도체층(104)은 아르곤을 비롯한 희 가스 분위기, 산소 분위기, 희 가스와 산소의 혼합 분위기에 있어서의 스퍼터링법 등으로 형성할 수 있다. 스퍼터링법에 있어서, SiO2를 2 wt% 이상 10 wt% 이하 포함하는 타깃을 사용함으로써 산화물 반도체층(104) 중에 SiOx(x>0)를 포함시켜 산화물 반도체층(104)의 결정화를 억제할 수 있다. 상기 방법은, 비정질 구조의 산화물 반도체층(104)을 얻고자 하는 경우에 유효하다.
예를 들어, In, Ga 및 Zn을 포함하는 산화물 반도체 성막용 타깃(In:Ga:Zn=1:1:0.5[at.%], In:Ga:Zn=1:1:1[at.%], In:Ga:Zn=1:1:2[at.%]의 조성비를 갖는 타깃 등)을 사용하여, 기판과 타깃의 사이의 거리를 100nm, 압력을 0.6Pa, 직류 전력을 0.5kW, 분위기를 산소(산소 유량 비율 100%) 분위기로 함으로써, 산화물 반도체층(104)으로서 In-Ga-Zn-O계 비정질 산화물 반도체층을 얻을 수 있다. 또한, 전원으로서 펄스 직류 전원을 사용하는 경우에는, 성막시의 먼지를 저감할 수 있고, 또한, 막 두께 분포를 균일화할 수 있기 때문에 바람직하다.
산화물 반도체층(104)의 두께는, 상기 <산화물 반도체층>의 항에서 설명한 바와 같이, 목적으로 하는 내압 등의 특성에 따라 적절히 설정할 수 있다. 예를 들어, 100nm 내지 10μm 정도로 하면 좋다.
결정 영역(106)은, 산화물 반도체층(104)을 형성한 후의 열 처리에 의하여 형성된다. 또한, 상기 열 처리에 의하여, 산화물 반도체층(104) 중의 H2, H, OH 등이 탈리하기 때문에, 상기 열 처리를 탈수화 처리 또는 탈수소화 처리라고 불러도 좋다.
상기 열 처리에는, 고온의 불활성 가스(질소나 희 가스 등)를 사용한 RTA(Rapid Thermal Anneal) 처리를 적용할 수 있다. 여기서, 열 처리의 온도는 500℃ 이상으로 하는 것이 바람직하다. 열 처리 온도의 상한은 특히 한정하지 않지만, 기판(100)의 내열 온도의 범위 내로 할 필요가 있다. 또한, 열 처리의 시간은, 1 분 이상 10 분 이하로 하는 것이 바람직하다. 예를 들어, 650℃로 3 분 내지 6 분 정도의 RTA 처리를 행하면 좋다. 상술한 바와 같은 RTA 처리를 적용함으로써, 단시간에 열 처리를 행할 수 있기 때문에, 기판(100)에 대한 열의 영향을 작게 할 수 있다. 즉, 열 처리를 장시간 행하는 경우와 비교하여, 열 처리 온도의 상한을 높일 수 있다. 또한, 상기 열 처리는 상술한 타이밍으로 행하는 것에 한정되지 않고, 다른 공정의 전후 등에서 행할 수도 있다. 또한, 상기 열 처리는 1 회에 한정되지 않고, 복수 회 행하여도 좋다.
또한, 상기 열 처리에 있어서, 처리 분위기 중에는, 수소(물을 포함함) 등이 포함되지 않는 것이 바람직하다. 예를 들어, 열 처리 장치에 도입하는 불활성 가스의 순도를, 6N(99.9999%, 즉 불순물 농도가 1ppm 이하) 이상, 바람직하게는, 7N(99.99999%, 즉 불순물 농도가 0.1ppm 이하) 이상으로 한다.
상기 열 처리에 의하여, 산화물 반도체층(104)의 표층부는 결정화하여, 결정립이 배열된 구성인 결정 영역(106)이 형성된다. 산화물 반도체층(104)의 그 이외의 영역은, 비정질 구조, 비정질과 미결정이 혼합한 구조, 또는 미결정 구조의 어느 하나가 된다. 또한, 결정 영역(106)은 산화물 반도체층(104)의 일부이며, 산화물 반도체층(104)에는, 결정 영역(106)이 포함된다.
또한, 상기 열 처리 후에는, 산화물 반도체층(104) 중에 수소(물을 포함함)를 혼입시키지 않는 것이 중요하다. 이를 위해서는, 적어도 열 처리 및 그 후의 강온 과정에 있어서, 대기 폭로하지 않는 것이 필요하다. 이것은, 예를 들어, 열 처리 및 그 후의 강온 과정을 동일 분위기에서 행하는 것으로 실현된다. 물론, 강온 과정의 분위기를 열 처리 분위기와 상이하게 하여도 좋다. 이 경우, 강온 과정의 분위기를, 예를 들어, 산소 가스, N2O 가스, 초 건조(超乾燥) 에어(노점이 -40℃ 이하, 바람직하게는 -60℃ 이하) 등의 분위기로 할 수 있다.
다음에, 산화물 반도체층(104) 위의 도전층(102)과 중첩하지 않는 영역에, 도전층(108)을 형성한다(도 2c 참조).
도전층(108)은, 도전층(102)과 마찬가지로 형성할 수 있다. 즉, 도전층(108)은 스퍼터링법이나 진공 증착법 등의 방법으로 도전막을 형성한 후, 레지스트마스크를 사용한 에칭 처리로 불필요한 부분을 제거함으로써 형성된다. 에칭 처리는, 웨트 처리로 하여도 좋고, 드라이 처리로 하여도 좋지만, 산화물 반도체층(104)의 표층부에 결정 영역(106)을 형성한 경우에는, 상기 결정 영역(106)이 에칭 처리에 의하여 제거되지 않도록 할 필요가 있다.
예를 들어, 도전층(108)에 티타늄 등의 도전성 재료를 사용하는 경우에는, 과산화 수소수나 가열 염산을 에천트로 사용한 웨트 에칭 처리를 적용하면 좋다. 이와 같이, 산화물 반도체 재료에 대한 도전층(108)을 구성하는 도전 재료의 에칭 선택비가 충분히 높은 조건으로 에칭 처리를 행함으로써, 표층부의 결정 영역(106)을 잔존시킬 수 있다.
다음에, 산화물 반도체층(104) 및 도전층(108)을 덮도록, 절연층(110)을 형성한다(도 2d 참조).
절연층(110)은, 상기 <절연층>의 항에서 나타낸 절연 재료 등을 사용하여 형성할 수 있다. 형성 방법으로서는, CVD법(플라즈마 CVD법을 포함함), 스퍼터링법 등이 있다. 또한, 절연층(110)의 두께는, 반도체 장치의 특성에 따라 적절히 설정할 수 있지만, 10nm 이상 1μm 이하로 하는 것이 바람직하다.
그 후, 절연층(110)을 선택적으로 제거하고, 도전층(102) 또는 도전층(108)에 이르는 개구를 형성한 후에, 도전층(108)과 전기적으로 접속되는 도전층(112), 도전층(102)과 전기적으로 접속되는 도전층(114) 및 도전층(116)을 형성한다(도 2e 참조).
절연층(110) 등의 제거는, 레지스트마스크를 사용한 에칭 처리에 의하여 행할 수 있다. 에칭 처리는, 웨트 처리로 하여도 좋고, 드라이 처리로 하여도 좋다.
도전층(112), 도전층(114) 및 도전층(116)은, 다른 도전층 등과 마찬가지로 형성할 수 있다. 즉, 도전층(112), 도전층(114), 도전층(116)은 스퍼터링법이나 진공 증착법 등의 방법으로 도전막을 형성한 후, 레지스트마스크를 사용한 에칭 처리에 의하여 불필요한 부분을 제거함으로써 형성된다. 에칭 처리는, 웨트 처리로 하여도 좋고, 드라이 처리로 하여도 좋다.
이상에 따라, 소위 파워 MOSFET라고 불리는 반도체 장치를 제작할 수 있다. 본 실시형태에서 나타낸 바와 같이, 반도체층에 산화물 반도체 재료를 사용함으로써, 반도체 장치의 내압 향상 등이 실현된다. 특히, 결정 영역을 갖는 산화물 반도체층을 사용함으로써, 반도체 장치의 내압을 더욱 향상시킬 수 있다. 또한, 산화물 반도체층은, 스퍼터링법 등의 생산성이 높은 방법을 사용하여 형성되기 때문에, 반도체 장치의 생산성을 높이고, 제조 비용을 억제할 수 있다.
본 실시형태에 나타낸 구성, 방법 등은, 다른 실시형태와 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는, 반도체 장치 및 그 제작 방법의 다른 일례에 대하여, 도 3a 내지 도 4e를 참조하여 설명한다. 또한, 본 실시형태에 있어서 설명하는 반도체 장치는, 많은 점에서 상기 실시형태에 따른 반도체 장치와 공통된다. 따라서, 공통되는 부분에 대해서는 생략하고, 주로 차이점에 대하여 설명한다.
<반도체 장치의 개략>
도 3a 및 도 3b에는, 반도체 장치의 구성의 다른 일례를 도시한다. 도 3a는 단면도, 도 3b는 평면도에 상당한다. 또한, 도 3a는 도 3b의 C-D선에 있어서의 단면에 대응한다.
도 3a 및 도 3b에 도시하는 반도체 장치의 구성 요소는, 도 1a 및 도 1b에 나타낸 반도체 장치와 마찬가지다. 즉, 기판(100), 소스 전극 또는 드레인 전극의 한쪽으로서 기능하는 도전층(102), 산화물 반도체층(124), 산화물 반도체층(124) 중의 결정 영역(126), 소스 전극 또는 드레인 전극의 다른 쪽으로서 기능하는 도전층(108), 게이트 절연층으로서 기능하는 절연층(110), 도전층(108)과 전기적으로 접속되는 도전층(112), 도전층(102)과 전기적으로 접속되는 도전층(114), 게이트 전극으로서 기능하는 도전층(116), 등을 포함한다.
도 1a 및 도 1b에 도시하는 반도체 장치와의 차이점은, 산화물 반도체층(104)이 패터닝되어 있는 점이다. 상기 구성을 채용하는 경우라도, 도 1a 및 도 1b에 도시하는 반도체 장치와 마찬가지로 동작하여, 같은 효과를 얻을 수 있다.
<제작 공정>
반도체 장치의 제작 공정도, 기본적으로는 도 2a 내지 도 2e에 도시하는 것과 마찬가지다. 이하, 도 4a 내지 도 4e를 참조하여 간단하게 설명한다.
우선, 기판(100) 위에 도전층(102)을 형성한다(도 4a 참조). 상세한 내용에 대해서는 상술한 실시형태를 참작할 수 있다.
다음에, 도전층(102)의 일부를 덮도록 결정 영역(126)을 포함하는 산화물 반도체층(124)을 형성한다(도 4b 참조). 산화물 반도체층(124)의 형성 방법은, 상술한 실시형태와 같지만, 본 실시형태에 있어서의 산화물 반도체층(124)은, 도전층(102)의 일부를 덮은 형태로 형성되어 있다는 점에 있어서, 상술한 실시형태에 따른 산화물 반도체층(104)과 상이하다.
본 실시형태에 있어서의 산화물 반도체층(124)은, 상술한 실시형태에 나타낸 방법 등에 따라 산화물 반도체층(104; 결정 영역(106)을 포함함)을 형성한 후에, 상기 산화물 반도체층(104)을 패터닝함으로써 얻을 수 있다. 패터닝은 레지스트마스크를 사용한 에칭 처리에 의하여 행할 수 있다. 에칭 처리는, 웨트 처리로 허여도 좋고, 드라이 처리로 하여도 좋지만, 결정 영역(126)이 잔존하는 형태에서 행하는 것이 바람직하다.
다음에, 산화물 반도체층(124) 위의 도전층(102)과 중첩하지 않는 영역에, 도전층(108)을 형성한다(도 4c 참조). 상세한 내용에 대해서는 상술한 실시형태를 참작할 수 있다.
다음에, 산화물 반도체층(124) 및 도전층(108)을 덮도록, 절연층(110)을 형성한다(도 4d 참조). 절연층(110)의 상세한 내용에 대해서도, 상술한 실시형태를 참작할 수 있다.
그 후, 절연층(110) 등을 선택적으로 제거하고, 도전층(102) 또는 도전층(108)에 이르는 개구를 형성한 후에, 도전층(108)과 전기적으로 접속되는 도전층(112), 도전층(102)과 전기적으로 접속되는 도전층(114), 및 도전층(116)을 형성한다(도 4e 참조). 상세한 내용에 대해서는 상술한 실시형태를 참작할 수 있다.
이상에 따라, 소위 파워 MOSFET라고 불리는 반도체 장치를 제작할 수 있다. 본 실시형태에 나타낸 구성, 방법 등은, 다른 실시형태와 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는, 반도체 장치 및 그 제작 방법의 다른 일례에 대하여, 도 5a 내지 도 6d를 참조하여 설명한다. 또한, 본 실시형태에 있어서 설명하는 반도체 장치는, 많은 점에서 상술한 실시형태에 따른 반도체 장치와 공통된다. 따라서, 공통되는 부분에 대해서는 생략하고, 주로 차이점에 대하여 설명한다.
<반도체 장치의 개략>
도 5a 및 도 5b에는, 반도체 장치의 구성의 다른 일례를 도시한다. 도 5a는 단면도, 도 5b는 평면도에 상당한다. 또한, 도 5a는 도 5b의 E-F선에 있어서의 단면에 대응한다.
도 5a 및 도 5b에 도시하는 반도체 장치는, 상술한 실시형태에 나타낸 반도체 장치에 있어서의 도전층(102)을 도전층(109)으로 치환한 것에 상당한다. 즉, 도 5a 및 도 5b에 도시하는 반도체 장치는 기판(100), 산화물 반도체층(104), 산화물 반도체층(104) 중의 결정 영역(106), 소스 전극 또는 드레인 전극의 한쪽으로서 기능하는 도전층(109), 소스 전극 또는 드레인 전극의 다른 쪽으로서 기능하는 도전층(108), 게이트 절연층으로서 기능하는 절연층(110), 도전층(108)과 전기적으로 접속되는 도전층(112), 도전층(109)과 전기적으로 접속되는 도전층(114), 게이트 전극으로서 기능하는 도전층(116), 등을 포함한다.
도전층(109)은, 도전층(108)과 동일한 층으로 형성된다. 도전층(102)을 도전층(109)으로 치환한 것에 의하여, 모든 도전층이 산화물 반도체층(104) 위에 형성된다. 또한, 이에 따라, 산화물 반도체층(104) 표면의 평탄성이 향상된다.
상기 구성을 채용하는 경우에는, 상술한 실시형태에 있어서 나타내는 반도체 장치와 달리, 산화물 반도체층(104)의 표층부, 즉 결정 영역(106)만에 캐리어가 흐른다. 본 실시형태가 나타내는 반도체 장치는, 결정립이 소정의 방향으로 배열된 결정 영역(106)을 갖는 것에 의하여, 더 반도체 장치의 내압을 높일 수 있다. 예를 들어, 산화물 반도체층(104)에 In-Ga-Zn-O계의 산화물 반도체 재료를 사용하는 경우, In2Ga2ZnO7의 c축이 기판 평면(또는, 산화물 반도체층 표면)에 대하여 수직인 방향으로 되도록 결정립을 배열시킴으로써, 반도체 장치에 있어서의 전류의 방향이 In2Ga2ZnO7의 b축 방향(또는 a축 방향)이 된다. 이에 따라, 결정 영역(106)에 기인하는 반도체 장치의 내압을 높이는 효과는 더욱 현저한 것으로 된다.
<제작 공정>
제작 공정은, 도전층(102)을 형성하지 않는 점, 도전층(108)과 같은 공정으로 도전층(109)을 형성하는 점을 제외하여 도 2a 내지 도 2e나 도 4a 내지 도 4e에 나타낸 것과 마찬가지다. 이하, 도 6a 내지 도 6d를 참조하여 간단하게 설명한다.
우선, 기판(100) 위에 산화물 반도체층(104)을 형성한다(도 6a 참조). 산화물 반도체층(104)의 형성 등에 관한 상세한 내용에 대해서는, 상술한 실시형태를 참작할 수 있다.
다음에, 산화물 반도체층(104) 위에 도전층(108) 및 도전층(109)을 형성한다(도 6b 참조). 도전층(109)은 도전층(108)과 마찬가지로 형성할 수 있다. 여기서, 도전층(108) 및 도전층(109)은, 분리된 상태로 형성되는 점에 유의해야 한다. 도전층(108)의 형성 등에 관한 상세한 내용에 대해서는, 상술한 실시형태를 참작할 수 있다.
다음에, 산화물 반도체층(104), 도전층(108), 도전층(109)을 덮도록, 절연층(110)을 형성한다(도 6c 참조). 절연층(110)의 상세한 내용에 대해서도, 상술한 실시형태를 참작할 수 있다.
그 후, 절연층(110) 등을 선택적으로 제거하고, 도전층(108) 또는 도전층(109)에 이르는 개구를 형성한 후에, 도전층(108)과 전기적으로 접속되는 도전층(112), 도전층(109)과 전기적으로 접속되는 도전층(114), 및 도전층(116)을 형성한다(도 6d 참조). 상세한 내용에 대해서는 상술한 실시형태를 참작할 수 있다.
이상에 따라, 소위 파워 MOSFET라고 불리는 반도체 장치를 제작할 수 있다. 본 실시형태에 나타낸 구성, 방법 등은, 다른 실시형태와 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는, 소위 파워 MOSFET와, 박막 트랜지스터를 동일한 기판 위에 같은 공정으로 제작하는 방법의 일례에 대하여, 도 7a 내지 도 8b를 참조하여 설명한다. 또한, 이하에서 파워 MOSFET로서, 도 1a 및 도 1b에 도시한 반도체 장치를 형성하는 경우를 예로 들어 설명한다.
본 실시형태에 나타낸 반도체 장치의 제작 공정은, 도 2a 내지 도 2e에 박막 트랜지스터의 제작 공정이 부가된 것에 상당한다. 즉, 기본적인 제작 공정은 도 2a 내지 도 2e에 나타낸 것과 마찬가지다. 또한, 파워 MOSFET와 박막 트랜지스터에서는, 요구되는 특성이 상이한 것이 일반적이며, 그 크기 등은 요구에 따라 적절히 설정하는 것이 바람직하다. 이 점에서, 도 7a 내지 도 8b에 있어서는 파워 MOSFET와 박막 트랜지스터를 같은 정도의 크기로 나타내지만, 이것은 용이하게 이해하기 위한 것이고, 현실의 크기의 관계를 규정하는 것이 아니다.
우선, 기판(100) 위에 도전층(102)을 형성한다(도 7a 참조). 상세한 내용에 대해서는 상술한 실시형태를 참작할 수 있다.
다음에, 도전층(112)을 덮도록, 결정 영역(106)을 포함하는 산화물 반도체층(104)을 형성함과 함께, 박막 트랜지스터의 구성 요소인 결정 영역(206)을 포함하는 산화물 반도체층(204)을 형성한다(도 7b 참조). 산화물 반도체층(104) 및 산화물 반도체층(204)은, 상술한 실시형태에 나타낸 방법 등에 따라, 산화물 반도체층(결정 영역을 포함함)을 형성한 후, 상기 산화물 반도체층을 패터닝함으로써 얻을 수 있다. 패터닝은, 레지스트마스크를 사용한 에칭 처리로 행할 수 있다. 에칭 처리는, 웨트 처리로 하여도 좋고, 드라이 처리로 하여도 좋지만, 결정 영역이 잔존하는 형태로 행하는 것이 바람직하다.
다음에, 산화물 반도체층(104) 위의 도전층(102)과 중첩하지 않는 영역에 도전층(108)을 형성함과 함께, 산화물 반도체층(204) 위에 도전층(208) 및 도전층(209)을 형성한다(도 7c 참조). 여기서, 도전층(208)은 박막 트랜지스터의 소스 전극 또는 드레인 전극의 한쪽으로서, 도전층(209)은 박막 트랜지스터의 소스 전극 또는 드레인 전극의 다른 쪽으로서 기능한다. 도전층(208) 및 도전층(209)의 제작 공정은, 도전층(108)의 제작 공정과 마찬가지다. 도전층(108)의 제작 공정의 상세한 내용은 상술한 실시형태를 참작할 수 있다.
다음에, 산화물 반도체층(104), 도전층(108), 산화물 반도체층(204), 도전층(208), 도전층(209)을 덮도록 절연층(110)을 형성한다(도 8a 참조). 절연층(110)은, 박막 트랜지스터의 게이트 절연층으로서도 기능한다. 절연막(110)의 제작 공정의 상세한 내용은, 상술한 실시형태를 참작할 수 있다.
그 후, 절연층(110)을 선택적으로 제거하고, 도전층(102), 도전층(108), 도전층(208), 또는 도전층(209)에 이르는 개구를 형성한 후, 도전층(108)과 전기적으로 접속하는 도전층(112), 도전층(102)과 전기적으로 접속되는 도전층(114), 도전층(116), 도전층(208)과 전기적으로 접속되는 도전층(212), 도전층(209)과 전기적으로 접속되는 도전층(214), 도전층(216)을 형성한다(도 8b 참조). 도전층(212), 도전층(214), 도전층(216)의 제작 공정은, 도전층(112), 도전층(114), 도전층(116)의 제작 공정과 마찬가지다. 상세한 내용에 대해서는 상술한 실시형태를 참작할 수 있다.
이상에 따라, 파워 MOSFET와 박막 트랜지스터를, 동일 기판 위에 같은 공정으로 제작할 수 있다.
본 실시형태에 나타낸 방법 등에 의하여, 파워 MOSFET와 박막 트랜지스터를 동일 기판 위에 같은 공정으로 제작할 수 있다. 이에 따라, 각종 집적 회로와, 전력용 회로를 동일 기판 위에 형성할 수 있다.
또한, 본 실시형태에서는, 파워 MOSFET의 산화물 반도체층(104)과, 박막 트랜지스터의 산화물 반도체층(204)을, 동일 공정으로 형성하는 경우를 나타냈지만, 파워 MOSFET와 박막 트랜지스터에서는, 산화물 반도체층의 두께에 대한 요구가 다른 경우가 있다. 따라서, 산화물 반도체층(104)과 산화물 반도체층(204)은 다른 공정에 의하여 나누어 제작하여도 좋다. 구체적으로는, 산화물 반도체층의 제작 공정을 2 단계로 나누어, 제 1 단계에 있어서 산화물 반도체층(104) 또는 산화물 반도체층(204)의 한쪽을 제작하고, 제 2 단계에 있어서 산화물 반도체층(104) 또는 산화물 반도체층(204)의 다른 쪽을 제작하는 방법이나, 두꺼운 산화물 반도체층을 에칭 처리 등으로 선택적으로 얇게 하여, 산화물 반도체층(104)과 산화물 반도체층(204)을 제작하는 방법 등이 있다.
절연층(110)에 관해서도 마찬가지로, 파워 MOSFET와 박막 트랜지스터에 있어서 그 두께가 다르게 되도록 나누어 제작하여도 좋다. 구체적으로는, 절연층의 제작 공정을 2 단계로 나누어, 제 1 단계에 있어서 산화물 반도체층(104) 위의 절연층 또는 산화물 반도체층(204) 위에 절연층의 한쪽을 제작하고, 제 2 단계에 있어서 산화물 반도체층(104) 위의 절연층 또는 산화물 반도체층(204) 위의 절연층의 다른 쪽을 제작하는 방법이나, 두꺼운 절연층을 에칭 처리 등으로 선택적으로 얇게 하여, 산화물 반도체층(104)의 절연층과 산화물 반도체층(204) 위의 절연층을 제작하는 방법 등이 있다.
본 실시형태에 나타낸 구성, 방법 등은, 다른 실시형태와 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는, 개시하는 발명에 따른 반도체 장치를 사용한 회로의 일례에 대하여, 도 9 내지 도 10c를 참조하여 설명한다. 또한, 이하에서, 전력용 회로(전력 변환용 회로 등)의 일례인 DC-DC 컨버터에 대하여 설명한다.
DC-DC 컨버터는, 직류 전압을 다른 직류 전압으로 변환하는 회로이다. DC-DC 컨버터의 변환 방식으로서는, 리니어 방식이나 스위칭 방식이 대표적이지만, 스위칭 방식의 DC-DC 컨버터는 우수한 변환 효율을 갖기 때문에, 전자 기기의 전력을 절약하는 것에 적합하다. 여기서, 스위칭 방식, 특히 초퍼(chopper) 방식의 DC-DC 컨버터에 대하여 설명한다.
도 9에 도시하는 DC-DC 컨버터는, 전원(300), 레퍼런스(reference) 전압 생성 회로(302), 레퍼런스 전류 생성 회로(304), 에러 앰프(306), PWM 버퍼(308), 삼각파 생성 회로(310), 코일(312), 파워 MOSFET(314), 다이오드(316), 콘덴서(318), 저항(320), 저항(322) 등을 포함한다. 또한, 파워 MOSFET(314)로서, n형의 파워 MOSFET를 사용한다.
레퍼런스 전압 생성 회로(302)는, 각종 레퍼런스 전압(Vref)을 생성한다. 또한, 레퍼런스 전류 생성 회로(304)는, 레퍼런스 전압 생성 회로(302)에서 생성된 레퍼런스 전압(Vref)을 이용하여, 레퍼런스 전류(Iref)나 바이어스 전류를 생성하다.
에러 앰프(306)는, 레퍼런스 전압 생성 회로(302)로부터의 레퍼런스 전압(Vref)과 피드백 전압(VFB)의 차를 적분하여, PWM 버퍼(308)에 출력한다. 삼각파 생성 회로(310)는, 레퍼런스 전압(Vref) 및 레퍼런스 전류(Iref)로부터 삼각파를 생성하여, PWM 버퍼(308)에 출력한다.
PWM 버퍼(308)는, 에러 앰프(306)로부터의 출력과, 삼각파 생성 회로(310)로부터의 삼각파를 비교하여, 펄스 신호를 파워 MOSFET(314)에 출력한다.
PWM 버퍼(308)로부터의 펄스 신호가 고전위인 경우에는, n형의 파워 MOSFET(314)는 온 상태가 되고, 다이오드(316)의 입력 쪽의 전위는 접지 전위(저 전위)가 된다. 이에 따라, 펄스 신호가 고전위의 기간에 있어서는, 출력 전압(VOUT)은 서서히 감소한다.
한편, PWM 버퍼(308)로부터의 펄스 신호가 저전위인 경우에는, n형의 파워 MOSFET(314)는 오프 상태가 되고, 다이오드(316)의 입력 쪽의 전위는 상승한다. 이에 따라, 펄스 신호가 저전위인 기간에 있어서, 출력 전압(VOUT)은 서서히 증대한다.
PWM 버퍼(308)로부터의 펄스 신호에 기인하는 상기 출력 전압(VOUT)의 변화는 매우 작은 것이기 때문에, DC-DC 컨버터를 채용함으로써, 출력 전압을 대략 일정하게 유지할 수 있다.
또한, 상기 DC-DC 컨버터에 있어서, 코일(312)은, 파워 MOSFET(314)의 스위칭에 기인하는 전류의 변화를 완화하기 위하여 설치되어 있다. 또한, 콘덴서(318)는, 출력 전압(VOUT)의 급격한 변동을 억제하기 위하여 설치되어 있다. 또한, 저항(320) 및 저항(322)은, 출력 전압(VOUT)으로부터 피드백 전압(VFB)을 생성하기 위하여 설치되어 있다.
도 10a 내지 도 10c에는, DC-DC 컨버터를 구성하는 회로의 출력 파형의 일례를 도시한다.
도 10a에는, 삼각파 생성 회로(310)로부터 출력되는 삼각파(350)를, 도 10b에는, 에러 앰프(306)로부터의 출력 파형(352)을 각각 도시한다.
도 10c에는, PWM 버퍼(308)에서 생성되는 펄스 신호(354)를 도시한다. 삼각파(350) 및 출력 파형(352)이 PWM 버퍼(308)에 입력되면, PWM 버퍼(308)는 이들을 비교하여, 펄스 신호(354)를 생성한다. 그리고, 상기 펄스 신호(354)는 파워 MOSFET(314)에 출력되어, 출력 전압(VOUT)이 결정된다.
이상에 나타낸 바와 같이, 개시하는 발명에 따른 파워 MOSFET를 DC-DC 컨버터에 적용할 수 있다. 개시하는 발명에 따른 파워 MOSFET는 내압이 높고, 이것을 사용한 DC-DC 컨버터의 신뢰성을 높일 수 있다. 또한, 개시하는 발명에 따른 파워 MOSFET는 제조 비용이 억제되어 있기 때문에, 이것을 사용한 DC-DC 컨버터의 제조 비용도 억제된다. 이와 같이, 개시하는 발명에 따른 반도체 장치를 전자 회로에 사용함으로써, 신뢰성의 향상, 제조 비용의 저감 등의 이점을 받을 수 있다.
또한, 본 실시형태에 있어서 나타낸 DC-DC 컨버터는, 개시하는 발명의 반도체 장치를 사용한 전력용 회로의 일례에 불과하고, 개시하는 발명의 반도체 장치를 그 이외의 회로에 사용하는 것은, 당연히 가능하다. 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태와 적절히 조합하여 사용할 수 있다.
(실시형태 6)
본 실시형태에서는, 개시하는 발명의 반도체 장치를 사용하여 구성되는 인버터를 구비한 태양광 발전 시스템의 일례에 대하여, 도 11을 참조하여 설명한다. 또한, 여기서는, 주택 등에 설치되는 태양광 발전 시스템의 구성의 일례에 대하여 나타낸다.
도 11에 도시하는 주택용의 태양광 발전 시스템은, 태양광 발전의 상황에 따라, 전력의 공급 방식을 변경하는 시스템이다. 예를 들어, 청천(晴天)시 등 태양광 발전이 행해지는 상황에 있어서는, 태양광 발전에 의하여 생긴 전력을 가정 내에서 소비하고, 또한, 잉여 전력은 전력 회사로부터의 배전선(414)에 공급한다. 한편, 태양광 발전에 의한 전력이 부족한 야간이나 우천(雨天)시에는, 배전선(414)으로부터 전기의 공급을 받고, 그것을 가정 내에서 소비한다.
도 11에 도시하는 주택용의 태양광 발전 시스템은, 태양광을 전력(직류 전력)으로 변환하는 태양 전지 패널(400)이나, 그 전력을 직류에서 교류로 변환하는 인버터(404) 등을 포함한다. 인버터(404)로부터 출력되는 교류 전력은, 각종 전기 기구(410)를 동작시키는 전력으로서 사용된다.
여분의 전력은, 배전선(414)을 통하여 가정 외로 공급된다. 즉, 상기 시스템을 이용하여 전력을 매각할 수 있다. 직류 개폐기(402)는 태양 전지 패널(400)과 인버터(404)와의 접속 또는 차단을 선택하기 위하여 설치된다. 또한, 교류 개폐기(408)는, 배전선(414)과 접속되는 변압기(412)와, 분전반(406)과의 접속 또는 차단을 선택하기 위하여 설치된다.
상기 인버터에, 개시하는 발명의 반도체 장치를 적용함으로써, 신뢰성이 높고, 값싼 태양광 발전 시스템을 실현할 수 있다.
본 실시형태에 나타낸 구성, 방법 등은, 다른 실시형태와 적절히 조합하여 사용할 수 있다.
100 기판
102 도전층
104 산화물 반도체층
106 결정 영역
108 도전층
110 절연층
112 도전층
114 도전층
116 도전층

Claims (37)

  1. 기판 위의 제 1 도전층과;
    상기 제 1 도전층 위의 산화물 반도체층과;
    상기 산화물 반도체층 위의, 상기 제 1 도전층과 중첩하지 않는 제 2 도전층과;
    상기 산화물 반도체층 및 상기 제 2 도전층 위의 절연층과;
    상기 절연층 위의, 상기 제 1 도전층 및 상기 제 2 도전층의 어느 것과도 중첩하지 않는 제 1 부분을 적어도 포함하는 제 3 도전층과;
    상기 절연층 위의, 상기 절연층의 제 1 개구부를 통해 상기 제 1 도전층과 접하는 제 4 도전층과;
    상기 절연층 위의, 상기 절연층의 제 2 개구부를 통해 상기 제 2 도전층과 접하는 제 5 도전층을 포함하고,
    상기 제 1 도전층은 소스 전극 및 드레인 전극의 한쪽으로서 기능하고,
    상기 제 2 도전층은 상기 소스 전극 및 상기 드레인 전극의 다른 쪽으로서 기능하고,
    상기 제 3 도전층은 게이트 전극으로서 기능하고,
    상기 제 2 도전층은 상부에서 봤을 때 상기 제 3 도전층으로 둘러싸여 있고,
    상기 제 3 도전층은 상부에서 봤을 때 상기 제 1 도전층과 상기 제 2 도전층의 사이에 위치되고,
    상기 산화물 반도체층은 상방의 표층부에 In2Ga2ZnO7 결정을 포함하는 결정 영역을 포함하고,
    In2Ga2ZnO7 결정의 c축이 상기 산화물 반도체층의 표면에 대하여 수직의 방향이 되도록 배열되는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 산화물 반도체층은 상기 제 1 도전층을 덮는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 산화물 반도체층은 상기 제 1 도전층의 일부가 상기 산화물 반도체층과 중첩하지 않도록 위치되는, 반도체 장치.
  4. 기판 위의 산화물 반도체층과;
    상기 산화물 반도체층 위의 제 1 도전층과;
    상기 산화물 반도체층 위의, 상기 제 1 도전층과 중첩하지 않도록 위치되는 제 2 도전층과;
    상기 산화물 반도체층, 상기 제 1 도전층, 및 상기 제 2 도전층 위의 절연층과;
    상기 절연층 위의, 상기 제 1 도전층 및 상기 제 2 도전층의 어느 것과도 중첩하지 않는 제 1 부분을 적어도 포함하는 제 3 도전층과;
    상기 절연층 위의, 상기 절연층의 제 1 개구부를 통해 상기 제 1 도전층과 접하는 제 4 도전층과;
    상기 절연층 위의, 상기 절연층의 제 2 개구부를 통해 상기 제 2 도전층과 접하는 제 5 도전층을 포함하고,
    상기 제 1 도전층 및 상기 제 2 도전층은 같은 표면에 위치되고,
    상기 제 1 도전층은 소스 전극 및 드레인 전극의 한쪽으로서 기능하고,
    상기 제 2 도전층은 상기 소스 전극 및 상기 드레인 전극의 다른 쪽으로서 기능하고,
    상기 제 3 도전층은 게이트 전극으로서 기능하고,
    상기 제 2 도전층은 상부에서 봤을 때 상기 제 3 도전층으로 둘러싸여 있고,
    상기 제 3 도전층은 상부에서 봤을 때 상기 제 1 도전층과 상기 제 2 도전층의 사이에 위치되고,
    상기 산화물 반도체층은 상방의 표층부에 In2Ga2ZnO7 결정을 포함하는 결정 영역을 포함하고,
    In2Ga2ZnO7 결정의 c축이 상기 산화물 반도체층의 표면에 대하여 수직의 방향이 되도록 배열되는, 반도체 장치.
  5. 삭제
  6. 삭제
  7. 제 1 항 또는 제 4 항에 있어서,
    상기 산화물 반도체층은 인듐, 갈륨, 및 아연을 포함하는, 반도체 장치.
  8. 제 1 항 또는 제 4 항에 있어서,
    상기 제 3 도전층은 상기 제 2 도전층과 중첩하는 제 2 부분을 포함하는, 반도체 장치.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 제 1 항 또는 제 4 항에 따른 반도체 장치를 포함하는 전력용 회로.
  14. 기판 위에 제 1 도전층을 형성하는 단계와;
    상기 제 1 도전층 위에 산화물 반도체층을 형성하는 단계와;
    상기 산화물 반도체층을 가열함으로써 상기 산화물 반도체층의 상방의 표층부에 In2Ga2ZnO7 결정을 포함하는 결정 영역을 형성하는 단계로서, In2Ga2ZnO7 결정의 c축이 상기 산화물 반도체층의 표면에 대하여 수직의 방향이 되도록 배열되는, 상기 결정 영역을 형성하는 단계와;
    상기 산화물 반도체층 위에 상기 제 1 도전층과 중첩하지 않도록 제 2 도전층을 형성하는 단계와;
    상기 산화물 반도체층 및 상기 제 2 도전층 위에 절연층을 형성하는 단계와;
    상기 절연층 위에, 상기 제 1 도전층 및 상기 제 2 도전층의 어느 것과도 중첩하지 않는 제 1 부분을 적어도 포함하도록 제 3 도전층을 형성하는 단계와;
    상기 절연층 위에, 상기 절연층의 제 1 개구부를 통해 상기 제 1 도전층과 접하는 제 4 도전층을 형성하는 단계와;
    상기 절연층 위에, 상기 절연층의 제 2 개구부를 통해 상기 제 2 도전층과 접하는 제 5 도전층을 형성하는 단계를 포함하고,
    상기 제 1 도전층은 소스 전극 및 드레인 전극의 한쪽으로서 기능하고,
    상기 제 2 도전층은 상기 소스 전극 및 상기 드레인 전극의 다른 쪽으로서 기능하고,
    상기 제 3 도전층은 게이트 전극으로서 기능하고,
    상기 제 2 도전층은 상부에서 봤을 때 상기 제 3 도전층으로 둘러싸여 있고,
    상기 제 3 도전층은 상부에서 봤을 때 상기 제 1 도전층과 상기 제 2 도전층의 사이에 위치되는, 반도체 장치의 제작 방법.
  15. 제 14 항에 있어서,
    상기 산화물 반도체층은 상기 제 1 도전층의 일부가 상기 산화물 반도체층과 중첩하지 않도록 형성되는, 반도체 장치의 제작 방법.
  16. 기판 위에 산화물 반도체층을 형성하는 단계와;
    상기 산화물 반도체층을 가열함으로써 상기 산화물 반도체층의 상방의 표층부에 In2Ga2ZnO7 결정을 포함하는 결정 영역을 형성하는 단계로서, In2Ga2ZnO7 결정의 c축이 상기 산화물 반도체층의 표면에 대하여 수직의 방향이 되도록 배열되는, 상기 결정 영역을 형성하는 단계와;
    상기 산화물 반도체층 위에 제 1 도전층을 형성하는 단계와;
    상기 산화물 반도체층 위에 상기 제 1 도전층과 중첩하지 않는 제 2 도전층을 형성하는 단계와;
    상기 산화물 반도체층, 상기 제 1 도전층, 및 상기 제 2 도전층 위에 절연층을 형성하는 단계와;
    상기 절연층 위에, 상기 제 1 도전층 및 상기 제 2 도전층의 어느 것과도 중첩하지 않는 제 1 부분을 적어도 포함하도록 제 3 도전층을 형성하는 단계와;
    상기 절연층 위에, 상기 절연층의 제 1 개구부를 통해 상기 제 1 도전층과 접하는 제 4 도전층을 형성하는 단계와;
    상기 절연층 위에, 상기 절연층의 제 2 개구부를 통해 상기 제 2 도전층과 접하는 제 5 도전층을 형성하는 단계를 포함하고,
    상기 제 1 도전층 및 상기 제 2 도전층은 같은 표면에 형성되고,
    상기 제 1 도전층은 소스 전극 및 드레인 전극의 한쪽으로서 기능하고,
    상기 제 2 도전층은 상기 소스 전극 및 상기 드레인 전극의 다른 쪽으로서 기능하고,
    상기 제 3 도전층은 게이트 전극으로서 기능하고,
    상기 제 2 도전층은 상부에서 봤을 때 상기 제 3 도전층으로 둘러싸여 있고,
    상기 제 3 도전층은 상부에서 봤을 때 상기 제 1 도전층과 상기 제 2 도전층의 사이에 위치되는, 반도체 장치의 제작 방법.
  17. 삭제
  18. 삭제
  19. 삭제
  20. 제 14 항에 있어서,
    상기 결정 영역은 상기 산화물 반도체층을 500℃ 이상으로 가열함으로써 형성되는, 반도체 장치의 제작 방법.
  21. 제 14 항 또는 제 16 항에 있어서,
    상기 산화물 반도체층은 인듐, 갈륨, 및 아연을 포함하는, 반도체 장치의 제작 방법.
  22. 제 14 항 또는 제 16 항에 있어서,
    상기 제 3 도전층은 상기 제 2 도전층과 중첩되는 제 2 부분을 포함하도록 형성되는, 반도체 장치의 제작 방법.
  23. 삭제
  24. 삭제
  25. 제 16 항에 있어서,
    상기 결정 영역은 상기 산화물 반도체층을 500℃ 이상으로 가열함으로써 형성되는, 반도체 장치의 제작 방법.
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