KR101657320B1

KR101657320B1 - 고체 촬상 장치, 고체 촬상 장치의 신호 처리 방법, 및, 전자 기기

Info

Publication number: KR101657320B1
Application number: KR1020110025414A
Authority: KR
Inventors: 마사키 사카키바라; 타다유키 타우라; 유스케 오이케; 타카후미 타카츠카; 아키히코 카토
Original assignee: 소니 주식회사
Priority date: 2010-03-30
Filing date: 2011-03-22
Publication date: 2016-09-13
Also published as: TW201720138A; CN102209210B; KR20160110322A; KR20160138933A; CN102209210A; US20170359531A1; JP2011229120A; TWI511561B; US20160094794A1; KR20110109891A; TWI587702B; US10257452B2; KR101705491B1; TW201143417A; US20140036123A1; US20150237278A1; US9215390B2; TW201601540A; US20160065871A1; US9986178B2

Abstract

본 발명은 광전 변환부, 및 상기 광전 변환부에서 광전 변환된 전하를 검출하는 전하 검출부를 갖는 단위 화소가 배치되어 이루어지는 화소 어레이부와, 상기 단위 화소의 신호를 제 1의 신호 및 제 2의 신호로서 2회로 나누어 판독하는 구동을 행하는 구동부와, 상기 단위 화소로부터 먼저 판독되는 상기 제 1의 신호를, 처리 가능한 입력 전압 범위의 기준 전압으로서 이용하고, 상기 제 1의 신호 및 상기 제 2의 신호가 상기 입력 전압 범위 내에 들어가도록 상기 기준 전압을 조정한 상태에서 상기 제 1의 신호 및 상기 제 2의 신호에 대해 신호 처리를 시행하는 신호 처리부를 포함하는 것을 특징으로 한다.

Description

고체 촬상 장치, 고체 촬상 장치의 신호 처리 방법, 및, 전자 기기{SOLID-STATE IMAGE PICKUP APPARATUS, SIGNAL PROCESSING METHOD FOR A SOLID-STATE IMAGE PICKUP APPARATUS, AND ELECTRONIC APPARATUS}

본 발명은, 고체 촬상 장치, 고체 촬상 장치의 신호 처리 방법, 및, 전자 기기에 관한 것이다.

광전 변환부, 전하 검출부, 및, 광전 변환부에서 축적된 전하를 전하 검출부에 전송하는 전송 게이트부를 포함하는 단위 화소에 의해 구성되는 고체 촬상 장치에서는, 일반적으로, 리셋 동작시의 노이즈를 제거하기 위해, 상관 이중 샘플링에 의한 노이즈 제거 처리가 행하여진다. 이하에서는, 전하 검출부를 FD(플로팅 디퓨전)부로 기술한다. 노이즈 제거 처리의 방식으로서는, 디지털 신호 처리에서 실행하는 방식과, 아날로그 신호 처리에서 실행하는 방식이 있다.

노이즈 제거 처리를 예를 들면 디지털 신호 처리에서 실행하는 고체 촬상 장치로서, 단위 화소의 행렬형상의 배열에 대해 열마다 ADC(Analog-Digital Converter ; 아날로그-디지털 변환 회로)를 배치하여 이루어지는 열병렬 ADC 탑재의 고체 촬상 장치가 알려져 있다(예를 들면, 일본국 특개2006-340044호 공보 참조. 이하, 특허 문헌 1이라고 한다.).

열병렬 ADC 탑재의 고체 촬상 장치에서는, 최초에 판독된 리셋 레벨(Vrst)을 AD 변환 회로의 기준 전압(Vzr)으로서 설정하고, 상기 기준 전압(Vzr)을 이용하여 리셋 레벨(Vrst) 및 신호 레벨(Vsig)을 AD 변환하도록 하고 있다. 즉, 기준 전압(Vzr)을 리셋 레벨(Vrst)과 동등함게 함으로써, 리셋 레벨(Vrst)이 노이즈에 의해 변동하여도, 신호 전하에 의한 화소의 출력 진폭(|Vsig-Vrst|)을 안정하게 AD 변환 회로의 입력 전압 범위에 넣는 것이 가능해진다.

AD 변환 회로의 기준 전압(Vzr)은, 일반적으로, AD 변환 회로의 입력 전압 범위에 대해 충분히 작은 범위밖에 조정할 수가 없다. 따라서, AD 변환 회로의 기준 전압(Vzr)으로서는, 리셋 레벨(Vrst)과 같이, 편차의 폭이 안정하게 한정되어 있는 신호가 바람직하다. 역으로, 신호 레벨(Vsig)과 같이 입사광량에 의해 전압이 크게 진폭 하는 신호는, AD 변환 회로의 기준 전압(Vzr)으로서는 적합하지 않다.

상술한 열병렬 ADC 탑재의 고체 촬상 장치와 같이, 종래의 고체 촬상 장치에서의 노이즈 제거 처리에서는, 최초에 리셋 레벨(Vrst)을 판독하고, 상기 리셋 레벨(Vrst)의 직후에 신호 레벨(Vsig)을 판독하는 것이 전제로 되어 있다. 한편으로, 리셋 레벨(Vrst)을 신호 레벨(Vsig)의 직전에 판독할 수가 없는 고체 촬상 장치에서는, 어느 단위 화소의 신호 레벨(Vsig)을 AD 변환하기 전에 동일 화소로부터 기준 전압(Vzr)을 취득할 수가 없다.

리셋 레벨(Vrst)을 신호 레벨(Vsig)의 직전에 판독할 수가 없는 고체 촬상 장치에서는, 다음과 같은 것을 예로 들 수 있다. 예를 들면, 전 화소 일괄의 노광을 실현 하기 위해, 광전 변환부에서 발생한 전하를 전 화소 동시에 FD부에 전송하고, 상기 FD부에서 신호 전하가 보존된 상태에서, 순차적으로 판독 동작을 실행하는 글로벌 노광 기능을 갖는 CMOS 이미지 센서를 들 수 있다(예를 들면, 일본국 특개2001-238132호 공보참조. 이하, 특허 문헌 2라고 한다.).

그 밖에도, 리셋 레벨(Vrst)을 신호 레벨(Vsig)의 직전에 판독할 수가 없는 고체 촬상 장치로서, 광전 변환부에서 전송되는 광전하를 전하 검출부와는 별도로 보존하는 메모리부를 갖는 CMOS 이미지 센서(예를 들면, 일본국 특개2009-020176호 공보 참조. 이하, 특허 문헌 3이라고 한다.)를 들 수 있다. 또한, PN 접합에서 발생한 광전하를 직접 증폭 트랜지스터에 의해 판독하는 CMOS 이미지 센서(예를 들면, "128X128 CMOS PHOTODIODE-TYPE ACTIVE PIXEL, SENSOR WITH ON-CHIP TIMING, CONTROL AND SIGNAL CHAINELECTRONICS" SPIE, vol. 2415, Charge-Coupled Devicesand Solid State Optical SensorsV, paperno. 34(1995) 참조, 이하, 비특허 문헌 1이라고 한다.)나, 유기 광전변환막을 이용한 이미지 센서(예를 들면, 일본국 특개2008-228265호 공보 참조. 이하, 특허 문헌 4라고 한다.) 등을 들 수 있다.

고체 촬상 장치에서는, 전 화소 일괄로의 전송, 또는 노광 시작시 등에 FD부가 일단 리셋되어 있고, 신호를 판독하는 타이밍에서는 이미 FD부에 신호 전하가 축적, 또는 보존되어 있게 된다. 이 때문에, 증폭 트랜지스터의 임계치 편차 등의 고정 패턴 노이즈를 제거하는데는, 도 44에 도시하는 바와 같이, 신호 레벨(Vsig)을 판독 후, FD부를 소정 전위로 설정하여, 상기 소정 전위를 리셋 레벨(Vrst)로서 판독할 필요가 있다.

그러나, 전 화소 일괄 노광을 위해 신호 전하가 FD부에 보존된 상태에서 신호 판독이 실행되는 고체 촬상 장치나, FD부에 직접 신호 전하가 축적되어 신호 판독이 실행되는 고체 촬상 장치에서는, 신호 레벨(Vsig)을 판독하기 직전에 FD부를 소정 전위로 설정할 수가 없다. 이 경우, 신호 레벨을 AD 변환할 때의 기준 전압을 취득할 수가 없기 때문에, 외부 인가나 저항 어레이 등으로 소정 전압을 발생시켜, 상기 소정 전압을 AD 변환 회로에 기준 전압으로서 공급하도록 하고 있다(예를 들면, 일본국 특개2006-020176호 공보 참조, 이하, 특허 문헌 5라고 한다.).

그러나, 리셋 레벨에는 증폭 트랜지스터의 임계치 편차 등에 의해, 단위 화소 사이에서의 편차뿐만 아니라, 단위 화소의 2차원 배열에서의 면 내에서의 공간적으로 큰 특성이 흔들림(면 내 분포)에 의한 차이나, 동작시의 온도 변화에 의한 경시변화가 존재한다. 따라서, 리셋 레벨에 대해 충분한 마진을 확보할 필요가 있기 때문에, 실제로 취득하여야 할 신호 전하의 화소 출력 진폭에 대해, 이들의 변동을 가미한 전압 범위에, AD 변환 회로의 변환 가능한 입력 전압 범위를 확대할 필요가 있다.

도 45에, 리셋 레벨의 종방향(열방향, 즉, 화소열의 화소의 배열 방향)의 면 내 분포의 한 예를 도시한다. 리셋 레벨의 인접 화소 사이에서의 차이 외에, 면 내에서 큰 특성의 흔들림(면 내 분포)가 존재한다. 도 46에 도시하는 바와 같이, 일정 전압을 기준 전압으로서 인가하는 경우, 화소에 의해 큰 오차를 발생하기 때문에, AD 변환 회로의 입력 전압 범위를 확대할 필요가 있다.

예를 들면, 도 47은, 신호 진폭이 최대 -1V인 경우의, 기준 전압에 대한 리셋 레벨 및 최대 진폭시의 신호 레벨을 도시하고 있다. 이 경우는, 리셋 레벨부터 신호 레벨까지의 신호 진폭이 Peak-to-Peak로 1V인 것에 대해, 2V 정도의 AD 변환 가능한 입력 전압 범위가 필요해진다. 또한, 온도 변화에 의해 리셋 레벨이 상하로 변동한 경우, 기준 전압은 일정치이기 때문에, 도 48에 도시하는 바와 같이, 더욱 입력 전압 범위를 확대할 필요가 있다.

전술한 바와 같은 외부 인가나 저항 어레이 등으로 소정 전압을 발생시키고, 상기 소정 전압을 AD 변환 회로에 기준 전압으로서 공급하는 종래 기술에서는, 기준 전압과 리셋 레벨과의 상관이 낮기 때문에, AD 변환 가능한 입력 전압 범위가 저하된다는 문제가 있다. 또한, 리셋 레벨의 화소 편차의 면 내 분포나 온도 의존성 등에 의해서도, AD 변환 가능한 입력 전압 범위가 저하된다는 문제가 있다.

여기서는, 노이즈 제거 처리를 디지털 신호 처리에서 실행하는 고체 촬상 장치에 있어서, AD 변환 회로의 기준 전압의 설정에 관해 설명하였지만, 상술한 문제점은 디지털 신호 처리의 경우로 한정되는 것이 아니다. 즉, 기준 전압을 이용하여 단위 화소로부터의 아날로그 신호에 대해 신호 처리를 행하는 고체 촬상 장치(그 상세에 관하여는 후술한다)에서도, 디지털 신호 처리의 경우와 마찬가지의 것을 말할 수 있다.

그래서, 본 발명은, 면 내의 큰 특성이 흔들림의 차이나, 기생 용량의 크기에 의존한 오프셋 성분을 효과적으로 제거하는 것이 가능한 고체 촬상 장치, 상기 고체 촬상 장치의 신호 처리 방법, 및, 상기 고체 촬상 장치를 갖는 전자 기기를 제공하는 것을 목적으로 한다.

본 발명의 고체 촬상 장치는, 광전 변환부, 및 상기 광전 변환부에서 광전 변환된 전하를 검출하는 전하 검출부를 갖는 단위 화소가 배치되어 이루어지는 화소 어레이부와,

상기 단위 화소의 신호를 제 1의 신호 및 제 2의 신호로서 2회로 나누어 판독하는 구동을 행하는 구동부와,

상기 단위 화소로부터 먼저 판독되는 상기 제 1의 신호를, 처리 가능한 입력 전압 범위의 기준 전압으로서 이용하고, 상기 제 1의 신호 및 상기 제 2의 신호가 상기 입력 전압 범위 내에 들어가도록 상기 기준 전압을 조정한 상태에서 상기 제 1의 신호 및 상기 제 2의 신호에 대해 신호 처리를 시행하는 신호 처리부를 구비한다.

상기에 있어서, 상기 제 1의 신호는, 상기 전하 검출부에 축적 또는 보존된 신호 전하에 의거한 신호이고, 상기 제 2의 신호는, 상기 전하 검출부를 리셋한 때의 리셋 전위에 의거한 신호이다.

상기에 있어서, 상기 구동부는, 먼저, 상기 기준 전압을 설정하기 위해 우선 상기 제 1의 신호를 판독하고, 그 후, 상기 전하 검출부를 리셋하여 상기 제 2의 신호를 판독한다.

상기에 있어서, 상기 신호 처리부는, 상기 제 1의 신호와 상기 제 2의 신호의 차분을 취한다.

상기에 있어서, 상기 제 1의 신호는, 상기 전하 검출부를 리셋한 때의 리셋 전위에 의거한 신호이고, 상기 제 2의 신호는, 상기 전하 검출부에 축적 또는 보존된 신호 전하에 의거한 신호이다.

상기에 있어서, 상기 구동부는, 먼저, 상기 기준 전압을 설정하기 위해 우선 상기 제 1의 신호를 판독하고, 그 후, 상기 제 1의 신호, 상기 제 2의 신호의 순서로 판독한다.

상기에 있어서, 상기 구동부는, 먼저, 상기 기준 전압을 설정하기 위해 우선 상기 전하 검출부에 축적 또는 보존된 신호 전하에 의거한 신호를 판독하고, 그 후, 상기 전하 검출부를 리셋하여 그 리셋 전위에 의거한 신호를 판독하는 제 1의 구동과, 먼저, 상기 기준 전압을 설정하기 위해 우선 상기 전하 검출부를 리셋한 때의 리셋 전위에 의거한 신호를 판독하고, 그 후, 상기 리셋 전위에 의거한 신호, 상기 전하 검출부에 축적 또는 보존된 신호 전하에 의거한 신호의 순서로 판독하는 제 2의 구동을 선택적으로 실행 가능하다.

상기에 있어서, 상기 신호 처리부는, 상기 전하 검출부에 축적 또는 보존된 신호 전하에 의거한 신호와, 상기 전하 검출부의 리셋 전위에 의거한 신호와의 차분을 취한다.

상기에 있어서, 상기 신호 처리부는, 상기 단위 화소에서 얻어지는 아날로그 신호를 디지털 신호로 변환하는 아날로그-디지털 변환 회로를 가지며, 상기 기준 전압은, 상기 아날로그-디지털 변환 회로의 변환 가능한 입력 전압 범위의 기준이 되는 전압이다.

상기에 있어서, 상기 아날로그-디지털 변환 회로는, 상기 단위 화소에서 얻어지는 아날로그 신호와 경사형상 파형의 참조신호를 비교하는 비교기와, 상기 제 1의 구동할 때에, 상기 비교기의 2개의 입력단에 소정의 초기 전압을 인가함에 의해 상기 제 1의 신호 및 상기 제 2의 신호가 상기 입력 전압 범위 내에 들어가도록 상기 기준 전압의 초기 설정을 행하는 설정 회로를 갖는다.

상기에 있어서, 상기 아날로그-디지털 변환 회로에 있어서, 상기 제 1의 구동할 때에, 상기 제 2의 구동시의 초기 설정과 같은 초기 설정을 행함에 의해 상기 비교기의 후단의 회로부의 동작점을 상기 제 1의 구동시와 상기 제 2의 구동시에서 같게 하고, 상기 설정 회로에 의한 초기 설정을 행한다.

상기에 있어서, 상기 후단의 회로부는, 상기 비교기의 출력 전압에 응한 전류치에 의거한 전압치를 기억한다.

상기에 있어서, 상기 경사형상 파형의 참조신호를 생성하는 참조신호 생성부는, 상기 설정 회로에 의해 설정된 상기 기준 전압에 대응하여 상기 경사형상 파형의 초기치를 설정한다.

상기에 있어서, 상기 설정 회로는, 상기 비교기의 2개의 입력단에 대해 상기 소정의 초기 전압을 선택적으로 주는 2개의 트랜지스터에 의해 구성된다.

상기에 있어서, 상기 신호 처리부는, 상기 단위 화소로부터 아날로그 신호로 출력되는 상기 신호 레벨 및 상기 리셋 레벨을 증폭하는 앰프 회로이고, 상기 기준 전압은, 상기 앰프 회로의 증폭 가능한 입력 전압 범위의 기준이 되는 전압이다.

상기에 있어서, 상기 신호 처리부는, 한쪽의 입력단에 초기 전압이 주어지는 반전 증폭기와, 상기 반전 증폭기의 다른쪽의 입력단에 접속되는 입력 용량과, 상기 반전 증폭기의 다른쪽의 입력단과 출력단의 사이에 접속되는 귀환 용량과, 상기 반전 증폭기의 출력 전압의 초기치를 소정의 초기 전압으로 함에 의해 상기 제 1의 신호 및 상기 제 2의 신호가 상기 입력 전압 범위 내에 들어가도록 상기 기준 전압을 설정하는 설정 회로를 갖는다.

상기에 있어서, 상기 설정 회로는, 상기 반전 증폭기의 귀환 루프를 개방 상태로 하는 트랜지스터와, 상기 귀환 루프가 개방 상태에 있을 때에, 상기 귀환 용량에 대해 상기 소정의 초기 전압을 주는 트랜지스터에 의해 구성된다.

본 발명에 따른, 광전 변환부, 및, 상기 광전 변환부에 의해 광전 변환된 전하를 검출하는 전하 검출부를 갖는 단위 화소가 배치되는 고체 촬상 장치의 신호 처리 방법에 있어서, 상기 신호 처리 방법은, 신호 처리부에 의해, 상기 단위 화소의 신호를 제 1의 신호 및 제 2의 신호로서 2회로 나누어 판독하는 스텝과, 상기 단위 화소로부터 먼저 판독되는 상기 제 1의 신호를, 상기 신호 처리부의 처리 가능한 입력 전압 범위의 기준 전압으로 설정하는 스텝과, 상기 제 1의 신호 및 상기 제 2의 신호가 상기 입력 전압 범위 내에 들어가도록 상기 기준 전압을 조정하는 스텝과, 상기 제 1의 신호 및 상기 제 2의 신호에 대해 상기 조정된 기준 전압을 이용함에 의해 신호 처리를 시행한다.

본 발명의 전자 기기는, 광전 변환부, 및 상기 광전 변환부에서 광전 변환된 전하를 검출하는 전하 검출부를 갖는 단위 화소가 배치되어 이루어지는 화소 어레이부와, 상기 단위 화소의 신호를 제 1의 신호 및 제 2의 신호로서 2회로 나누어 판독하는 구동을 행하는 구동부와, 상기 단위 화소로부터 먼저 판독되는 상기 제 1의 신호를, 처리 가능한 입력 전압 범위의 기준 전압으로서 이용하고, 상기 제 1의 신호 및 상기 제 2의 신호가 상기 입력 전압 범위 내에 들어가도록 상기 기준 전압을 조정한 상태에서 상기 제 1의 신호 및 상기 제 2의 신호에 대해 신호 처리를 시행하는 신호 처리부를 포함하는 고체 촬상 장치를 포함한다. .

본 발명에 의하면, 처리 대상의 화소의 신호를 이용하여 기준 전압을 설정함으로써, 별도 생성한 소정 전압을 이용하여 기준 전압을 설정하는 경우와 같은, 면 내의 큰 특성이 흔들림 또는 면 내 분포의 차이나, 기생 용량의 크기에 의존한 오프셋 성분을 효과적으로 제거할 수 있다. 이에 의해, 화소의 출력 진폭에 대해, 신호 처리부의 처리 가능한 입력 전압 범위에 필요한 마진을 저감하는 것이 가능해진다.

도 1은 본 개시된 제 1 실시 형태에 관한 CMOS 이미지 센서의 구성의 개략을 도시하는 시스템 구성도.
도 2는 단위 화소의 구성의 한 예를 도시하는 회로도.
도 3은 리셋 레벨, 신호 레벨의 순서로 판독하는 경우의 상관 이중 샘플링 동작의 설명에 제공하는 타이밍 파형도.
도 4는 먼저 판독되는 리셋 레벨을 AD 변환 회로의 기준 전압으로서 설정하는 경우의 동작 설명에 제공하는 타이밍 파형도.
도 5는 AD 변환 회로의 입력단을 구성하는 비교기의 종래 구성에 관한 설명도로서, (A)는 비교기의 구성례, (B)는 비교기의 동작 범위를 각각 도시하는 도면.
도 6은 CDS 구동시의 비교기의 내부 노드의 전압, 및, 그 때의 동작 범위를 도시하는 도면.
도 7은 DDS 구동시의 저조도시의 비교기의 내부 노드의 전압, 및, 그 때의 동작 범위를 도시하는 도면.
도 8은 DDS 구동시의 고조도시의 비교기의 내부 노드의 전압, 및, 그 때의 동작 범위를 도시하는 도면.
도 9는 참조신호(Vref)의 경사를 상하 역으로 한 경우의 비교기의 동작 범위에 관한 설명에 제공하는 도면으로서, (A)는 저조도시, (B)는 고조도시를 각각 도시하는 도면.
도 10은 PMOS 입력의 경우의 비교기의 구성에 관한 설명도로서, (A)는 PMOS 입력의 비교기의 구성례를, (B)는 PMOS 입력의 비교기의 동작 범위를 각각 도시하는 도면.
도 11은 AD 변환 회로의 기준 전압을 조정하는 기능을 구비한, 실시예 1에 관한 비교기에 관한 설명도로서, (A)는 상기 비교기의 구성례를, (B)는 상기 비교기의 동작 범위를 각각 도시하는 도면.
도 12는 DDS 구동과 CDS 구동을 교대로 행하는 경우의, DDS 구동할 때의 저조도시의 경우의 구동 파형을 도시하는 파형도.
도 13은 DDS 구동과 CDS 구동을 교대로 행하는 경우의, DDS 구동할 때의 고조도시의 경우의 구동 파형을 도시하는 파형도.
도 14는 초기 전압 설정 회로를 PMOS 트랜지스터에 의해 구성하는 경우의, 실시예 1에 관한 비교기에 관한 설명도로서, (A)는 상기 비교기의 구성례를, (B)는 상기 비교기의 동작 범위를 각각 도시하는 도면.
도 15는 제 1 실시 형태의 실시예 1에 관한 비교기의 회로 동작의 설명에 제공하는 타이밍 파형도.
도 16은 AD 변환 회로의 내부의 기준 전압(Vouti, Vrefi)을 조정하는 기능을 구비한, 실시예 2에 관한 비교기의 구성례를 도시하는 회로도.
도 17은 실시예 2에 관한 비교기에서의 제어 신호(xΦ_R), 제어 신호(xΦ_Rlk), 제어 신호(Φ_ext), 제어 신호(Φ_extlk), 경사형상 파형의 참조신호(Vref), 및, 신호 전압(Vout)의 각 파형을 도시하는 타이밍 파형도.
도 18은 실시예 2에 관한 비교기의 작용, 효과의 설명에 제공하는 채널 길이 및 인젝션량에 관한 설명도.
도 19는 비교 회로부의 후단에 기억 회로부를 갖는, 실시예 3에 관한 비교기의 구성례를 도시하는 회로도.
도 20은 실시예 3에 관한 비교기의 제 1 구동례의 동작 설명에 제공하는 타이밍 파형도.
도 21은 실시예 3에 관한 비교기의 제 2 구동례의 동작 설명에 제공하는 타이밍 파형도.
도 22는 참조신호(Vref)의 슬로프에 관해 CDS 구동과 DDS 구동에서 같은 구배로 한 경우의 구동의 설명에 제공하는 타이밍 파형도.
도 23은 참조신호(Vref)의 슬로프에 관해 DDS 구동측을 CDS 구동측에 비하여 급구배로 한 경우의 구동의 설명에 제공하는 타이밍 파형도.
도 24는 CDS 구동시의 카운터부의 동작 설명에 제공하는 타이밍 파형도.
도 25는 CDS 구동의 저조도시의 카운트 동작에 관한 설명도.
도 26은 CDS 구동의 고조도시의 카운트 동작에 관한 설명도.
도 27은 DDS 구동시의 카운터부의 동작 설명에 제공하는 타이밍 파형도.
도 28은 DDS 구동의 저조도시의 카운트 동작에 관한 설명도.
도 29는 DDS 구동의 고조도시의 카운트 동작에 관한 설명도.
도 30은 본 개시된 제 2 실시 형태에 관한 CMOS 이미지 센서의 구성의 개략을 도시하는 시스템 구성도.
도 31은 칼럼 앰프 회로의 종래 구성을 도시하는 회로도.
도 32는 종래 구성에 관한 칼럼 앰프 회로의 출력 신호의 동작 범위를 도시하는 도면.
도 33은 종래 구성에 관한 칼럼 앰프 회로를 이용하여 DDS 구동을 행한 경우의 출력 파형을 도시하는 파형도.
도 34는 제 2 실시 형태의 실시예 1에 관한 칼럼 앰프 회로에 관한 설명도로서, (A)는 칼럼 앰프 회로의 구성례를, (B)는 칼럼 앰프 회로의 동작 범위를 각각 도시하는 도면.
도 35는 제 2 실시 형태의 실시예 1에 관한 칼럼 앰프 회로의 각 부위의 신호 파형을 도시하는 파형도.
도 36은 제 2 실시 형태의 실시예 2에 관한 칼럼 앰프 회로의 구성의 한 예를 도시하는 회로도.
도 37은 제 2 실시 형태의 실시예 2에 관한 칼럼 앰프 회로를 갖는 CMOS 이미지 센서의 동작 설명에 제공하는 타이밍 파형도.
도 38은 다른 화소예 1에 관한 단위 화소의 한 예를 도시하는 구성도.
도 39는 다른 화소예 2에 관한 단위 화소의 한 예를 도시하는 구성도.
도 40은 다른 화소예 2에 관한 단위 화소를 가지며, 글로벌 셔터 기능을 갖는 고체 촬상 장치의 동작의 설명에 제공하는 타이밍 파형도.
도 41은 다른 화소예 3에 관한 단위 화소의 한 예를 도시하는 구성도.
도 42는 다른 화소예 3에 관한 단위 화소를 가지며, 글로벌 셔터 기능을 갖는 고체 촬상 장치의 동작의 설명에 제공하는 타이밍 파형도.
도 43은 본 개시에 관한 전자 기기, 예를 들면 촬상 장치의 구성의 한 예를 도시하는 블록도.
도 44는 고정 패턴 노이즈를 제거하는데는, 신호 레벨을 판독한 후 리셋 레벨을 판독할 필요가 있는 것에 관한 설명에 제공하는 도면.
도 45는 리셋 레벨의 종방향의 면 내 분포의 한 예를 도시하는 도면.
도 46은 일정 전압을 기준 전압으로서 인가하는 경우, AD 변환 회로의 입력 전압 범위를 확대할 필요가 있는 것에 관한 설명에 제공하는 도면.
도 47은 신호 진폭이 최대 -1V인 경우의, 기준 전압에 대한 리셋 레벨 및 최대 진폭시의 신호 레벨을 도시하는 도면.
도 48은 온도 변화에 의해 리셋 레벨이 상하로 변동한 경우, 입력 전압 범위를 확대할 필요가 있는 것에 관한 설명에 제공하는 도면.

이하, 발명을 실시하기 위한 형태(이하, 실시 형태라고 기술한다)에 관해 도면을 이용하여 상세히 설명한다. 또한, 설명은 이하의 순서로 행한다.

1. 제 1 실시 형태(칼럼 AD 변환 회로의 예)

1-1. 시스템 구성

1-2. 화소 구성

1-3. 상관 이중 샘플링에 의한 노이즈 제거 처리

1-4. 종래 기술의 설명

1-5. 제 1 실시 형태의 전제가 되는 구성

1-6. 제 1 실시 형태의 특징으로 하는 사항

2. 제 2 실시 형태(칼럼 앰프 회로의 예)

2-1. 시스템 구성

2-2. 제 2 실시 형태의 특징으로 하는 사항

3. 다른 화소 구성

4. 변형례

5. 전자 기기(촬상 장치의 예)

<1. 제 1 실시 형태>

[1-1. 시스템 구성]

도 1은, 본 개시된 제 1 실시 형태에 관한 고체 촬상 장치, 예를 들면 X-Y 어드레스 방식 고체 촬상 장치의 일종인 CMOS 이미지 센서의 구성의 개략을 도시하는 시스템 구성도이다. 여기서, CMOS 이미지 센서란, CMOS 프로세스를 응용하여, 또는, 부분적으로 사용하여 작성된 이미지 센서이다.

도 1에 도시하는 바와 같이, 본 실시 형태에 관한 CMOS 이미지 센서(10A)는, 단위 화소(11)이 행렬형상으로 2차원 배치되어 이루어지는 화소 어레이부(12)와, 상기 화소 어레이부(12)의 각 화소(11)를 구동하는 주변의 구동계 및 신호 처리계를 갖는다. 본 예에서는, 주변의 구동계나 신호 처리계로서, 예를 들면, 행주사부(13), 칼럼 처리부(14A), 참조신호 생성부(15), 열주사부(16), 수평 출력선(17), 및, 타이밍 제어부(18)가 마련되어 있다. 이들의 구동계 및 신호 처리계는, 화소 어레이부(12)와 동일한 반도체 기판(칩)(19)상에 집적되어 있다.

이 시스템 구성에서, 타이밍 제어부(18)는, 마스터 클록(MCK)에 의거하여, 행주사부(13), 칼럼 처리부(14A), 참조신호 생성부(15), 및, 열주사부(16) 등의 동작의 기준이 되는 클록 신호나 제어 신호 등을 생성한다. 타이밍 제어부(18)에서 생성된 클록 신호나 제어 신호 등은, 행주사부(13), 칼럼 처리부(14A), 참조신호 생성부(15), 및, 열주사부(16) 등에 대해 그들의 구동 신호로서 주어진다.

화소 어레이부(12)는, 수광한 광량에 응한 광전하를 생성하고, 또한, 축적하는 광전 변환부를 갖는 단위 화소(이하, 단지 「화소」라고 기술하는 경우도 있다)(11)이 행방향 및 열방향으로, 즉, 행렬형상으로 2차원 배치된 구성으로 되어 있다. 여기서, 행방향이란 화소행의 화소의 배열 방향(즉, 수평 방향/횡방향)을 말하고, 열방향이란 화소열의 화소의 배열 방향(즉, 수직 방향/종방향)을 말한다.

이 화소 어레이부(12)에서, 행렬형상의 화소 배치에 대해, 화소행마다 행 제어선(21)(21-1 내지 21-n)이 행방향에 따라서 배선되고, 화소열마다 열신호선(22)(22-1 내지 22-m)이 열방향에 따라서 배선되어 있다. 행 제어선(21)은, 단위 화소(11)로부터 판독할 때의 제어를 행하기 위한 제어 신호를 전송한다. 도 1에서는, 행 제어선(21)에 관해 1개의 배선으로서 나타내고 있지만, 1개로 한정되는 것이 아니다. 행 제어선(21-1 내지 21-n)의 각 일단은, 행주사부(13)의 각 행에 대응한 각 출력단에 접속되어 있다.

행주사부(13)는, 시프트 레지스터나 어드레스 디코더 등에 의해 구성되고, 화소 어레이부(12)의 각 화소(11)를 전 화소 동시 또는 행 단위 등으로 구동한다. 즉, 행주사부(13)는, 상기 행주사부(13)를 제어하는 타이밍 제어부(18)와 함께, 화소 어레이부(12)의 각 화소(11)를 구동하는 구동부를 구성하고 있다. 이 행주사부(13)는 그 구체적인 구성에 관해서는 도시를 생략하지만, 일반적으로, 판독주사계와 소출주사계의 2개의 주사계를 갖는 구성으로 되어 있다.

판독주사계는, 단위 화소(11)로부터 신호를 판독하기 위해, 화소 어레이부(12)의 단위 화소(11)를 행 단위로 차례로 선택 주사한다. 단위 화소(11)로부터 판독되는 신호는 아날로그 신호이다. 소출주사계는, 판독주사계에 의해 판독주사가 행하여지는 판독행에 대해, 그 판독주사보다도 셔터 스피드의 시간분만 선행하여 소출주사를 행한다.

이 소출주사계에 의한 소출주사에 의해, 판독행의 단위 화소(11)의 광전 변환부에서 불필요한 전하가 소출됨에 의해 상기 광전 변환부가 리셋된다. 그리고, 이 소출주사계에 의해 불필요 전하를 소출됨(리셋됨)에 의해, 이른바, 전자 셔터 동작이 행하여진다. 여기서, 전자 셔터 동작이란, 광전 변환부의 광전하를 버리고, 새롭게 노광을 시작하는( 광전하의 축적을 시작하는) 동작인 것을 말한다.

판독주사계에 의한 판독 동작에 의해 판독되는 신호는, 그 직전의 판독 동작 또는 전자 셔터 동작 이후에 수광한 광량에 대응하는 것이다. 그리고, 직전의 판독 동작에 의한 판독 타이밍 또는 전자 셔터 동작에 의한 소출 타이밍부터, 금회의 판독 동작에 의한 판독 타이밍까지의 기간이, 단위 화소(11)에서의 광전하의 노광 기간이 된다.

칼럼 처리부(14A)는, 예를 들면, 화소 어레이부(12)의 화소열마다, 즉, 열신호선(22)(22-1 내지 22-m)마다 1대1의 대응 관계로써 마련된 AD(아날로그-디지털) 변환 회로(23)(23-1 내지 23-m)을 갖는다. AD 변환 회로(23)(23-1 내지 23-m)는, 화소 어레이부(12)의 각 단위 화소(11)로부터 화소열마다 출력되는 아날로그 신호(화소 신호)를 디지털 신호로 변환한다.

참조신호 생성부(15)는, 시간이 경과함에 따라 전압치가 계단형상으로 변화하는, 이른바, 램프(RAMP)파형(경사형상의 파형)의 참조신호(Vref)를 생성한다. 참조신호 생성부(15)에 관해서는, 예를 들면, DAC(디지털-아날로그 변환) 회로를 이용하여 구성할 수 있다. 또한, 참조신호 생성부(15)로서는, DAC 회로를 이용한 구성의 것으로 한정되는 것이 아니다.

참조신호 생성부(15)는, 타이밍 제어부(18)로부터 주어지는 제어 신호(CS1)에 의한 제어하에, 상기 타이밍 제어부(18)로부터 주어지는 클록(CK)에 의거하여 램프파의 참조신호(Vref)를 생성한다. 그리고, 참조신호 생성부(15)는, 생성한 참조신호(Vref)를 칼럼 처리부(15)의 AD 변환 회로(23-1 내지 23-m)에 대해 공급한다.

AD 변환 회로(23-1 내지 23-m)는 전부 같은 구성으로 되어 있다. 여기서는, m열째의 AD 변환 회로(23-m)를 예로 들고 설명하는 것으로 한다. AD 변환 회로(23-m)는, 비교기(31), 카운트부인 예를 들면 업/다운 카운터(도면중, U/DCNT라고 기재하고 있다)(32), 전송 스위치(33), 및, 메모리 장치(34)를 갖는 구성으로 되어 있다.

비교기(31)는, 화소 어레이부(12)의 n열째의 각 단위 화소(11)로부터 출력되는 화소 신호에 응한 열신호선(22-m)의 신호 전압(Vout)을 비교 입력으로 하고, 참조신호 생성부(15)로부터 공급되는 램프파의 참조신호(Vref)를 기준 입력으로 하여, 양자를 비교한다. 그리고, 비교기(31)는, 예를 들면, 참조신호(Vref)가 신호 전압(Vout)보다도 큰 때에 출력(Vco)이 제 1의 상태(예를 들면, 고레벨)가 되고, 참조신호(Vref)가 신호 전압(Vx) 이하일 때에 출력(Vco)이 제 2의 상태(예를 들면, 저레벨)가 된다.

업/다운 카운터(32)는 비동기(非同期) 카운터이고, 타이밍 제어부(18)로부터 주어지는 제어 신호(CS2)에 의한 제어하에, 상기 타이밍 제어부(18)로부터 클록(CK)이 참조신호 생성부(15)와 같은 타이밍에서 주어진다. 그리고, 업/다운 카운터(32)는, 클록(CK)에 동기하여 다운(DOWN)카운트, 또는, 업(UP)카운트를 행함으로써, 비교기(31)에서의 비교 동작의 시작부터 비교 동작의 종료까지의 비교 기간을 계측한다.

전송 스위치(33)는, 타이밍 제어부(18)로부터 주어지는 제어 신호(CS3)에 의한 제어하에, 어느 화소행의 단위 화소(11)에 관한 업/다운 카운터(32)의 카운트 동작이 완료된 시점에서 온(폐) 상태가 된다. 그리고, 전송 스위치(33)는, 업/다운 카운터(32)의 카운트 결과를 메모리 장치(34)에 전송한다.

이와 같이 하여, 화소 어레이부(12)의 각 단위 화소(11)로부터 열신호선(22-1 내지 22-m)을 경유하여 화소열마다 공급된 아날로그 신호에 관해, AD 변환 회로(23)(23-1 내지 23-m)에서의 우선 비교기(31)에서 비교 동작이 행하여진다. 그리고, 업/다운 카운터(32)에서, 비교기(31)에서의 비교 동작의 시작부터 비교 동작의 종료까지의 기간에 걸쳐서 카운트 동작을 행함으로써, 아날로그 신호가 디지털 신호로 변환되고 메모리 장치(34)에 격납된다.

열주사부(16)는, 시프트 레지스터나 어드레스 디코더 등에 의해 구성되고, 칼럼 처리부(14A)에서의 AD 변환 회로(23-1 내지 23-m)의 열어드레스(address)나 열주사의 제어를 행한다. 이열주사부(16)에 의한 제어하에, AD 변환 회로(23-1 내지 23-m)의 각각에서 AD 변환된 디지털 신호는 차례로 수평 출력선(17)에 판독되고, 상기 수평 출력선(17)을 경유하여 촬상 데이터로서 출력된다.

또한, 본 개시에는 직접 관련되지 않기 때문에 특히 도시하지 않지만, 수평 출력선(17)을 경유하여 출력되는 촬상 데이터에 대해 각종의 신호 처리를 시행하는 회로 등을, 상기 구성 요소 이외에 마련하는 것도 가능하다. 그 때, 이들의 회로가 화소 어레이부(12)와 동일한 반도체 기판(19)상에 마련되어 있는지의 여부는 불문한다.

상기 구성의 열병렬 ADC 탑재의 CMOS 이미지 센서(10A)는, 화소 어레이부(12)중의 전 화소(11)에 대해 동일한 타이밍에서 노광 시작과 노광 종료를 실행하는 글로벌 노광도 가능하게 하고 있다. 이 글로벌 노광은, 행주사부(13) 및 타이밍 제어부(18)로 이루어지는 구동부에 의한 구동하에 실행된다. 글로벌 노광을 실현하는 글로벌 셔터 기능은, 고속으로 움직이는 피사체의 촬상이나, 촬상 화상의 동시성을 필요로 하는 센싱 용도에 이용하기 알맞는 셔터 동작이다.

또한, 본 예에서는, 칼럼 처리부(14A)에 관해, AD 변환 회로(23)가 열신호선(22)마다 1대1의 대응 관계로써 마련된 구성을 예로 들었지만, 1대1의 대응 관계의 배치로 한정되는 것이 아니다. 예를 들면, 하나의 AD 변환 회로(23)를 복수의 화소열에서 공유하고, 복수의 화소열 사이에서 시분할로 사용하는 구성을 채택하는 것도 가능하다.

[1-2. 화소 구성]

도 2는, 단위 화소(11)의 구성의 한 예를 도시하는 회로도이다. 도 2에 도시하는 바와 같이, 본 구성례에 관한 단위 화소(11)는, 광전 변환부로서 예를 들면 포토 다이오드(41)를 갖고 있다. 단위 화소(11)는, 포토 다이오드(41)에 더하여, 예를 들면, 전하 검출부(42), 전송 트랜지스터(전송 게이트부)(43), 리셋 트랜지스터(44), 증폭 트랜지스터(45), 및, 선택 트랜지스터(46)를 갖는 구성으로 되어 있다.

또한, 여기서는, 전송 트랜지스터(43), 리셋 트랜지스터(44), 증폭 트랜지스터(45), 및, 선택 트랜지스터(46)로서, 예를 들면 N채널형의 MOS 트랜지스터를 이용하고 있다. 단, 여기서 예시한 전송 트랜지스터(43), 리셋 트랜지스터(44), 증폭 트랜지스터(45), 및, 선택 트랜지스터(46)의 도전형의 조합은 한 예에 불과하고, 이들의 조합으로 한정되는 것이 아니다.

이 단위 화소(11)에 대해, 선술한 행 제어선(21)(21-1 내지 21-n)으로서, 복수의 제어선이 동일 화소행의 각 화소에 대해 공통으로 배선된다. 도 2에서는, 도면의 간략화를 위해, 복수의 제어선에 관해서는 도시를 생략하고 있다. 복수의 제어선은, 행주사부(13)의 각 화소행에 대응한 출력단에 화소행 단위로 접속되어 있다. 행주사부(13)는, 복수의 제어선에 대해 전송 신호(TRG), 리셋 신호(RST), 및, 선택 신호(SEL)를 적절히 출력한다.

포토 다이오드(41)는, 애노드 전극이 부측 전원(예를 들면, 그라운드)에 접속되어 있고, 수광한 광을 그 광량에 응한 전하량의 광전하(여기서는, 광전자)로 광전변환하여 그 광전하를 축적한다. 포토 다이오드(41)의 캐소드 전극은, 전송 트랜지스터(43)를 통하여 증폭 트랜지스터(45)의 게이트 전극과 전기적으로 접속되어 있다.

증폭 트랜지스터(45)의 게이트 전극과 전기적으로 연결된 영역은, 전하를 전압으로 변환하는 전하 검출부(42)이다. 이하, 전하 검출부(42)를 FD(플로팅·디퓨전/부유 확산 영역/불순물 확산 영역)부(42)라고 부른다.

전송 트랜지스터(43)는, 포토 다이오드(41)의 캐소드 전극과 FD부(42)와의 사이에 접속되어 있다. 전송 트랜지스터(43)의 게이트 전극에는, 고레벨(예를 들면, Vdd 레벨)가 액티브(이하, High 액티브라고 기재한다)가 되는 전송 신호(TRG)가 행주사부(13)로부터 주어진다. 전송 트랜지스터(43)는, 전송 신호(RG)에 응답하여 도통 상태가 됨으로써, 포토 다이오드(41)에서 광전변환되고, 축적된 광전하를 FD부(42)에 전송한다.

리셋 트랜지스터(44)는, 드레인 전극이 리셋 전원(Vr)에 , 소스 전극이 FD부(42)에 각각 접속되어 있다. 리셋 트랜지스터(44)의 게이트 전극에는, High 액티브의 리셋 신호(RST)가 행주사부(13)로부터 주어진다. 리셋 트랜지스터(44)는, 리셋 신호(RST)에 응답하여 도통 상태가 되고, FD부(42)의 전하를 리셋 전원(Vr)에 버림에 의해 상기 FD부(42)를 리셋한다.

증폭 트랜지스터(45)는, 게이트 전극이 FD부(42)에, 드레인 전극이 화소 전원(Vdd)에 각각 접속되어 있다. 이 증폭 트랜지스터(45)는, 포토 다이오드(41)에서의 광전변환에 의해 얻어지는 신호를 판독하는 판독 회로인 소스 팔로워의 입력부가 된다. 즉, 증폭 트랜지스터(45)는, 소스 전극이 선택 트랜지스터(46)를 통하고 열신호선(22)에 접속됨으로써, 상기 열신호선(22)의 일단에 접속되는 전류원(24)과 소스 팔로워를 구성한다.

선택 트랜지스터(46)는, 예를 들면, 드레인 전극이 증폭 트랜지스터(45)의 소스 전극에, 소스 전극이 열신호선(22)에 각각 접속되어 있다. 선택 트랜지스터(46)의 게이트 전극에는, High 액티브의 선택 신호(SEL)가 행주사부(13)로부터 주어진다. 선택 트랜지스터(46)는, 선택 신호(SEL)에 응답하여 도통 상태가 됨으로써, 단위 화소(11)를 선택 상태로 하여 증폭 트랜지스터(45)로부터 출력된 신호를 열신호선(22)에 전달한다.

또한, 선택 트랜지스터(46)에 관해서는, 화소 전원(Vdd)과 증폭 트랜지스터(45)의 드레인 전극과의 사이에 접속한 회로 구성을 채택하는 것도 가능하다.

[1-3. 상관 이중 샘플링에 의한 노이즈 제거 처리]

상기 구성의 단위 화소(11)이 행렬형상으로 2차원 배치되어 구성되는 고체 촬상 장치에서는, 일반적으로, 리셋 동작시의 노이즈를 제거하기 위해, 상관 이중 샘플링에 의한 노이즈 제거 처리가 행하여진다. 도 3에 도시하는 바와 같이, 선택 신호(SEL)에 의해 선택된 상태에 있는 단위 화소(11)는, 리셋 신호(RST)에 응답하여 FD부(42)를 리셋 전위(Vr)에 리셋하고, 상기 리셋 전위(Vr)를 리셋 레벨(Vrst)로서 판독한다. 계속해서, 전송 신호(TRG)에 의해 전송 트랜지스터(43)를 구동하고, 포토 다이오드(41)에 축적된 전하를 FD부(42)에 전송하고, 상기 전하를 신호 레벨(Vsig)로서 판독한다.

리셋 레벨(Vrst) 및 신호 레벨(Vsig)에는, 열(熱) 잡음, 기생 용량의 커플링에 의한 잡음이라는, 리셋마다 랜덤하게 발생한 노이즈(Random Noise)가, FD부(42)를 리셋 전위(Vr)에 리셋한 때에 가하여지고 있다. 이들의 노이즈로서는, FD부(42)를 리셋할 때마다 다른 노이즈가 가하여진다.

리셋 레벨(Vrst)을 먼저 판독하는 판독 방식에서는, 리셋한 때에 발생하는 랜덤 노이즈는 FD부(42)에서 보존되어 있기 때문에, 신호 전하를 가하여 판독된 신호 레벨(Vsig)에는, 리셋 레벨(Vrst)과 같은 노이즈량이 보존되어 있다. 이 때문에, 신호 레벨(Vsig)로부터 리셋 레벨(Vrst)을 감산하는 상관 이중 샘플링 동작을 행함으로써, 이들의 노이즈를 제거한 신호를 얻는 것이 가능해진다.

즉, 상관 이중 샘플링 동작에서는, 신호 전하를 FD부(42)에 전송하기 전에, FD부(42)를 리셋하여 리셋 레벨을 판독하는 것이, 이들의 리셋 노이즈를 제거할 수 있는 조건인 된다. 또한, 신호의 판독에 이용되는 증폭 트랜지스터(45)의 임계치 편차 등, 고정적으로 가하여지는 노이즈(고정 패턴 노이즈 ; Fixed Pattern Noise)도 제거할 수 있다.

단위 화소(11)로부터 판독된 리셋 레벨(Vrst) 및 신호 레벨(Vsig)은, AD 변환 회로(23)에서 디지털 신호로 변환된다. 일반적으로, AD 변환 회로(23)의 변환 가능한 입력 전압의 범위에는 제한이 있기 때문에, 단위 화소(11)로부터 출력되는 아날로그 신호를, AD 변환 회로(23)의 입력 전압 범위에 수속되도록 설계할 필요가 있다.

즉, 리셋 레벨(Vrst)로부터, 취득하여야 할 신호 레벨(Vsig)까지의 전압 범위가, AD 변환 회로(23)의 입력 전압 범위 내에 수속되어 있을 필요가 있다. 예를 들면, 리셋 레벨(Vrst)이 3V이고, 신호 전하에 의한 출력의 진폭이 -1V였다라고 하면, 취득하여야 할 최대의 신호 레벨이 2V가 된다. 이 경우, AD 변환 회로(23)의 변환 가능한 입력 전압 범위는 2V 내지 3V라면 좋게 된다.

그러나, 실제로는, 증폭 트랜지스터(45)의 임계치 편차나, 열신호선(22)과의 사이의 기생 용량에 의한 오프셋 등으로, 리셋 레벨(Vrst)은 화소마다 다르다. 예를 들면, 2차원 배치된 단위 화소(11)의 리셋 레벨(Vrst)의 평균치는 3V라 하여도, 단위 화소(11)에 의해 3.1V나 2.9V의 리셋 레벨(Vrst)을 출력할 가능성이 있다. 이 경우, 신호 전하에 의한 진폭의 폭이 일양하게 -1V였다고 하여도, AD 변환 회로(23)는 1.9V 내지 3.1V의 입력 전압을 변환 가능하여야 한다. AD 변환 회로(23)의 변환 가능한 입력 전압 범위를 넓히는 것은, 즉, AD 변환 회로(23)의 기본 성능을 높이는 것에 지나지 않고, 전원 전압, 소비 전력, 면적 등이 증가하는 요인이 된다.

이것으로부터, AD 변환 회로(23)의 변환 가능한 입력 전압 범위의 폭은, 신호 전하에 의한 출력의 진폭에 근접하는 것이 바람직하다. 그 때문에, AD 변환 회로(23)의 입력 전압 범위의 기준이 되는 기준 전압을 조정하는 방법이 채택된다. 기준 전압에 의해 AD 변환 회로(23)의 입력 전압 범위를 시프트시킴으로써, 화소의 출력 신호, 즉, AD 변환 회로(23)의 입력 신호의 오프셋 성분을 제거하고, 리셋 레벨(Vrst)의 편차에 의한 필요한 입력 전압 범위의 확대를 회피하는 것이 가능해진다.

[1-4. 종래 기술의 설명]

특허 문헌 1에 기재된 종래 기술에서는, 도 4에 도시하는 바와 같이, 단위 화소(11)로부터 먼저 판독되는 리셋 레벨(Vrst)을, 제어 신호(ΦR)에 의한 제어하에, AD 변환 회로(23)의 기준 전압(Vzr)으로서 설정하고, 리셋 레벨(Vrst) 및 신호 레벨(Vsig)을 AD 변환하도록 하고 있다. 이와 같이, 기준 전압(Vzr)을 리셋 레벨(Vrst)과 동등하게 함으로써, 리셋 레벨(Vrst)이 노이즈에 의해 변동하여도, 신호 전하에 의한 단위 화소(11)의 출력 진폭(|Vsig-Vrst|)을 안정하게 AD 변환 회로(23)의 입력 전압 범위에 수속하는 것이 가능해진다.

앞에서도 기술한 바와 같이, AD 변환 회로(23)의 기준 전압(Vzr)은, 일반적으로, AD 변환 회로(23)의 입력 전압 범위에 대해 충분 작은 범위밖에 조정할 수가 없다. 따라서, AD 변환 회로(23)의 기준 전압(Vzr)으로서는, 리셋 레벨(Vrst)과 같이, 편차의 폭이 안정하게 한정되어 있는 신호가 바람직하다. 역으로, 신호 레벨(Vsig)과 같이 입사광량에 의해 전압이 크게 진폭하는 신호는, AD 변환 회로(23)의 기준 전압(Vzr)으로서는 적합하지 않다.

이와 같이, 특허 문헌 1에 기재된 종래 기술에서는, 노이즈 제거 처리에 즈음하여, 단위 화소(11)로부터 먼저 리셋 레벨(Vrst)을 판독하고, 상기 리셋 레벨(Vrst)의 직후에 신호 레벨(Vsig)을 판독하는 것이 전제로 되어 있다.

[1-5. 제 1 실시 형태의 전제가 되는 구성]

이에 대해, 제 1 실시 형태에 관한 CMOS 이미지 센서(10A)는, 전 화소 일괄 노광을 위해, 신호 전하를 FD부(42)에 보존 상태에서 신호 판독을 실행하는 구성을 채택하고 있다. 즉, 제 1 실시 형태에 관한 CMOS 이미지 센서(10A)는, 리셋 레벨(Vrst)을 신호 레벨(Vsig)의 직전에 판독할 수가 없는 구성으로 되어 있다. 따라서, 상술한 생각 하에서는, 단위 화소(11)의 신호 레벨(Vsig)을 AD 변환하기 전에 동일 화소로부터 기준 전압(Vzr)을 취득할 수가 없게 된다.

한편으로, 전 화소 일괄 노광을 실현하는 CMOS 이미지 센서(10A)에서는, 기본적으로는 1행마다, 단위 화소(11)로부터 신호를 판독하는 동작이 2회 행하여진다. 2회의 판독 동작을 행하는 전제로서, 단위 화소(11)가, 광전 변환된 전하량이 소정의 전하량을 초과한때에, 상기 소정의 포화 전하량을 초과한 신호 전하가 FD부(42)에 축적되는 화소 구조로 되어 있는 것으로 한다.

또한, 본 명세서에서는, 광전 변환된 전하량이 소정의 전하량을 초과하는 광이 입사된 때를 「고조도」라고 부르고, 광전 변환된 전하량이 소정의 전하량 이하가 되는 광이 입사된 때를 「저조도」라고 부르는 것으로 한다.

2회의 판독 동작중 1회째의 판독 동작에서는, FD부(42)에 보존, 또는, 축적되어 있는 신호 전하를 신호 레벨으로서 판독하고, 뒤이어, FD부(42)를 소정 전위로 리셋하여 상기 소정 전위를 리셋 레벨로서 판독하는 구동(제 1의 구동)이 행하여진다. 이하에서는, 1회째의 구동을, 「DDS(Double Data Sampling) 구동」이라고 부르기로 한다. 이 DDS 구동에서는, 단위 화소(11)로부터 먼저 판독되는 신호 레벨을, AD 변환 회로(23)의 변환 가능한 입력 전압 범위의 기준이 되는 기준 전압으로서 이용한다.

2회째의 판독 동작에서는, FD부(42)를 소정 전위에 리셋하여 상기 소정 전위를 리셋 레벨로서 판독 후, 포토 다이오드(41)에 축적되어 있는 신호 전하를 FD부(42)에 전송하고, 뒤이어, FD부(42)의 신호 전하를 신호 레벨로서 판독하는 구동(제 2의 구동)이 행하여진다. 이하에서는, 2회째의 구동을, 「CDS(Correlated Double Sampling) 구동」이라고 부르기로 한다. 이 CDS 구동에서는, 단위 화소(11)로부터 먼저 판독되는 리셋 레벨을, AD 변환 회로(23)의 변환 가능한 입력 전압 범위의 기준이 되는 기준 전압으로서 이용한다.

여기서, DDS 구동과 CDS 구동을 병용하는 이유에 관해 설명한다. 선술한 것으로 부터 분명한 바와 같이, FD부(42)를 신호 보존, 또는, 축적부로서 이용함으로써, FD부(42)를 이용하지 않는 경우에 비교하여 신호의 다이내믹 레인지를 확대할 수 있다. 단, DDS 구동에서는, 신호 레벨의 판독과 리셋 레벨의 판독 사이에 리셋 동작이 개재하기 때문에, 먼저 판독되는 신호 레벨에 포함된 리셋 레벨과, 후에 판독되는 리셋 레벨 사이의 상관이 낮다.

이에 대해, CDS 구동에서는, 리셋 동작을 행한 후에, 리셋 레벨과 신호 레벨을 연속하여 판독하기 때문에, 먼저 판독되는 리셋 레벨과, 후에 판독된 신호 레벨에 포함되는 리셋 레벨 사이의 상관이 높다. 따라서, DDS 구동에 비하여 CDS 구동의 쪽이 확실하게 노이즈 제거를 행할 수가 있기 때문에 고화질화를 도모하는데 유리하다. 이와 같은 이유 때문에, 글로벌 노광을 실현하면서 고화질화를 도모하는데는, DDS 구동 단독의 구동법보다도, DDS 구동과 CDS 구동을 병용하는 구동법의 쪽이 바람직하다.

그런데, DDS 구동에서는, 단위 화소(11)로부터 먼저 판독되는 신호 레벨을 AD 변환 회로(23)의 기준 전압으로서 이용한다고 하고 있지만, 앞에서도 기술한 바와 같이, 입사광량에 의해 전압이 크게 진폭하는 신호 레벨은, 본래라면, AD 변환 회로(23)의 기준 전압으로서는 적합하지 않다. 신호 레벨을 AD 변환 회로(23)의 기준 전압으로서 이용하는 경우, AD 변환 회로(23)의 입력단을 구성하는 비교기(31)의 동작 범위의 확보의 문제를 해소할 필요가 있다. 이 문제에 관해 상세히 설명한다. 그 전에, AD 변환 회로(23)의 입력단을 구성하는 비교기(31)의 종래 구성에 관해 설명한다.

(AD 변환 회로의 입력단을 구성하는 비교기의 종래 구성에 관해)

도 5는, AD 변환 회로의 입력단을 구성하는 비교기의 종래 구성에 관한 설명도로서, (A)는 비교기의 구성례를, (B)는 비교기의 동작 범위를 각각 도시하고 있다.

도 5(A)에 도시하는 바와 같이, 종래 구성에 관한 비교기(31)는, 소스 전극이 공통으로 접속된 차동쌍 트랜지스터(비교 회로 트랜지스터)(51, 52)와, 그 소스 공통 노드와 그라운드 사이에 접속된 전류원(53)을 갖고 있다. 차동쌍 트랜지스터(51, 52)로서, N채널형의 MOS 트랜지스터(이하, NMOS 트랜지스터라고 기재한다)가 사용되고 있다.

NMOS 트랜지스터(51)의 게이트 전극에는, 참조신호 생성부(15)에서 생성되는 경사형상 파형(계단파)의 참조신호(Vrefi)가 용량(54)을 통하여 주어진다. NMOS 트랜지스터(52)의 게이트 전극에는, 단위 화소(11)로부터 열신호선(22-m)을 통하여 공급되는 신호 전압(Vout)이 용량(55)을 통하여 주어진다.

NMOS 트랜지스터(51)의 드레인 전극과 전원(Vdd) 사이에는 다이오드 접속 구성, 즉, 게이트 전극과 드레인 전극이 공통으로 접속된 P채널형의 MOS 트랜지스터(이하, PMOS 트랜지스터라고 기재한다)(56)가 접속되어 있다. NMOS 트랜지스터(52)의 드레인 전극과 전원(Vdd) 사이에는, PMOS 트랜지스터(57)가 접속되어 있다. PMOS 트랜지스터(56, 57)는, 게이트 전극이 서로 공통으로 접속되어 있다.

NMOS 트랜지스터(51)의 게이트 전극과 드레인 전극 사이에는 PMOS 트랜지스터(58)가 접속되어 있다. NMOS 트랜지스터(52)의 게이트 전극과 드레인 전극 사이에도, PMOS 트랜지스터(59)가 접속되어 있다. 그리고, 이들 PMOS 트랜지스터(58, 59)의 각 게이트 전극에는, 기준 전압을 설정하기 위한 제어를 행하는 제어 신호(ΦR)의 반전 신호(xΦR)가 인가된다.

상기한 종래 구성에 관한 비교기(31)에서, AD 변환 회로(23)의 기준 전압은, 제어 신호(ΦR)의 반전 신호(xΦR)가 PMOS 트랜지스터(58, 59)의 각 게이트 전극에 인가됨에 의해 용량(54, 55)에 보존된다. 그리고, 비교기(31)에서, 참조신호(Vref)와 열신호선(22-m)의 신호 전압(Vout)이 비교된다. 구체적으로는, 참조신호(Vref)의 변화에 응하여, 신호 전압(Vout)과의 비교 결과(비교 출력)(Vco)가 천이하는 타이밍을 디지털 신호로서 보존한다.

제어 신호(ΦR)의 반전 신호(xΦR)에 의해 취득된 기준 전압에 대해, 참조신호(Vref) 및 신호 전압(Vout)이 각각 같은 진폭이 되었을 때에 비교 출력(Vco)이 천이한다. 도 5(B)에서, Vth는 MOS 트랜지스터의 임계치 전압이고, ΔV는 단위 화소(11)의 리셋 레벨과 신호 레벨과의 전위차이다. 또한, 본 개시가 적용되는 AD 변환 회로(23)는, 입력 전압 범위를 조정하는 기준 전압의 설정 수단을 갖고 있으면, 본 구성으로 한정하는 것이 아니다.

도 6에, CDS 구동시의 비교기(31)의 내부 노드의 전압, 및, 그 때의 동작 범위를 도시한다. 또한, 도 7 및 도 8에, DDS 구동시의 저조도시, 고조도시의 비교기(31)의 내부 노드의 전압, 및, 그 때의 동작 범위를 도시한다. 도 6 내지 도 8에 도시하는 바와 같이, 기준 전압을 설정하는 기간(도면중, AZ의 기간)의 전압은, 도 5의 비교기(31)의 입출력 전압을 PMOS 트랜지스터(58, 59)에서 쇼트한 전압이 된다.

도 6 내지 도 8에서, ○표시는, 비교기(31)의 2개의 입력, 즉, 화소 신호에 응한 열신호선(22-m)의 신호 전압(Vout)에 의해 변위하는 NMOS 트랜지스터(52)의 게이트 전극측의 전위(Vouti)와, 참조신호 생성부(15)로부터 공급되는 램프파의 참조신호(Vref)에 의해 변위하는, NMOS 트랜지스터(51)의 게이트 전극측의 전위(Vrefi) 가 일치하는 포인트를 나타내고 있다. 이하의 동작 범위를 나타내는 도면에서도 마찬가지로 한다.

도 6에 도시하는 CDS 구동의 경우는, 참조신호(Vref)가 비교기(31)의 동작 범위 내에 수속된다. 이에 대해, 도 7 및 도 8에 도시하는 DDS 구동의 경우는, 리셋 레벨은 신호 레벨보다도 높기 때문에, 비교를 위한 참조신호(Vref)에 관해서는, 신호 레벨을 판독한 경우보다도 높은 전압으로 할 필요가 있다. 이 때, 비교기(31)에 입력되는 참조신호(Vref)의 전압은 비교기(31)의 동작 범위를 초과하여 버리기 때문에, 비교기(31)가 동작하지 않는다.

참조신호(Vref)가 비교기(31)의 동작 범위를 초과하여 버리는 것에 관해서는, 도 9(A), (B)에 도시하는 바와 같이, 참조신호(Vref)의 경사를 상하 역으로 하여도 같다. 따라서, 비교기(31)의 동작 범위의 확보의 문제에 관해서는 근본적으로 해결할 수가 없다. 도 9에어서, (A)는 저조도시, (B)는 고조도시를 각각 나타내고 있다.

또한, 도 10에 도시하는 바와 같이, 비교기(31)에 관해, NMOS 트랜지스터와 PMOS 트랜지스터를 교체한 회로 구성을 채택하는 방법도 생각된다. 도 10에서, (A)는 PMOS 입력의 비교기의 구성례를, (B)는 PMOS 입력의 비교기의 동작 범위를 각각 나타내고 있다.

그러나, 도 10의 회로 구성은, CDS 구동의 동작 범위를 확보할 수가 없고, CDS 구동을 행할 수가 없게 된다. 비교기(31)로서 2종류, 즉, 도 5(A)에 나타내는 회로 구성의 것, 및, 도 10(A)에 가리키는 회로 구성의 것의 쌍방을 준비하여, DDS 구동과 CDS 구동으로 가려쓰는 방법도 생각된다. 이 방법의 경우에는, CDS 구동용의 회로와 아울러서 회로 규모가 2배가 되기 때문에, 비용 증가를 초래하는 것과, 2종류의 다른 회로를 이용하기 때문에 특성의 편차의 문제가 발생한다.

[1-6. 제 1 실시 형태의 특징으로 하는 사항]

그래서, 제 1 실시 형태에서는, 단위 화소(11)에서 얻어지는 아날로그 신호와 경사형상 파형의 참조신호(Vref)를 비교하는 비교기(31)를 갖는 AD 변환 회로(23)를 구비한 CMOS 이미지 센서(10A)에서, 다음 구성을 채택하는 것을 특징으로 한다.

구체적으로는, 우선, 단위 화소(11)의 신호를 제 1의 신호 및 제 2의 신호로서 2회로 나누어 판독할 때에, 먼저 판독되는 제 1의 신호를, 제 1, 제 2의 신호를 처리한 신호 처리부의 처리 가능한 입력 전압 범위의 기준 전압으로서 이용한다. 본 실시 형태의 경우는, AD 변환 회로(23)가, 제 1, 제 2의 신호를 처리하는 신호 처리부에 상당한다. 또한, 기준 전압은, AD 변환 회로(23)의 변환 가능한 입력 전압 범위의 기준이 되는 전압으로 된다. 본 실시 형태에서는, 비교기(31)의 동작 범위가 AD 변환 회로(23)의 입력 전압 범위라는 것으로 된다.

이 때, 제 1의 신호가 FD부(42)에 축적, 또는, 보존된 신호 전하에 의거한 신호, 즉, 신호 레벨(Vsig)인 경우에는, 상기 신호 레벨(Vsig)을 기준 전압으로서 이용하게 된다. 또한, 제 1의 신호가 FD부(42)를 리셋한 때의 리셋 전위(Vr)에 의거한 신호, 즉, 리셋 레벨(Vrst)인 경우에는, 상기 리셋 레벨(Vrst)을 기준 전압으로서 이용하게 된다. 그리고, 먼저 판독되는 제 1의 신호를 AD 변환 회로(23)의 기준 전압으로서 이용한 다음, 제 1, 제 2의 신호가 AD 변환 회로(23)의 입력 전압 범위 내에 들어가도록 AD 변환 회로(23)의 내부의 기준 전압, 즉, 트랜지스터(51, 52)의 게이트 전압(Vouti, Vrefi)의 초기치를 조정한 상태에서 제 1, 제 2의 신호에 대해 AD 변환 처리를 시행하도록 한다.

이와 같이, 제 1, 제 2의 신호가 AD 변환 회로(23)의 입력 전압 범위 내에 들어가도록 조정함으로써, AD 변환 회로(23)는, 제 1, 제 2의 신호가 입력 전압 범위 내에 들어간 상태에서 이들 제 1, 제 2의 신호에 대해 AD 변환 처리를 실행하는 것이 가능하게 된다. 따라서, 먼저 판독되는 제 1의 신호가 신호 레벨(Vsig)인 경우, 리셋 레벨(Vrst)의 경우의 어느 경우에도, 처리 대상의 화소의 신호를 이용하여 기준 전압을 설정한 다음, 제 1, 제 2의 신호에 대해 확실하게 AD 변환 처리를 시행할 수 있게 된다.

이에 의해, 특허 문헌 5에 기재된 종래 기술, 즉, 별도 외부에서 생성한 소정 전압을 이용하여 기준 전압을 설정하는 경우와 같은, 면 내의 큰 특성이 흔들림(면 내 분포)의 차이나, 기생 용량의 크기에 의존한 오프셋 성분을 효과적으로 제거할 수 있다. 그 결과, 화소의 출력 진폭에 대해, AD 변환 회로(23)의 변환 가능한 입력 전압 범위에 필요한 마진을 저감하는 것이 가능해진다. 그리고, 상기 입력 전압 범위에 필요한 마진을 저감할 수 있음에 의해, AD 변환 회로(23)의 전원 전압의 저전압화나 저소비 전력화를 도모할 수 있다.

(실시예 1)

이하에, 구체적인 실시예에 관해 설명한다. 앞에서도 기술한 바와 같이, DDS 구동에서는, 우선, FD부(42)에 보존, 또는, 축적되어 있는 신호 전하를 신호 레벨(Vsig)로서 판독하는 구동이 행하여진다. 뒤이어, FD부(42)를 리셋 전위(Vr)로 리셋하여 상기 리셋 전위(Vr)를 리셋 레벨(Vrst)로서 판독하는 구동이 행하여진다. 그리고, 단위 화소(11)로부터 먼저 판독되는 신호 레벨(Vsig)을, AD 변환 회로(23)의 변환 가능한 입력 전압 범위의 기준이 되는 기준 전압으로서 이용한다. 환언하면, 먼저 판독되는 신호 레벨(Vsig)을 이용하여 AD 변환 회로(23)의 내부의 기준 전압(Vouti, Vrefi)을 설정한다.

도 11은, AD 변환 회로(23)의 내부의 기준 전압(Vouti, Vrefi)을 조정하는 기능을 구비한, 실시예 1에 관한 비교기에 관한 설명도로서, (A)는 상기 비교기의 구성례를, (B)는 상기 비교기의 동작 범위를 각각 도시하고 있다. 도 11에서, 도 5와 동등 부위에는 동일 부호를 붙여서 나타내고 있다.

도 11(A)에 도시하는 바와 같이, 실시예 1에 관한 비교기(31A)는, NMOS 트랜지스터(51, 52, 56, 57), PMOS 트랜지스터(58, 59), 전류원(53), 및, 용량(54, 55)에 더하여, AD 변환 회로(23)의 내부의 기준 전압(Vouti, Vrefi)을 설정(조정)하기 위한 초기 전압 설정 회로(70A)를 갖는 구성으로 되어 있다.

초기 전압 설정 회로(70A)는, 외부에서 설정되는 외부 설정 초기 전압(Vext)이 주어지는 라인(L1)과 NMOS 트랜지스터(51, 52)의 각 게이트 전극 사이에 접속된 NMOS 트랜지스터(71, 72)에 의해 구성되어 있다. NMOS 트랜지스터(71, 72)의 각 게이트 전극에는, 제어 라인(L2)을 통하여 제어 신호(Φext)가 주어진다. 이 제어 신호(Φext)는, 예를 들면, 도 1에 도시하는 타이밍 제어부(18)로부터 주어진다. 즉, 타이밍 제어부(18)는, 초기 전압 설정 회로(70A)를 제어하는 제어부로서의 기능을 갖고 있다.

상기 구성의 비교기(31A)에서, CDS 구동시는, AD 변환 회로(23)의 내부의 기준 전압(Vouti, Vrefi)으로서, 제어 신호(xΦR)의 반전 신호(xΦR)에 응답하여 PMOS 트랜지스터(58, 59)가 도통 상태가 됨에 의해 설정되는 초기 전압이 NMOS 트랜지스터(51, 52)의 게이트측에 보존된다. 이 CDS 구동시의 초기 전압, 즉, AD 변환 회로(23)의 기준 전압은, MOS 트랜지스터의 임계치 전압을 Vth, 단위 화소(11)의 리셋 레벨(Vrst)과 신호 레벨(Vsig)과의 전위차를 ΔV로 하면, 개략 (Vdd-|Vth+ΔV|)가 된다.

DDS 구동시는, 제어 신호(Φext)에 응답하여 NMOS 트랜지스터(71, 72)가 도통 상태가 됨으로써, 외부 설정 초기 전압(Vext)이 NMOS 트랜지스터(51, 52)의 게이트 전극에 주어진다. 이 외부 설정 초기 전압(Vext)에 의해, 비교기(31A)의 동작 범위가 경사형상 파형의 참조신호(Vref)의 경사의 범위 내에 들어가고, 상기 경사 내에서 비교기(31A)가 동작 가능하도록, AD 변환 회로(23)의 내부의 기준 전압(Vouti, Vrefi)의 조정이 행하여진다.

이와 같이, DDS 구동시에 있어서, 초기 전압 설정 회로(70A)의 작용에 의해, 신호 레벨(Vsig) 및 리셋 레벨(Vrst)이 AD 변환 회로(23)의 입력 전압 범위 내에 들어가도록 내부의 기준 전압(Vouti, Vrefi)을 조정함으로써, CDS 구동과 DDS 구동의 양립이 가능해진다. 여기서, 신호 레벨(Vsig) 및 리셋 레벨(Vrst)이 AD 변환 회로(23)의 입력 전압 범위 내에 들어간다는 것은, 비교기(31A)의 동작 범위가 AD 변환 회로(23)의 변환 가능한 입력 전압 범위 내에 들어간다는 것이다.

또한, 기준 전압(Vouti, Vrefi)을 설정하기 위한 초기 전압 설정 회로(70A)로서는, 2개의 NMOS 트랜지스터(71, 72)를 추가할뿐의 매우 간단한 회로 구성으로 실현할 수 있다. 따라서, 비교기(31A) 개개로서는, 약간의 레이아웃 면적의 증가로 끝난다. 즉, CDS 구동과 DDS 구동의 양립을, 비교기(31A)의 레이아웃 면적을 약간 증가할 뿐으로 실현할 수 있다.

여기서, DDS 구동과 CDS 구동을 1행의 판독 기간중에 교대로 행하는 경우의 동작에 관해 설명한다. 도 12 및 도 13에, DDS 구동과 CDS 구동을 교대로 행하는 경우의, DDS 구동할 때의 저조도시, 고조도시의 경우의 구동 파형을 각각 도시한다. 도 12 및 도 13에는, 제어 신호(xΦR), 제어 신호(Φext), 경사형상 파형의 참조신호(Vref), 및, 단위 화소(11)로부터 열신호선(22)을 통하여 주어지는 신호 전압(Vout)의 파형이 각각 도시되어 있다.

여기서는, 참조신호(Vref)에 관해, 전압의 시간 변화 방향이 높은 측부터 낮은 측의 경우를 예로서 들고 있지만, 도 9에 도시하는 바와 같이, 전압의 시간 변화 방향이 반대, 즉, 낮은 측부터 높은 측이라도, 비교기(31A)의 동작 범위 내라면, 본 실시 형태의 DDS 구동을 제한정하는 것이 아니다. 또한, 도 10에 도시하는 바와 같이, PMOS 입력으로 구성한 비교기의 경우는, 초기 전압 설정 회로(70A)에 관해서는, 도 14에 도시하는 바와 같이, PMOS 트랜지스터(73, 74)에 의해 구성하도록 하면 좋다.

계속해서, 도 11에 도시하는 실시예 1에 관한 비교기(31A)의 회로 동작에 관해, 도 1, 도 2, 및, 도 5를 참조하면서 도 15의 타이밍 파형도를 이용하여 설명한다.

우선, 선택 신호(SELi)에 응답하여, 선택 트랜지스터(46)가 도통 상태가 됨에 의해, i번째(i행째)의 단위 화소(11)의 선택이 행하여진다. 그 때, FD부(42)에는 신호 전하가 보존, 또는, 축적되어 있는 상태에 있는 것으로 한다. 이 FD부(42)의 신호 전하에 의거한 신호 레벨(Vsig)을 비교기(31A)의 동작 범위 내에서 검출하기 위해, 제어 신호(Φext)가 액티브 상태(고 전위의 상태)가 된다. 이에 의해, 초기 전압 설정 회로(70A)가 동작 상태가 된다.

초기 전압 설정 회로(70A)가 동작하는, 즉, NMOS 트랜지스터(71, 72)가 도통 상태가 됨으로써, 외부 설정 초기 전압(Vext)이 NMOS 트랜지스터(51, 52)에 각 게이트 전압(Vouti, Vrefi)으로서 인가된다. 이에 의해, 비교기(31A)의 입력측의 전위가, 상기 비교기(31A)의 동작 범위 내에서 신호 레벨(Vsig)을 취득 가능하도록, PMOS 트랜지스터(58, 59)에 의해 설정되는 전위보다도 낮은 전위로 설정된다. 이 초기 전압 설정 회로(70A)에 의한 동작이, 신호 레벨(Vsig) 및 리셋 레벨(Vrst)이 비교기(31A)의 동작 범위 내, 즉, AD 변환 회로(23)의 입력 전압 범위 내에 들어가도록 기준 전압(Vouti, Vrefi)을 조정하는 동작이다.

이 때, 타이밍 제어부(18)에 의한 제어하에, 참조신호 생성부(15)에서 생성되는 경사형상의 참조신호(Vref)의 초기치도, 비교기(31A)의 입력측 전위에 대응한 낮은 전위로 설정(시프트)된다. 그리고, 제어 신호(Φext)가 비액티브 상태(저전위의 상태)가 됨으로써, 비교기(31A)의 입력측의 전위, 즉, AD 변환 회로(23)의 변환 가능한 입력 전압 범위의 기준 전압을 조정하는 동작이 완료된다.

이 후, 타이밍 제어부(18)에 의한 제어하에, 참조신호 생성부(15)에서, 참조신호(Vref)를 초기 상태로부터, 회로의 편차 마진이 받아들일 수 있는 범위로 전위를 약간 들어올려, 슬로프형상(경사형상)으로 전압 강하시키는 동작을 시작한다. 그리고, 비교기(31A)의 입력 전압 사이, 즉, 단위 화소(11)로부터 판독된 신호 레벨(Vsig)과 참조신호(Vref)와의 차분이 0이 된 곳에서 비교기(31A)의 비교 출력(Vco)이 반전한다.

한편, 업/다운 카운터(32)는, 참조신호(Vref)의 슬로프 시작부터 예를 들면 업 카운트를 시작하고 있고, 비교기(31A)의 비교 출력(Vco)의 반전을 받아, 업 카운트를 종료한다. 즉, 업/다운 카운터(32)는, 슬로프 시작 시점부터 비교 출력(Vco)의 반전 시점까지의 시간을 업 카운트한다. 이 업 카운트 동작에 의해, AD 변환 회로(23)의 기준 전압에 대한 신호 레벨(Vsig)의 차를 취득할 수 있다.

뒤이어, i번째의 단위 화소(11)를 리셋 펄스(RSTi)로 리셋하고, FD부(42)를 초기화한다. 이 때, 리셋 전의 신호 레벨(Vsig)이 낮으면, 즉, 고휘도라면, 리셋 후의 FD부(42)의 전위는 크게 상승한다. 아울러서, 참조신호(Vref)도 최대 휘도시의 신호량이라도 슬로프가 걸리도록 상승시킨다. 이 때, 업/다운 카운터(32)는, 참조신호(Vref)의 슬로프 시작부터 다운 카운트를 행한다. 그리고, 비교기(31A)의 비교 출력(Vco)의 반전을 받아서, 다운 카운트를 종료한다.

이와 같이, 업/다운 카운터(32)의 카운트 동작을 1회째에 예를 들면 업 카운트 동작으로 하고, 2회째에 역방향의 다운 카운트 동작으로 함에 의해, 상기 업/다운 카운터(32) 내에서 자동적으로(1회째의 비교 기간)-(2회째의 비교 기간)의 감산 처리가 행하여진다. 그리고, 참조신호(Vref)와 열신호선(22-1 내지 22-m)의 신호 전압(Vout)이 동등하게 된 때에 비교기(31)의 비교 출력(Vco)이 극성 반전하고, 이 극성 반전을 받아서 업/다운 카운터(32)의 카운트 동작이 정지한다. 그 결과, 업/다운 카운터(32)에는, (1회째의 비교 기간)-(2회째의 비교 기간)의 감산 처리의 결과에 응한 카운트 값이 보존된다.

(1회째의 비교 기간)-(2회째의 비교 기간)=(신호 레벨(Vsig_i)+리셋 레벨(Vrst))-(리셋 레벨(Vrst))=(정미의 신호 레벨(Vsig))이다. 이상의 2회의 판독 동작과 업/다운 카운터(32)에서의 감산 처리에 의해, 단위 화소(11)마다의 편차를 포함하는 리셋 레벨(Vrst)이 제거되기 때문에, 단위 화소(11)마다의 입사광량에 응한 신호 레벨(Vsig)을 취출할 수 있다. 또한, 이 신호 레벨(Vsig)은, 한정된 조도로 보다 높은 다이내믹 레인지가 취하여지도록, 외부 전압(Vref)의 슬로프형상의 경사나, 신호 레벨과 리셋 레벨 사이의 Vref 전압의 시프트량으로 조정된다.

계속해서, CDS 구동으로 이행한다. CDS 구동에서는, 비교기(31A)의 입출력을 제어 신호(ΦR)로 초기화한다. 이 초기화 동작에 의해, 단위 화소(11)로부터 먼저 판독되는 리셋 레벨(Vrst)을 기초로 AD 변환 회로(23)의 기준 전압을 취득하고, 용량(54, 55)으로 보존다. 그리고, 참조신호 생성부(15)에서, 참조신호(Vref)를 비교기(31A)의 동작 범위 내에서 들어올려서 슬르포를 시작한다.

이 때, 참조신호(Vref)의 슬로프 시작 시점부터 비교기(31A)의 비교 출력(Vco)의 반전 시점까지의 시간을, 업/다운 카운터(32)에서 다운 카운트한다. 참조신호(Vref)의 전압을 슬로프 시작 위치까지 되돌리고, 단위 화소(11) 내의 전송 트랜지스터(43)를 도통 상태로 함으로써, 포토 다이오드(41)에 축적된 신호 전하를 판독한다. 이 때, 포토 다이오드(41)로부터 판독된 신호 전하의 전하량에 응하여 열신호선(22)의 전위가 변화한다. 이 열신호선(22)의 전위는 고조도가 될수록 강하한다.

참조신호 생성부(15)에서, 비교기(31A)의 동작 범위 내에서, 또한, 단위 화소(11)로부터 판독되는 신호를 커버하는 슬로프의 참조신호(Vref)의 생성을 시작한다. 그리고, 참조신호(Vref)의 슬로프 시작 시점부터 비교기(31A)의 비교 출력(Vco)의 반전 시점까지의 시간을, 업/다운 카운터(32)에서 업 카운트한다. 이 업 카운트 동작에 의해, FD부(42)의 리셋 레벨(Vrst)과, 포토 다이오드(41)로부터의 신호 전하의 전송 후의 신호 레벨(Vsig)과의 차가 검출 가능해진다.

여기서, 업/다운 카운터(32)의 카운트 결과의 외부에의 판독에 관해서는, DDS 구동, CDS 구동에서 개별적으로 카운트하고, 메모리 장치(34)에 기억하고 외부에 출력하여도 좋고, 연속하여 카운트하고 나서 메모리 장치(34)에 기억하고 외부에 출력하여도 좋다.

또한, 참조신호(Vref)의 슬로프의 기울기를 변화시킴에 의해, 비교기(31A)의 비교 출력(Vco)이 반전하기 까지의 시간을 변화시켜서 게인을 거는 것이 가능하다. 이 때, DDS 구동과 CDS 구동에서 슬로프의 기울기를 바꾸어, 카운트할 때의 카운트 값에, 게인배(倍)의 무게를 걸어서 카운트하는 수법을 채택하는 것도 가능하다.

또한, 통상 필요하게 되어 있는 CDS 구동의 시작시의 리셋 동작에 관해서는, 전하 검출부인 FD부(42)가 리셋된 직후이기 때문에, 재차 리셋은 필요 없기 때문에 생략하고 있다. 단, 암전류 등, FD부(42)에 대한 외란이 큰 경우는, DDS 구동과 CDS 구동의 사이에서 리셋 동작을 재차 넣어서 재초기화하는 것이 바람직하다.

더욱, 참조신호 생성부(15)에서 생성되는 참조신호(Vref)의 슬로프의 방향에 대해서도, DDS 구동시와 CDS 구동시에서 기울기 방향을 역으로 하는 등의 수법도 생각된다. 단, CDS 구동의 경우와 동작 기인의 회로의 특성 어긋남이 발생하지 않도록, DDS 구동시와 CDS 구동시에서 슬로프 기울기 방향을 같은 방향으로 하는 편이 바람직하다.

그런데, 비교기(31A)에서, 초기 설정을 행하는 스위치 소자인 MOS 트랜지스터(58, 59, 71, 72)로부터 입력부(차동쌍 트랜지스터(51, 52)의 게이트)에 리크 전류에 기인하는 전류가 유입하여, 입력 전위의 상승, 또는, 하강이 발생하는 경우가 있다. 이 때, 비교기(31A)의 양 입력측에서 리크량이 같으면 특성적으로는 문제가 되지 않는다. 그러나, 실(實) 디바이스에서는, 제조 편차 등에 의해 비교기(31A)의 양 입력측의 리크량의 밸런스가 깨져 버리는 일이 있다.

이 문제에 관해서는, MOS 트랜지스터(58, 59, 71, 72)의 채널 길이(L)를 길게 함으로써, 이들 트랜지스터의 리크 전류를 억제할 수 있기 때문에 해결 가능하다. 그러나, 채널 길이(L)을 길게 하면, MOS 트랜지스터(58, 59, 71, 72)가 비도통 상태가 될 때에 발생하는 클록 피드 스루와 차지 인젝션이 증가하고, 비교기(31A)의 특성을 열화시켜 버릴 우려가 있다.

여기서, 클록 피드 스루란, 클록 제어 노드와 플로팅 노드와의 용량비에 의한 전압 강하의 감소를 말한다. 또한, 차지 인젝션이란, MOS 트랜지스터(58, 59, 71, 72)의 채널 직하의 전하의 플로팅 노드로의 날아들어감을 말한다. 클록 피드 스루 및 차지 인젝션의 양은, MOS 트랜지스터(58, 59, 71, 72)의 면적에 비례한다. 따라서, MOS 트랜지스터(58, 59, 71, 72)의 채널 길이(L)을 길게 하면, 필연적으로, 클록 피드 스루 및 차지 인젝션이 커져 버린다.

이와 같은 이유 때문에, MOS 트랜지스터(58, 59, 71, 72)의 리크 전류에 기인하는, 입력 전위의 상승, 또는, 하강의 문제를 해결하기 위해, 단순하게, 이들 MOS 트랜지스터의 채널 길이(L)를 길게 할 수는 없다. 그래서, 채널 길이(L)를 길게 하는 일 없이, 상기한 문제를 해결하기 위해 이루어진 것이 이하에 설명하는 실시예 2에 관한 비교기이다.

(실시예 2)

도 16은, AD 변환 회로(23)의 내부의 기준 전압(Vouti, Vrefi)을 조정하는 기능을 구비한, 실시예 2에 관한 비교기의 구성례를 도시하는 회로도이고, 도면중, 도 11과 동등 부위에는 동일 부호를 붙여서 나타내고 있다.

도 11과 도 16의 대비로부터 분명한 바와 같이, 실시예 2에 관한 비교기(31B)는, 초기 설정을 행하는 스위치 소자에 관해, 실시예 1에 관한 비교기(31A)와 구성을 달리 하고 있다. 구체적으로는, 실시예 1에 관한 비교기(31A)는, 초기 설정을 행하는 스위치 소자가 단일한 MOS 트랜지스터(58, 59, 71, 72)에 의해 구성되어 있다.

이에 대해, 실시예 2에 관한 비교기(31B)는, MOS 트랜지스터(58)에 대신하여 직렬로 접속된 2개의 MOS 트랜지스터(58A, 58B)를 이용하여, MOS 트랜지스터(59)에 대신하여 직렬로 접속된 2개의 MOS 트랜지스터(59A, 59B)를 이용한 구성을 채택하고 있다. 마찬가지로, MOS 트랜지스터(71)에 대신하여 직렬로 접속된 2개의 MOS 트랜지스터(71A, 71B)를 이용하여, MOS 트랜지스터(72)에 대신하여 직렬로 접속된 2개의 MOS 트랜지스터(72A, 72B)를 이용하고 있다.

2개의 MOS 트랜지스터(58A, 58B)는, MOS 트랜지스터(58)에 비하여 채널 길이(L)가 1/2의 트랜지스터이고, 2개의 MOS 트랜지스터(59A, 59B)는, MOS 트랜지스터(59)에 비하여 채널 길이(L)가 1/2배의 트랜지스터이다. 마찬가지로, 2개의 MOS 트랜지스터(71A, 71B)는, MOS 트랜지스터(71)에 비하여 채널 길이(L)가 1/2의 트랜지스터이고, 2개의 MOS 트랜지스터(72A, 72B)는, MOS 트랜지스터(72)에 비하여 채널 길이(L)가 1/2배의 트랜지스터이다.

또한, 여기서는, 직렬로 접속하는 MOS 트랜지스터의 개수를 2개로 하고 있지만, 그 개수는 2개로 한정되는 것이 아니라, 3개 이상의 MOS 트랜지스터를 직렬로 접속하는 구성이라도 좋다.

MOS 트랜지스터(58A, 59A)의 각 게이트 전극에는 제어 신호(xΦR)가 인가되고, MOS 트랜지스터(58B, 59B)의 각 게이트 전극에는 제어 신호(xΦR)보다도 비액티브(본 예에서는, 고레벨)가 되는 타이밍이 느린 제어 신호(xΦRlk)가 인가된다. 또한, MOS 트랜지스터(71A, 72A)의 각 게이트 전극에는 제어 신호(Φext)가 인가되고, MOS 트랜지스터(71B, 72B)의 각 게이트 전극에는 제어 신호(Φext)보다도 비액티브(본 예에서는, 저레벨)이 되는 타이밍이 느린 제어 신호(Φextlk)가 인가된다.

도 17에, 실시예 2에 관한 비교기(31B)에서의 제어 신호(xΦR), 제어 신호(xΦRlk), 제어 신호(Φext), 제어 신호(Φextlk), 경사형상 파형의 참조신호(Vref), 및, 신호 전압(Vout)의 각 타이밍 파형을 도시한다.

제어 신호(xΦR)가 비액티브 상태가 되고, 뒤이어, 제어 신호(xΦRlk)가 비액티브 상태가 됨으로써, 비교기(31B)의 입력측의 MOS 트랜지스터(58A, 59A)가 우선 비도통 상태가 되고, 뒤이어, MOS 트랜지스터(58B, 59B)가 비도통 상태가 된다. 마찬가지로 하여, 제어 신호(Φext)가 비액티브 상태가 되고, 뒤이어, 제어 신호(Φextlk)가 비액티브 상태가 됨으로써, 비교기(31B)의 입력측의 MOS 트랜지스터(71A, 72A)가 우선 비도통 상태가 되고, 뒤이어, MOS 트랜지스터(71B, 72B)가 비도통 상태가 된다.

여기서, 초기 설정을 행하는 스위치 소자로서, 직렬로 접속된 복수, 예를 들면 2개의 MOS 트랜지스터를 이용함에 의한 작용, 효과, 즉, 실시예 2에 관한 비교기(31B)의 작용, 효과에 관해 설명한다.

우선, 초기 설정을 행하는 스위치 소자로서 단일한 MOS 트랜지스터를 이용하는 경우(실시예 1의 경우)에 관해, 도 18(A), (B)를 이용하여 설명한다. 채널 길이가 L인 MOS 트랜지스터에 있어서, 상기 MOS 트랜지스터가 도통 상태(A)이고 채널에 전하(Qch)가 존재하고 있는 것으로 한다. 이 상태에서, 비도통 상태(B)로 하면, 채널 안의 전하(Qch)가 채널의 양측의 소스/드레인 영역에 거의 2분할되어 분배된다. 이에 의해, 한쪽의 소스/드레인 영역에 대한 인젝션량이 (1/2)·Qch가 된다.

이에 대해, 채널 길이가 실시예 1의 경우의 1/2배의 MOS 트랜지스터를 2개 직렬로 접속함으로써, 이들 2개의 MOS 트랜지스터가 도통 상태에 있는 때(C)는, 각 채널에는 단일한 경우의 1/2의 전하, 즉, (1/2)·Qch의 전하가 존재한 것이 된다.

그리고, 이들 2개의 MOS 트랜지스터를 차례로 비도통 상태로 함(D)으로써, 우선 먼저 비도통 상태가 되는 한쪽의 MOS 트랜지스터의 채널 내의 전하((1/2)·Qch)가 채널의 양측의 소스/드레인 영역에 거의 2분할되어 분배된다. 이에 의해, 한쪽의 MOS 트랜지스터에서, 한쪽의 소스/드레인 영역에 대한 인젝션량이 (1/4)·Qch가 된다. 후에 도통 상태가 되는 다른쪽의 MOS 트랜지스터에 대해서도 같다고 할 수 있다.

이와 같이, 예를 들면, 채널 길이를 1/2배로 하면, 통계적으로, 인젝션량이 채널 길이(L)인 때((1/2)·Qch)의 1/2, 즉, (1/4)·Qch가 된다. 따라서, 채널 길이가 실시예 1의 경우의 1/2배의 MOS 트랜지스터를 2개 직렬로 접속하는 구성을 채택함으로써, 비교기(31B)의 2개의 입력단에 접속되는 MOS 트랜지스터(58, 59, 71, 72)의 각 한쪽의 소스/드레인 영역에의 인젝션량을 1/2로 할 수가 있다. 그 결과, 인젝션량에 기인하는, 초기 설정의 값의 변동을, 실시예 1의 경우에 비하여 억제할 수 있다.

또한, 여기서는, 채널 길이가 실시예 1의 1/2배의 MOS 트랜지스터를 2개 직렬로 접속한다고 하였지만, 인젝션량이 실시예 1과 같어 정도로 문제 없는 경우는, 실시예 1과 같은 채널 길이의 MOS 트랜지스터를 예를 들면 2개 직렬로 접속한 구성을 채택하는 것도 가능하다. 이 구성에 의하면, 초기 설정을 행하는 스위치 소자를 구성하는 MOS 트랜지스터의 토털의 채널 길이를 2배로 할 수 있기 때문에, 토털의 트랜지스터 사이즈는 커지는 것이지만, 실시예 1의 경우에 비하여 리크 전류를 억제할 수 있다.

(실시예 3)

도 19는, AD 변환 회로(23)의 내부의 기준 전압(Vouti, Vrefi)을 조정하는 기능을 구비한, 실시예 3에 관한 비교기의 구성례를 도시하는 회로도이고, 도면중, 도 11과 동등 부위에는 동일 부호를 붙여서 나타내고 있다.

도 19에 도시하는 바와 같이, 실시예 3에 관한 비교기(31C)는, 전단의 회로부와 후단 회로부와의 2단 회로 구성으로 되어 있고, 전단의 회로부는, 실시예 1에 관한 비교기(31A)와 같은 회로 구성, 즉, 비교 회로부(81)로 되어 있다. 또한, 전단의 회로부에 관해서는, 실시예 1에 관한 비교기(31A)와 동일한 회로 구성의 것으로 한정되는 것이 아니라, 실시예 2에 관한 비교기(31B)와 같은 회로 구성으로 하는 것도 가능하다.

한편, 후단의 회로부는, 전단의 비교 회로부(81)의 출력 전압, 즉, PMOS 트랜지스터(57)에 흐르는 전류에 응한 전압에 의해 정해지는 전류치에 의거한(대응하는) 전압치(바이어스 전압치)를 기억하는 기억 회로부(82)이다. 이 기억 회로부(82)는, 예를 들면, PMOS 트랜지스터(821), NMOS 트랜지스터(822, 823), 및, 용량(824)에 의해 구성되어 있다.

PMOS 트랜지스터(821)는, 전단의 비교 회로부(81)의 출력단, 즉, MOS 트랜지스터(52, 57)의 드레인 공통 접속 노드에 게이트 전극이 접속되고, 전원(Vdd)에 소스 전극이 접속되어 있다. NMOS 트랜지스터(822)는, PMOS 트랜지스터(821)의 드레인 전극에 드레인 전극이 접속되고, 소스 전극이 접지되어 있다.

NMOS 트랜지스터(823)는, PMOS 트랜지스터(821)의 드레인 전극에 드레인 전극이 접속되고, NMOS 트랜지스터(822)의 게이트 전극에 소스 전극이 접속되어 있다. 용량(824)은, NMOS 트랜지스터(822)의 게이트 전극에 일단이 접속되고, 타단이 접지되어 있다. 그리고, MOS 트랜지스터(821, 822)의 드레인 공통 접속 노드가 본 비교기(31C)의 출력단이 되고, 상기 드레인 공통 접속 노드로부터 비교 출력(Vco)이 도출된다.

NMOS 트랜지스터(823)의 게이트 전극에는, 제어 신호(ΦR2)가 인가된다. 이 제어 신호(ΦR2)는, 예를 들면, 도 1에 도시하는 타이밍 제어부(18)로부터 주어진다. 즉, 타이밍 제어부(18)는, 실시예 3에 관한 비교기(31C)의 후단의 회로부, 즉, 기억 회로부(82)를 제어하는 제어부로서의 기능을 갖고 있다.

·제 1 구동례

다음에, 비교 회로부(81)의 후단에 기억 회로부(82)를 갖는, 실시예 3에 관한 비교기(31C)의 제 1 구동례에 관해, 도 20의 타이밍 파형도를 이용하여 설명한다. 도 20에는, 제어 신호(xΦR), 제어 신호(Φextlk), 제어 신호(xΦR2), 경사형상 파형의 참조신호(Vref), 및, 신호 전압(Vout)의 각 타이밍 파형을 도시하고 있다.

우선, CDS 구동시는, 전단의 비교 회로부(81)에서, 제어 신호(xΦR)에 의한 제어하에, PMOS 트랜지스터(58, 59)가 도통함에 의해 설정되는 초기 전압이, 내부의 기준 전압(Vouti, Vrefi)으로서 NMOS 트랜지스터(51, 52)의 게이트측에 보존된다. 이 초기 설정 상태에서, 제어 신호(xΦR2)에 의한 제어하에, 후단의 기억 회로부(82)의 NMOS 트랜지스터(83)가 도통 상태가 된다.

후단의 기억 회로부(82)에서, NMOS 트랜지스터(83)가 도통 상태가 됨으로써, 전단의 비교 회로부(81)의 초기 설정치에 의해 정해지는 출력 전압에 응한 전류가 MOS 트랜지스터(821, 823)를 통하여 용량(824)에 흐른다. 그리고, 초기 설정 기간 내에서, 제어 신호(xΦR2)에 의한 제어하에, NMOS 트랜지스터(83)가 비도통 상태가 되는 타이밍에서, 비교 회로부(81)의 출력 전압의 초기치에 의해 정해지는 전류치에 의거한 전압치가 용량(824)에 기억(보존)된다.

이 용량(824)에 기억된 전류치로 후단의 기억 회로부(82)의 특성이 결정된다. 후단의 기억 회로부(82)의 출력이 반전하는 것은, 비교 회로부(81)의 출력 전류, 즉, PMOS 트랜지스터(821)에 흐르는 전류가 용량(824)의 보존 전압에 의해 발생하는 전류치를 상회한 때가 된다.

한편, DDS 구동시는, 전단의 비교 회로부(81)에서, 제어 신호(Φext)에 의한 제어하에, NMOS 트랜지스터(71, 72)가 도통 상태가 됨으로써, 외부 설정 초기 전압(Vext)이 NMOS 트랜지스터(51, 52)의 게이트 전극에 주어진다. 또한, 제어 신호(xΦR2)에 의한 제어하에, 후단의 기억 회로부(82)의 NMOS 트랜지스터(83)가 도통 상태가 된다.

후단의 기억 회로부(82)에서, NMOS 트랜지스터(83)가 도통 상태가 됨으로써, 외부 설정 초기 전압(Vext)에 의해 입력이 결정된 때의 출력 전압에 응한 전류가 MOS 트랜지스터(81, 83)를 통하여 용량(824)에 흐른다. 그리고, 제어 신호(xΦR2)에 의한 제어하에, NMOS 트랜지스터(83)가 비도통 상태가 되는 타이밍에서, 외부 설정 초기 전압(Vext)에 의해 정해지는 전류치에 의거한 전압치가 용량(824)에 기억(보존)된다.

상술한 바와 같이, 제 1 구동례의 경우는, CDS 구동시, DDS 구동시 함께, 초기 설정알 때의 비교 회로부(81)의 출력 전압에 의해 정해지는 전류치에 의거한 전압치를 기억 회로부(82)에서 기억하도록 하고 있다. 그러나, 상술한 동작 설명으로부터 분명한 바와 같이, 비교 회로부(81)의 CDS 구동시에 있어서의 초기 설정의 출력 전압과, 비교 회로부(81)의 DDS 구동시에 있어서의 초기 설정의 출력 전압에 차가 생긴다.

이와 같이, CDS 구동시와 DDS 구동시의 초기 설정의 출력 전압에 차가 생기면, 결과로서, 기억 회로부(82)가 기억하는 전압치, 즉, 기억 회로부(82)의 출력이 반전하는 전압치가 CDS 구동시와 DDS 구동시에서 다르기 때문에, 비교기(31C)로서 같은 동작점을 얻을 수가 없게 된다. 즉, CDS 구동시와 DDS 구동시에서 비교기(31C)의 초기의 동작점이 변하여 버린다. 이 점을 감안하여 이루어진 것이, 이하에 설명하는 제 2 구동례이다.

·제 2 구동례

계속해서, 실시예 3에 관한 비교기(31C)의 제 2 구동례에 관해, 도 21의 타이밍 파형도를 이용하여 설명한다. 도 21에도, 도 20과 마찬가지로, 제어 신호(xΦR), 제어 신호(Φextlk), 제어 신호(xΦR2), 경사형상 파형의 참조신호(Vref), 및, 신호 전압(Vout)의 각 타이밍 파형을 도시하고 있다.

제 2 구동례의 경우, CDS 구동시의 동작에 관해서는 제 1 구동례의 경우와 같고, DDS 구동시의 동작을 특징으로 하고 있다. 즉, 도 20의 타이밍 파형도와 도 21의 타이밍 파형도의 대비로부터 분명한 바와 같이, DDS 구동할 때에, 제어 신호(Φext)에 의한 제어에 의거한 외부 설정 초기 전압(Vext)에 의한 초기 설정을 행하기 전에, CDS 구동시와 같은 초기 설정의 동작을 행하는 구성을 채택하고 있다.

구체적으로는, 외부 설정 초기 전압(Vext)에 의한 초기 설정에 앞서서, 전단의 비교 회로부(81)에서, 제어 신호(xΦR)에 의한 제어하에, PMOS 트랜지스터(58, 59)가 도통함에 의해 설정되는 초기 전압을, 내부의 기준 전압(Vouti, Vrefi)으로서 초기 설정한다.

이 초기 설정 상태에서, 제어 신호(xΦR2)에 의한 제어하에, 후단의 기억 회로부(82)에서, NMOS 트랜지스터(823)가 비도통 상태가 되는 타이밍에서, 비교 회로부(81)의 출력 전압의 초기치에 의해 정해지는 전류치에 의거한 전압치를 용량(824)에 기억(보존)한다. 이 때 기억하는 전압치(전류치)는, CDS 구동시의 초기 설정에서 기억하는 전압치(전류치)와 같다. 이에 의해, CDS 구동시와 DDS 구동시에서 비교기(31C)의 초기의 동작점, 즉, 양자의 특성이 정돈되게 된다.

DDS 구동할 때에는, CDS 구동시와 같은 초기 설정을 행한 후, 재차, 외부 설정 초기 전압(Vext)에 의한 초기 설정을 행함으로써, 신호 레벨(Vsig) 및 리셋 레벨(Vrst)이 AD 변환 회로(23)의 입력 전압 범위 내에 들어가도록 내부의 기준 전압(Vouti, Vrefi)을 조정한다.

상술한 바와 같이, DDS 구동할 때에는, 외부 설정 초기 전압(Vext)에 의한 초기 설정에 앞서서, CDS 구동시와 같은 초기 설정을 행하고, 그리고 나서 재차 본래의 초기 설정, 즉, 외부 설정 초기 전압(Vext)에 의한 초기 설정을 행함으로써, 제 1 구동례의 문제를 해결할 수 있다. 즉, DDS 구동, CDS 구동의 쌍방에서, 같은 초기 설정을 행함에 의해 양 구동시의 출력의 동작점의 특성을 정돈할 수 있다. 그 결과, 초기 전압 설정 회로(70A)의 작용에 의한 작용, 효과에 더하여, CDS 구동과 DDS 구동을 보다 확실하게 양립할 수 있다는 작용, 효과를 얻을 수 있다.

(구동의 고속화)

그런데, 본 실시 형태에 관한 CMOS 이미지 센서(10A)에서는, 단순하게, CDS 구동과 DDS 구동을 교대로 행함으로써 신호를 취득한 것이지만, 당연한 것으로, 신호의 취득에는 CDS 구동 및 DDS 구동의 시간분의 시간을 필요로 하게 된다. 구체적으로는, 도 22의 타이밍 파형도에 도시하는 바와 같이, DDS 구동의 구동 시간을 Tdds, CDS 구동의 구동 시간을 Tcds라고 하면, CDS 구동 및 DDS 구동으로 신호를 취득하는 시간(Ttotal)은, Ttotal=Tdds+Tcds가 된다. 이 구동례의 경우는, AD 변환시에 이용하는 경사형상 파형의 참조신호(Vref)의 경사(경사)에 관해, CDS 구동과 DDS 구동에서 같은 구배(A)로 되어 있다.

이에 대해, 경사형상 파형의 참조신호(Vref)에 관해, CDS 구동 및 DDS 구동의 어느 한쪽의 슬로프를 다른쪽의 슬로프에 비하여 급(急)구배로 함에 의해, AD 변환에 필요로 하는 시간, 나아가서는, 신호를 취득하기 까지의 시간을 고속화할 수 있다. 슬로프를 급구배로 한 쪽의 구동에 의해 얻어지는 데이터에 관해서는, 후단의 신호 처리부에서, 고속화한 분만큼, 즉, 참조신호(Vref)의 슬로프를 급구배로 한 분만큼 계수(후술한다)를 곱함함에 의해, 입력 환산에서 같은 데이터를 취득하도록 하면 좋다.

일반적으로, DDS 구동에서 취득하는 신호에 관해서는, 이미지 센서에서는 고휘도측의 신호인 것이 많기 때문에, DDS 구동측에 관해, 참조신호(Vref)의 슬로프를 CDS 구동측에 비하여 급구배로 하는 것이 바람직하다.

도 23에, 참조신호(Vref)의 슬로프에 관해 DDS 구동측을 CDS 구동측(구배(A))에 비하여 급구배(A')에 한 경우의 타이밍 파형을 도시한다. DDS 구동측을 급구배(A')로 함으로써, AD 변환에 필요로 하는 시간은, Tdds'+Tcds가 된다. 여기서, Tdds'=Tdds-(t1-t1')-(t2-t2')의 시간의 단축이 예상된다. 그리고, 그 단축분만큼 신호를 취득하기 까지의 시간을 고속화할 수 있다.

고속화를 도모하는 도 22의 경우의 DDS 구동시의 슬로프의 기울기(구배)를 A로 하고, 고속화를 도모한 경우의 DDS 구동시의 슬로프의 기울기를 A'로 하였을 때, 후단의 신호 처리부에서 이용하는, 선술한 계수는, A'/A가 된다. 즉, 고속화한 경우의 DDS 구동에서 얻어진 데이터에 대해 A'/A의 계수를 곱함으로써, 고속화하지 않은 경우와 동등한 출력 데이터를 얻는 것이 가능하게 된다. 또한, 이 계수를 곱하는 신호 처리는, 화소 어레이부(12)와 같은 칩(반도체 기판(19)) 내, 칩 밖의 어느쪽에서 행하여도 좋고, 특히 제약은 없다.

또한, 화소 어레이부(12)의 전 화소(11)에 걸쳐서 DDS 구동에서 취득하는 신호가 없고, DDS 동작 자체가 불필요한 신호 레벨인 경우, 예를 들면, 매우 어두운 환경하에서의 촬상의 경우는, DDS 구동을 멈추고 CDS 구동만으로 함에 의해서도 동작 속도를 향상시킬 수 있다. 이 경우, 한 예로서, DDS 구동에서의 출력 데이터가 제로 출력이라고 판정 가능한 출력 결과가 어느 일정 시간 연속하고 있는 것을 검출하면, 그 검출 결과를 받아 CDS 구동만으로 한다는 제어가 생각된다.

(카운터의 구동법)

앞에서도 기술하였기 때문에 분명한 바와 같이, 경사형상 파형의 참조신호(Vref)를 이용하는, 이른바, 슬로프형의 AD 변환 회로(23)는, 단조 감소(또는, 단조 증가)하는 경사형상 파형의 참조신호(Vref)와 화소의 신호 전압(Vout)을 비교한다. 그리고, 비교기(31)의 출력이 반전하기 까지의 시간을 클록(CK)에 의해 카운트하고, 비교기(31)의 출력의 반전 타이밍에서의 카운트 값을 변환 데이터로서 기억함으로써 AD 변환을 실현하고 있다.

선술한 실시 형태의 설명에서는, 칼럼 AD 변환 회로의 카운트부로서 업/다운 카운터(32)를 이용한다고 하였지만, 예를 들면, 카운트부가 정부(正負) 12비트 카운트 가능한 경우, CDS 구동에서는 다운 카운트의 카운터를 탑재하는 것으로 한다. 도 24에, CDS 구동시의 카운터부의 동작 설명에 제공하는 타이밍 파형을 도시한다. CDS 구동에서는, 리셋 레벨(Vrst)까지의 반전 시각(t)을 다운 카운트하고, 카운트 종료후 하나의 보수(補數)를 취함으로써 0을 중심으로 정부를 역(逆) -1로 한 값으로 한다.

다음에, 신호 레벨(Vsig)에 대해서도 이 값을 기준으로 다운 카운트를 행한다. 만약, 단위 화소(11)의 신호가 저조도(DARK)로 같은 전위 레벨밖에 비교기(31)에 입력되지 않는다고 가정하면, 도 25에 도시하는 바와 같이, 카운트 값 -1로 카운트가 종료된다. 단위 화소(11)의 신호가 고조도였던 경우는, 도 26에 도시하는 바와 같이, -4096까지 카운트한다. 최후로, 이 데이터의 1의 보수를 취득함으로써, 저조도시는 0, 고조도시는 4095의 데이터를 출력할 수 있게 된다.

그러나, 같은 회로(카운터)를 사용하여 DDS 구동의 데이터를 취득하려고 하면, 고조도측에서는, 약간의 카운트 후에 비교기(31)의 출력이 반전하기 때문에, CDS 구동시의 저조도와 같은 레벨의 신호가 출력된다. 즉, DDS 구동의 고조도시는 CDS 구동의 저조도에 가까운 타이밍에서 반전하고, DDS 구동의 저조도시는 CDS 구동의 고조도시에 가까운 타이밍에서 반전하기 때문에, 같은 회로(카운터)를 이용하여서의 입력 신호와 데이터의 정합성을 취할 수가 없게 된다.

도 27은, DDS 구동시의 카운터부의 동작 설명에 제공하는 타이밍 파형도이다. 또한, 도 28에는, DDS 구동의 저조도시의 카운트 동작에 관한 설명도를 도시하고, 도 29에는, DDS 구동의 고조도시의 카운트 동작에 관한 설명도를 도시한다.

칼럼 AD 변환 회로의 카운트부에서, 같은 회로(카운터)를 이용하여서의 입력 신호와 데이터의 정합성을 취하기 위해, DDS 구동에서는, 이하와 같은 구동을 행하도록 한다. 즉, DDS 구동에서 취득한 신호에 관해서는, 예를 들면 열주사부(16)에 의한 주사에서 선택한 후, 외부에 출력하기 전에 4096의 데이터를 가산하여 출력하도록 한다.

4096의 데이터의 가산 처리에 관해서는, 화소 어레이부(12)와 같은 칩(반도체 기판(19)) 내에서 행하여도 좋고, 칩 외부에서 연산 처리의 일환으로서 행하도록 하여 도 좋다. 이 가산 처리 회로에 관해서는, DDS 구동에서 취득한 신호인지의 여부를 판별하는 회로부와, 상기 회로부의 판별 결과를 받아서 DDS 구동시에 가산 처리를 행하는 가산기에 의해 실현하는 것이 가능하다.

이와 같이, DDS 구동에서는, DDS 구동에서 취득한 신호에 대해, 카운터의 비트수에 대응한 데이터, 예를 들면 12비트의 경우에는 4096의 데이터를 가산함으로써, 같은 회로(카운터)를 이용하여서의 입력 신호와 데이터의 정합성을 취할 수 있다. 즉, CDS 구동과 DDS 구동의 데이터의 취득할 때에, 칼럼 AD 변환 회로의 카운트부로서 동일한 회로(카운터)를 사용하는 것이 가능해진다.

<2. 제 2 실시 형태>

[2-1. 시스템 구성]

도 30은, 본 개시된 제 2 실시 형태에 관한 CMOS 이미지 센서의 구성의 개략을 도시하는 시스템 구성도이고, 도면중, 도 1과 동등 부위에는 동일 부호를 붙여서 나타내고 있다.

도 30에 도시하는 바와 같이, 본 실시 형태에 관한 CMOS 이미지 센서(10B)는, 화소 어레이부(12)에 더하여, 그 주변 회로로서, 예를 들면, 행주사부(13), 칼럼 처리부(14B), 참조신호 생성부(15), 열주사부(16), 수평 출력선(17), 및, 타이밍 제어부(18)를 갖는다.

CMOS 이미지 센서(10B)에서는, 칼럼 처리부(14B)가 제 1 실시 형태의 칼럼 처리부(14A)와 구성을 달리하고 있는 것뿐이고, 행주사부(13), 참조신호 생성부(15), 열주사부(16), 수평 출력선(17), 및, 타이밍 제어부(18)에 관해서는, 기본적으로, 제 1 실시 형태와 같다.

칼럼 처리부(14B)는, 예를 들면, 화소 어레이부(12)의 화소열마다, 즉, 열신호선(22)(22-1 내지 22-m)마다 1대1의 대응 관계로써 마련된 칼럼 앰프 회로(25)(25-1 내지 25-m)를 갖는다. 칼럼 앰프 회로(25)(25-1 내지 25-m)는, 화소 어레이부(12)의 각 단위 화소(11)로부터 열마다 출력되는 아날로그 신호에 대해 증폭 처리를 행함과 함께, 신호 레벨과 리셋 레벨과의 차분을 취하는 상관 이중 샘플링 처리를 행한다.

칼럼 앰프 회로(25-1 내지 25-m)는 전부 같은 구성으로 되어 있다. 여기서는, m열째의 칼럼 앰프 회로(25-m)를 예로 들어서 설명하는 것으로 한다. 칼럼 앰프 회로(25-m)는, 반전 증폭기(61), 입력 용량(62), 귀환 용량(63), 제어 스위치(64), 및, 수평 선택 스위치(65)를 갖는 구성으로 되어 있다. 그리고, 칼럼 앰프 회로(25-m)는, 열신호선(22-m)을 통하여 단위 화소(11)로부터 공급되는 신호 전압(Vout)을 증폭하여 아날로그 신호(Vamp)로서 출력한다.

또한, 본 예에서는, 칼럼 처리부(14B)에 관해, 칼럼 앰프 회로(25)가 열신호선(22)마다 1대1의 대응 관계로써 마련된 구성을 예로 들었지만, 1대1의 대응 관계의 배치로 한정되는 것이 아니다. 예를 들면, 하나의 칼럼 앰프 회로(25)를 복수의 화소열에서 공유하고, 복수의 화소열 사이에서 시분할로 사용하는 구성으로 하는 것도 가능하다.

(칼럼 앰프 회로의 종래 구성에 관해)

신호 처리부로서, 열병렬로 배치된 칼럼 앰프 회로(25)를 이용하는 종래의 CMOS 이미지 센서는, CDS 구동을 기본으로 하고 있다. 즉, 단위 화소(11)로부터 먼저 리셋 레벨(Vrst)을 판독하고, 뒤이어, 신호 레벨(Vsig)이 판독하는 CDS 구동을 기본으로 하고 있다. 여기서, 이 종래례에 관한 CMOS 이미지 센서에 사용되는 칼럼 앰프 회로의 구성례에 관해 설명한다.

도 31은, 칼럼 앰프 회로(25)의 종래 구성을 도시하는 회로도이다. 도 32에, 종래 구성에 관한 칼럼 앰프 회로(25)의 출력 신호의 동작 범위를 도시한다.

도 31에 도시하는 바와 같이, 종래 구성에 관한 칼럼 앰프 회로(25)는, 반전 증폭기(61), 입력 용량(62), 귀환 용량(63), 및, 제어 스위치(64)를 갖는 구성으로 되어 있다. 이 칼럼 앰프 회로(25)에서도, AD 변환 회로(23)의 경우와 마찬가지로, 제어 신호(ΦR)에 의한 제어하에, 제어 스위치(64)에 의해 반전 증폭기(61)의 입출력단 사이를 단락함으로써, 칼럼 앰프 회로(25)의 기준 전압을 취득한다.

CDS 동작에서는, 리셋 레벨(Vrst)→ 신호 레벨(Vsig)의 순서로 판독되지만, 전위적으로는, 높은 전위→ 낮은 전위가 된다. 칼럼 앰프 회로(25)에서, 초기치로서, 출력 전압은 낮게 설정하고, 입력 신호가 낮아지는 경우, 즉, 단위 화소(11)로부터의 신호 레벨이 커지는 경우, 낮은 초기 출력 전압이 입력 용량(62)과 귀환 용량(63)의 용량비로 증폭된다. 구체적으로는, 입력 용량(62)의 용량치를 Cin, 귀환 용량(63)의 용량치를 Cfb라고 한다면, 용량비(Cin /Cfb)로 증폭된다.

제어 신호(ΦR)에 의한 제어하에, 제어 스위치(64)에 의해 반전 증폭기(61)의 입출력 단간을 단락한 때의 초기 전압(기준 전압)을 Vb라고 하면, 칼럼 앰프 회로(25)의 출력 전압(Vamp)은,

Vamp=Vb+(Cin/Cfb)ΔV

가 된다. 여기서, ΔV는 리셋 레벨(Vrst)과 신호 레벨(Vsig)의 전위차이다. 칼럼 앰프 회로(25)의 출력 동작 범위는, 반전 증폭기(61)의 입출력단 사이를 단락한 때의 초기 전압(Vb)에 대해 임계치 전압 정도 낮은 전압부터, 칼럼 앰프 회로(25)의 회로 구성에서 정해지는 상부의 동작 범위까지가 된다.

이 종래 구성에 관한 칼럼 앰프 회로(25)를 이용한 CMOS 이미지 센서로 DDS 구동을 행한 경우의, 칼럼 앰프 회로(25)의 출력 파형을 도 33에 도시한다.

DDS 구동에서는, 신호 출력순이 CDS 구동의 경우와 반대이다, 즉, 신호 레벨(Vsig)→ 리셋 레벨(Vrst)의 순서로 출력된다. 따라서, 칼럼 앰프 회로(25)의 출력 신호는, 낮은 초기 전압의 전압치로부터 더욱 낮아지기 때문에, 회로의 동작 범위를 벗어나 버린다. 이것을 해결하기 위해, 제 2 실시 형태에서는 이하의 구성을 채택하고 있다.

[2-2. 제 2 실시 형태의 특징으로 하는 사항]

즉, 제 2 실시 형태에서는, 단위 화소(11)로부터의 아날로그 신호에 대해 증폭 처리를 행함과 함께, 신호 레벨(Vsig)과 리셋 레벨(Vrst)의 차분을 취한 상관 이중 샘플링 처리를 행하는 칼럼 앰프 회로(25)를 이용한 CMOS 이미지 센서(10B)에서, 다음의 구성을 채택하는 것을 특징으로 한다.

구체적으로는, 우선, 단위 화소(11)의 신호를 제 1의 신호 및 제 2의 신호로서 2회로 나누어 판독할 때에, 먼저 판독되는 제 1의 신호를, 제 1, 제 2의 신호를 처리하는 신호 처리부의 처리 가능한 입력 전압 범위의 기준 전압으로서 이용한다. 본 실시 형태의 경우는, 칼럼 앰프 회로(25)가, 제 1, 제 2의 신호를 처리하는 신호 처리부에 상당한다. 또한, 기준 전압은, 칼럼 앰프 회로(25)의 증폭 가능한 입력 전압 범위의 기준이 되는 전압으로 된다.

이 때, 제 1의 신호가 FD부(42)에 축적, 또는, 보존된 신호 전하에 의거한 신호, 즉, 신호 레벨(Vsig)인 경우는, 상기 신호 레벨을 기준 전압으로서 이용하게 된다. 또한, 제 1의 신호가 FD부(42)를 리셋할 때의 리셋 전위(Vr)에 의거한 신호, 즉, 리셋 레벨(Vrst)인 경우는, 상기 리셋 레벨을 기준 전압으로서 이용하게 된다. 그리고, 먼저 판독되는 제 1의 신호를 칼럼 앰프 회로(25)의 기준 전압으로서 이용한 다음, 제 1, 제 2의 신호가 칼럼 앰프 회로(25)의 입력 전압 범위 내에 들어가도록 기준 전압을 조정한 상태에서 제 1, 제 2의 신호에 대해 증폭 처리를 시행하도록 한다.

이와 같이, 제 1, 제 2의 신호가 칼럼 앰프 회로(25)의 입력 전압 범위 내에 들어가도록 기준 전압을 조정함으로써, 칼럼 앰프 회로(25)는, 제 1, 제 2의 신호가 입력 전압 범위 내에 들어간 상태에서 이들 제 1, 제 2의 신호에 대해 증폭 처리를 시행하는 것이 가능하게 된다. 따라서, 먼저 판독되는 제 1의 신호가 신호 레벨(Vsig)인 경우, 리셋 레벨(Vrst)인 경우의 어느 경우에도, 처리 대상의 화소의 신호를 이용하여 기준 전압을 설정한 다음, 제 1, 제 2의 신호에 대해 확실하게 신호 증폭 처리를 시행할 수 있게 된다.

이에 의해, 특허 문헌 5에 기재된 종래 기술, 즉, 별도 외부에서 생성한 소정 전압을 이용하여 기준 전압을 설정하는 경우와 같은, 면 내의 큰 특성이 흔들림의 차이나, 기생 용량의 크기에 의존한 오프셋 성분을 효과적으로 제거할 수 있다. 그 결과, 화소의 출력 진폭에 대해, 칼럼 앰프 회로(25)의 증폭 가능한 입력 전압 범위에 필요한 마진을 저감하는 것이 가능해진다. 그리고, 상기 입력 전압 범위에 필요한 마진을 저감할 수 있음에 의해, 칼럼 앰프 회로(25)의 전원 전압의 저전압화나 저소비 전력화를 도모할 수 있다.

(실시예 1)

이하에, 구체적인 실시예에 관해 설명한다. 앞에서도 기술한 바와 같이, DDS 구동에서는, 우선, FD부(42)에 보존, 또는, 축적되어 있는 신호 전하를 신호 레벨(Vsig)로서 판독하는 구동이 행하여진다. 뒤이어, FD부(42)를 리셋 전위(Vr)에 리셋하여 상기 리셋 전위(Vr)를 리셋 레벨(Vrst)로서 판독하는 구동이 행하여진다. 그리고, 단위 화소(11)로부터 먼저 판독되는 신호 레벨(Vsig)을, 칼럼 앰프 회로(25)의 변환 가능한 입력 전압 범위의 기준이 되는 기준 전압으로서 이용한다. 환언하면, 먼저 판독되는 신호 레벨(Vsig)을 이용하여 칼럼 앰프 회로(25)의 기준 전압을 설정한다.

도 34는, 기준 전압을 조정하는 기능을 구비한, 실시예 1에 관한 칼럼 앰프 회로에 관한 설명도로서, (A)는 칼럼 앰프 회로의 구성례를, (B)는 칼럼 앰프 회로의 동작 범위를 각각 도시하고 있다. 도 34에서, 도 31과 동등 부위에는 동일 부호를 붙여서 나타내고 있다.

도 34(A)에 도시하는 바와 같이, 실시예 1에 관한 칼럼 앰프 회로(25A)는, 반전 증폭기(61), 입력 용량(62), 귀환 용량(63), 및, 제어 스위치(64)에 더하여, 칼럼 앰프 회로(25A)의 기준 전압을 설정(조정)하기 위한 초기 전압 설정 회로(70B)를 갖는 구성으로 되어 있다.

초기 전압 설정 회로(70B)는, 귀환 용량(63)에 대해 직렬로 접속된 NMOS 트랜지스터(75)와, 귀환 용량(63)과 NMOS 트랜지스터(75)와의 접속 노드와 외부 설정 초기 전압(Vext)이 주어지는 라인(L)과의 사이에 접속된 PMOS 트랜지스터(76)에 의해 구성되어 있다. NMOS 트랜지스터(75) 및 PMOS 트랜지스터(76)의 각 게이트 전극에는, 제어 신호(Φext)의 반전 신호(xΦext)가 인가된다. 제어 신호(Φext)의 반전 신호(xΦext)는, 예를 들면, 도 1에 나타내는 타이밍 제어부(18)로부터 주어진다. 즉, 타이밍 제어부(18)는, 초기 전압 설정 회로(70B)를 제어하는 제어부로서의 기능을 갖고 있다.

도 35는, 실시예 1에 관한 칼럼 앰프 회로(25A)의 각 부위의 신호 파형을 도시하는 파형도이다. 도 35에는, 제어 신호(Φext)의 반전 신호(xΦext), 제어 신호(ΦR), 열신호선(22)의 신호 전압(Vout), 즉 칼럼 앰프 회로(25A)의 입력 전압, 및, 칼럼 앰프 회로(25A)의 출력 전압(Vamp)의 각 파형을 도시하고 있다.

CDS 구동의 경우는, 제어 신호(Φext)의 반전 신호(xΦext)가 고전위의 상태에 있음으로써, NMOS 트랜지스터(75)가 도통 상태가 되고, 귀환 용량(63)을 칼럼 앰프 회로(25A)의 출력단에 전기적으로 접속한다. 이 때의 회로 구성은, 도 31에 도시한 칼럼 앰프 회로(25)와 같은 회로 구성, 즉, 통상의 CDS 구동시의 같은 회로 형태가 된다.

DDS 구동시는, 칼럼 앰프 회로(25A)자체의 입출력 사이를 단락함으로써, 칼럼 앰프 회로(25A)의 입력 신호는 초기 전압(기준 전압)을 Vb로 된다. 이에 의해, 출력 진폭을 확보할 수 있고, 또한, 회로가 동작하는 입력 신호 레벨이 된다.

한편으로, 제어 신호(Φext)의 반전 신호(xΦext)가 저전위의 상태가 됨으로써, NMOS 트랜지스터(75)가 비도통 상태가 되고, 칼럼 앰프 회로(25A)의 출력단에 대한 귀환 용량(63)의 전기적 접속을 개방한다. 즉, 반전 증폭기(61)의 귀환 루프를 개방 상태로 한다. 이 때, PMOS 트랜지스터(76)가 도통 상태가 되고, 귀환 용량(63)의 개방단에 대해 외부 설정 초기 전압(Vext)을 인가한다. 이에 의해, 반전 증폭기(61)의 출력 전압의 초기치는, 외부 설정 초기 전압(Vext)이 된다. 그리고, DDS 구동의 경우는, 입력 신호는, 낮은 신호 레벨부터 높은 리셋 레벨로 변화하기 때문에, 이 동작 범위가 되도록, 칼럼 앰프 회로(25A)의 기준 전압의 조정이 행하여진다.

이와 같이, DDS 구동시에 있어서, 초기 전압 설정 회로(70B)의 작용에 의해, 신호 레벨(Vsig) 및 리셋 레벨(Vrst)이 칼럼 앰프 회로(25A)의 동작 범위 내에 들어가도록 기준 전압을 조정함으로써, CDS 구동과 DDS 구동의 양립이 가능해진다.

또한, 기준 전압을 조정하기 위한 초기 전압 설정 회로(70B)로서는, 2개의 MOS 트랜지스터(75, 76)를 추가할뿐의 매우 간단한 회로 구성으로 실현할 수 있다. 따라서, 개개의 칼럼 앰프 회로(25A)로서는, 약간의 면적의 증가로 끝난다. 즉, CDS 구동과 DDS 구동의 양립을, 칼럼 앰프 회로(25A)의 면적을 약간 증가할 뿐으로 실현할 수 있다.

(실시예 2)

도 36은, 기준 전압을 조정하는 기능을 구비한, 실시예 2에 관한 칼럼 앰프 회로의 구성례를 도시하는 회로도이고, 도면중, 도 34와 동등 부위에는 동일 부호를 붙여서 나타내고 있다.

실시예 2에 관한 칼럼 앰프 회로(25B)은, 입력측의 용량과 출력측의 용량의 용량비로 신호를 증폭하는 구성으로 되어 있다. 구체적으로는, 반전 증폭기(61)의 출력단에, 스위치(SW11 내지 SW14)를 통하여 4개의 출력 용량(CN1, CS1, CN2, CS2)이 접속되고, 이들 출력 용량(CN1, CS1, CN2, CS2)의 보존 전하가 스위치(SW21 내지 SW24)에 의해 선택적으로 출력되는 구성으로 되어 있다. 출력측의 용량의 회로부분 이외의 구성, 및, 그 동작에 관해서는, 실시예 1에 관한 칼럼 앰프 회로(25A)의 경우와 같다.

또한, 반전 증폭기(61)의 귀환 용량(63)의 부위에는, 실시예 1에 관한 칼럼 앰프 회로(25A)의 경우와 마찬가지로, 칼럼 앰프 회로(25B)의 기준 전압을 설정(조정)하기 위한 초기 전압 설정 회로(70B)가 마련되어 있다. 초기 전압 설정 회로(70B)는, 실시예 1의 같은 구성, 즉, 귀환 용량(63)에 대해 직렬로 접속된 NMOS 트랜지스터(75)와, 귀환 용량(63)과 NMOS 트랜지스터(75)와의 접속 노드에 외부 설정 초기 전압(Vext)을 선택적으로 주는 PMOS 트랜지스터(76)를 갖는 구성으로 되어 있다.

다음에, 상기 구성의 실시예 2에 관한 칼럼 앰프 회로(25B)의 회로 동작에 관해, 도 37의 타이밍 파형도를 이용하여 설명한다.

제 1 실시 형태의 경우와 마찬가지로 DDS 구동시에 칼럼 앰프 회로(25B)의 출력이 하측에 포화하지 않도록, 초기 전압으로서 외부 설정 초기 전압(Vext)을 설정한다. 그 설정 후, 피드백이 걸린 상태의 칼럼 앰프 회로(25B)의 출력 신호를 제어 신호(ΦS1)로서 출력 용량(CS1)에 샘플한다. 계속해서, 단위 화소(11)의 리셋 신호(RST)를 액티브 상태로 하여, 신호 레벨을 제어 신호(ΦN1)로서 출력 용량(CN1)에 샘플한다.

칼럼 앰프 회로(25B)에 대해 제어 신호(리셋 신호)(ΦR)를 입력하고, 동시에, 단위 화소(11)의 FD부(42)를 리셋한다. 이에 의해, 칼럼 앰프 회로(25B)의 입력측은 초기 전압(Vb)에 설정된다. 제어 신호(ΦR)의 인가를 그만둔 상태를 초기치로서 출력 용량(CN2)에 제어 신호(ΦN2)로 샘플하고, 전송 신호(TRG)에 포토 다이오드(41)로부터 FD부(42)에 신호를 전송한 후에 제어 신호(ΦS2)로 출력 용량(CS2)에 샘플한다. 출력 용량(CN1, CS1)에는, DDS 구동에서의 신호 레벨 차, 출력 용량(CN2, CS2)에는 CDS 구동에서의 신호 레벨차가 축적되어 있다. 이들의 신호를 수평 전송 제어로 출력에 판독한다.

이와 같이, 입력측의 용량과 출력측의 용량의 용량비로 신호를 증폭하는 구성의 칼럼 앰프 회로(25B)에서도, 초기 전압 설정 회로(70B)의 작용에 의해, 적절한 초기 상태로 함으로써, CDS 구동과 DDS 구동에서, 동일 회로를 이용하여 동작 범위 내에 출력이 수속되도록 동작시키는 것이 가능해진다.

또한, 기준 전압을 조정하기 위한 초기 전압 설정 회로(70B)로서는, 2개의 MOS 트랜지스터(75, 76)를 추가할뿐의 매우 간단한 회로 구성으로 실현할 수 있다. 따라서, 개개의 칼럼 앰프 회로(25B)로서는, 약간의 면적의 증가로 끝난다. 즉, CDS 구동과 DDS 구동과의 양립을, 칼럼 앰프 회로(25B)의 면적을 약간 증가할 뿐으로 실현할 수 있다.

또한, DDS 구동과 CDS 구동으로 칼럼 앰프 회로(25B)의 입력측과 귀환측의 용량비를 바꿈으로써, 신호의 게인을 각각 개별적으로 설정 가능해진다. 더하여, 칼럼 앰프 회로(25B)의 출력측에, 제 1 실시 형태에 관한 싱글 슬로프형의 AD 변환 회로를 접속하고, 제어 신호(ΦN1, ΦN2, ΦS1, ΦS2)로 표시된 기간에 AD 변환을 행함으로써, 신호를 취득하는 것도 가능해진다.

<3. 다른 화소 구성>

제 1, 제 2 실시 형태에서는, 리셋 레벨을 신호 레벨 전에 판독할 수가 없는 고체 촬상 장치로서, 글로벌 노광 기능을 갖는 CMOS 이미지 센서(10A, 10B)를 예로 들었다. 이 글로벌 노광 기능을 갖는 CMOS 이미지 센서(10A, 10B)는, 전 화소 일괄의 노광을 실현하기 위해, 포토 다이오드(41)에서 발생한 전하를 전 화소 동시에 FD부(42)에 전송하고, 상기 FD부(42)에서 신호 전하가 보존된 상태에서, 순차적으로 판독 동작을 실행한다.

단, 신호 검출부에 리셋 전에 판독하고 싶는 신호 전하가 존재하기 때문에, 리셋 레벨을 신호 레벨 전에 판독할 수가 없는 고체 촬상 장치로서는, 글로벌 노광 기능을 갖는 CMOS 이미지 센서(10A, 10B)로 한정되는 것이 아니다. 이하에 다른 화소예에 관해 설명한다.

(다른 화소예 1)

도 38은, 유기 광전변환막을 이용한, 다른 화소예 1에 관한 단위 화소의 한 예를 도시하는 구성도이고, 도면중, 도 2와 동등 부위에는 동일 부호를 붙여서 나타내고 있다.

다른 화소예 1에 관한 단위 화소(11A)에서, 유기 광전변환막(81)은 상부 전극(82과 하부 전극(83)으로 끼여저 있다. 적어도 하부 전극(83)은 화소마다 분할되고, 투명성이 높은 전극이 사용되는 것이 많다. 그리고, 상부 전극(82)에 대해 바이어스 전원(84)에 의해 바이어스 전압(Vb)이 인가되어 있다.

유기 광전변환막(81)에서의 광전변환에 의해 발생한 전하는 FD부(42)에 축적된다. FD부(42)의 전하는, 증폭 트랜지스터(45)를 포함하는 판독 회로를 통하여 열신호선(22)으로부터 전압으로서 판독된다. FD부(26)는, 리셋 트랜지스터(44)에 의해 드레인 전위(Vr)에 설정된다. 그리고, 리셋 트랜지스터(44)의 드레인 전위(Vr)는, FD부(42)의 공핍화된 리셋 트랜지스터(44)측의 포텐셜보다도 낮은 전압(Vr1)으로부터 높은 전압(Vr2)으로 천이시키는 것이 가능하게 되어 있다.

이와 같이, 유기 광전변환막(81)을 이용한, 다른 화소예 1에 관한 단위 화소(11A)의 경우는, DDS 구동에 의해 상기 화소의 신호를 판독한다. 다른 유기 광전변환막이 붙고 있지 않은, 또는, 유기 광전변환막의 기능이 무효로 되어 있고, 4개의 트랜지스터 등으로 구성된 CDS 동작이 가능한 화소에 관해서는, 다른 구동에 의해 신호를 판독한다. 예를 들면, 유기 광전변환막(81)을 이용하지 않은 다른 화소이, 예를 들면 도 2에 도시하는 화소 구성인 경우는, DDS 구동과 CDS 구동의 조합, 또는, CDS 구동만의 판독을 행한다.

이 기타의 화소예 1에 관한 단위 화소(11A)을 이용한 고체 촬상 장치에 대해서도, 선술한 제 1, 제 2 실시 형태에 관한 신호 처리부에 관한 기술을 마찬가지로 적용할 수 있다. 즉, 동일한 신호 처리부에 의해 DDS 구동과 CDS 구동을 양립할 수 있다.

(다른 화소예 2)

다음에, 단위 화소 내에 FD부(42) 이외에 전하 축적부를 갖는 화소에 관해, 다른 화소예 2로서 설명한다. 여기서는, FD부(42) 이외에 전하 축적부를 갖는 화소 구성으로서 2개의 예를 도 39(A), (B)에 도시한다. 도 39(A), (B)에서, 도 2와 동등 부위에는 동일 부호를 붙여서 나타내고 있다.

도 39(A)에 도시하는 화소 구성에 관한 단위 화소(11B)는, 증폭 트랜지스터(45)의 게이트 전극에 대해, 용량 선택 트랜지스터(47)를 통하여 축적 용량(48)이 전하 축적부로서 접속된 화소 구성으로 되어 있다. 도 39(B)에 도시하는 화소 구성에 관한 단위 화소(11C)는, 용량 선택 트랜지스터(47)가 증폭 트랜지스터(45)와 리셋 트랜지스터(44) 사이에 접속되고, 그 접속 노드와 그라운드 사이에 축적 용량(48)이 접속된 화소 구성으로 되어 있다.

상기 구성의 다른 화소예 2에 관한 단위 화소(11B, 11C)를 이용한 고체 촬상 장치에 대해서도, 선술한 제 1, 제 2 실시 형태에 관한 신호 처리부에 관한 기술을 마찬가지로 적용할 수 있다. 즉, 동일한 신호 처리부에 의해 DDS 구동과 CDS 구동을 양립할 수 있다.

여기서, 한 예로서, CDS 구동→ DDS 구동의 순서로 화소로부터 신호를 판독하는 경우의 동작에 관해, 도 40의 타이밍 파형도를 이용하여 설명한다.

선택 신호(SEL)에 의해 선택 트랜지스터(46)를 도통 상태로 한 후, 리셋 신호(RST)에 의해 리셋 트랜지스터(44)를 도통 상태로 하고, FD부(42)를 리셋한다. 이 때. 용량 선택 트랜지스터(47)에 관해서는 비도통 상태로 하여 둔다. 그리고, 리셋할 때의 FD부(42)의 전위를 리셋 레벨로서 판독하고, 뒤이어, 전송 신호(TRG)를 액티브 상태로 함에 의해 포토 다이오드(41)로부터 FD부(42)에 신호 전하를 판독한다. 이 일련의 구동이 CDS 구동이다.

계속해서, 용량 선택 트랜지스터(47)를 도통 상태로 하고, FD부(42)와 축적 용량(48)에 축적되어 있는 신호 전하를 판독하고, 뒤이어, 리셋 트랜지스터(44)에 의해 FD부(42)와 축적 용량(48)을 리셋하고, 그 리셋 레벨을 판독한다. 이 일련의 구동이 DDS 구동이다.

여기서는, 한 예로서, CDS 구동→ DDS 구동의 순서로 판독 동작을 행하는 경우에 관해 설명하였지만, DDS 구동→ CDS 구동의 순서로 판독 동작을 행하는 경우에 대해서도, 선술한 제 1, 제 2 실시 형태에 관한 신호 처리부에 관한 기술을 마찬가지로 적용할 수 있다.

(다른 화소예 3)

다음에, 단위 화소 내에 신호 축적용 아날로그 메모리를 가지며, 중간 오버플로 구조로 되어 있는 화소에 관해, 다른 화소예 3으로서 설명한다.

도 41은, 신호 축적용 아날로그 메모리를 가지며, 중간 오버플로 구조가 되어 있ㄴ는 다른 화소예 3에 관한 단위 화소의 한 예를 도시하는 구성도이고, 도면중, 도 2와 동등 부위에는 동일 부호를 붙여서 나타내고 있다.

다른 화소예 3에 관한 단위 화소(11D)는, 전송 트랜지스터(43)의 후단에 신호 축적용 아날로그 메모리인 화소 내 축적 용량(MEM)(91)을 갖음과 함께, 상기 축적 용량(91)과 FD부(42) 사이에 전송 게이트부(92)가 배치된 구성으로 되어 있다. 단위 화소(11D)은 또한, 포토 다이오드(41)와 전하 배출부(예를 들면, 전원 전압(Vdd))의 사이에 접속된 전하 배출 게이트부(40)을 갖고 있다. 전하 배출 게이트부(40)는, 게이트 전극에 인가되는 제어 신호(OFG)가 액티브 상태가 되면 이에 응답하여 도통 상태가 되고, 포토 다이오드(41)로부터 미리 정해진 소정량 또는 포토 다이오드(41)에 축적된 모든 광전하를 전하 배출부에 선택적으로 배출한다.

이 기타의 화소예 3에 관한 단위 화소(11C)에서는, 전송 트랜지스터(43)에 인가하는 전송 신호(TRG)의 전압을, 고전위와 저전위의 중간 전압으로 한다. 이에 의해, 화소에 고조도 신호가 입사한 경우는, 전송 트랜지스터(43)의 게이트의 포텐셜 이상이 된 전하가, 용량측에 오버플로함으로써, 취급 전하량을 증가시킬 수 있다.

다른 화소예 3에 관한 단위 화소(11D)을 가지며, 글로벌 셔터 기능을 갖는 고체 촬상 장치의 동작에 관해, 도 42의 타이밍 파형도를 이용하여 설명한다.

우선, 축적 시간의 시작을 글로벌 리셋으로 행하고, 전 화소 일제히 초기화한다. 축적 시간이 경과한 후, 오버플로로 화소내 축적 용량(91)에 축적한 전하를, 전송 게이트부(92)의 제어로 전 화소 일제히 FD부(42)에 전송한다. 그 후, 전송 트랜지스터(43)를 전 화소 일제히 도통 상태로 함으로써, 포토 다이오드(41)에 축적한 저조도측의 신호를 축적 용량(91)에 전송한다. 전송 전후에서, 원래 포토 다이오드(41), 축적 용량(91)에 있던 신호가, 축적 용량(91), FD부(42)에 전 화소 일제히 이동하게 된다.

도 42에 도시하는 바와 같이, FD부(42)의 신호를 DDS 구동에 의해 판독하고, 축적 용량(91)의 신호를 CDS 구동에 의해 판독한다. 또한, 선택 신호(SEL)는 글로벌 노광시에는 비액티브 상태가 되어 있는 것을 상정하고 있기 때문에, 판독시의 리셋 신호(RST)가 입력될 때는, 화소의 상태에 상관을 주기 위해 선택 신호(SEL)는 비액티브 상태로 하는 것이 바람직하다. 이 때의 제어 신호(Φext)와 제어 신호(ΦR)도 전술의 CDS 구동, DDS 구동할 때에 적절한 타이밍에서 입력된다.

<4. 변형례>

상기 각 실시 형태에서는, 기본적으로, DDS 구동→ CDS 구동의 구동례이지만, CDS 구동의 판독 회수는 1회로 한정한 것이 아니다. 도면의 기재를 간소화하기 위해, 스위치는 심볼로 기재한 경우도 있지만, 이들에 관해서는 NMOS 또는 PMOS의 트랜지스터로 대용도 가능하고, NMOS는 High에서 스위치를 활성, PMOS는 Low에서 활성으로 함으로써 전술한 동작은 가능하다.

또한, 1행의 판독 기간중에 DDS 구동과 CDS 구동을 교대로 1행마다 실행한다고 하였지만, 이 구동법으로 한정하는 것이 아니다. 예를 들면, 1프레임마다 DDS 구동과 CDS 구동을 교대로 실행하는 구동법을 채택하는 것도 가능하다. 이 구동법에 의하면, DDS 구동과 CDS 구동의 전환이 1프레임 주기면 좋기 때문에, 1라인(1행) 주기로 전환을 행하는 경우에 비하여, 동작 속도의 고속화를 도모할 수 있는 이점이 있다. 한편, 1프레임 주기로의 전환과, 후단의 신호 처리부에서 프레임 메모리가 필요해지기 때문에, 메모리 용량의 관점에서 보면, 1라인 주기로의 전환의 쪽이 유리하다는 것도 말할 수 있다.

또한, 상기 각 실시 형태에서는, 단위 화소가 행렬형상으로 배치되어 이루어지는 CMOS 이미지 센서에 적용한 경우를 예로 들어서 설명하였지만, 본 개시는 CMOS 이미지 센서에의 적용으로 한정되는 것이 아니다. 즉, 본 개시는, 단위 화소가 행렬형상으로 2차우너 배치되어 이루어지는 X-Y 어드레스 방식의 고체 촬상 장치 전반에 대해 적용 가능하다.

또한, 본 개시는, 가시광의 입사광량의 분포를 검지하여 화상으로서 촬상하는 고체 촬상 장치에의 적용으로 한하지 않고, 적외선이나 X선, 또는 입자 등의 입사량의 분포를 화상으로서 촬상하는 고체 촬상 장치 전반에 대해 적용 가능하다.

또한, 고체 촬상 장치는 원칩으로서 형성된 형태라도 좋고, 촬상부와, 신호 처리부 또는 광학계가 통합하여 팩키징된 촬상 기능을 갖는 모듈형상의 형태라도 좋다.

<5. 전자 기기>

본 개시는, 고체 촬상 장치에의 적용으로 한정되는 것이 아니고, 디지털 카메라나 비디오 카메라 등의 촬상 장치나, 휴대 전화기 등의 촬상 기능을 갖는 휴대 단말 장치 등, 화상 취입부(광전 변환부)에 고체 촬상 장치를 이용하는 전자 기기 전반에 대해 적용 가능하다. 화상 취입부에 고체 촬상 장치를 이용하는 전자 기기에는, 화상 판독부에 고체 촬상 장치를 이용하는 복사기도 포함된다. 또한, 전자 기기에 탑재되는 상기 모듈상의 형태, 즉 카메라 모듈을 촬상 장치로 하는 경우도 있다.

(촬상 장치)

도 43은, 본 개시에 관한 전자 기기, 예를 들면 촬상 장치의 구성의 한 예를 도시하는 블록도이다.

도 43에 도시하는 바와 같이, 본 개시에 관한 촬상 장치(100)는, 렌즈군(101) 등을 포함하는 광학계, 촬상 소자(촬상 디바이스)(102), DSP 회로(103), 프레임 메모리(104), 표시 장치(105), 기록 장치(106), 조작계(107) 및 전원계(108) 등을 갖는다. 그리고, DSP 회로(103), 프레임 메모리(104), 표시 장치(105), 기록 장치(106), 조작계(107) 및 전원계(108)가 버스 라인(109)을 통하여 상호 접속되어 있다.

렌즈군(101)은, 피사체로부터의 입사광(상광)을 받아들여서 촬상 소자(102)의 촬상면상에 결상한다. 촬상 소자(102)는, 렌즈군(101)에 의해 촬상면상에 결상된 입사광의 광량을 화소 단위로 전기 신호로 변환하여 화소 신호로서 출력한다.

표시 장치(105)는, 액정 표시 장치나 유기 EL(electro luminescence) 표시 장치 등의 패널형 표시 장치로 이루어지고, 촬상 소자(102)로 촬상된 동화 또는 정지 화상을 표시한다. 기록 장치(106)는, 촬상 소자(102)로 촬상된 동화 또는 정지화를, 비디오테이프나 DVD(Digital Versatile Disk) 등의 기록 매체에 기록한다.

조작계(107)는, 유저에 의한 조작하에, 본 촬상 장치가 갖는 다양한 기능에 관해 조작 지령을 발한다. 전원계(108)는, DSP 회로(103), 프레임 메모리(104), 표시 장치(105), 기록 장치(106) 및 조작계(107)의 동작 전원이 되는 각종의 전원을, 이들 공급 대상에 대해 적절히 공급한다.

상기한 구성의 촬상 장치는, 비디오 카메라나 디지털 카메라, 나아가서는 휴대 전화기 등의 모바일 기기용 카메라 모듈 등의 촬상 장치로서 이용할 수 있다. 그리고, 상기 촬상 장치에 있어서, 촬상 소자(102)로서, 선술한 각 실시 형태에 관한 CMOS 이미지 센서(10A, 10B) 등의 고체 촬상 장치를 이용함으로써, 다음과 같은 작용 효과를 얻을 수 있다.

즉, 선술한 각 실시 형태에 관한 CMOS 이미지 센서(10A, 10B)는, 글로벌 노광에 의해 왜곡이 없는 촬상을 실현할 수 있다. 따라서, 화상 일그러짐을 허용할 수가 없는, 고속으로 움직이는 피사체의 촬상이나, 촬상 화상의 동시성을 필요로 하는 센싱 용도에 이용하기 알맞는 촬상 장치로서 실현할 수 있다.

또한, 선술한 각 실시 형태에 관한 CMOS 이미지 센서(10A, 10B)는, 면 내의 큰 특성이 흔들림(면 내 분포)의 차이나, 기생 용량의 크기에 의존한 오프셋 성분을 효과적으로 제거할 수 있다. 이에 의해, 화소의 출력 진폭에 대해, 신호 처리부의 처리 가능한 입력 전압 범위에 필요한 마진을 저감하는 것이 가능해지기 때문에, 신호 처리부의 전원 전압의 저전압화나 저소비 전력화를 도모할 수 있다. 따라서, 각종 전자 기기의 저전압화나 저소비 전력화에 기여할 수 있다.

Claims

광전 변환에 의하여 생성된 전하에 상응하는 레벨을 갖는 화소 신호를 출력하도록 구성된 화소와,
상기 화소 신호를 판독하도록 구성된 신호선과,
비교기를 구비하고,
상기 비교기는,
제1의 트랜지스터 및 제2의 트랜지스터를 포함하는 차동쌍을 구비하고, 출력을 제공하기 위하여 상기 제1 및 제2의 트랜지스터의 게이트에 각각 입력된 신호의 차분을 증폭 및 출력하도록 구성된 제1의 증폭기와,
상기 제1의 증폭기의 출력을 증폭하도록 구성된 제2의 증폭기와,
상기 제1의 트랜지스터의 게이트와 참조신호를 공급하는 참조신호 생성부 사이에 배치된 제1의 용량과,
상기 제2의 트랜지스터의 게이트와 상기 화소 신호를 공급하는 상기 신호선 사이에 배치된 제2의 용량과,
소스 또는 드레인의 어느 하나가 상기 제1의 트랜지스터의 게이트에 접속되고, 소스 또는 드레인의 다른 하나가 제1의 소정의 전압에 접속되어 있도록 배치된 제3의 트랜지스터와,
소스 또는 드레인의 어느 하나가 상기 제2의 트랜지스터의 게이트에 접속되고, 소스 또는 드레인의 다른 하나가 상기 제1의 소정의 전압에 접속되어 있도록 배치된 제4의 트랜지스터를 포함하는 것을 특징으로 하는 고체 촬상 장치.
제 1항에 있어서,
상기 비교기는, 상기 제1의 트랜지스터의 게이트와 드레인 사이에 배치된 제5의 트랜지스터와, 상기 제2의 트랜지스터의 게이트와 드레인 사이에 배치된 제6의 트랜지스터를 더 포함하는 것을 특징으로 하는 고체 촬상 장치.
제 2항에 있어서,
상기 비교기는, 제7의 트랜지스터를 더 포함하고,
상기 제7의 트랜지스터의 게이트는, 상기 제1의 증폭기에 접속되어 있는 것을 특징으로 하는 고체 촬상 장치.
제 3항에 있어서,
상기 비교기는, 제8의 트랜지스터를 더 포함하고,
상기 제8의 트랜지스터의 드레인은, 상기 제7의 트랜지스터의 드레인에 접속되어 있고,
상기 제8의 트랜지스터의 소스는, 제2의 소정의 전압에 접속되어 있는 것을 특징으로 하는 고체 촬상 장치.
제 4항에 있어서,
상기 비교기는, 상기 제8의 트랜지스터의 게이트와 드레인 사이에 배치되어 있는 제9의 트랜지스터를 더 포함하는 것을 특징으로 하는 고체 촬상 장치.
제 5항에 있어서,
상기 비교기는, 노드와 상기 제2의 소정의 전압 사이에 배치된 제3의 용량을 더 포함하고,
상기 노드는, 상기 제8의 트랜지스터의 게이트와 상기 제9의 트랜지스터의 소스 사이의 접속점인 것을 특징으로 하는 고체 촬상 장치.
제 4항에 있어서,
상기 제1의 소정의 전압은, 상기 제2의 소정의 전압과 다른 것을 특징으로 하는 고체 촬상 장치.
제 1항에 있어서,
상기 제1의 소정의 전압은, 상기 제3의 트랜지스터를 통하여 상기 제1의 트랜지스터의 게이트에 인가되고, 상기 제4의 트랜지스터를 통하여 상기 제2의 트랜지스터의 게이트에 인가되는 것을 특징으로 하는 고체 촬상 장치.
광전 변환에 의하여 생성된 전하에 상응하는 레벨을 갖는 화소 신호를 출력하도록 구성된 화소와,
상기 화소 신호를 판독하도록 구성된 신호선과,
비교기를 구비하고,
상기 비교기는,
제1 및 제2의 차동 트랜지스터를 구비하는 제1의 증폭기와,
제2의 증폭기와,
상기 제1의 차동 트랜지스터의 게이트와 참조신호를 공급하는 참조신호 생성부 사이에 배치된 제1의 용량과,
상기 제2의 차동 트랜지스터와 상기 화소 신호를 공급하는 상기 신호선 사이에 배치된 제2의 용량과,
소스 또는 드레인의 어느 하나가 상기 제1의 차동 트랜지스터의 게이트에 접속되고, 소스 또는 드레인의 다른 하나가 제1의 소정의 전압에 접속되도록 배치된 제3의 트랜지스터와,
소스 또는 드레인의 어느 하나가 상기 제2의 차동 트랜지스터의 게이트에 접속되고, 소스 또는 드레인의 다른 하나가 상기 제1의 소정의 전압에 접속되도록 배치된 제4의 트랜지스터를 포함하는 것을 특징으로 하는 고체 촬상 장치.
제 9항에 있어서,
상기 비교기는, 상기 제1의 차동 트랜지스터의 게이트와 드레인 사이에 배치된 제5의 트랜지스터와, 상기 제2의 차동 트랜지스터의 게이트와 드레인 사이에 배치된 제6의 트랜지스터를 더 포함하는 것을 특징으로 하는 고체 촬상 장치.
제 10항에 있어서,
상기 비교기는, 제7의 트랜지스터를 더 포함하고,
상기 제7의 트랜지스터의 게이트는, 상기 제1의 증폭기에 접속되어 있는 것을 특징으로 하는 고체 촬상 장치.
제 11항에 있어서,
상기 비교기는, 제8의 트랜지스터를 더 포함하고,
상기 제8의 트랜지스터의 드레인은, 상기 제7의 트랜지스터의 드레인에 접속되어 있고, 상기 제8의 트랜지스터의 소스는, 제2의 소정의 전압에 접속되어 있는 것을 특징으로 하는 고체 촬상 장치.
제 12항에 있어서,
상기 비교기는, 상기 제8의 트랜지스터의 게이트와 드레인 사이에 배치된 제9의 트랜지스터를 더 포함하는 것을 특징으로 하는 고체 촬상 장치.
제 13항에 있어서,
상기 비교기는, 노드와 상기 제2의 소정의 전압 사이에 배치된 제3의 용량을 더 포함하고,
상기 노드는, 상기 제8의 트랜지스터의 게이트와 상기 제9의 트랜지스터의 소스 사이의 접속점인 것을 특징으로 하는 고체 촬상 장치.
제 12항에 있어서,
상기 제1의 소정의 전압은, 상기 제2의 소정의 전압과 다른 것을 특징으로 하는 고체 촬상 장치.
제 9항에 있어서,
상기 제1의 소정의 전압은, 상기 제3의 트랜지스터를 통하여 상기 제1의 차동 트랜지스터의 게이트에 인가되고, 상기 제4의 트랜지스터를 통하여 상기 제2의 차동 트랜지스터의 게이트에 인가되는 것을 특징으로 하는 고체 촬상 장치.
광전 변환에 의하여 생성된 전하에 상응하는 레벨을 갖는 화소 신호를 출력하도록 구성된 화소와,
상기 화소 신호를 판독하도록 구성된 신호선과,
비교기를 구비하고,
상기 비교기는,
제1 및 제2의 차동 트랜지스터와,
상기 제1의 차동 트랜지스터의 게이트와 참조신호를 공급하는 참조신호 생성부 사이에 배치된 제1의 용량과,
상기 제2의 차동 트랜지스터와 상기 화소 신호를 공급하는 상기 신호선 사이에 배치된 제2의 용량과,
소스 또는 드레인 중 어느 하나가 상기 제1의 차동 트랜지스터의 게이트에 접속되고, 소스 또는 드레인 중 다른 하나가 제1의 소정의 전압에 접속되도록 배치된 제3의 트랜지스터와,
소스 또는 드레인 중 어느 하나가 상기 제2의 차동 트랜지스터의 게이트에 접속되고, 소스 또는 드레인 중 다른 하나가 상기 제1의 소정의 전압에 접속되도록 배치된 제4의 트랜지스터를 포함하는 것을 특징으로 하는 고체 촬상 장치.
제 17항에 있어서,
상기 비교기는, 상기 제1의 차동 트랜지스터의 게이트와 드레인 사이에 배치된 제5의 트랜지스터와, 상기 제2의 차동 트랜지스터의 게이트와 드레인 사이에 배치된 제6의 트랜지스터를 더 포함하는 것을 특징으로 하는 고체 촬상 장치.
제 18항에 있어서,
상기 비교기는, 제7의 트랜지스터를 더 포함하고,
상기 제7의 트랜지스터의 게이트는, 상기 제1의 차동 트랜지스터의 드레인에 접속되어 있는 것을 특징으로 하는 고체 촬상 장치.
제 19항에 있어서,
상기 비교기는, 제8의 트랜지스터를 더 포함하고,
상기 제8의 트랜지스터의 드레인은, 상기 제7의 트랜지스터의 드레인에 접속되어 있고, 상기 제8의 트랜지스터의 소스는, 제2의 소정의 전압에 접속되어 있는 것을 특징으로 하는 고체 촬상 장치.
제 20항에 있어서,
상기 비교기는, 상기 제8의 트랜지스터의 게이트와 드레인 사이에 배치된 제9의 트랜지스터를 더 포함하는 것을 특징으로 하는 고체 촬상 장치.
제 21항에 있어서,
상기 비교기는, 노드와 상기 제2의 소정의 전압 사이에 배치된 제3의 용량을 더 포함하고,
상기 노드는, 상기 제8의 트랜지스터의 게이트와 상기 제9의 트랜지스터의 소스 사이의 접속점인 것을 특징으로 하는 고체 촬상 장치.
제 20항에 있어서,
상기 제1의 소정의 전압은, 상기 제2의 소정의 전압과 다른 것을 특징으로 하는 고체 촬상 장치.
제 17항에 있어서,
상기 제1의 소정의 전압은, 상기 제3의 트랜지스터를 통하여 상기 제1의 차동 트랜지스터의 게이트에 전기적으로 접속되어 있고, 상기 제4의 트랜지스터를 통하여 상기 제2의 차동 트랜지스터의 게이트에 전기적으로 접속되어 있는 것을 특징으로 하는 고체 촬상 장치.
광전 변환에 의하여 생성된 전하에 상응하는 레벨을 갖는 화소 신호를 출력하도록 구성된 화소와,
상기 화소 신호를 판독하도록 구성된 신호선과,
비교기를 구비하고,
상기 비교기는,
제1 및 제2의 차동 트랜지스터를 구비하는 제1의 증폭기와,
제2의 증폭기와,
상기 제1의 차동 트랜지스터의 게이트와 참조신호를 공급하는 참조신호 생성부 사이에 배치된 제1의 용량과,
상기 제2의 차동 트랜지스터의 게이트와 상기 화소 신호를 공급하는 상기 신호선 사이에 배치된 제2의 용량과,
소스 또는 드레인 중 어느 하나가 상기 제1의 차동 트랜지스터의 게이트에 접속되어 있고 소스 또는 드레인 중 다른 하나가 제1의 소정의 전압에 접속되도록 배치된 제3의 트랜지스터를 포함하는 제1의 회로와,
소스 또는 드레인 중 어느 하나가 상기 제2의 차동 트랜지스터의 게이트에 접속되어 있고 소스 또는 드레인 중 다른 하나가 상기 제1의 소정의 전압에 접속되도록 배치된 제4의 트랜지스터를 포함하는 제2의 회로를 포함하는 것을 특징으로 하는 고체 촬상 장치.
제 25항에 있어서,
상기 비교기는, 상기 제1의 차동 트랜지스터의 게이트와 드레인 사이에 배치된 제5의 트랜지스터와, 상기 제2의 차동 트랜지스터의 게이트와 트레인 사이에 배치된 제6의 트랜지스터를 더 포함하는 것을 특징으로 하는 고체 촬상 장치.
제 26항에 있어서,
상기 비교기는, 제7의 트랜지스터를 더 포함하고,
상기 제7의 트랜지스터의 게이트는, 상기 제1의 증폭기와 접속되어 있는 것을 특징으로 하는 고체 촬상 장치.
제 27항에 있어서,
상기 비교기는, 제8의 트랜지스터를 더 포함하고,
상기 제8의 트랜지스터의 드레인은, 상기 제7의 트랜지스터의 드레인에 접속되어 있고, 상기 제8의 트랜지스터의 소스는, 제2의 소정의 전압에 접속되어 있는 것을 특징으로 하는 고체 촬상 장치.
제 28항에 있어서,
상기 비교기는, 상기 제8의 트랜지스터의 게이트와 드레인 사이에 배치된 제9의 트랜지스터를 더 포함하는 것을 특징으로 하는 고체 촬상 장치.
제 29항에 있어서,
상기 비교기는, 노드와 상기 제2의 소정의 전압 사이에 배치된 제3의 용량을 더 포함하고,
상기 노드는, 상기 제8의 트랜지스터의 게이트와 상기 제9의 트랜지스터의 소스 사이의 접속점인 것을 특징으로 하는 고체 촬상 장치.
제 28항에 있어서,
상기 제1의 소정의 전압은, 상기 제2의 소정의 전압과 다른 것을 특징으로 하는 고체 촬상 장치.
제 25항에 있어서,
상기 제1의 소정의 전압은, 상기 제3의 트랜지스터를 통하여 상기 제1의 차동 트랜지스터의 게이트와 전기적으로 접속되어 있고, 상기 제4의 트랜지스터를 통하여 상기 제2의 차동 트랜지스터와 전기적으로 접속되어 있는 것을 특징으로 하는 고체 촬상 장치.