FR3094598A1 - Pixel et son procédé de commande - Google Patents

Abstract

Pixel et son procédé de commande La présente description concerne un pixel (1) à obturation globale comprenant : un premier transistor (118) et un premier interrupteur (120) connectés en série entre un premier noeud (124) d'application d'un potentiel et un noeud (122) interne du pixel, une borne de commande du premier transistor (118) étant couplée à un noeud (106) de diffusion flottant du pixel ; plusieurs ensembles (A, B, C) chacun constitué d'une capacité (128) connectée en série avec un deuxième interrupteur (130) reliant la capacité au noeud interne (122) ; et un deuxième transistor (134) dont une borne de commande est connectée au noeud interne (122) et dont une première borne de conduction est couplée à un noeud (140) de sortie du pixel. La présente description concerne également un procédé de commande d'un tel pixel. Figure pour l'abrégé : Fig. 1

Description

Pixel et son procédé de commande

La présente description concerne de façon générale les pixels de capteurs d'image de type à obturation globale, et plus particulièrement des pixels dans le domaine des tensions ("voltage domain pixel"). Un pixel est dit dans le domaine des tensions lorsque, dans le cadre de l'acquisition globale d'une image par un capteur comprenant de tels pixels, l'information du pixel est mémorisée sous forme de tensions stockées dans des capacités. Par opposition, un pixel est dit dans le domaine des charges lorsque, dans le cadre de l'acquisition globale d'une image par un capteur comprenant de tels pixels, l'information du pixel est mémorisée sous forme de charges dans des diodes.

Un capteur à obturation globale comprend plusieurs pixels, généralement arrangés en matrice comprenant plusieurs lignes et plusieurs colonnes de pixels. Dans un tel capteur, la phase d'intégration est commune à tous les pixels du capteur, ou, autrement dit, simultanée pour tous les pixels du capteur. La phase d'intégration d'un pixel débute en initialisant une zone photosensible du pixel et se termine lorsqu'une tension représentative des charges accumulées dans cette zone photosensible est mémorisée dans le pixel. Les tensions mémorisées dans les pixels du capteur sont ensuite lues de manière séquentielle, généralement en effectuant la lecture simultanée de tous les pixels d'une même ligne du capteur, les lignes étant lues les unes à la suite des autres.

Il existe un besoin d'un pixel pour un capteur d'image à obturation globale, aussi appelé pixel à obturation globale, et pour un procédé de commande palliant tout ou partie des inconvénients des pixels à obturation globale et des procédés de commande connus.

Un mode de réalisation pallie tout ou partie des inconvénients des pixels à obturation globale connus et tout ou partie des inconvénients des procédés de commande connus des pixels à obturation globale.

Un mode de réalisation prévoit un pixel à obturation globale et son procédé de commande qui permettent de mettre en oeuvre un double échantillonnage corrélé (CDS – "Correlated Double Sampling").

Un mode de réalisation prévoit un pixel à obturation globale et son procédé de commande qui soient compatibles avec des circuits de lecture de pixels existants, en particulier les circuits de lecture comprenant une seule borne d'entrée reliée à une colonne de pixels d'une matrice de pixels d'un capteur, notamment un circuit de lecture d'un pixel à quatre transistors, ou pixel 4T.

Ainsi, un mode de réalisation prévoit un pixel à obturation globale comprenant : un premier transistor et un premier interrupteur connectés en série entre un premier noeud d'application d'un potentiel et un noeud interne du pixel, une borne de commande du premier transistor étant couplée à un noeud de diffusion flottant du pixel ; plusieurs ensembles constitués chacun d'une capacité connectée en série avec un deuxième interrupteur reliant la capacité au noeud interne ; et un deuxième transistor dont une borne de commande est connectée au noeud interne et dont une première borne de conduction est couplée à un noeud de sortie du pixel.

Selon un mode de réalisation, la source du premier transistor n'est pas reliée à une source d'un courant de polarisation constant ou sensiblement constant.

Selon un mode de réalisation, le premier interrupteur relie le premier transistor au noeud interne.

Selon un mode de réalisation, le premier interrupteur relie le premier transistor au premier noeud.

Selon un mode de réalisation, le pixel comprend en outre une zone de photoconversion, de préférence une photodiode, de préférence pincée, et une grille de transfert connectée entre le noeud flottant de diffusion et ladite zone.

Selon un mode de réalisation, le pixel comprend en outre : un troisième transistor connecté entre le noeud de diffusion flottant et un deuxième noeud d'application d'un potentiel ; un troisième noeud d'application d'un potentiel, une deuxième borne de conduction du deuxième transistor étant reliée au troisième noeud ; et un circuit d'alimentation configuré pour appliquer un premier niveau de potentiel d'alimentation au deuxième noeud pendant au moins une première phase de fonctionnement du pixel et pour appliquer un deuxième niveau de potentiel au troisième noeud pendant au moins une deuxième phase de fonctionnement, de préférence par l'intermédiaire d'un même rail conducteur.

Un mode de réalisation prévoit un capteur d'image comprenant une pluralité de pixels tel que définis ci-dessus, et un circuit de commande desdits pixels, le circuit de commande étant configuré pour appliquer un potentiel au premier noeud d'application d'un potentiel, et pour commander le premier interrupteur et les deuxièmes interrupteurs.

Selon un mode de réalisation, le circuit de commande est configuré pour commuter le potentiel appliqué au premier noeud, d'un premier niveau, de préférence bas, à un deuxième niveau, de préférence haut, en contrôlant une pente dudit potentiel.

Un mode de réalisation prévoit un procédé de commande d'un pixel à obturation globale comprenant les étapes successives suivantes : a) commander la fermeture d'un premier interrupteur connecté en série avec un premier transistor entre un premier noeud d'application d'un potentiel et un noeud interne du pixel, une borne de commande du premier transistor étant reliée à un noeud de diffusion flottant du pixel ; et b) dans un ensemble donné d'une pluralité d'ensembles constitués chacun d'une capacité en série avec un deuxième interrupteur reliant la capacité au noeud interne, mémoriser une tension représentative d'un état du noeud flottant de diffusion, lors d'étapes consistant à : b1) commander la fermeture du deuxième interrupteur de l'ensemble donné en maintenant ouvert le deuxième interrupteur de chaque autre ensemble desdits plusieurs ensembles ; et b2) commander l'ouverture du deuxième interrupteur de l'ensemble donné pour mémoriser ladite tension aux bornes de la capacité dudit ensemble.

Selon un mode de réalisation, l'étape b) est répétée successivement pour chacun desdits plusieurs ensembles.

Selon un mode de réalisation, la source du premier transistor n'est pas reliée à une source d'un courant de polarisation constant ou sensiblement constant.

Selon un mode de réalisation, l'étape b) de mémorisation comporte en outre, entre les étapes b1) et b2), une étape b3) de commande d'une commutation d'un premier niveau, de préférence bas, à un deuxième niveau, de préférence haut, d'un potentiel de commande appliqué audit premier noeud, de préférence en contrôlant la pente du potentiel de commande lors de ladite commutation.

Selon un mode de réalisation, pour chaque répétition de l'étape b), une même durée sépare l'étape b3) de l'étape b2).

Selon un mode de réalisation, le procédé comprend en outre, préalablement à l'étape b), une étape c) d'initialisation des tensions aux bornes des capacités desdits plusieurs ensembles, l'étape c) consistant à appliquer le potentiel de commande au premier niveau en maintenant le premier interrupteur et les deuxièmes interrupteurs fermés.

Selon un mode de réalisation, le procédé comprend en outre, pour chacun desdits plusieurs ensembles, une étape d) de lecture de la tension mémorisée aux bornes de la capacité dudit ensemble, l'étape d) consistant fermer le deuxième interrupteur dudit ensemble en maintenant ouverts le premier interrupteur et les deuxièmes interrupteurs des autres desdits plusieurs ensembles.

Selon un mode de réalisation, le procédé comprend en outre, préalablement à chaque étape d), une étape e) d'initialisation dudit noeud interne consistant à appliquer le potentiel de commande au premier niveau en maintenant le premier interrupteur fermé et les deuxièmes interrupteurs ouverts.

Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation et modes de mise en oeuvre particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles :

la figure 1 représente un mode de réalisation d'un circuit d'un pixel à obturation globale ;

la figure 2 représente des chronogrammes illustrant un mode de mise en œuvre d'un procédé de commande du pixel de la figure 1 ;

la figure 3 représente une variante de réalisation du circuit du pixel de la figure 1 ;

la figure 4 représente une autre variante de réalisation du circuit du pixel de la figure 1 ; et

la figure 5 représente encore une autre variante de réalisation du circuit du pixel de la figure 1.

De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation et modes de mise en oeuvre peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques.

Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation et modes de mise en oeuvre décrits ont été représentés et sont détaillés. En particulier, les dispositifs électroniques dans lesquels peut être prévu un capteur d'image à obturation globale n'ont pas été décrits, les modes de réalisation et modes de mise en oeuvre étant compatibles avec les dispositifs électroniques usuels comprenant un capteur d'image à obturation globale. En outre, les circuits de lecture d'un pixel n'ont pas été détaillés, les modes de réalisation et modes de mise en oeuvre décrits étant compatibles avec les circuits de lecture usuels, notamment avec les circuits de lecture d'un pixel 4T.

Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés ou couplés entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés ou couplés par l'intermédiaire d'un ou plusieurs autres éléments.

Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures.

Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près.

La figure 1 représente un mode de réalisation d'un circuit d'un pixel 1 à obturation globale.

Le pixel 1 comprend une zone photosensible 100, aussi appelée zone de photoconversion 100, configurée pour accumuler des charges photogénérées à partir de la lumière qu'elle reçoit, par exemple pour accumuler des électrons de paires électron-trou photogénérées.

Dans cet exemple, la zone photosensible 100 est une photodiode dont l'anode est reliée, de préférence connectée, à un noeud 102 d'application d'un potentiel de référence tel que la masse GND. De préférence, la photodiode est une photodiode dite pincée ("pinned photodiode").

Un dispositif 104 de transfert des charges photogénérées accumulées dans la zone 100 vers un noeud 106 de diffusion flottant est connecté entre la zone 100 et le noeud 106. En figure 1, le dispositif 104 est un transistor MOS dont les deux bornes de conduction (source et drain) sont reliées, de préférence connectées, respectivement à la zone 100 et au noeud 106 et dont la borne de commande (grille) est connectée à un noeud 108 d'application d'un potentiel de commande TG. Plus particulièrement, dans l'exemple représenté où la zone 100 est une photodiode pincée dont l'anode est reliée à la masse GND, le transistor 104 est à canal N et est connecté entre la cathode de la photodiode 100 et le noeud 106. De préférence, le transistor 104 constitue une grille de transfert entre la photodiode 100 et le noeud 106, c'est-à-dire un transistor MOS dont la borne du côté de la photodiode 100 est formée par la cathode de la photodiode 100.

Une capacité 110 est présente entre le noeud 106 et un noeud 112 d'application du potentiel de référence, ici la masse GND.

Le noeud 106 est relié à un noeud 116 d'application d'un potentiel, dans cet exemple un potentiel positif VDD d'alimentation du pixel 1, par un interrupteur 114. L'interrupteur 114 est commandé par un potentiel de commande RST. L'interrupteur 114 est par exemple un transistor MOS, dans cet exemple à canal N, dont les bornes de conduction sont reliées, de préférence connectées, aux noeuds respectifs 106 et 116, et dont la borne de commande est reliée, de préférence connectée, à un noeud 117 d'application du potentiel RST.

Le noeud 106 est en outre connecté à la borne de commande d'un transistor 118. Dans cet exemple, le transistor 118 est un transistor MOS à canal N.

Le transistor 118 est connecté en série avec un interrupteur 120, entre un noeud 122 interne du pixel 1 et un noeud 124 d'application d'un potentiel VD. L'interrupteur 120 est commandé par un potentiel de commande SW. L'interrupteur 120 est par exemple un transistor MOS, dans cet exemple à canal N, dont la grille est connectée à un noeud 123 d'application du potentiel SW.

Dans ce mode de réalisation, l'interrupteur 120 est connecté entre le noeud 122 et une borne de conduction du transistor 118, la source du transistor 118 dans cet exemple. Plus particulièrement, dans cet exemple, les bornes de conduction du transistor 120 sont connectées respectivement au noeud 122 et à la source du transistor 118.

En outre, dans ce mode de réalisation, le noeud 124 est un noeud d'application du potentiel de commande VD. Le transistor 118 est alors monté en source suiveuse non polarisée. Autrement dit, la source du transistor 118 n'est connectée ou reliée à aucune source d'un courant de polarisation constant ou sensiblement constant. En pratique, le signal ou potentiel VD est fourni par une source d'alimentation, de préférence commune à tous les pixels d'un capteur, par exemple un régulateur de tension.

Le pixel 1 comprend en outre deux ensembles A et B (en pointillés en figure 1) constitués chacun d'une capacité 128 en série avec un interrupteur 130. Les ensembles A et B sont connectés au noeud 122. L'interrupteur 130 de l'ensemble A, respectivement B, est commandé par un potentiel de commande SWA, respectivement SWB.

Plus particulièrement, dans chacun des ensembles A et B, l'interrupteur 130 relie la capacité 128 au noeud 122. Autrement dit, l'interrupteur 130 est connecté entre le noeud 122 et un noeud 131 de connexion de l'interrupteur 130 à la capacité 128, la capacité 128 étant alors connectée entre le noeud 131 et un noeud 132 d'application d'un potentiel, ici la masse GND. Chacun des ensembles A et B est donc connecté entre les noeuds 132 et 122.

Chaque interrupteur 130 est par exemple un transistor MOS, dans cet exemple à canal N, dont le drain est connecté au noeud 122, dont la source est connectée à une première électrode de la capacité 128 correspondante, et dont la grille reçoit le potentiel SWA ou SWB correspondant.

De préférence, les capacités 128 des ensembles A et B correspondent à des tranchées profondes d'isolement capacitives (CDTI – "Capacitive Deep Trench Isolation"). A titre d'exemple, une capacité CDTI correspond à une tranchée pénétrant dans une région semiconductrice, la tranchée étant remplie d'un matériau conducteur isolé de la région semiconductrice par une couche isolante recouvrant les parois et le fond de la tranchée. Le matériau conducteur constitue une première électrode de la capacité, dans cet exemple reliée au noeud 132, et la région semiconductrice correspond à une deuxième électrode de la capacité. Dans le cas où les capacités 128 sont des capacités CDTI, le potentiel du noeud 132 est, de préférence, négatif.

A titre d'exemple, les capacités 128 ont une valeur au moins 5 fois plus grande, de préférence au moins 10 fois plus grande, que celle de la capacité 110.

Dans ce mode de réalisation, les ensembles A et B sont identiques. Autrement dit, les capacités 128 ont la même valeur et les interrupteurs 130 ont le même comportement électrique. Toutefois, en pratique, des dispersions de fabrication peuvent entraîner que les ensembles A et B ne soient pas rigoureusement identiques.

Le noeud 122 est en outre connecté à la grille d'un transistor MOS 134, dans cet exemple à canal N. Une borne de conduction du transistor 134, dans cet exemple le drain, est reliée à un noeud 136 d'application du potentiel d'alimentation VDD, l'autre borne de conduction du transistor 134, dans cet exemple la source, étant reliée à un noeud 140 de sortie du pixel, et plus exactement à un noeud 140, ou rail conducteur, commun à tous les pixels d'une même colonne d'une matrice de pixels d'un capteur d'image.

Dans ce mode de réalisation, un interrupteur 142 relie une borne de conduction, ici la source, du transistor 134 au noeud 140. L'interrupteur 142 est commandé par un potentiel de commande RD. L'interrupteur est par exemple un transistor MOS, dans cet exemple à canal N, dont les bornes de conduction sont reliées, de préférence connectées, respectivement au noeud 140 et à la source du transistor 134, et dont la grille est connectée à un noeud 144 d'application du potentiel RD.

En variante, l'interrupteur 142 est connecté entre le transistor 134 et le noeud 136.

Bien que cela ne soit pas illustré, un capteur d'image comprenant une matrice de pixels 1, arrangés en lignes et en colonnes, comprend au moins un circuit de commande configuré pour fournir les signaux, ou potentiels, RST, TG, SWA, SWB, VD, SW et RD de commande des pixels. Un tel capteur comprend en outre un ou plusieurs circuits de lecture des pixels, par exemple un circuit de lecture par colonne, ce circuit étant alors relié, de préférence connecté, au rail ou noeud commun 140 des pixels de la colonne.

Le fonctionnement du pixel 1 de la figure 1 va maintenant être décrit en relation avec la figure 2.

La figure 2 représente des chronogrammes illustrant un mode de mise en œuvre d'un procédé de commande du pixel 1 de la figure 1. Plus particulièrement, la figure 2 représente des chronogrammes de signaux de commande RST, TG, SWA, SWB, VD, SW et RD du pixel 1.

Les signaux RST, TG, SWA, SWB, VD, SW et RD sont commutés entre des niveaux bas et des niveaux hauts et on considère ici, à titre d'exemple, que ces signaux sont par défaut à leurs niveaux bas, le transistor, ou grille de transfert, 104 empêchant alors le passage de charges de la zone 100 au noeud 106, et les interrupteurs 114, 120, 130 et 142 étant ouverts. On notera que le potentiel correspondant au niveau bas d'un des signaux RST, TG, SWA, SWB, VD, SW et RD peut être différent du potentiel correspondant au niveau bas d'un autre de ces signaux, et/ou que le potentiel correspondant au niveau haut d'un de ces signaux peut être différent du potentiel correspondant au niveau haut d'un autre de ces signaux.

Par ailleurs, dans la description faite ci-dessous de la figure 2, un signal commuté d'un premier niveau à un deuxième niveau est maintenu à ce deuxième niveau tant qu'il n'est pas indiqué que le signal est commuté du deuxième niveau au premier niveau.

En outre, dans la description faite ci-dessous de la figure 2, lorsque l'on fait référence à la tension d'un noeud, on considère, sauf indication contraire, qu'il s'agit de la tension entre le noeud et la masse.

A un instant t0, l'interrupteur 114 est commuté de l'état ouvert à l'état fermé en commandant la commutation du potentiel RST de son niveau bas à son niveau haut. Il en résulte que la tension VDD au noeud 116 se retrouve au noeud 106.

A un instant t1 suivant, le transistor 104 est rendu passant en commandant la commutation du signal TG de son niveau bas à son niveau haut. Autrement dit, on autorise le passage de charges photogénérées de la zone 100 vers le noeud 106, via le transistor 104. Cela correspond à une étape (INIT-PD) d'initialisation de la zone 100, c'est-à-dire que la zone 100 est vidée des charges photogénérées, ici des électrons, qui pourraient s'y trouver, ces charges étant évacuées vers le noeud 106.

A un instant t2 suivant, le transistor 104 est bloqué en commandant la commutation du signal TG de son niveau haut à son niveau bas. Cela isole la zone 100 du noeud 106, empêchant des charges photogénérées de passer de la zone 100 au noeud 106. Cette commutation de l'état passant à bloqué du transistor 104 marque la fin de l'étape d'initialisation de la zone 100 et le début d'une période d'intégration (INT) du pixel 1 durant laquelle des charges sont photogénérées et accumulées dans la zone 100.

A un instant suivant t3, les tensions aux bornes des capacités 128 sont initialisées (INIT-C). Pour cela, alors que le signal, ou potentiel, VD est à son niveau bas, les interrupteurs 120 et 130 sont fermés en commandant la commutation des signaux SWA, SWB et SW de leurs niveaux bas à leurs niveaux hauts. En pratique ces commutations ne sont pas nécessairement simultanées, contrairement à ce qui est représenté en figure 2. Du fait que le signal VD est maintenu à son niveau bas, que le transistor 118 reçoit sur sa grille le potentiel VDD, et que les interrupteurs 120 et 130 sont fermés, le niveau bas du signal VD se retrouve, pour chaque capacité 128, sur le noeud 131 correspondant, et fixe ainsi une tension d'initialisation des capacités 128.

A un instant t4 suivant, marquant la fin de l'initialisation des tensions aux bornes des capacités 128, les interrupteurs 130 sont ouverts en commandant la commutation des signaux SWA et SWB de leurs niveaux hauts à leurs niveaux bas. Il en résulte que les capacités 130 sont alors isolées électriquement du noeud 122, la tension aux bornes de chaque capacité 128 étant alors égale à la tension d'initialisation mentionnée ci-dessus.

A un instant t5 suivant, l'interrupteur 114 est ouvert en commandant la commutation du signal RST de son niveau haut à son niveau bas. Le noeud 106 est alors isolé du noeud 116. Le potentiel présent au noeud 106 après l'ouverture de l'interrupteur 114 est appelé niveau d'initialisation, ou niveau de remise à zéro.

Une tension représentative du niveau d'initialisation est ensuite mémorisée (MEM-INIT) aux bornes de la capacité 128 d'un des ensembles A et B, dans cet exemple l'ensemble A.

Pour cela, à un instant t6 suivant, l'interrupteur 130 de l'ensemble A est fermé en commandant la commutation du signal SWA de son niveau bas à son niveau haut.

Puis, à un instant t7 suivant, alors que l'interrupteur 120 est maintenu fermé (SW à son niveau haut) et que l'interrupteur 130 de l'ensemble B est maintenu ouvert (signal SWB à son niveau bas), la tension VD est basculée de son niveau bas à son niveau haut, ou, autrement dit, le signal VD est commuté à son niveau haut.

A un instant suivant t8, l'interrupteur 130 de l'ensemble A est ouvert en commandant la commutation du signal SWA de son niveau haut à son niveau bas. Cela entraîne la mémorisation, par la capacité 128 de l'ensemble A, de la tension présente aux bornes de cette capacité lors de la fermeture de l'interrupteur 130 de l'ensemble A. Entre les instants t7 et t8, le transistor 118 est d'abord en régime ohmique et la tension aux bornes de la capacité 128 de l'ensemble A augmente avec le potentiel VD. Puis, le transistor 118 entre en régime de saturation et la tension aux bornes de la capacité 128 de l'ensemble A présente alors une valeur dépendant principalement du potentiel au noeud 106, ici le niveau d'initialisation. En effet, quand le transistor 118 est en régime saturé, la tension aux bornes de la capacité 128 continue d'augmenter, avec une pente qui diminue. Il en résulte que la tension aux bornes de la capacité 128 dépend non seulement du potentiel du noeud 106, mais aussi d'une durée séparant la commande de la commutation du signal VD à son niveau haut (instant t7) de la commande SWA de l'ouverture de l'interrupteur 130 (instant t8). On prévoit donc ici qu'une durée déterminée Td sépare la commande de la commutation du signal VD à son niveau haut (instant t7) de la commande SWA de l'ouverture de l'interrupteur 130 (instant t8).

De préférence, pour contrôler, et plus particulièrement pour limiter, le courant circulant dans le transistor 118 lors de la commutation du signal VD du niveau bas au niveau haut, la pente avec laquelle cette commutation s'opère est contrôlée, de sorte que la pente du signal VD n'excède pas une valeur donnée. En effet, dans un capteur comprenant un grand nombre de pixels du type de celui de la figure 1, par exemple plusieurs millions de pixels, le signal ou potentiel VD est fourni simultanément à tous les pixels du capteur par une même source d'alimentation, par exemple par un régulateur de tension. Le contrôle de la pente du signal VD permet de limiter un courant appelé par ces nombreux pixels lors de la modification du niveau du signal VD, afin d'assurer le bon fonctionnement du régulateur. A titre d'exemple, le contrôle de la pente du signal VD fourni par le régulateur est assuré en fournissant un signal, par exemple une tension, de consigne au régulateur dont la pente est contrôlée.

A un instant t9 suivant, le signal VD est commuté de son niveau haut à son niveau bas.

A un instant t10 suivant, le transistor 104 est commuté à l'état passant en commandant la commutation du signal TG de son niveau bas à son niveau haut. A un instant suivant t11, le transistor 104 est bloqué en commandant la commutation du signal TG de son niveau haut à son niveau bas. Ainsi, entre les instant t10 et t11, les charges photogénérées et accumulées, ici les électrons, dans la zone 100 depuis l'instant t2 jusqu'à l'instant t11, sont transférées vers le noeud 106 (étape TRANS) du fait que le signal TG est à son niveau haut et que le potentiel électrique du noeud 106 est plus élevé que celui de la cathode de la photodiode 100. Le potentiel du noeud 106 diminue alors d'une valeur déterminée par le nombre de charges transférées. Le potentiel du noeud 106 après la commutation du transistor 104 de l'état passant à l'état bloqué, appelé niveau de signal, est donc représentatif du nombre de charges photogénérées et accumulées dans la zone 100 entre les instants t2 et t11, donc de la quantité de lumière reçue par la zone 100 entre ces instants t2 et t11. L'instant t11 marque la fin de la période d'intégration INT.

Une tension représentative du niveau de signal est ensuite mémorisée (MEM-SIGNAL) aux bornes de la capacité 128 de l'ensemble A ou B, dans cet exemple l'ensemble B, qui n'a encore pas été utilisé pour mémoriser un niveau de potentiel du noeud 106.

Pour cela, à un instant t12 suivant, l'interrupteur 130 de l'ensemble B est fermé en commandant la commutation du signal SWB de son niveau bas à son niveau haut.

Puis, à un instant t13 suivant, alors que l'interrupteur 120 est maintenu fermé (SW à son niveau haut) et que l'interrupteur 130 de l'ensemble A est maintenu ouvert (SWA à son niveau bas), la tension VD est basculée de son niveau bas à son niveau haut, ou, autrement dit, le signal VD est commuté à son niveau haut.

A un instant suivant t14, l'interrupteur 130 de l'ensemble B est ouvert en commandant la commutation du signal SWB de son niveau haut à son niveau bas. Cela entraîne la mémorisation, par la capacité 128 de l'ensemble B, de la tension présente aux bornes de cette capacité lors de la fermeture de l'interrupteur 130 de l'ensemble B. Entre les instants t13 et t14, le transistor 118 est d'abord en régime ohmique et la tension aux bornes de la capacité 128 de l'ensemble B augmente avec le potentiel VD. Puis, le transistor 118 entre en régime saturé et la tension aux bornes de la capacité 128 de l'ensemble B a alors une valeur dépendant principalement du potentiel au noeud 106, ici le niveau de signal. Du fait que la tension aux bornes de cette capacité 128 ne se stabilise pas et continue d'augmenter, même légèrement, on prévoit ici, comme pour l'ensemble A, que la commande SWB de l'ouverture de l'interrupteur 130 (instant t14) soit séparée de la commande de la commutation du signal VD à son niveau haut (instant t13) par la durée Td. La durée Td pour l'ensemble B est identique à la durée Td pour l'ensemble A. Plus précisément, la séquence de commande entre les instants t6 à t9 est identique, en ce qui concerne son déroulé temporel, à la séquence de commande entre les instants t12 à t15.

De préférence, comme lors de la mémorisation d'une tension aux bornes de la capacité 128 de l'ensemble A, on prévoit de contrôler la pente du signal VD lors de la mémorisation d'une tension aux bornes de la capacité 128 de l'ensemble B. De préférence, le contrôle de la pente du signal VD est identique pour l'ensemble A et l'ensemble B.

A un instant t15 suivant, le signal, ou potentiel, VD est commuté de son niveau haut à son niveau bas.

Dans cet exemple, à un instant t16 suivant, l'interrupteur 120 est bloqué en commandant la commutation du signal SW de son niveau haut à son niveau bas. Cela permet d'isoler le noeud 122 du transistor 118, donc du noeud 124. Cela permet d'éviter toute modification, par le transistor 118, des tensions mémorisées aux bornes des capacités 128.

Lorsque le pixel 1 fait partie d'un capteur d'image comprenant une matrice de pixels 1 organisés en lignes et en colonnes, l'instant t16 marque, dans cet exemple, la fin d'une phase globale d'acquisition et de mémorisation d'une image par le capteur. Cette phase globale est mise en oeuvre simultanément pour tous les pixels du capteur. Les pixels du capteur peuvent ensuite être lus, la lecture des pixels étant simultanée pour tous les pixels d'une même ligne, et les lignes de pixels étant lues une par une, de manière séquentielle.

Un instant t17 suivant marque le début d'une phase de lecture (LECT) du pixel 1, c'est-à-dire dans le cas d'un capteur comprenant une matrice de pixels 1, d'une phase de lecture simultanée de tous les pixels 1 d'une ligne donnée sélectionnée par le signal RD, ces pixels recevant alors les mêmes signaux RST, TG, SWA, SWB, VD, SW et RD.

A l'instant t17, l'interrupteur 142 est fermé en commandant la commutation du signal RD de son niveau bas à son niveau haut. L'interrupteur 142 est maintenu fermé pendant toute la durée de la phase de lecture du pixel 1. Ainsi, le transistor 134 a une borne de conduction, ici son drain, connectée au noeud 136, et son autre borne de conduction, ici sa source, reliée électriquement au noeud 140. Il en résulte qu'un courant de polarisation est alors fourni à la source du transistor 134 par le circuit de lecture connecté au noeud 140. Le transistor 134 fonctionne alors en source suiveuse polarisée.

Les tensions mémorisées par les ensembles A et B peuvent être lue dans n'importe quel ordre. On considère ici à titre d'exemple, que la tension représentative du niveau d'initialisation, c'est-à-dire ici la tension mémorisée par l'ensemble A, est lue en premier (READ-A), la tension représentative du niveau de signal, c'est-à-dire ici la tension mémorisée par l'ensemble B, étant lue ensuite (READ-B).

En outre, avant chaque lecture d'une tension mémorisée aux bornes de la capacité de l'un quelconque des ensembles A et B, le potentiel au noeud 122 est placé à une valeur déterminée (INIT-NODE), en fermant puis en rouvrant l'interrupteur 120 alors que le signal VD est maintenu à son niveau bas.

Ainsi, dans cet exemple, à un instant t18 postérieur à l'instant t17, l'interrupteur 120 est fermé en commandant la commutation du signal SW de son niveau bas à son niveau haut.

A un instant t19 suivant, l'interrupteur 120 est ouvert en commandant la commutation du signal SW de son niveau haut à son niveau bas.

A un instant t20 suivant, l'interrupteur 130 de l'ensemble A est fermé en commandant la commutation du signal SWA de son niveau bas à son niveau haut. Du fait que l'interrupteur 130 de l'ensemble A est fermé et que l'interrupteur 130 de l'ensemble B est ouvert, la tension aux bornes de la capacité 128 de l'ensemble A s'équilibre avec la tension présente au noeud 122 à la fin de l'étape d'initialisation INIT-NODE du noeud 122. La valeur de la capacité parasite du noeud 122 est très faible par rapport à celle de la capacité 128, cette valeur étant idéalement nulle. A titre d'exemple, la valeur de la capacité 128 est dix fois plus grande, voire vingt fois plus grande que celle de la capacité parasite du noeud 122. Il en résulte que la tension qui se retrouve au noeud 122 est alors sensiblement égale à la tension qui était mémorisée aux bornes de la capacité 128 de l'ensemble. Cette tension au noeud 122 impose, via le transistor 134, une première tension au noeud 140. Cette première tension est mémorisée par le circuit de lecture et est représentative de la tension qui était mémorisée aux bornes de la capacité 128 de l'ensemble A, donc du niveau d'initialisation.

A un instant t21 suivant, l'interrupteur 130 de l'ensemble A est ouvert en commandant la commutation du signal SWA de son niveau haut à son niveau bas.

Entre des instants successifs t22 et t23, postérieurs à l'instant t21, le noeud 122 est placé à un niveau déterminé (INIT-NODE), de la même façon que cela a été décrit en relation avec les instants respectifs t18 et t19.

A un instant t24 suivant, l'interrupteur 130 de l'ensemble B est fermé en commandant la commutation du signal SWB de son niveau bas à son niveau haut. Du fait que l'interrupteur 130 de l'ensemble B est fermé et que l'interrupteur 130 de l'ensemble A est ouvert, la tension aux bornes de la capacité 128 de l'ensemble B s'équilibre avec la tension présente au noeud 122 à la fin de l'étape d'initialisation INIT-NODE. La tension qui se retrouve au noeud 122 est alors sensiblement égale à la tension qui était mémorisée aux bornes de la capacité 128 de l'ensemble B. Cette tension au noeud 122 impose alors, via le transistor 134, une deuxième tension au noeud 140. Cette deuxième tension est mémorisée par le circuit de lecture et est représentative de la tension qui était mémorisée aux bornes de la capacité 128 de l'ensemble B, donc du niveau de signal.

A un instant t25 suivant, l'interrupteur 130 de l'ensemble B est ouvert en commandant la commutation du signal SWB de son niveau haut à son niveau bas.

A un instant t26 suivant, l'interrupteur 142 est ouvert en commandant la commutation du signal RD de son niveau haut à son niveau bas. L'ouverture de l'interrupteur 142 marque la fin de la phase de lecture du pixel, donc la fin de la phase de lecture de la ligne de pixels correspondante. Une autre ligne de pixels du capteur peut alors être lue, en répétant les étapes décrites en relation avec les instants t17 à t26 pour les pixels de cette autre ligne. Une fois que toutes les lignes du capteur ont été lues, une nouvelle phase globale d'acquisition et de mémorisation d'une image telle que décrite en relation avec les instants t1 à t16 peut être mise en oeuvre dans le capteur.

Plus généralement, dans un capteur d'image comprenant une matrice de pixels 1 arrangés en lignes et en colonnes, les étapes INIT-PD, INIT-C, MEM-INIT, TRANS et MEM-SIGNAL sont de préférence mises en œuvre simultanément pour tous les pixels de la matrice et correspondent à une phase globale d'acquisition et de mémorisation d'une image. Les étapes INIT-NODE, READ-A et READ-B sont mises en œuvre simultanément pour tous les pixels d'une ligne sélectionnée en commutant son signal RD au niveau haut, les lignes étant sélectionnées les unes après les autres. On prévoit ici un capteur comprenant une matrice de pixels 1 et un circuit de commande configuré pour fournir les signaux de commande des pixels de manière à mettre en œuvre le procédé ci-dessus.

Dans le pixel 1, la mémorisation, aux bornes des capacités 128, d'une tension représentative du niveau d'initialisation et d'une tension représentative du niveau de signal, puis la lecture et la mémorisation, par le circuit de lecture du pixel, d'une première tension, représentative de la tension mémorisée aux bornes d'une des capacités 128, et d'une deuxième tension, représentative de la tension mémorisée aux bornes de l'autre capacité 128, correspond à la mise en œuvre d'un double échantillonnage corrélé. Par exemple, le circuit de lecture du pixel soustrait ensuite la première tension mémorisée à la deuxième tension mémorisée, ce qui permet de corriger le décalage ("offset") du pixel 1.

Dans le pixel 1, du fait que les deux ensembles A et B sont commandés de manière identique, en particulier en ce qui concerne les durées de rétention pendant lesquelles des informations sont mémorisées aux bornes des capacités 128,et qu'ils ont un comportement électrique identique, en particulier vis-à-vis des fuites dans les capacités 128, la différence entre les première et deuxième tensions lues et mémorisées par le circuit de lecture n'est pas affectée par ces fuites. Cela est vrai tant qu'il n'existe pas de dispersions de fabrication entre les deux ensembles A et B.

En outre, le pixel 1 permet, lors d'une mémorisation d'une tension aux bornes d'une capacité 128, que le chemin conducteur vu par le transistor 118 jusqu'à la capacité 128 soit identique, aux dispersions de fabrication près, en particulier en ce qui concerne la capacité vue par la source du transistor 118, quelle que soit la capacité 128 considérée. Le pixel 1 permet, lors d'une lecture d'une tension mémorisée aux bornes d'une capacité 128, que le chemin conducteur vu par le transistor 134 jusqu'à la capacité 128 soit identique, aux dispersions de fabrication près, en particulier en ce qui concerne la capacité vue par la grille du transistor 134, quelle que soit la capacité 128 considérée. Cela permet d'éviter d'introduire un décalage de pixel.

Un avantage du pixel 1 ci-dessus est qu'il est compatible avec des circuits de lecture existants mettant en œuvre un double échantillonnage corrélé. En particulier, selon le circuit de lecture utilisé pour lire le pixel 1, on peut choisir d'adapter l'ordre dans lequel les ensembles A et B sont lus.

En outre, lors de la lecture de la tension mémorisée par un premier des deux ensembles A et B, la capacité du deuxième de ces ensembles A et B est isolée électriquement du noeud 122 par l'interrupteur 130 correspondant. Les capacités de ces deux ensembles ne se retrouvent donc pas connectées en parallèle lors de l'étape de lecture. Il en résulte une meilleure dynamique du pixel 1 par rapport à un pixel où, lors de la lecture d'une première tension mémorisée dans une première capacité de mémorisation, cette première capacité se retrouverait connectée ou reliée en parallèle avec une deuxième capacité de mémorisation dans laquelle est mémorisée une deuxième tension. En effet, une telle mise en parallèle de capacités de mémorisation pourrait conduire à ce que la différence entre deux niveaux de tension appliqués successivement à la grille d'un transistor à source suiveuse dont la source est reliée à un noeud de sortie du pixel, et qui correspondent respectivement aux première et deuxième tensions mémorisées, soit significativement plus faible que la différence entre les première et deuxième tensions mémorisées. Dit autrement, l'étape de lecture d'un ensemble A ou B n'entraîne pas de diminution significative du niveau du signal, ce qui permet d'obtenir un meilleur rapport signal sur bruit (SNR – "Signal Noise Ratio") que celui d'un pixel 1 où l'étape de lecture entrainerait la mise en parallèle de deux capacités de mémorisation.

Par ailleurs, du fait que les ensembles A et B sont identiques, aux dispersions de fabrication près, et qu'ils sont lus indépendamment l'un de l'autre, le double échantillonnage corrélé est particulièrement simple à mettre en œuvre. On notera en particulier que les mémorisations, comme les lectures, peuvent être d'abord effectuées dans l'ensemble A puis dans l'ensemble B, et que l'inverse est également possible.

Un capteur comprenant une matrice de pixels 1 peut être utilisée pour capturer une vidéo d'une scène. Dans ce cas, le circuit de commande des pixels 1 du capteur est de préférence configuré pour alterner la mémorisation des tensions représentatives respectivement du niveau d'initialisation et du niveau de signal, dans les ensembles respectifs A et B lors d'une image donnée, et dans les ensembles respectifs B et A lors de l'image suivante. Il en résulte que l'éventuel décalage subsistant pour chaque pixel, après avoir soustrait la première tension lue et mémorisée par le circuit de lecture du pixel 1 à la deuxième tension lue et mémorisée par le circuit de lecture du pixel 1, change de signe mais reste le même en valeur absolue entre deux images capturées successivement. Ainsi, lors de la visualisation de la vidéo, en raison de la persistance rétinienne, cela conduit à un décalage moyen perçu nul.

La figure 3 représente une variante de réalisation du circuit du pixel 1 de la figure 1.

Seules les différences entre le pixel 1 de la figure 1 et celui de la figure 3 sont détaillées. Plus particulièrement, le pixel 1 de la figure 3 diffère de celui de la figure 1 en ce que le transistor 118 est ici monté en source suiveuse polarisée, le potentiel appliqué au noeud 124 est un potentiel constant, typiquement le potentiel VDD d'alimentation, et la source du transistor 118 est reliée ou connectée à une source d'un courant de polarisation constant, par exemple une source de courant du capteur.

Plus particulièrement, dans cet exemple, le pixel 1 de la figure 3 comprend un transistor MOS 150 connecté entre le transistor 118 et un noeud 152 d'application d'un potentiel. La grille du transistor 150 est connectée à un noeud 154.

Selon un mode de réalisation, un potentiel de polarisation constant est appliqué au noeud 154, ce noeud étant commun à tous les pixels d'une matrice de pixels d'un capteur d'image. Dans ce cas, le noeud 152 est relié, de préférence connecté, à une source de courant, la source de courant et le noeud 152 étant commun à tous les pixels de la matrice.

Selon un autre mode de réalisation, le noeud 152 est un noeud d'application d'un potentiel de polarisation, le noeud 152 étant commun à tous les pixels d'une matrice de pixels d'un capteur d'images. Le transistor 150 de chaque pixel 1 du capteur d'image est alors monté en miroir de courant avec un transistor commun à tous les pixels de la matrice, connecté entre une source de courant et le noeud 152.

Le pixel 1 de la figure 3 bénéficie des mêmes avantages que le pixel 1 de la figure 1, à l'exception de ceux liés au montage du transistor 118 en source suiveuse non polarisée.

Par ailleurs, le procédé de commande du pixel 1 de la figure 3 diffère de celui du pixel 1 de la figure 1 en ce que :
- les étapes INIT-C et INIT-NODE sont omises ; et
- lors des étapes MEM-INIT et MEM-SIGNAL le potentiel du noeud 124 est constant, d'où il résulte que la durée pendant laquelle le potentiel du noeud 124 et le potentiel SWA, respectivement SWB, sont à leurs niveaux hauts n'a pas d'influence sur la valeur de la tension mémorisée dans la capacité 128 de l'ensemble A, respectivement B, dès lors que cette durée est suffisante pour que le potentiel du noeud 131 de l'ensemble considéré s'établisse à sa valeur définitive.

La figure 4 représente une autre variante de réalisation du circuit du pixel 1 de la figure 1.

Dans cette variante, on prévoit que le pixel 1 comprenne plus de deux ensembles A et B d'une capacité 128 en série avec un interrupteur 130 reliant la capacité 128 au noeud 122. Plus particulièrement, dans l'exemple de la figure 4, le pixel 1 comprend un ensemble C supplémentaire. L'ensemble C est connecté entre les noeuds 122 et 132, de manière similaire à chacun des ensembles A et B. L'interrupteur 130 de l'ensemble C est commandé par un potentiel SWC.

Chaque ensemble supplémentaire, ici l'ensemble C, permet de mémoriser une tension supplémentaire représentative d'un potentiel au noeud 106. Cela permet par exemple de mémoriser un premier niveau de signal après une première durée d'intégration, par exemple dans l'ensemble A comme cela a été décrit précédemment, et un niveau de signal supplémentaire correspondant à une durée d'intégration plus longue. La prévision de plusieurs durées d'intégration pour une même étape globale d'intégration permet de sélectionner le niveau de signal en fonction de la lumière reçue pendant la phase d'intégration. Par exemple, on choisira le niveau de signal correspondant à la durée d'intégration la plus longue lorsqu'une faible quantité de lumière a été reçue par la zone 100, ce qui permet d'augmenter le rapport signal sur bruit. A l'inverse, on choisira le niveau de signal correspondant à la durée d'intégration la plus courte lorsqu'une grande quantité de lumière a été reçue par la zone 100, ce qui permet d'éviter de saturer le pixel 1.

L'homme du métier est en mesure d'adapter le procédé décrit en relation avec la figure 2 pour le cas d'un pixel 1 comprenant deux ensembles A et B, au cas d'un pixel 1 comprenant plus de deux ensembles A et B, par exemple trois ensembles A, B et C.

A titre d'exemple, par rapport au procédé décrit en relation avec la figure 2, dans le procédé de commande du pixel 1 de la figure 4 qui comprend trois ensembles A, B et C on prévoit :
-de fermer tous les interrupteurs 130 du pixel lors de l'étape INIT-C d'initialisation des capacités 128 ;
-une étape supplémentaire TRANS de transfert des charges de la zone 100 vers le noeud 106, effectuée après l'étape MEM-SIGNAL ;
-une étape supplémentaire de mémorisation MEM-SIGNAL2 d'une tension représentative d'un deuxième niveau de signal du noeud 106, après l'étape de transfert TRANS supplémentaire, pour mémoriser cette tension aux bornes de la capacité 128 de l'ensemble C ;
-une étape supplémentaire INIT-NODE d'initialisation du noeud 122 effectuée après l'étape de lecture READ-B ; et
-une étape supplémentaire READ-C de lecture de la tension mémorisée dans l'ensemble C, effectuée après l'étape supplémentaire INIT-NODE.

Plus particulièrement, le signal SW est alors maintenu au niveau haut après la première étape TRANS de transfert jusqu'à ce que l'étape supplémentaire MEM-SIGNAL2 de mémorisation ait été mise en œuvre. De manière similaire, le signal RD est maintenu au niveau haut, après l'étape READ-B de lecture de l'ensemble B, jusqu'à ce que l'étape READ-C de lecture de l'ensemble C ait été mise en œuvre. Par ailleurs, lors d'une étape de mémorisation dans un des ensembles A, B et C, ou de lecture d'un des ensembles A, B et C, seul l'interrupteur 130 de l'ensemble concerné est fermé, les interrupteurs 130 des autres ensembles étant maintenus ouverts.

Bien que cela ne soit pas illustré, on peut prévoir plus de deux ensembles A et B dans le pixel 1 de la figure 3, en adaptant le procédé de commande de ce pixel. L'adaptation du procédé de commande d'un tel pixel est à la portée de l'homme du métier à partir des indications fonctionnelles données ci-dessus.

Par ailleurs, bien que cela ne soit ni illustré, ni revendiqué, on peut prévoir un pixel 1 ne comprenant qu'un seul ensemble A d'une capacité 128 et d'un interrupteur 130.

La figure 5 représente une variante de réalisation du circuit du pixel de la figure 1.

Dans cette variante, la position de l'interrupteur 120 est modifiée par rapport à ce qui a été décrit en relation avec la figure 1. Plus particulièrement, dans cette variante, l'interrupteur 120 est connecté entre le transistor 118 et le noeud 124. Il en résulte une diminution de la capacité parasite au niveau du noeud 122 par rapport au cas du pixel de la figure 1.

Cette variante de réalisation s'applique à des pixels 1 comprenant plus de deux ensembles A et B d'une capacité 128 et d'un interrupteur 130, que le transistor 118 soit monté en source suiveuse polarisée ou en source suiveuse non polarisée.

Dans les modes de réalisation et variantes décrits ci-dessus, les noeuds 116 et 136 reçoivent un même potentiel VDD d'alimentation, c'est-à-dire qu'un même niveau de potentiel constant est appliqué en permanence aux deux noeuds 116 et 136. Comme cela se comprend du fonctionnement du pixel 1 décrit notamment en relation avec la figure 2, dans la phase de fonctionnement globale (de l'instant t0 à t16 en figure 2), le transistor 114 est utilisé alors que le transistor 134 n'est pas utilisé, et, à l'inverse, dans la phase de lecture (LECT) des pixels d'une ligne donnée (de l'instant t17 à l'instant t26 en figure 2), le transistor 114 n'est pas utilisé alors que le transistor 134 est utilisé. Ainsi, dans des variantes de réalisation non illustrées, on prévoit qu'un circuit d'alimentation du pixel applique au noeud 116 un premier niveau VDD-1 de potentiel d'alimentation, au moins pendant la phase de fonctionnement globale, et applique au noeud 136 un deuxième niveau VDD-2 de potentiel d'alimentation différent du niveau VDD-1, au moins pendant la phase de lecture du pixel. On considère ici que le pixel 1 comprend le circuit d'alimentation dans le cas où chaque pixel comprend son propre circuit d'alimentation, comme dans le cas où ce circuit d'alimentation est commun à plusieurs pixels d'un capteur, de préférence à tous les pixels du capteur.

Le niveau VDD-1 est de préférence optimisé pour que :
- le transistor 118 ne soit pas en régime linéaire, ou, autrement dit, reste en régime saturé pendant les phases MEM-INIT et MEM-SIGNAL ; et/ou
- le potentiel du noeud 106 permette, lors de l'étape TRANS et de l'étape INIT-PD, le transfert de sensiblement toutes les charges photogénérées de la zone 100 au noeud 106, de préférence le transfert de toutes les charges photogénérées de la zone 100 au noeud 106 ; et/ou
- l'étape TRANS entraîne une variation du potentiel au noeud 106 quel que soit le nombre de charges photogénérées et accumulées dans la zone 100 lors de la phase d'intégration INT précédente, du moment que le nombre de charges photogénérées et accumulées dans la zone 100 lors de la phase d'intégration précédente est compris entre une valeur minimale et une valeur maximale définies par l'application et les limites technologiques.

En outre, le niveau VDD-2 est de préférence choisi pour que le transistor 134 reste en régime saturé lors de la phase de lecture LECT. Cela permet d'assurer une réponse du pixel aussi linéaire que possible.

On tire ici parti du fait que les contraintes sur le niveau du potentiel appliqué au noeud 116 et les contraintes sur le niveau du potentiel appliqué au noeud 136, qui permettent d'optimiser le fonctionnement du pixel 1, appartiennent à des plages temporelles distinctes.

La prévision de deux niveaux VDD-1 et VDD-2 peut permettre de réduire la consommation du pixel par rapport au cas où un unique niveau de potentiel d'alimentation VDD correspondant au plus grand des niveaux VDD-1 et VDD-2 est appliqué en permanence aux noeuds 116 et 136.

Selon une première mise en oeuvre, le même potentiel d'alimentation est fourni aux deux noeuds 116 et 136, par l'intermédiaire d'un unique rail conducteur comprenant les noeuds 116 et 136. Le potentiel d'alimentation prend alors deux niveaux différents, à savoir le premier niveau VDD-1 pendant la phase de fonctionnement globale, et le deuxième niveau VDD-2 pendant la phase de lecture du pixel.

Selon une deuxième mise en oeuvre, on prévoit qu'un premier rail conducteur comprenant le noeud 116 soit en permanence maintenu au niveau de potentiel VDD-1, et qu'un deuxième rail conducteur comprenant le noeud 136 soit en permanence maintenu au niveau de potentiel VDD-2.

On notera que la première mise en oeuvre permet de réduire la complexité du pixel par rapport au cas de la deuxième mise en oeuvre. En effet, un pixel selon la première mise en oeuvre nécessite un nombre réduit de rails conducteurs par rapport à un pixel selon la deuxième mise en oeuvre. Ainsi, par rapport à un pixel selon la deuxième mise en oeuvre, un pixel selon la première mise en oeuvre peut bénéficier, dans le cas d'un éclairement par la face avant (FSI – "Front Side Illumination"), d'une plus grande ouverture optique, ou d'une surface totale en vue de dessus plus faible, pour une même surface de la zone 100. Divers modes de réalisation et variantes ont été décrits. L’homme de l’art comprendra que certaines caractéristiques de ces divers modes de réalisation, modes de mise en oeuvre et variantes pourraient être combinées, et d’autres variantes apparaitront à l’homme de l’art. En particulier, l'homme du métier est en mesure d'adapter les procédés de commande décrits au cas où un potentiel différent de la masse est appliqué au noeud 132, la tension aux bornes d'une capacité 128, ou au noeud 122, étant alors référencée par rapport à ce potentiel.

En outre, l'homme du métier est en mesure d'adapter les modes de réalisation, modes de mise en oeuvre et variantes qui ont été décrits aux cas où les charges accumulées dans la zone 100 et transférées vers le noeud 106 sont des trous plutôt que des électrons, notamment en adaptant le potentiel d'alimentation, le type (canal N ou P) des transistors MOS et/ou les niveaux haut et bas des signaux de commande.

Par ailleurs, l'homme du métier est en mesure d'adapter les modes de réalisation, modes de mise en oeuvre et variantes qui ont été décrits au cas où les transistors MOS sont remplacés par des transistors d'autres technologies et/ou au cas où tout ou partie des interrupteurs du pixel 1 sont mis en oeuvre autrement que par des transistors MOS.

Enfin, la mise en œuvre pratique des modes de réalisation et variantes décrits est à la portée de l’homme du métier à partir des indications fonctionnelles données ci-dessus.

Claims (16)

1. Pixel (1) à obturation globale comprenant :
   un premier transistor (118) et un premier interrupteur (120) connectés en série entre un premier noeud (124) d'application d'un potentiel et un noeud (122) interne du pixel, une borne de commande du premier transistor (118) étant couplée à un noeud (106) de diffusion flottant du pixel ;
   plusieurs ensembles (A, B, C) chacun constitué d'une capacité (128) connectée en série avec un deuxième interrupteur (130) reliant la capacité au noeud interne (122) ; et
   un deuxième transistor (134) dont une borne de commande est connectée au noeud interne (122) et dont une première borne de conduction est couplée à un noeud (140) de sortie du pixel.
2. Pixel selon la revendication 1, dans lequel la source du premier transistor (118) n'est pas reliée à une source d'un courant de polarisation constant ou sensiblement constant.
3. Pixel selon la revendication 1 ou 2, dans lequel le premier interrupteur (120) relie le premier transistor (118) au noeud interne (122).
4. Pixel selon la revendication 1 ou 2, dans lequel le premier interrupteur (120) relie le premier transistor (118) au premier noeud (124).
5. Pixel selon l'une quelconque des revendications 1 à 4, comprenant une zone de photoconversion (100), de préférence une photodiode, de préférence pincée, et une grille de transfert (104) connectée entre le noeud flottant de diffusion (106) et ladite zone (100).
6. Pixel selon l'une quelconque des revendications 1 à 5, comprenant en outre :
   un troisième transistor (114) connecté entre le noeud (106) de diffusion flottant et un deuxième noeud (116) d'application d'un potentiel ;
   un troisième noeud (136) d'application d'un potentiel, une deuxième borne de conduction du deuxième transistor (134) étant reliée au troisième noeud (136) ; et
   un circuit d'alimentation configuré pour appliquer un premier niveau de potentiel d'alimentation au deuxième noeud pendant au moins une première phase de fonctionnement du pixel et pour appliquer un deuxième niveau de potentiel au troisième noeud pendant au moins une deuxième phase de fonctionnement, de préférence par l'intermédiaire d'un même rail conducteur.
7. Capteur d'image comprenant une pluralité de pixels (1) selon l'une quelconque des revendications 1 à 6, et un circuit de commande desdits pixels, le circuit de commande étant configuré pour appliquer un potentiel (VD) au premier noeud (124) d'application d'un potentiel, et pour commander le premier interrupteur (120) et les deuxièmes interrupteurs (130).
8. Capteur selon la revendication 7, dans lequel le circuit de commande est configuré pour commuter le potentiel (VD) appliqué au premier noeud (122), d'un premier niveau, de préférence bas, à un deuxième niveau, de préférence haut, en contrôlant une pente dudit potentiel.
9. Procédé de commande d'un pixel (1) à obturation globale comprenant les étapes successives suivantes :
   a) commander la fermeture d'un premier interrupteur (120) connecté en série avec un premier transistor (118) entre un premier noeud (124) d'application d'un potentiel et un noeud (122) interne du pixel, une borne de commande du premier transistor (118) étant reliée à un noeud (106) de diffusion flottant du pixel ; et
   b) dans un ensemble donné d'une pluralité d'ensembles (A, B, C) constitués chacun d'une capacité (128) en série avec un deuxième interrupteur (130) reliant la capacité au noeud interne (122), mémoriser (MEM-INIT ; MEM-SIGNAL) une tension représentative d'un état du noeud (106) flottant de diffusion, lors d'étapes consistant à :
   b1) commander la fermeture du deuxième interrupteur (130) de l'ensemble donné en maintenant ouvert le deuxième interrupteur (130) de chaque autre ensemble desdits plusieurs ensembles ; et
   b2) commander l'ouverture du deuxième interrupteur (130) de l'ensemble donné pour mémoriser ladite tension aux bornes de la capacité (128) dudit ensemble.
10. Procédé selon la revendication 9, dans lequel l'étape b) est répétée successivement pour chacun desdits plusieurs ensembles.
11. Procédé selon la revendication 9 ou 10 dans lequel la source du premier transistor (118) n'est pas reliée à une source d'un courant de polarisation constant ou sensiblement constant.
12. Procédé selon la revendication 11, dans lequel l'étape b) de mémorisation (MEM-SIGNAL ; MEM-READ) comporte en outre, entre les étapes b1) et b2), une étape b3) de commande d'une commutation d'un premier niveau, de préférence bas, à un deuxième niveau, de préférence haut, d'un potentiel de commande (VD) appliqué audit premier noeud (124), de préférence en contrôlant la pente du potentiel de commande lors de ladite commutation.
13. Procédé selon la revendication 12 prise dans sa dépendance à la revendication 10, dans lequel, pour chaque répétition de l'étape b), une même durée (Td) sépare l'étape b3) de l'étape b2).
14. Procédé selon la revendication 12 ou 13, comprenant en outre, préalablement à l'étape b), une étape c) d'initialisation (INIT-C) des tensions aux bornes des capacités (128) desdits plusieurs ensembles (A, B, C), l'étape c) consistant à appliquer le potentiel de commande (VD) au premier niveau en maintenant le premier interrupteur (120) et les deuxièmes interrupteurs (130) fermés.
15. Procédé selon l'une quelconque des revendications 9 à 14, comprenant en outre, pour chacun desdits plusieurs ensembles (A, B, C), une étape d) de lecture (READ-INIT ; READ-SIGNAL) de la tension mémorisée aux bornes de la capacité (128) dudit ensemble, l'étape d) consistant fermer le deuxième interrupteur (130) dudit ensemble en maintenant ouverts le premier interrupteur (120) et les deuxièmes interrupteurs (130) des autres desdits plusieurs ensembles.
16. Procédé selon la revendication 15 prise dans sa dépendance à la revendication 12, comprenant en outre, préalablement à chaque étape d), une étape e) d'initialisation (INIT-NODE) dudit noeud interne (122) consistant à appliquer le potentiel de commande (VD) au premier niveau en maintenant le premier interrupteur (SW) fermé et les deuxièmes interrupteurs (120) ouverts.