FR3120161A1 - Capteur d'image - Google Patents

Abstract

Capteur d'image La présente description concerne un capteur d'image (3) comprenant : une matrice (300) de pixels (10) disposée dans et sur une région d'un substrat semiconducteur (302) isolée électriquement du reste du substrat (302) par des tranchées d'isolation (304) traversant le substrat (302), chaque pixel (10) comprenant une zone de photoconversion et au moins deux ensembles comprenant chacun une zone mémoire et une grille de transfert reliant la zone mémoire à la zone de photoconversion ; et un circuit configuré pour appliquer, pour chaque pixel (10) et au moins pendant chaque phase d'intégration, une tension de polarisation (Vpixsub) différente de la masse (GND) à une partie du substrat (302) dans et sur laquelle est disposé le pixel. Figure pour l'abrégé : Fig. 3

Description

Capteur d'image

La présente description concerne de façon générale les capteurs d'image, et, plus particulièrement, un capteur d'image destiné à l'obtention d'une image en relief ("depth map" en anglais) d'une scène à capturer.

Un capteur d'image de type à temps de vol ("time of flight" en anglais) permet de déterminer une image en relief d'une scène à capturer.

Parmi les capteurs d'image de type à temps de vol, on distingue les capteurs de type à temps de vol direct et de type à temps vol indirect.

Dans un capteur de type à temps vol indirect, ou capteur de temps vol indirect, de la lumière est émise de manière périodique en direction de la scène à capturer, et de la lumière réfléchie par la scène est reçue par des pixels d'une matrice de pixels du capteur. Lors d'une acquisition, pendant une phase d'intégration où de la lumière est émise par le capteur, dans chaque pixel, des charges sont alors photogénérées dans une zone de photoconversion du pixel, et sont alternativement transférées vers au moins deux zones mémoires du pixel, à une fréquence par exemple identique à celle de la lumière émise, mais pouvant être déphasée par rapport à la fréquence de la lumière émise. Lors de cette acquisition, pendant une phase de lecture, l'information stockée par chaque zone mémoire d'un pixel est lue. Un traitement numérique des informations lues dans les pixels lors de plusieurs acquisitions ayant chacune un déphasage différent entre la fréquence de la lumière émise et celle des transferts de charges permet ensuite de déterminer une image en relief de la scène, c’est-à-dire une cartographie des distances entre chaque point de la scène et le capteur.

Les capteurs d'image connus, en particulier de type à temps de vol indirect, souffrent de divers inconvénients.

Il existe un besoin de pallier tout ou partie des inconvénients des capteurs d'image connus, en particulier des capteurs d'image de type à temps de vol indirect.

Un mode de réalisation pallie tout ou partie des inconvénients des capteurs d'image connus, en particulier des capteurs d'image de type à temps de vol indirect.

Un mode de réalisation prévoit un capteur d'image comprenant :
une matrice de pixels disposée dans et sur une région d'un substrat semiconducteur isolée électriquement du reste du substrat par des tranchées d'isolation traversant le substrat, chaque pixel comprenant une zone de photoconversion et au moins deux ensembles comprenant chacun une zone mémoire et une grille de transfert reliant la zone mémoire à la zone de photoconversion ; et
un circuit configuré pour appliquer, pour chaque pixel et au moins pendant chaque phase d'intégration, une tension de polarisation différente de la masse à une partie du substrat dans et sur laquelle est disposé le pixel.

Selon un mode de réalisation, la tension de polarisation est déterminée de sorte que, pour chaque ensemble de chaque pixel, la grille de transfert de l'ensemble soit bloquée lorsque la tension de polarisation est appliquée à la partie du substrat dans et sur laquelle est disposé le pixel et la masse est appliquée à ladite grille de transfert.

Selon un mode de réalisation, au moins une partie du reste du substrat est configurée pour être polarisée à la masse.

Selon un mode de réalisation, chaque pixel comprend au moins un nœud de détection connecté à une électrode d'une capacité, de préférence de type Métal-Isolant-Métal, l'autre électrode de la capacité étant connectée à la masse.

Selon un mode de réalisation, le circuit est configuré pour commander, pour chaque grille de transfert de chaque ensemble de chaque pixel, une mise à l'état passant de la grille de transfert en appliquant un potentiel de commande à ladite grille de transfert, et une mise à l'état bloqué en appliquant la masse à ladite grille de transfert.

Selon un mode de réalisation, le capteur comprend une alimentation à découpage configurée pour fournir le potentiel de commande.

Selon un mode de réalisation, l'alimentation à découpage est mise en œuvre hors du substrat.

Selon un mode de réalisation, ledit circuit est configuré, pour chaque pixel, pour appliquer ladite tension de polarisation à la partie du substrat dans et sur laquelle est disposé le pixel pendant toute la durée de fonctionnement du capteur.

Selon un mode de réalisation, le capteur comprend un autre circuit configuré pour recevoir une tension d'alimentation et pour générer ladite tension de polarisation à partir de la tension d'alimentation, cet autre circuit comprenant de préférence un régulateur à faible chute, LDO, par exemple de classe AB, configuré pour fournir la tension de polarisation.

Selon un mode de réalisation, ledit circuit est configuré, pour chaque pixel, pour appliquer une autre tension de polarisation à la partie du substrat dans et sur laquelle est disposé le pixel pendant chaque phase de lecture du pixel.

Selon un mode de réalisation, l'autre tension de polarisation est déterminée de sorte que, pour chaque ensemble de chaque pixel, chaque grille de transfert de l'ensemble soit bloquée lorsque l'autre tension de polarisation est appliquée à la partie du substrat dans et sur laquelle est disposé le pixel et la masse est appliquée à ladite grille de transfert.

Selon un mode de réalisation, le capteur comprend un autre circuit configuré pour recevoir une tension d'alimentation et pour générer, à partir de la tension d'alimentation, ladite tension de polarisation et ladite autre tension de polarisation.

Selon un mode de réalisation, cet autre circuit comprend au moins un régulateur à faible chute, LDO, par exemple de classe AB, configuré pour fournir la tension de polarisation et l'autre tension de polarisation.

Selon un mode de réalisation, chaque grille de transfert de chaque ensemble de chaque pixel est à canal enterré.

Selon un mode de réalisation, le capteur est de type temps de vol indirect.

Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles :

la représente, de manière schématique et sous la forme d'un circuit, un exemple d'un pixel ;

la représente, de manière schématique et sous la forme de blocs, un exemple d'un capteur d'image de type à temps de vol indirect ;

la représente, de manière schématique et par une vue en coupe, un mode de réalisation d'un capteur d'image de type à temps de vol indirect ;

la illustre le fonctionnement du capteur de la selon un mode de réalisation ;

la illustre le fonctionnement du capteur de la selon un autre mode de réalisation ;

la représente, de manière schématique et sous la forme de blocs, un exemple plus détaillé d'un mode de réalisation du capteur de la ; et

la représente, sous la forme d'un circuit, un exemple plus détaillé d'un pixel du capteur de la .

De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques.

Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, l'étape de lecture des pixels d'un capteur de temps de vol indirect, et l'étape de génération d'une image d'une scène à capturer suite à l'étape de lecture des pixels n'ont pas été détaillées, ces étapes étant connues ou à la portée de la personne du métier, et les modes de réalisation et variantes décrits étant compatibles avec ces étapes.

Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés (en anglais "coupled") entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés par l'intermédiaire d'un ou plusieurs autres éléments.

Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures.

Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près.

Dans la suite de la description, sauf indication contraire, tous les potentiels sont référencés à la masse GND.

La représente, de manière schématique et sous la forme d'un circuit, un exemple d'un pixel 1 d'un capteur d'image. Plus particulièrement, la représente un exemple d'un pixel d'un capteur de type temps de vol indirect.

Le pixel 1 comprend une zone de photoconversion PD, par exemple une photodiode, de préférence une photodiode pincée ("pinned photodiode" en anglais). La zone PD est configurée pour que des charges, typiquement des paires électron-trou, soit générées dans la zone PD lorsque celle-ci reçoit de la lumière. Des charges photogénérées d'un premier type, par exemple les électrons, sont accumulées dans la zone PD, les charges photogénérées du deuxième type, par exemple les trous, étant évacuées de la zone PD.

Dans l'exemple représenté où les charges photogénérées utiles, c’est-à-dire celles qui sont accumulées dans la zone PD, sont des électrons, l'anode de la photodiode PD est reliée, de préférence connectée, à un nœud 100 d'application d'un potentiel de référence, typiquement la masse GND, la cathode de la photodiode PD étant connectée à un nœud 102.

Le pixel 1 comprend au moins deux ensembles identiques, par exemple deux ensembles E1 et E2 dans l'exemple de la où ces ensembles E1 et E2 sont délimités par des traits en pointillé. Chaque ensemble E1, E2 comprend une zone mémoire, ou zone de stockage, mem1, mem2 et une grille de transfert ("Transfert Gate" en anglais) TGmem1, TGmem2 reliant la zone mémoire de l'ensemble à la zone PD, c’est-à-dire au nœud 102. Par exemple, dans l'ensemble E1, respectivement E2, la grille de transfert TGmem1, respectivement TGmem2, est connectée entre le nœud 102 et la zone mémoire mem1, respectivement mem2.

Dans l'exemple de la , chaque zone mémoire mem1, mem2 est mise en œuvre par une diode pincée, ou, dit autrement, correspond à une mémoire pincée. Dans chaque ensemble E1, E2, la zone mémoire mem1, mem2 est connectée entre un nœud 107 connecté à la grille de transfert TGmem1, TGmem2 et un nœud 108 d'application d'un potentiel de référence identique au potentiel du nœud 100. Dans cet exemple où les zones mémoires mem1 et mem2 sont des diodes pincées et où les charges utiles sont des électrons, la cathode de chaque zone mémoire mem1, mem2 est connectée au nœud 108, l'anode de chaque zone mémoire étant connectée au nœud 107 de l'ensemble E1, E2 considéré.

Chaque grille de transfert TGmem1, TGmem2 reçoit un potentiel de commande VTGmem1, VTGmem2. Par exemple, la grille TGmem1, respectivement TGmem2, reçoit le potentiel VTGmem1, respectivement VTGmem2. Lors d'une phase d'intégration de la lumière réfléchie par une scène à capturer, chaque signal de commande VTGmem1, VTGmem2 est commuté périodiquement entre un premier niveau de potentiel, par exemple haut, pour lequel la grille de transfert correspondante est passante et un deuxième niveau de potentiel, par exemple bas, pour lequel la grille de transfert correspondante est bloquée et aucune charge n'est transférées depuis la zone PD vers la zone mémoire correspondante. Lorsqu'une grille de transfert est passante, les charges photogénérées accumulées dans la zone PD sont transférées vers la zone mémoire associée à cette grille de transfert. Par exemple, lorsque le signal de commande VTGmem1, respectivement VTGmem2, appliqué à la grille TGmem1, respectivement TGmem2, est au premier niveau, les charges accumulées dans la zone PD sont attirées sous la grille où elles sont temporairement stockées, puis la commutation du signal de commande au deuxième niveau entraîne le transfert de ces charges vers la zone mémoire mem1, respectivement mem2.

Les signaux de commande VTGmem1 et VTGmem2 sont configurés pour que les charges accumulées dans la zone PD soient alternativement transférées vers chacune des zones mémoires du pixel 1, comme cela est bien connu de la personne du métier. En particulier, il est connu de la personne du métier que les signaux de commande VTGmem1 et VTGmem2 sont en opposition de phase et sont configurés pour qu'aucun transfert de charges vers une des zones mémoires mem1 ou mem2 ait lieu en même temps qu'un transfert de charges vers l'autre de ces zones mem1 et mem2.

Dans cet exemple, le pixel 1 comprend un dispositif anti-éblouissement 104 ("anti-blooming" en anglais). Le dispositif 104, par exemple un transistor MOS (de l'anglais "Metal Oxide Semiconductor" – Métal Oxyde Semiconducteur), par exemple mis en œuvre au moyen d'une tranchée d'isolation profonde capacitive ("Capacitive Deep Trench Insulation"), ou CDTI, reçoit un potentiel VAB. Le dispositif 104 est connecté entre le nœud 102, dans cette exemple la cathode de la zone PD, et un nœud 106 d'application d'un potentiel, par exemple un potentiel Vdd d'alimentation du pixel 1. La valeur du potentiel VAB pendant une phase d'intégration est, par exemple, déterminée de sorte que les charges photogénérées dans la zone PD ne puissent pas être évacuées, via le dispositif 104, vers le nœud 106 mais soient bien transférées vers les zones mémoires mem1, mem2. La valeur du potentiel VAB pendant une phase de lecture est, par exemple, déterminée de manière à vider la zone PD de toutes les charges photogénérées qui pourraient s'y trouver, sans affecter les charges qui ont déjà été transférées vers les zones mémoires mem1 et mem2.

Le pixel 1 comprend en outre un circuit de sortie 110 (délimité par des traits en pointillé en ). Le circuit 110 relie les ensembles E1, E2 du pixel 1 à une ou plusieurs lignes conductrices Vx, par exemple partagées par tous les pixels d'une même colonne d'une matrice de pixels. Dans l'exemple de la , le circuit 110 n'est connecté qu'à une seule ligne Vx. Le circuit 110 est configuré, lorsque le pixel 1 est sélectionné pendant une phase de lecture, par exemple lorsque tous les pixels d'une même ligne d'une matrice de pixels sont sélectionnés, pour fournir des signaux représentatifs de l'état des zones mémoires mem1, mem2 du pixel, sur la ou les lignes Vx auxquelles le circuit 110 est connecté. Ces signaux sont par exemple représentatifs du nombre de charges transférées de la zone PD vers chacune des zones mem1 et mem2 pendant une phase d'intégration précédant la phase de lecture.

Dans l'exemple de la , le circuit 110 comprend un transistor 112 de sélection, un transistor 114 d'initialisation, un transistor 116 monté en source suiveuse et deux dispositifs de transfert 1181 et 1182, par exemple des grilles de transfert.

La grille de transfert 1181, respectivement 1182, est connectée entre la zone mémoire mem1, respectivement mem2, et un nœud SN du circuit 110, par exemple entre le nœud 107 de l'ensemble E1, respectivement E2, et le nœud SN. Le nœud SN est par exemple un nœud de détection ("Sense Node" en anglais).

La grille de transfert 1181, respectivement 1182, reçoit un signal de commande TGread1, respectivement TGread2. A titre d'exemple, un premier niveau de potentiel, par exemple haut, du signal TGread1, respectivement TGread2, rend passante la grille de transfert 1181, respectivement 1182, de sorte que le potentiel du nœud SN est alors déterminée par le nombre de charges dans la zone mémoire mem1, respectivement mem2, et un deuxième niveau de potentiel, par exemple bas, du signal TGread1, respectivement TGread2, rend bloquée la grille de transfert 1181, respectivement 1182, de sorte que le nœud SN est alors isolé électriquement des zones mémoires mem1, mem2.

Le transistor 114 est connecté entre le nœud SN et un nœud 120 d'application d'un potentiel d'initialisation VRST, par exemple égal au potentiel Vdd. Le transistor 114 reçoit un signal RST de commande. A titre d'exemple, un premier niveau de potentiel du signal RST rend passant le transistor 114, par exemple pour initialiser le nœud SN au potentiel VRST, et un deuxième niveau de potentiel du signal RST rend bloqué le transistor 114 de sorte que le nœud SN est alors isolé électriquement du nœud 120.

Le transistor 116 a sa grille connectée au nœud SN, sa source reliée, de préférence connectée, au transistor 112, et son drain relié, de préférence connecté, à un nœud 122 d'application d'un potentiel, par exemple le potentiel Vdd.

Le transistor 112 est connecté entre la source du transistor 116 et la ligne Vx. Le transistor 112 reçoit un signal Rd de commande. A titre d'exemple, un premier niveau ou état du signal Rd rend passant le transistor 112, de sorte que le potentiel sur la ligne Vx soit alors déterminé par celui du nœud SN, et un deuxième niveau du signal Rd rend bloqué le transistor 112, de sorte que le potentiel sur la ligne Vx soit indépendant de celui du nœud SN.

Dans le pixel 1, les grilles de transfert TGmem1 et TGmem2 sont à canal enterré. En outre, de manière classique, le substrat semiconducteur dans et sur lequel est mis en œuvre le pixel 1, et notamment les grilles de transferts TGmem1 et TGmem2, est polarisé à la masse GND. Il en résulte que le premier niveau du signal VTGmem1, respectivement VTGmem2, pour mettre la grille TGmem1, respectivement TGmem2, à l'état passant, et le deuxième niveau du signal VTGmem1, respectivement VTGmem2, pour mettre la grille TGmem1, respectivement TGmem2, à l'état bloqué sont de signes, ou de polarités, opposés. Par exemple, lorsque les charges photogénérées utiles sont des électrons, le premier niveau des signaux VTGmem1 et VTGmem2 est positif, et le deuxième niveau des signaux VTGmem1 et VTGmem2 est négatif.

La fréquence à laquelle chacune des grilles de transfert TGmem1 et TGmem2 est mise alternativement à l'état bloqué (pas de transfert de charges de la zone PD vers la zone mémoire mem1 ou mem2 correspondante) et à l'état passant (transfert de charges de la zone PD vers la zone mémoire mem1 ou mem2 correspondante) est, par exemple, supérieure à 50 MHz, de préférence de l'ordre d'une ou plusieurs centaines de MHz. Par ailleurs, plus cette fréquence est élevée, plus la distance qui peut être déterminée entre le capteur et un point d'une scène à capturer est élevée. Toutefois, une augmentation de cette fréquence conduit à une augmentation de la consommation du capteur, du fait qu'il faut commander simultanément un grand nombre de grilles de transfert TGmem1, respectivement TGmem2, avec le même signal VTGmem1, respectivement VTGmem2.

On notera que pour obtenir une image en relief d'une scène, il est possible de mettre en œuvre :
- plusieurs acquisitions où la lumière est émise à une première fréquence et un déphasage entre la fréquence de la lumière et celle des transferts de charges est différent entre acquisitions successives, et
- plusieurs autres acquisitions où la lumière est émise à une deuxième fréquence et un déphasage entre la fréquence de la lumière émise et celle des transferts de charges est différent entre acquisitions successives.
Obtenir l'image en relief à partir d'acquisitions successives faites à différentes fréquences permet d'augmenter l'étendu de la plage de distances sur laquelle le capteur fonctionne par rapport au cas où la lumière est toujours émise à la même fréquence. La mise en œuvre de plusieurs acquisitions avec des fréquences différentes de lumière émise s'applique au cas où, pour obtenir une image en relief, la lumière est émise à plus de deux fréquences différentes.

La représente, de manière schématique et sous la forme de blocs, un exemple d'un capteur 2 de type à temps de vol indirect, le capteur 2 comprenant une matrice 200 de pixels de pixels 1. Pour ne pas surcharger la figure, un seul pixel 1 de la matrice 200 est représenté de manière schématique en .

La matrice 200 est associée à au moins un circuit de lecture 202. Lors d'une phase de lecture des pixels 1 de la matrice, par exemple effectuée en sélectionnant les lignes de pixels les unes après les autres, le circuit 202 reçoit les signaux de sortie des pixels sélectionnés, par l'intermédiaire des lignes conductrices Vx ( ).

La matrice 200 est également associée à un circuit de commande 204. Le circuit 204 est configuré pour fournir, à chaque pixel 1 de la matrice 200, les signaux de commande du pixel. Le circuit 204 est par exemple configuré pour fournir les signaux de commande VTGmem1, VTGmem2, TGread1, TGread2, RST, VAB et Rd à chaque pixel, ces signaux étant par exemple identiques pour tous les pixels 1 d'une même ligne de la matrice 200. A titre d'exemple, bien que cela ne soit pas détaillé en , le circuit 204 peut comprendre un premier circuit fournissant les signaux TGread1, TGread2, RST et Rd à chaque pixel, ces signaux étant par exemple identiques pour tous les pixels 1 d'une même ligne de la matrice 200, et un deuxième circuit fournissant les signaux VTGmem1, VTGmem2 et VAB. Ce deuxième circuit est par exemple configuré pour fournir, pour chaque colonne de pixels, des signaux VTGmem1, VTGmem2 et VAB identiques pour tous les pixels de la colonne, et est alors de préférence disposé le long d'un côté de la matrice 200 parallèle aux lignes de pixels. Selon un autre exemple, ce deuxième circuit est configuré pour fournir, pour chaque ligne de pixels, des signaux VTGmem1, VTGmem2 et VAB identiques pour tous les pixels de la ligne, et est alors de préférence disposé le long d'un côté de la matrice 200 parallèle aux colonnes de pixels.

Le capteur 2 comprend par exemple un circuit 206. Le circuit 206 est configuré pour recevoir un potentiel d'alimentation Vsupply, par exemple de l'ordre de 2,8 V, et pour fournir, à partir de ce potentiel Vsupply, des différents potentiels utiles au fonctionnement des pixels 1 de la matrice 200, par exemple en fournissant ces potentiels au circuit 204 qui les fournit à son tour aux pixels de la matrice 200. Le circuit 206 est, par exemple, configuré pour fournir, à partir du potentiel Vsupply, les potentiels VRST et Vdd et les deux niveaux du potentiel VAB. Le circuit est, par exemple, également configuré pour fournir les différents niveaux de potentiels des signaux TGread1, TGread2 et Rd. Chaque potentiel fournit par le circuit 206 est, par exemple, généré à partir du potentiel Vsupply :
- par un régulateur de tension à faible chute de tension ("Low dropout regulator" - LDO) pour les potentiels positifs inférieurs au potentiel Vsupply,
- par une pompe de charge positive suivie d’un régulateur de tension à faible chute de tension pour les potentiels positifs supérieurs au potentiel Vsupply, et
- par une pompe de charge négative suivie d’un régulateur de tension à faible chute de tension pour les potentiels négatifs.

A titre d'exemple, la matrice 200, les circuits 202, 204 et 206 du capteur 2 sont mis en œuvre dans et sur un même substrat semiconducteur, de préférence en utilisant un nombre restreint de composants pour limiter l'encombrement spatial du système.

Le capteur 2 comprend en outre une source d'alimentation électrique BAT, par exemple une batterie. A titre d'exemple, comme cela est représenté en , le capteur 2 comprend un régulateur de tension 208 configuré pour fournir le potentiel Vsupply à partir de la source d'alimentation BAT.

Le capteur 2 comprend un convertisseur de tension 210, typiquement une alimentation à découpage ("Switched Mode Power Supply" en anglais) ou SMPS, et un convertisseur de tension 212, typiquement une alimentation à découpage. Le convertisseur 210 est associé à une inductance L1 et une capacité C1, le convertisseur 212 étant associé à une inductance L2 et une capacité C2. Le convertisseur 210 est configuré pour fournir, à partir de la source d'alimentation BAT, un premier potentiel V1, le convertisseur 212 étant configuré pour fournir, à partir de la source d'alimentation BAT, un deuxième potentiel V2. Pour chaque signal VTGmem1, respectivement VTGmem2, le potentiel V1 correspond au premier niveau des signaux VTGmem1 et VTGmem2, le potentiel V2 correspondant au deuxième niveau des signaux VTGmem1, et VTGmem2. Les potentiels V1 et V2 sont fournis au circuit 204 du capteur 2, de sorte que le circuit 204 puisse fournir les signaux de commande VTGmem1 et VTGmem2 à chaque pixel. La fourniture des potentiels V1 et V2 est mise en œuvre par les alimentations à découpage 210 et 212 compte tenue de la forte puissance demandée pour charger et décharger simultanément les grilles de transfert de la matrice 200, en conservant un rendement et un échauffement du système acceptable.

A titre d'exemple, chacun des convertisseurs 210 et 212 est mis en œuvre par un circuit intégré, et les inductances L1 et L2 et les capacités C1 et C2 sont des composants discrets. De préférence, chaque convertisseur 210, 212 est mis en œuvre sur un substrat semiconducteur différent de celui comprenant la matrice 200. Cela permet d'éviter que le fonctionnement des convertisseurs 210 et 212 génère du bruit dans les signaux de sortie des pixels 1 de la matrice 200, et, en outre, de limiter l'élévation de température dans la matrice 200 de pixels. En effet, la qualité de l'image obtenue avec la matrice 200 est dépendante de sa température et tend à diminuer quand sa température augmente.

Lors d'une phase d'intégration mise en œuvre par le capteur 2, de nombreux pixels, de préférence tous les pixels de la matrice 200 dans le cas où le capteur est dit à obturation globale ("global shutter" en anglais), sont commandés de manière identique. Dit autrement, les commutations du signal VTGmem1, respectivement VTGmem2, entre les niveaux V1 et V2 sont mises en œuvre simultanément dans ces pixels. Il en résulte des appels de courants importants sur les sorties des convertisseurs 210 et 212. Du fait de ces appels de courant, la mise en œuvre des convertisseurs 210 et 212 et des composants L1, L2, C1 et C2 est complexe et encombrante.

En outre, lors d'une phase de lecture des pixels 1, les grilles de transfert TGmem1 et TGmem2 de chaque pixel 1 doivent être maintenues bloquées en maintenant les signaux VTGmem1 et VTGmem2 au niveau V2. Du fait que le niveau V2 est différent de la masse GND, cela induit une consommation électrique qui n'est pas souhaitable. Pour limiter cette consommation, il est possible de prévoir que le convertisseur 212 fonctionne en modulation de fréquence d'impulsion ("Pulse Frequency Modulation" ou "Pulse Skipping Mode" en anglais), ou PFM, pendant la phase de lecture. Toutefois, cela complexifie encore plus la mise en œuvre du convertisseur 212, en particulier quand ce dernier fonctionne en modulation de largeur d'impulsion pendant les phases d'intégration. En outre, il est souhaitable que, pendant une phase de lecture, le convertisseur 212 soit faible bruit pour ne pas ajouter de perturbations au bruit de lecture de pixel, ce qui n'est pas compatible avec un fonctionnement PFM.

La représente, de manière schématique et par une vue en coupe, un mode de réalisation d'un capteur d'image 3 du type à temps vol indirect.

De manière similaire au capteur 2 de la , le capteur 3 comprend une matrice 300 de pixels 10. La matrice 300 est mise en œuvre dans et sur un substrat semiconducteur 302. En , seule une partie de la matrice 300, comprenant trois pixels 10, est représentée. La matrice 300 est mise en œuvre dans et sur une partie du substrat 302 (à droite en ) qui est isolée électriquement du reste du substrat 302 par des structures, ou tranchées, d'isolation 304 traversant le substrat 300 sur toute son épaisseur.

Dans l'exemple de la , les structures 304 sont des tranchées d'isolation profondes capacitives et correspondent à des tranchées remplies d'un matériau conducteur 3041 isolé du substrat 302 par une couche électriquement isolante 3042. Dans d'autres exemples non illustrés, ces structures sont des tranchées d'isolation profondes ("Deep Trench Insulation" en anglais), DTI, correspondant à des tranchées entièrement remplies d'isolant.

Dans l'exemple de la , chaque pixel 10 est mis en œuvre dans et sur une portion du substrat 302 qui est isolée électriquement, par les structures 304, de portions du substrat 302 dans et sur lesquelles sont mis en œuvre des pixels 10 voisins. Dans d'autres exemples non illustrés, les pixels 10 sont regroupés par groupe de pixels voisins, chaque groupe de pixels étant mis en œuvre dans et sur une portion du substrat 302 isolée électriquement, par les structures 304, de portions du substrat 302 dans et sur lesquelles sont mis en œuvre d'autres groupes de pixels 10.

Bien que cela ne soit pas représenté en , chaque pixel 10 comprend, de manière similaire au pixel 1 de la , une zone de photoconversion PD et au moins deux ensembles E1, E2 comprenant chacun une zone mémoire mem1, mem2 et une grille de transfert TGmem1, TGmem2 à canal enterré reliant la zone PD à la zone mémoire mem1, mem2. Les pixels 10 sont, par exemple, structurellement identiques au pixel 1 de la .

Il est ici proposé d'appliquer, pour chaque pixel 10, et au moins pendant chaque phase d'intégration, une tension de polarisation Vpixsub différente de la masse GND, c’est-à-dire non nulle, à une partie du substrat 302 dans et sur laquelle est disposé le pixel 10.

Selon un mode de réalisation, la tension de polarisation Vpixsub est déterminée de sorte que, pour chaque pixel 10, chaque grille de transfert reliant la zone PD du pixel à une zone mémoire du pixel soit bloquée lorsque la tension Vpixsub est appliquée à la partie du substrat 302 dans et sur laquelle est disposé le pixel 10 et que la masse GND est appliquée à cette grille de transfert, ou, dit autrement, que le signal de commande fourni à cette grille de transfert est au potentiel de masse GND. Il en résulte que, par rapport au capteur 2 de la , le capteur 3 de la est mis en œuvre en supprimant le convertisseur 212, l'inductance L2 et la capacité C2, comme cela sera par exemple décrit plus en détail en relation avec la . Cela simplifie la mise en œuvre du capteur 3 par rapport à celle du capteur 2, et permet en outre de réduire l'encombrement du capteur 3 par rapport à celui du capteur 2. Cela permet également de réduire, lors de chaque phase de lecture, le bruit dans le capteur 3 par rapport à celui dans le capteur 2.

A titre d'exemple, la tension Vpixsub est comprise entre 0 V exclus et 1,5 V, par exemple entre 0,1 V et 1,5 V, par exemple, lorsque la tension Vpixsub est appliquée au substrat d'une grille de transfert qui est alors bloquée lorsque qu'elle reçoit un potentiel de commande égal à la masse GND et passante lorsque qu'elle reçoit un potentiel de commande supérieur à une valeur de seuil positive. Selon un autre exemple, la tension Vpixsub est comprise entre 0 V exclus et -1,5 V, par exemple entre -0,1 V et -1,5 V, par exemple, lorsque la tension Vpixsub est appliquée au substrat d'une grille de transfert qui est alors bloquée lorsque qu'elle reçoit un potentiel de commande égal à la masse GND et passante lorsque qu'elle reçoit un potentiel inférieur à une valeur de seuil négative.

Dans le mode de réalisation de la , le capteur 3 comprend un circuit BIAS configuré pour fournir, pour chaque pixel 10, et au moins pendant chaque phase d'intégration, la tension Vpixsub à la partie du substrat 302 dans et sur laquelle est disposé le pixel 10. De préférence, le circuit BIAS comprend un régulateur de tension à faible chute ("Low Drop Out" en anglais), ou LDO, par exemple de classe AB, configuré pour fournir la tension Vpixsub. De préférence, le circuit BIAS est référencé à la masse GND.

Bien que cela ne soit pas illustré en , la tension Vpixsub fournie par le circuit BIAS est appliquée, pour chaque pixel 10, à la partie du substrat 302 dans et sur laquelle est mis en œuvre ce pixel par l'intermédiaire d'un circuit de commande de la matrice 300, par exemple, similaire ou identique au circuit 204 décrit en relation avec la .

A titre d'exemple, le circuit BIAS est en outre configuré pour tirer la tension Vpixsub à la masse GND lorsque le capteur 3 est en veille ou inutilisé, c’est-à-dire en dehors des phases d'intégration et des phases de lecture. Cela permet de réduire la consommation du capteur 3 lorsqu'il est en veille ou inutilisé.

Dans l'exemple de la où chaque pixel 10 est isolé électriquement des autres pixels de la matrice 300 par une structure 304, la tension Vpixsub est par exemple appliquée à chaque portion du substrat 302 dans et sur laquelle est mis en œuvre un pixel 10.

Dans d'autres exemples non illustrés où les pixels de la matrice 300 sont organisés en groupe, et où chaque groupe de pixels 10 est isolé électriquement des autres groupes de pixels par une structure 304, la tension Vpixsub est par exemple appliquée à chaque portion du substrat 302 dans et sur laquelle est mis en œuvre un groupe de pixels 10.

De préférence, comme cela est illustré en , au moins une partie du reste du substrat 302, c’est-à-dire au moins une partie du substrat qui est isolée électriquement de la région du substrat 302 dans et sur laquelle est mise en œuvre la matrice 300, est polarisé à la masse GND. En effet, des circuits usuels mis en œuvre à partir de transistors MOS sont généralement disposés dans le reste du substrat 302 (à gauche en ), et la polarisation à la masse GND permet de ne pas modifier le fonctionnement de ces circuits.

La illustre le fonctionnement du capteur 3 de la selon un mode de réalisation. Plus particulièrement, la illustre la tension qui est appliquée, pour chaque pixel 10, à la portion du substrat comprenant ce pixel, selon que le capteur soit dans une phase d'intégration I ou dans une phase de lecture R.

Dans ce mode de réalisation, pour chaque pixel 10, la tension Vpixsub est appliquée à la portion du substrat comprenant ce pixel pendant toute la durée de fonctionnement du capteur, c’est-à-dire pendant toute la durée de chaque phase d'intégration I et pendant toute la durée de chaque phase de lecture R.

Pendant chaque phase d'intégration I, les signaux VTGmem1 et VTGmem2 de commande des grilles TGmem1 et TGmem2 des pixels 10 du capteur 3 sont commutés entre la masse GND et un potentiel de commande V3. Le potentiel V3 est déterminé de sorte qu'en mettant un signal VTGmem1 ou VTGmem2 au potentiel V3, la grille TGmem1 ou TGmem2 commandée par ce signal soit passante. En outre, la tension Vpixsub est déterminée de sorte qu'en mettant un signal VTGmem1 ou VTGmem2 à la masse GND, la grille TGmem1 ou TGmem2 commandée par ce signal soit bloquée. A titre d'exemple, le potentiel V3 est égal au potentiel V1 moins le potentiel V2.

Pendant chaque phase de lecture, les signaux VTGmem1 et VTGmem2 fournis aux grilles TGmem1 et TGmem2 des pixels 10 du capteur 3 sont maintenus à la masse GND, d'où il résulte que les grilles sont maintenues bloquées.

Dans l'exemple de la , les charges photogénérées utiles sont des électrons, et la tension Vpixsub est positive.

La illustre le fonctionnement du capteur 3 de la selon un autre mode de réalisation. Plus particulièrement, la illustre la tension qui est appliquée, pour chaque pixel 10, à la portion du substrat comprenant ce pixel, selon que le capteur soit dans une phase d'intégration I ou dans une phase de lecture R.

Dans ce mode de réalisation, pour chaque pixel 10, la tension Vpixsub est appliquée à la portion du substrat comprenant ce pixel pendant chaque phase d'intégration I, c’est-à-dire pendant toute la durée de chaque phase d'intégration I, et une tension Vpixsub' différente de la tension Vpixsub est appliquée à cette portion du substrat 302 pendant chaque phase de lecture R du pixel, c’est-à-dire pendant toute la durée de chaque phase de lecture R du pixel.

A titre d'exemple, les tensions Vpixsub et Vpixsub' sont fournies par le circuit BIAS. De préférence, le circuit BIAS comprend au moins un régulateur de tension à faible chute ("Low Drop Out" en anglais), ou LDO, par exemple de classe AB, configuré pour fournir les tensions Vpixsub et Vpixsub'.

Pour chaque pixel 10, les tensions Vpixsub (phase d'intégration I) et Vpixsub' (phase de lecture R) sont appliquées à la partie du substrat 302 comprenant ce pixel 10 par l'intermédiaire d'un circuit de commande de la matrice 300, par exemple similaire au circuit 204 décrit en relation avec la .

A titre d'exemple, le circuit BIAS est configuré pour fournir alternativement la tension Vpixsub pendant toute la durée de chaque phase d'intégration I, et la tension Vpixsub' pendant toute la durée de chaque phase de lecture R. Le circuit BIAS comprend alors, de préférence, un régulateur LDO, par exemple de classe AB, fournissant alternativement la tension Vpixsub et la tension Vpixsub'.

Selon un autre exemple, le circuit BIAS est configuré pour générer les tensions Vpixsub et Vpixsub' pendant toute la durée de fonctionnement du capteur 3. Le circuit BIAS comprend alors, de préférence, un régulateur LDO, par exemple de classe AB, fournissant la tension Vpixsub et un régulateur LDO, par exemple de classe AB, fournissant la tension Vpixsub'. Dans un tel exemple, soit le circuit BIAS est configuré pour fournir au circuit 204 la tension Vpixsub pendant chaque phase d'intégration et la tension Vpixsub' pendant chaque phase de lecture, soit pour fournir simultanément les deux tensions Vpixsub et Vpixsub' au circuit 204 qui est alors configuré pour appliquer la tension Vpixsub aux pixels pendant chaque phase d'intégration, et la tension Vpixsub' aux pixels pendant chaque phase de lecture.

A titre d'exemple, le circuit BIAS est en outre configuré pour tirer chacune des tensions Vpixsub et Vpixsub' à la masse GND lorsque le capteur est en veille ou n'est pas utilisé, c’est-à-dire en dehors des phases d'intégration et des phases de lecture. Cela permet de réduire la consommation du capteur lorsqu'il est en veille ou inutilisé.

Pendant chaque phase d'intégration I, les signaux VTGmem1 et VTGmem2 de commande des grilles TGmem1 et TGmem2 des pixels 10 du capteur 3 sont commutés entre la masse GND et le potentiel V3. Le potentiel V3 et la tension Vpixsub sont déterminés de la même façon que celle décrite en relation avec la .

En outre, la tension Vpixsub' est de préférence déterminée de sorte que, pour chaque pixel 10, pendant chaque phase de lecture R où cette tension Vpixsub' est appliquée à la région du substrat 302 ( ) comprenant ce pixel 10, les grilles de transfert TGmem1 et TGmem2 du pixel 10 soient maintenues bloquées en maintenant à la masse GND les signaux VTGmem1 et VTGmem2 fournis à ces grilles de transfert.

Dans l'exemple de la , les charges photogénérées utiles sont des électrons. La tension Vpixsub est alors positive et la tension Vpixsub' est positive ou nulle.

Dans l'exemple de la , la tension Vpixsub' est inférieure à la tension Vpixsub, toutefois, l'inverse est également possible.

La prévision de deux tensions Vpixsub et Vpixsub' différentes permet d'optimiser la polarisation de la portion du substrat 302 comprenant la matrice 300 de pixels 10 ( ) indépendamment pendant les phases d'intégration I et les phases de lecture R, par exemple de manière à diminuer la consommation du capteur 3 et/ou augmenter la qualité de l'image obtenue grâce au capteur 3.

La représente, de manière schématique et sous la forme de blocs, un exemple plus détaillé d'un mode de réalisation du capteur 3. Dans cet exemple, le capteur 3 comprend de nombreux éléments en commun avec le capteur 2 de la , et seules les différences entre ces capteurs sont ici mises en exergue.

Par rapport au capteur 2, dans le capteur 3, la matrice 200 de pixels 1 est remplacée par la matrice 300 de pixels 10, un seul pixel 10 étant représenté de manière très schématique en pour ne pas surcharger cette figure.

Par rapport au capteur 2, dans le capteur 3, le convertisseur de tension 210, la capacité C1 et l'inductance L1 sont configurés pour fournir le potentiel de commande V3 au lieu du potentiel V1, le potentiel V3 permettant, pour chaque pixel 10, de rendre passant la grille TGmem1, respectivement TGmem2, lorsque le signal VTGmem1, respectivement VTGmem2, reçu par ce pixel est au potentiel V3 et que la tension Vpixsub est appliquée à la partie du substrat 302 ( ) qui comprend ce pixel.

Par rapport au circuit 204 du capteur 2, le circuit 204 du capteur 3 est configuré pour commuter les signaux VTGmem1 et VTGmem2 entre la masse GND et le niveau de potentiel V3 qu'il reçoit du convertisseur 210.

Selon un mode de réalisation correspondant à ce qui a été décrit en relation avec la et illustré par la , le circuit 204 du capteur 3 est configuré pour appliquer, pour chaque pixel 10 et pendant toute la durée de fonctionnement du capteur 3, la tension Vpixsub qu'il reçoit du circuit BIAS à la région du substrat 302 ( ) qui comprend le pixel 10. Le circuit BIAS est par exemple configuré pour fournir la tension Vpixsub à partir de la tension Vsupply. Le circuit BIAS fait par exemple partie du circuit 206 du capteur 3.

Selon un autre mode de réalisation (non illustré) correspondant à ce qui a été décrit en relation avec la , le circuit 204 du capteur 3 est configuré pour appliquer, pour chaque pixel 10 et pendant toute la durée de chaque phase d'intégration I, la tension Vpixsub qu'il reçoit du circuit BIAS à la région du substrat 302 ( ) qui comprend ce pixel 10, et pour appliquer, pour chaque pixel 10 et pendant toute la durée de chaque phase de lecture R, la tension Vpixsub' qu'il reçoit du circuit BIAS à la région du substrat 302 qui comprend ce pixel 10. Le circuit BIAS est par exemple configuré pour fournir les tensions Vpixsub et Vpixsub' à partir de la tension Vsupply. A titre d'exemple, le circuit BIAS fait partie du circuit 206 du capteur 3.

Selon un mode de réalisation, le circuit BIAS comprend une capacité C, par exemple référencée à la masse GND, la capacité étant par exemple configurée pour filtrer les phénomènes transitoires sur la tension Vpixsub pouvant survenir pendant chaque phase d'intégration, suite aux commutations des signaux VTGmem1 et VTGmem2. A titre d'exemple, le circuit BIAS, et, plus généralement, le circuit 206, peuvent être mis en œuvre dans et sur le même substrat 302 ( ) que la matrice 300 de pixels 10 ou, en variante, dans et sur un autre substrat semiconducteur qui est ensuite empilé sur le substrat de la matrice 300 de pixels 10. Le circuit BIAS et sa capacité C peuvent être mis en œuvre dans et sur le même substrat semiconducteur, ou, en variante, la capacité C peut être un composant discret disposé à l'extérieur du substrat semiconducteur comprenant le reste du circuit BIAS.

Par rapport au capteur 2, le capteur 3 est dépourvu du convertisseur 212, de la capacité C2 et de l'inductance L2, ce qui le rend plus simple à mettre en œuvre, plus compact et moins cher. En effet, le circuit BIAS est moins complexe et moins encombrant à mettre en œuvre que le convertisseur 212 de type SMPS.

La représente, sous la forme d'un circuit, un exemple plus détaillé d'un pixel 10 du capteur de la ou de la .

Dans cet exemple, le pixel 10 est structurellement similaire, voire identique, au pixel 1 de la et seules les différences entre ces deux pixels sont ici mises en exergue.

Le pixel 10 diffère du pixel 1 essentiellement en ce que, au lieu d'appliquer le potentiel de masse GND au substrat du pixel, donc aux nœuds 100 et 108, la tension Vpixsub est appliquée au substrat du pixel, au moins pendant chaque phase d'intégration mise en œuvre par ce pixel 10.

Selon le mode de réalisation illustré en et correspondant à ce qui a été décrit en relation avec la , la tension Vpixsub est appliquée au substrat du pixel 10, donc aux nœuds 108 et 102, pendant toute la durée de fonctionnement du capteur, c’est-à-dire pendant chaque phase d'intégration et pendant chaque phase de lecture.

Selon un autre mode de réalisation non illustré et correspondant à ce qui a été décrit en relation avec la , la tension Vpixsub est appliquée au substrat du pixel 10, donc aux nœuds 108 et 102, pendant chaque phase d'intégration mise en œuvre par le pixel 10, et la tension Vpixsub' est appliquée au substrat du pixel 10, donc aux nœuds 108 et 102, pendant chaque phase de lecture mise en œuvre par ce pixel 10.

Bien que cela ne soit pas détaillé ici, la personne du métier est en mesure d'adapter les valeurs des potentiels VRST et Vdd ainsi que les niveaux des signaux TGread1, TGread2, Rd, VAB, et RST en fonction de la tension Vpixsub, et le cas échéant de la tension Vpixsub', pour que le pixel 10 de la fonctionne de manière similaire au pixel 1 de la . A titre d'exemple, tous les niveaux de potentiels fournis au pixel 10 sont égaux aux niveaux de potentiels correspondants fournis au pixel 1 auxquels le potentiel V2 a été soustrait.

Selon un mode de réalisation, comme cela est illustré en , une capacité Cmim, de préférence de type Métal-Isolant-Métal, est connectée entre le nœud de détection SN du circuit de sortie 110 et un nœud 700 mis à la masse GND. Cela permet de relâcher les contraintes sur le fonctionnement du circuit BIAS. La personne du métier est en mesure d'adapter ce mode de réalisation au cas d'un circuit de sortie 110 comprenant plus d'un nœud SN de détection, par exemple en prévoyant que, pour chaque nœud SN, une capacité Cmim soit connectée entre ce nœud SN et le nœud 700. La personne du métier est également en mesure d'adapter ce mode de réalisation au cas où le nœud 700 n'est pas à la masse GND mais à un autre niveau de potentiel, par exemple le potentiel Vpixsub, voire au cas où la valeur du potentiel sur le nœud 700 peut être différente selon que le pixel est en train d'être lu ou non.

Bien que l'on ait décrit un pixel 10 comprenant deux ensembles E1 et E2, la personne du métier est en mesure d'adapter les modes de réalisation et variantes décrits à un pixel 10 comprenant plus de deux ensembles identiques d'une zone mémoire et d'une grille de transfert reliant la zone PD à la zone mémoire de l'ensemble considéré.

En outre, bien que l'on ait décrit des modes de réalisation et variantes dans lesquels chaque zone mémoire est une diode pincée, ou mémoire pincée, la personne du métier est en mesure d'adapter ces modes de réalisation et variantes au cas où chaque zone mémoire est une capacité, par exemple en modifiant le circuit 110. Dit autrement, la personne du métier est en mesure d'adapter les modes de réalisation et variantes décrits dans le cas d'un pixel 10 dans le domaine des charges ("charge domain pixel" en anglais) au cas d'un pixel 10 dans le domaine des tensions ("voltage domain pixel" en anglais).

De plus la personne du métier est en mesure d'adapter les modes de réalisation et variantes décrits dans le cas où les charges photogénérées utiles sont des trous, et non pas des électrons. En particulier, dans ce cas, le potentiel V3 et la tension Vpixsub sont négatifs, la tension Vpixsub', lorsqu'elle est prévue, étant négative ou nulle.

Par ailleurs, les modes de réalisation et variantes décrits ne se limitent pas à l'exemple de circuit 110 décrit en relation avec la . La personne du métier est en mesure de prévoir d'autres circuits de sortie du pixel 10, par exemple un circuit 110 comprenant un premier nœud de détection SN associé à la zone mémoire mem1 et relié à une première ligne Vx par un premier ensemble d'un transistor 116 monté en source suiveuse et d'un transistor de sélection 112, et un deuxième nœud de détection SN associé à la zone mémoire mem2 et relié à une deuxième ligne Vx par un deuxième ensemble d'un transistor 116 monté en source suiveuse et d'un transistor de sélection 112.

Divers modes de réalisation et variantes ont été décrits. La personne du métier comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaîtront à la personne du métier.

Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de la personne du métier à partir des indications fonctionnelles données ci-dessus.

Claims (15)

1. Capteur d'image (3) comprenant :
   une matrice (300) de pixels (10) disposée dans et sur une région d'un substrat semiconducteur (302) isolée électriquement du reste du substrat (302) par des tranchées d'isolation (304) traversant le substrat (302), chaque pixel (10) comprenant une zone de photoconversion (PD) et au moins deux ensembles (E1, E2) comprenant chacun une zone mémoire (mem1, mem2) et une grille de transfert (TGmem1, TGmem2) reliant la zone mémoire à la zone de photoconversion ; et
   un circuit (204) configuré pour appliquer, pour chaque pixel (10) et au moins pendant chaque phase d'intégration (I), une tension de polarisation (Vpixsub) différente de la masse (GND) à une partie du substrat (302) dans et sur laquelle est disposé le pixel.
2. Capteur selon la revendication 1, dans lequel, la tension de polarisation (Vpixsub) est déterminée de sorte que, pour chaque ensemble (E1, E2) de chaque pixel (10), la grille de transfert (TGmem1, TGmem2) de l'ensemble (E1, E2) soit bloquée lorsque la tension de polarisation (Vpixsub) est appliquée à la partie du substrat (302) dans et sur laquelle est disposé le pixel (10) et la masse (GND) est appliquée à ladite grille de transfert (TGmem1, TGmem2).
3. Capteur selon la revendication 1 ou 2, dans lequel au moins une partie du reste du substrat (302) est configurée pour être polarisée à la masse (GND).
4. Capteur selon l'une quelconque des revendications 1 à 3, dans lequel chaque pixel (10) comprend au moins un nœud de détection (SN) connecté à une électrode d'une capacité (Cmim), de préférence de type Métal-Isolant-Métal, l'autre électrode de la capacité étant connectée à la masse (GND).
5. Capteur selon l'une quelconque des revendications 1 à 4, dans lequel le circuit (204) est configuré pour commander, pour chaque grille de transfert (TGmem1, TGmem2) de chaque ensemble (E1, E2) de chaque pixel (10), une mise à l'état passant de la grille de transfert en appliquant un potentiel de commande (V3) à ladite grille de transfert, et une mise à l'état bloqué en appliquant la masse (GND) à ladite grille de transfert.
6. Capteur selon la revendication 5, comprenant une alimentation à découpage (210) configurée pour fournir le potentiel de commande (V3).
7. Capteur selon la revendication 6, dans lequel l'alimentation à découpage (210) est mise en œuvre hors du substrat (302).
8. Capteur selon l'une quelconque des revendications 1 à 7, dans lequel ledit circuit (204) est configuré, pour chaque pixel (10), pour appliquer ladite tension de polarisation (Vpixsub) à la partie du substrat (302) dans et sur laquelle est disposé le pixel (10) pendant toute la durée de fonctionnement du capteur (3).
9. Capteur selon l'une quelconque des revendications 1 à 8, comprenant un autre circuit (206, BIAS) configuré pour recevoir une tension d'alimentation (Vsupply) et pour générer ladite tension de polarisation (Vpixsub) à partir de la tension d'alimentation, cet autre circuit (206, BIAS) comprenant de préférence un régulateur à faible chute, LDO, par exemple de classe AB, configuré pour fournir la tension de polarisation (Vpixsub).
10. Capteur selon l'une quelconque des revendications 1 à 7, dans lequel ledit circuit (204) est configuré, pour chaque pixel (10), pour appliquer une autre tension de polarisation (Vpixsub') à la partie du substrat (302) dans et sur laquelle est disposé le pixel (10) pendant chaque phase de lecture (R) du pixel (10).
11. Capteur selon la revendication 10, dans lequel, l'autre tension de polarisation (Vpixsub') est déterminée de sorte que, pour chaque ensemble (E1, E2) de chaque pixel (10), chaque grille de transfert (TGmem1, TGmem2) de l'ensemble (E1, E2) soit bloquée lorsque l'autre tension de polarisation (Vpixsub') est appliquée à la partie du substrat dans et sur laquelle est disposé le pixel (10) et la masse (GND) est appliquée à ladite grille de transfert (TGmem1, TGmem2).
12. Capteur selon la revendication 10 ou 11, comprenant un autre circuit (BIAS, 206) configuré pour recevoir une tension d'alimentation (Vsupply) et pour générer, à partir de la tension d'alimentation, ladite tension de polarisation (Vpixsub) et ladite autre tension de polarisation (Vpixsub').
13. Capteur selon la revendication 12, dans lequel cet autre circuit (BIAS, 206) comprend au moins un régulateur à faible chute, LDO, par exemple de classe AB, configuré pour fournir la tension de polarisation (Vpixsub) et l'autre tension de polarisation (Vpixsub').
14. Capteur selon l'une quelconque des revendications 1 à 13, dans lequel chaque grille de transfert (TGmem1, TGmem2) de chaque ensemble (E1, E2) de chaque pixel (10) est à canal enterré.
15. Capteur selon l'une quelconque des revendications 1 à 14, dans lequel le capteur est de type temps de vol indirect.