FR3105576A1

FR3105576A1 - Pixel à faible bruit pour capteur d'image

Info

Publication number: FR3105576A1
Application number: FR1915093A
Authority: FR
Inventors: Gaelle PALMIGIANI
Original assignee: Commissariat a lEnergie Atomique CEA; Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Current assignee: Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Priority date: 2019-12-20
Filing date: 2019-12-20
Publication date: 2021-06-25
Anticipated expiration: 2039-12-20
Also published as: CN113099142A; IL279456A; EP4167587A1; FR3105576B1; US20240089624A1; US11863890B2; EP3840365A1; EP3840365B1; US20210195126A1; IL279456B1

Abstract

Pixel à faible bruit pour capteur d’image La présente description concerne un circuit de pixel comprenant : un élément de détection de lumière (PD) ; un premier transistor (MSF) ayant son nœud de commande couplé à un nœud de détection (SN) et sa source couplée à un chemin de lecture du circuit de pixel ; et un circuit de correction de tension de réinitialisation (202) comprenant : un premier commutateur (S1) agencé pour coupler sélectivement un nœud d’entrée (IP) du circuit de correction de tension de réinitialisation (202) à un nœud de correction (CN), le nœud d’entrée (IP) étant connecté au nœud de détection (SN) ou à la source du premier transistor (MSF), le nœud de correction (CN) étant couplé par une capacité (CCN) au nœud de détection (SN) ; et un deuxième commutateur (S2) agencé pour coupler sélectivement le nœud de correction (CN) à une tension de réinitialisation (VRST, VRST2). Figure pour l'abrégé : Fig. 2

Description

Pixel à faible bruit pour capteur d’image

La présente description concerne de façon générale le domaine des capteurs d’images, et en particulier des circuits de pixels de capteurs d’images et des procédés pour réinitialiser de tels circuits de pixels.

Des pixels de capteurs d’images comprennent en général une photodiode, ou un autre type de photodétecteur, qui produit un courant en intégrant de la lumière incidente reçue de la scène d’image. Pendant la période d’intégration, ce courant est tiré d’un nœud de détection du pixel, qui voit ainsi une chute de sa tension, cette chute de tension étant proportionnelle à la quantité de lumière reçue.

La tension au niveau du nœud de détection est en général initialisée à un niveau de tension de réinitialisation au début de la période d’intégration. Toutefois, ce niveau de tension de réinitialisation contient du bruit thermique, qui est un type de bruit blanc, provoqué par des variations de la résistance à l’état passant, ou état ON, du transistor de réinitialisation qui est utilisé pour appliquer la tension de réinitialisation au nœud de détection.

Une solution courante pour réduire ce bruit thermique est la technique à double échantillonnage corrélé (CDS). Celle-ci implique l’échantillonnage de deux niveaux de tension, un niveau de référence correspondant au niveau de tension de réinitialisation présent sur le nœud de détection avant le début de la période d’intégration, et la tension de pixel finale présente sur le nœud de détection à la fin de la période d’intégration. En soustrayant la tension de pixel finale du niveau de référence, la chute de tension provoquée par la lumière incidente peut être déterminée. En outre, comme ces deux niveaux de tension contiennent la composante de bruit thermique, le bruit thermique va être au moins partiellement annulé par la soustraction.

Toutefois un inconvénient de la technique CDS est qu’elle conduit soit à une opération de lecture plus longue, soit à l’utilisation d’une matrice de condensateurs mémoires à l’extérieur de la matrice de capteurs d’image afin de mémoriser les niveaux de tension de réinitialisation, soit à l’utilisation d’une photodiode pincée et d’une porte de transfert entre la photodiode et le nœud de détection, c’est-à-dire ce qu’on appelle un pixel 4T muni de quatre transistors.

Il existe un besoin dans la technique d’une solution alternative permettant une réduction du bruit thermique tout en évitant un ou plusieurs des inconvénients de l’approche CDS.

Des modes de réalisation de la présente description visent à répondre au moins partiellement à un ou plusieurs besoins de l’art antérieur.

Un circuit de pixel comprenant : un élément de détection de lumière ; un premier transistor ayant son nœud de commande couplé à un nœud de détection et sa source couplée à un chemin de lecture du circuit de pixel ; et un circuit de correction de tension de réinitialisation comprenant : un premier commutateur agencé pour coupler sélectivement un nœud d’entrée du circuit de correction de tension de réinitialisation à un nœud de correction, le nœud d’entrée étant connecté au nœud de détection ou à la source du premier transistor, le nœud de correction étant couplé par une capacité au nœud de détection ; et un deuxième commutateur agencé pour coupler sélectivement le nœud de correction à une tension de réinitialisation.

Selon un mode de réalisation, l’élément de détection de lumière est une photodiode non pincée.

Selon un mode de réalisation, le circuit de pixel comprend en outre un commutateur de réinitialisation couplant le nœud de détection à une autre tension de réinitialisation.

Selon un mode de réalisation, la capacité couplant le nœud de correction au nœud de détection est mise en œuvre par un condensateur.

Selon un mode de réalisation, la capacité couplant le nœud de correction au nœud de détection est mise en œuvre au moins partiellement par une capacité présente entre le nœud de commande du premier transistor et un substrat du premier transistor.

Selon un mode de réalisation, le premier transistor est formé dans une première région du type de conductivité N ou P, la première région étant isolée d’un substrat du circuit de pixel.

Selon un mode de réalisation, la première région est du type de conductivité opposé à celui du substrat du circuit de pixel.

Selon un mode de réalisation, la première région est du même type de conductivité que le substrat du circuit de pixel, et est isolée du substrat du circuit de pixel par une deuxième région formée avec le type de conductivité opposé à celui de la première région.

Selon un mode de réalisation, la capacité couplant le nœud de correction au nœud de détection est partiellement mise en œuvre par un condensateur couplé entre le nœud de commande du premier transistor et un substrat du premier transistor.

Selon un mode de réalisation, le nœud d’entrée du circuit de correction de tension de réinitialisation est connecté au nœud de détection.

Selon un mode de réalisation, le nœud d’entrée du circuit de correction de tension de réinitialisation est connecté à la source du premier transistor.

Selon un autre aspect, on prévoit un capteur d’image comprenant : une matrice des circuits de pixels susmentionnés ; et un circuit de commande agencé pour générer un premier signal de commande pour rendre le premier commutateur conducteur pendant que la tension de réinitialisation, ou une autre tension de réinitialisation, est appliquée au nœud de détection.

Selon un mode de réalisation, le circuit de commande est en outre agencé pour générer le premier signal de commande afin de rendre le premier commutateur non conducteur et pour générer un deuxième signal de commande pour rendre le deuxième commutateur conducteur afin d’appliquer la tension de réinitialisation au nœud de correction et corriger ainsi le niveau de tension de réinitialisation présent sur le nœud de détection.

Selon un autre aspect, on prévoit un procédé de réinitialisation d’une tension au niveau d’un nœud de détection d’un circuit de pixel, le procédé comprenant : coupler, en utilisant un premier commutateur du circuit de pixel, un nœud d’entrée d’un circuit de correction de tension de réinitialisation à un nœud de correction, le nœud d’entrée étant connecté au nœud de détection ou à la source d’un premier transistor, le nœud de correction étant couplé par un condensateur au nœud de détection, le nœud de détection étant couplé à un élément de détection de lumière, le premier transistor ayant son nœud de commande couplé à un nœud de détection et sa source couplée à un chemin de lecture du circuit de pixel ; et coupler, en utilisant un deuxième commutateur, le nœud de correction à une tension de réinitialisation.

Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles:

la figure 1 est un schéma électrique d’un circuit de pixel 3T d’un capteur d’image qui a été proposé ;

la figure 2 est un schéma électrique d’un circuit de pixel selon un exemple de réalisation de la présente description ;

la figure 3 est un schéma électrique d’un circuit de pixel selon un autre exemple de réalisation de la présente description ;

la figure 4 est un organigramme représentant des étapes dans un procédé de réinitialisation du nœud de détection d’un circuit de pixel à un niveau de tension de réinitialisation selon un exemple de réalisation de la présente description ;

la figure 5 est un schéma électrique d’un circuit de pixel selon un autre exemple de réalisation de la présente description ;

la figure 6 est un chronogramme représentant un exemple de signaux dans le circuit de pixel de la figure 5 ;

la figure 7 est un schéma électrique d’un circuit de pixel selon un autre exemple de réalisation de la présente description ;

la figure 8 est une vue en coupe d’une partie d’un circuit de pixel comprenant un substrat de type P et un transistor à source suiveuse à canal N ;

la figure 9 est une vue en coupe d’une partie d’un circuit de pixel comprenant un substrat de type P et un transistor à source suiveuse comportant un puits de type N isolé ;

la figure 10 est une vue en coupe d’une partie d’un circuit de pixel comprenant un substrat de type P et un transistor à source suiveuse comportant un puits de type P isolé ;

la figure 11 est une vue en coupe d’une partie d’un circuit de pixel comprenant un substrat de type N et un transistor à source suiveuse comportant un puits de type P isolé ;

la figure 12 est une vue en coupe d’une partie d’un circuit de pixel comprenant un substrat de type N et un transistor à source suiveuse comportant un puits de type N isolé ;

la figure 13 est un schéma électrique d’un circuit de pixel selon un autre exemple de réalisation de la présente description ;

la figure 14 est un chronogramme représentant un exemple de signaux dans le circuit de pixel de la figure 13 ;

la figure 15 est un schéma électrique d’un circuit de pixel selon un autre exemple de réalisation de la présente description ;

la figure 16 est un schéma électrique d’un circuit de pixel selon un autre exemple de réalisation de la présente description ;

la figure 17 est un chronogramme représentant un exemple de signaux dans le circuit de pixel de la figure 16 ;

la figure 18 est un schéma électrique d’un circuit de pixel selon un autre exemple de réalisation de la présente description ;

la figure 19 est un schéma électrique d’un circuit de pixel selon encore un autre exemple de réalisation de la présente description ; et

la figure 20 est un schéma électrique d’un circuit de pixel selon encore un autre exemple de réalisation de la présente description.

De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques.

Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, des matrices de pixels constituées de circuits de pixels, et des circuits de lecture de colonnes de telles matrices de pixels sont bien connus dans la technique, et n’ont pas été décrits en détail.

Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments couplés entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés par l'intermédiaire d'un ou plusieurs autres éléments.

Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures.

Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10% près, de préférence à 5% près.

La figure 1 est un schéma électrique d’un circuit de pixel 100 d’un capteur d’image qui a été proposé. Le circuit de pixel 100 comprend un photodétecteur PD, comme une photodiode non pincée ayant sa cathode connectée à un nœud de détection SN. Le circuit de pixel 100 est un pixel 3T qui peut être mis en œuvre en utilisant trois transistors. L’un de ces transistors est un transistor à source suiveuse MSF ayant sa grille connectée au nœud de détection SN, son drain connecté à un rail de tension d’alimentation VSF, et sa source couplée à une ligne de colonne Vx par l’intermédiaire d’un commutateur de lecture SRD, qui est en général mis en œuvre par un seul transistor. La ligne de colonne Vx conduit un courant ICOL grâce à une source de courant formée par un transistor MCS couplant la ligne de colonne Vx à un rail de masse et ayant sa grille contrôlée par une tension de polarisation VBIAS. En outre, le nœud de détection SN est couplé à un autre rail de tension d’alimentation VRST1, par l’intermédiaire d’un commutateur de réinitialisation SRST, qui est aussi en général mis en œuvre par un seul transistor. Le commutateur de lecture SRD est contrôlé par un signal de lecture RD, et le commutateur de réinitialisation SRST est contrôlé par un signal de réinitialisation RST.

En fonctionnement, pendant une opération de réinitialisation du circuit de pixel 100, une tension VRST1 sur le rail d’alimentation VRST1 est appliquée au nœud de détection SN par l’intermédiaire du commutateur SRST. Pendant une phase d’intégration, le commutateur SRST est ensuite ouvert de sorte que la lumière incidente est intégrée par la photodiode PD et convertie en un courant photonique qui décharge le nœud de détection SN. À la fin de la période d’intégration, une tension finale Vfin_integ présente sur le nœud de détection SN peut être lue par l’intermédiaire du transistor à source suiveuse MSF en activant le commutateur SRD.

Toutefois il y a un problème en ce que le transistor mettant en œuvre le commutateur SRST va avoir une résistance à l’état passant, ON, pendant l’opération de réinitialisation qui varie en raison du bruit thermique. Par conséquent, lorsque le commutateur SRST est ouvert à la fin de l’opération de réinitialisation, ce bruit thermique est échantillonné, ce qui amène la tension VRST1+Vnoise à être mémorisée au niveau du nœud de détection SN, où Vnoise est le bruit thermique. Ce bruit thermique est aussi connu sous le nom de bruit de réinitialisation ou bruit kTC, et peut être exprimé, en V/√Hz, sous la forme : où K est la constante de Boltzmann, T est la température et C est la capacité d’échantillonnage équivalente présente au niveau du nœud de détection SN.

Le bruit kTC dégrade de manière significative la sensibilité du pixel, ainsi que son rapport signal sur bruit (SNR).

La figure 2 est un schéma électrique d’un circuit de pixel 200 selon un exemple de réalisation de la présente description.

Le circuit de pixel 200 comporte certains éléments en commun avec le circuit de pixel 100 de la figure 1, et ces éléments ne seront pas décrits de nouveau détail. En particulier, le circuit de pixel 200 comprend un photodétecteur PD, un nœud de détection SN, un transistor à source suiveuse MSF et un commutateur de lecture SRD.

Le photodétecteur PD est représentée en figure 2 sous forme d’une photodiode, et est dans cet exemple mis en œuvre par une photodiode non pincée. Toutefois, dans des variantes de réalisation, le photodétecteur PD pourrait être d’un autre type de photodétecteur, comme un détecteur pyroélectrique ou un dispositif organique, y compris ceux constitués de composés semi-conducteurs du groupe III-V ou du groupe II-VI.

Le transistor à source suiveuse MSF est un transistor MOS à canal N (NMOS) dans l’exemple de la figure 2. En outre, le pixel 200 est couplé par l’intermédiaire du commutateur de lecture SRD à une ligne de colonne Vx qui est par exemple commune pour une colonne des pixels 200. La ligne de colonne Vx est par exemple couplée à une source de courant qui, comme dans l’exemple de la figure 1, est mise en œuvre par un transistor MOS à canal N (NMOS) contrôlé par une tension de polarisation VBIAS.

La capacité équivalente CPD du photodétecteur est représentée par des lignes en trait interrompu en figure 2, et a par exemple une valeur comprise entre 1 et 10 fF, et par exemple de sensiblement 3 fF dans un exemple. Le commutateur de réinitialisation SRST est optionnel dans le mode de réalisation de la figure 2, comme on va le l’expliquer plus en détail ci-après, et couple le nœud de détection SN à un rail de tension à la tension de réinitialisation VRST ou VRST1.

Le circuit de pixel 200 comprend en outre un circuit de correction de tension de réinitialisation 202, qui est agencé pour retirer au moins partiellement le bruit kTC généré au niveau du nœud de détection SN pendant l’opération de réinitialisation. Le circuit 202 comprend par exemple des commutateurs S1 et S2.

Comme cela est représenté par des lignes en trait interrompu en figure 2, le commutateur S1 a l’un de ses nœuds connecté à un nœud d’entrée IP du circuit 202, et ce nœud d’entrée IP est soit connecté directement au nœud de détection SN, soit il est couplé au nœud de détection SN par l’intermédiaire de la source du transistor MSF. En effet, la source du transistor MSF reproduit la tension au niveau du nœud de détection SN avec un décalage Vt, correspondant à la tension de seuil du transistor MSF.

L’autre nœud du commutateur S1 est couplé, par exemple connecté, à un nœud de correction CN. Le commutateur S1 est contrôlé par un signal de tension MEM.

Le nœud de correction CN est couplé au nœud de détection SN par une capacité CCN. Comme on va l’expliquer plus en détail ci-après, dans certains modes de réalisation la capacité CCN est mise en œuvre par un condensateur couplé, par exemple connecté, entre le nœud de correction CN et le nœud de détection SN, tandis que dans d’autres modes de réalisation la capacité CCN est mise en œuvre par la capacité de grille du transistor à source suiveuse MSF. Cette capacité est par exemple comprise entre 1 et 500 fF et par exemple comprise entre 10 et 50 fF. En général, plus la capacité CCN est grande, plus le gain pendant la correction de bruit kTC se rapproche de 1.

Le nœud de correction CN est aussi couplé, par exemple connecté, à un nœud du commutateur S2, dont l’autre nœud est couplé, par exemple connecté, à un rail de tension d’alimentation à la tension de réinitialisation VRST ou à un autre niveau VRST2. En effet, comme cela est expliqué plus en détail ci-après, dans certains modes de réalisation, la réinitialisation du nœud de détection SN à la tension de réinitialisation VRST est réalisée par l’intermédiaire des commutateurs S1 et S2, ce qui signifie que le commutateur de réinitialisation SRST peut être omis. En variante, si le commutateur de réinitialisation SRST est présent et le commutateur S1 est connecté à la source du transistor MSF, la tension du rail de tension de réinitialisation est référencée VRST1 et le deuxième niveau de tension VRST2 est utilisé pour le commutateur S2. Comme cela sera clair d’après la description faite ci-après, la tension VRST2 est par exemple égale à VRST1-Vt, où Vt est la tension de seuil du transistor MSF. Le commutateur S2 est par exemple contrôlé par un signal de tension SUB.

Les commutateurs SRST, SRD, S1 et S2 dans le mode de réalisation de la figure 2 sont par exemple mis en œuvre par des transistors NMOS.

La figure 2 illustre en outre un circuit de commande (CTRL) 204 qui produit les signaux de tension RST, MEM, SUB et RD pour contrôler les commutateurs SRST (s’il est présent), S1, S2 et SRD respectivement. Ce circuit de commande 204 fait par exemple partie d’un dispositif de pilotage de rangée d’une matrice de pixels comprenant une pluralité des pixels 200, et les signaux de tension RST, MEM, SUB et RD sont par exemple fournis sur des lignes de commande correspondantes qui sont communes pour chaque rangée de la matrice de pixels. Cela permet par exemple un fonctionnement à obturateur en rouleau dans lequel des rangées sont activées en séquence, comme cela est connu de la personne du métier.

La figure 3 est un schéma électrique d’un circuit de pixel 300 selon un autre exemple de réalisation de la présente description. Le circuit de pixel 300 est très similaire au circuit de pixel 200, excepté que le transistor à source suiveuse MSF en figure 3 est mis en œuvre par un transistor MOS à canal P (PMOS). Ainsi, le rail de tension d’alimentation VSF est remplacé par un rail de tension d’alimentation VSS, et la source de courant de la colonne est mise en œuvre par un transistor PMOS MCS couplé à un rail d’alimentation VDD.

Les commutateurs SRST, SRD, S1 et S2 dans le mode de réalisation de la figure 3 sont par exemple mis en œuvre par des transistors PMOS.

On va maintenant décrire le fonctionnement des circuits de pixels 200 et 300 des figures 2 et 3 plus en détail en faisant référence à la figure 4.

La figure 4 est un organigramme représentant des étapes dans un procédé de réinitialisation du nœud de détection d’un circuit de pixel à un niveau de tension de réinitialisation selon un exemple de réalisation de la présente description. Le procédé de la figure 4 est par exemple mis en œuvre avant chaque période d’intégration d’un pixel, et est par exemple mis en œuvre par le circuit de commande 204 qui contrôle par exemple des rangées entières de pixels d’un capteur d’image à la fois.

Dans une étape 401, la tension de réinitialisation VRST est appliquée au nœud de détection SN et au nœud de correction CN du pixel. Par exemple, si le commutateur SRST est présent, cela est obtenu en rendant conducteurs les commutateurs SRST et S1, pendant que le commutateur de lecture SRD reste non conducteur. Dans le cas où le commutateur SRST n’est pas présent, le commutateur S1 est par exemple connecté au nœud de détection plutôt qu’à la source du transistor MSF, et cette opération implique de rendre conducteur les deux commutateurs S1 et S2, avec le commutateur S2 couplé au rail de tension d’alimentation VRST. Dans tous les cas, la tension VSN sur le nœud de détection SN devient par exemple égale à la tension de réinitialisation VRST. La tension VCN sur le nœud de correction CN est par exemple aussi égale au niveau de tension VRST si le commutateur S1 est connecté au nœud de détection SN, ou au niveau de tension VRST1-Vt si le commutateur S1 est connecté à la source du transistor MSF, où Vt est la tension de seuil du transistor MSF.

Dans une étape 402, la tension de réinitialisation est déconnectée. Par exemple, si le commutateur SRST est présent, cela est obtenu en rendant non conducteur le commutateur SRST. Si le commutateur SRST n’est pas présent, cela est obtenu en rendant non conducteur le commutateur S2. Dans tous les cas, cela amène par exemple la tension VSN présente sur le nœud de détection SN à devenir égale à VRST+VkTC ou à VRST1+VkTC, où VkTC est le bruit kTC. La tension sur le nœud de correction CN devient aussi égale à VRST+VkTC dans le cas où le commutateur S1 est connecté au nœud de détection SN, ou à VRST1+VkTC-Vt dans le cas où le commutateur S1 est connecté à la source du transistor MSF.

Dans une étape 403, le nœud de correction CN est déconnecté du nœud de détection SN. Cela est par exemple obtenu en rendant non conducteur le commutateur S1. Cela provoque un couplage parasite provoquant une variation de tension dV sur chaque côté du commutateur S1. Le nœud de correction CN et le nœud de détection SN mémorisent ainsi tous les deux un niveau de tension VRST+VkTC+dV dans le cas où le commutateur S1 est connecté au nœud de détection SN. Dans le cas où le commutateur S1 est connecté à la source du transistor MSF, le nœud de correction CN mémorise le niveau de tension VRST1+VkTC-Vt+dV, et le nœud de détection SN mémorise le niveau de tension VRST1+VkTC+dV.

Dans une étape 404, une tension de référence est appliquée au nœud de correction CN en rendant conducteur le commutateur S2. Le couplage des nœuds CN et SN par le condensateur CCN, et l’absence de courant dans ce condensateur, amènent les deux nœuds CN et SN à suivre la même variation de tension que celle vue par le nœud CN, amenant la tension VSN présente sur le nœud de détection SN à devenir égale au niveau VRST dans le cas où le commutateur S1 est connecté au nœud de détection SN, ou au niveau VRST2+Vt dans le cas où le commutateur S1 est connecté à la source du transistor MSF. Ainsi, la composante de bruit VkTC est supprimée.

On va décrire maintenant divers autres modes de réalisation de circuits de pixels similaires à ceux des figures 2 et 3 en faisant référence aux figures 5 à 20. Dans les divers schémas de circuits, les éléments communs avec les modes de réalisation des figures 2 et 3 portent les mêmes références numériques.

La figure 5 est un schéma électrique d’un circuit de pixel 500 selon un autre exemple de réalisation de la présente description.

Dans le circuit de pixel 500 de la figure 5, le transistor à source suiveuse MSF est un transistor NMOS. En outre, le circuit 500 comprend par exemple le commutateur de réinitialisation SRST couplant le nœud de détection SN au rail de tension d’alimentation VRST1, le circuit 500 comprend un condensateur C1 mettant en œuvre la capacité CCN, et le nœud de correction CN est couplé à la source du transistor à source suiveuse MSF.

Dans certains modes de réalisation, le condensateur C1 a une capacité comprise entre 10 et 500 fF, et par exemple comprise entre 10 et 50 fF. Dans un exemple, le condensateur C1 a une capacité d’environ 20 fF.

La figure 6 est un chronogramme représentant un exemple de signaux RST, MEM, SUB et RD dans le circuit de pixel 500 de la figure 5 pendant une opération de réinitialisation, en supposant que les commutateurs SRST, S1, S2 et SRD sont des transistors NMOS. La figure 6 représente aussi des exemples des tensions VSN et VCN présentes sur le nœud de détection SN et le nœud de correction CN respectivement.

Initialement, avant le début de l’opération de réinitialisation, les signaux RST, MEM et SUB sont tous par exemple à un état bas, impliquant que les commutateurs SRST, S1 et S2 sont non conducteurs, et le signal RD est à un état haut, impliquant que le commutateur SRD est conducteur.

À un instant t0, le signal de réinitialisation RST passe par exemple à un état haut, rendant conducteur le commutateur de réinitialisation RST. Ensuite, à un instant t1, le signal MEM passe par exemple à l’état haut, commençant une phase PH1, pendant laquelle les deux signaux RST et MEM sont à l’état haut, et le signal SUB est à l’état bas. Cela implique que les commutateurs SRST et S1 sont conducteurs. Cette phase PH1 correspond à l’étape 401 de la figure 4 décrite précédemment. La tension VSN sur le nœud SN et ainsi égale au niveau VRST1, et la tension VCN sur le nœud de correction CN est égale à VRST1-Vt.

À un instant t2, le signal de lecture RD descend par exemple à l’état bas.

À un instant t3, le signal de réinitialisation RST descend à l’état bas, démarrant une phase suivante PH2 pendant laquelle le nœud de détection SN est isolé du rail de tension VRST1, et le commutateur S1 reste conducteur. Cette phase PH2 correspond à l’étape 402 de la figure 4 décrite précédemment, et dans cet exemple la tension VSN au niveau du nœud de détection SN descend à VRST1+VkTC, où VkTC est une tension négative dans l’exemple de la figure 6, mais pourrait être positive dans d’autres exemples, et la tension VCN sur le nœud de correction CN descend à VRST1+VkTC-Vt.

À un instant t4, le signal MEM descend à l’état bas, commençant une phase PH3, pendant laquelle une tension VRST1+VkTC-Vt+dV est mémorisée sur le nœud de correction CN, et une tension VRST1+VkTC+dV est mémorisée sur le nœud de détection SN. Cette phase PH3 correspond à l’étape 403 de la figure 4 décrite précédemment.

Pendant la phase PH3, à un instant t5, le signal de lecture RD passe par exemple à l’état haut, en préparation pour l’opération de lecture.

À un instant t6, le signal SUB est amené à l’état haut, démarrant une phase finale PH4 de l’opération de réinitialisation. Cela amène la tension VCN présente sur le nœud de correction CN à devenir égale à VRST2 et la tension VSN présente sur le nœud de détection SN à devenir égale à VRST2+Vt. Les signaux SUB et RD restent ensuite par exemple à l’état haut pendant une période d’intégration suivante.

Bien que dans l’exemple de la figure 6, le signal de lecture RD soit bas pendant la phase PH2, dans des variantes de réalisation il pourrait rester haut pendant toute l’opération de réinitialisation, ce qui implique que le commutateur de lecture SRD reste conducteur pendant toute l’opération de réinitialisation.

La figure 7 est un schéma de circuit du circuit de pixel 700 selon un autre exemple de réalisation de la présente description.

Dans le circuit de pixel 700 de la figure 7, le transistor à source suiveuse MSF est un transistor NMOS. En outre, le circuit 700 comprend par exemple le commutateur de réinitialisation SRST couplant le nœud de détection SN au rail de tension d’alimentation VRST1. Toutefois, il n’y a pas de condensateur C1 dans le mode de réalisation de la figure 7. Au lieu de cela, la grille du transistor à source suiveuse MSF assure la capacité CCN. Par exemple, le transistor MSF est un dispositif formé dans un substrat (en anglais "bulk device"), et ce substrat est une région isolée. La capacité CCN dans ce cas est par exemple comprise entre 1 et 50 fF, et par exemple comprise entre 4 et 20 fF.

Ainsi, dans le circuit de pixel 700, le nœud de correction CN est couplé, par exemple connecté, au substrat du transistor MSF, et est ainsi couplé au nœud de détection SN par la capacité CCN du transistor MSF. Comme dans les modes de réalisation précédents, le nœud de correction CN est aussi couplé au nœud de détection SN par l’intermédiaire du commutateur S1, et au rail de tension de réinitialisation VRST2 par l’intermédiaire du commutateur S2. Dans certains modes de réalisation, les tensions de réinitialisation VRST1 et VRST2 sont égales. En outre, si le transistor MSF est un transistor NMOS, la tension VRST2 est par exemple égale à la tension VSS ou la tension de masse. Dans l’autre cas, si le transistor MSF est un transistor PMOS, la tension VRST2 est par exemple égale à la tension d’alimentation VDD ou VSF.

Le fonctionnement du circuit de pixel 700 est par exemple similaire à celui du circuit de pixel 500, et les signaux RST, MEM, SUB et RD peuvent par exemple avoir les mêmes caractéristiques temporelles que dans l’exemple de la figure 6. Toutefois, la chute de tension Vt ne va pas être présente dans les tensions VSN et VCN dans l’exemple de la figure 7.

Un avantage du mode de réalisation de la figure 7 est qu’il n’y a pas de condensateur supplémentaire ajouté au circuit de pixel par rapport au circuit de pixel 3T de la figure 1. En outre, le gain pendant la correction de bruit kTC est proche de 1. Le transistor à source suiveuse MSF est toutefois modifié pour avoir un substrat isolé. On va maintenant décrire plus en détail un exemple de substrat isolé en faisant référence aux figures 8 à 12.

La figure 8 est une vue en coupe d’une partie d’un circuit de pixel comprenant un substrat de type P, P-SUB, un transistor NMOS de lecture MRD, et un transistor NMOS à source suiveuse MSF selon un exemple dans lequel le substrat n’est pas isolé. Par exemple, cela correspond à une vue en coupe d’une partie du circuit de pixel 200 de la figure 2, dans laquelle le commutateur de lecture SRD est mis en œuvre par le transistor NMOS MRD.

Le substrat de type P P-SUB du circuit de pixel est par exemple polarisé à une tension VSS, et est isolé des pixels voisins par des tranchées d’isolation 802, qui sont par exemple des isolations à tranchées profondes capacitives (CDTI), comme cela est bien connu dans la technique.

Dans l’exemple de la figure 8, le photodétecteur PD est formé au-dessus du pixel, et est par exemple couplé au substrat P-SUB par un ou plusieurs vias 804. Chacun des transistors NMOS MRD, MSF est par exemple formé par des régions de source/drain (N+) formées dans le substrat de type P, P-SUB, et séparées par une région de canal, et un empilement de grille 806 formé au-dessus de la région de canal et dans certains cas surplombant partiellement les régions de source/drain.

La figure 9 est une vue en coupe d’une partie d’un circuit de pixel comprenant un substrat de type P, P-SUB, un transistor de lecture MRD et un transistor à source suiveuse MSF formé dans un puits de type N (NWELL) isolé. Par exemple, la structure de la figure 9 correspond à une partie du circuit de pixel du mode de réalisation de la figure 7, mais dans laquelle le transistor à source suiveuse MSF est mis en œuvre par un dispositif PMOS. La structure est similaire à celle de la figure 8, et de mêmes éléments portent les mêmes références numériques et ne seront pas décrits de nouveau en détail. Toutefois, par rapport au mode de réalisation de la figure 8, le transistor MSF de la figure 9 est formé dans un puits de type N (NWELL) 902, et les régions de source/drain du transistor MSF sont formées par des régions de type P (P). Un condensateur, représenté par des lignes en trait interrompu en figure 9, représente la capacité entre l’électrode de grille de l’empilement de grille 806 du transistor MSF, et le NWELL 902, cette capacité correspondant à la capacité CCN dans le mode de réalisation de la figure 7.

La figure 10 est une vue en coupe d’une partie d’un circuit de pixel comprenant un substrat de type P, P-SUB, un transistor de lecture MRD, et un transistor à source suiveuse MSF formé dans un puits de type P isolé (PWELL) 1002. Par exemple, la structure de la figure 10 correspond à une partie du circuit de pixel du mode de réalisation de la figure 7, et dans cet exemple le transistor à source suiveuse MSF est mis en œuvre par un dispositif NMOS. La structure est similaire à celle de la figure 8, et les éléments similaires portent les mêmes références et ne seront pas décrits de nouveau en détail. Toutefois, par rapport au mode de réalisation de la figure 8, le transistor MSF de la figure 10 est formé dans le PWELL isolé 1002, qui est isolé du substrat de type P P-SUB par un puits de type N profond (DeepNWELL) 1004 formant une barrière entre le PWELL 1002 et le substrat de type P P-SUB. Un condensateur, représenté en trait interrompu en figure 10, représente la capacité entre l’électrode de grille de l’empilement de grille 806 du transistor MSF, et le PWELL 1002, cette capacité correspondant à la capacité CCN dans le mode de réalisation de la figure 7.

La figure 11 est une vue en coupe d’une partie d’un circuit de pixel comprenant un substrat de type N, N-SUB, un transistor de lecture MRD, et un transistor à source suiveuse MSF formé dans un PWELL isolé 1102. Par exemple, la structure de la figure 11 correspond à une partie du circuit de pixel du mode de réalisation de la figure 7, et est similaire au mode de réalisation de la figure 9, excepté que les types de conduction sont inversés.

La figure 12 est une vue en coupe d’une partie d’un circuit de pixel comprenant un substrat de type N, N-SUB, un transistor de lecture MRD, et un transistor à source suiveuse MSF formé dans un NWELL 1202 isolé du substrat de type N, N-SUB, par un PWELL profond 1204. Par exemple, la structure de la figure 12 correspond à une partie du circuit de pixel du mode de réalisation de la figure 7, et est similaire au mode de réalisation de la figure 10, excepté que les types de conduction sont inversés.

La figure 13 est un schéma électrique d’un circuit de pixel 1300 selon un autre exemple de réalisation de la présente description. Le mode de réalisation de la figure 13 est similaire à celui de la figure 7. Toutefois, dans le mode de réalisation de la figure 13, plutôt que l’entrée IP du circuit de correction de tension de réinitialisation soit couplée au nœud de détection SN comme dans le mode de réalisation de la figure 7, l’entrée IP est couplée, par exemple connectée, à la source du transistor à source suiveuse MSF, comme dans le mode de réalisation de la figure 5.

On va maintenant décrire plus en détail le fonctionnement du mode de réalisation de la figure 13, en faisant référence à la figure 14.

La figure 14 est un chronogramme représentant un exemple des signaux RST, MEM, SUB et RD dans le circuit de pixel de la figure 13.

Initialement, les signaux RST et MEM sont par exemple à l’état bas, ce qui implique que les commutateurs SRST et S1 sont non conducteurs, et que les signaux SUB et RD sont par exemple à l’état haut, impliquant que les commutateurs S2 et SRD sont conducteurs.

À un instant t0, le signal RST passe par exemple à l’état haut. Un avantage d’avoir les commutateurs S2 et SRD conducteurs en même temps que le commutateur de réinitialisation SRST est que le transistor MSF va être bien polarisé, ce qui implique que son substrat ne va pas être flottant, et que le transistor MSF sera traversé par un courant, pilotant ainsi correctement sa source. Cela permet, en particulier, de régler un point de fonctionnement pour lequel un changement de la valeur de la tension de source MSF en raison d’une fuite par l’intermédiaire du substrat peut être évité. À un instant t1, le signal SUB descend ensuite par exemple à l’état bas.

À un instant t2, le signal MEM monte par exemple à l’état haut, commençant la phase PH1 pendant laquelle une image de la tension sur le nœud de détection SN est appliquée au nœud de correction CN. À un instant t3 pendant la phase PH1, le signal de lecture RD descend par exemple à l’état bas.

À un instant t4, le signal de réinitialisation RST descend à l’état bas, commençant la phase PH2 pendant laquelle la tension du nœud de détection VSN est échantillonnée avec le bruit kTC.

À un instant t5, le signal MEM descend à l’état bas, commençant la phase PH3 pendant laquelle la tension VCN sur le nœud de correction CN est mémorisée. À un instant t6 pendant la phase PH3, le signal de lecture RD monte à l’état haut.

À un instant t7, le signal SUB monte à l’état haut, démarrant la phase PH4, dans laquelle la tension de réinitialisation sur le nœud de détection SN est corrigée.

La figure 15 est un schéma électrique d’un circuit de pixel 1500 selon un autre exemple de réalisation de la présente description. Le circuit de pixel 1500 de la figure 15 est similaire au circuit de pixel 500 de la figure 5, excepté que le transistor à source suiveuse MSF est mis en œuvre par un transistor PMOS plutôt que par un transistor NMOS. Dans certains modes de réalisation, les commutateurs SRST, S1, S2 et SRD dans le mode de réalisation de la figure 15 sont aussi mis en œuvre par des transistors PMOS.

Le fonctionnement du circuit de pixel 1500 est par exemple similaire à celui du circuit de pixel 500, excepté que les signaux de commande sont de polarité opposée par rapport à ceux décrits en relation avec la figure 6.

La figure 16 et un schéma électrique d’un circuit de pixel 1600 selon un autre exemple de réalisation de la présente description. Le mode de réalisation de la figure 16 est similaire à celui de la figure 7, excepté que le commutateur de réinitialisation SRST est retiré, et qu’il n’y a qu’un seul rail de tension de réinitialisation VRST. L’opération de réinitialisation et ainsi réalisée par l’intermédiaire des commutateurs S1 et S2, comme on va le décrire maintenant plus en détail en faisant référence à la figure 17.

La figure 17 est un chronogramme représentant un exemple de signaux MEM, SUB et RD dans le circuit de pixel 1700 de la figure 17, ainsi qu’un exemple de la tension VSN au niveau du nœud de détection SN.

Initialement, dans l’exemple de la figure 17, les signaux MEM et SUB sont par exemple à l’état bas, et la tension VSN est aussi basse.

À un instant t1, l’opération de réinitialisation démarre avec la montée des signaux MEM et SUB à l’état haut, de sorte que les commutateurs S1 et S2 sont conducteurs, couplant ainsi le nœud de détection SN au rail de tension de réinitialisation VRST. La tension VSN sur le nœud de détection SN monte ainsi au niveau VRST. Cela correspond à une première phase PH1.

À un instant t2, une deuxième phase PH2 démarre avec le passage à l’état bas du signal SUB, amenant le nœud de correction CN à être isolé du rail de tension de réinitialisation VRST. Cela provoque la mémorisation de la tension de réinitialisation avec le bruit kTC au niveau du nœud de détection SN.

À un instant t3, une troisième phase PH3 démarre avec la descente du signal MEM au niveau bas, amenant la tension présente sur le nœud de correction CN à être mémorisée. À un instant t4 pendant la troisième phase, le signal de lecture RD monte par exemple à l’état haut.

À un instant t5, la quatrième phase démarre avec le passage du signal SUB à l’état haut, provoquant ainsi la correction de la tension de réinitialisation au niveau du nœud de détection SN.

La figure 18 est un schéma électrique d’un circuit de pixel 1800 selon encore un autre exemple de réalisation de la présente description. Le circuit de pixel 1800 est le même que le circuit de pixel 700 de la figure 7, excepté qu’il comprend en plus un condensateur C2 couplé entre le nœud de détection SN et le nœud de correction CN. En effet, en fonction des dimensions du transistor à source suiveuse MSF, la capacité entre la grille et le substrat peut être relativement faible, et il pourrait être préférable d’augmenter la capacité CCN par l’ajout du condensateur C2. En particulier, l’efficacité de l’opération de correction de tension de réinitialisation au niveau du nœud de détection SN va dépendre en partie du rapport FCorr=CCN/(CCN+CSN), où CSN est la capacité présente au niveau du nœud de détection SN, qui est due en partie à la capacité CPD du photodétecteur PD. Par conséquent, le rapport FCorr peut être augmenté en choisissant la capacité CCN relativement élevée. Par exemple, dans certains modes de réalisation la capacité CCN est égale à au moins 50 % de la capacité CSN, et est de préférence égale ou supérieure à la capacité CSN.

Dans certains modes de réalisation, le condensateur C2 a une capacité comprise entre 10 et 50 fF.

La figure 19 est un schéma électrique d’un circuit de pixel 1900 selon encore un autre exemple de réalisation de la présente description. Le circuit de pixel 1900 est le même que le circuit de pixel 1300 de la figure 13, excepté que, comme dans le mode de réalisation de la figure 18, il comprend en plus un condensateur C2 couplé entre le nœud de détection SN et le nœud de correction CN.

La figure 20 est un schéma électrique d’un circuit de pixel 2000 selon encore un autre exemple de réalisation de la présente description.

Le circuit de pixel 2000 de la figure 20 est similaire au circuit de pixel 700 de la figure 7, excepté que le transistor à source suiveuse MSF est mis en œuvre par un transistor PMOS à la place d’un transistor NMOS. Dans certains modes de réalisation, les commutateurs SRST, S1, S2 et SRD dans le mode de réalisation de la figure 20 sont aussi mis en œuvre par des transistors PMOS, bien qu’ils puissent aussi rester sous forme de transistor NMOS.

Le fonctionnement du circuit de pixel 2000 est par exemple similaire à celui du circuit de pixel 700, excepté que les signaux de commande ont une polarité opposée par rapport à ceux décrits en relation avec la figure 6.

Un avantage des modes de réalisation décrits ici est qu’une correction du niveau de tension de réinitialisation pour retirer le bruit kTC peut être réalisée dans le circuit de pixel, évitant ainsi d’avoir besoin de réaliser une technique de double échantillonnage corrélé. En outre, les modes de réalisation présentés ici sont relativement compacts, impliquant l’ajout d’aussi peu qu’un seul transistor dans le cas où le transistor de réinitialisation est aussi retiré.

Un avantage des modes de réalisation dans lesquels la capacité entre les nœuds de grille et de substrat du transistor MSF est utilisée pour assurer la capacité CCN est que la solution est particulièrement compacte et qu’en outre il est plus facile d’obtenir un gain pendant la correction de bruit de réinitialisation qui soit proche de 1. En effet, le gain sera égal à CMSF/(CMSF+CSN), où CMSF est la capacité substrat/grille du transistor MSF, et CSN est la capacité au niveau du nœud de détection.

Divers modes de réalisation et variantes ont été décrits. La personne du métier comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaitront à la personne du métier. Par exemple, il sera clair pour la personne du métier que bien qu’on ait décrit des circuits mis en œuvre en utilisant une technologie de transistors MOS, dans des variantes de réalisation on pourrait utiliser d’autres technologies. En outre, un ou plusieurs des transistors NMOS dans les divers circuits pourraient être mis en œuvre par des transistors PMOS dans des variantes de réalisation, et/ou un ou plusieurs des transistors PMOS dans les divers modes de réalisation pourraient être mis en œuvre par des transistors NMOS.

En outre, il sera clair pour la personne du métier qu’on pourrait utiliser une grande plage de tensions d’alimentation pour les circuits de pixels, et bien qu’on ait décrit des modes de réalisation dans lesquels les circuits de pixels sont référencés par rapport à un niveau de tension de masse, d’autres niveaux de référence seraient possibles, y compris des niveaux de tension négatifs.

Enfin, la mise en œuvre pratique des modes de réalisation et variantes décrits est à la portée de la personne du métier à partir des indications fonctionnelles données ci-dessus. En particulier, la personne du métier saura comment mettre en œuvre un ou plusieurs photodétecteurs pour chaque circuit de pixel, ces photodétecteurs n’étant pas limités à des photodiodes.

Claims

Circuit de pixel comprenant :
- un élément de détection de lumière (PD) ;
- un premier transistor (MSF) ayant son nœud de commande couplé à un nœud de détection (SN) et sa source couplée à un chemin de lecture du circuit de pixel ; et
- un circuit de correction de tension de réinitialisation (202) comprenant :
un premier commutateur (S1) agencé pour coupler sélectivement un nœud d’entrée (IP) du circuit de correction de tension de réinitialisation (202) à un nœud de correction (CN), le nœud d’entrée (IP) étant connecté au nœud de détection (SN) ou à la source du premier transistor (MSF), le nœud de correction (CN) étant couplé par une capacité (CCN) au nœud de détection (SN) ; et
un deuxième commutateur (S2) agencé pour coupler sélectivement le nœud de correction (CN) à une tension de réinitialisation (VRST, VRST2).
Circuit de pixel selon la revendication 1, dans lequel l’élément de détection de lumière (PD) est une photodiode non pincée.
Circuit de pixel selon la revendication 1 ou 2, comprenant en outre un commutateur de réinitialisation (SRST) couplant le nœud de détection à une autre tension de réinitialisation (VRST1).
Circuit de pixel selon la revendication 3, dans lequel la capacité (CCN) couplant le nœud de correction (CN) au nœud de détection (SN) est mise en œuvre par un condensateur (C1).
Circuit de pixel selon l’une quelconque des revendications 1 à 3, dans lequel la capacité (CCN) couplant le nœud de correction (CN) au nœud de détection (SN) est mise en œuvre au moins partiellement par une capacité présente entre le nœud de commande du premier transistor (MSF) et un substrat du premier transistor.
Circuit de pixel selon la revendication 5, dans lequel le premier transistor (MSF) est formé dans une première région (902, 1002, 1102, 1202) du type de conductivité N ou P, la première région étant isolée d’un substrat (P-SUB, N-SUB) du circuit de pixel.
Circuit de pixel selon la revendication 6, dans lequel la première région (902, 1102) est du type de conductivité opposé à celui du substrat (P-SUB, N-SUB) du circuit de pixel.
Circuit de pixel selon la revendication 6, dans lequel la première région (1002, 1202) est du même type de conductivité que le substrat (P-SUB, N-SUB) du circuit de pixel, et est isolée du substrat du circuit de pixel par une deuxième région (1004, 1204) formée avec le type de conductivité opposé à celui de la première région.
Circuit de pixel selon l’une quelconque des revendications 5 à 8, dans lequel la capacité (CCN) couplant le nœud de correction (CN) au nœud de détection (SN) est partiellement mise en œuvre par un condensateur (C2) couplé entre le nœud de commande du premier transistor (MSF) et un substrat du premier transistor.
Circuit de pixel selon l’une quelconque des revendications 1 à 9, dans lequel le nœud d’entrée (IP) du circuit de correction de tension de réinitialisation (202) est connecté au nœud de détection (SN).
Circuit de pixel selon l’une quelconque des revendications 1 à 9, dans lequel le nœud d’entrée (IP) du circuit de correction de tension de réinitialisation (202) est connecté à la source du premier transistor.
Capteur d’image comprenant :
une matrice de circuits de pixels selon l’une quelconque des revendications 1 à 8 ; et
un circuit de commande (204) agencé pour générer un premier signal de commande (MEM) pour rendre le premier commutateur (S1) conducteur pendant que la tension de réinitialisation (VRST), ou une autre tension de réinitialisation (VRST1), est appliquée au nœud de détection (SN).
Capteur d’image selon la revendication 12, dans lequel le circuit de commande (204) est en outre agencé pour générer le premier signal de commande (MEM) afin de rendre le premier commutateur non conducteur et pour générer un deuxième signal de commande (SUB) pour rendre le deuxième commutateur (S2) conducteur afin d’appliquer la tension de réinitialisation (VRST, VRST2) au nœud de correction (CN) et corriger ainsi le niveau de tension de réinitialisation présent sur le nœud de détection (SN).
Procédé de réinitialisation d’une tension au niveau d’un nœud de détection (SN) d’un circuit de pixel, le procédé comprenant :
- coupler, en utilisant un premier commutateur (S1) du circuit de pixel, un nœud d’entrée (IP) d’un circuit de correction de tension de réinitialisation (202) à un nœud de correction (CN), le nœud d’entrée (IP) étant connecté au nœud de détection (SN) ou à la source d’un premier transistor (MSF), le nœud de correction (CN) étant couplé par un condensateur (CCN) au nœud de détection (SN), le nœud de détection étant couplé à un élément de détection de lumière (PD), le premier transistor (MSF) ayant son nœud de commande couplé à un nœud de détection (SN) et sa source couplée à un chemin de lecture du circuit de pixel ; et
- coupler, en utilisant un deuxième commutateur (S2), le nœud de correction (CN) à une tension de réinitialisation (VRST, VRST2).