KR101564157B1 - 계단-스텝 구조들을 포함한 장치들 및 이를 형성하는 방법들 - Google Patents

계단-스텝 구조들을 포함한 장치들 및 이를 형성하는 방법들 Download PDF

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Abstract

반도체 구조들을 형성하기 위한 방법이 개시되며, 방법들은 도전 재료 및 절연 재료의 세트들을 형성하는 단계, 세트들 위에 제 1 마스크를 형성하는 단계, 제 1 수의 접촉 영역들을 형성하는 단계, 세트들의 제 1 영역 위에 제 2 마스크를 형성하는 단계, 및 제 2 수의 접촉 영역들을 형성하기 위해 제 1 영역에 횡 방향으로 인접한 제 2의, 노출 영역에 세트들로부터 재료를 제거하는 단계를 수반하는 방법을 포함한다. 다른 방법은 도전 재료들 및 절연 재료들의 세트들의 부분들 상에 제 1 및 제 2 접촉 영역들을 형성하는 단계를 포함하며, 제 2 접촉 영역들의 각각은 제 1 접촉 영역들의 각각보다 기초 기판에 더 근위이다. 각각이 복수의 도전 재료들의 상이한 부분의 접촉 영역들을 포함하는 횡 방향으로 인접한 제 1 및 제 2 영역들을 포함하는 메모리 디바이스들과 같은 장치들 및 이러한 디바이스들을 형성하는 관련 방법들이 또한 개시된다.

Description

계단-스텝 구조들을 포함한 장치들 및 이를 형성하는 방법들{APPARATUSES INCLUDING STAIR-STEP STRUCTURES AND METHODS OF FORMING THE SAME}
우선권 주장
본 출원은 "계단-스텝 구조들을 포함한 장치들 및 이를 형성하는 방법들(APPARATUSES INCLUDING STAIR-STEP STRUCTURES AND METHODS OF FORMING THE SAME)"이라는 명칭으로, 2011년 6월 2일에 출원된, 미국 특허 출원 일련 번호 제13/151,892호의 출원일에 대한 이익을 주장한다.
본 개시의 실시예들은 3-차원 반도체 디바이스들과 같은 장치들 및 이를 포함한 시스템들에 관한 것이다. 본 개시의 실시예들은 또한 예를 들면, 메모리 셀들 및 도전성 라인들 사이에서의 전기적 연결을 위한 소위 "계단-스텝(stair-step)" 구성들에서 도전 재료들을 포함한 소위 "계단-스텝" 구조들에 관한 것이다. 본 개시의 다른 실시예들은 계단-스텝 구조들을 형성하기 위한 방법들 및 계단-스텝 구조들을 포함한 디바이스들에 관한 것이다.
반도체 산업은 메모리 다이 당 증가된 수의 메모리 셀들을 가진 메모리 디바이스들을 생산하기 위한 방법들을 계속해서 찾고 있다. 비-휘발성 메모리(예로서, NAND 플래시 메모리)에서, 메모리 밀도를 증가시키기 위한 하나의 방식은 또한 3-차원(3-D) 메모리 어레이로서 불리우는, 수직 메모리 어레이를 사용하는 것에 의한 것이다. 하나의 유형의 수직 메모리 어레이는 반도체 기둥(pillar)들의 각각의 접합에서의 유전 재료들 및 도전 재료들을 갖고, 도전 재료(또한 워드 라인 플레이트들 또는 제어 게이트 플레이트들로서 불리우는)의 층들에서 개구들(예로서, 홀들)을 통해 연장되는 반도체 기둥들을 포함한다. 따라서, 다수의 트랜지스터들은 각각의 기둥을 따라 형성될 수 있다. 트랜지스터들의 종래의 평면(예로서, 2-차원) 배열들을 가진 구조들에 비교할 때, 수직 메모리 어레이 구조들은 보다 많은 수의 트랜지스터들이 다이 상에서 위쪽으로(예로서, 수직으로) 어레이를 구성함으로써 한 단위의 다이 면적에 위치될 수 있게 한다.
수직 메모리 어레이들 및 그것들을 형성하는 방법들은 예를 들면: Kito 등의 미국 특허 출원 공개 번호 제2007/0252201호; Tanaka 등의 "초고밀도 플래시 메모리를 위한 펀치 및 플러그 프로세스를 가진 비트 코스트 확장 가능한 기술(Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory)", 기술 논문들의 VLSI 기술 다이제스트에서의 심포지엄, 페이지 14-15 (2007); Fukuzumi 등의 " 초-고밀도, 비트-코스트 확장가능한 플래시 메모리를 위한 수직 어레이 디바이스들의 최적의 통합 및 특성들(Optimal Integration and Characteristics of Vertical Array Devices for Ultra-High Density, Bit-Cost Scalable Flash Memory)", IEDM 기술 다이제스트, 페이지 449-52 (2007); 및 Endoh 등의 "적층-서라운딩 게이트 트랜지스터(S-SGT) 구조화된 셀을 가진 신규의 초고-밀도 플래시 메모리(Novel Ultrahigh-Density Flash Memory with a Stacked-Surrounding Gate Transistor(S-SGT) Structured Cell)", 전자 디바이스들에 대한 IEEE 트랜잭션들, vol. 50, no. 4, 페이지 945-951 (2003년 4월)에 설명된다.
종래의 수직 메모리 어레이들은 3-D 어레이에서의 메모리 셀들이 기록 또는 판독 기능들을 위해 고유하게 선택될 수 있도록 도전 재료들(예로서, 워드 라인 플레이트들 또는 제어 게이트들) 및 액세스 라인들(예로서, 워드 라인들) 사이에 전기적 연결을 필요로 한다. 전기적 연결을 형성하는 하나의 방법은 도전 재료들의 에지(edge)에 소위 "계단-스텝" 구조를 형성하는 것을 포함한다. 도 1a 내지 도 1d는 도전 재료들(12)의 적층에 계단-스텝 구조(10)를 생성하는 하나의 종래의 방법을 도시한다. 도 1a에 도시된 바와 같이, 도전 재료들(12)은 도전 재료들(12) 사이에서 절연 재료들(14)에 의해 분리된다. 마스크(16)(예로서, 포토레지스트 재료)는 최상위 절연 재료(14) 위에 형성되고 절연 재료(14a)의 일 부분을 노출시키도록 패터닝되며, 노출된 부분은 형성될 계단-스텝 구조(10)의 하나의 소위 "스텝"의 폭을 가진다. 반응성 이온 에칭(reactive ion etch; RIE) 또는 다른 건식 에칭와 같은, 이방성 에칭(18)이 마스크(16)를 통해 노출된 부분에서 절연 재료(14a)를 제거하기 위해 수행된다. 절연 재료(14a)에서의 패턴은 그 후 도전 재료(12a)로 전달(transfer)된다. 노출된 절연 재료(14a)는 도전 재료(12a) 상에서 정지하는 하나의 건식 에칭 프로세스에 의해 제거되며, 노출된 도전 재료(12a)는 그 후 절연 재료(14b) 상에서 정지하는 또 다른 건식 에칭 프로세스에 의해 제거된다. 다음으로, 마스크(16)는 도 1b에 도시된 바와 같이, 절연 재료(14a)의 또 다른 부분을 노출시키기 위해, 등방성 에칭에 의해서와 같이, 마스크의 일 부분을 제거함으로써(또한 "트리밍(trimming)"으로 알려진) 크기가 감소된다.
프로세스는 두 개의 절연 재료들(14a, 14b)의 노출된 부분들을 제거하는 것 및 그 후에 두 개의 도전 재료들(12a, 12b)의 노출된 부분들을 제거하는 것을 포함하여, 구조로 하여금 이방성 에칭(18)을 겪게 함으로써 반복된다. 도 1c에 도시된 바와 같이, 마스크(16) 및 반복된 건식 에칭 프로세스들의 크기에서의 연속적인 감소는 절연 재료(14c) 및 도전 재료(12c)가 노출되고, 마스크(16)가 제거되며, 계단-스텝 구조(10)가 남아있을 때까지 계속된다. 워드 라인 접촉(word line contact)들(20)은 도 1d에 도시된 바와 같이, 각각 각각의 절연 재료(14)를 통해 연장되며 각각의 도전 재료(12)를 전기적으로 접촉하기 위해 형성된다. 도 1d에 보여지는 바와 같이, 각각의 워드 라인 접촉(20)의 최상부는 도전성 워드 라인(도시되지 않음)에 연결한다. 도 1a 내지 도 1d는 계단-스텝 구조(10)의 3개의 소위 "스텝들"을 생성하기 위해 두 개의 이방성 에칭들(18)을 사용하는 것으로 예시하지만, 절연 재료(14)를 에칭하고, 도전 재료(12)를 에칭하며, 마스크(16)를 트리밍하는 동작들은 보다 많은 스텝들(및 따라서 워드 라인 접촉들을 위한 접촉 영역들)을 생성하기 위해 반복될 수 있다. 현재의 종래의 방법들은 8개 이상의 접촉 영역들(예로서, 스텝들)을 형성하기 위해 사용되어 왔다.
종래의 계단-스텝 구조에서의 원하는 수의 스텝들이 증가함에 따라, 스텝들을 형성하는 프로세스에서 각각의 동작과 연관된 에러의 마진은 종래의 방법들을 사용할 때 이에 부응하여 감소한다. 예를 들면 및 설명된 바와 같이, 종래의 방법의 각각의 반복은 마스크를 트리밍하는 것, 절연 재료를 에칭하는 것, 및 도전 재료를 에칭하는 것을 포함한다. 원하는 수의 스텝들은 적층에서의 도전 재료들의 수만큼 다수 회 이들 동작들을 반복함으로써 형성된다. 종래의 방법의 각각의 동작은 각각의 스텝의 크기가 계단-스텝 구조의 전체 크기를 작게 유지하면서 접촉을 위해 충분한 룸(room)이 그것 상에 형성되도록 허용하기 위해 특정한 범위 내에 속하도록(예로서, 허용 오차) 설계되기 때문에 연관된 에칭 제어 에러를 가진다. 부가적으로, 스텝들의 상대적인 위치들이 그것 상에 접촉들을 정확하게 형성하기 위해 위치들의 범위 내에 속하도록 설계된다. 반복들의 수가 증가함에 따라, 타겟 스텝 폭 또는 위치로부터의 임의의 일탈은 하나의 재료에서의 에러들이 기초 재료로 전달되기 때문에 악화될 수 있다. 계단-스텝 구조에서의 많은 스텝들에 대해, 에칭 레이트 제어를 위해 달성될 에러의 마진은 1 퍼센트(1%) 미만일 수 있다. 에러의 작은 마진들은 종래의 방법들을 사용하여 이루기에 어렵고 값비싸다. 더욱이, 마스크는 반복적으로 트리밍되기 때문에, 방법은 높은 두께의 마스크와 함께 시작할 수 있으며, 이것은 스텝 폭을 넘는 필요한 제어를 갖기 위해 요구된 정밀도를 갖고 반복적으로 패터닝 및 트리밍하는 것이 어려울 수 있다. 더욱이, 많은 양의 마스크 재료는 형성 및 제거 둘 모두를 하기에 값비싸며 시간-소모적이다.
수직 메모리 어레이를 통합한 메모리 디바이스에서의 공간 절약들은 계단-스텝 구조가 커버하는 면적을 감소시킴으로써 달성될 수 있다. 이러한 면적을 감소시키는 하나의 방법은 Jin 등의 미국 특허 출원 공개 번호 제2009/0310415호에 설명된다. 몇몇 공간이 비트 라인들과 동일한 방향으로 워드 라인 접촉들을 정렬시킴으로써 절감되지만, 이러한 구조들의 제조시 추가 개선들 및 비용에서의 감소들, 뿐만 아니라 계단-스텝 구조들에 의해 커버된 면적을 감소시키는 대안적인 방법들이 요구된다. 예를 들면, Jin 등에 설명된 방법은 스텝들을 형성하기 위해 각각의 에칭 동작을 위한 고유의 마스크를 사용하며, 이것은 마스크들을 형성하기 위해 사용된 많은 수의 포토리소그래픽 레티클(photolithographic reticle)들 때문에 상당한 비용을 부가한다. 그러므로, 계단-스텝 구조들을 제조하는 비용에서의 감소 및 제어 가능성에서의 개선들이 요구된다.
도 1a 내지 도 1d는 수직 메모리 어레이를 위한 계단-스텝 구조를 형성하는 종래의 방법을 예시한다.
도 2 내지 도 10은 본 개시에 따른 계단-스텝 구조를 형성하기 위한 프로세스의 일 실시예를 예시한다.
도 11 내지 도 14는 본 개시에 따른 계단-스텝 구조를 형성하기 위한 프로세스의 또 다른 실시예를 예시한다.
도 15 내지 도 20은 본 개시에 따른 계단-스텝을 형성하기 위한 프로세스의 또 다른 실시예를 예시한다.
도 21 내지 도 24는 본 개시에 따른 계단-스텝을 형성하기 위한 프로세스의 또 다른 실시예를 예시한다.
도 25는 본 개시에 따른 또 다른 계단-스텝 구조에 횡 방향으로 인접하여 형성된 계단-스텝 구조의 일 실시예를 예시한다.
다음의 설명은 본 개시의 실시예들의 철저한 설명을 제공하기 위해, 재료 유형들, 재료 두께들, 및 프로세싱 상태들과 같은, 특정 세부사항들을 제공한다. 그러나, 이 기술분야의 숙련자는 본 개시의 실시예들이 이들 특정 세부사항들을 이용하지 않고 실시될 수 있다는 것을 이해할 것이다. 실제로, 본 개시의 실시예들은 산업에 이용된 종래의 제조 기술들과 함께 실시될 수 있다.
여기에 설명된 재료들은 달리 특정되지 않는다면, 이에 제한되지 않지만, 스핀 코팅, 블랭킷 코팅, 화학적 기상 증착(CVD), ALD, 플라즈마 강화 ALD, 또는 물리적 기상 증착(PVD)을 포함한 임의의 적절한 기술에 의해 형성될 수 있다. 재료들은 또한 제자리에 성장됨으로써 형성될 수 있다. 형성될 특정 재료에 의존하여, 재료를 증착시키거나 또는 성장시키기 위한 기술은 이 기술분야의 숙련자에 의해 선택될 수 있다. 여기에 설명되고 예시된 재료들은 층들로서 형성될 수 있지만, 재료들은 이에 제한되지 않으며 다른 3-차원 구성들에서 형성될 수 있다.
다음의 상세한 설명에서, 그 일부를 형성하며, 예시로서, 본 개시가 실시될 수 있는 특정 실시예들이 도시되는 첨부한 도면들에 대한 참조가 이루어진다. 이들 실시예들은 이 기술분야의 숙련자로 하여금 본 개시를 실시할 수 있게 하기 위해 충분히 상세히 설명된다. 그러나, 다른 실시예들이 이용될 수 있으며, 구조적, 논리적, 및 전기적 변화들이 본 개시의 범위로부터 벗어나지 않고 이루어질 수 있다. 여기에 제공된 예시들은 임의의 특정한 시스템, 디바이스, 또는 구조의 실제 뷰(view)들이도록 의도되지 않지만, 단지 본 개시의 실시예들을 설명하기 위해 이용되는 이상화된 표현들이다. 여기에 제공된 도면들은 반드시 일정한 비율로 그려지는 것은 아니다.
여기에 사용된 바와 같이, 용어 "장치"는 메모리 디바이스(예로서, 수직 메모리 디바이스)와 같은 디바이스, 또는 이러한 디바이스를 포함하는 시스템을 포함한다.
여기에 사용된 바와 같이, 용어 "실질적으로"는 이 기술분야의 숙련자가 주어진 파라미터, 특성, 또는 상태가 허용가능한 제작 공차들 내에서와 같이, 작은 정도의 변화와 맞닥뜨리게 됨을 이해할 정도를 포함한다.
여기에 사용된 바와 같이, 용어 "세트(set)"는 도전 재료(들) 및 바로 인접한 절연 재료(들)를 포함한다. 각각의 도전 재료는 절연 재료에 의해 부가적인 도전 재료들로부터 분리된 워드 라인 연결을 형성할 수 있다. 각각의 절연 재료는 인접 세트의 도전 재료로부터 그것의 세트에서의 도전 재료를 절연시킬 수 있다(예로서, 전기적 절연, 분리, 격리). 각각의 세트의 도전 재료는 반도체 디바이스에 전기적 신호들을 공급하기 위한 도전성 연결(예로서, 워드 라인 연결)을 형성할 수 있다. 본 개시 및 첨부한 도면들은 각각이 도전 재료 위에(예로서, 기판과 반대되는 면 상에) 형성된 절연 재료를 포함하는 세트들을 나타내지만, 본 개시는 그렇게 제한되지 않는다. 하나의 세트는 절연 재료 위(예로서, 기판과 반대되는 면 상에)에 형성된 도전 재료를 포함할 수 있다. 용어 "세트"는 개시된 방법들 및 구조들을 설명, 예시, 및 이해할 때 단지 용이함을 위해 사용된다.
여기에 사용된 바와 같이, "제 1", "제 2", "위에", "아래에", "상에", "기초(underlying)", "최상위", "다음의" 등과 같은 임의의 관계 용어가 본 개시 및 첨부한 도면들을 이해할 때 명료함 및 편리함을 위해 사용되며 문맥이 명확하게 달리 표시하는 것을 제외하고, 임의의 특정 선호, 방향, 또는 순서를 함축하거나 또는 이에 의존하지 않는다.
여기에 사용된 바와 같이, 용어들 "원위(distal)" 및 "근위(proxiaml)"는 재료 또는 특징부가 형성되는 기판에 관한 재료들 또는 특징부들의 위치들을 설명한다. 예를 들면, 용어 "원위"는 기판으로부터 비교적 더 떨어져 있는 위치를 나타내며, 용어 "근위"는 기판에 비교적 더 가까운 위치를 나타낸다.
여기에 사용된 바와 같이, 용어들 "횡 방향의" 및 "횡 방향으로"는 계단-스텝 구조의 "스텝"(예로서, 접촉 영역)이 연장되는 방향에 평행한 방향을 나타낸다. 예를 들면, 횡 방향은 액세스 라인들(예로서, 워드 라인들)이 이하에 보다 상세히 설명될 계단-스텝 구조를 포함하는 수직 메모리 디바이스에서 연장되는 방향에 수직일 수 있다. 횡 방향은 또한 계단-스텝 구조를 포함하는 수직 메모리 디바이스에서 비트 라인들이 연장되는 방향에 평행할 수 있다. 예를 들면, 도 7에서 화살표들(140)에 의해 표시된 방향은 횡 방향이다.
이러한 디바이스들을 형성하는 방법인 것으로서, 소위 "계단-스텝들" 상에서의 복수의 접촉 영역들을 포함한 비-휘발성 메모리 디바이스들(예로서, 3-차원 NAND 메모리 디바이스들과 같은, 수직 메모리 디바이스들)이 개시된다. 비-휘발성 메모리 디바이스의 에지를 따라 위치된 접촉 영역들의 패턴은 비-휘발성 메모리 디바이스에서 소위 "스텝들" 상에 형성될 수 있다. 접촉은 도전 재료(예로서, 워드 라인 연결 또는 제어 게이트)에 대한 연결들(예로서, 전기적 연결들)을 형성하기 위해 각각의 접촉 영역 상에 형성될 수 있다. 여기에 설명된 비-휘발성 메모리 디바이스들은 NAND 디바이스들에 대한 특정한 참조를 이룰 수 있지만, 본 개시는 그렇게 제한되지 않으며 다른 반도체 및 메모리 디바이스들에 적용될 수 있다. 본 개시의 계단-스텝 구조 및 이러한 계단-스텝 구조를 형성하는 방법들의 몇몇 실시예들은 도 2 내지 도 25에 도시되며 이후 설명된다. 다양한 도면들에서 유사한 구조들 또는 구성요소들이 판독자의 편리함을 위해 동일하거나 또는 유사한 도면부호를 유지할 수 있지만; 도면부호에서의 유사성은 구조들 또는 구성요소들이 크기, 조성, 구성, 또는 임의의 다른 특성에서 반드시 동일한 것을 의미하지는 않는다. 여기에 개시된 실시예들은 서로 횡 방향으로 인접한 적어도 두 개의 영역들을 포함하는 계단-스텝 구조들(도 9, 도 10, 도 12, 도 14, 도 20 참조)을 포함하며, 적어도 두 개의 영역들의 각각의 영역은 복수의 도전 재료들의 일 부분에 대한 액세스를 제공한다. 제 1 영역은 복수의 도전 재료들의 제 1 부분에 대한 액세스를 제공할 수 있다. 제 2 영역은 제 1 부분과 상이한 복수의 도전 재료들의 제 2 부분에 대한 액세스를 제공할 수 있다. 여기에 개시된 실시예들은 또한 계단-스텝 구조들을 형성하는 방법들을 포함한다.
수직 디바이스(예로서, 메모리 어레이)로의 전기적 액세스를 위한 계단-스텝 구조(100)를 형성하는 방법의 일 실시예가 도 2 내지 도 10에 예로서 예시된다. 교번하는(alternating) 도전 재료들(112) 및 절연 재료들(114)이 종래의 방법들에 의해 기판(도시되지 않음) 위에 형성될 수 있다. 그 위에 도전 재료들(112) 및 절연 재료들(114)이 형성되는 기판은 임의의 실질적으로 평면인 재료일 수 있다. 비-제한적인 예로서, 기판은 반도체 재료일 수 있으며 메모리 어레이의 트랜지스터들이 연결될 수 있는 회로들의 적어도 부분들을 포함할 수 있다. 각각의 도전 재료(112)는, 본 개시에 그렇게 제한되지 않지만, 도전성 연결(예로서, 워드 라인 연결, 제어 게이트)을 형성하기 위해 사용될 수 있다. 각각의 도전 재료(112)는 비-제한적인 예로서, 실질적으로 평면의 도전 재료(112)일 수 있다. 여기에 사용된 바와 같이, 용어 "기판"은 실리콘, 실리콘-온-절연체(silcon-on-insulator: SOI) 또는 실리콘-온-사파이어(silcon-on-sapphire: SOS) 기술, 도핑 및 도핑되지 않은 실리콘, 도핑 및 도핑되지 않은 반도체들, 베이스 반도체 토대에 의해 지지되는 실리콘의 에피택셜 층들, 및 다른 반도체 구조들을 포함한 반도체-기반 재료를 포함한다. 다음의 설명에서 "기판"에 대한 참조가 이루어질 때, 이전 프로세스 동작들은 베이스 반도체 구조 또는 토대에 또는 그것 위에 영역들 또는 접합들을 형성하기 위해 행해질 수 있다. 또한, 반도체는 실리콘-계일 필요는 없지만, 그 중에서도 실리콘-게르마늄, 실리콘-온-절연체, 실리콘-온-사파이어, 게르마늄, 또는 갈륨 비화물(gallium arsenide)에 기초할 수 있다.
도 2는 도면들 및 관련 설명의 이해의 명료함 및 용이함을 위해 도전 재료(112) 및 절연 재료(114)의 18개의 세트들(115)을 도시한다. 그러나, 임의의 수의 세트들(115)이 사용될 수 있다. 다시 말해서, 보다 적거나 또는 보다 많은 세트들(115)이 본 개시의 범위를 초과하지 않고 사용될 수 있다. 예로서 및 제한 없이, 총 36개의 도전 재료들(112) 및 절연 재료들(114)이 18개의 세트들(115)을 생성하기 위해 형성될 수 있다. 도전 재료들(112)의 각각은 동일하거나 또는 상이한 조성을 가질 수 있으며 절연 재료들(114)의 각각은 동일하거나 또는 상이한 조성을 가질 수 있다. 더욱이, 편리함을 위해 각각의 도전 재료(112)는 단일 형태로 여기에 나타내어질 수 있지만, 각각의 세트(115)의 도전 재료(112)는 하나 이상의 도전 재료들을 포함할 수 있다. 유사하게, 각각의 세트의 절연 재료(114)는 하나 이상의 절연 재료들을 포함할 수 있다. 예를 들면, 제 1 세트(115)의 도전 재료(112)는 제 2 도전 재료상에 형성된 제 1 도전 재료를 포함할 수 있다. 제 1 세트(115)의 도전 재료(112)의 제 1 및 제 2 도전 재료들은 인접한 제 2 세트(115)의 도전 재료(들)(112)로부터 절연 재료(들)(114)에 의해 분리될 수 있다.
교번하는 도전 재료들(112) 및 절연 재료들(114)은 수직 메모리 디바이스의 계단-스텝 영역(124)(즉, 추가 프로세싱 후 계단-스텝을 포함할 수 있는 영역)과 어레이 영역(122)(예로서, 수직 메모리 어레이 영역)을 포함할 수 있다. 도전 재료(112)는 임의의 적절한 도전 재료(들)로부터 형성될 수 있다. 예로서 및 제한 없이, 도전 재료(112)는 텅스텐, 니켈, 티타늄, 백금, 알루미늄, 금, 텅스텐 질화물, 탄탈 질화물, 티타늄 질화물 등과 같은 금속 및 폴리실리콘 중 하나 이상을 포함할 수 있다. 절연 재료(114)는 임의의 적절한 절연 재료(들)로부터 형성될 수 있다. 예로서 및 제한 없이, 절연 재료(114)는 실리콘 산화물(예로서, SiO2)을 포함할 수 있다. 도전 재료(112) 및 절연 재료(114)의 각각의 세트(115)는 대략 1 ㎛인 두께를 가질 수 있다. 도전 재료(112) 및 절연 재료(114)의 각각은 종래의 기술들에 의해 형성될 수 있으며, 이것은 여기에 상세히 설명되지 않는다.
방법은 도 2에 도시된 것과 상이한 순서로 교번하는 도전 재료(112) 및 절연 재료(114)를 형성하는 것을 포함할 수 있다. 예를 들면, 몇몇 실시예들에서, 각각의 세트(115)는 다른 실시예들에서, 각각의 세트(115)가 그 아래에(즉, 도시되지 않지만, 기판과 동일한 면의 도전 재료(112) 상에) 형성된 절연 재료(114)를 가진 도전 재료(112)를 포함할 수 있는 반면 그것 위에(즉, 도 2에 도시된 바와 같이, 기판과 반대의 면 상에) 형성된 절연 재료(114)를 가진 도전 재료(112)를 포함할 수 있다. 이러한 스위칭된 구성으로부터 기인한 수직 메모리 디바이스는 도 2 내지 도 9에 도시된 방법에 의해 형성된 수직 메모리 디바이스에 비교할 때 기능성 또는 조작성에 관하여 차이가 작거나 또는 거의 없을 수 있다.
제 1 마스크(116)는 도전 재료(112a) 및 절연 재료(114a)의 최상위 세트(115a) 위에 형성될 수 있다. 제 1 마스크(116)는, 그것이 도전 재료(112) 및 절연 재료(114)에서 복수의 스텝들(예로서, 접촉 영역들)을 형성하기 위해 사용되는 바와 같이, 계단-스텝 마스크로서 불리울 수 있다. 제 1 마스크(116)는 예를 들면, 포토레지스트 재료로 형성될 수 있다. 제 1 마스크(116)는, 이 기술분야에 알려진 바와 같이, 계단-스텝 영역(124)의 외부 에지(outer edge)에서 제 1 마스크(116)로부터 재료를 제거하기 위해 패터닝될 수 있다. 재료는 형성될 스텝의 대략 원하는 폭의 폭(111)을 갖는 계단-스텝 영역(124)에서의 최상위 절연 재료(114a)의 주요 표면의 일 부분을 노출시키기 위해 제 1 마스크(116)로부터 제거될 수 있다. 예로서, 이러한 방법에 의해 형성될 최종 계단-스텝 구조(이하에 보다 상세히 설명됨)는 개개의 스텝들을 포함할 수 있으며, 각각은 그것 상에 형성될 도전성 접촉을 위한 공간을 제공하기에 충분한 폭(111)을 보인다. 예를 들면, 스텝의 원하는 폭은 약 100 nm에서 약 500 nm의 범위에 있을 수 있다. 그러므로, 폭(111)은 약 100 nm 내지 약 500 nm일 수 있다. 몇몇 실시예들에서, 폭(111)은 약 220 nm 내지 약 250 nm일 수 있다. 그러나, 이들 특정한 폭들은 단지 예로서 설명되며 제한적이지 않다. 폭(111)은 설명된 특정한 폭들보다 크거나 또는 더 작을 수 있다.
여기에 사용된 바와 같이, 구절 "노출시키기 위해"는 재료의 주요 표면을 커버하지 않는 것을 포함한다. 예를 들면, 도 2에 도시된 절연 재료(114a)는 노출되는 그것의 주요 표면의 일 부분을 포함한다.
제 1 마스크(116)가 패터닝된 후, 제 1 마스크(116)를 통해 노출된 절연 재료(114a)의 부분은 예를 들면, 이방성 에칭(118)에 의해 제거될 수 있다. 예로서, 이방성 에칭(118)은 절연 재료(114a)의 노출된 부분을 제거하며 도전 재료(112a)를 노출시키는 제 1 건식 에칭 동작, 이어서 제 1 건식 에칭 동작에 의해 노출된 도전 재료(112a)의 일 부분을 제거하는 제 2 건식 에칭 동작을 포함할 수 있다. 이방성 에칭(118)의 제 2 건식 에칭 동작은 절연 재료(114b)를 노출시킬 수 있다. 제 1 건식 에칭 동작 및 제 2 건식 에칭 동작의 하나의 인스턴스는 이방성 에칭(118)의 한 사이클로서 여기에 나타내어질 수 있다. 제 1 건식 에칭 동작 및 제 2 건식 에칭 동작은 절연 재료(114a)의 부분 및 도전 재료(112a)의 부분을 제거하기 때문에, 제 1 건식 에칭 동작 및 제 2 건식 에칭 동작은 제 1 세트(115a)의 일 부분을 제거할 수 있다. 여기에 설명된 방법은 이방성 에칭(118)을 나타내지만, 본 개시는 그렇게 제한되지 않는다. 예를 들면, 등방성 에칭이 이방성 에칭(118) 대신에 사용될 수 있다.
이방성 에칭(118)의 각각의 사이클의 제 1 건식 에칭 동작은 절연 재료(114)를 선택적으로 제거할 수 있다. 다시 말해서, 제 1 건식 에칭 동작은 절연 재료(114)의 노출된 부분들을 제거할 수 있으며 도전 재료(112)가 적어도 부분적으로 노출되면 재료를 제거하는 것을 정지한다. 이방성 에칭(118)의 제 1 건식 에칭 동작은 노출된 절연 재료(114)의 실질적으로 모두가 제거되고 그것 바로 아래의 도전 재료(112)가 실질적으로 완전히 노출되는 것을 보장하기 위해 필요한 것보다 길게 수행될 수 있다. 유사하게, 이방성 에칭(118)의 각각의 사이클의 제 2 건식 에칭 동작은 도전 재료(112)의 노출된 부분들을 선택적으로 제거할 수 있으며 바로 아래의 절연 재료(114)가 노출된다면 재료를 제거하는 것을 정지한다. 이방성 에칭(118)의 제 2 건식 에칭 동작은 도전 재료(112)의 실질적으로 모두가 제거되고 바로 아래의 절연 재료(114)가 실질적으로 완전히 노출되는 것을 보장하기 위해 필요한 것보다 더 길게 수행될 수 있다. 건식 에칭 동작들은 이 기술분야의 숙련자에게 분명할 것이며 따라서 여기에 상세히 설명되지 않는다.
제 1 마스크(116)의 일 부분은 그 후 제 1 절연 재료(114a)의 또 다른 부분을 노출시키기 위해 제거될 수 있으며, 도 3에 도시된 구조를 야기한다. 제 1 마스크(116)의 부분은 예를 들면, 제 1 마스크(116)의 재료에 선택적이며 절연 재료(114) 또는 도전 재료(112)의 재료를 실질적으로 제거하지 않는 등방성 에칭에 의해 제거될 수 있다. 제 1 마스크(116)로부터의 재료는 노출되는 제 1 절연 재료(114a)의 부분이 상술된 바와 같이, 스텝의 대략 원하는 폭인 폭을 보이는 정도로 제거될 수 있다.
또 다른 이방성 에칭(118)은 절연 재료들(114a, 114b)의 노출된 부분들 및 그 후에 아래에 있는 도전 재료들(112a, 112b)의 노출된 부분들을 제거하기 위해 사용될 수 있다. 다시 말해서, 세트(115a) 및 세트(115b)의 노출된 부분들은 한 사이클의 이방성 에칭(118)에 의해 제거될 수 있다. 제 1 마스크(116)의 일 부분은 절연 재료(114a)의 또 다른 부분을 노출시키기 위해 다시 제거될 수 있어서, 도 4에 도시된 구조를 야기한다.
제 1 마스크(116)의 일 부분을 제거하고, 노출된 절연 재료(114)를 제거하며, 노출된 도전 재료(112)를 제거하는 동작들은 도 5에 도시된 바와 같이 절연 재료(114j)를 노출시키고 세트들(115)의 총 수의 절반을 커버하는 세트들(115a 내지 115i)에서 스텝들을 형성하기 위해 복수 회 반복될 수 있다. 다시 말해서 및 세트들(115)의 총 수가 18인 예로서, 제 9 절연 재료(114i)(카운팅이 절연 재료(114a)와 함께 순차적으로 시작할 때)는 그 안에 형성된 노출된 스텝을 가질 수 있는 반면, 그 아래의 제 10 절연 재료(114j)는 그 안에 형성된 스텝을 갖지 않을 수 있다. 제 10 절연 재료(114j)는 노출된 그것의 일 부분을 가질 수 있다. 제 1 마스크(116)의 나머지는 그 후 종래의 기술들에 의해 제거될 수 있으며, 이것은 여기에 상세히 설명되지 않는다. 예로서, 제 1 마스크(116)는 건식 또는 습식 에칭 동작을 이용해 제 1 절연 재료(114a)의 표면으로부터 실질적으로 제거될 수 있다.
도 6에 보여질 수 있는 바와 같이, 세트들(115)의 총 수의 절반의 수의 세트들(115)이 그 안에 형성된 스텝들을 포함하는 중간 계단-스텝 구조(150)가 형성될 수 있다. 예로서 및 도 6에 도시된 바와 같이, 18개의 세트들(115)을 가진 구조에 대해, 설명된 바와 같은 방법은 그 안에 형성된 스텝들을 가진 9개의 세트들(115)을 갖는 중간 계단-스텝 구조(150)를 형성하기 위해 사용될 수 있는 반면, 나머지 9개의 세트들(115)은 그 안에 형성된 스텝들을 포함하지 않는다.
이제 도 7을 참조하면, 제 2 마스크(126)(또한 찹 마스크(chop mask)(126)로서 불리우는)가 절연 재료들(114a 내지 114i) 위에 형성될 수 있으며 어레이 영역(122)(도 7에 도시되지 않음) 및 계단-스텝 영역(124)의 제 1 영역(170)을 커버하기 위해 패터닝되는 반면, 계단-스텝 영역(124)의 제 2 영역(180)은 노출된 채로 있다. 제 2 영역(180)은 제 1 영역(170)에 횡 방향으로(즉, 도 7에서 화살표들(140)의 방향으로) 인접하는 영역일 수 있다. 예로서, 제 2 영역(180)은 워드 라인 접촉들로 결국 계단-스텝 구조(100)에 연결할 워드 라인들의 구성 및 크기에 의해 결정된 길이(182)를 가질 수 있다. 각각의 세트(115)가 약 1 ㎛의 두께를 가진 일 실시예에서, 마스크(126)를 통해 노출된 길이(182)는 약 3 ㎛일 수 있다.
제 2 영역(180)은 그 후 도 8에 도시된 바와 같이, 적층의 하부 절반의 세트들(115)을 노출시키기 위해 다수의 세트들(115)로부터 재료를 제거하기에 충분한 사이클들을 포함하는, 이방성 에칭(128)의 대상이 될 수 있다. 예로서, 이방성 에칭(128)은: 원하는 양의 재료가 제거될 때까지, 절연 재료(114)의 노출된 부분들을 선택적으로 제거하는 제 1 건식 에칭 동작; 제 1 건식 에칭 동작에 의해 노출되는 도전 재료(112)의 부분들을 제거하는 제 2 건식 에칭 동작; 제 2 건식 에칭 동작에 의해 노출되는 절연 재료(114)의 부분들을 제거하는 제 3 건식 에칭 동작 등을 포함할 수 있다. 비-제한적인 예로서 및 도 7과 도 8에 도시된 바와 같이, 이방성 에칭(128)은 9개의 노출된 세트들(115)의 부분들을 제거하기 위해 제자리에서 9회 반복될 수 있다.
도 9에 보여질 수 있는 바와 같이, 제 2 마스크(126)는 제거될 수 있어서, 각각의 세트(115)에 액세스(즉, 노출)를 제공하고 계단-스텝 구조(100)를 형성한다. 계단-스텝 구조(100)는 세트들(115)의 제 1 절반에 노출을 제공하는 제 1 영역(170) 및 세트들(115)의 제 2 절반에 노출을 제공하는 제 1 영역(170)에 횡 방향으로 인접한 제 2 영역(180)을 포함할 수 있다. 따라서, 각각의 세트(115)는 각각 각각의 도전 재료(112)에 전기적으로 연결된 도전성 접촉을 형성하기 위해 액세스 가능할 수 있다. 다시 말해서, 각각의 세트(115)의 노출된 부분은 "접촉 영역"으로서 불리울 수 있다. 각각의 접촉 영역은 다른 접촉 영역들로부터 오프셋(offset)될 수 있다. 여기에 사용된 바와 같이, 용어 "오프셋"은 기판으로부터 상이한 거리에 위치되는 것을 포함한다. 예를 들면, 제 2 접촉 영역으로부터 오프셋된 제 1 접촉 영역은 도 9에 도시된 바와 같이, 제 1 세트의 접촉 영역 및 제 1 세트와 상이한 제 2 세트의 접촉 영역을 나타낼 수 있다. 계단-스텝 구조(100)의 접촉 영역들은 이하에 보다 상세히 설명될 바와 같이, 기판으로부터 하나의 각도(190)로 연장될 수 있다.
이제 도 10을 참조하면, 도전성 접촉들(120)은 각각의 도전 재료(112)에 전기적 접촉을 제공하기 위해 형성될 수 있다. 예로서, 실리콘 산화물, 보로포스포실리케이트 유리(borophosphosilicate glass: BPSG), 및 스핀-온 유전체(spin-on dielectric: SOD) 중 하나 이상과 같은, 제 2 절연 재료(도시되지 않음)는 계단-스텝 영역(124) 위에 형성될 수 있다. 제 2 절연 재료는 예를 들면, 화학적-기계적 연마(CMP) 프로세스 또는 기계적 연마 프로세스와 같은, 연마 평탄화 프로세스에 의해 선택적으로 평탄화될 수 있다. 개구들은 기초 도전 재료들(112)을 노출시키기 위해 제 2 절연 재료를 통해 및 절연 재료(114)(도 10에 도시된 바와 같이, 절연 재료(114)가 계단-스텝 구조(100)의 각각의 접촉 영역의 최상부를 커버하는)를 통해 형성될 수 있다. 개구들은 그 후 도 10에 도시된 바와 같이, 각각 도전 재료들(112)에 전기적으로 연결하는 도전성 접촉들(120)을 형성하기 위해 도전 재료(예로서, 폴리실리콘, 텅스텐, 티타늄, 알루미늄 등)로 채워질 수 있다. 예로서, 도전성 접촉들(120)은 워드 라인 접촉들일 수 있다. 도전성 워드 라인들이 그 후 형성될 수 있으며(도시되지 않음) 각각의 워드 라인 접촉(120)에 연결될 수 있다. 계단-스텝 영역(124)의 제 2 영역(180)의 길이(182)(도 7 참조)는 형성되고 서로로부터 전기적으로 격리될 워드 라인들 및 워드 라인 접촉들(120)을 위한 충분한 공간을 제공하기 위해 선택될 수 있다.
대안적으로, 도전성 접촉들(120)은 도 10에 도시된 것과 상이한 구성을 갖도록 형성될 수 있다. 예로서, 도전성 접촉들(120)은 각각의 도전 재료(112)로부터 계단-스텝 구조(100)를 통해 기판이라기보다는 또는 또한 그것으로부터 멀리 떨어진 기판으로 연장되도록 형성될 수 있다. 예를 들면, 이와 같은 날짜에 출원되고 본 출원의 양수인에 양도된, 미국 특허 출원 일련 번호 제XX/XXXXX호[대리인 문서 번호 제2269-10470US]는 계단-스텝 구조를 통해 기판을 향해 연장되는 접촉들 및 이러한 접촉들을 형성하는 방법들을 설명한다. 다시 말해서, 본 개시는 도 10에 도시된 바와 같이, 기판으로부터 멀어지는 방향으로 계단-스텝 구조(100)의 재료들로부터 연장된 접촉들을 형성하는 것에 제한되지 않는다.
도 2 내지 도 10에 예시된 방법은 두 개의 별개의 영역들(170, 180)을 가진 계단-스텝 구조(100)를 야기한다. 계단-스텝 구조(100)의 제 1 영역(170)은 절연 재료들(114) 및 도전 재료들(112)의 세트들(115)의 제 1 부분에 대한 전기적 액세스를 허용하는 접촉 면적들을 포함한다. 계단-스텝 구조(100)의 제 2 영역(180)은 제 1 영역(170)에 횡 방향으로 인접하며 세트들(115)의 제 2 부분에 대한 전기적 액세스를 허용하는 접촉 면적들을 포함한다. 제 1 영역(170)은 세트들(115)의 절반의 접촉 면적들을 포함할 수 있으며 제 2 영역(180)은 세트들(115)의 다른 절반의 접촉 면적들을 포함할 수 있다.
도 2 내지 도 10에 예시되고 첨부한 텍스트에 설명된 실시예를 이용함으로써, 계단-스텝 구조(100)는 각각의 세트(115)에 대한 액세스를 제공하기 위해 형성될 수 있다. 계단-스텝 구조(100)는 절연 재료(114) 및 도전 재료(112)의 동일한 수의 세트들을 가진 종래 기술의 계단-스텝 구조들에 비교할 때, 어레이 영역(122)(도 5 참조)으로부터 먼 것의 단지 절반을 연장하여, 계단-스텝 구조(100)를 포함한 메모리 디바이스의 공간을 절약하고 그 크기를 감소시킨다. 부가적으로, 계단-스텝 구조(100)는 또 다른 수직 디바이스의 또 다른 계단-스텝 구조(도시되지 않음)에 인접하여 형성될 수 있다. 두 개의 계단-스텝 구조들 사이에서의 갭(gap)은 종래의 갭보다 더 작을 수 있으며, 이것은 후속 스텝들에서 재료(예로서, 상술된 제 2 절연 재료)로 채우기에 더 싸고 더 용이할 수 있다. 결과적인 채움 재료는 보다 짧은 거리를 스패닝(span)하기 때문에, 결과적인 채움 재료의 평탄화는 보다 쉽고 제어가능하게 달성될 수 있다. 도 2 내지 도 10에 설명된 방법은 또한 에러의 제조 마진을 크게 감소시키면서 많은 수의 스텝들을 형성하는 이점을 가질 수 있다. 예로서, 제 1 마스크(116)의 부분들을 제거하는 동작은 계단-스텝 구조(100)의 18개의 스텝들을 형성하기 위해 단지 8번 행해질 수 있다. 반대로, 종래의 방법들은 18개의 스텝들을 가진 계단-스텝 구조를 형성하기 위해 마스크를 다시 17회 트리밍할 것을 요구할 수 있다. 그러므로, 마스크를 트리밍할 때 임의의 에러는 종래의 방법들을 갖고 행해진 바와 같은 17회가 아니라 8회까지만 크게 증가될 수 있다. 다시 말해서, 본 개시에 설명된 방법은 종래의 방법들에 의해 형성된 계단-스텝 구조에 비교할 때 계단-스텝 구조(100)를 형성하기 위해 에러의 보다 낮은 마진을 제공할 수 있다. 더욱이, 본 개시에 설명된 방법은 종래의 방법들을 갖고 행해질 바와 같이 보다 많은 수의 마스크들을 사용하기보다는, 에러의 관리가능한 마진 및 공간 절약들을 달성하기 위해 두 개의 마스크들(제 1 마스크(116) 및 제 2 마스크(126))을 형성하는 것을 포함할 수 있다. 각각의 마스크는 부가적인 포토리소그래픽 레티클이 형성되도록 요구할 수 있기 때문에, 많은 수의 마스크들은 상당한 비용을 제조 프로세스에 부가한다. 따라서, 보다 양호한 에러의 마진을 달성하기 위해 사용된 마스크들의 수를 감소시키는 것은 비용 절감들을 제공한다.
계단-스텝 구조를 형성하기 위한 방법의 또 다른 실시예는 도 11 내지 도 14에 예시된다. 방법은 중간 계단-스텝 구조(250)를 형성하기 위해 도 2 내지 도 6에 예시된 것과 유사한 방식으로 시작할 수 있다. 그러나, 이러한 실시예의 중간 계단-스텝 구조(250)는 중간 계단-스텝 구조(250)가 도 6에 도시된 중간 계단-스텝 구조(150)에서처럼 세트들(115)의 절반이라기보다는, 절연 재료(214) 및 도전 재료(212)의 세트들(215)의 1/4의 노출 및 그것에 형성된 스텝들을 포함한다. 비-제한적인 예로서 및 예시의 용이함을 위해, 도 11에 도시된 구조는 총 16개의 세트들(215)을 포함한다. 그러나, 임의의 원하는 수의 세트들(215)이 사용될 수 있다. 스텝들은 본질적으로 4개의 최상위 세트들(215)의 각각의 절연 재료(214)를 노출시키기 위해 도 2 내지 도 6을 참조하여 상술된 바와 같이 4개의 최상위 세트들(215)(즉, 16개의 총 세트들(215)의 1/4)로 형성될 수 있다. 제 2 마스크(236)는 절연 재료들(214a 내지 214d) 위에 형성될 수 있으며 중간 계단-스텝 구조(250)의 제 1 영역(240)에 횡 방향으로 인접한 제 2 영역(260)에서의 세트들을 노출시키기 위해 패터닝될 수 있다.
이방성 에칭(238)은 도 11 및 도 12에 예시된 바와 같이, 노출된 제 2 영역(260)에서 다음 4개의 세트들(215)(215e 내지 215h)에 스텝들을 노출 및 형성하기 위해 절연 재료(214) 및 도전 재료(212)를 제거하는 4개의 사이클들을 포함하여 수행될 수 있다. 이방성 에칭(238)이 수행된 후, 제 2 마스크(236)가 제거될 수 있다. 따라서, 4개의 최상위 세트들(215a 내지 215d)이 노출될 수 있고 제 1 영역(240)에서 그것에 형성된 스텝들을 가지며, 다음 4개의 세트들(215e 내지 215h)이 노출될 수 있으며 제 1 영역(240)에 횡 방향으로 인접한 제 2 영역(260)에 형성된 스텝들을 가진다. 세트들(215)의 하부 절반(즉, 도 12에서 제 8 세트(215h) 아래의 8개의 세트들(215))은 그것에 형성된 스텝들을 갖지 않을 수 있다. 제 9 세트(215i)의 도전 재료(214i)는 제 8 세트(215h)에서의 스텝의 형성 후 노출된 일 부분을 가질 수 있다.
이제 도 13을 참조하면, 제 3 마스크(246)가 제 1 영역(240)(도 12)의 제 1 부분(241)의 노출된 절연 재료(214a 내지 214d) 위에 및 제 2 영역(260)(도 12)의 제 1 부분(261)의 노출된 절연 재료(214e 내지 214h) 위에 형성될 수 있으며 제 1 영역(240)의 제 2 부분(243) 및 제 2 영역(260)의 제 2 부분(263)을 노출시키기 위해 패터닝된다. 비-제한적인 예로서, 제 1 영역(240)의 및 제 2 영역(260)의 각각의 약 절반은 나머지 약 절반이 노출될 수 있는 동안 제 3 마스크(246)에 의해 커버될 수 있다.
또 다른 이방성 에칭(248)은 노출된 재료를 제거하기 위해 행해질 수 있다. 예로서, 이방성 에칭(248)은 노출된 부분들(243, 263)의 각각에서 8개의 세트들(215)로부터 재료를 제거하기 위해 절연 재료(214) 및 도전 재료(212)를 제거하는 8개의 사이클들을 포함할 수 있다. 도 14에 보여질 수 있는 바와 같이, 결과적인 계단-스텝 구조(200)는 서로 횡 방향으로 인접한 4개의 별개의 영역들(243, 241, 261, 263)을 포함할 수 있으며, 각각은 세트들(215)의 총 수의 별개의 1/4에 노출을 제공한다. 도전성 접촉들(도시되지 않음)은 그 후 본질적으로 도 10을 참조하여 설명된 바와 같이 각각의 도전 재료(212)와의 전기적 접촉을 제공하기 위해 형성될 수 있다.
도 11 내지 도 14에 도시된 실시예들의 변화들이 본 개시의 범위를 초과하지 않고 존재할 수 있다는 것이 주의된다. 예를 들면, 도 11에 도시된 이방성 에칭(238)은 4개 세트들(215)보다는 8개 세트들(215)을 제거할 수 있으며 도 13에 도시된 이방성 에칭(248)은 8개 세트들(215)보다는 4개 세트들(215)을 제거할 수 있다. 각각의 이방성 에칭의 사이클들의 수가 변경되지만, 결과적인 구조는 각각이 세트들(215)의 1/4에 대한 액세스를 제공하는 4개의 별개의 영역들을 포함할 수 있다. 도 11 내지 도 14에 도시된 세트들(215)의 특정 수는 편리함을 위해 16이지만, 본 개시는 그렇게 제한되지 않는다는 것이 또한 주의된다. 절연 재료(214) 및 도전 재료(212)의 임의의 원하는 수의 세트들(215)을 가진 계단-스텝 구조는 개시된 방법들에 의해 형성될 수 있다.
도 11 내지 도 14에 도시된 본 개시의 방법의 실시예는 도 2 내지 도 10에 예시된 실시예에 비해 몇몇 이점들을 제공할 수 있다. 예를 들면, 에러의 훨씬 더 달성 가능한 마진은 제 1 마스크(즉, 계단-스텝 마스크)가 동일한 수의 접촉 영역들(예로서, 스텝들)을 얻기 위해 보다 적은 횟수들로 트리밍될 수 있기 때문에 실현될 수 있다. 또한, 도 11 내지 도 14에 도시된 방법의 계단-스텝 영역(224)이 어레이 영역(예로서, 수직 메모리 어레이 영역)으로부터 연장되는 거리는 도 2 내지 도 10에 도시된 방법의 계단-스텝 영역(124)의 거리보다 더 작으며; 따라서 부가적인 공간 절약들이 실현될 수 있다. 그러나, 부가적인 포토리소그래픽 레티클이 도 2 내지 도 10에 도시된 방법에서 생략되는 도 13에 도시된 제 3 마스크(246)를 형성하기 위해 사용될 수 있다. 그러므로, 도 11 내지 도 14에 도시된 방법에 의해 형성된 계단-스텝 구조(200)를 제조할 때 몇몇 부가적인 비용이 있을 수 있다. 따라서, 본 개시의 계단-스텝 구조를 형성하는 방법은 수정될 수 있으며 주어진 상황에 수반된 비용들 및 이득들에 맞게 만들어질 수 있다.
수직 디바이스(예로서, 메모리 어레이)에 대한 전기적 액세스를 위한 계단-스텝 구조를 형성하는 방법의 또 다른 실시예가 도 15 내지 도 20에서 예로서 예시된다. 도 15를 참조하면, 교번하는 도전 재료(312) 및 절연 재료(314)의 다수의 세트들(315)이 형성될 수 있다. 예로서 및 명료함을 위해, 본 개시는 그렇게 제한되지 않지만, 18개 세트들(315)이 도시된다. 제 1 마스크(316)(또한 "계단-스텝 마스크(316)"로서 불리우는)는 어레이 영역(322)(예로서, 수직 메모리 어레이 영역) 및 계단-스텝 영역(324) 양쪽 모두를 커버하기 위해 절연 재료(314a) 위에 형성될 수 있다. 제 1 마스크(316)는 본질적으로, 도 2를 참조하여 설명된 바와 같이, 형성될 계단-스텝 구조의 원하는 스텝과 동일한 폭에 대한 폭을 가진 절연 재료(314a)의 일 부분을 노출시키도록 패터닝될 수 있다.
이방성 에칭(318)은 두 개의 최상위 세트들(315a, 315b)의 일 부분을 제거하기 위해 수행될 수 있다. 다시 말해서, 이방성 에칭(318)은 절연 재료(314a)의 노출된 부분, 도전 재료(312a)의 기초 부분, 다음 절연 재료(314b)의 기초 부분, 및 다음 도전 재료(312b)의 기초 부분을 제거할 수 있다. 다시 말해서, 하나의 세트(315)를 통해 이방성 에칭(318)의 하나의 사이클보다는, 이방성 에칭(318)의 2개의 사이클들이 도전 재료(312) 및 절연 재료(314)의 두 개의 세트들(315)의 부분들을 제거하기 위해 수행될 수 있다. 제 1 마스크(316)의 일 부분은 그 후, 본질적으로 도 2를 참조하여 설명된 바와 같이, 절연 재료(314a)의 또 다른 부분을 노출시키기 위해 제거될 수 있다.
이제 도 16을 참조하면, 제 3 절연 재료(314c)의 유사한 부분뿐만 아니라 절연 재료(314a)의 약 하나의 원하는 스텝 폭의 폭을 가진 일 부분이 노출될 수 있다. 또 다른 이방성 에칭(318)이 수행될 수 있으며, 다시 도전 재료(312) 및 절연 재료(314)의 2개 세트들(315)을 통해 에칭이 수행될 수 있다. 제 1 마스크(316)의 또 다른 부분은 등방성 에칭을 통해 제거될 수 있어서, 도 17에 도시된 구조를 야기한다. 제 1 마스크(316)의 부분들의 순차적인 이방성 에칭(318) 및 제거는 도 18에 도시된 바와 같이, 스텝들이 세트들(315)의 절반과 같은 원하는 부분에 형성되고 중간 계단-스텝 구조(350)가 형성될 때까지 계속될 수 있다. 다시 말해서, 모든 다른 세트(315)(기판으로부터 최상위 세트(315a)를 향해 진행할 때)는 노출된 그것의 절연 재료(314)의 적어도 일 부분을 가질 수 있으며, 노출된 부분은 그것 상에 또는 그것을 통해서 도전성 접촉을 형성하기에 충분한 폭을 가진다.
이제 도 19를 참조하면, 제 2 마스크(326)(또한 "찹 마스크(326)"로서 불리우는)는 노출된 절연 재료들(314) 위에 형성될 수 있으며 계단-스텝 영역(324)의 제 1 영역(370)을 커버하기 위해서 및 제 1 영역(370)에 횡 방향으로 인접한 제 2 영역(380)을 노출시키기 위해 패터닝될 수 있다. 또 다른 이방성 에칭(328)의 한 사이클이 각각의 스텝으로부터 하나의 세트(315)의 노출된 부분을 제거하기 위해 노출된 제 2 영역(380) 상에서 수행될 수 있다. 다시 말해서, 이방성 에칭(328)은 노출된 세트들(315)의 각각으로부터 노출된 절연 재료(314)를 제거할 수 있으며 그 후 노출된 세트들(315)의 각각으로부터 기초 도전 재료(312)를 제거할 수 있다. 이러한 방식으로, 도 18에 도시된 중간 계단-스텝 구조(350)에서 노출되지 않은 세트들(315)은 이방성 에칭(328)의 한 사이클을 수행함으로써 노출될 수 있다.
제 2 마스크(326)는 제거되어, 도 20에 도시된 계단-스텝 구조(300)를 야기할 수 있다. 계단-스텝 구조(300)는 세트들(315)의 절반(즉, 에 대한 액세스)의 노출을 제공하는 제 1 영역(370)을 포함할 수 있다. 제 1 영역(370)은 모든 다른 세트(315)의 노출을 제공할 수 있다. 계단-스텝 구조(300)는 또한 세트들(315)의 다른 절반의 노출을 제공하는 제 1 영역(370)에 횡 방향으로 인접한 제 2 영역(380)을 포함할 수 있다.
도 15 내지 도 20에 예시된 방법에 의해 형성된 계단-스텝 구조(300)의 각도(390)는 도 2 내지 도 10에 예시된 방법에 의해 형성된 계단-스텝 구조(100)의 각도(190)보다 작을 수 있다. 계단-스텝 구조(300)를 포함한 디바이스는 또한 제 1을 향하는 또 다른 계단-스텝 구조(도시되지 않음)를 포함할 수 있다. 보다 가파른 계단-스텝 구조(즉, 보다 작은 각도)는 덜 가파른(즉, 보다 큰 각도를 가진) 계단-스텝 구조들 사이에서의 밸리(valley)보다 작은 폭을 가진 이웃하는 계단-스텝 구조들 사이에 밸리를 야기할 수 있다. 이러한 보다 작은 폭을 가진 밸리는 유전체 또는 다른 원하는 재료들로 채우기에 더 용이하며 따라서 더 저렴할 수 있다. 유전체 또는 다른 원하는 재료로 채워진 보다 작은 폭을 가진 밸리는 또한 계단-스텝 구조의 도전 재료들에 전기적 연결을 제공하는 접촉들을 형성하기 전에서와 같이, 평탄화시키기에 더 용이할 수 있다.
도 20에 도시된 계단-스텝 구조(300)와 같이, 계단-스텝 구조를 형성하기 위한 방법의 또 다른 실시예가 도 21 내지 도 24에 예시된다. 도 21에 도시된 바와 같이, 교번하는 도전 재료들(412) 및 절연 재료들(414)이, 각각의 세트(415)가 하나 이상의 도전 재료(들)(412) 및 하나 이상의 절연 재료(들)(414)를 포함하는, 복수의 세트들(415)을 형성하기 위해 기판(도시되지 않음) 위에 형성될 수 있다. 예로서 및 제한 없이, 본 개시가 그렇게 제한되지는 않지만, 18개 세트들(415)이 명료함을 위해 도시된다. 제 1 마스크(426)(또한 "찹 마스크(426)"로서 불리우는)는 절연 재료(414a) 위에 형성될 수 있으며 제 1 영역(470)에 횡 방향으로 인접한 제 2 영역(480)에 절연 재료(414a)를 노출시키도록 패터닝된다. 제 1 마스크(426)는 또한 어레이 영역(도시되지 않음)을 커버하기 위해 형성될 수 있다. 절연 재료(414a) 및 도전 재료(412a)를 포함한 세트(415a)로부터의 재료는 한 사이클의 이방성 에칭(428)에 의해 제 2 영역(480)에서 제거될 수 있다.
도 22에 도시된 바와 같이, 세트(415a)는 제 1 영역(470)에 남아있을 수 있으며 제 2 영역(480)에서 제거되어, 제 2 영역(480)에서 절연 재료(414b)를 노출시킨다. 제 1 마스크(426)는 제 1 영역(470)에 절연 재료(414a)를 노출시키기 위해 제 1 영역(470)으로부터 제거될 수 있다. 이제 도 23을 참조하면, 제 2 마스크(436)(또한 "계단-스텝 마스크(436)"로서 불리우는)는 제 1 영역(470) 및 제 2 영역(480) 양쪽 위에 형성될 수 있으며 절연 재료들(414a, 414b)의 대략 하나의 계단-폭을 노출시키기 위해 패터닝될 수 있다. 2개 세트들(415a, 415b)로부터의 재료는 제 1 영역(470)에서 이방성 에칭(438)에 의해 제거될 수 있으며 2개 세트들(415b, 435c)로부터의 재료는 제 2 영역(480)에서 이방성 에칭(438)에 의해 제거될 수 있다. 다시 말해서, 이방성 에칭(438)은 절연 재료(414) 및 도전 재료(412)를 통해 에칭의 2개 사이클들을 포함할 수 있다. 제 2 마스크(436)의 일 부분은 그 후 도 24에 예시된 바와 같이, 대략 1개의 계단-폭의 폭을 가진 2개 세트들(415a, 415b)의 일 부분을 노출시키기 위해 제거될 수 있다.
제 1 영역(470)에서, 절연 재료(414a)의 부분들 및 절연 재료(414c)의 부분들이 노출될 수 있다. 제 1 영역(470)에 횡 방향으로 인접한 제 2 영역(480)에서, 제 2 절연 재료(414b)의 부분들 및 제 4 절연 재료(414d)가 노출될 수 있다. 또 다른 이방성 에칭(438)은 세트들(415a, 415b, 415c, 415d)의 노출된 부분들을 제거하기 위해 수행될 수 있으며, 다시 각각의 노출된 부분에서의 2개 세트들(415)을 제거한다.
제 2 마스크(436)의 일 부분을 제거하고 2개 세트들(415)의 노출된 부분들을 통해 이방성으로 에칭(438)하는 것의 동작들은 각각의 세트(415)의 일 부분이 노출될 때까지 복수 회 반복될 수 있다. 제 2 마스크(436)가 그 후 제거될 수 있다. 도 21 내지 도 24를 참조하여 예시되고 설명된 실시예는 도 20에 도시된 계단-스텝 구조(300)에 대한 구성에서 실질적으로 동일한 계단-스텝 구조(300)를 야기할 수 있다.
몇몇 실시예들에서, 다수의 계단-스텝 구조들(100, 200, 또는 300)은 이 기술분야의 숙련자에 의해 이해될 바와 같이, 여기에 설명된 방법들을 동시에 따라서 형성될 수 있다. 예로서 및 도 25에 예시된 바와 같이, 제 1 계단-스텝 구조(100a)는 제 1 영역(170a) 및 제 1 영역(170a)에 횡 방향으로 인접하는 제 2 영역(180a)을 포함하기 위해 상기에서 보다 상세히 설명된 바와 같이 형성될 수 있다. 동시에 및 동일한 방법들을 따름으로써, 제 2 계단-스텝 구조(100b)가 제 1 계단-스텝 구조(100a)에 횡 방향으로 인접하여 형성될 수 있다. 예를 들면, 제 2 계단-스텝 구조(100b)의 제 1 영역(170b)은 제 1 계단-스텝 구조(100a)의 제 2 영역(180a)에 횡 방향으로 인접하여 형성될 수 있다. 제 1 계단-스텝 구조(100a)는, 제 1 및 제 2 계단-스텝 구조들(100a, 100b) 사이에 배치된 보이드(void)일 수 있는, 절연 재료(도시되지 않음)에 의해 제 2 계단-스텝 구조(100b)로부터 전기적으로 절연될 수 있다.
몇몇 실시예들에서, 수직 메모리 디바이스는 계단-스텝 구조들(100, 200, 또는 300)과 같이, 계단-스텝 구조를 포함할 수 있다. 계단-스텝 구조의 각각의 도전 재료(112, 212, 312, 또는 412)는 도전성 연결(예로서, 워드 라인 연결)로서 기능할 수 있다. 각각의 도전 재료는 수직 메모리 어레이에서의 특정한 평면에서 트랜지스터들(도시되지 않음)에 대한 전기적 액세스를 제공할 수 있다. 따라서, 여기에 개시된 계단-스텝 구조들(100, 200, 또는 300) 중 임의의 것은 수직 메모리 디바이스, 또는 다른 수직 디바이스에서 사용될 수 있다.
계단-스텝 구조들 및 계단-스텝 구조들을 형성하기 위한 방법들의 여러 실시예들이 도시되고 설명되었다. 이들 실시예들은 종래의 구조들 및 방법들에 비교할 때 이점들을 가질 수 있다. 예를 들면, 복수의 계단-스텝들을 형성할 때 에러의 마진은 종래의 방법들에 비교할 때 본 개시의 방법들을 이용함으로써 보다 합리적이며 달성가능한 레벨로 유지될 수 있다. 에러의 마진에서의 개선은 복수의 마스크들을 형성하기 위해 요구될 수 있는 많은 수의 레티클들을 이용하는 비용 없이 달성될 수 있다. 또한, 본 개시의 계단-스텝 구조는 몇몇 종래의 계단-스텝 구조들보다 적은 면적을 커버할 수 있다. 계단-스텝 구조에 의해 커버된 보다 적은 면적은 계단-스텝 구조를 포함한 디바이스가 보다 효율적이며 비용 효율적으로 생성되도록 허용할 수 있다. 더욱이, 인접한 계단-스텝 구조들 사이에서의 공간은 크기가 감소될 수 있으며 그러므로 후속 제조 프로세스들에서 재료로 채우고 평탄화시키는 것이 보다 용이하며 및/또는 보다 저렴할 수 있다.
결론
일 실시예에서, 반도체 구조를 형성하는 방법이 설명되며, 이는 도전 재료 및 절연 재료의 복수의 세트들을 형성하는 단계, 복수의 세트들의 최상위 세트 위에 제 1 마스크를 형성하는 단계, 최상위 세트의 주요 표면의 일 부분을 노출시키기 위해 제 1 마스크의 일 부분을 제거하는 단계, 최상위 세트의 노출된 부분을 제거하는 단계, 최상위 세트의 또 다른 부분을 노출시키기 위해 제 1 마스크의 또 다른 부분을 제거하는 단계, 및 제 1 수의 접촉 영역들이 형성될 때까지 최상위 세트의 노출된 부분을 제거하는 단계를 포함한다. 방법은 또한 복수의 세트들의 제 1 영역 위에 제 2 마스크를 형성하는 단계 및 제 2 수의 접촉 영역들을 형성하기 위해 제 1 영역에 횡 방향으로 인접한 복수의 세트들의 제 2의, 노출된 영역에서 복수의 세트들로부터 재료를 제거하는 단계를 포함한다.
추가 실시예에서, 계단-스텝 구조를 형성하는 방법이 설명되며, 이는 도전 재료들 및 절연 재료들의 세트들의 부분들 상에 제 1 접촉 영역들을 형성하는 단계, 세트들의 영역 위에 마스크를 형성하는 단계, 및 제 2 접촉 영역들을 형성하기 위해 마스크에 의해 커버되지 않은 세트들의 일 부분을 제거하는 단계를 포함한다. 제 2 접촉 영역들의 각각은 제 1 접촉 영역들의 각각보다 기초 기판에 보다 근위일 수 있다.
부가적인 실시예에서, 수직 메모리 디바이스를 형성하는 방법이 설명되며, 이는 복수의 교번하는 워드 라인 연결들 및 절연 재료들을 형성하는 단계 및 워드 라인 연결들의 부분들 상에 접촉 영역들을 형성하는 단계를 포함한다. 방법은 또한 교번하는 워드 라인 연결들 및 절연 재료들의 영역 위에 마스크를 형성하는 단계 및 마스크에 의해 커버되지 않은 워드 라인 연결들 및 절연 재료들의 일 부분을 제거하는 단계, 및 각각의 접촉 영역과 연관되는 접촉들을 형성하는 단계를 더 포함한다.
또 다른 실시예에서, 도전 재료 및 절연 재료의 복수의 세트들을 포함하는 장치가 설명된다. 복수의 세트들의 제 1 영역은 복수의 세트들의 제 1 부분의 접촉 영역들을 포함하며 복수의 세트들의 제 2 영역은 제 2 부분의 접촉 영역들을 포함한다. 복수의 세트들의 제 1 영역 및 제 2 영역은 서로 횡 방향으로 인접한다. 제 1 영역의 접촉 영역들은 제 2 영역의 접촉 영역들로부터 오프셋된다.
부가적인 실시예에서, 복수의 도전 재료들을 포함한 수직 메모리 어레이 영역 및 복수의 도전 재료들을 또한 포함한 계단-스텝 영역을 포함하는 장치가 설명된다. 계단-스텝 영역은 제 1 영역 및 제 1 영역에 횡 방향으로 인접한 제 2 영역을 포함한다. 제 1 영역은 복수의 도전 재료들의 제 1 부분의 접촉 영역들을 포함하며 제 2 영역은 제 1 부분과 상이한 복수의 도전 재료들의 제 2 부분의 접촉 영역들을 포함한다. 제 1 영역의 각각의 접촉 영역은 제 2 영역의 각각의 접촉 영역으로부터 오프셋된다.
또 다른 실시예에서, 도전 재료 및 절연 재료의 복수의 세트들을 형성하는 단계, 복수의 세트들의 최상위 세트의 제 1 부분을 제거하는 단계, 최상위 세트의 제 2 부분의 제 1 영역 위에 마스크를 형성하고 제 1 부분의 제 2 영역을 노출된 채로 두는 단계, 및 최상위 세트의 노출된 제 2 부분을 제거하는 단계를 포함하는, 반도체 구조를 형성하는 방법이 설명된다.
본 발명은 다양한 변경들 및 대안적인 형태들에 민감하지만, 특정 실시예들이 도면들에서 예로서 도시되며 여기에 상세히 설명되었다. 그러나, 본 발명은 개시된 특정한 형태들에 제한되도록 의도되지 않는다. 오히려, 본 발명은 다음의 첨부된 청구항들 및 그것들의 합법적인 등가물들에 의해 정의된 바와 같이 본 발명의 범위 내에 있는 모든 변경들, 조합들, 등가물들, 및 대안들을 커버하는 것이다. 예를 들면, 본 개시의 실시예들은 수직 메모리 디바이스들에 관한 것처럼 설명되지만, 다른 디바이스들이 본 개시의 범위를 초과하지 않고 설명된 것들과 유사한 방법들 및 구조들을 포함할 수 있다. 예를 들면, 여기에 개시된 방법들에 의해 형성된 계단-스텝 구조는 수직으로 적층된 배선 버스들, 커패시터들, 또는 임의의 다른 세트의 라미네이팅된 도체들을 위한 접촉 영역들을 형성하기 위해 사용될 수 있다. 다시 말해서, 임의의 계단-스텝 구조는 여기에 개시된 방법들에 의해 형성될 수 있으며 여기에 개시된 구조들과 동일하게 또는 유사하게 구성될 수 있다.

Claims (20)

  1. 반도체 구조를 형성하는 방법에 있어서,
    기판 위에 도전 재료 및 절연 재료의 복수의 세트(set)들을 형성하는 단계;
    상기 복수의 세트들의 최상위 세트 위에 제 1 마스크를 형성하는 단계;
    상기 복수의 세트들의 상기 최상위 세트의 표면의 일 부분을 노출시키기 위해 상기 제 1 마스크의 일 부분을 제거하는 단계;
    상기 복수의 세트들의 상기 최상위 세트의 상기 노출된 부분을 제거하는 단계;
    상기 최상위 세트의 상기 표면의 다른 부분을 노출시키기 위해 상기 제 1 마스크의 다른 부분을 제거하는 단계로서, 상기 최상위 세트의 상기 표면의 상기 다른 부분은 상기 복수의 세트들의 상기 최상위 세트의 상기 표면의 상기 제거된 부분에 인접하는, 단계;
    제 1 수(number)의 접촉 영역들이 형성될 때까지 상기 제 1 마스크의 일 부분을 제거하는 단계 및 상기 복수의 세트들의 상기 최상위 세트의 상기 노출된 부분을 제거하는 단계를 반복하는 단계로서, 각각의 접촉 영역은 다른 접촉 영역들로부터 오프셋(offset)되는, 단계;
    상기 복수의 세트들의 제 1 영역 위에 제 2 마스크를 형성하는 단계; 및
    제 2 수의 접촉 영역들을 형성하기 위해 상기 제 1 영역에 횡 방향으로 인접한 상기 복수의 세트들의 제 2의, 노출된 영역에서 상기 복수의 세트들로부터 상기 도전 재료 및 상기 절연 재료를 제거하는 단계 - 상기 제 2 수의 접촉 영역들 중 최상위 제 2 접촉 영역은 상기 제 1 수의 접촉 영역들 중 최상위 제 1 접촉 영역 외의 모든 접촉 영역보다도 상기 기판으로부터 떨어져 있음 -
    를 포함하는, 반도체 구조를 형성하는 방법.
  2. 청구항 1에 있어서,
    상기 복수의 세트들의 상기 최상위 세트의 노출된 부분을 제거하는 단계는:
    상기 최상위 세트의 도전 재료를 이방성으로 에칭하는 단계; 및
    상기 최상위 세트의 절연 재료를 이방성으로 에칭하는 단계를 포함하는, 반도체 구조를 형성하는 방법.
  3. 청구항 1에 있어서,
    도전 재료 및 절연 재료의 복수의 세트들을 형성하는 단계는 상기 도전 재료 위에 형성된 상기 절연 재료를 포함하기 위해 상기 복수의 세트들의 각각의 세트를 형성하는 단계를 포함하는, 반도체 구조를 형성하는 방법.
  4. 청구항 1에 있어서,
    상기 도전 재료 및 상기 절연 재료를 제거하는 단계는 상기 제 2의, 노출된 영역에서 상기 복수의 세트들 중 세트들의 총 수의 절반을 포함하는 수의 세트들로부터 상기 절연 재료 및 도전 재료의 모두를 제거하는 단계를 포함하는, 반도체 구조를 형성하는 방법.
  5. 청구항 1에 있어서,
    상기 복수의 세트들의 상기 최상위 세트의 노출된 부분을 제거하는 단계는 상기 복수의 세트들 중 하나의 세트의 노출된 부분을 제거하는 단계를 포함하는, 반도체 구조를 형성하는 방법.
  6. 청구항 1에 있어서,
    상기 복수의 세트들의 상기 최상위 세트의 노출된 부분을 제거하는 단계는 상기 복수의 세트들 중 두 개의 세트들의 부분들을 통해 이방성으로 에칭하는 단계를 포함하는, 반도체 구조를 형성하는 방법.
  7. 청구항 1에 있어서,
    제 1 수의 접촉 영역들이 형성될 때까지 상기 제 1 마스크의 일 부분을 제거하는 단계 및 상기 복수의 세트들의 상기 최상위 세트의 상기 노출된 부분을 제거하는 단계를 반복하는 단계는 상기 복수의 세트들의 세트들의 총 수의 절반 상에 또는 상기 복수의 세트들의 세트들의 총 수의 1/4 상에 상기 접촉 영역들을 형성하는 단계를 포함하며, 각각의 접촉 영역은 스텝을 포함하고, 각각의 스텝은 인접한 스텝의 말단 부분으로부터 오프셋된 말단 부분을 갖는, 반도체 구조를 형성하는 방법.
  8. 청구항 1에 있어서,
    상기 도전 재료 및 상기 절연 재료를 제거하는 단계는 상기 복수의 세트들의 상기 제 2의, 노출된 영역에 스텝들을 형성하는 단계를 포함하며, 상기 복수의 세트들의 상기 제 1 영역에서의 각각의 스텝은 상기 제 2의, 노출된 영역에서 인접한 스텝의 말단 부분으로부터 오프셋된 말단 부분을 갖는, 반도체 구조를 형성하는 방법.
  9. 청구항 1에 있어서,
    상기 접촉 영역들의 각각과 접촉하는 접촉(contact)들을 형성하는 단계를 더 포함하는, 반도체 구조를 형성하는 방법.
  10. 청구항 1에 있어서,
    상기 복수의 세트들의 제 1 영역 위에 제 2 마스크를 형성하는 단계 및 상기 제 1 영역에 횡 방향으로 인접한 상기 복수의 세트들의 제 2의, 노출된 영역에서 상기 복수의 세트들로부터 상기 도전 재료 및 상기 절연 재료를 제거하는 단계는 상기 복수의 세트들의 최상위 세트 위에 제 1 마스크를 형성하는 단계, 상기 복수의 세트들의 상기 최상위 세트의 표면의 일 부분을 노출시키기 위해 상기 제 1 마스크의 일 부분을 제거하는 단계, 및 상기 복수의 세트들의 상기 최상위 세트의 상기 노출된 부분을 제거하는 단계 전에 수행되는, 반도체 구조를 형성하는 방법.
  11. 청구항 1에 있어서,
    상기 제 2 수의 접촉 영역들의 각각은 상기 제 1 수의 접촉 영역들의 각각보다 기초(underlying) 기판에 더 근위(proximal)인, 반도체 구조를 형성하는 방법.
  12. 청구항 1에 있어서,
    상기 제 1 접촉 영역들의 일 부분 및 상기 제 2 접촉 영역들의 일 부분 위에 다른 마스크를 형성하는 단계; 및
    제 3 접촉 영역들 및 제 4 접촉 영역들을 형성하기 위해 상기 다른 마스크에 의해 커버되지 않은 도전 재료들 및 절연 재료들의 상기 세트들의 일 부분을 제거하는 단계로서, 상기 제 3 및 제 4 접촉 영역들의 각각은 상기 제 1 및 제 2 접촉 영역들의 각각보다 기초 기판에 더 근위인, 단계를 더 포함하는, 반도체 구조를 형성하는 방법.
  13. 청구항 1에 있어서,
    상기 복수의 세트들의 최상위 세트 위에 제 1 마스크를 형성하는 단계는 상기 복수의 세트들의 상기 최상위 세트 위에 계단-스텝 마스크를 형성하는 단계를 포함하는, 반도체 구조를 형성하는 방법.
  14. 청구항 1에 있어서,
    상기 복수의 세트들의 최상위 세트 위에 제 1 마스크를 형성하는 단계는 상기 복수의 세트들의 상기 최상위 세트 위에 찹 마스크(chop mask)를 형성하는 단계를 포함하는, 반도체 구조를 형성하는 방법.
  15. 반도체 장치로서,
    도전 재료 및 절연 재료의 복수의 세트들로서, 상기 복수의 세트들은:
    상기 복수의 세트들의 제 1 부분의 제 1 접촉 영역들을 포함하는 상기 복수의 세트들의 제 1 영역; 및
    상기 제 1 영역에 횡 방향으로 인접하며, 상기 복수의 세트들의 제 2 부분의 제 2 접촉 영역들을 포함하는 상기 복수의 세트들의 제 2 영역으로서, 상기 제 1 영역의 상기 제 1 접촉 영역들은 상기 제 2 영역의 상기 제 2 접촉 영역들로부터 오프셋되는, 상기 제 2 영역을 포함하는, 상기 복수의 세트들을 포함하고,
    상기 제 2 영역의 상부의 제2 접촉 영역은, 상기 제 1 영역의 상부의 제 1 접촉 영역보다 낮고, 상기 제 1 접촉 영역들 및 상기 제 2 접촉 영역들의 그외의 모든 접촉 영역들보다 높은, 반도체 장치.
  16. 청구항 15에 있어서,
    상기 제 1 영역의 상기 제 1 접촉 영역들은 상기 복수의 세트들의 제 1 교번(alternating) 세트들의 접촉 영역들을 포함하며; 및
    상기 제 2 영역의 상기 제 2 접촉 영역들은 상기 복수의 세트들의 제 2 교번 세트들을 포함하는, 반도체 장치.
  17. 청구항 15에 있어서,
    도전 재료 및 절연 재료의 상기 복수의 세트들은 도전 재료 및 절연 재료의 상기 복수의 세트들의 수직 메모리 어레이 영역을 더 포함하는, 반도체 장치.
  18. 청구항 15에 있어서,
    상기 제 2 영역에 횡 방향으로 인접하며, 상기 제 1 및 제 2 부분들 양쪽 모두와 상이한 상기 복수의 세트들의 제 3 부분의 접촉 영역들을 포함하는 상기 복수의 세트들의 제 3 영역; 및
    상기 제 3 영역에 횡 방향으로 인접하며, 상기 제 1, 제 2, 및 제 3 부분들과 상이한 상기 복수의 세트들의 제 4 부분의 접촉 영역들을 포함하는 상기 복수의 세트들의 제 4 영역을 더 포함하는, 반도체 장치.
  19. 청구항 15에 있어서,
    복수의 접촉들을 더 포함하며, 상기 복수의 접촉들의 각각의 접촉은 상기 제 1 및 제 2 접촉 영역들의 각각의 것에 전기적으로 연결되는, 반도체 장치.
  20. 청구항 15에 있어서,
    상기 복수의 세트들은 기판 위에 형성되며, 상기 제 2 영역의 각각의 제 2 접촉 영역은 상기 제 1 영역의 상기 제 1 접촉 영역들의 각각의 횡 방향으로 인접한 것보다 상기 기판에 더 가까운, 반도체 장치.
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