KR101542026B1 - Ⅲ족 질화물 반도체 수직형 구조 ｌｅｄ 칩 및 그 제조 방법 - Google Patents

Ⅲ족 질화물 반도체 수직형 구조 ｌｅｄ 칩 및 그 제조 방법 Download PDF

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Abstract

발광 구조부에 크랙이 적고, 고품질의 수직형 LED 칩 및 그 제조 방법을 제공한다.　성장용 기판 상에, 제1 전도형의 III족 질화물 반도체층, 발광층 및 상기 제1 전도형과는 다른 제2 전도형의 III족 질화물 반도체층을 순차 적층해 발광 구조 적층체를 형성하는 발광 구조 적층체 형성 공정과 상기 성장용 기판의 일부가 노출되도록, 상기 발광 구조 적층체의 일부를 제거하는 것으로, 독립한 복수개의 발광 구조부를 형성하는 발광 구조부 형성 공정과, 상기 복수개의 발광 구조부에 도전성 서포트부를 접속하기 위한 접속층을 형성하는 공정과, 상기 접속층을 개입시켜 하부 전극을 겸하는 도전성 서포트부를 형성하는 공정과, 상기 성장용 기판을 상기 복수개의 발광 구조부로부터 리프트 오프하는 박리 공정과, 상기 발광 구조부 사이에서 상기 서포트부를 절단 하는 것에 의해, 각각이 상기 발광 구조부를 가지는 복수개의 LED 칩에 개편화하는 절단 공정을 갖추어 상기 발광 구조부 형성 공정은, 상기 복수개의 발광 구조부의 각각의 평면이, 원 또는 코너에 라운드를 가지는 4n각형 모양 (n은 정의 정수임)되도록, 상기 발광 구조 적층체의 일부를 제거하는 것을 포함하는 것을 특징으로 한다.

Description

Ⅲ족 질화물 반도체 수직형 구조 ＬＥＤ 칩 및 그 제조 방법 {Ⅲ NITRIDE SEMICONDUCTOR VERTICAL-TYPE-STRUCTURE LED CHIP AND PROCESS FOR PRODUCTION THEREOF}
본 발명은 III족 질화물 반도체층을 적층한 수직형 구조 LED 칩 및 그 제조 방법에 관한 것이다.
일반적으로, III족 원소와 V족 원소와의 화합물로부터 이루어지는 III－V족 반도체는, 발광 다이오드(LED) 등의 디바이스에 널리 이용되고 있다.
III족 원소로서 Al, Ga, In을 이용하고, V족 원소로서 P나 As를 이용한 GaP, GaAs, AlGaAs, AlInGaP 등의 III－V족 반도체의 LED에 있어서는, 격자 정합을 위해 동종의 단결정 기판 상에 성장을 실시한다. 예를 들어 AlGaAs의 에피택셜 성장(Epitaxial Growth)의 경우, Al 조성 전역에 걸쳐, 거의 GaAs에 격자 정합하므로 GaAs 기판을 이용하는 것이 일반적이다.
GaP나 GaAs는 벌크 단결정 성장시에 전도 제어용의 불순물을 첨가하는 것으로, 양질이고 대구경 (2 인치 구경 이상)인 동시에 염가의 n형 혹은 p형 도전성 단결정 기판이 공업 생산되고 있다. 이러한 도전성 기판 및 상기 III－V족 반도체층을 적층해 형성한 발광 구조 적층체를 한 쌍의 전극을 사이에 둔, 전류를 수직 방향에 흘리는 수직형 구조를 채용할 수 있다.
한편, III족 원소로서 Al, Ga, In 등을 이용해 V족 원소로서 N을 이용한 III족 질화물 반도체는, 고융점에서 질소의 해리압이 높고 벌크 단결정 성장이 곤란하고, 대구경으로 염가의 도전성 단결정 기판이 없다고 하는 이유로부터, 이종의 사파이어 기판 상에 성장시키는 것으로 형성하는 것이 일반적이다.
그렇지만, 사파이어 기판은 절연성이며 전류가 흐르지 않기 때문에, 종래는, 사파이어 기판 상에 순서대로 성장시킨 n형의 III족 질화물 반도체층, 활성층(발광층) 및 p형의 III족 질화물 반도체층으로부터 이루어지는 발광 구조 적층체의 일부를 제거해 n형의 III족 질화물 반도체층을 노출시켜, 이 노출시킨 n형의 III족 질화물 반도체층 및 p형의 III족 질화물 반도체층 상에 n형 전극 및 p형 전극을 각각 배치하고, 전류를 가로방향에 흘리는 가로형구조를 채용하는 것이 통상이었다.
이 경우, n전극 형성부는 활성층을 제거하므로, (1) 발광부 면적이 감소해 버리는, 두꺼워도 5 ㎛ 정도의 n형 박층을 가로방향에 전류를 흘릴 필요가 있어 직렬 저항이 높아지고, (2) 구동 전압의 상승, (3) 발열의 증대를 부르는 문제가 있다. 또한, 사파이어 기판은 열전도율이 낮고, 발광 구조부에서 생긴 열의 방열이 충분하지 않고, LED 특성의 (4) 열포화의 문제를 일으켜 고출력화에는 불리하다.
이것에 대하여, 최근, 사파이어 기판 상에 발광 구조 적층체를 형성 후, 이 발광 구조 적층체를 도전성의 서포트부에서 지지한 후, 사파이어 기판을 리프트 오프 해서 박리하고, 이것들 서포트부와 발광 구조 적층체를 한 쌍의 전극을 사이에 두는 것으로, 수직형 구조의 LED 칩을 얻는 기술이 활발하게 연구 개발되고 있다.
특허문헌 1은, LED 칩의 측면을 통한 광추출 효과를 향상시켜, 발열에 의한 소자의 특성 열화를 방지해 그 수명을 연장시키기 위해서, 수직형 구조를 가지는 LED 칩 전체의 평면형상을 오각형 이상의 다각형 또는 원형에 형성하는 기술을 개시하고 있다.
그렇지만, 특허문헌 1에 기재된 기술은, 측면을 통한 광추출 효과는 칩 사이즈가 작은 경우에 한정되는 것이라고 생각할 수 있다. 즉, 발광 구조물층은 통상 5 ㎛ 내지 고작해야 10 ㎛이며, 칩 사이즈가 대형화하면 발광 구조물의 전표면의 면적에 대한 측면의 면적비율이 저하되고, 칩 내에서 측면을 통한 광추출의 비율이 저하되기 때문이다.
그 예로서, 수직형(慫型) 구조가 아니고 가로형(橫型) 구조에 있어서, 특허문헌 2의 실시예 1에서는, 반경이 60에서 140 ㎛의 원주 상에 발광 구조물을 가공했을 때, 원주의 반경 즉, 곡률 반경이 작은 쪽이 측면에서의 광 취득 효율이 향상해 발광 출력이 커지는 경향이 있다고 했다. 이것은, 350 ㎛ 이하라고 하는 소형 칩 사이즈 조건 하에서 각론적인 것이며, 칩 사이즈 대형화에 의한 고출력화와는 상반된다고 하는 문제가 있다.
또한, 특허문헌 1에 기재된 기술은, 발광 구조부는 III족 질화물 반도체로부터 이루어지는 발광 구조 적층체 형상 혹은 그것 위의 전면에 반사성 오믹 컨택트층을 형성한 것으로, 각각의 LED 칩에 상당하는 서포트부를 각각에 도금에 의한 금속층으로 형성하고, 도금 금속을 마스크에 칩 사이에 드러낸 발광 구조부를 건식 식각법 (드라이 에칭)으로 제거하고, 그 후 사파이어 성장용 기판을 레이저 리프트 오프법으로 제거하는 것이다.
각각의 서포트부 및 발광 구조부가 분리된 상태로 사파이어 기판을 제거하면, 칩이 뿔뿔이 되기 때문에, n형 전극의 제작 등의 그 후의 공정이 복잡하게 됨과 동시에 제품 비율의 저하가 염려된다.
또한, LED 칩의 서포트부는 후속 공정 예를 들어 실장공정(
Figure 112014097682797-pat00001
)으로의 핸들링의 형편상, 일반적으로 50에서 150 ㎛ 정도의 두께가 필요하고, 도금에 의해 형성된 금속 서포트층은 치수정밀도, 형상의 유지가 어렵고, 그것을 마스크로 한 발광 구조부의 에칭은 치수정밀도나 형상 유지가 곤란한 것이 된다. 또한, 반사성 오믹 금속의 에칭도 상기 마스크를 이용해 실시하므로, 발광 구조 적층체의 측면에 금속 찌꺼기가 부착되고, 쇼트나 리크(leak) 전류의 발생 등 LED 칩 특성에 악영향도 염려된다.
특허문헌 1: 일본 특허공개 2006-303429호 공보 특허문헌 2: 일본 특허공개 2002-76435호 공보
LED 등의 수직형 구조의 질화물 반도체 칩을 제작하기 위해서는, 전술과 같이 레이저로 사파이어 기판으로부터 에피택셜층을 박리하는 레이저 리프트 오프법이나, 금속 버퍼층 등을 에칭하는 것으로 사파이어 기판으로부터 에피택셜층을 박리하는 케미컬 리프트 오프법이나, 포토 케미컬 리프트 오프법이 있다. 어느 방법도, 에피택셜층을 리프트 오프 하기 위해서, 한편 질화물 반도체의 에피택셜 성장 가능한 물질층을 성장용 기판 상에 형성하고, 질화물 반도체를 성장한 후에 해당층을 레이저에 의한 열분해 또는 에칭에 의해 용해하는 것에 의해 성장용 기판으로부터 에피택셜층을 리프트 오프 하는 방법이다. 덧붙여, 에피택셜층으로부터 성장용 기판을 리프트 오프 한다고 하는 표현도 좋다.
도 1a 내지 도 1c는, III족 질화물 반도체에 있어서, 리프트 오프법을 이용해 얻을 수 있었던 수직형 구조의 LED 칩을 설명하기 위한 도면이며, 도 1a는, 개편화된 1개의 LED 칩의 개략적인 측면도를, 도 1b는, 개편화된 1개의 LED 칩의 개략적인 평면도를, 도 1c는, 개별의 LED 칩에 개편화하기 전의, 복수의 발광 구조부가 형성된 웨이퍼의 개략적인 평면도를 나타낸 것이다.
도 1a에 나타나듯이, 수직형 구조의 LED 칩(200)은, 도전성 서포트부(202), 발광 구조부(201) 및 상부 전극(203)을 순서대로 가지고, 통상, 도전성 서포트부(202) 및 발광 구조부(201)는, 도 1b에 나타나듯이, 그 평면이 사각형 모양에 형성된다. 이것은, 도 1c에 나타나듯이, 발광 구조부(201)의 평면이 사각형 모양이면, 복수의 발광 구조부(201)가 형성된 상태의 웨이퍼로부터 각각의 LED 칩(200)에 절단 할 때에, 도면 중, 긴 점선으로 나타나는 직각의 두 방향으로 직선적인 절단을 실시하면 좋기 때문에 가공 생산성이 높고, 또 가공에 의한 재료 로스가 억제되기 때문이다. 한편, 이 경우 하부 전극은 도전성 서포트부가 겸하고 있다.
본 발명자들은, 사파이어 기판 상에 형성한 III족 질화물 반도체로부터 이루어지는 발광 구조 적층체를 드라이 에칭에 의해 기판의 격자무늬(grid)에 사파이어 기판까지 도랑 가공을 실시해, 1 차 분리를 실시했다. 그 다음에 기판 형상의 도전성 서포트체를 형성한 후에, 리프트 오프를 실시해 사파이어 기판을 박리시켰다. 리프트 오프 후의 각각의 발광 구조 적층체는, 서포트체에 일체적으로 지지되고 있다. 리프트 오프된 각각의 발광 구조 적층체에 상당한 비율로 크랙이 도입되는 것을 알았다. 크랙은, 서포트체에 지지된 발광 구조 적층체가, 리프트 오프로 사파이어 기판과의 결합으로부터 개방될 때에 들어가는 것 같다.
도 2는 크랙이 도입된 상황을 표면에서 광학 현미경으로 관찰한 것이다. 코너 근방으로부터 중앙부에 신장하는 크랙대(crack band)가 생기고 있는 것을 나타낸다 (후술의 표 1에 나타내는 종래예이며, 크랙의 발생률은 95.5% 임). 이러한 상태에 이르면 불량품으로 다루어져 제품 비율, 비용, 생산성의 면에서 큰 문제이다.
이러한 크랙 발생은 연구 개발 도상이라고 하기도 해, 특허문헌이나 학술 문헌 등에 의해서 공표는 되어 있지 않지만, 수직형 구조의 III족 질화물 반도체 LED 칩의 양산화를 위해서는 해결해야 할 중요 과제이다.
본 발명의 목적은, 상기 문제를 해결하고, 발광 구조부에 크랙이 없는, 고품질의 수직형 LED 칩 및 그 제조 방법을 제공하는 것에 있다.
상기 목적을 달성하기 위해서, 본 발명의 요지 구성은 아래와 같다.
(1) 성장용 기판 상에, 제1 전도형의 III족 질화물 반도체층, 발광층 및 상기 제1 전도형과는 다른 제2 전도형의 III족 질화물 반도체층을 순차 적층해 발광 구조 적층체를 형성하는 발광 구조 적층체 형성 공정과, 상기 성장용 기판의 일부가 노출되도록, 상기 발광 구조 적층체의 일부를 제거하는 것으로, 독립한 복수개의 발광 구조부를 형성하는 발광 구조부 형성 공정과, 상기 복수개의 발광 구조부 상에 오믹 전극층, 및, 도전성 서포트체와 접속하기 위한 접속층을 형성하는 공정과, 상기 접속층을 통해서 하부 전극을 겸하는 도전성 서포트체를 형성하는 공정과, 상기 성장용 기판을 상기 복수개의 발광 구조부로부터 리프트 오프하는 박리 공정과, 상기 발광 구조부 사이에서 상기 서포트체를 절단하는 것에 의해, 각각이 서포트부에 의해 지지되는 상기 발광 구조부를 가지는 복수개의 LED 칩에 개편화하는 절단 공정을 갖추고, 상기 발광 구조부 형성 공정은, 상기 복수개의 발광 구조부의 각각의 평면이, 원 또는 코너에 라운드를 가지는 4n각형 모양 (n은 정의 정수임)이 되도록, 상기 발광 구조 적층체의 일부를 제거하는 것을 포함하는 것을 특징으로 하는 III족 질화물 반도체 수직형 구조 LED 칩의 제조 방법.
(2) 상기 발광 구조부 사이에 위치하는 서포트체에, 상기 서포트체를 관통하는 복수의 관통 도랑 또는 관통 구멍이 마련되는 상기 (1)에 기재의 III족 질화물 반도체 수직형 구조 LED 칩의 제조 방법.
(3) 상기 절단 공정은, 상기 복수의 관통 도랑 또는 관통 구멍을 통하도록 행해지는 상기 (2)에 기재의 III족 질화물 반도체 수직형 구조 LED 칩의 제조 방법.
(4) 상기 박리 공정은, 케미컬 리프트 오프법 또는 포토 케미컬 리프트 오프법을 이용해 행해지는 상기 (1) 또는 (2)에 기재의 III족 질화물 반도체 수직형 구조 LED 칩의 제조 방법.
(5) 상기 박리 공정은, 레이저 리프트 오프법을 이용해 행해지는 상기 (1), (2) 또는 (3)에 기재의 III족 질화물 반도체 수직형 구조 LED 칩의 제조 방법.
(6) 상기 도전성 서포트체의 형성 공정은, 접합법, 습식 성막법, 건식 성막 방법을 이용해 행해지는 상기 (1) 내지 (5)의 어느 하나에 기재의 III족 질화물 반도체 수직형 구조 LED 칩의 제조 방법.
(7) 상기 (1) 내지 (6)의 어느 하나에 기재의 방법에 의해 제조된 수직형 LED 칩이며, 상기 서포트부의 복수의 측면 가운데 적어도 하나의 측면이, 상기 관통 도랑 또는 관통 구멍의 벽부의 일부인 것을 특징으로 하는 III족 질화물 반도체 수직형 구조 LED 칩.
(8) 하부 전극을 겸하는 도전성 서포트부와, 상기 서포트부상에 마련되어진 제2 전도형 III족 질화물 반도체층, 상기 제2 전도형 III족 질화물 반도체층 상에 마련되어진 발광층, 및, 상기 발광층 상에 마련되어진 상기 제2 전도형과는 다른 전도형의 제1 전도형 III족 질화물 반도체층을 가지는 발광 구조부를 한 쌍의 전극 사이에 둔 구조를 가지고, 상기 발광 구조부의 평면이, 원 또는 코너에 라운드를 가지는 4n각형 모양 (n은 정의 정수임)에 있어, 한편 상기 서포트부의 평면은, 상기 발광 구조부의 평면보다 크고 동시에 다른 형상을 가지는 것을 특징으로 하는 III족 질화물 반도체 수직형 구조 LED 칩.
(9) 상기 코너에 라운드를 가지는 4n각형 모양의 한 변의 직선부의 길이 L1은, 하기 식을 만족시키는 상기 (7) 또는 (8)에 기재의 III족 질화물 반도체 수직형 구조 LED 칩.
L1≤0.8L0
단, L0는 상기 4n각형 모양이 코너에 라운드를 갖지 않는 경우의 4n각형 모양의 한 변의 길이로 한다.
(10) 상기 서포트부의 평면의 형상이 좌우 상하 대칭인 약 사각형 또는 약 팔각형인 상기 (7), (8) 또는 (9)에 기재의 III족 질화물 반도체 수직형 구조 LED 칩.
(11) 하부 전극을 겸하는 도전성 서포트부와, 상기 서포트부 상에 마련되어진 제2 전도형 III족 질화물 반도체층, 상기 제2 전도형 III족 질화물 반도체층 상에 마련되어진 발광층, 및, 상기 발광층 상에 마련되어진 상기 제2 전도형과는 다른 전도형의 제1 전도형 III족 질화물 반도체층을 가지는 발광 구조부를 한 쌍의 전극 사이에 둔 구조를 가지고, 상기 발광 구조부의 평면이, 원 또는 코너에 라운드를 가지는 4n각형 모양 (n은 정의 정수임)에 있어서, 상기 도전성 서포트부의 측면의 일부에, 절단면과 절단면과 표면형상이 다른 비절단면을 가지는 III족 질화물 반도체 수직형 구조 LED 칩.
(12) 상기 도전성 서포트부의 측면의 상기 비절단면이, 상기 도전성 서포트부의 상하에 이르는 상기 (11)에 기재의 III족 질화물 반도체 수직형 구조 LED 칩.
(13) 상기 도전성 서포트부의 평면의 형상이 사각형을 기본 구성으로 하여, 사방에 요홈부를 가지고, 요의 정부가 상기 절단면인 상기 (11) 또는 (12)에 기재의 III족 질화물 반도체 수직형 구조 LED 칩.
(14) 상기 도전성 서포트부의 평면의 형상이 팔각형을 기본 구성으로 하여, 대향하는 사방에 절단면을 가지고, 다른 대향하는 사방은 비절단면인 상기 (11) 또는 (12)에 기재의 III족 질화물 반도체 수직형 구조 LED 칩.
본 발명은, 발광 구조부의 평면을, 원 또는 코너에 라운드를 가지는 4n각형 모양 (n은 정의 정수임. 즉, 4n은 4의 배수를 의미함)이 되도록 형성하고, 발광 구조부에 가해지는 응력을 분산하는 것, 및, 서포트체에 복수의 관통 도랑 또는 관통 구멍을 형성해 각각의 발광 구조 적층체에 관여하는 서포트체의 범위를 유사적으로 분할하는 것으로, 서포트측으로부터 발광 구조부에 가해지는 응력의 분산을 도모해, 각각의 발광 구조 적층체에 가해지는 응력을 작게 하는 것에 의해, 서포트체에 지지된 발광 구조 적층체가 리프트 오프시에 사파이어 기판과의 결합으로부터 개방될 때에 크랙이 들어가는 것을 회피하고, 크랙 발생률을 저감 시켜서 발광 구조부에 크랙이 없는, 고품질의 수직형 LED 칩을 제품 비율이 좋게 제공할 수 있다.
또한, 사파이어 기판 상의 III족 질화물 반도체로부터 이루어지는 발광 구조 적층체 각각의 LED 칩 사이즈에 맞추어 1차 분리를 실시하지만, 그 후 서포트부는 연결된 상태이기 때문에, 리프트 오프에 의해 성장 기판을 제거해도 웨이퍼 상태이기 때문에 후속 공정으로의 디바이스 가공을 실시할 수 있다.
도 1a 내지 도 1c는, 각각, 일반적인 개편화된 1개의 LED 칩의 개략적 측면도, 개편화된 1개의 LED 칩의 개략적 평면도 및 개편화하기 전의 복수의 발광 구조부가 형성된 웨이퍼의 평면도를 나타낸 것이다.
도 2는, 종래의 발광 구조부에 생긴 크랙 상태를 나타내는 사진이다.
도 3a 내지 도 3f는, 본 발명에 따른 수직형 LED 칩의 제조 방법의 플로우를 모식적으로 나타낸 것이다.
도 4는, 본 발명에 따른 수직형 LED의 개편화전의 웨이퍼의 개략적 평면도를 나타낸 것이다.
도 5a는, 본 발명에 따른 수직형 LED 칩의 개편화전의 웨이퍼의 개략적 평면도를 나타낸 것이고, 도 5b는, 본 발명에 따른 개편화 후의 수직형 LED 칩의 개략적 측면도를 나타낸 것이고, 도 5c는, 실제의 수직형 LED 칩을 표면에서 본 사진이다.
도 6a은, 본 발명에 따른 수직형 LED 칩의 개편화전의 웨이퍼의 개략적 평면도를 나타낸 것이고, 도 6b는, 본 발명에 따른 개편화 후의 수직형 LED 칩의 개략적 측면도를 나타낸 것이고, 도 6c은, 실제의 수직형 LED 칩을 표면에서 본 사진이다.
도 7은, 실험예 1 내지 실험예 8의 LED 칩의 발광 구조부에 발생한 크랙의 발생률을 나타내는 그래프이다.
도 8은, 실험예 9 내지 실험예 14의 LED 칩의 발광 구조부에 발생한 크랙의 발생률을 나타내는 그래프이다.
도 9는, 실험예 15 내지 실험예 22의 LED 칩의 발광 구조부에 발생한 크랙의 발생률을 나타내는 그래프이다.
도 10a 내지 도 10d는, 발광 구조부에 생긴 크랙 상태를 나타내는 사진이다.
다음에, 본 발명에 따른 수직형 LED의 제조 방법의 실시 형태에 대해 도면을 참조하면서 설명한다. 도 3은, 본 발명에 따른 수직형 LED의 제조 방법의 플로우를 모식적으로 나타낸 것이며, 설명의 편의상, 두께 방향이 과장해 그려져 있다.
본 발명에 따른 수직형 LED의 제조 방법은, 도 3에 나타나듯이, 성장용 기판(101) 상에, 제1 전도형의 III족 질화물 반도체층(102), 발광층(103) 및 제1 전도형과는 다른 제2 전도형의 III족 질화물 반도체층(104)을 순차 적층해 발광 구조 적층체(105)를 형성하는 발광 구조 적층체 형성 공정(도 3a)과, 성장용 기판(101)의 일부가 노출되도록, 발광 구조 적층체(105)의 일부를 제거하는 것으로, 예를 들면 섬(island) 형상의 독립한 복수개의 발광 구조부(106)를 형성하는 발광 구조부 형성 공정(도 3b)과, 이것들 복수개의 발광 구조부(106)를, 하부 전극을 겸하는 서포트체(107)를 형성하는 공정(도 3c)과 성장용 기판(101)을 복수개의 발광 구조부(106)로부터 리프트 오프하는 박리 공정(도 3d)과, 발광 구조부(106) 사이에서 서포트체(107, 107a)와 같이 절단(도 3f)하는 것에 의해, 각각이 발광 구조부(106)를 가지는 복수개의 LED 칩(100)에 개편화하는 절단 공정을 갖춘다. 한편, 도 3e에 나타나듯이, 박리 공정의 후에, 상부 전극(108)을 발광 구조부의 박리면 측에 형성하는 공정을 갖출 수 있다.
본 발명자들은, 발광 구조부에 생기는 크랙에 대해 관찰할 수 있도록, 도 1b에 나타나는 것과 같이, 발광 구조부의 평면이 정방형인 수직형 LED(200)를 형성한 바, 발광 구조부(202)에는, 도 2에 나타나는 것과 같이 다수의 크랙이 관찰되었다. 이것들은, 발광 구조부(202)의 코너의 근방으로부터 중앙부에 향해서 신장하고 있는 것을 알 수 있다. 한편, 도 3은, 평면의 한 변이 1000 ㎛의 사각형 모양인 발광 구조부에 있어서, 광학 현미경을 이용해 관찰한 것이다. 이러한 중앙부에 향해서 신장하는 크랙은, 한 변이 500 ㎛ 이상의 대형 칩 사이즈의 발광 구조부에서 보다 현저하게 발생한다.
본 발명자들은, 이러한 크랙의 발생 형태에 대해서 예의 검토를 실시했는데, 크랙은, 결정 학문적인 슬립면(slip plane)이나 절단면(cleavage plane)에 의존하는 것 보다도, 오히려, 발광 구조부나 서포트부의 형상에 기인해 발생하는 것을 밝혀냈다. 특히 발광 구조물의 코너부 근방에 다수의 크랙이 발생하기 쉬운 것이 밝혀졌다. 이것은, 성장용 기판을 발광 구조부로부터 박리할 때에, 성장용 기판과 발광 구조부 및 접속한 서포트 사이의 응력이 발광 구조부의 코너부 근방에 집중한다고 하는 응력 분포와 관련 있다고 생각할 수 있다.
따라서, 본 발명에 따른 수직형 LED 칩의 제조 방법은, 발광 구조부 형성 공정(도 3b)에 있어서, 도 4에 나타나듯이, 복수개의 발광 구조부(106)의 각각의 평면이, 원 또는 코너에 라운드를 가지는 4n각형 모양 (n은 정의 정수(正의
Figure 112014097682797-pat00002
), positive integer)이 되도록, 발광 구조 적층체(105)의 일부를 제거하는 것을 포함하고, 발광 구조부(106)에 응력 집중하는 것을 피하고, 크랙이 없는, 고품질의 수직형 LED 칩을 제공할 수 있는 것이다.
또한, 본 발명에 따른 수직형 LED 칩의 제조 방법은, 도전성 서포트 형성 공정(도 3c)에 있어서, 발광 구조부 사이에 위치하는 서포트체에, 상기 서포트체를 관통하는 복수의 관통 도랑 또는 관통 구멍을 마련하고, 각각의 발광 구조물에 가해지는 서포트 측에서의 응력을 분산시켜, 동시에, 발광 구조물(106)의 코너 근방에 응력 집중하는 것을 피하고, 크랙이 없는, 고품질의 수직형 LED 칩을 제공할 수 있는 것이다.
성장용 기판(101)은, 사파이어 기판 또는 사파이어 기판 상에 AlN막을 형성한 AlN 템플릿 기판을 이용하는 것이 바람직하다. 형성하는 리프트 오프층의 종류나 III족 질화물 반도체로부터 이루어지는 발광 구조 적층체의 Al, Ga, In의 조성, LED 칩의 품질, 비용 등에 의해 적당히 선택하면 좋다.
리프트 오프층은, 레이저 리프트 오프법에서는 GaN 버퍼층이 레이저에서의 열분해 및 그 후의 재고착의 회피(Ga의 융점이 29.7℃로 저융점) 할 수 있는 점에서 바람직하고, 케미컬 리프트 오프법에서는 CrN 등의 금속 버퍼층이 화학 선택 에칭으로 용해할 수 있으므로 바람직하다. 전자의 형성은 후술의 MOCVD 장치 내에서, 후자는 스퍼터링법, 진공 증착법, 이온 도금법이나 MOCVD 법으로 성막하는 것이 바람직하다.
발광 구조 적층체(105)는, 제1 전도형을 n형으로 하고, 제2 전도형을 p형이라고 해도 좋고, 이 반대여도 괜찮다. 제1 전도형의 III족 질화물 반도체층(102), 발광층(103) 및 제2 전도형의 III족 질화물 반도체층(104)은, MOCVD 법에 의해 예를 들면 성장용 기판(101) 상에 에피택셜 성장시킬 수 있다.
본 발명에 따른 수직형 LED 칩의 제조 방법에 상기 제조된 발광 구조부(106)는, 그 평면 형상이, 원 또는 코너에 라운드를 가지는 4n각형 모양 (n은 정의 정수임)으로 해, 이와 같이 4의 배수의 정점을 가지는 다각형인 것에 의해, 도 4에 긴 점선으로 나타나듯이, 도전성 서포트체(107)를 직접 주고 받아서 절단하는 것을 가정했을 때에, 내접한 다각형이 대칭성을 확보할 수 있고, 가해지는 응력을 균등하게 분산시킬 수 있다. 게다가, 발광 구조부(106)의 횡단면의 형상의 코너부가 라운드를 가지는 것으로, 발광 구조부(106)가 성장용 기판(101)으로부터 벗어나 서포트체(107)에 옮겨갈 수 있을 때의, 발광 구조부(106)에 합류하는 응력이 분산되어, 크랙의 발생을 한층 더 억제할 수 있다.
상기 발광 구조부 형성 공정에 있어서, 발광 구조 적층체(105)의 일부의 제거는, 드라이 에칭법을 이용하는 것이 바람직하다. 이것은, III족 질화물 반도체층으로 구성되는 발광 구조 적층체(105)의 에칭의 종점을 재현성 좋게 제어할 수 있기 때문이다. 또한, 인접하는 발광 구조부(106)이 연결된 상태이라고, 예를 들면 레이저 리프트 오프법을 이용해 성장용 기판(101)을 박리하는 경우, 상술한 GaN층 등을 열분해시켰을 때에 발생하는 질소 가스가 나갈 길이 없고, 발광 구조부(106)에 크랙이나 파열 파괴가 생기고 또한, 화학 에칭액으로 상술한 금속 버퍼층을 용해하는 케미컬 리프트 오프법이나 포토 케미컬 리프트 오프법을 이용하는 경우에는, 에칭액이 금속층에 급액 되지 않고, 리프트 오프를 할 수 없게 되어 버리기 때문에, 이 제거는, 성장용 기판(101)의 일부가 노출할 때까지 실시하는 것으로 한다.
도면에는 나타나지 않지만, 상기 서포트체 형성 공정은, 복수개의 발광 구조부(106)와 서포트체(107)를, 복수개의 발광 구조부(106)의 각각과 접하는 오믹 전극층, 및 서포트체(107)로 접하는 접속층을 개입시켜 형성하는 것이 바람직하다. 또한, 오믹 전극층과 접속층과의 사이에 반사층을 한층 더 형성하는 것은, 오믹 전극층이 반사층의 기능을 겸하는 것 보다 바람직하다. 이러한 층 형성에는, 진공 증착법, 이온 도금법, 스퍼터링법 등의 건식 성막 방법을 이용할 수 있다.
상기 오믹 전극층은, 일 함수가 큰 금속, 예를 들면 Pd, Pt, Rh, Au 등의 귀금속이나 Co, Ni에 의해 형성될 수 있다.
　또한, 반사층으로서는, Rh 등이 반사율이 높기 때문에, 상기 오믹 전극층과 겸용도 가능하지만, 발광 영역이 초록에서부터 청색의 경우에는 Ag나 Al층 등을, 자외선 영역에서는 Rh나 Ru층 등을 이용하는 것이 보다 바람직하다.
또한, 접속층은, 서포트체(107)의 형성 방법에 따라 다르지만, 접합법, 예를 들면 가열 압착에 의해 서포트체(107)를 접합하는 경우, Au, Au-Sn, 땜납 등으로 할 수 있다.
덧붙여, 서포트체(107)로서는, 도전성 실리콘 기판이나 CuW 합금 기판, Mo 기판 등이 열팽창 계수, 열전도율의 면에서 적합하다. 또한, 서포트체(107)는, 습식 혹은 건식 도금에 의해 형성할 수도 있다. 예를 들어 Cu 또는 Au의 전기 도금에서는, 접속층으로서 Cu, Au 등을 이용할 수 있다.
표면에서 본 도전성 서포트부(107a)의 평면이 발광 구조부(106)보다 크게 단부가 50 ㎛ 이상 드러내고 있는 것이 바람직하다. 또한, 도전성 서포트부(107a)의 횡단면의 형상이 사각형 또는 팔각형을 기본 구성으로 하는 것이 바람직하다. 기본 구성으로 한다는 것은, 다이싱 후의 서포트부의 옆이나 코너부의 일부에 움푹한 곳이나 돌기부를 가지고 있어도 좋다는 의미이며, 다이싱 전의 도전성 서포트체(107)에 구멍이나 도랑을 형성해도 좋은 것을 의미한다.
　다시 말해, 도 5a 및 도 6a에 일례로서 나타나듯이, 발광 구조부(106) 사이에 위치하는 서포트체(107)의 부분에는, 서포트체(107)를 관통하는 복수의 관통 도랑(109) 또는 관통 구멍(110)이 마련되는 것이 바람직하다. 서포트체에 구멍이나 도랑을 마련하는 것으로, 1 개의 발광 구조부에 관여하는 서포트체의 영역을 유사적으로 분할하고, 발광 구조부에 가해지는 서포트부 측에서의 응력을 완화, 분산시킬 수 있기 때문이다.
또한, 케미컬 리프트 오프법이나 포토 케미컬 리프트 오프법을 이용해 화학 에칭액으로 금속층을 용해하여 리프트 오프를 실시하는 경우에는, 발광 구조부(106) 사이의 도랑(111, 에칭 채널) 이외에도, 서포트체(107)에 관통 도랑(109)이나 관통 구멍(110)을 형성하는 것에 의해, 에칭액의 급배액(給排液)이 효과적으로 실시될 수 있어, 금속층의 에칭 속도를 향상시킬 수 있는 부차적인 효과도 생긴다.
덧붙여, 상기 서포트체(107)의 관통 도랑(109)나 관통 구멍(110)은, Si 기판을 이용했을 경우에는 드라이 에칭, Cu나 Au 도금에 의해서 형성하는 경우에는 후막 포토레지스트(photoresist)로 마스크하여 도랑이나 공을 형성했지만, 상기 발광 구조부(106)의 사이의 분리 도랑과 대향하는 것이 당연 바람직하다. 관통 도랑(109)이나 관통 구멍(110)이 발광 구조부(106) 아래에 위치해 버리면 응력 분포가 균등하지 않게 되고, 크랙 발생을 조장하거나 서포트부가 결손하거나 하기 위해 방열성을 악화시켜 버릴 우려가 있기 때문이다.
상기 박리 공정은, 상기 리프트 오프층을 레이저 리프트 오프법, 케미컬 리프트 오프법 또는 포토 케미컬 리프트 오프법으로 제거해, 성장용 기판(101)과 발광 구조물(106) 사이에 박리를 실시하는 것이 바람직하다.
또한, 박리 공정에 의해 드러낸 발광 구조부(106)의 면은, 웨트(wet) 세정으로 청정화되는 것이 바람직하다. 그 다음에, 드라이 에칭 또는, 및 웨트(wet) 에칭으로 소정량 깎아, 레지스트를 마스크로 한 리프트 오프법에 의해 n형 오믹 전극, 본딩 패드 전극을 형성한다. 전극재료로서는 Al, Cr, Ti, Ni, Pt, Au 등을 이용할 수 있어, 오믹 전극, 본딩 패드에는 Pt, Au 등을 커버층으로서 성막하고, 배선 저항의 저감과 와이어 본드의 밀착성을 향상시킨다. 덧붙여 발광 구조부(106)의 측면 및 표면에는, SiO2나 SiN 등의 보호막을 부여해도 좋다.
상기 절단 공정에서는, 발광 구조부(106) 사이를 예를 들면 블레이드 다이서(blade dicer)나 레이저 다이서(laser dicer)를 이용해 절단 하지만, 발광 구조부(106)에 열이나 파쇄 데미지(damage)가 들어가는 것을 방지하기 위해서, 일반적으로는 발광 구조부(106)는 도전성 서포트부(107a)의 평면 외주보다 안쪽에 맞추지만, 통상 10에서 30 ㎛정도이다.
또한, 절단 공정은, 복수의 관통 도랑(109) 또는 관통 구멍(110)을 통과하도록 행해지는 것이 바람직하다. 다시 말해, 본 발명의 수직형 LED는, 상술한 수직형 LED의 제조 방법을 이용하고, 서포트부의 복수의 측면 가운데 적어도 1개의 측면이, 관통 도랑(109) 또는 관통 구멍(110)의 벽부의 일부인 것으로 할 수 있다. 도 6b 및 도 7b은, 절단 공정 후의 수직형 LED의 개략적인 측면도를 나타낸 것이며, 서포트부(107)의 사선부는, 절단 부분을, 그 이외에는 상기 관통 도랑(109) 또는 관통 구멍(110)의 벽부의 일부인 것을 나타내는 것이다.
다시 말해, 다이싱 후의 분리면은 서포트부의 일부이며, 칩 시의 서포트부의 측면측의 일부에 절단면을 가지지 않는 비절단면이 포함되는 것이 바람직하다. 여기서, 상기 "절단면"이란, 절단 공정에 있어서 다이서(dicer) 등에 의해서 직접 절단된 면을 좋은, 예를 들면 상술한 관통 도랑이나 관통 구멍을 통과하도록 도전성 서포트체(107)가 절단 되었을 경우, 이것들 관통 도랑이나 관통 구멍의 벽부에 대응하는 면은, 블레이드나 레이저가 접하지 않은 비절단면이다. 따라서, 이러한 비절단면과 상기 절단면과는, 그 표면 형상이 다르다.
절단면은 블레이드 절삭면(blade-cut plane) 또는 레이저에 의한 용해면(laser-melted plane)이 된다. 비절단면은 드라이 에칭면이나 레지스트 마스크를 제거한 후의 면이다. 비절단면은, 예를 들어 케미컬 리프트 오프나 전극 형성시에 에칭액에 접촉하는 경우가 있다. 거칠기(roughness) 등에서 통틀어 정의하는 것은 곤란하지만, 광학 현미경 등으로 절단면과 비절단면과의 표면 상태의 차이를 관찰할 수 있다.
다음에, 본 발명에 따른 수직형 LED의 실시 형태에 대해 도면을 참조하면서 설명한다.
본 발명에 따른 수직형 LED는, 일례로서 도 4에 나타나듯이, 서포트부 (107a)와, 이 서포트부(107a) 상에 마련되어진 제2 전도형 III족 질화물 반도체층, 제2 전도형 III족 질화물 반도체층 상에 마련되어진 발광층, 및, 발광층 상에 마련되어진 제2 전도형과는 다른 전도형의 제1 전도형 III족 질화물 반도체층을 가지는 발광 구조부(106)를 한 쌍의 전극 사이에 둔 구조를 가지고, 발광 구조부(106)의 평면 형상이, 원 또는 코너에 라운드를 가지는 4n각형 모양 (n은 정의 정수임)이고, 또한 서포트부(107a)의 평면은, 발광 구조부(106)의 평면보다 크고 동시에 다른 형상을 가지며, 이러한 구성을 가짐으로써, 발광 구조부(106)에 크랙이 적고, 고품질의 수직형 LED를 제공할 수 있는 것이다.
덧붙여, 도면 및 이하의 설명은, 편의적으로 세로와 가로의 옆의 길이가 동일한 원이나 정방형 등의 정 4n각형을 기준으로 하고 있지만, 세로와 가로 길이가 다른 경우에서도 같은 효과가 있다. 타원이나 직사각형 등의 경우는, 종횡비(aspect ratio)가 3：1을 넘지 않는 범위에서, 세로, 가로의 각각이 이하에 기재하는 조건을 채우면 좋다.
코너에 라운드를 가지는 4n각형 모양의 한 변의 직선부의 길이를 L1는, 하기의 식을 만족하는 것이 바람직하다.
L1≤0.8L0
단, L0는 4n각형 모양이 코너에 라운드를 갖지 않는 경우의 4n각형 모양의 한 변의 길이로 한다.
여기서, 본 발명의 코너의 라운드와는 곡률 반경 R을 가지는 원호인 것이 바람직하다. LED의 칩 사이즈나 성장용 기판, 버퍼층, 발광 구조부, 서포트부의 구조에 의해서, 크랙을 억제하기 위해서 필요한 R의 하한값이 달라 지지만, 본 발명에서는, 일반적인 포토마스크(photomask) 상의 면취량(beveling amount) 또는 포토리소그래피 공정으로 발생하는 코너부의 뭉툭함(bluntness)에 의해서 형성되는 라운드의 범위를 넘고, 의도해 코너의 라운드를 형성한다.
n각형이 근처의 길이 W의 정방형에 내접하는 경우, 다각형의 옆의 길이 L0는
L0 = W × tan (180°/N)
이어서, 코너의 라운드의 곡률 반경 R의 원호가 코너에서 교차하는 근처에 내접 하는 경우, 면취(面取, beveling) 후의 근처(직선부)의 길이 L1은,
L1 = L0 - 2 × R/tan ((180°- 360°/N)/2)
L1과 L0의 비율 L1/L0는
L1/L0 = 1 - 2 × R/W/tan ((180°- 360°/N)/2)/tan (180°/N)
= 1 - 2 × R/W/tan (90°- 180°/N)/tan (180°/N)
= 1 - 2 × R/W
이 되어서, W와 R로 결정되어, N에는 따르지 않게 된다.
본 발명은, 면취 전의 다각형의 옆의 길이 L0와 면취 후의 옆의 직선부의 길이 L1의 비율 L1/L0가 0.8 이하, 더욱 바람직하게는 0.7 이하로 하는 것으로, 크랙 발생을 대폭으로 억제할 수 있다.
또한, 서포트부(107a)의 평면은, 발광 구조부(106)보다 크고, 한편 단부가 50 ㎛ 이상 드러내고 있는 것이 바람직하다. 또한, 서포트부(107a)의 평면 형상은, 사각형 또는 팔각형을 기본 구성으로 하는 것이 바람직하다. 기본 구성으로 한다는 것은, 절단 공정 후의 서포트부(107)의 옆이나 코너부의 일부에 움푹한 곳이나 돌기부를 가지고 있어도 좋다는 의미이며, 절단 공정전의 서포트체(107)에 관통 도랑(109)이나 관통 구멍(110)을 형성해도 좋은 것을 의미하고 있다. 서포트체(107)에 관통 도랑(109)이나 관통 구멍(110)을 마련하는 것에 의해, 서포트체(107)의 관통 도랑(109)이나 관통 구멍(110)이, 반도체 발광 구조부에 가해지는 응력을 완화시켜, 크랙의 발생 방지에 기여하기 위해서이다.
덧붙여 도 1 내지 도 6은, 대표적인 실시 형태의 예를 나타낸 것이며, 본 발명은 이 실시 형태로 한정되는 것은 아니다.
［실험예］
(실험예 1 내지 실험예 8)
실험예 1 내지 실험예 8은, 사파이어 기판 상에, 리프트 오프층 (CrN층, 두께：18 nm)을 형성 후, n형 III족 질화물 반도체층 (GaN층, 두께：7 ㎛), 발광층 (InGaN계 MQW층, 두께：0.1 ㎛), p형 III족 질화물 반도체층 (GaN층, 두께：0.2 ㎛)를 순차 적층해 발광 구조 적층체를 형성하고, 그 후, 사파이어 기판의 일부가 노출되도록, 발광 구조 적층체의 일부를 제거하는 것으로, 횡단면의 형상이, 정방형, 코너에 라운드를 가지는 정방형, 또는 원이 되도록, 섬(island) 형상의 독립한 복수개의 발광 구조부를 형성했다. 코너에 라운드를 부여하기 전의 정방형의 한 변이 길이 L0, 코너의 곡률 반경 R, 라운드 부여 후의 한 변의 직선부가 길이 L1, L0에 대한 L1의 비율 L1/L0는, 표 1에 나타낸다.
Figure 112014097682797-pat00003
각각의 발광 구조부 상에, 오믹 전극층 (Rh, 두께：0.1 ㎛), 접속층 (Au-Sn 합금, 두께：1.5 ㎛)을 형성하고, 또한, 서로 붙여 합쳐지는 붕소 도프 p형 도전성 실리콘 기판의 양면에, Ti/Pt의 오믹 컨택트를 형성하고, 게다가, 상기 발광 구조부와 서로 붙여 합쳐지는 측에, 접속층 (Au-Sn 합금층, 두께：1.0 ㎛)를 형성해, 양자를 가열 프레스 하는 것으로 붙여 합쳤다.
그 후, 케미컬 리프트 방법을 이용해 사파이어 기판을 박리했다. 덧붙여 에칭액으로서 초산 제2 세륨 암모늄 용액을 이용했다. 이 용액은, 실리콘 기판이나 상기의 각종 금속층은 부식하지 않고, 금속층만을 에칭할 수 있으므로 매우 적합하다.
(실험예 9 내지 실험예 14)
발광 구조 적층체의 일부를 제거하는 것으로, 횡단면의 형상이, 정팔각형, 코너에 라운드를 가지는 정팔각형, 또는 원이 되도록, 섬 형상의 독립한 복수개의 발광 구조부를 형성한 것 이외에는, 상기 실험예와 같은 방법에 의해 사파이어 기판을 박리했다.
(실험예 15 내지 실험예 22)
발광 구조 적층체의 일부를 제거하는 것으로, 횡단면의 형상이, 정십이각형, 코너에 라운드를 가지는 정십이각형, 또는 원이 되도록, 섬 형상의 독립한 복수개의 발광 구조부를 형성한 것 이외에는, 상기 실험예와 같은 방법에 의해 사파이어 기판을 박리했다.
(종래예 및 실험예 23 내지 실험예 25)
발광 구조 적층체의 일부를 제거하는 것으로, 횡단면의 형상이, 정방형(종래예) 또는 원이 되도록, 섬 형상의 독립한 복수개의 발광 구조부를 형성했다. 발광 구조부의 폭 W는 1000 ㎛이며, 코너에 라운드를 부여하기 전의 정방형의 한 변이 길이 L0, 코너의 곡률 반경 R, 라운드 부여 후의 한 변의 직선부가 길이 L1, L0에 대한 L1의 비율 L1/L0는, 표 1에 나타낸다. 또한, 각각의 소자의 배치는 기판의 격자무늬(grid)의 격자(cell) 내로 했다. 소자 사이의 피치는 1250 ㎛이다.
실험예 24 및 실험예 25에 대해서, 개별의 발광 구조부의 p층 상에 오믹 전극층(NiO 및 Ag)을 형성하고, 그 다음에 분리 도랑에 포토레지스트(photoresist)를 매우는(embedded) 것과 동시에 각각의 발광 구조물의 p－오믹 전극층부는 오픈하고, 서포트체와 접속하기 위한 접속층 (Ni/Au/Cu)을 형성했다. 그 다음에 후술의 Cu 도금시에 성막을 방지하기 위해서 후막 레지스트에 의한 필라(pillar)의 형성을 실시했다. 형성 위치는 도 5a와 같이 발광 구조부를 둘러싸는 격자무늬의 변 위 또는 도 6a와 같이 옆의 교차점 위치로 했다. 또한 필라 형성 위치의 접속층은 에칭에 의해 미리 제거했다.
그 다음에, 황산구리계의 전해액을 이용하여 Cu를 80 ㎛ 전기 도금해 서포트체를 형성했다. 액체의 온도는 25~30℃의 범위에서, 성막 속도는 25 ㎛/hr였다. 그 다음에, 필라부 및 분리 도랑에 매워 넣은 레지스트를 약액 세정에 의해 제거하고, 서포트체의 상하에 관통하는 도랑·구멍을 형성했다. 한편, 도 5a에 나타내는 관통 도랑(50)의 폭은 70 ㎛, 길이는 900 ㎛로 사방에 형성했다. 도 6a에 나타내는 관통 구멍(60)은 사각주상(
Figure 112014097682797-pat00004
)으로 하여 그 근처의 길이는 410 ㎛로 했다. 그 후, 선택 에칭액에 의해 금속층을 용해 제거하고, 성장용 사파이어 기판을 분리해 발광 구조부를 서포트체의 측면에 바꾸었다. 한편, 종래예 및 실험예 23에 있어서, 별도의 필라를 형성하지 않고, 필라 위치의 접속층의 제거도 실시하지 않고, 전면에 Cu 도금을 실시했다.
(평가)
실험예 1 내지 실험예 22에 대해서, 사파이어 기판을 발광 구조부로부터 박리 하는 것으로 노출한 발광 구조부의 표면을 광학 현미경 관찰해, 크랙의 발생 상황 및 웨이퍼면 내에서의 크랙 발생률을 조사했다. 특징으로서 크랙은, 도 10a에 나타나는 것과 같이, 코너 주변으로부터 칩 중앙을 향해서 신장하는 형태, 또는 도 10b에 나타나는 것과 같이, 코너 주변 근방에 발생하는 형태이며, 직선 모양의 옆의 부분에서의 발생은 없었다. 이것들 코너 주변으로부터 칩 중앙으로 향하는 크랙 및 코너 주변 근방의 크랙의 발생률을 표 1 및 도 7 내지 도 9에 나타난다. 덧붙여, 도 7은, 실험예 1 내지 실험예 8의 결과를, 도 8은 실험예 9 내지 실험예 14의 결과를, 도 9는 실험예 15 내지 실험예 22의 결과를 각각 나타낸 것이다.
표 1 및 도 7 내지 도 9로부터 아는 대로, 본 발명에 따른 실험예 2 내지 실험예 8, 실험예 10 내지 실험예 14 및 실험예 16 내지 실험예 22는, 비교예인 실험예 1, 실험예 9 및 실험예 15와 비교하고, 코너로부터 중앙 방향을 향하는 크랙 및 코너에 따른 크랙의 발생의 적어도 한 방향을 억제되는 것을 알 수 있다.
또한, 종래예 및 실험예 23 내지 실험예 25에 대해서도, 사파이어 기판을 박리하는 것으로 노출한 발광 구조부의 표면을 광학 현미경으로 관찰하고, 크랙의 발생 상황 및 웨이퍼면 내에서의 크랙 발생률을 조사했다. 이것들 코너 주변으로부터 칩 중앙으로 향하는 크랙 및 코너 주변 근방의 크랙의 발생률도 표 1에 나타난다.
상기의 결과는, 복수의 발광 구조부 사이에 위치하는 서포트체에 상하에 관통하는 관통 도랑 또는 관통 구멍을 마련하는 것으로, 사파이어 기판 박리시에 서포트체로부터 발광 구조부에 더해지는 응력이 분산된 것을 나타내고 있다. 또한, 실험예 23 내지 실험예 25의 시료에 있어서, 금속층의 에칭 소요 시간은, 상하 관통 도랑·구멍이 없는 경우에는 35 시간이었다. 한편, 상하 관통 도랑·구멍을 형성했을 경우에는 둘 모두 6 시간이며, 크랙 발생의 억제면 뿐만이 아니라, 생산성 향상면에서도 엄청난 효과가 인정되었다.
다음에, 사파이어 기판을 박리하는 것에 의해 노출한 발광 구조부를 청정화하고, n형 오믹 전극·와이어 본딩 패드 전극으로서 Ti/Al/Ni/Au를 진공 증착법으로 형성하고, 도 5a 및 도 6a에 긴 점선으로 나타낸 절단 개소를 레이저 다이서(laser dicer)에 의해 절단해 개편화했다. 절단손실(kerf loss)은 11 내지 18 ㎛이었다. 블레이드 다이서(blade dicer)의 경우, 관통 도랑·구멍의 위치에서 절단 전송 속도를 변경하는 것은 현실 불가능하지만, 레이저 다이서의 경우에, 절단할 필요가 없는 상하 관통부를 스킵(skipped)시킬 수 있으므로, 교점 위치의 관통 구멍의 경우 50%, 격자무늬의 옆의 위치에서 관통 도랑을 형성했을 경우에는 60% 절단 시간을 단축할 수 있었다.
이것에 의해, LED 칩의 서포트부는 도 5b의 측면도에 나타나듯이, 미절단부를 측면에 포함한다. 개편화 후의 서포트 형상은, 도 5c에 나타나듯이, 사각형을 기본 형상으로 한 것이 된다. 또한, 도 6은 교점 위치의 관통 구멍의 경우이며, 정방형의 지지 기판의 코너부가 결손 상태이지만, 관통 구멍의 형상은 원주 형상, 각주 형상으로 할 수 있고, 개편(個片)화 후의 서포트 형상은, 도 6c에 나타나듯이, 팔각형을 기본 형상으로 한 것이 된다. 이 경우도, 도 6b에 나타나듯이 측면으로 절단부 및 절단하지 않는 부분을 가진다. 또 이것들은, 발광 구조부의 평면 형상과 서포트부의 평면형 형상이 다르고, 서포트부는 발광 구조부보다 단면이 크게 드러난 바람직한 구조이다.
따라서, 표 1 및 도 7 내지 도 9로부터 알 수 있듯이, 본 발명에 따른 실험예 2 내지 실험예 8, 실험예 10 내지 실험예 14, 실험예 16 내지 실험예 22, 및 실험예 24 내지 실험예 25는, 종래예 및, 비교예인 실험예 1, 실험예 9, 실험예 15, 실험예 23과 비교하고, 코너로부터 중앙 방향을 향하는 크랙 및 코너에 따른 크랙의 발생의 어느쪽이든 한 편을 효과적으로 억제할 수 있다.
이상, 실시예 실험예 2 내지 실험예 8, 실험예 10 내지 실험예 14, 실험예 16 내지 실험예 22, 및 실험예 24 내지 실험예 25는, 코너에 라운드를 가지는 4n각형 형상인 횡단면의, n=1, 2, 3의 예를 나타냈다. n이 4 이상에서는 한층 더 교차각이 퍼져 코너에 라운드를 베풀면 차츰 원에 접근하게 되고, 실질적으로는 원으로 생각해도 좋다.
[산업상 이용 가능성]
본 발명에 의하면, 발광 구조부의 평면을, 원 또는 코너에 라운드를 가지는 4n각형 모양 (n은 정의 정수임)이 되도록 형성하는 것, 복수의 발광 구조부 사이에 위치하는 서포트체의 상하에 관통하는 관통 도랑 또는 관통 구멍을 마련하는 것, 에 의해, 사파이어 기판 박리시에 서포트부로부터 발광 구조부에 가해지는 응력이 분산되어 제품 비율이 좋고, 발광 구조부에 크랙이 없는, 고품질의 수직형 LED 칩을 제공할 수 있다.
100: 수직형 LED 칩
101: 성장용 기판
102: 제1 전도형의 III족 질화물 반도체층
103: 발광층
104: 제2 전도형의 III족 질화물 반도체층
105: 발광 구조 적층체
106: 발광 구조부
107: 하부 전극을 겸한 도전성 서포트부
107a: 절단 후의 도전성 서포트부
108: 상부 전극
109: 관통 도랑
110: 관통 구멍
111: 도랑(에칭 채널)
200: 수직형 LED 칩
201: 발광 구조부
202: 하부 전극을 겸한 도전성 서포트부
203: 상부 전극

Claims (11)

  1. 성장용 기판 상에, 제1 전도형 III족 질화물 반도체층, 발광층 및 상기 제1 전도형과는 다른 제2 전도형 III족 질화물 반도체층을 순차 적층해 발광 구조 적층체를 형성하는 발광 구조 적층체 형성 공정과, 상기 성장용 기판의 일부가 노출되도록, 상기 발광 구조 적층체의 일부를 제거하는 것으로, 독립한 복수개의 발광 구조부를 형성하는 발광 구조부 형성 공정과, 상기 복수개의 발광 구조부 상에 오믹 전극층, 및, 도전성 서포트체와 접속하기 위한 접속층을 형성하는 공정과, 상기 접속층을 통해서 하부 전극을 겸하는 도전성 서포트체를 형성하는 공정과, 상기 성장용 기판을, 상기 복수개의 발광 구조부로부터 케미컬 리프트 오프법 또는 포토 케미컬 리프트 오프법을 이용해서 리프트 오프하는 박리 공정과, 상기 발광 구조부 사이에서 상기 서포트체를 절단하는 것에 의해, 각각이 서포트부에 지지된 상기 발광 구조부를 가지는 복수개의 LED칩으로 개편화하는 절단 공정을 갖추는 III족 질화물 반도체 수직형 구조 LED 칩의 제조 방법에서,
    상기 발광 구조부 형성 공정은, 상기 복수개의 발광 구조부의 각각의 평면이, 원, 또는, 코너에 라운드를 가지는 4n각형 모양 (n은 정의 정수임)으로, 상기 4n각형 모양의 한 변의 직선부의 길이 L1은, 하기 식을 만족하도록, 상기 발광 구조 적층체의 일부를 상기 박리 공정 전에 제거하는 것을 포함하고,
    상기 박리 공정 전에, 상기 발광 구조부 사이에 위치하는 서포트체에, 상기 서포트체를 관통하는 복수의 관통 도랑 또는 관통 구멍(孔)을 형성하고,
    상기 박리 공정에서는, 상기 관통 도랑 또는 관통 구멍을 통해 에칭액의 급배액이 실시되는 것을 특징으로 하는, III족 질화물 반도체 수직형 구조 LED 칩의 제조 방법.
    L1≤0.7L0,
    단, L0는 상기 4n각형 모양이 코너에 라운드를 갖지 않는 경우의 4n각형 모양의 한 변의 길이로 함.
  2. 삭제
  3. 제1항에 있어서,
    상기 절단 공정은, 상기 복수의 관통 도랑 또는 관통 구멍(孔)을 통하도록 행해지는, III족 질화물 반도체 수직형 구조 LED 칩의 제조 방법.
  4. 제1항 또는 제3항에 있어서,
    상기 도전성 서포트체의 형성 공정은, 접합법, 습식 성막법, 건식 성막법을 이용해서 행해지는, III족 질화물 반도체 수직형 구조 LED 칩의 제조 방법.
  5. 삭제
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  11. 삭제
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8927959B2 (en) 2010-06-18 2015-01-06 Sensor Electronic Technology, Inc. Deep ultraviolet light emitting diode
US8907322B2 (en) 2010-06-18 2014-12-09 Sensor Electronic Technology, Inc. Deep ultraviolet light emitting diode
US9806226B2 (en) 2010-06-18 2017-10-31 Sensor Electronic Technology, Inc. Deep ultraviolet light emitting diode
KR20140041527A (ko) 2011-05-12 2014-04-04 (주)웨이브스퀘어 Ⅲ족 질화물 반도체 수직형 구조 ｌｅｄ 칩 및 그 제조 방법
CN103890914B (zh) * 2011-09-28 2016-08-17 Bbsa有限公司 半导体元件及其制造方法
JP6027027B2 (ja) * 2011-12-21 2016-11-16 ビービーエスエイ リミテッドＢＢＳＡ Ｌｉｍｉｔｅｄ 半導体素子およびその製造方法ならびに半導体素子結合体
JP5729335B2 (ja) * 2012-03-19 2015-06-03 豊田合成株式会社 Ｉｉｉ族窒化物半導体発光素子およびその製造方法
JP6017834B2 (ja) * 2012-05-16 2016-11-02 Ｄｏｗａエレクトロニクス株式会社 半導体素子の製造方法ならびに半導体素子集合体および半導体素子
TWI489658B (zh) * 2012-05-25 2015-06-21 Toshiba Kk 半導體發光裝置及光源單元
JP5891436B2 (ja) * 2012-06-21 2016-03-23 パナソニックＩｐマネジメント株式会社 縦型構造発光素子の製造方法
JP5891437B2 (ja) * 2012-06-21 2016-03-23 パナソニックＩｐマネジメント株式会社 縦型構造発光素子の製造方法
US9537053B2 (en) 2012-09-28 2017-01-03 Bbsa Limited III nitride semiconductor device and method of manufacturing the same
JP6042994B2 (ja) * 2012-10-26 2016-12-14 アールエフエイチアイシー コーポレイション 信頼性および動作寿命を改善した半導体デバイスならびにその製造方法
CA2854771A1 (en) * 2013-06-21 2014-12-21 J2 Light Inc. Lighting system and method to control a lighting system
JP6136701B2 (ja) 2013-07-24 2017-05-31 日亜化学工業株式会社 発光装置
GB2534204A (en) * 2015-01-17 2016-07-20 Melexis Technologies Nv Semiconductor device with at least one truncated corner and/or side cut-out
JP2017005103A (ja) * 2015-06-10 2017-01-05 浜松ホトニクス株式会社 電子部品の製造方法及び半導体ウエハ
US10181546B2 (en) * 2015-11-04 2019-01-15 Goertek.Inc Transferring method, manufacturing method, device and electronic apparatus of micro-LED
CN105836699B (zh) * 2016-05-26 2018-03-06 中国电子科技集团公司第十三研究所 一种圆形芯片的加工方法
KR102247983B1 (ko) * 2019-09-04 2021-05-04 한국광기술원 라운드형 발광소자 및 이의 제조 방법
TWI718923B (zh) 2020-04-08 2021-02-11 台灣愛司帝科技股份有限公司 發光二極體晶片結構以及晶片移轉系統與方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001244503A (ja) * 1999-12-21 2001-09-07 Nichia Chem Ind Ltd 窒化物半導体発光素子
JP2009099681A (ja) * 2007-10-15 2009-05-07 Shinko Electric Ind Co Ltd 基板の個片化方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5116869A (en) * 1974-08-02 1976-02-10 Hitachi Ltd Handotaisochino seizoho
JPH02240975A (ja) * 1989-03-14 1990-09-25 Toshiba Corp 化合物半導体発光装置及びその製造方法
JPH08293476A (ja) 1995-04-21 1996-11-05 Hitachi Ltd 半導体集積回路装置の製造方法および半導体ウエハならびにフォトマスク
JP4437337B2 (ja) 1999-06-08 2010-03-24 住友精密工業株式会社 半導体デバイスの製造方法
JP2002076435A (ja) 2000-09-05 2002-03-15 Mitsubishi Cable Ind Ltd 半導体発光素子
JP2005252222A (ja) 2004-02-03 2005-09-15 Matsushita Electric Ind Co Ltd 半導体発光装置、照明モジュール、照明装置、表示素子、および半導体発光装置の製造方法
US6924210B1 (en) * 2004-03-06 2005-08-02 International Business Machines Corporation Chip dicing
JP2006030329A (ja) 2004-07-13 2006-02-02 Ricoh Co Ltd 電子写真感光体およびその製造方法
JP2006086469A (ja) 2004-09-17 2006-03-30 Matsushita Electric Ind Co Ltd 半導体発光装置、照明モジュール、照明装置及び半導体発光装置の製造方法
US7211500B2 (en) 2004-09-27 2007-05-01 United Microelectronics Corp. Pre-process before cutting a wafer and method of cutting a wafer
JP2006228855A (ja) 2005-02-16 2006-08-31 Rohm Co Ltd 半導体発光素子およびその製法
JP4817673B2 (ja) 2005-02-25 2011-11-16 三洋電機株式会社 窒化物系半導体素子の作製方法
KR100638732B1 (ko) 2005-04-15 2006-10-30 삼성전기주식회사 수직구조 질화물 반도체 발광소자의 제조방법
DE602006008256D1 (de) 2005-12-15 2009-09-17 Lg Electronics Inc LED mit vertikaler Struktur und deren Herstellungsverfahren
US7648891B2 (en) * 2006-12-22 2010-01-19 International Business Machines Corporation Semiconductor chip shape alteration
JP2011029612A (ja) * 2009-06-24 2011-02-10 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物半導体発光素子

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001244503A (ja) * 1999-12-21 2001-09-07 Nichia Chem Ind Ltd 窒化物半導体発光素子
JP2009099681A (ja) * 2007-10-15 2009-05-07 Shinko Electric Ind Co Ltd 基板の個片化方法

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