KR101437092B1 - 반도체 칩 검사장치 - Google Patents

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Abstract

본 발명에 따른 반도체 칩 검사장치는, 하부에 안치홈이 형성되는 가이드 플레이트와, 상기 가이드 플레이트의 하부에 결합되며, 상부에는 상기 안치홈 내에 위치되도록 상부 반도체 칩이 실장되는 기판과, 상부로 돌출 형성된 상부 포고핀들이 상기 기판의 하부 패턴과 접촉된 상태로 상기 가이드 플레이트의 하부에 결합되며, 하부에는 하부 포고핀들이 돌출 형성되는 상부 소켓 및, 상기 하부 포고핀들이 접촉되도록 상부에 하부 반도체 칩이 안착되는 하부 소켓을 포함한다.

Description

반도체 칩 검사장치{SEMICONDUCTOR CHIP TESTING DEVICE}
본 발명은 반도체 칩 검사장치에 관한 것으로, 더욱 상세하게는 검사 대상 반도체 칩을 기판에 실장하여, 반도체 칩이 기판을 매개로 소켓의 포고핀들과 간접적으로 접촉되도록 함으로써, 반도체 칩의 성능 테스트시 발생하는 충격을 완충할 수 있는 반도체 칩 검사장치에 관한 것이다.
일반적으로, 전자제품을 제조할 때 사용되는 반도체 칩은 그 불량 유무를 판별하기 위한 테스트 과정이 진행되며, 이러한 테스트 과정을 통해 반도체 칩의 전기적 특성 및 신뢰성을 확보할 수 있다.
이를 위해, 종래의 반도체 칩 검사장치는 반도체 칩을 설치하기 위한 플레이트와, 플레이트의 일면에서 반도체 칩의 단자들과 핀들에 의해 접촉되는 소켓과, 반도체 칩을 소켓 방향으로 탄성 지지하는 가압부 등으로 구성된다.
이러한, 반도체 칩 검사장치는 가압부가 반도체 칩을 탄성 지지하여 일정 위치에 고정적으로 위치시키며, 소켓은 반도체 칩과 전기적인 신호를 주고 받게 된다.
그런데, 종래의 반도체 칩 검사장치는 반도체 칩과 소켓의 공차에 의해 유동이 발생할 수 있었고, 가압부의 탄성 지지시 반도체 칩이나 주변 부품에 충격이 전달될 수 있어, 반도체 칩의 검사 수율을 안정적으로 유지시키는데 어려움이 있었다.
본 발명과 관련된 선행 문헌으로는 대한민국 공개특허 제10-2013-0071038호(공개일: 2013년 06월 28일)가 있으며, 상기 선행 문헌에는 반도체 칩 테스트용 소켓이 개시되어 있다.
본 발명의 목적은 검사 대상 반도체 칩을 기판에 실장하여, 반도체 칩이 기판을 매개로 소켓의 포고핀들과 간접적으로 접촉되도록 함으로써, 공차 발생시에도 반도체 칩과 소켓의 접속 불량을 방지할 수 있고, 반도체 칩의 성능 테스트시 발생하는 충격을 완충할 수 있어 장치 및 반도체 칩의 손상을 방지할 수 있고, 이를 통해 반도체 칩의 테스트 수율을 안정적으로 유지시킬 수 있는 반도체 칩 검사장치를 제공하는데 있다.
본 발명에 따른 반도체 칩 검사장치는, 하부에 안치홈이 형성되는 가이드 플레이트와, 상기 가이드 플레이트의 하부에 결합되며, 상부에는 상기 안치홈 내에 위치되도록 상부 반도체 칩이 실장되는 기판과, 상부로 돌출 형성된 상부 포고핀들이 상기 기판의 하부 패턴과 접촉된 상태로 상기 가이드 플레이트의 하부에 결합되며, 하부에는 하부 포고핀들이 돌출 형성되는 상부 소켓 및, 상기 하부 포고핀들이 접촉되도록 상부에 하부 반도체 칩이 안착되는 하부 소켓을 포함하는 것을 특징으로 한다.
여기서, 상기 가이드 플레이트의 상부에는 상기 안치홈과 연통되는 개폐홈이 상하로 관통 형성되며, 상기 개폐홈 내에는 상기 안치홈에 위치된 상부 반도체 칩을 하방으로 탄성 지지하기 위한 가압부재가 더 구비되는 것이 바람직하다.
또한, 상기 가압부재는 체결부재에 의해 상기 개폐홈에 결합되는 커버 및, 상기 커버와 상기 상부 반도체 칩의 사이에 위치되어, 상기 상부 반도체 칩을 하방으로 탄성 지지하는 가압구를 구비하는 것이 바람직하다.
또한, 상기 가압구는 하나 또는 다수의 관통홀이 상하로 관통 형성되는 가압판 및, 상기 관통홀 내에 설치되며, 상기 커버와 상기 상부 반도체 칩의 사이에서 압축력을 작용시키는 탄성부재을 구비하는 것이 바람직하다.
또한, 상기 관통홀은 상기 상부 반도체 칩의 중심과 동일 선상을 이루는 상기 가압판의 중심 위치와, 상기 가압판의 중심 위치를 기준으로 외곽에 등 간격으로 다수가 형성되는 것이 바람직하다.
또한, 상기 상부 소켓과 상기 기판은 체결부재에 의해 테두리 부위가 상기 가이드 플레이트의 하부에 관통 결합되는 것이 바람직하다.
또한, 상기 상부 포고핀들과 상기 하부 포고핀들은 상기 상부 소켓의 상하부 테두리를 따라 다수의 열로 배열되는 것이 바람직하다.
또한, 상기 상부 소켓의 하부 테두리 부위에는 다수의 정렬핀이 하부로 돌출 형성되며, 상기 하부 소켓의 상면에는 상기 정렬핀들이 대응 삽입되도록 삽입홈이 오목하게 형성되는 것이 바람직하다.
본 발명은 검사 대상 반도체 칩을 기판에 실장하여, 반도체 칩이 기판을 매개로 소켓의 포고핀들과 간접적으로 접촉되도록 함으로써, 공차 발생시에도 반도체 칩과 소켓의 접속 불량을 방지할 수 있고, 반도체 칩의 성능 테스트시 발생하는 충격을 완충할 수 있어 장치 및 반도체 칩의 손상을 방지할 수 있고, 이를 통해 반도체 칩의 테스트 수율을 안정적으로 유지시킬 수 있는 효과를 갖는다.
도 1은 본 발명에 따른 반도체 칩 검사장치의 각 구성들이 분리된 상태를 보여주기 위한 분리 사시도이다.
도 2는 본 발명에 따른 반도체 칩 검사장치의 각 구성들이 결합된 상태를 보여주기 위한 결합 사시도이다.
도 3은 본 발명에 따른 반도체 칩 검사장치의 각 구성들이 결합된 상태에서 저면을 보여주기 위한 배면 사시도이다.
도 4는 본 발명에 따른 반도체 칩 검사장치의 각 구성들이 결합된 상태를 보여주기 위한 결합단면도이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예를 상세히 설명하기로 한다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부된 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다.
그러나 본 발명은 이하에 개시되는 실시예들에 의해 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
또한, 본 발명을 설명함에 있어 관련된 공지 기술 등이 본 발명의 요지를 흐리게 할 수 있다고 판단되는 경우 그에 관한 자세한 설명은 생략하기로 한다.
도 1은 본 발명에 따른 반도체 칩 검사장치의 각 구성들이 분리된 상태를 보여주기 위한 분리 사시도이고, 도 2는 본 발명에 따른 반도체 칩 검사장치의 각 구성들이 결합된 상태를 보여주기 위한 결합 사시도이다.
그리고, 도 3은 본 발명에 따른 반도체 칩 검사장치의 각 구성들이 결합된 상태에서 저면을 보여주기 위한 배면 사시도이며, 도 4는 본 발명에 따른 반도체 칩 검사장치의 각 구성들이 결합된 상태를 보여주기 위한 결합단면도이다.
도 1 내지 도 4를 참조하면, 본 발명에 따른 반도체 칩 검사장치는 가이드 플레이트(100)와, 기판(200)과, 상부 소켓(300) 및, 하부 소켓(400)을 포함한다.
먼저, 상기 가이드 플레이트(100)는 반도체 칩(10)이 안착되는 본체의 역할을 한다.
여기서, 상기 가이드 플레이트(100)의 하부에는 검사 대상인 상부 반도체 칩(10)의 상단이 삽입될 수 있도록 안치홈(110)이 오목하게 형성된다.
상기 안치홈(110)은, 반도체 칩(10)과 대응되는 형상을 가지며, 상기 상부 반도체 칩(10)의 상하 두께와 동일 또는 유사한 깊이를 가질 수 있다.
이와 함께, 상기 가이드 플레이트(100)의 상부에는 후술될 커버(130)와 가압부재가 삽입되는 개폐홈(120)이 관통 형성된다.
상기 개폐홈(120)은, 안치홈(110)과 상하로 연통되며, 상기 안치홈(110)의 폭 보다 더 넓게 형성시킬 수 있다.
이때, 상기 개폐홈(120)과 안치홈(110)의 사이에는 간격을 형성하는 단턱이 형성될 수 있다.
즉, 상기 개폐홈(120)과 안치홈(110)의 사이에 형성된 단턱의 하부에 상부 반도체 칩(10)의 상부 테두리 부위가 걸림 위치될 수 있다.
그리고, 상기 상기 개폐홈(120)과 안치홈(110)의 사이에 형성된 단턱의 상부에 테두리 부위가 걸림 위치되며, 그 하단이 상부 반도체 칩(10)을 탄성 지지한다.
또한, 상기 개폐홈(120)의 상부에는 후술될 커버(130)의 테두리 부위가 걸림위치될 수 있는데, 상기 개폐홈(120)의 상부에는 더 큰 폭의 확장 부위가 더 형성될 수 있다.
특히, 상기 개폐홈(120) 내에는 안치홈(110)에 위치된 상부 반도체 칩(10)을 하부로 탄성 지지하기 위한 가압부재가 더 구비된다.
상기 가압부재는, 체결부재에 의해 상기 개폐홈(120)의 상부를 개폐하는 커버(130) 및, 상부 반도체 칩(10)을 탄성 지지하기 위한 가압구(140)로 구비될 수 있다.
상기 가압구(140)는, 상부 반도체 칩(10)을 하부로 탄성 지지하는 역할을 하는 것으로, 가압판(141) 및, 탄성부재(142)로 구비될 수 있다.
상기 가압판(141)은, 전술한 개폐홈(120)의 형상과 대응되는 형상을 가지며, 상기 개폐홈(120) 내에 승강 가능하게 위치된다.
이와 같은 상기 가압판(141)는, 탄성부재(142)의 압축력에 의해 상부 반도체 칩(10)의 상부를 가압 지지한다.
여기서, 상기 가압판(141) 상에는 탄성부재(142)를 관통 결합시키기 위한 하나 또는 다수의 관통홀(141a)이 상하로 관통 형성된다.
상기 관통홀(141a)은, 상부 반도체 칩(10)의 중심과 동일 선상을 이루는 가압판(141)의 중심 위치와, 상기 가압판(141)의 중심 위치를 기준으로 외곽에 등 간격으로 다수를 형성시킬 수 있다.
탄성부재(142)는, 상기 가압판(141)의 관통홀(120) 내에 상하로 관통 설치되며, 커버(130)와 상부 반도체 칩(10)의 사이에 개제된 상태에서 압축력을 작용시킨다.
여기서, 상기 탄성부재(142)는 상하 방향으로 압축력을 작용시키기 위한 코일 스프링을 사용할 수 있다.
즉, 상기 탄성부재(142)의 상단은 커버(130)의 하단와 밀착되고, 상기 탄성부재(142)의 하단은 관통홀(120)을 통해 상부 반도체 칩(10)의 상단과 밀착된다.
이 상태에서는, 상부 반도체 칩(10)이 가압판(141)에 의해 유동되지 않고 안치홈(110) 내에 고정적으로 위치될 수 있다.
기판(200)은, 후술될 상부 소켓(300)과 함께 가이드 플레이트(100)의 하부에 결합되는 것으로, 그 상면에는 검사 대상인 상부 반도체 칩(10)이 실장된다.
이때, 상기 상부 반도체 칩(10)의 외부 단자들은 기판(200)에 형성된 패턴들에 전기적으로 접속된다.
그리고, 전술한 안치홈(110)의 하부에는 기판(200)의 상단이 삽입될 수 있도록 더 큰 폭의 확장 부위가 더 형성될 수 있다.
상부 소켓(300)은, 기판(200)의 하부에 밀착된 상태로 체결부재(B)에 의해 가이드 플레이트(100)의 하부에 결합된다.
여기서, 상기 상부 소켓(300)의 상부에는 다수의 상부 포고핀(310)이 돌출 형성되며, 상기 상부 포고핀(Pogo Pin, 310)들은 기판(200)의 하부에 형성된 패턴에 접촉된다.
그리고, 상기 상부 소켓(300)의 하부에는 도 3에서처럼 다수의 하부 포고핀(320)이 돌출되며, 상기 하부 포고핀(Pogo Pin, 320)들은 후술될 하부 반도체 칩(10')의 외부 단자들과 접촉된다.
이를 위해, 상기 상부 포고핀(310)들은 기판(200)의 패턴과 동일 위치에 배치될 수 있고, 하부 포고핀(320)들은 하부 반도체 칩(10')의 단자들과 동일 위치에 배치될 수 있다.
이와 같은 하부 포고핀(320)과 상부 포고핀(310)은, 스프링 핀(Spring Pin)이라고도 하는데, 내부에는 압축력을 작용시키기 위한 스프링 등이 설치된다.
즉, 상기 하부 포고핀(320)과 상부 포고핀(310)은 완충력을 제공하므로, 상부 반도체 칩(10)과 후술될 하부 반도체 칩(10') 검사시 발생하는 충격을 완충할 수 있다.
그리고, 상부 반도체 칩(10)의 외부 단자가 상부 소켓(300)에 삽입하는 접속되는 방식이 아니라 기판(200)의 하부 패턴이 상부 포고핀(310)에 접촉된 상태가 되므로, 상부 반도체 칩(10)과 상부 소켓(300)에 공차가 발생하더라도 접속 불량을 줄일 수 있다.
예를 들어, 상기 상부 반도체 칩(10)과 상부 소켓(300)에 공차가 발생하는 경우, 상부 반도체 칩(10)과 상부 소켓(300)의 접속 위치가 변경될 수 있으나, 본 발명은 기판(200)의 패턴과 상부 포고핀(310)들이 접속 방식으로 접속되므로 공차만큼의 접속 위치 변경이 발생하더라도 접속 불량이 발생하지 않는다.
또한, 본 발명에서는 상부반도체 칩(10)이 유동되어 충격이 발생하는 경우, 기판(200)과 상부 소켓(300)의 상부 포고핀(310)들 간의 완충력에 의해 충격을 흡수할 수 있다.
이와 같은 상기 하부 포고핀(320)들과 상부 포고핀(310)들은, 상부 소켓(300)의 테두리 부위를 따라 다수의 열로 배열될 수 있다.
그리고, 상기 하부 포고핀(320)들과 상부 포고핀(310)들은 서로 대응되는 위치에 동일하게 배열될 수 있다.
또한, 상부 소켓(300)과 기판(200)의 테두리 부위는 도 4에서처럼 체결부재(B)에 의해 가이드 플레이트(100)의 하부에 관통 결합될 수 있다.
뿐만 아니라, 상기 상부 소켓(300)의 하부 테두리 부위에는 다수의 정렬핀(330)이 하부로 돌출 형성될 수 있다.
상기 정렬핀(330)들은 수직한 빔 형상을 가지며, 그 하단이 하부로 일정 길이 돌출 될 수 있다.
즉, 상기 정렬핀(330)들의 하단을 후술될 하부 소켓(400)의 삽입홈(410)들에 대응 삽입 시킴으로써, 상부 소켓(300)을 정확한 위치에 정렬시킬 수 있다.
하부 소켓(400)은, 도 1과 도 4에서처럼 상부 소켓(300)의 하부 포고핀(320)들이 접촉되도록 상면에 검사 대상인 하부 반도체 칩(10')이 안착 위치된다.
상기 하부 반도체 칩(10')은, 하부 소켓(400)의 상부에 안착된 상태에서 상부 소켓(400)에 접촉되는 것으로, 상부 반도체 칩(10)과 함께 반도체 칩의 양면을 동시에 검사할 수 있도록 검사 면이 서로 대응된다.
그리고, 하부 소켓(400)의 상면에는 하부 반도체 칩(10')이 안착될 수 있는 별도의 안치홈이 더 형성될 수 있다.
또한, 상기 하부 소켓(400)의 상면에는 상기 안치홈을 중심으로 외곽에 다수의 삽입홈(410)이 형성될 수 있다.
상기 삽입홈(410)은, 전술한 정렬핀(330)들의 하단이 대응되게 삽입 위치되는 것으로, 상기 삽입홈(410)에 정렬핀(330)들을 삽입시킴으로써, 상부 소켓(300)을 하부 소켓(400)의 상부에 정확히 정렬시킬 수 있다.
이하, 본 발명에 따른 반도체 칩 검사장치의 검사 과정을 설명하면 다음과 같다.
먼저, 기판(200)에 실장된 상부 반도체 칩(10)을 가이드 플레이트(100)의 안치홈(110)에 삽입 위치시킨다.
이후, 상부 소켓(300)을 기판(200)의 하부에 밀착시킨 상태에서 체결부재(B)를 이용해 기판(200)과 상부 소켓(300)을 가이드 플레이트(100)의 하부에 결합시킨다.
이때, 상부 소켓(300)의 상부 포고핀(310)들이 기판(200)의 하부에 형성된 패턴에 전기적으로 접촉된다.
다음으로, 가이드 플레이트(100)의 개폐홈(120)을 통해 가압구(140)를 삽입 시킨 후, 체결부재(B)를 이용해 개폐홈(120)의 상부에 커버(130)를 결합시킨다.
이때, 상기 가압구(140)의 가압판(141)이 탄성부재(142)의 압축력에 의해 상부 반도체 칩(10)을 하부로 탄성 지지하게 된다.
이 상태에서는, 상부 반도체 칩(10)이 상부 소켓(300)의 상부 포고핀(310)들과 긴밀하게 밀착된 상태를 유지하게 되고, 상부 포고핀(310)들은 상부에서 가해지는 충격을 일정 부분 흡수하게 된다.
상기와 같은 순서로 결합을 완료한 후, 상부 소켓(300)의 하부 포고핀(320)들을 상부 소켓(400)에 안착된 하부 반도체 칩(10')의 외부 단자들에 접촉시킨다.
이때, 상부 소켓(300)에는 상부 반도체 칩(10)과 하부 반도체 칩(10')이 전기적으로 연결된 상태가 되며, 상기 상부 소켓(300)과 전기적으로 연결된 반도체 검사기를 통해 반도체의 양면에 대한 성능 검사를 실시할 수 있다.
결과적으로, 본 발명은 검사 대상인 상부 반도체 칩(10)을 기판(200)에 실장하여, 상부 반도체 칩(10)이 기판(200)을 매개로 상부 소켓(300)의 상부 포고핀(310)들과 간접적으로 접촉되도록 할 수 있다.
이로써, 공차 발생시에도 반도체 칩과 소켓 간의 접속 불량을 방지할 수 있고, 반도체 칩의 성능 테스트시 발생하는 충격을 완충할 수 있어 장치 및 반도체 칩의 손상을 방지할 수 있으며, 이를 통해 반도체 칩의 테스트 수율을 안정적으로 유지시킬 수 있다.
지금까지 본 발명에 따른 반도체 칩 검사장치에 관한 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서는 여러 가지 실시 변형이 가능함은 자명하다.
그러므로 본 발명의 범위에는 설명된 실시예에 국한되어 전해져서는 안 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
즉, 전술된 실시예는 모든 면에서 예시적인 것이며, 한정적인 것이 아닌 것으로 이해되어야 하며, 본 발명의 범위는 상세한 설명보다는 후술될 특허청구범위에 의하여 나타내어지며, 그 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 상부 반도체 칩 10’: 하부 반도체 칩
100: 가이드 플레이트 110: 안치홈
120: 개폐홈 130: 커버
140: 가압구 141: 가압판
141a: 관통홀 142: 탄성부재
200: 기판 300: 상부 소켓
310: 상부 포고핀 320: 하부 포고핀
330: 정렬핀 400: 하부 소켓
410: 삽입홈 B: 체결부재

Claims (8)

  1. 하부에 안치홈이 형성되는 가이드 플레이트;
    상기 가이드 플레이트의 하부에 결합되며, 상부에는 상기 안치홈 내에 위치되도록 상부 반도체 칩이 실장되는 기판;
    상부로 돌출 형성된 상부 포고핀들이 상기 기판의 하부 패턴과 접촉된 상태로 상기 가이드 플레이트의 하부에 결합되며, 하부에는 하부 포고핀들이 돌출 형성되는 상부 소켓; 및
    상기 하부 포고핀들이 접촉되도록 상부에 하부 반도체 칩이 안착되는 하부 소켓;을 포함하는 것을 특징으로 하는 반도체 칩 검사장치.
  2. 제1항에 있어서,
    상기 가이드 플레이트의 상부에는,
    상기 안치홈과 연통되는 개폐홈이 상하로 관통 형성되며,
    상기 개폐홈 내에는,
    상기 안치홈에 위치된 상부 반도체 칩을 하방으로 탄성 지지하기 위한 가압부재가 더 구비되는 것을 특징으로 하는 반도체 칩 검사장치.
  3. 제2항에 있어서,
    상기 가압부재는,
    체결부재에 의해 상기 개폐홈에 결합되는 커버 및,
    상기 커버와 상기 상부 반도체 칩의 사이에 위치되어, 상기 상부 반도체 칩을 하방으로 탄성 지지하는 가압구를 구비하는 것을 특징으로 하는 반도체 칩 검사장치.
  4. 제3항에 있어서,
    상기 가압구는,
    하나 또는 다수의 관통홀이 상하로 관통 형성되는 가압판 및,
    상기 관통홀 내에 설치되며, 상기 커버와 상기 상부 반도체 칩의 사이에서 압축력을 작용시키는 탄성부재을 구비하는 것을 특징으로 하는 반도체 칩 검사장치.
  5. 제4항에 있어서,
    상기 관통홀은,
    상기 상부 반도체 칩의 중심과 동일 선상을 이루는 상기 가압판의 중심 위치와, 상기 가압판의 중심 위치를 기준으로 외곽에 등 간격으로 다수가 형성되는 것을 특징으로 하는 반도체 칩 검사장치.
  6. 제1항에 있어서,
    상기 상부 소켓과 상기 기판은,
    체결부재에 의해 테두리 부위가 상기 가이드 플레이트의 하부에 관통 결합되는 것을 특징으로 하는 반도체 칩 검사장치.
  7. 제1항에 있어서,
    상기 상부 포고핀들과 상기 하부 포고핀들은,
    상기 상부 소켓의 상하부 테두리를 따라 다수의 열로 배열되는 것을 특징으로 하는 반도체 칩 검사장치.
  8. 제1항에 있어서,
    상기 상부 소켓의 하부 테두리 부위에는,
    다수의 정렬핀이 하부로 돌출 형성되며,
    상기 하부 소켓의 상면에는,
    상기 정렬핀들이 대응 삽입되도록 삽입홈이 오목하게 형성되는 것을 특징으로 하는 반도체 칩 검사장치.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102174269B1 (ko) * 2020-09-22 2020-11-04 주식회사 새한마이크로텍 칩 부품 검사용 프로브 조립체
KR102174641B1 (ko) * 2019-10-11 2020-11-05 정인권 Ｉｃ 테스트 모듈
KR20230111645A (ko) * 2022-01-17 2023-07-26 주식회사 씨케이피 프레임모듈상에 설치된 멤브레인막 검사장치

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101879806B1 (ko) * 2017-12-07 2018-07-18 (주)티에스이 반도체 테스트 소켓의 이력관리 패드, 이의 제작 방법 및 이력관리 패드를 포함하는 반도체 테스트 장치
CN109900931B (zh) * 2017-12-08 2021-03-30 京元电子股份有限公司 半导体组件测试连接接口
US10551411B2 (en) * 2018-02-09 2020-02-04 Silicon Laboratories Inc. Semiconductor test system with flexible and robust form factor
CN210037903U (zh) * 2019-05-15 2020-02-07 耐而达精密工程(苏州)有限公司 一种芯片测试用支撑机构
CN115561611A (zh) 2021-07-01 2023-01-03 长鑫存储技术有限公司 一种芯片测试用固定装置及固定方法、测试设备
CN113539920B (zh) * 2021-07-19 2024-04-26 天航长鹰(江苏)科技有限公司 一种半导体芯片检测用定位装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000006117A (ko) * 1998-06-15 2000-01-25 가부시키가이샤 어드밴티스트 집적회로흡착장치와이를이용한집적회로반송장치및집적회로시험장치
KR20020093380A (ko) * 2001-06-08 2002-12-16 주식회사 유림하이테크산업 반도체 검사용 프로브 카드
JP2008026108A (ja) * 2006-07-20 2008-02-07 Nec Electronics Corp 半導体検査用治工具
KR20100040258A (ko) * 2008-10-09 2010-04-19 니뽄 가이시 가부시키가이샤 전기적 접속체

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6359452B1 (en) * 1998-07-22 2002-03-19 Nortel Networks Limited Method and apparatus for testing an electronic assembly
JP3379920B2 (ja) 1999-05-31 2003-02-24 株式会社エス・イー・アール Ｉｃ用ソケット
US6677770B2 (en) * 2001-07-17 2004-01-13 Infineon Technologies Programmable test socket
WO2006054344A1 (ja) * 2004-11-18 2006-05-26 Renesas Technology Corp. 半導体集積回路装置の製造方法
JP4472748B2 (ja) * 2005-03-11 2010-06-02 株式会社日本マイクロニクス Ｉｃキャリア，ｉｃソケット及びｉｃデバイスの試験方法
JP4767147B2 (ja) 2005-11-16 2011-09-07 パナソニック株式会社 検査装置および検査方法
KR100805833B1 (ko) * 2006-01-24 2008-02-21 삼성전자주식회사 반도체 테스트 장비의 고장을 검출하기 위한 테스트 장치및 방법
KR101341566B1 (ko) 2007-07-10 2013-12-16 삼성전자주식회사 소켓, 검사 장치, 그리고 적층형 반도체 소자 제조 방법
KR101535229B1 (ko) * 2009-05-22 2015-07-08 삼성전자주식회사 범용 테스트 소켓 및 이를 이용한 반도체 패키지 테스트 장치
KR101311735B1 (ko) 2011-12-20 2013-09-26 주식회사 기가레인 반도체 칩 테스트용 소켓

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000006117A (ko) * 1998-06-15 2000-01-25 가부시키가이샤 어드밴티스트 집적회로흡착장치와이를이용한집적회로반송장치및집적회로시험장치
KR20020093380A (ko) * 2001-06-08 2002-12-16 주식회사 유림하이테크산업 반도체 검사용 프로브 카드
JP2008026108A (ja) * 2006-07-20 2008-02-07 Nec Electronics Corp 半導体検査用治工具
KR20100040258A (ko) * 2008-10-09 2010-04-19 니뽄 가이시 가부시키가이샤 전기적 접속체

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102174641B1 (ko) * 2019-10-11 2020-11-05 정인권 Ｉｃ 테스트 모듈
KR102174269B1 (ko) * 2020-09-22 2020-11-04 주식회사 새한마이크로텍 칩 부품 검사용 프로브 조립체
KR20230111645A (ko) * 2022-01-17 2023-07-26 주식회사 씨케이피 프레임모듈상에 설치된 멤브레인막 검사장치
KR102685120B1 (ko) 2022-01-17 2024-07-15 주식회사 씨케이피 프레임모듈상에 설치된 멤브레인막 검사장치

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