KR101311735B1 - 반도체 칩 테스트용 소켓 - Google Patents

Abstract

반도체 칩 테스트용 소켓이 개시된다. 상기 반도체 칩 테스트용 소켓은 상부면과 하부면을 관통하는 복수의 제 1 핀홀들이 형성되고, 복수의 가이드핀들이 상부면에 돌출 형성되는 제 1 프로브블록, 상기 제 1 프로브블록의 하부에 형성되고, 상기 제 1 핀홀들의 위치에 대응하는 위치에 상부면과 하부면을 관통하는 복수의 제 2 핀홀들이 형성되는 제 2 프로브블록, 상기 제 1 핀홀들 및 상기 제 2 핀홀들 중 대응하는 제 1 핀홀과 제 2 핀홀에 관통하여 각각 삽입되고, 하단을 통하여 테스트 신호가 인가되는 복수의 테스트핀들, 상기 제 1 프로브블록의 하부면과 상기 제 2 프로브블록의 상부면 사이에서 탄성을 제공하는 탄성체 및 테스트용 칩이 안착되고, 상기 테스트용 칩의 패드와 상기 테스트핀의 상단이 접촉하도록 상기 테스트핀이 삽입되는 복수의 접촉용 홀들 및 상기 가이드핀들 중 대응하는 가이드핀이 삽입되는 복수의 가이드용 홀들이 형성되는 칩 안착부를 구비할 수 있다.

Description

반도체 칩 테스트용 소켓{SOCKET FOR TESTING SEMICONDUCTOR CHIP}

본 발명은 반도체 칩 테스트용 소켓에 관한 것으로, 특히 협피치의 패드들을 가지는 반도체 칩을 용이하게 테스트할 수 있는 반도체 칩 테스트용 소켓에 관한 것이다.

통상 반도체 패키지는 하나의 반도체 칩이 탑재(Single Chip Package)되거나 혹은 적어도 두 개의 반도체 칩을 탑재(Multi Chip Package)한 형태를 갖는다. 일반적으로 반도체 패키지를 제조한 후에는 최종적으로 테스트 공정을 수행한다.

종래의 반도체 칩 테스트용 소켓을 이용하여 테스트를 수행하는 경우, 테스트 신호를 전송하는 테스트 장치와 테스트할 반도체 칩을 테스트핀을 이용하여 전기적으로 연결하였다. 그러나, 반도체 칩이 고집적화 됨에 따라 반도체 칩의 패드간 피치가 감소하였고 패드들의 개수는 증가하여, 테스트핀이 정확하게 테스트할 반도체 칩의 패드들에 접촉하기 어려운 문제가 있다.

본 발명이 해결하고자 하는 과제는 협피치의 패드들을 포함하는 반도체 칩을 테스트하는 경우에도 테스트핀이 테스트할 반도체 칩의 패드들에 정확하게 접촉할 수 있는 반도체 칩 테스트용 소켓을 제공하는데 있다.

상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 칩 테스트용 소켓은 상부면과 하부면을 관통하는 복수의 제 1 핀홀들이 형성되고, 복수의 가이드핀들이 상부면에 돌출 형성되는 제 1 프로브블록, 상기 제 1 프로브블록의 하부에 형성되고, 상기 제 1 핀홀들의 위치에 대응하는 위치에 상부면과 하부면을 관통하는 복수의 제 2 핀홀들이 형성되는 제 2 프로브블록, 상기 제 1 핀홀들 및 상기 제 2 핀홀들 중 대응하는 제 1 핀홀과 제 2 핀홀에 관통하여 각각 삽입되고, 하단을 통하여 테스트 신호가 인가되는 복수의 테스트핀들, 상기 제 1 프로브블록의 하부면과 상기 제 2 프로브블록의 상부면 사이에서 탄성을 제공하는 탄성체 및 테스트용 칩이 안착되고, 상기 테스트용 칩의 패드와 상기 테스트핀의 상단이 접촉하도록 상기 테스트핀이 삽입되는 복수의 접촉용 홀들 및 상기 가이드핀들 중 대응하는 가이드핀이 삽입되는 복수의 가이드용 홀들이 형성되는 칩 안착부를 구비할 수 있다.

상기 가이드핀들의 상단은 상기 테스트핀들의 상단보다 돌출되어 있을 수 있다.

상기 테스트핀들은 상기 가이드핀들이 상기 가이드용 홀들에 삽입되기 전에 상기 접촉용 홀의 외부에 위치하고, 상기 가이드핀들이 상기 가이드용 홀들에 삽입된 경우 상기 접촉용 홀에 삽입될 수 있다.

상기 가이드핀들의 상부면 모서리는 경사를 가지거나 라운딩(rounding) 처리되어 있고, 상기 가이드용 홀들 중 상기 가이드핀들이 삽입되기 시작하는 하부면의 모서리는 경사를 가지거나 라운딩(rounding) 처리되어 있을 수 있고, 상기 가이드용 홀들의 하부면의 경사지거나 라운딩 처리된 부분을 포함하는 표면이 도금 처리되어 있을 수 있다.

상기 테스트핀들 각각은, 상기 제 1 핀홀들 중 대응하는 제 1 핀홀에 삽입되고 상단이 상기 안착된 테스트용 칩의 패드와 접촉하고 하단이 제 1 프로브블록의 하부면에 돌출되는 제 1 몸체 및 상기 제 2 핀홀들 중 대응하는 제 2 핀홀에 삽입되고 상기 제 1 몸체와 전기적으로 연결되거나 분리되는 제 2 몸체를 구비하고, 상기 제 2 몸체는 상기 제 1 프로브블록의 하부면에 돌출된 제 1 몸체가 삽입되어 전기적으로 연결되는 연결홈 및 상기 연결홈과 전기적으로 연결되고 탄성을 가지며 상기 제 2 프로브블록의 하부면에 돌출되어 상기 테스트 신호가 인가되는 접촉부를 포함할 수 있다.

상기 테스트핀들은 탄성을 가지고 상기 제 2 프로브블록의 제 2 핀홀들 중 대응하는 제 2 핀홀에 삽입되어 상기 제 2 프로브블록에 고정되어 있을 수 있다.

상기 과제를 달성하기 위한 본 발명의 다른 일 실시예에 따른 반도체 칩 테스트용 소켓은 상부면과 하부면을 관통하는 복수의 제 1 핀홀들이 형성되고, 복수의 가이드핀들이 상부면에 돌출 형성되는 제 1 프로브블록, 상기 제 1 프로브블록의 하부에 형성되고, 상기 제 1 핀홀들의 위치에 대응하는 위치에 상부면과 하부면을 관통하는 복수의 제 2 핀홀들이 형성되는 제 2 프로브블록, 상기 제 1 핀홀들 및 상기 제 2 핀홀들 중 대응하는 제 1 핀홀과 제 2 핀홀에 관통하여 각각 삽입되고, 하단을 통하여 테스트 신호가 인가되는 복수의 테스트핀들, 상기 제 1 프로브블록의 하부면과 상기 제 2 프로브블록의 상부면 사이에서 탄성을 제공하는 탄성체, 테스트용 칩이 안착되고, 상기 테스트용 칩의 패드와 상기 테스트핀의 상단이 접촉하도록 상기 테스트핀이 삽입되는 복수의 접촉용 홀들 및 상기 가이드핀들 중 대응하는 가이드핀이 삽입되는 복수의 제 1 가이드용 홀들이 형성되는 칩 안착부 및 상기 칩안착부와 결합되고, 상기 제 1 가이드용 홀들에 대응하는 위치에 상기 가이드핀이 삽입되는 복수의 제 2 가이드용 홀들이 형성되는 지지부를 구비할 수 있다.

상기 가이드핀들의 상단은 상기 테스트핀들의 상단보다 돌출되어 있을 수 있다.

상기 테스트핀들은 상기 가이드핀들이 상기 가이드용 홀들에 삽입되기 전에 상기 접촉용 홀의 외부에 위치하고, 상기 가이드핀들이 상기 가이드용 홀들에 삽입된 경우 상기 접촉용 홀에 삽입될 수 있다.

상기 칩 안착부는, 상기 접촉용 홀들과 동일한 중심축을 가지는 복수의 제 1 홀들이 형성되어 있는 제 1 절연층, 상기 제 1 절연층의 상부면에 형성되고, 상기 제 1 홀들 중 대응하는 제 1 홀과 동일한 중심축을 가지는 제 2 홀이 복수 개 형성되어 있는 금속층 및 상기 금속층의 상부면에 형성되어 상기 테스트용 칩이 안착되고, 동일한 중심축을 가지는 상기 제 1 홀 및 제 2 홀과 동일한 중심축을 가지는 제 3 홀이 복수 개 형성되어 있는 제 2 절연층을 포함하고, 상기 금속층은 상기 제 2 홀들 각각을 둘러싸는 금속재질 부분을 절연시키기 위하여, 상기 제 2 홀들 각각을 둘러싸는 금속재질 부분의 테두리를 따라 상부면과 하부면을 관통하는 절연홀이 형성될 수 있다.

상기 칩 안착부는, 상기 접촉용 홀들과 동일한 중심축을 가지는 복수의 제 1 홀들이 형성되어 있는 제 1 절연층, 상기 제 1 절연층의 상부면에 형성되고, 상기 제 1 홀들에 대응하는 위치에 복수의 제 2 홀들이 형성되어 있는 금속층 및 상기 금속층의 상부면에 형성되어 상기 테스트용 칩이 안착되고, 상기 제 1 홀들 및 상기 제 2 홀들에 대응하는 위치에 복수의 제 3 홀들이 형성되어 있는 제 2 절연층을 포함하고, 상기 제 2 홀들 각각의 크기는 대응하는 위치에 형성된 상기 제 1 홀 또는 상기 제 3 홀의 크기보다 클 수 있다.

본 발명에 기술적 사상에 의한 일 실시예에 따른 반도체 칩 테스트용 소켓은 가이드용 홀에 가이드핀이 먼저 삽입된 후 테스트핀이 접촉용 홀에 삽입되도록 함으로써, 테스트핀 표면의 손상을 방지하면서 테스트핀이 접촉용 홀에 삽입되어 테스트용 칩의 패드들에 정확하게 접촉할 수 있는 장점이 있다. 또한, 본 발명에 기술적 사상에 의한 일 실시예에 따른 반도체 칩 테스트용 소켓은 가이드핀과 가이드용 홀의 위치가 정확하게 일치하지 않더라도 가이드핀이 칩 안착부에 용이하게 삽입될 수 있는 장점이 있다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 칩 테스트용 소켓의 단면도이다.
도 2는 도 1의 반도체 칩 테스트용 소켓에서 가이드핀이 가이드용 홀에 삽입되고 있는 상태를 도시한 반도체 칩 테스트용 소켓의 단면도이다.
도 3은 도 1의 반도체 칩 테스트용 소켓에서 테스트용 칩의 패드와 테스트핀이 접촉하여 테스트를 수행하고 있는 상태를 도시한 반도체 칩 테스트용 소켓의 단면도이다.
도 4는 도 1의 가이드홀과 가이드핀을 확대하여 도시한 도면이다.
도 5는 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 반도체 칩 테스트용 소켓의 단면도이다.
도 6은 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 반도체 칩 테스트용 소켓의 단면도이다.
도 7는 도 6의 반도체 칩 테스트용 소켓에서 테스트용 칩의 패드와 테스트핀이 접촉하여 테스트를 수행하고 있는 상태를 도시한 반도체 칩 테스트용 소켓의 단면도이다.
도 8은 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 반도체 칩 테스트용 소켓의 단면도이다.
도 9는 도 8의 반도체 칩 테스트용 소켓에서 가이드핀이 가이드용 홀에 삽입되고 있는 상태를 도시한 반도체 칩 테스트용 소켓의 단면도이다.
도 10은 도 8의 반도체 칩 테스트용 소켓에서 테스트용 칩의 패드와 테스트핀이 접촉하여 테스트를 수행하고 있는 상태를 도시한 반도체 칩 테스트용 소켓의 단면도이다.
도 11은 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 반도체 칩 테스트용 소켓의 단면도이다.
도 12는 도 11의 반도체 칩 테스트용 소켓에서 테스트용 칩의 패드와 테스트핀이 접촉하여 테스트를 수행하고 있는 상태를 도시한 반도체 칩 테스트용 소켓의 단면도이다.
도 13은 도 8 내지 도 12의 칩 안착부 중 접촉용 홀들 주변 부분의 일 실시예에 대한 단면도이다.
도 14는 도 8 내지 도 12의 칩 안착부 중 접촉용 홀들 주변 부분의 다른 일 실시예에 대한 단면도이다.
도 15는 도 8 내지 도 12의 칩 안착부 중 접촉용 홀들 주변 부분의 다른 일 실시예에 대한 단면도이다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 칩 테스트용 소켓(100)의 단면도이다.

도 1을 참조하면, 반도체 칩 테스트용 소켓(100)은 제 1 프로브블록(110), 제 2 프로브블록(120), 복수의 테스트핀들(130), 탄성체(140) 및 칩 안착부(150)를 구비할 수 있다.

제 1 프로브블록(110)은 상부면과 하부면을 관통하는 복수의 제 1 핀홀들(PH1)이 형성되고, 복수의 가이드핀들(115)이 제 1 프로브블록(110)의 상부면에 돌출 형성될 수 있다. 제 1 핀홀들(PH1) 각각에는 테스트핀들(130) 중 대응하는 테스트핀이 삽입될 수 있고, 가이드핀들(115)은 제 1 프로브블록(110)에 삽입된 상태로 상부 일 부분이 제 1 프로브블록(110)의 상부면에 돌출될 수 있다. 가이드핀들(115)은 프로브블록(110)에 삽입되어 고정되어 있지 않고 미세하게 좌우로 이동할 수 있다. 그러므로, 이하에서 설명하는 것과 같이 가이드용 홀(GDH)과 가이드핀(115)의 위치가 정확하게 일치하지 않고 미세하게 틀어져 있어도 가이드핀(115)은 미세한 좌우이동을 통하여 가이드용 홀(GDH)에 삽입될 수 있다. 제 1 프로브블록(110)은 복수의 웨이퍼들이 적층된 상태, 복수의 플라스틱층이 적층된 상태 또는 적어도 하나의 웨이퍼와 적어도 하나의 플라스틱층이 적층된 상태에서 제 1 핀홀들(PH1)이 형성되고 가이드핀(115)이 삽입되어 형성될 수 있다.

제 2 프로브블록(120)은 제 1 프로브블록(110)의 하부에 형성되고, 제 1 핀홀들(PH1)의 위치에 대응하는 위치에 상부면과 하부면을 관통하는 복수의 제 2 핀홀들(PH2)이 형성될 수 있다. 제 2 핀홀들(PH2) 각각에는 테스트핀들(130) 중 대응하는 테스트핀이 삽입될 수 있다. 제 2 프로브블록(120)은 복수의 웨이퍼들이 적층된 상태, 복수의 플라스틱층이 적층된 상태 또는 적어도 하나의 웨이퍼와 적어도 하나의 플라스틱층이 적층된 상태에서 제 2 핀홀들(PH2)이 형성될 수 있다.

테스트핀들(130) 각각은 제 1 핀홀들(PH1) 및 제 2 핀홀들(PH2) 중 대응하는 제 1 핀홀과 제 2 핀홀에 각각 삽입될 수 있다. 즉, 대응하는 위치에 형성되어 있는 제 1 핀홀(PH1)과 제 2 핀홀(PH2)에 하나의 테스트핀이 삽입될 수 있다. 테스트핀들(130) 각각은 하단을 통하여 테스트 신호가 인가되고, 상단은 테스트를 수행하는 경우 칩 안착부(150)의 접촉용 홀(CTH)에 삽입되어 테스트용 칩(160)의 패드들과 전기적으로 접촉될 수 있다. 테스트핀들(130)은 포고핀(pogo pin) 등과 같이 탄성을 가지는 핀일 수 있고, 또는 도 6 및 도 7과 같은 형상을 가질 수도 있다.

테스트핀들(130)이 제 2 프로브블록(120)의 하부로 이탈되는 것을 방지하기 위한 커버 레이어(예를 들어, 필름 등)가 제 2 프로브블록(120)의 하부면에 형성될 수 있다. 상기 커버 레이어는 테스트핀들(130) 중 테스트 신호가 인가되는 부분이 돌출될 수 있는 관통홀들이 형성될 수 있으며, 테스트핀들(130) 중 테스트 신호가 인가되는 부분을 제외한 나머지 부분은 상기 커버 레이어에 의하여 지지되어 제 2 프로브블록(120)의 하부로 이탈되지 않을 수 있다.

탄성체(140)는 제 1 프로브블록(110)의 하부면과 제 2 프로브블록(120)의 상부면 사이에서 탄성을 제공할 수 있다. 예를 들어, 제 2 프로브블록(120)은 움직이지 않고 고정되어 있고, 탄성체(140)가 탄성을 제공하는 경우 제 1 프로브블록(110)이 이동할 수 있다. 즉, 테스트용 칩(160)을 테스트하기 위하여 제 1 프로브블록(110)에서 제 2 프로브블록(120) 방향으로 압력이 제공되는 경우 제 1 프로브블록(110)은 아랫 방향(도 1에서 제 2 프로브블록(120) 방향)으로 이동하고, 테스트를 종료하고 압력을 제공하지 않는 경우 탄성체(140)에서 제공되는 탄성(복원력)에 의하여 제 1 프로브블록(110)은 윗 방향(도 1에서 칩 안착부(150) 방향)으로 이동할 수 있다. 탄성체(140)는 제 1 프로브블록(110)의 하부면과 제 2 프로브블록(120)의 상부면에 형성된 탄성체용 홈에 삽입되어 탄성을 제공할 수 있다. 예를 들어, 제 1 프로브블록(110)과 제 2 프로브블록(120)이 상기 웨이퍼들이 적층된 상태로 형성된 경우, 상기 적층된 웨이퍼들 중 적어도 하나의 웨이퍼에 형성된 상기 탄성체용 홈에 탄성체(140)가 삽입될 수 있다.

칩 안착부(150)는 테스트용 칩(170)이 안착될 수 있고, 상부면과 하부면을 관통하는 복수의 접촉용 홀들(CTH) 및 복수의 가이드용 홀들(GDH)이 형성될 수 있다. 복수의 접촉용 홀들(CTH)은 칩 안착부(150)에 안착된 테스트용 칩(160)의 패드와 테스트핀(130)의 상단이 접촉하도록 테스트핀(130)이 삽입되는 관통홀일 수 있다. 즉, 테스트핀(130)의 상단 방향 일 부분이 대응하는 접촉용 홀(CTH)에 삽입될 수 있다. 테스트용 칩(160)의 패드들은 솔더볼 형상을 가질 수 있으며, 이 경우 상기 솔더볼 형상의 패드는 접촉용 홀(CTH)에 삽입될 수 있다. 복수의 가이드용 홀들(GDH)은 가이드핀들(115) 중 대응하는 가이드핀이 삽입될 수 있다. 칩 안착부(150)는 복수의 접촉용 홀들(CTH) 및 복수의 가이드용 홀들(GDH)이 형성된 웨이퍼를 포함할 수 있다.

가이드핀(115)은 테스트핀(130)의 상단보다 돌출되어 있을 수 있다. 즉, 가이드핀(115)의 상단은 테스트핀(130)의 상단보다 높은 위치에 있을 수 있다. 그러므로, 본 발명의 기술적 사상에 의한 일 실시예에 의할 경우, 가이드핀(115)의 위치와 가이드용 홀(GDH)의 위치가 정확하게 일치하지 않고 미세하게 틀어져있어 가이드핀(115)의 일 부분이 칩 안착부(150)의 하부면과 접촉하고 있는 경우에도, 테스트핀(130)의 상단 위치가 가이드핀(115)의 상단 위치보다 낮으므로 테스트핀(130)의 표면(테스트용 칩(160)의 패드와 접촉하는 테스트핀(130)의 상단 부분)이 칩 안착부(150)의 표면에 접촉하지 않아 테스트핀(130)의 표면을 보호할 수 있다. 그리고, 가이드핀(115)이 가이드용 홀(GDH)에 삽입되어 접촉용 홀들(CTH)의 위치와 테스트핀(130)의 위치를 정확하게 일치시킨 후 테스트핀(130)이 접촉용 홀(CTH)에 삽입되므로, 테스트핀(130)과 테스트용 칩(160)의 패드들이 정확하게 전기적으로 접촉할 수 있다. 테스트를 수행하는 방법에 대하여는 도 2 및 도 3을 참조하여 보다 상세하게 설명한다.

가이드핀(115)은 상부면의 모서리가 경사를 가지도록 형성되거나 라운딩(rounding) 처리될 수 있고, 가이드용 홀(GDH)은 가이드핀(115)이 삽입되기 시작하는 하부면의 모서리가 경사를 가지도록 형성되거나 라운딩(rounding) 처리될 수 있다. 이와 같은 모양으로 형성됨에 따라, 가이드핀(115)의 위치와 가이드용 홀(GDH)의 위치가 정확하게 일치하지 않는 경우에도 가이드핀(115) 또는 칩 안착부(150)의 파손없이 경사지거나 라운딩 처리된 모서리를 따라 이동함으로써 가이드핀(115)이 가이드용 홀(GDH)에 정확하게 삽입될 수 있다. 또한, 가이드용 홀(GDH) 중 하부면의 경사지거나 라운딩 처리된 부분을 포함하는 표면이 도금 처리될 수 있다. 가이드핀(115)의 형상 및 가이드용 홀(GDH)의 형상의 실시예에 관하여는 도 4를 참조하여 보다 상세하게 설명한다.

도 2는 도 1의 반도체 칩 테스트용 소켓(100)에서 가이드핀(115)이 가이드용 홀(GDH)에 삽입되고 있는 상태를 도시한 반도체 칩 테스트용 소켓(100)의 단면도이다.

도 1 및 도 2를 참조하면, 칩 안착부(150)에 안착된 테스트용 칩(160)을 테스트하는 경우, 가이드핀(115)이 가이드용 홀(GDH)에 삽입되기 위하여 칩 안착부(150)의 하부면과 접촉하고 있는 경우, 테스트핀(130)의 상단 위치가 가이드핀(115)의 상단 위치보다 낮으므로 테스트핀(130)의 표면(테스트용 칩(160)의 패드와 접촉하는 테스트핀(130)의 상단 부분)이 칩 안착부(150)의 표면에 접촉하지 않아 테스트핀(130)의 표면을 보호할 수 있다. 이후에, 가이드핀(115)이 가이드용 홀(GDH)에 삽입되기 시작하면, 테스트핀(130)의 위치와 접촉용 홀(CTH)의 위치가 일치하게 되어 테스트핀(130)도 접촉용 홀(CTH)로 삽입될 수 있다. 그러므로, 가이드핀(115)의 위치와 가이드용 홀(GDH)의 위치가 한 번에 정확하게 일치하지 않는 경우에도, 테스트핀(130)의 상단은 칩 안착부(150)의 하부면에 접촉되지 않아 테스트핀(130)의 상단이 파손될 위험이 없다.

도 3은 도 1의 반도체 칩 테스트용 소켓(100)에서 테스트용 칩(160)의 패드와 테스트핀(130)이 접촉하여 테스트를 수행하고 있는 상태를 도시한 반도체 칩 테스트용 소켓(100)의 단면도이다.

도 1 내지 도 3을 참조하면, 도 2에 도시된 것과 같이 가이드핀(115)이 가이드홀(GDH)에 삽입되기 시작하면, 테스트핀(130)의 위치와 접촉용 홀(CTH)의 위치는 일치하게 된다. 따라서, 칩 안착부(150)가 계속하여 제 2 프로브블록(120) 방향으로 이동하면, 탄성체(140)의 압축에 의하여 제 1 프로브블록(110)도 제 2 프로브블록(120) 방향으로 이동하게 된다. 칩 안착부(150)와 제 1 프로브블록(110)의 이동에 따라 테스트핀(130)은 대응하는 접촉용 홀(CTH)에 삽입되게 된다. 이 경우, 가이드핀(115)이 가이드홀(GDH)에 삽입되어 테스트핀(130)의 위치와 접촉용 홀(CTH)의 위치를 일치시켰으므로, 테스트핀(130)은 접촉용 홀(CTH)에 정확하게 삽입되어 안착된 테스트용 칩(160)의 패드들에 정확하게 전기적으로 접촉할 수 있다. 이상과 같은 동작에 의하여 테스트를 수행하여 테스트가 완료되면, 탄성체(140)의 복원력에 의하여 제 1 프로브블록(110)과 제 2 프로브블록(120)은 분리된다.

도 4는 도 1의 가이드홀(GDH)과 가이드핀(115)을 확대하여 도시한 도면이다.

도 1 내지 도 4를 참조하면, 가이드핀(115)의 상부면의 모서리는 경사지게 형성되거나 라운드 형상(미도시)으로 형성될 수 있고, 가이드핀(115)이 삽입되는 가이드용 홀(GDH)의 하부면 모서리도 경사지게 형성되거나 라운드 형상(미도시)으로 형성될 수 있다. 그러므로, 가이드핀(115)의 중심축이 가이드용 홀(GDH)의 중심축에 정확하게 일치하지 않는 경우에도 경사면 또는 라운드 형상의 면을 따라 미끄러지면서 가이드핀(115)이 가이드용 홀(GDH)에 삽입될 수 있다.

또한, 가이드용 홀(GDH) 중 하부면의 경사지거나 라운딩 처리된 부분을 포함하는 표면이 도금(410) 처리되어 있을 수 있다. 예를 들어, 가이드용 홀(GDH)의 내벽면과 하부면의 경사지거나 라운딩 처리된 부분이 도금(410) 처리되어 있을 수 있다. 이와 같은 도금 처리에 의하여 가이드용 홀(GDH)의 표면이 평탄화된 효과를 가지므로 가이드핀(115)이 가이드용 홀(GDH)에 보다 잘 삽입될 수 있고, 가이드핀(115)이 가이드용 홀(GDH)을 찾는 과정에서 가이드핀(115)과 가이드용 홀(GDH)의 접촉에 의한 파손을 방지할 수 있다.

도 4에서는 가이드용 홀(GDH)만 도금되어 있는 경우를 도시하고 있으나, 본 발명이 이 경우에 한정되는 것은 아니며 가이드핀(115)만 도금하거나 가이드핀(115)과 가이드용 홀(GDH)을 모두 도금하는 등 다른 다양한 방법을 이용하여 도금할 수도 있다.

도 5는 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 반도체 칩 테스트용 소켓(500)의 단면도이다.

도 1 내지 도 5를 참조하면, 반도체 칩 테스트용 소켓(500)은 도 1의 반도체 칩 테스트용 소켓(100)과 동일하게 제 1 프로브블록(110), 제 2 프로브블록(120), 복수의 테스트핀들(130), 탄성체(140) 및 칩 안착부(150)를 구비할 수 있다. 즉, 반도체 칩 테스트용 소켓(500)의 각 구성요소 및 동작에 대하여는 도 1 내지 도 4와 관련하여 설명한 것과 동일하므로 이하 중복되는 설명은 생략한다. 도 5의 반도체 칩 테스트용 소켓(500)은 테스트핀들(130)이 고정부재(510)에 의하여 제 2 프로브블록(120)의 제 2 핀홀(PH2)에 고정되어 있는 점에서 도 1의 반도체 칩 테스트용 소켓(100)과 상이하다. 테스트핀들(130)은 앞서 설명한 것과 같이 포고핀 등과 같이 탄성을 가지는 핀일 수 있다.

도 5의 경우도 도 1의 실시예와 마찬가지로, 테스트핀들(130)이 제 2 프로브블록(120)의 하부로 이탈되는 것을 방지하기 위한 커버 레이어(예를 들어, 필름 등)가 제 2 프로브블록(120)의 하부면에 형성될 수 있다. 상기 커버 레이어는 테스트핀들(130) 중 테스트 신호가 인가되는 부분이 돌출될 수 있는 관통홀들이 형성될 수 있으며, 테스트핀들(130) 중 테스트 신호가 인가되는 부분을 제외한 나머지 부분은 상기 커버 레이어에 의하여 지지되어 제 2 프로브블록(120)의 하부로 이탈되지 않을 수 있다.

도 6은 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 반도체 칩 테스트용 소켓(600)의 단면도이고, 도 7는 도 6의 반도체 칩 테스트용 소켓(600)에서 테스트용 칩(160)의 패드와 테스트핀(130')이 접촉하여 테스트를 수행하고 있는 상태를 도시한 반도체 칩 테스트용 소켓(800)의 단면도이다.

도 1 내지 도 7을 참조하면, 반도체 칩 테스트용 소켓(600)은 도 1의 반도체 칩 테스트용 소켓(100)과 동일하게 제 1 프로브블록(110), 제 2 프로브블록(120), 복수의 테스트핀들(130'), 탄성체(140) 및 칩 안착부(150)를 구비할 수 있다. 즉, 반도체 칩 테스트용 소켓(500) 중 테스트핀들(130')의 구조를 제외하고는 각 구성요소 및 동작에 대하여는 도 1 내지 도 4와 관련하여 설명한 것과 동일하므로 이하 중복되는 설명은 생략한다.

테스트핀들(130') 각각은 제 1 몸체(610) 및 제 2 몸체(620)를 포함할 수 있다. 제 1 몸체(610)는 제 1 핀홀들(PH1) 중 대응하는 제 1 핀홀에 삽입되고, 상단이 칩 안착부(150)에 안착된 테스트용 칩(160)의 패드와 접촉하며, 하단이 제 1 프로브블록(110)의 하부면에 돌출되어 있을 수 있다. 제 1 몸체(610)는 도 6 및 도 7에 도시된 것과 같이 수직 이동하여 연결홈(623)에 삽입될 수 있는 일자형 핀일 수 있으나, 본 발명이 이 경우에 한정되는 것은 아니며 제 1 몸체(610)가 제 2 몸체(620)와 전기적으로 연결되거나 분리될 수 있다면 다른 다양한 형상을 가질 수 있다.

제 2 몸체(620)는 제 2 핀홀들(PH2) 중 대응하는 제 2 핀홀에 삽입되고, 제 1 몸체(610)와 전기적으로 연결되거나 분리될 수 있다. 제 2 몸체(620)는 연결홈(623) 및 접촉부(625)를 포함할 수 있다. 연결홈(623)은 제 1 프로브블록(110)의 하부면에 돌출된 제 1 몸체(610) 부분이 삽입되어 전기적으로 연결될 수 있다. 예를 들어, 연결홈(623)은 'Y'자 형상을 가지는 홈일 수 있으나, 본 발명이 이 경우에 한정되는 것은 아니며 제 1 몸체(610)와 전기적인 연결 또는 분리가 가능하다면 다른 형상을 가질 수도 있다. 접촉부(625)는 연결홈(623)과 전기적으로 연결되고 탄성을 가지며 제 2 프로브블록(120)의 하부면에 돌출되어 상기 테스트 신호가 인가될 수 있다. 예를 들어, 접촉부(625)는 도 6에 도시된 것과 같이 연결홈(623)과 상기 테스트신호가 인가되는 부분(접촉부(625) 중 제 2 프로브블록(120)의 하단으로 돌출된 부분) 사이를 전기적으로 연결하는 곡선형 핀일 수 있다.

테스트핀들(130') 중 제 2 몸체(620)가 제 2 프로브블록(120)의 하부로 이탈되는 것을 방지하기 위한 커버 레이어(예를 들어, 필름 등)가 제 2 프로브블록(120)의 하부면에 형성될 수 있다. 상기 커버 레이어는 테스트핀들(130') 중 테스트 신호가 인가되는 부분이 돌출될 수 있는 관통홀들이 형성될 수 있으며, 테스트핀들(130') 중 테스트 신호가 인가되는 부분(접촉부(625) 중 제 2 프로브블록(120)의 하부로 돌출된 부분)을 제외한 나머지 부분은 상기 커버 레이어에 의하여 지지되어 제 2 프로브블록(120)의 하부로 이탈되지 않을 수 있다.

도 8은 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 반도체 칩 테스트용 소켓(800)의 단면도이다.

도 8을 참조하면, 반도체 칩 테스트용 소켓(800)은 제 1 프로브블록(810), 제 2 프로브블록(820), 복수의 테스트핀들(830), 탄성체(840), 칩 안착부(850) 및 지지부(870)를 구비할 수 있다.

제 1 프로브블록(810)은 상부면과 하부면을 관통하는 복수의 제 1 핀홀들(PH1)이 형성되고, 복수의 가이드핀들(815)이 제 1 프로브블록(810)의 상부면에 돌출 형성될 수 있다. 제 1 핀홀들(PH1) 각각에는 테스트핀들(830) 중 대응하는 테스트핀이 삽입될 수 있고, 가이드핀들(815)은 제 1 프로브블록(810)에 삽입된 상태로 상부 일 부분이 제 1 프로브블록(810)의 상부면에 돌출될 수 있다. 가이드핀들(815)은 프로브블록(810)에 삽입되어 고정되어 있지 않고 미세하게 좌우로 이동할 수 있다. 그러므로, 이하에서 설명하는 것과 같이 가이드용 홀(GDH)과 가이드핀(815)의 위치가 정확하게 일치하지 않고 미세하게 틀어져 있어도 가이드핀(815)은 미세한 좌우이동을 통하여 가이드용 홀(GDH)에 삽입될 수 있다. 제 1 프로브블록(810)은 복수의 웨이퍼들이 적층된 상태, 복수의 플라스틱층이 적층된 상태 또는 적어도 하나의 웨이퍼와 적어도 하나의 플라스틱층이 적층된 상태에서 제 1 핀홀들(PH1)이 형성되고 가이드핀(815)이 삽입되어 형성될 수 있다.

제 2 프로브블록(820)은 제 1 프로브블록(810)의 하부에 형성되고, 제 1 핀홀들(PH1)의 위치에 대응하는 위치에 상부면과 하부면을 관통하는 복수의 제 2 핀홀들(PH2)이 형성될 수 있다. 제 2 핀홀들(PH2) 각각에는 테스트핀들(830) 중 대응하는 테스트핀이 삽입될 수 있다. 제 2 프로브블록(820)은 복수의 웨이퍼들이 적층된 상태, 복수의 플라스틱층이 적층된 상태 또는 적어도 하나의 웨이퍼와 적어도 하나의 플라스틱층이 적층된 상태에서 제 2 핀홀들(PH2)이 형성될 수 있다.

테스트핀들(830) 각각은 제 1 핀홀들(PH1) 및 제 2 핀홀들(PH2) 중 대응하는 제 1 핀홀과 제 2 핀홀에 각각 삽입될 수 있다. 즉, 대응하는 위치에 형성되어 있는 제 1 핀홀(PH1)과 제 2 핀홀(PH2)에 하나의 테스트핀이 삽입될 수 있다. 테스트핀들(830) 각각은 하단을 통하여 테스트 신호가 인가되고, 상단은 테스트를 수행하는 경우 칩 안착부(850)의 접촉용 홀(CTH)에 삽입되어 테스트용 칩(160)의 패드들과 전기적으로 접촉될 수 있다. 테스트핀들(830)은 포고핀(pogo pin) 등과 같이 탄성을 가지는 핀일 수 있고, 또는 도 11 및 도 12와 같은 형상을 가질 수도 있다.

테스트핀들(830)이 제 2 프로브블록(820)의 하부로 이탈되는 것을 방지하기 위한 커버 레이어(예를 들어, 필름 등)가 제 2 프로브블록(820)의 하부면에 형성될 수 있다. 상기 커버 레이어는 테스트핀들(830) 중 테스트 신호가 인가되는 부분이 돌출될 수 있는 관통홀들이 형성될 수 있으며, 테스트핀들(830) 중 테스트 신호가 인가되는 부분을 제외한 나머지 부분은 상기 커버 레이어에 의하여 지지되어 제 2 프로브블록(820)의 하부로 이탈되지 않을 수 있다.

탄성체(840)는 제 1 프로브블록(810)의 하부면과 제 2 프로브블록(820)의 상부면 사이에서 탄성을 제공할 수 있다. 예를 들어, 제 2 프로브블록(820)은 움직이지 않고 고정되어 있고, 탄성체(840)가 탄성을 제공하는 경우 제 1 프로브블록(810)이 이동할 수 있다. 즉, 테스트용 칩(860)을 테스트하기 위하여 제 1 프로브블록(810)에서 제 2 프로브블록(820) 방향으로 압력이 제공되는 경우 제 1 프로브블록(810)은 아랫 방향(도 8에서 제 2 프로브블록(820) 방향)으로 이동하고, 테스트를 종료하고 압력을 제공하지 않는 경우 탄성체(840)에서 제공되는 탄성(복원력)에 의하여 제 1 프로브블록(810)은 윗 방향(도 8에서 칩 안착부(850) 방향)으로 이동할 수 있다. 탄성체(840)는 제 1 프로브블록(810)의 하부면과 제 2 프로브블록(820)의 상부면에 형성된 탄성체용 홈에 삽입되어 탄성을 제공할 수 있다. 예를 들어, 제 1 프로브블록(810)과 제 2 프로브블록(820)이 상기 웨이퍼들이 적층된 상태로 형성된 경우, 상기 적층된 웨이퍼들 중 적어도 하나의 웨이퍼에 형성된 상기 탄성체용 홈에 탄성체(840)가 삽입될 수 있다.

칩 안착부(850)는 테스트용 칩(870)이 안착될 수 있고, 상부면과 하부면을 관통하는 복수의 접촉용 홀들(CTH) 및 복수의 제 1 가이드용 홀들이 형성될 수 있다. 복수의 접촉용 홀들(CTH)은 칩 안착부(850)에 안착된 테스트용 칩(860)의 패드와 테스트핀(830)의 상단이 접촉하도록 테스트핀(830)이 삽입되는 관통홀일 수 있다. 즉, 테스트핀(830)의 상단 방향 일 부분이 대응하는 접촉용 홀(CTH)에 삽입될 수 있다. 테스트용 칩(860)의 패드들은 솔더볼 형상을 가질 수 있으며, 이 경우 상기 솔더볼 형상의 패드는 접촉용 홀(CTH)에 삽입될 수 있다. 복수의 제 1 가이드용 홀들에는 가이드핀들(815) 중 대응하는 가이드핀이 삽입될 수 있다. 칩 안착부(850)는 복수의 접촉용 홀들(CTH) 및 복수의 제 1 가이드용 홀들이 형성된 웨이퍼를 포함할 수 있다.

지지부(870)는 칩 안착부(850)와 결합되고, 칩 안착부(850)의 상기 제 1 가이드용 홀들에 대응하는 위치에 가이드핀(815)이 삽입되는 제 2 가이드용 홀들이 형성될 수 있다. 가이드용 홀(GDH)은 대응하는 위치의 상기 제 1 가이드용 홀과 상기 제 2 가이드용 홀을 합친 홀을 의미한다.

도 8의 실시예는 칩 안착부(850)의 두께가 얇은 등의 이유로 칩 안착부(850)에 가이드용 홀(GDH)을 형성하기 어려운 경우에 적용될 수 있다. 예를 들어, 칩 안착부(850)는 절연층들 사이에 금속층이 형성된 형태로 얇은 두께를 가지도록 제작될 수 있다. 칩 안착부(850)의 실시예들에 대하여는 도 13 내지 도 15를 참조하여 보다 상세하게 설명한다.

가이드핀(815)은 테스트핀(830)의 상단보다 돌출되어 있을 수 있다. 즉, 가이드핀(815)의 상단은 테스트핀(830)의 상단보다 높은 위치에 있을 수 있다. 그러므로, 본 발명의 기술적 사상에 의한 일 실시예에 의할 경우, 가이드핀(815)의 위치와 가이드용 홀(GDH)의 위치가 정확하게 일치하지 않고 미세하게 틀어져있어 가이드핀(815)의 일 부분이 칩 안착부(850)의 하부면과 접촉하고 있는 경우에도, 테스트핀(830)의 상단 위치가 가이드핀(815)의 상단 위치보다 낮으므로 테스트핀(830)의 표면(테스트용 칩(860)의 패드와 접촉하는 테스트핀(830)의 상단 부분)이 칩 안착부(850)의 표면에 접촉하지 않아 테스트핀(830)의 표면을 보호할 수 있다. 그리고, 가이드핀(815)이 가이드용 홀(GDH)에 삽입되어 접촉용 홀들(CTH)의 위치와 테스트핀(830)의 위치를 정확하게 일치시킨 후 테스트핀(830)이 접촉용 홀(CTH)에 삽입되므로, 테스트핀(830)과 테스트용 칩(860)의 패드들이 정확하게 전기적으로 접촉할 수 있다. 테스트를 수행하는 방법에 대하여는 도 9 및 도 10을 참조하여 보다 상세하게 설명한다.

가이드핀(815)은 상부면의 모서리가 경사를 가지도록 형성되거나 라운딩(rounding) 처리될 수 있고, 가이드용 홀(GDH)은 가이드핀(815)이 삽입되기 시작하는 하부면의 모서리가 경사를 가지도록 형성되거나 라운딩(rounding) 처리될 수 있다. 이와 같은 모양으로 형성됨에 따라, 가이드핀(815)의 위치와 가이드용 홀(GDH)의 위치가 정확하게 일치하지 않는 경우에도 가이드핀(815) 또는 칩 안착부(850)의 파손없이 경사지거나 라운딩 처리된 모서리를 따라 이동함으로써 가이드핀(815)이 가이드용 홀(GDH)에 정확하게 삽입될 수 있다. 가이드핀(815)의 형상 및 가이드용 홀(GDH)의 형상의 실시예에 관하여는 도 4와 관련하여 설명한 것과 유사하므로, 도 4와 관련된 설명으로 대체한다.

도 9는 도 8의 반도체 칩 테스트용 소켓(800)에서 가이드핀(815)이 가이드용 홀(GDH)에 삽입되고 있는 상태를 도시한 반도체 칩 테스트용 소켓(800)의 단면도이다.

도 8 및 도 9를 참조하면, 칩 안착부(850)에 안착된 테스트용 칩(860)을 테스트하는 경우, 가이드핀(815)이 가이드용 홀(GDH)에 삽입되기 위하여 칩 안착부(850)의 하부면과 접촉하고 있는 경우, 테스트핀(830)의 상단 위치가 가이드핀(815)의 상단 위치보다 낮으므로 테스트핀(830)의 표면(테스트용 칩(860)의 패드와 접촉하는 테스트핀(830)의 상단 부분)이 칩 안착부(850)의 표면에 접촉하지 않아 테스트핀(830)의 표면을 보호할 수 있다. 이후에, 가이드핀(815)이 가이드용 홀(GDH)에 삽입되기 시작하면, 테스트핀(830)의 위치와 접촉용 홀(CTH)의 위치가 일치하게 되어 테스트핀(830)도 접촉용 홀(CTH)로 삽입될 수 있다. 그러므로, 가이드핀(815)의 위치와 가이드용 홀(GDH)의 위치가 한 번에 정확하게 일치하지 않는 경우에도, 테스트핀(830)의 상단은 칩 안착부(850)의 하부면에 접촉되지 않아 테스트핀(830)의 상단이 파손될 위험이 없다.

도 10은 도 8의 반도체 칩 테스트용 소켓(800)에서 테스트용 칩(860)의 패드와 테스트핀(830)이 접촉하여 테스트를 수행하고 있는 상태를 도시한 반도체 칩 테스트용 소켓(800)의 단면도이다.

도 8 내지 도 10을 참조하면, 도 9에 도시된 것과 같이 가이드핀(815)이 가이드홀(GDH)에 삽입되기 시작하면, 테스트핀(830)의 위치와 접촉용 홀(CTH)의 위치는 일치하게 된다. 따라서, 칩 안착부(850)가 계속하여 제 2 프로브블록(820) 방향으로 이동하면, 탄성체(840)의 압축에 의하여 제 1 프로브블록(810)도 제 2 프로브블록(820) 방향으로 이동하게 된다. 칩 안착부(850)와 제 1 프로브블록(810)의 이동에 따라 테스트핀(830)은 대응하는 접촉용 홀(CTH)에 삽입되게 된다. 이 경우, 가이드핀(815)이 가이드홀(GDH)에 삽입되어 테스트핀(830)의 위치와 접촉용 홀(CTH)의 위치를 일치시켰으므로, 테스트핀(830)은 접촉용 홀(CTH)에 정확하게 삽입되어 안착된 테스트용 칩(860)의 패드들에 정확하게 전기적으로 접촉할 수 있다. 이상과 같은 동작에 의하여 테스트를 수행하여 테스트가 완료되면, 탄성체(840)의 복원력에 의하여 제 1 프로브블록(810)과 제 2 프로브블록(820)은 분리된다.

도 11은 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 반도체 칩 테스트용 소켓(1100)의 단면도이고, 도 12는 도 11의 반도체 칩 테스트용 소켓(1100)에서 테스트용 칩(860)의 패드와 테스트핀(830')이 접촉하여 테스트를 수행하고 있는 상태를 도시한 반도체 칩 테스트용 소켓(1100)의 단면도이다.

도 8 내지 도 12를 참조하면, 반도체 칩 테스트용 소켓(1100)은 도 8의 반도체 칩 테스트용 소켓(800)과 동일하게 제 1 프로브블록(810), 제 2 프로브블록(820), 복수의 테스트핀들(830'), 탄성체(840), 칩 안착부(850) 및 지지부(870)를 구비할 수 있다. 즉, 반도체 칩 테스트용 소켓(1100) 중 테스트핀들(830')의 구조를 제외하고는 각 구성요소 및 동작에 대하여는 도 8 내지 도 10과 관련하여 설명한 것과 동일하므로 이하 중복되는 설명은 생략한다.

테스트핀들(830') 각각은 제 1 몸체(1110) 및 제 2 몸체(1120)를 포함할 수 있다. 제 1 몸체(1110)는 제 1 핀홀들(PH1) 중 대응하는 제 1 핀홀에 삽입되고, 상단이 칩 안착부(850)에 안착된 테스트용 칩(860)의 패드와 접촉하며, 하단이 제 1 프로브블록(810)의 하부면에 돌출되어 있을 수 있다. 제 1 몸체(1110)는 도 11 및 도 12에 도시된 것과 같이 수직 이동하여 연결홈(1123)에 삽입될 수 있는 일자형 핀일 수 있으나, 본 발명이 이 경우에 한정되는 것은 아니며 제 1 몸체(1110)가 제 2 몸체(1120)와 전기적으로 연결되거나 분리될 수 있다면 다른 다양한 형상을 가질 수 있다.

제 2 몸체(1120)는 제 2 핀홀들(PH2) 중 대응하는 제 2 핀홀에 삽입되고, 제 1 몸체(1110)와 전기적으로 연결되거나 분리될 수 있다. 제 2 몸체(1120)는 연결홈(1123) 및 접촉부(1125)를 포함할 수 있다. 연결홈(1123)은 제 1 프로브블록(810)의 하부면에 돌출된 제 1 몸체(1110) 부분이 삽입되어 전기적으로 연결될 수 있다. 예를 들어, 연결홈(1123)은 'Y'자 형상을 가지는 홈일 수 있으나, 본 발명이 이 경우에 한정되는 것은 아니며 제 1 몸체(1110)와 전기적인 연결 또는 분리가 가능하다면 다른 형상을 가질 수도 있다. 접촉부(1125)는 연결홈(1123)과 전기적으로 연결되고 탄성을 가지며 제 2 프로브블록(820)의 하부면에 돌출되어 상기 테스트 신호가 인가될 수 있다. 예를 들어, 접촉부(1125)는 도 11에 도시된 것과 같이 연결홈(1123)과 상기 테스트신호가 인가되는 부분(접촉부(1125) 중 제 2 프로브블록(820)의 하단으로 돌출된 부분) 사이를 전기적으로 연결하는 곡선형 핀일 수 있다.

테스트핀들(830') 중 제 2 몸체(1120)가 제 2 프로브블록(820)의 하부로 이탈되는 것을 방지하기 위한 커버 레이어(예를 들어, 필름 등)가 제 2 프로브블록(820)의 하부면에 형성될 수 있다. 상기 커버 레이어는 테스트핀들(830') 중 테스트 신호가 인가되는 부분이 돌출될 수 있는 관통홀들이 형성될 수 있으며, 테스트핀들(830') 중 테스트 신호가 인가되는 부분(접촉부(1125) 중 제 2 프로브블록(820)의 하부로 돌출된 부분)을 제외한 나머지 부분은 상기 커버 레이어에 의하여 지지되어 제 2 프로브블록(820)의 하부로 이탈되지 않을 수 있다.

도 13은 도 8 내지 도 12의 칩 안착부(850) 중 접촉용 홀들(CTH) 주변 부분의 일 실시예에 대한 단면도이다.

도 8 내지 도 13을 참조하면, 칩 안착부(850)는 제 1 절연층(1310), 금속층(1320) 및 제 2 절연층(1330)을 포함할 수 있다. 칩 안착부(850)의 제 1 절연층(1310), 금속층(1320) 및 제 2 절연층(1330) 각각에 형성된 동일한 중심축을 가지는 제 1 내지 제 3 홀이 합하여져서 접촉용 홀(CTH)을 형성할 수 있다. 즉, 접촉용 홀(CTH)은 상기 제 1 내지 제 3 홀을 포함할 수 있다.

제 1 절연층(1310)은 접촉용 홀(CTH)들과 동일한 중심축을 가지는 복수의 제 1 홀들이 형성될 수 있다. 제 1 절연층(1310)은 절연 재질로 형성되어 있으며, 예를 들어, 절연성을 가지는 연성의 고분자 중합체 필름일 수 있다. 예를 들어, 제 1 절연층(1310)은 폴리에틸렌 테레프탈레이트(polyethylene terephthalate : PET), 리퀴드 크리스탈 폴리머(liquid crystal polymer : LCP) 또는 폴리 이미드(polyimide : PI)를 포함하는 연성 필름이거나 절연필름 위에 동박이 부착된 연성 동박 적층(FCCL : Flexible Copper Clad Laminate) 필름일 수 있다. 다만, 본 발명이 이 경우에 한정되는 것은 아니며 다른 다양한 재질의 절연물질을 이용하여 형성될 수 있다. 제 1 절연층(1310)이 상기 연성 동박 적층 필름인 경우 제 1 절연층(1310)은 두께가 매우 얇으며, 상기 연성 동박 적층 필름을 이용하지 않더라도 제 1 절연층(1310)은 절연 물질을 이용하여 얇게 형성될 수 있다.

금속층(1320)은 제 1 절연층(1310)의 상부면에 형성되고, 상기 제 1 홀들 중 대응하는 제 1 홀과 동일한 중심축을 가지는 제 2 홀이 복수 개 형성될 수 있다. 금속층(1320)을 제 1 절연층(1310)의 상부면에 형성함으로써, 칩 안착부(850)의 상부면에 안착된 테스트용 칩(860)을 반복적으로 테스트하여도 칩 안착부(850)가 늘어나거나 찢어지는 등의 변형을 방지할 수 있고, 칩 안착부(850)가 안착되는 테스트용 칩(860)을 견고하게 받쳐줄 수 있어 칩 안착부(850)의 일 부분이 아래로 처지는 현상을 방지할 수 있다.

금속층(1320)은 탄성을 가지는 금속 재질로 형성될 수 있다. 예를 들어, 금속층(1320)은 니켈 재질로 형성되거나, 니켈-코발트 합금, 니켈-철 합금 또는 니켈-망가니즈 합금 등과 같은 탄성을 가지는 2원계 니켈 합금 재질로 형성되거나, 철-크롬-니켈 합금, 철-니켈-망가니즈 합금 또는 철-니켈-코발트 합금 등과 같은 3원계 니켈 합금 재질로 형성되거나, 베릴륨 구리 합금 등과 같은 구리 합금 재질로 형성되거나, 스테인레스 재질로 형성될 수 있다. 다만, 본 발명의 금속층이 이 경우에 한정되는 것은 아니며, 금속층(1320)을 제 1 절연층(1310)의 상부면에 형성하여 칩 안착부(850)의 변형 또는 처짐 현상 등을 방지할 수 있다면 다른 금속을 이용할 수도 있다. 예를 들어, 금속층(1320)은 제 1 절연층(1310)의 상부면에 스퍼터(sputter)을 형성한 후 도금을 하여 형성될 수도 있다.

제 2 절연층(1330)은 금속층(1320)의 상부면에 형성될 수 있으며, 동일한 중심축을 가지는 상기 제 1 홀 및 상기 제 2 홀과 동일한 중심축을 가지는 제 3 홀이 복수 개 형성될 수 있다. 즉, 동일한 중심축을 가지는 상기 제 1 홀, 제 2 홀 및 제 3 홀이 합쳐져서 접촉용 홀(CTH)이 될 수 있다. 제 2 절연층(1330)의 상부면에는 테스트용 칩(860)이 안착될 수 있으며, 테스트용 칩(860)의 패드는 상기 제 3 홀에 위치하게 된다. 예를 들어 테스트용 칩(860)의 패드가 솔더볼 형상인 경우, 상기 솔더볼 형상의 패드는 상기 제 3 홀에 삽입될 수 있다. 제 2 절연층(1330)은 절연성을 가지는 고분자 중합체(예를 들어, 폴리이미드(polyimide)) 재질일 수 있으나, 본 발명이 이 경우에 한정되는 것은 아니며 다른 다양한 재질의 절연 물질을 이용하여 제 2 절연층(1330)을 형성할 수 있다. 또한, 제 2 절연층(1330)은 절연 필름을 이용하여 형성될 수도 있고, 또는 액상 절연물질을 금속층(1320)의 상부면에 도포한 후 경화시켜 형성될 수도 있다.

금속층(1320)은 상기 제 2 홀들 각각을 둘러싸는 금속재질 부분을 절연시키기 위하여, 상기 제 2 홀들 각각을 둘러싸는 금속재질 부분의 테두리에 절연홀(1340)이 형성될 수 있다. 절연홀(1340)은 금속층(1320)의 상부면과 하부면을 관통하는 형상을 가질 수 있다. 즉, 절연홀(1340)은 상기 제 2 홀들 각각을 둘러싸는 금속재질 부분의 테두리를 따라 형성됨으로써, 상기 각각의 제 2 홀을 둘러싸는 금속재질 부분을 금속층(1320)의 다른 부분과 절연시킬 수 있다.

예를 들어, 솔더볼 형상의 테스트용 칩(860)의 패드 또는 테스트핀(830 또는 830')이 접촉용 홀(CTH)에 삽입되면서 상기 제 2 홀을 둘러싸는 금속재질 부분에 전기적으로 접촉될 수 있다. 이 경우, 상기 접촉된 금속재질 부분이 다른 제 2 홀을 둘러싸는 금속 부분과 절연되어 있지 않은 경우 테스트용 칩의 패드들 사이가 전기적으로 연결되거나 테스트 핀들 사이가 전기적으로 연결되어 정상적으로 테스트할 수 없는 문제가 발생하게 된다. 따라서, 본 발명의 일 실시예에서는 이와 같이 테스트용 칩의 패드들 간의 전기적 연결 또는 테스트 핀들 간의 전기적 연결을 방지하기 위하여 상기 각각의 제 2 홀을 둘러싸는 절연홀(1340)을 형성하였다. 절연홀(1340)은 상기 제 2 홀을 둘러싸는 사각형 형상으로 금속층(1320)에 형성될 수 있다. 다만, 본 발명이 이 경우에 한정되는 것은 아니며, 상기 제 2 홀을 둘러싸는 다른 다각형 형상을 가지거나 상기 제 2 홀을 둘러싸는 곡선 형상을 가질 수도 있다.

도 14는 도 8 내지 도 12의 칩 안착부(850) 중 접촉용 홀들(CTH) 주변 부분의 다른 일 실시예에 대한 단면도이고, 도 15는 도 8 내지 도 12의 칩 안착부(850) 중 접촉용 홀들(CTH) 주변 부분의 다른 일 실시예에 대한 단면도이다.

도 8 내지 도 12, 도 14 및 도 15를 참조하면, 칩 안착부(850)는 제 1 절연층(1410), 금속층(1420) 및 제 2 절연층(1430 또는 1530)을 포함할 수 있다. 칩 안착부(850)의 제 1 절연층(1410), 금속층(1420) 및 제 2 절연층(1430 또는 1530) 각각에 형성된 제 1 내지 제 3 홀이 합하여져서 접촉용 홀(CTH)을 형성할 수 있다. 즉, 접촉용 홀(CTH)은 상기 제 1 내지 제 3 홀을 포함할 수 있다.

제 1 절연층(1410)은 접촉용 홀(CTH)들에 대응하는 위치에 복수의 제 1 홀들이 형성될 수 있다. 제 1 절연층(1410)은 절연 재질로 형성되어 있으며, 예를 들어, 절연성을 가지는 연성의 고분자 중합체 필름일 수 있다. 예를 들어, 제 1 절연층(1410)은 폴리에틸렌 테레프탈레이트(polyethylene terephthalate : PET), 리퀴드 크리스탈 폴리머(liquid crystal polymer : LCP) 또는 폴리 이미드(polyimide : PI)를 포함하는 연성 필름이거나 절연필름 위에 동박이 부착된 연성 동박 적층(FCCL : Flexible Copper Clad Laminate) 필름일 수 있다. 다만, 본 발명이 이 경우에 한정되는 것은 아니며 다른 다양한 재질의 절연물질을 이용하여 형성될 수 있다. 제 1 절연층(1410)이 상기 연성 동박 적층 필름인 경우 제 1 절연층(1410)은 두께가 매우 얇으며, 상기 연성 동박 적층 필름을 이용하지 않더라도 제 1 절연층(1410)은 절연 물질을 이용하여 얇게 형성될 수 있다.

금속층(1420)은 제 1 절연층(1410)의 상부면에 형성되고, 상기 제 1 홀들에 대응하는 위치에 복수의 제 2 홀들이 형성될 수 있다. 금속층(1420)을 제 1 절연층(1410)의 상부면에 형성함으로써, 칩 안착부(850)의 상부면에 안착된 테스트용 칩을 반복적으로 테스트하여도 칩 안착부(850)가 늘어나거나 찢어지는 등의 변형을 방지할 수 있고, 칩 안착부(850)의 상부면에 테스트용 칩을 안착하는 경우 칩 안착부(850)가 테스트용 칩(860)을 견고하게 받쳐줄 수 있어 칩 안착부(850)의 일 부분이 아래로 처지는 현상을 방지할 수 있다.

금속층(1420)은 탄성을 가지는 금속 재질로 형성될 수 있다. 예를 들어, 금속층(1320)은 니켈 재질로 형성되거나, 니켈-코발트 합금, 니켈-철 합금 또는 니켈-망가니즈 합금 등과 같은 탄성을 가지는 2원계 니켈 합금 재질로 형성되거나, 철-크롬-니켈 합금, 철-니켈-망가니즈 합금 또는 철-니켈-코발트 합금 등과 같은 3원계 니켈 합금 재질로 형성되거나, 베릴륨 구리 합금 등과 같은 구리 합금 재질로 형성되거나, 스테인레스 재질로 형성될 수 있다. 다만, 본 발명의 금속층이 이 경우에 한정되는 것은 아니며, 금속층(1420)을 제 1 절연층(1410)의 상부면에 형성하여 칩 안착부(850)의 변형 또는 처짐 현상 등을 방지할 수 있다면 다른 금속을 이용할 수도 있다. 예를 들어, 금속층(1420)은 제 1 절연층(1410)의 상부면에 스퍼터(sputter)을 형성한 후 도금을 하여 형성될 수도 있다.

제 2 절연층(1430 또는 1530)은 금속층(1420)의 상부면에 형성될 수 있으며, 상기 제 1 홀들 및 상기 제 2 홀들에 대응하는 위치에 복수의 제 3 홀들이 형성될 수 있다. 즉, 대응하는 위치에 형성된 상기 제 1 홀, 제 2 홀 및 제 3 홀이 합쳐져서 접촉용 홀(CTH)이 될 수 있다. 제 2 절연층(1430 또는 1530)의 상부면에는 상기 테스트용 칩이 안착될 수 있으며, 상기 테스트용 칩의 패드는 상기 제 3 홀에 위치하게 된다. 도 8과 관련하여 설명한 것과 같이, 예를 들어 상기 테스트용 칩의 패드가 솔더볼 형상인 경우, 상기 솔더볼 형상의 패드는 상기 제 3 홀에 삽입될 수 있다. 제 2 절연층(1430 또는 1530)은 절연성을 가지는 고분자 중합체(예를 들어, 폴리이미드(polyimide)) 재질일 수 있으나, 본 발명이 이 경우에 한정되는 것은 아니며 다른 다양한 재질의 절연 물질을 이용하여 제 2 절연층(1430 또는 1530)을 형성할 수 있다. 또한, 제 2 절연층(1430 또는 1530)은 절연 필름을 이용하여 형성될 수도 있고, 또는 액상 절연물질을 금속층(1420)의 상부면에 도포한 후 경화시켜 형성될 수도 있다. 예를 들어, 도 15에 도시된 것과 같이, 액상 절연물질을 금속층(1420)의 상부면과 금속층의 제 2 홀의 외주면을 덮도록 도포한 후 경화시켜서, 도 15와 같은 모양을 가지는 제 2 절연층(1530)을 형성할 수도 있다. 도 15의 실시예에서는 상기 제 1 홀과 상기 제 3 홀이 합쳐져서 접촉용 홀(CTH)을 이룰 수 있다.

금속층(1420)에 형성되는 상기 제 2 홀들 각각의 크기는 대응하는 위치에 형성된 제 1 홀 또는 제 3 홀의 크기보다 클 수 있다. 예를 들어, 솔더볼 형상의 테스트용 칩(860)의 패드 또는 테스트핀(830 또는 830')이 접촉용 홀(CTH)에 삽입되는 경우, 상기 제 2 홀이 상기 제 1 홀 또는 상기 제 3 홀보다 크므로 삽입되는 상기 테스트용 칩(860)의 패드 또는 테스트핀(830 또는 830')이 금속층(1420)에 접촉하지 않는다. 만약, 상기 제 2 홀의 크기가 상기 제 1 홀 및 상기 제 3 홀의 크기보다 작거나 동일하다면 접촉용 홀(CTH)에 삽입되는 테스트용 칩(860)의 패드들 또는 테스트 핀들(830 또는 830') 사이가 전기적으로 연결되어 정상적으로 테스트할 수 없는 문제가 발생하게 된다.

따라서, 본 발명의 다른 일 실시예에서는 테스트용 칩의 패드들 간의 전기적 연결 또는 테스트 핀들 간의 전기적 연결을 방지하기 위하여, 상기 제 2 홀의 크기를 대응하는 위치의 제 1 홀 또는 제 3 홀의 크기보다 크게 형성하였다. 이상에서 설명한 대응하는 위치의 상기 제 1 홀, 상기 제 2 홀 및 상기 제 3 홀은 동일한 중심축을 가질 수 있다. 즉, 상기 제 1 홀 내지 상기 제 3 홀이 동일한 중심축을 가지는 경우, 상기 제 2 홀의 직경은 상기 제 1 홀의 직경 또는 상기 제 3 홀의 직경보다 클 수 있다.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (22)

1. 상부면과 하부면을 관통하는 복수의 제 1 핀홀들이 형성되고, 복수의 가이드핀들이 상부면에 돌출 형성되는 제 1 프로브블록;
   상기 제 1 프로브블록의 하부에 형성되고, 상기 제 1 핀홀들의 위치에 대응하는 위치에 상부면과 하부면을 관통하는 복수의 제 2 핀홀들이 형성되는 제 2 프로브블록;
   상기 제 1 핀홀들 및 상기 제 2 핀홀들 중 대응하는 제 1 핀홀과 제 2 핀홀에 관통하여 각각 삽입되고, 하단을 통하여 테스트 신호가 인가되는 복수의 테스트핀들;
   상기 제 1 프로브블록의 하부면과 상기 제 2 프로브블록의 상부면 사이에서 탄성을 제공하는 탄성체; 및
   테스트용 칩이 안착되고, 상기 테스트용 칩의 패드와 상기 테스트핀의 상단이 접촉하도록 상기 테스트핀이 삽입되는 복수의 접촉용 홀들 및 상기 가이드핀들 중 대응하는 가이드핀이 삽입되는 복수의 가이드용 홀들이 형성되는 칩 안착부를 구비하고,
   상기 테스트핀들 각각은,
   상기 제 1 핀홀들 중 대응하는 제 1 핀홀에 삽입되고 상단이 상기 안착된 테스트용 칩의 패드와 접촉하고 하단이 제 1 프로브블록의 하부면에 돌출되는 제 1 몸체; 및
   상기 제 2 핀홀들 중 대응하는 제 2 핀홀에 삽입되고 상기 제 1 몸체와 전기적으로 연결되거나 분리되는 제 2 몸체를 구비하고,
   상기 제 2 몸체는,
   상기 제 1 프로브블록의 하부면에 돌출된 제 1 몸체가 삽입되어 전기적으로 연결되는 연결홈; 및
   상기 연결홈과 전기적으로 연결되고 탄성을 가지며 상기 제 2 프로브블록의 하부면에 돌출되어 상기 테스트 신호가 인가되는 접촉부를 포함하는 것을 특징으로 하는 반도체 칩 테스트용 소켓.
2. 제1항에 있어서, 상기 가이드핀들의 상단은,
   상기 테스트핀들의 상단보다 돌출되어 있는 것을 특징으로 하는 반도체 칩 테스트용 소켓.
3. 제2항에 있어서, 상기 테스트핀들은,
   상기 가이드핀들이 상기 가이드용 홀들에 삽입되기 전에 상기 접촉용 홀의 외부에 위치하고, 상기 가이드핀들이 상기 가이드용 홀들에 삽입된 경우 상기 접촉용 홀에 삽입되는 것을 특징으로 하는 반도체 칩 테스트용 소켓.
4. 제1항에 있어서,
   상기 가이드핀들의 상부면 모서리는 경사를 가지거나 라운딩(rounding) 처리되어 있고, 상기 가이드용 홀들 중 상기 가이드핀들이 삽입되기 시작하는 하부면의 모서리는 경사를 가지거나 라운딩(rounding) 처리되어 있는 것을 특징으로 하는 반도체 칩 테스트용 소켓.
5. 제1항에 있어서,
   상기 가이드용 홀들의 하부면의 경사지거나 라운딩 처리된 부분을 포함하는 표면이 도금 처리되어 있는 것을 특징으로 하는 반도체 칩 테스트용 소켓.
6. 제1항에 있어서, 상기 탄성체는,
   상기 제 1 프로브블록의 하부면과 상기 제 2 프로브블록의 상부면에 형성된 탄성체용 홈에 삽입되는 것을 특징으로 하는 반도체 칩 테스트용 소켓.
7. 제1항에 있어서, 상기 테스트핀들은,
   탄성을 가지는 핀들이고,
   상기 테스트용 칩의 패드는,
   솔더 볼 형상인 것을 특징으로 하는 반도체 칩 테스트용 소켓.
8. 삭제
9. 제1항에 있어서, 상기 제 1 몸체는,
   수직 이동하여 상기 연결홈과 전기적으로 연결되거나 분리되는 일자형 핀이고,
   상기 접촉부는,
   상기 연결홈과 상기 테스트신호가 인가되는 부분 사이를 전기적으로 연결하는 곡선형 핀인 것을 특징으로 하는 반도체 칩 테스트용 소켓.
10. 제1항에 있어서, 상기 테스트핀들은,
    탄성을 가지고 상기 제 2 프로브블록의 제 2 핀홀들 중 대응하는 제 2 핀홀에 삽입되어 상기 제 2 프로브블록에 고정되어 있는 것을 특징으로 하는 반도체 칩 테스트용 소켓.
11. 제1항에 있어서, 상기 칩 안착부는,
    상기 접촉용 홀들 및 상기 가이드용 홀들이 형성된 웨이퍼이고,
    상기 제 1 프로브블록은,
    상기 제 1 핀홀들이 형성되고 상기 돌출된 가이드핀들이 결합되도록 웨이퍼 또는 플라스틱층이 적층되어 형성되며,
    상기 제 2 프로브블록은,
    상기 제 2 핀홀들이 형성되도록 웨이퍼 또는 플라스틱층이 적층되어 형성되는 것을 특징으로 하는 반도체 칩 테스트용 소켓.
12. 상부면과 하부면을 관통하는 복수의 제 1 핀홀들이 형성되고, 복수의 가이드핀들이 상부면에 돌출 형성되는 제 1 프로브블록;
    상기 제 1 프로브블록의 하부에 형성되고, 상기 제 1 핀홀들의 위치에 대응하는 위치에 상부면과 하부면을 관통하는 복수의 제 2 핀홀들이 형성되는 제 2 프로브블록;
    상기 제 1 핀홀들 및 상기 제 2 핀홀들 중 대응하는 제 1 핀홀과 제 2 핀홀에 관통하여 각각 삽입되고, 하단을 통하여 테스트 신호가 인가되는 복수의 테스트핀들;
    상기 제 1 프로브블록의 하부면과 상기 제 2 프로브블록의 상부면 사이에서 탄성을 제공하는 탄성체;
    테스트용 칩이 안착되고, 상기 테스트용 칩의 패드와 상기 테스트핀의 상단이 접촉하도록 상기 테스트핀이 삽입되는 복수의 접촉용 홀들 및 상기 가이드핀들 중 대응하는 가이드핀이 삽입되는 복수의 제 1 가이드용 홀들이 형성되는 칩 안착부; 및
    상기 칩안착부와 결합되고, 상기 제 1 가이드용 홀들에 대응하는 위치에 상기 가이드핀이 삽입되는 복수의 제 2 가이드용 홀들이 형성되는 지지부를 구비하는 것을 특징으로 하는 반도체 칩 테스트용 소켓.
13. 제12항에 있어서, 상기 가이드핀들의 상단은,
    상기 테스트핀들의 상단보다 돌출되어 있는 것을 특징으로 하는 반도체 칩 테스트용 소켓.
14. 제13항에 있어서, 상기 테스트핀들은,
    상기 가이드핀들이 상기 가이드용 홀들에 삽입되기 전에 상기 접촉용 홀의 외부에 위치하고, 상기 가이드핀들이 상기 가이드용 홀들에 삽입된 경우 상기 접촉용 홀에 삽입되는 것을 특징으로 하는 반도체 칩 테스트용 소켓.
15. 제12항에 있어서, 상기 칩 안착부는,
    상기 접촉용 홀들과 동일한 중심축을 가지는 복수의 제 1 홀들이 형성되어 있는 제 1 절연층;
    상기 제 1 절연층의 상부면에 형성되고, 상기 제 1 홀들 중 대응하는 제 1 홀과 동일한 중심축을 가지는 제 2 홀이 복수 개 형성되어 있는 금속층; 및
    상기 금속층의 상부면에 형성되어 상기 테스트용 칩이 안착되고, 동일한 중심축을 가지는 상기 제 1 홀 및 제 2 홀과 동일한 중심축을 가지는 제 3 홀이 복수 개 형성되어 있는 제 2 절연층을 포함하고,
    상기 금속층은,
    상기 제 2 홀들 각각을 둘러싸는 금속재질 부분을 절연시키기 위하여, 상기 제 2 홀들 각각을 둘러싸는 금속재질 부분의 테두리를 따라 상부면과 하부면을 관통하는 절연홀이 형성되는 것을 특징으로 하는 반도체 칩 테스트용 소켓.
16. 제12항에 있어서, 상기 칩 안착부는,
    상기 접촉용 홀들과 동일한 중심축을 가지는 복수의 제 1 홀들이 형성되어 있는 제 1 절연층;
    상기 제 1 절연층의 상부면에 형성되고, 상기 제 1 홀들에 대응하는 위치에 복수의 제 2 홀들이 형성되어 있는 금속층; 및
    상기 금속층의 상부면에 형성되어 상기 테스트용 칩이 안착되고, 상기 제 1 홀들 및 상기 제 2 홀들에 대응하는 위치에 복수의 제 3 홀들이 형성되어 있는 제 2 절연층을 포함하고,
    상기 제 2 홀들 각각의 크기는,
    대응하는 위치에 형성된 상기 제 1 홀 또는 상기 제 3 홀의 크기보다 큰 것을 특징으로 하는 반도체 칩 테스트용 소켓.
17. 제12항에 있어서,
    상기 가이드핀들의 상부면 모서리는 경사를 가지거나 라운딩(rounding) 처리되어 있고, 상기 가이드용 홀들 중 상기 가이드핀들이 삽입되기 시작하는 하부면의 모서리는 경사를 가지거나 라운딩(rounding) 처리되어 있는 것을 특징으로 하는 반도체 칩 테스트용 소켓.
18. 제12항에 있어서, 상기 탄성체는,
    상기 제 1 프로브블록의 하부면과 상기 제 2 프로브블록의 상부면에 형성된 탄성체용 홈에 삽입되는 것을 특징으로 하는 반도체 칩 테스트용 소켓.
19. 제12항에 있어서, 상기 테스트핀들은,
    탄성을 가지는 핀들이고,
    상기 테스트용 칩의 패드는,
    솔더 볼 형상인 것을 특징으로 하는 반도체 칩 테스트용 소켓.
20. 제12항에 있어서, 상기 테스트핀들 각각은,
    상기 제 1 핀홀들 중 대응하는 제 1 핀홀에 삽입되고 상단이 상기 안착된 테스트용 칩의 패드와 접촉하고 하단이 제 1 프로브블록의 하부면에 돌출되는 제 1 몸체; 및
    상기 제 2 핀홀들 중 대응하는 제 2 핀홀에 삽입되고 상기 제 1 몸체와 전기적으로 연결되거나 분리되는 제 2 몸체를 구비하고,
    상기 제 2 몸체는,
    상기 제 1 프로브블록의 하부면에 돌출된 제 1 몸체가 삽입되어 전기적으로 연결되는 연결홈; 및
    상기 연결홈과 전기적으로 연결되고 탄성을 가지며 상기 제 2 프로브블록의 하부면에 돌출되어 상기 테스트 신호가 인가되는 접촉부를 포함하는 것을 특징으로 하는 반도체 칩 테스트용 소켓.
21. 제20항에 있어서, 상기 제 1 몸체는,
    수직 이동하여 상기 연결홈과 전기적으로 연결되거나 분리되는 일자형 핀이고,
    상기 접촉부는,
    상기 연결홈과 상기 테스트신호가 인가되는 부분 사이를 전기적으로 연결하는 곡선형 핀인 것을 특징으로 하는 반도체 칩 테스트용 소켓.
22. 제12항에 있어서, 상기 제 1 프로브블록은,
    상기 제 1 핀홀들이 형성되고 상기 돌출된 가이드핀들이 결합되도록 웨이퍼 또는 플라스틱층이 적층되어 형성되며,
    상기 제 2 프로브블록은,
    상기 제 2 핀홀들이 형성되도록 웨이퍼 또는 플라스틱층이 적층되어 형성되는 것을 특징으로 하는 반도체 칩 테스트용 소켓.

Images