KR101436035B1 - 배선 기판 및 그 제조방법 - Google Patents

배선 기판 및 그 제조방법 Download PDF

Info

Publication number
KR101436035B1
KR101436035B1 KR1020070124500A KR20070124500A KR101436035B1 KR 101436035 B1 KR101436035 B1 KR 101436035B1 KR 1020070124500 A KR1020070124500 A KR 1020070124500A KR 20070124500 A KR20070124500 A KR 20070124500A KR 101436035 B1 KR101436035 B1 KR 101436035B1
Authority
KR
South Korea
Prior art keywords
layer
metal layer
metal
pad
wiring board
Prior art date
Application number
KR1020070124500A
Other languages
English (en)
Other versions
KR20080051093A (ko
Inventor
겐타로 가네코
고타로 고다니
준이치 나카무라
가즈히로 고바야시
Original Assignee
신꼬오덴기 고교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 신꼬오덴기 고교 가부시키가이샤 filed Critical 신꼬오덴기 고교 가부시키가이샤
Publication of KR20080051093A publication Critical patent/KR20080051093A/ko
Application granted granted Critical
Publication of KR101436035B1 publication Critical patent/KR101436035B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113—Via provided in pad; Pad over filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0341—Intermediate metal, e.g. before reinforcing of conductors by plating
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09563—Metal filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/096—Vertically aligned vias, holes or stacked vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/108—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by semi-additive methods; masks therefor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
    • H05K3/205—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern using a pattern electroplated or electroformed on a metallic carrier
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Abstract

복수의 금속층으로 구성된 패드와 상기 패드에 접속된 비아를 구비한 배선 기판으로서, 상기 복수의 금속층은 상기 배선 기판을 관통하여 노출된 금속층과, 상기 금속층과 상기 비아 사이에 개재되어 상기 비아에 포함된 금속이 상기 금속층으로 확산하는 것을 방지하는 제 1 금속층과, 상기 제 1 금속층보다 산화되기 어렵고 상기 비아와 상기 제 1 금속층 사이에 설치되는 제 2 금속층을 갖고, 상기 비아는 상기 제 2 금속층에 접속된다.
배선 기판, 패드, 비아, 배선

Description

배선 기판 및 그 제조방법{WIRING SUBSTRATE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 배선 기판으로부터 노출된 금속층과, 금속층과 비아 사이에 개재되어 비아에 포함된 금속이 금속층으로 확산하는 것을 방지하는 제 1 금속층을 포함한 패드를 갖는 배선 기판에 관한 것이다.
도 1은 종래의 배선 기판의 단면도이다.
도 1을 참조하면, 종래의 배선 기판(100)은 수지층(101,106,111)과, 패드(102)와, 비아(103,107,112)와, 및 배선(104,108,113)을 포함한다. 배선 기판(100)은 코어 없는 기판(coreless substrate)이다.
수지층(101)은 각각의 패드(102)의 상면과 측면을 덮도록 설치되어 있다. 수지층(101)은 패드(102)의 상면(구체적으로, Ni층(117)의 상면(117A))이 노출되는 개구부(115)를 갖는다.
패드(102)는 Au층(116)과 Ni층(117)을 갖는다. Au층(116)은 수지층(101)에 설치된다. Au층(116)의 하면(116A)은, 수지층(101)의 하면(101B)과 실질적으로 동일 평면으로 제조된다. Ni층(117)은 Au층(116) 위에 설치된다. Ni층(117)의 측면과 상면의 일부는 수지층(101)으로 덮여 있다. Ni층(117)은 비아(103)에 포함된 Cu가 Au층(116)으로 확산하는 것을 방지하는 기능을 갖는다. 패드(102)는 반도체칩 접속용 패드 또는 외부접속단자로서 기능하는 패드이다.
비아(103)는 개구부(115)에 설치되어 있다. 각각의 비아(103)는 개구부(115)를 덮는 시드층(121)과 시드층(121) 위에 설치된 Cu막(122)을 갖는다. 각각의 비아(103)의 하단은 Ni층(117)에 접속된다.
배선(104)은 비아(103)의 상단부로부터 수지층(101)의 상면(101A)에 걸쳐서 설치되어 있다. 배선(104)은 각각의 비아(103)와 일체로 설치되어 있고, 또한 각각의 배선(104)은 수지층(101)의 상면(101A)에 설치된 시드층(121)과, 비아(103) 및 시드층(121) 위에 설치된 Cu막(122)을 갖는다.
수지층(106)은, 배선(104) 일부를 덮도록 수지층(101) 위에 설치되어 있다. 수지층(106)은 배선(104)의 상면의 일부를 노출하는 개구부(124)를 갖는다.
비아(107)는 각각의 개구부(124)에 설치되어 있다. 각각의 비아(107)는 개구부(124)를 덮는 시드층(126)과, 시드층(126) 위에 설치된 Cu막(127)을 갖는다. 각각의 비아(107)의 하단은 배선(104)에 접속되어 있다.
배선(108)은 비아(107)의 상단부로부터 수지층(106)의 상면(106A)에 걸쳐서 설치되어 있다. 배선(108)은 각각의 비아(107)와 일체로 설치되어 있고, 또한 각각의 배선(108)은 수지층(106)의 상면(106A)에 설치된 시드층(126)과, 비아(107) 및 시드층(126) 위에 설치된 Cu막(127)을 갖는다.
수지층(111)은, 배선(108)의 일부를 덮도록 수지층(106) 위에 설치되어 있 다. 수지층(111)은 배선(108)의 상면의 일부를 노출하는 개구부(131)를 갖는다.
비아(112)는 각각의 개구부(131)에 설치되어 있다. 각각의 비아(112)는 개구부(131)를 덮는 시드층(133)과, 시드층(133) 위에 설치된 Cu막(134)을 갖는다. 각각의 비아(112)의 하단은 배선(108)에 접속되어 있다.
배선(113)은 비아(112)의 상단부로부터 수지층(111)의 상면(111A)에 걸쳐서 설치되어 있다. 배선(113)은 각각의 비아(112)와 일체로 설치되어 있다. 각각의 배선(113)은 수지층(111)의 상면(111A)에 설치된 시드층(133)과, 비아(112) 및 시드층(133) 위에 설치된 Cu막(134)을 갖는다.
도 2 내지 도 12는 종래의 배선 기판의 제조공정을 나타낸 도면이다. 도 2 내지 도 12에서, 도 1에 나타낸 배선 기판(100)과 동일한 구성은 동일한 참조부호를 첨부한다.
먼저, 도 2에 나타낸 공정에서는, 배선 기판(100)을 형성할 때 지지판이 되는 금속판(136)을 준비한다. 다음, 도 3에 나타낸 공정에서는, 개구부(138A)를 갖는 레지스트막(138)을 금속판(136) 위에 형성한다.
다음, 도 4에 나타낸 공정에서는, 구리 전해 도금법에 의해, 개구부(138A)를 통해 노출된 금속판(136) 위로 Au층(116)과 Ni층(117)을 순차적으로 설치해서, 패드(102)를 형성한다.
다음, 도 5에 나타낸 공정에서는, 도 4에 나타낸 레지스트막(138)을 제거하고, 금속판(136) 및 패드(102) 위에 개구부(115)를 갖는 수지층(101)을 형성한다. 개구부(115)는, 예를 들면, 수지층(101)을 레이저 가공하는 방법에 의해 형성된다.
도 6에 나타낸 공정에서는, 수지층(101)의 상면(101A)과 개구부(115)의 측면 및 바닥면을 덮도록, 무전해 구리 도금법에 의해 시드층(121)을 형성한다. 도 7에 나타낸 공정에서는, 시드층(121) 위에 개구부(141A)를 갖는 레지스트막(141)을 형성한다.
도 8에 나타낸 공정에서는, 시드층(121)을 급전층(feeding layer)으로 하는 전해 도금법에 의해, 개구부(141A)를 통해 노출된 시드층(121) 위로 Cu막(122)을 형성한다. 이에 따라, 시드층(121) 및 Cu막(122)으로 형성되는 각각의 비아(103)가 개구부(115)에 형성된다.
도 9에 나타낸 공정에서는, 도 8에 나타낸 레지스트막(141)을 제거한다. 다음, 도 10에 나타낸 공정에서는, Cu막(122)으로 덮여있지 않은 시드층(121)(도 9 참조)을 에칭시켜서 제거한다. 이에 따라, 배선(104)이 형성된다.
다음, 도 11에 나타낸 공정에서는, 앞서 설명한 도 5 내지 도 10에 나타낸 공정에 포함된 것과 유사한 처리를 반복함으로써, 금속판(136) 위로 수지층(106, 111), 비아(107, 112), 및 배선(108, 113)을 형성한다. 이에 따라, 배선 기판(100)에 해당하는 구조체가 금속판(136) 위에 형성된다.
도 12에 나타낸 공정에서는, 도 11에 나타낸 금속판(136)을 에칭시켜서 제거한다. 이에 따라, 배선 기판(100)이 제조된다(예를 들면, 국제공개공보 제 2003/039219호(특허문헌 1) 참조).
그러나, Ni층(117)은 산화되기 쉽기 때문에, 도 5에 나타낸 구조체의 Ni층(117)의 상면에는 Ni 산화물이 형성된다. 따라서, 산화물이 형성된 Ni층(117)이 비아(103)에 접속될 경우, 패드(102)와 비아(103) 사이의 밀착성이 감소하는 결과로서, 패드(102)와 비아(103) 사이의 전기적 접속 신뢰성을 충분히 확보할 수 없는 문제가 발생한다.
본 발명의 실시예들은 패드와 비아 사이의 전기적 접속 신뢰성을 충분히 확보할 수 있는 배선 기판 및 그 제조방법을 제공한다.
본 발명의 제 1 관점에 따르면, 복수의 금속층으로 이루어진 패드와 상기 패드에 접속되는 비아를 포함하는 배선 기판으로서, 상기 복수의 금속층은 상기 배선 기판을 관통하여 노출된 금속층과, 상기 금속층과 상기 비아 사이에 개재되어 상기 비아에 포함된 금속이 상기 금속층으로 확산하는 것을 방지하는 제 1 금속층과, 상기 제 1 금속보다 산화되기 어렵고 상기 비아와 상기 제 1 금속층 사이에 설치되는 제 2 금속층을 갖고, 상기 비아는 상기 제 2 금속층에 접속되는 배선기판이 제공된다.
본 발명에 따르면, 비아와 제 1 금속층 사이에 제 1 금속층보다 산화되기 어려운 제 2 금속층이 설치되고, 또한 비아는 제 2 금속층에 접속된다. 따라서, 비아가 제 1 금속층에 접속되지 않고, 이에 의해 패드와 비아 사이에 산화물이 개재되는 것을 방지할 수 있다. 결과적으로, 패드와 비아 사이의 밀착성이 향상되기 때문에, 패드와 비아 사이의 전기적 접속 신뢰성을 충분히 확보할 수 있다.
본 발명의 다른 관점에 따르면, 배선 기판을 제조하는 방법으로서, 상기 배선 기판을 관통하여 노출된 금속층과, 상기 금속층 상에 설치되어 비아에 포함된 금속이 상기 금속층으로 확산하는 것을 방지하는 제 1 금속층과, 및 상기 제 1 금속층 상에 설치되고 상기 제 1 금속층보다 산화되기 어려운 제 2 금속층을 갖는 복수의 금속층을 포함한 패드를 형성하는 패드 형성공정; 및 상기 제 2 금속층 상에 상기 비아를 형성하는 비아 형성공정을 포함하는 배선 기판을 제조하는 방법이 제공된다.
상기 패드 형성공정은 도금법에 의해 상기 제 1 금속층과 상기 제 2 금속층을 연속해서 형성하는 제 1 및 제 2 금속층 형성공정을 포함할 수 있다.
본 발명에 따르면, 도금법에 의해 제 1 금속층과, 제 1 금속층보다 산화되기 어려운 제 2 금속층을 연속해서 형성하므로, 이에 따라 제 1 금속층이 산화되는 시간을 감소시킬 수 있다. 따라서, 제 1 금속층과 제 2 금속층 사이의 밀착성을 향상시킬 수 있다.
또한, 비아와 제 1 금속층보다 산화되기 어려운 제 2 금속층을 접속시킴으로써, 패드와 비아 사이의 밀착성을 향상시킬 수 있다. 이에 따라, 패드와 비아 사이의 전기적 접속 신뢰성을 충분히 확보할 수 있다.
본 발명에 따르면, 배드와 비아 사이의 전기적 접속 신뢰성을 충분히 확보할 수 있다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명하도록 한다.
(제 1 실시예)
도 13은 본 발명의 제 1 실시예인 배선 기판의 단면도이다.
도 13을 참조하면, 제 1 실시예의 배선 기판(10)은 절연층(11,16,21)과, 패드(12)와, 비아(13,17,22)와, 및 배선(14,18,23)을 갖는다.
절연층(11)은 각 패드(12)의 상면(산화되기 어려운 금속층(28)의 상면) 및 측면을 덮도록 설치되어 있다. 절연층(11)은 패드(12)의 상면(구체적으로, 산화되기 어려운 금속층(28)의 상면)이 노출되는 개구부(25)를 갖는다. 수지층, 예를 들면, 폴리이미드, 에폭시 등이 절연층(11)으로서 사용될 수 있다.
각 패드(12)는 금속층(26), 금속층(제 1 금속층)(27), 및 산화되기 어려운 금속층(제 2 금속층)(28)이 순차적으로 설치되는 방법으로 구성된다. 금속층(26)은 절연층(11)에 설치되어 있다. 금속층(26)의 측면은 절연층(11)으로 덮여 있다. 금속층(26)의 하면(26A)은 절연층(11)의 하면(11B)과 실질적으로 동일 평면으로 제조된다. 금속층(26)의 하면(26A)은 절연층(11)으로부터 노출되어 있다. 예를 들면, Au층, Sn층, 및 SnAg층(도금법에 의해 형성된 Sn과 Ag의 합금) 등을 사용할 수 있다. 금속층(26)으로서 Au층을 사용할 경우, 금속층(26)의 두께는, 예를 들면 0.1㎛로 할 수 있다.
금속층(27)은 금속층(26) 상에 설치되어 있다. 금속층(27)의 측면은 절연층(11)으로 덮여 있다. 금속층(27)은 비아(13)에 포함된 금속(구체적으로 Cu)이 금속층(26)으로 확산하는 것을 방지하기 위한 층이며, 산화되기 쉬운 성질을 갖는다. 금속층(27)은, 금속의 산소 1그램 원자당의 산화에 따른 자유에너지 변화량 ΔF가 -32kacl보다 작은, 금속으로 형성된다. 예를 들면, Ni층이 금속층(27)으로서 사용될 수 있다. Ni의 산소 1그램 원자당의 산화에 따른 자유에너지 변화량 ΔF는 -46.1kcal이다. 금속층(27)으로서 Ni층을 사용할 경우, 금속층(27)의 두께는, 예를 들면 10㎛로 할 수 있다.
금속층(28)은 금속층(27)보다 산화되기 어려운 금속층이며, 금속층(27) 상에 설치된다. 금속층(28)의 측면 및 상면의 일부는 절연층(11)으로 덮여 있다. 금속층(28)의 상부는 각각의 비아(13)에 접속되어 있다. 금속의 산소 1그램 원자당의 산화에 따른 자유에너지 변화량 ΔF가 -32kacl보다 큰 금속으로 형성된 금속층이, 금속층(28)으로서 사용될 수 있다. 예를 들면, Cu(ΔF = -31.5 kcal), Ag(ΔF = +0.6 kcal), Au(ΔF = +10.5 kcal), Pd 등이 이러한 금속층에 적용가능한 금속으로서 사용될 수 있다. 예를 들면, Cu층, Ag층, Au층, 및 Pd층 등이 산화되기 어려운 금속층(28)으로서 사용될 수 있다. 금속층(28)으로서 Cu층을 사용할 경우, 금속층(28)의 두께는, 예를 들면 10㎛로 할 수 있다. 또한, Cu층, Ag층, Au층, 및 Pd층 중 적어도 두개층을 적층시켜 형성된 층을 금속층(28)으로서 사용할 수도 있다.
상술한 바와 같이, 산화되기 쉬운 금속층(27) 상에 금속층(27)보다 산화되기 어려운 금속층(28)을 설치하고, 금속층(28)과 비아(13)를 접속시킴으로써, 패드(12)와 비아(13) 사이에 산화물이 개재되는 것을 방지할 수 있다. 이에 따라, 패드(12)와 비아(13) 사이의 밀착성이 향상되기 때문에, 패드(12)와 비아(13) 사이의 전기적 접속 신뢰성을 충분히 확보할 수 있다.
상술한 바와 같이 형성된 패드(12)는 반도체칩 접속용 패드, 또는 외부접속 단자로서 기능하는 패드이다.
비아(13)는 절연층(11)에 형성된 각각의 개구부(25)에 설치되어 있다. 비아(13)의 하단은 패드(12)의 구성요소 중의 하나인 금속층(28)에 접속되어 있다. 각 비아(13)는 시드층(31A)과 Cu막(32A)을 갖는다. 시드층(31A)은 개구부(25)의 측면에 위치한 절연층(11)과, 개구부(25)로부터 노출된 금속층(28)의 상면을 덮도록 설치되어 있다. 시드층(31A)은 전해 도금법(electrolytic plating)에 의해 Cu막(32A)을 형성할 때 사용되는 급전층이다. 시드층(31A)으로서는, 예를 들면 스퍼터법, 진공증착법, 무전해 도금법(electroless plating) 등의 방법에 의해 형성된 Cu층을 사용할 수 있다. Cu막(32A)은, 시드층(31A)이 형성된 개구부(25)를 충전하도록, 설치되어 있다.
배선(14)은, 각 비아(13)의 상단부로부터 절연층(11)의 상면(11A)에 걸쳐 연장하도록 설치되어 있다. 배선(14)은 각각의 비아(13)에 접속된다. 각 배선(14)은 시드층(31B)과 Cu막(32B)을 갖는다. 시드층(31B)은 개구부(25) 근처에 위치하는 절연층(11)의 상면(11A)에 설치된다. 시드층(31B)은, 전해 도금법에 의해 Cu막(32B)을 형성할 때 사용되는 급전층이다. 시드층(31B)으로서는, 예를 들면 스퍼터법, 진공증착법, 무전해 도금법(electroless plating) 등의 방법에 의해 형성된 Cu층을 사용할 수 있다.
절연층(16)은, 배선(14)의 일부를 덮도록 절연층(11)의 상면(11A)에 설치된다. 절연층(16)은 배선(14)의 상면의 일부가 노출되는 개구부(34)를 갖는다. 수지층, 예를 들면, 폴리이미드, 에폭시 등이 절연층(16)으로서 사용될 수 있다.
비아(17)는 절연층(16)에 형성된 각각의 개구부(34)에 설치된다. 비아(17)는 배선(14)에 접속된다. 각 비아(17)는 시드층(36A)과 Cu막(37A)을 갖는다. 시드층(36A)은 각각의 개구부(34)의 측면에 위치한 절연층(16)과, 개구부(34)로부터 노출된 배선(14)의 상면을 덮도록 설치된다. 시드층(36A)은 전해 도금법에 의해 Cu막(37A)을 형성할 때 사용되는 급전층이다. 시드층(36A)으로서는, 예를 들면 스퍼터법, 진공증착법, 무전해 도금법 등의 방법에 의해 형성된 Cu층을 사용할 수 있다. Cu막(37A)은, 시드층(36A)에 형성된 개구부(34)를 충전하도록 설치된다.
배선(18)은, 각 비아(17)의 상단부로부터 절연층(16)의 상면(16A)에 걸쳐 연장하도록 설치된다. 배선(18)은 비아(17)에 접속된다. 각 배선(18)은 시드층(36B)과 Cu막(37B)을 갖는다. 시드층(36B)은 개구부(34) 근처에 위치하는 절연층(16)의 상면(16A)에 설치된다. 시드층(36B)은, 전해 도금법에 의해 Cu막(37B)을 형성할 때 사용되는 급전층이다. 시드층(36B)으로서는, 예를 들면 스퍼터법, 진공증착법, 무전해 도금법 등의 방법에 의해 형성된 Cu층을 사용할 수 있다.
절연층(21)은, 배선(18)의 일부를 덮도록 절연층(16)의 상면(16A)에 설치된다. 절연층(21)은 배선(18)의 상면의 일부가 노출되는 개구부(39)를 갖는다. 수지층, 예를 들면, 폴리이미드, 에폭시 등이 절연층(21)으로서 사용될 수 있다.
비아(22)는 절연층(21)에 형성된 각각의 개구부(39)에 설치된다. 비아(22)는 배선(18)에 접속된다. 각 비아(22)는 시드층(41A)과 Cu막(42A)을 갖는다. 시드층(41A)은 각각의 개구부(39)의 측면에 위치한 절연층(21)과, 개구부(39)로부터 노출된 배선(18)의 상면을 덮도록 설치된다. 시드층(41A)은 전해 도금법에 의해 Cu막(42A)을 형성할 때 사용되는 급전층이다. 시드층(41A)으로서는, 예를 들면 스퍼터법, 진공증착법, 무전해 도금법 등의 방법에 의해 형성된 Cu층을 사용할 수 있다. Cu막(42A)은, 시드층(41A)에 형성된 개구부(39)를 충전하도록 설치된다.
배선(23)은, 각 비아(22)의 상단부로부터 절연층(21)의 상면(21A)에 걸쳐 연장하도록 설치된다. 배선(23)은 비아(22)에 접속된다. 각 배선(23)은 시드층(41B)과 Cu막(42B)을 갖는다. 시드층(41B)은 개구부(39) 근처에 위치하는 절연층(21)의 상면(21A)에 설치된다. 시드층(41B)은, 전해 도금법에 의해 Cu막(42B)을 형성할 때 사용되는 급전층이다. 시드층(41B)으로서는, 예를 들면 스퍼터법, 진공증착법, 무전해 도금법 등의 방법에 의해 형성된 Cu층을 사용할 수 있다.
본 실시예의 배선 기판에 따르면, 산화되기 쉬운 금속층(27) 상에 금속층(27)보다 산화되기 어려운 금속층(28)을 설치하고, 비아(13)와 패드(12)의 구성요소인 금속층(28)을 접속시킴으로써, 패드(12)와 비아(13) 사이에 산화물이 개재되는 것을 방지할 수 있다. 이에 따라, 패드(12)와 비아(13) 사이의 밀착성이 향상되어서, 패드(12)와 비아(13) 사이의 전기적 접속 신뢰성을 충분히 확보할 수 있다.
도 14 내지 도 24는 본 발명의 제 1 실시예인 배선 기판을 제조하는 공정을 나타낸 도면이다. 도 14 내지 도 24에서, 제 1 실시예인 배선 기판(10)과 동일한 구성은 동일한 참조부호를 첨부한다.
도 14 내지 도 24를 참조하여, 제 1 실시예의 배선 기판(10)을 제조하는 방법을 설명한다. 먼저, 도 14에 나타낸 공정에서는, 배선 기판(10)을 제조할 때 지 지판이 되는 금속판(46)을 준비한다. 예를 들면, Cu 판이 금속판(46)으로서 사용될 수 있다. 금속판의 두께는, 예를 들면 0.3㎜로 할 수 있다. 또한 금속판(46) 대신에 금속박을 사용할 수도 있다.
도 15에 나타낸 공정에서는, 금속판(46) 상에 개구부(47A)를 갖는 레지스트막(47)을 형성한다. 개구부(47A)는 패드(12)가 형성되는 영역에 대응하는, 금속판(45)의 상면(46A) 영역이 노출되도록 형성된다.
도 16에 나타낸 공정에서는, 금속판(46)을 급전층으로 하는 전해 도금법에 의해, 개구부(47A)로부터 노출된 금속판(46)의 상면(46A) 영역에, 금속층(26)과, 산화되기 쉬운 금속층(27)과, 금속층(27)보다 산화되기 어려운 금속층(28)을 연속해서 형성한다(제 1 및 제 2 금속층 형성공정). 이에 따라, 금속판(46) 상에 금속층(26 내지 28)으로 구성되는 패드(12)가 형성된다. 동일한 도금 장치를 사용하여 금속층(26 내지 28)을 형성한다. 이 경우, 금속층(26)을 형성하기 위해 사용되는 도금액이 충전된 제 1 도금조(first plating bath)와, 금속층(27)을 형성하기 위해 사용되는 도금액이 충전된 제 2 도금조(second plating bath)와, 금속층(28)을 형성하기 위해 사용되는 도금액이 충전된 제 3 도금조(third plating bath)를 갖는 도금 장치를 사용하는 것이 바람직하다.
상술한 바와 같이, 상이한 도금액이 충전된 제 1 내지 제 3 도금조를 갖는 도금 장치를 이용하여 금속층(26 내지 28)을 연속 형성함으로써, 산화되기 쉬운 금속층(27)을 형성한 후, 즉시 금속층(27) 상에 금속층(27)보다 산화되기 어려운 금속층(28)을 형성하는 것이 가능해진다. 이에 따라, 금속층(27) 상에 산화물이 형성될 시간이 줄어들고, 따라서 금속층(27)과 금속층(28) 사이의 밀착성을 충분히 확보할 수 있다.
예를 들면, Au층, Sn층, 및 SnAg층(도금법에 의해 형성된 Sn과 Ag의 합금) 등이 금속층(26)으로서 사용될 수 있다. 금속층(26)으로서 Au층을 사용할 경우, 금속층(26)의 두께는, 예를 들면 0.1㎛로 할 수 있다.
금속층(27)은, 금속의 산소 1그램 원자당의 산화에 따른 자유에너지 변화량 ΔF가 -32kacl보다 작은 금속으로 형성된다. 예를 들면, Ni층이 금속층(27)으로서 사용될 수 있다. Ni의 산소 1그램 원자당의 산화에 따른 자유에너지 변화량 ΔF는 -46.1kcal이다. 금속층(27)으로서 Ni층을 사용할 경우, 금속층(27)의 두께는, 예를 들면 10㎛로 할 수 있다.
산화되기 어려운 금속층(28)은, 금속의 산소 1그램 원자당의 산화에 따른 자유에너지 변화량 ΔF가 -32kacl보다 큰 금속으로 형성된다. 예를 들면, Cu(ΔF = -31.5 kcal), Ag(ΔF = +0.6 kcal), Au(ΔF = +10.5 kcal), Pd 등이 이러한 금속층에 적용가능하다. 예를 들면, Cu층, Ag층, Au층, 및 Pd층 등이 금속층(28)으로서 사용될 수 있다. 금속층(28)으로서 Cu층을 사용할 경우, 금속층(28)의 두께는, 예를 들면 10㎛로 할 수 있다. 또한, Cu층, Ag층, Au층, 및 Pd층 중 적어도 두개층을 적층시켜 형성된 층을 금속층(28)으로서 사용할 수도 있다.
다음, 도 17에 나타낸 공정에서는, 도 16에 나타낸 레지스트막(47)을 제거하고, 금속판(46) 및 패드(12) 위에 개구부(25)를 갖는 절연층(11)을 형성한다. 개구부(25)는 절연층(11)을 레이저 가공하는 방법으로 형성된다. 이 때, 개구부(25)는 금속층(28)의 상면이 노출되도록 형성된다. 절연층(11)으로서, 예를 들면, 에폭시나 폴리이미드 등의 수지층을 사용할 수 있다.
다음, 도 18에 나타낸 공정에서는, 각 개구부(25)의 측면에 대응하는 절연층(11)의 면 및 개구부(25)로부터 노출된 금속층(28)의 상면 영역을 덮는 시드층(31A)과, 절연층(11)의 상면(11A)을 덮는 시드층(31B)을 동시에 형성한다. 시드층(31A, 31B)은, 예를 들면 스퍼터법, 진공증착법, 무전해 도금법 등의 방법에 의해 형성될 수 있다. 예를 들면, Cu층이 시드층(31A, 31B)으로서 사용될 수 있다. 시드층(31A, 31B)의 두께는, 예를 들면 3㎛로 할 수 있다.
도 19에 나타낸 공정에서는, 시드층(31B) 상에 개구부(49A)를 갖는 레지스트막(49)을 형성한다. 개구부(49A)는, 비아(13)와 배선(14)이 형성되는 영역에 대응하는 시드층(31A, 31B) 영역이 노출되도록 형성된다.
도 20에 나타낸 공정에서는, 시드층(31A, 31B)을 급전층으로 하는 전해 도금법에 의해, 개구부(49A)를 통해 노출된 시드층(31A, 31B) 위로 Cu막(32A, 32B)을 동시에 형성한다. 이에 따라, 시드층(31A) 및 Cu막(32A)으로 구성되는 각각의 비아(13)가 각 개구부(25)에 형성된다(비아 형성공정). 비아(13)는 산화되기 어려운 금속층(28)에 접속된다.
상술한 바와 같이, 금속층(27)보다 산화되기 어려운 금속층(28)과 비아(13)를 접속시킴으로써, 패드(12)와 비아(13) 사이에 산화물이 개재되는 것을 방지할 수 있다. 이에 따라, 패드(12)와 비아(13) 사이의 밀착성이 향상되고, 패드(12)와 비아(13) 사이의 전기적 접속 신뢰성을 충분히 확보할 수 있다.
다음, 도 21에 나타낸 공정에서는, 도 20에 나타낸 레지스트막(49)을 제거한다. 다음, 도 22에 나타낸 공정에서는, Cu막(32B)(도 21 참조)으로 덮여있지 않은 시드층(31B)(도 21 참조)을 에칭시켜서 제거한다. 이에 따라, 시드층(31B) 및 Cu막(32B)으로 구성되는 각 배선(14)이 형성된다.
다음, 도 23에 나타낸 공정에서는, 앞서 설명한 도 17 내지 도 22에 나타낸 공정과 유사한 처리를 반복함으로써, 금속판(46) 상에 수지층(16, 21), 비아(17, 22) 및 배선(18, 23)을 형성한다. 이에 따라, 금속판(46) 위로 배선 기판(10)에 해당하는 구조체가 형성된다.
도 24에 나타낸 공정에서는, 도 23에 나타낸 금속판(46)을 에칭시켜서 제거하고, 이에 따라 배선 기판(10)이 제조된다.
본 실시예의 배선 기판을 제조하는 방법에 의하면, 패드를 구성하는 금속층(26), 금속층(27), 및 금속층(27)보다 산화되기 어려운 금속층(28)을 도금법에 의해 연속해서 형성한다. 이에 따라, 금속층(27) 상에 산화물이 형성될 시간이 줄어들고, 따라서 금속층(27)과 금속층(28) 사이의 밀착성을 충분히 확보할 수 있다.
또한, 금속층(27)보다 산화되기 어려운 금속층(28)과 비아(13)를 접속시킴으로써, 패드(12)와 비아(13) 사이에 산화물이 개재되는 것을 방지할 수 있다. 이에 따라, 패드(12)와 비아(13) 사이의 밀착성이 향상되고, 패드(12)와 비아(13) 사이의 전기적 접속 신뢰성을 충분히 확보할 수 있다.
또한, 도 16에 나타낸 공정과 도 17에 나타낸 공정 사이에, 금속층(28)의 상면을 러프닝(roughening)하는 공정을 보충할 수도 있다. 이렇게, 금속층(28)의 상면을 러프닝시킴으로써, 패드(12)와 비아(13) 사이의 밀착성을 향상시킬 수 있다. 러프닝은 에칭액에 의해 금속층(28)의 상면을 러프닝하는 방법으로 행할 수 있다. 종래의 패드(102)(도 1 참조)에서는, 각 패드(102)의 최상층에 산화되기 쉬운 Ni층(117)이 설치된다. 따라서, Ni층(117)을 러프닝했을 경우, Ni층(117) 상에 산화막이 형성된다. 그러나, 본 실시예에서는, 산화되기 어려운 금속층(28)을 러프닝함으로써, 금속층(28) 상에 산화막이 형성되는 것을 방지할 수 있다. 따라서, 패드(12)와 비아(13) 사이의 밀착성을 향상시킬 수 있다.
(제 2 실시예)
도 25는 본 발명의 제 2 실시예인 배선 기판의 단면도이다. 도 25에서, 제 1 실시예인 배선 기판(10)과 동일한 구성은 동일한 참조부호를 첨부한다.
도 25를 참조하면, 제 2 실시예의 배선 기판(60)은 제 1 실시예의 배선 기판(10)에 설치된 패드(12) 대신에 패드(61)를 설치한 것 외에는, 배선 기판(10)과 유사하게 구성된다.
각 패드(61)는 금속층(26)과, 금속층(63)과, 금속층(27)과, 및 금속층(27)보다 산화되기 어려운 금속층(28)이 순차적으로 설치된 구성이다. 즉, 패드(61)는 제 1 실시예에서 설명한 패드(12)에서 금속층(26)과 금속층(27) 사이에 금속층(63)을 설치한 것 외에는 패드(12)와 유사하게 형성된다.
금속층(63)은 금속층(26)의 산화를 방지하는 기능을 갖는다. 예를 들면, Pd층이 금속층(63)으로서 사용될 수 있다. 금속층(63)의 두께는, 예를 들면 0.1㎛로 할 수 있다.
본 실시예의 배선 기판에 따르면, 금속층(26)과 산화되기 쉬운 금속층(27) 사이에 금속층(26)의 산화를 방지하는 기능을 갖는 금속층(63)을 설치함으로써, 금속층(26)의 산화를 방지할 수 있다. 또한, 본 실시예의 배선 기판(60)은 제 1 실시예의 배선 기판(10)과 동일한 효과를 얻을 수 있다.
본 실시예의 배선 기판(60)은 제 1 실시예의 배선 기판(10)과 동일한 공정 방법으로 제조할 수 있다.
이상, 본 발명의 바람직한 실시예에 대해 상세하게 설명했지만, 본 발명은 이와 같은 특정한 실시예에 한정되는 것이 아니고, 특허청구범위 내에 기재된 본 발명의 요지범위 내에서 다양한 변경 및 변형이 가능하다.
본 발명은 배선 기판을 관통하여 노출된 금속층과, 금속층과 비아 사이에 설치되어 비아에 포함된 금속이 금속층으로 확산하는 것을 방지하는 제 1 금속층을 포함한 패드를 갖는 배선 기판 및 그 제조방법에 적용할 수 있다.
도 1은 종래의 배선 기판의 단면도.
도 2는 종래의 배선 기판의 제조공정을 나타낸 도면(부분 1).
도 3은 종래의 배선 기판의 제조공정을 나타낸 도면(부분 2).
도 4는 종래의 배선 기판의 제조공정을 나타낸 도면(부분 3).
도 5는 종래의 배선 기판의 제조공정을 나타낸 도면(부분 4).
도 6은 종래의 배선 기판의 제조공정을 나타낸 도면(부분 5).
도 7은 종래의 배선 기판의 제조공정을 나타낸 도면(부분 6).
도 8은 종래의 배선 기판의 제조공정을 나타낸 도면(부분 7).
도 9는 종래의 배선 기판의 제조공정을 나타낸 도면(부분 8).
도 10은 종래의 배선 기판의 제조공정을 나타낸 도면(부분 9).
도 11은 종래의 배선 기판의 제조공정을 나타낸 도면(부분 10).
도 12는 종래의 배선 기판의 제조공정을 나타낸 도면(부분 11).
도 13은 본 발명의 제 1 실시예인 배선 기판의 단면도.
도 14는 본 발명의 제 1 실시예인 배선 기판을 제조하는 공정을 나타낸 도면(부분 1).
도 15는 본 발명의 제 1 실시예인 배선 기판을 제조하는 공정을 나타낸 도면(부분 2).
도 16은 본 발명의 제 1 실시예인 배선 기판을 제조하는 공정을 나타낸 도면(부분 3).
도 17은 본 발명의 제 1 실시예인 배선 기판을 제조하는 공정을 나타낸 도면(부분 4).
도 18은 본 발명의 제 1 실시예인 배선 기판을 제조하는 공정을 나타낸 도면(부분 5).
도 19는 본 발명의 제 1 실시예인 배선 기판을 제조하는 공정을 나타낸 도면(부분 6).
도 20은 본 발명의 제 1 실시예인 배선 기판을 제조하는 공정을 나타낸 도면(부분 7).
도 21은 본 발명의 제 1 실시예인 배선 기판을 제조하는 공정을 나타낸 도면(부분 8).
도 22는 본 발명의 제 1 실시예인 배선 기판을 제조하는 공정을 나타낸 도면(부분 9).
도 23은 본 발명의 제 1 실시예인 배선 기판을 제조하는 공정을 나타낸 도면(부분 10).
도 24는 본 발명의 제 1 실시예인 배선 기판을 제조하는 공정을 나타낸 도면(부분 11).
도 25는 본 발명의 제 2 실시예인 배선 기판의 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
10, 60: 배선 기판
11, 16, 21: 절연층
11A, 16A, 21A, 46A: 상면
11B, 26A: 하면
12, 61: 패드(pad)
13, 17, 22: 비아(via)
14, 18, 23: 배선
25, 34, 39, 47A, 49A: 개구부
26~28, 63: 금속층
31A, 31B, 36A, 36B, 41A, 41B: 시드층(seed layer)
32A, 32B, 37A, 37B, 42A, 42B: Cu막
46: 금속판
47, 49: 레지스트막

Claims (19)

  1. 복수의 금속층을 포함하는 패드와 상기 패드에 접속된 비아를 포함하는 배선 기판으로서,
    상기 복수의 금속층은 상기 배선 기판으로부터 노출된 금속층과, 상기 금속층과 상기 비아 사이에 개재되어 상기 비아에 포함된 금속이 상기 금속층으로 확산하는 것을 방지하는 제 1 금속층과, 상기 제 1 금속층보다 산화되기 어렵고 상기 비아와 상기 제 1 금속층 사이에 설치되는 제 2 금속층과, 상기 배선 기판으로부터 노출된 금속층과 상기 제 1 금속층 사이에 형성되는 제 3 금속층을 가지며,
    상기 비아는 상기 제 2 금속층에 접속되어 있고,
    상기 배선 기판의 표면이 되는 절연층 내에, 상기 패드가 매설되어 있고,
    상기 배선 기판의 표면이 되는 상기 절연층의 표면에, 상기 금속층의 표면이 노출되어 있고,
    상기 패드의 측면과, 제 2 금속층의 비아 접속면이 상기 절연층에 접해 있고,
    상기 제 2 금속층의 비아 접속면이 러프닝(roughening)된 면으로 형성되어 있는 것을 특징으로 하는 배선 기판.
  2. 제 1 항에 있어서,
    상기 제 2 금속층은 Cu층, Ag층, Au층, 및 Pd층 중의 적어도 하나로부터 형성되는 것을 특징으로 하는 배선 기판.
  3. 제 1 항에 있어서,
    상기 절연층의 이면에, 상기 제 2 금속층의 비아 접속면을 노출하는 개구가 설치되어 있고, 상기 개구 내에 상기 제 2 금속층에 접속되는 비아가 설치되고, 상기 절연층의 이면에 비아와 일체로 형성된 배선이 설치되어 있는 것을 특징으로 하는 배선 기판.
  4. 제 1 항에 있어서,
    상기 금속층은 Au층, Sn층, 또는 SnAg층의 어느 하나로 이루어지는 것을 특징으로 하는 배선 기판.
  5. 제 1 항에 있어서,
    상기 제 1 금속층은 Ni층으로 이루어지는 것을 특징으로 하는 배선 기판.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 제 3 금속층은 Pd층으로 이루어지는 것을 특징으로 하는 배선 기판.
  8. 제 1 항에 있어서,
    상기 절연층은 수지로 이루어지는 것을 특징으로 하는 배선 기판.
  9. 제 1 항에 있어서,
    상기 패드, 비아 및 배선은 도금 금속으로 이루어지는 것을 특징으로 하는 배선 기판.
  10. 배선 기판을 제조하는 방법으로서,
    상기 배선 기판으로부터 노출된 금속층과, 상기 금속층 상에 설치되어 비아에 포함된 금속이 상기 금속층으로 확산하는 것을 방지하는 제 1 금속층과, 상기 제 1 금속층 상에 설치되고 상기 제 1 금속층보다 산화되기 어려운 제 2 금속층과, 상기 배선 기판으로부터 노출된 금속층과 상기 제 1 금속층 사이에 형성되는 제 3 금속층을 갖는 패드를, 지지판 상에 형성하는 패드 형성공정;
    상기 제 2 금속층을 러프닝하는 러프닝공정;
    상기 지지판 상에 상기 패드를 덮도록 절연층을 형성하는 절연층 형성공정;
    상기 절연층 내에 상기 제 2 금속층을 노출하도록 개구부를 형성하는 개구부 형성공정;
    상기 개구부 내의 상기 제 2 금속층에 접속되는 비아를 형성하는 비아 형성공정;
    상기 지지판을 제거하는 지지판 제거 공정을 포함하는 배선 기판을 제조하는 방법.
  11. 제 10 항에 있어서,
    상기 패드 형성공정은, 도금법에 의해 상기 금속층, 상기 제 3 금속층, 상기 제 1 금속층, 및 상기 제 2 금속층을 연속해서 형성하는 공정을 포함하는 것을 특징으로 하는 배선 기판을 제조하는 방법.
  12. 제 10 항에 있어서,
    상기 제 2 금속층은 Cu층, Ag층, Au층, 및 Pd층 중의 적어도 하나로부터 형성되는 것을 특징으로 하는 배선 기판을 제조하는 방법.
  13. 제 10 항에 있어서,
    상기 절연층에 상기 제 2 금속층을 노출하는 개구를 형성하고, 도금에 의해, 상기 개구 내에 상기 제 2 금속층에 접속되는 비아를 형성함과 함께, 상기 절연층의 표면에 비아와 일체로 배선을 형성하는 것을 특징으로 하는 배선 기판을 제조하는 방법.
  14. 제 10 항에 있어서,
    상기 금속층은 Au층, Sn층, 또는 SnAg층의 어느 하나로 이루어지는 것을 특징으로 하는 배선 기판을 제조하는 방법.
  15. 제 10 항에 있어서,
    상기 제 1 금속층은 Ni층으로 이루어지는 것을 특징으로 하는 배선 기판을 제조하는 방법.
  16. 삭제
  17. 제 10 항에 있어서,
    상기 제 3 금속층은 Pd층으로 이루어지는 것을 특징으로 하는 배선 기판을 제조하는 방법.
  18. 제 10 항에 있어서,
    상기 절연층은 수지로 이루어지는 것을 특징으로 하는 배선 기판을 제조하는 방법.
  19. 제 10 항에 있어서,
    상기 패드는 도금에 의해 형성되는 것을 특징으로 하는 배선 기판을 제조하는 방법.
KR1020070124500A 2006-12-04 2007-12-03 배선 기판 및 그 제조방법 KR101436035B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006327493A JP5214139B2 (ja) 2006-12-04 2006-12-04 配線基板及びその製造方法
JPJP-P-2006-00327493 2006-12-04

Publications (2)

Publication Number Publication Date
KR20080051093A KR20080051093A (ko) 2008-06-10
KR101436035B1 true KR101436035B1 (ko) 2014-09-01

Family

ID=39273240

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070124500A KR101436035B1 (ko) 2006-12-04 2007-12-03 배선 기판 및 그 제조방법

Country Status (6)

Country Link
US (1) US8476536B2 (ko)
EP (2) EP2479788B1 (ko)
JP (1) JP5214139B2 (ko)
KR (1) KR101436035B1 (ko)
CN (1) CN101198213A (ko)
TW (1) TWI407852B (ko)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080098692A (ko) * 2005-11-02 2008-11-11 이비덴 가부시키가이샤 반도체 장치용 다층 프린트 배선판 및 그 제조 방법
JP5203108B2 (ja) 2008-09-12 2013-06-05 新光電気工業株式会社 配線基板及びその製造方法
JP2010118635A (ja) * 2008-11-12 2010-05-27 Ibiden Co Ltd 多層プリント配線板
US8686300B2 (en) 2008-12-24 2014-04-01 Ibiden Co., Ltd. Printed wiring board and method for manufacturing the same
JP5561460B2 (ja) * 2009-06-03 2014-07-30 新光電気工業株式会社 配線基板および配線基板の製造方法
JP5355504B2 (ja) * 2009-07-30 2013-11-27 株式会社東芝 半導体装置の製造方法および半導体装置
JP5479073B2 (ja) * 2009-12-21 2014-04-23 新光電気工業株式会社 配線基板及びその製造方法
JP5603600B2 (ja) * 2010-01-13 2014-10-08 新光電気工業株式会社 配線基板及びその製造方法、並びに半導体パッケージ
JP5716948B2 (ja) * 2010-09-29 2015-05-13 日立化成株式会社 半導体素子搭載用パッケージ基板の製造方法
JP2013093405A (ja) * 2011-10-25 2013-05-16 Ngk Spark Plug Co Ltd 配線基板及びその製造方法
JP5800674B2 (ja) * 2011-10-25 2015-10-28 日本特殊陶業株式会社 配線基板及びその製造方法
JP5580374B2 (ja) * 2012-08-23 2014-08-27 新光電気工業株式会社 配線基板及びその製造方法
JP5315447B2 (ja) * 2012-09-03 2013-10-16 新光電気工業株式会社 配線基板及びその製造方法
KR20140030918A (ko) * 2012-09-04 2014-03-12 삼성전기주식회사 인쇄회로기판
JP5493020B2 (ja) * 2013-03-08 2014-05-14 新光電気工業株式会社 配線基板の製造方法及び半導体パッケージの製造方法
US9165878B2 (en) * 2013-03-14 2015-10-20 United Test And Assembly Center Ltd. Semiconductor packages and methods of packaging semiconductor devices
US9653419B2 (en) * 2015-04-08 2017-05-16 Intel Corporation Microelectronic substrate having embedded trace layers with integral attachment structures
US10115579B2 (en) * 2016-11-30 2018-10-30 Asm Technology Singapore Pte Ltd Method for manufacturing wafer-level semiconductor packages
TWI633822B (zh) * 2017-05-08 2018-08-21 欣興電子股份有限公司 線路板單元與其製作方法
WO2019066977A1 (en) * 2017-09-29 2019-04-04 Intel Corporation FIRST-LEVEL THIN-LEVEL INTERCONNECTIONS DEFINED BY AUTOCATALYTIC METAL FOR LITHOGRAPHIC INTERCONNECTION HOLES
CN109712897B (zh) * 2017-10-26 2020-12-18 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法、电子装置
CN111343802B (zh) * 2018-12-19 2022-02-22 庆鼎精密电子（淮安）有限公司 电路板及其制作方法
KR20210009528A (ko) * 2019-07-17 2021-01-27 삼성전기주식회사 코일 부품
KR20210142300A (ko) * 2020-05-18 2021-11-25 삼성전기주식회사 코일 부품
US20220312591A1 (en) * 2021-03-26 2022-09-29 Juniper Networks, Inc. Substrate with conductive pads and conductive layers

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005327780A (ja) * 2004-05-12 2005-11-24 Nec Corp 配線基板及びそれを用いた半導体パッケージ
WO2006009850A2 (en) * 2004-06-17 2006-01-26 Texas Instruments Incorporated Semiconductor assembly having substrate with electroplated contact pads

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5440805A (en) * 1992-03-09 1995-08-15 Rogers Corporation Method of manufacturing a multilayer circuit
US5309629A (en) * 1992-09-01 1994-05-10 Rogers Corporation Method of manufacturing a multilayer circuit board
US5274912A (en) * 1992-09-01 1994-01-04 Rogers Corporation Method of manufacturing a multilayer circuit board
DE69928518T2 (de) * 1998-02-26 2006-03-30 Ibiden Co., Ltd., Ogaki Mehrschichtige leiterplatte mit einer struktur von gefüllten kontaktlöchern
MY139405A (en) * 1998-09-28 2009-09-30 Ibiden Co Ltd Printed circuit board and method for its production
US6406991B2 (en) * 1999-12-27 2002-06-18 Hoya Corporation Method of manufacturing a contact element and a multi-layered wiring substrate, and wafer batch contact board
WO2001063991A1 (fr) * 2000-02-25 2001-08-30 Ibiden Co., Ltd. Carte a circuits imprimes multicouche et procede de production d'une carte a circuits imprimes multicouche
JP3664720B2 (ja) * 2001-10-31 2005-06-29 新光電気工業株式会社 半導体装置用多層回路基板の製造方法
JP2003179358A (ja) * 2002-10-28 2003-06-27 Ibiden Co Ltd フィルビア構造を有する多層プリント配線板
US7067918B2 (en) * 2003-03-18 2006-06-27 Ngk Spark Plug Co., Ltd. Wiring board
JP4699704B2 (ja) * 2003-03-18 2011-06-15 日本特殊陶業株式会社 配線基板
AU2003221149A1 (en) * 2003-03-25 2004-10-18 Fujitsu Limited Method for manufacturing electronic component-mounted board
KR100601485B1 (ko) * 2004-12-30 2006-07-18 삼성전기주식회사 Ｂｇａ 패키지 기판 및 그 제조방법
JP4776247B2 (ja) * 2005-02-09 2011-09-21 富士通株式会社 配線基板及びその製造方法
JP4781718B2 (ja) 2005-05-27 2011-09-28 富士重工業株式会社 バッテリ固定構造
JP2007035734A (ja) * 2005-07-25 2007-02-08 Nec Electronics Corp 半導体装置およびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005327780A (ja) * 2004-05-12 2005-11-24 Nec Corp 配線基板及びそれを用いた半導体パッケージ
WO2006009850A2 (en) * 2004-06-17 2006-01-26 Texas Instruments Incorporated Semiconductor assembly having substrate with electroplated contact pads

Also Published As

Publication number Publication date
EP2479788A3 (en) 2015-02-25
JP2008141070A (ja) 2008-06-19
EP1930946A3 (en) 2009-09-09
US8476536B2 (en) 2013-07-02
JP5214139B2 (ja) 2013-06-19
EP2479788A2 (en) 2012-07-25
TW200833201A (en) 2008-08-01
EP2479788B1 (en) 2017-05-03
EP1930946A2 (en) 2008-06-11
CN101198213A (zh) 2008-06-11
US20080149383A1 (en) 2008-06-26
TWI407852B (zh) 2013-09-01
EP1930946B1 (en) 2017-01-25
KR20080051093A (ko) 2008-06-10

Similar Documents

Publication Publication Date Title
KR101436035B1 (ko) 배선 기판 및 그 제조방법
US9119319B2 (en) Wiring board, semiconductor device, and method for manufacturing wiring board
US10892216B2 (en) Wiring substrate and semiconductor device
KR20060053087A (ko) 기판, 반도체 장치, 기판 제조 방법, 및 반도체 장치 제조방법
US20060283629A1 (en) Wiring board and method for manufacturing the same
US20110209910A1 (en) Multilayered Wiring Board and Method of Manufacturing the Same
KR20080106013A (ko) 배선 기판 및 그 제조 방법
US9960107B2 (en) Package substrate, method for fabricating the same, and package device including the package substrate
JP2017162849A (ja) 配線基板及びその製造方法
JP6092117B2 (ja) 印刷回路基板及びその製造方法
JP6600573B2 (ja) 配線基板及び半導体パッケージ
EP2899751B1 (en) Wiring board and method for manufacturing same
US8066862B2 (en) Manufacturing method of wiring board
KR101489798B1 (ko) 배선 기판
JP2009267149A (ja) 部品内蔵配線板、部品内蔵配線板の製造方法
JP2009111358A (ja) 配線基板
JP4975581B2 (ja) 配線基板及びその製造方法
US20170256470A1 (en) Wiring substrate and method for manufacturing the same
US11688669B2 (en) Wiring substrate
JP2012138632A (ja) 配線基板及びその製造方法
KR20220098528A (ko) 인쇄회로기판
KR101551177B1 (ko) 재배선층을 구비한 부품내장형 인쇄회로기판 및 이의 제조방법
JP2019179802A (ja) 印刷配線板及び印刷配線板の製造方法
JP2024011472A (ja) 配線基板
CN117956678A (zh) 电路板结构及其制作方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
FPAY Annual fee payment

Payment date: 20170804

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180730

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20190729

Year of fee payment: 6