KR101303280B1 - 반도체장치, 표시장치 및 전자장치 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

노이즈에 의해 오동작하는 일이 적고, 안정하게 동작하며, 소비전력이 적고, 특성 변동이 적은 반도체장치, 및 그 반도체장치를 가지는 표시장치, 및 그 표시장치를 가지는 전자장치를 제공한다. 출력 단자를 전원선에 접속하여, 출력 단자의 전위 변동을 억제한다. 또한, 트랜지스터의 용량에 의해, 이 트랜지스터를 온(on) 상태로 하는 게이트 전극 전위를 유지한다. 또한, 역 바이어스용 신호선에 의해, 트랜지스터의 특성 변동을 억제한다.
반도체장치, 표시장치, 출력 단자, 입력 단자, 트랜지스터, 역 바이어스

Description

반도체장치, 표시장치 및 전자장치{Semiconductor device, display device, and electronic device}
도 1(A)∼도 1(C)는 본 발명의 시프트 레지스터 회로 및 그의 타이밍 차트를 나타낸 도면.
도 2(A)∼도 2(C)는 본 발명의 시프트 레지스터 회로를 나타낸 도면.
도 3(A)∼도 3(C)는 본 발명의 시프트 레지스터 회로를 나타낸 도면.
도 4는 본 발명의 시프트 레지스터 회로의 타이밍 차트를 나타낸 도면.
도 5(A)∼도 5(C)는 본 발명의 시프트 레지스터 회로를 나타낸 도면.
도 6은 본 발명의 시프트 레지스터 회로의 타이밍 차트를 나타낸 도면.
도 7(A)∼도 7(C)는 본 발명의 시프트 레지스터 회로 및 그의 타이밍 차트를 나타낸 도면. .
도 8(A)∼도 8(C)는 본 발명의 시프트 레지스터 회로를 나타낸 도면.
도 9(A)∼도 9(D)는 본 발명의 역 바이어스 회로를 나타낸 도면.
도 10(A)∼도 10(H)는 본 발명의 역 바이어스 회로를 나타낸 도면.
도 11(A)∼도 11(C)는 본 발명의 시프트 레지스터 회로를 나타낸 도면.
도 12는 본 발명의 시프트 레지스터 회로의 타이밍 차트를 나타낸 도면.
도 13(A)∼도 13(C)는 본 발명의 시프트 레지스터 회로 및 그의 타이밍 차트를 나타낸 도면.
도 14(A)∼도 14(C)는 본 발명의 시프트 레지스터 회로를 나타낸 도면.
도 15(A)∼도 15(D)는 본 발명의 역 바이어스/리셋 회로를 나타낸 도면.
도 16(A)∼도 16(H)는 본 발명의 역 바이어스/리셋 회로를 나타낸 도면.
도 17은 본 발명의 시프트 레지스터 회로의 상면도.
도 18은 본 발명의 시프트 레지스터 회로의 단면도.
도 19는 본 발명의 시프트 레지스터 회로의 상면도.
도 20은 본 발명의 시프트 레지스터 회로의 상면도.
도 21은 본 발명의 시프트 레지스터 회로의 상면도.
도 22(A) 및 도 22(B)는 본 발명의 시프트 레지스터 회로의 단면도.
도 23은 본 발명의 시프트 레지스터 회로의 상면도.
도 24(A) 및 도 24(B)는 본 발명의 시프트 레지스터 회로의 단면도.
도 25는 본 발명의 시프트 레지스터 회로의 상면도.
도 26은 본 발명의 시프트 레지스터 회로의 상면도.
도 27(A) 및 도 27(B)는 본 발명의 시프트 레지스터 회로의 단면도.
도 28은 본 발명의 시프트 레지스터 회로의 상면도.
도 29(A) 및 도 29(B)는 본 발명의 시프트 레지스터 회로의 단면도.
도 30은 본 발명의 시프트 레지스터 회로의 상면도.
도 31(A)∼도 31(E)는 본 발명의 시프트 레지스터 회로를 사용한 표시 패널을 나타낸 도면.
도 32는 본 발명의 시프트 레지스터 회로를 사용한 표시장치를 나타낸 도면.
도 33은 본 발명의 시프트 레지스터 회로를 사용한 표시장치를 나타낸 도면.
도 34(A)∼도 34(H)는 본 발명의 시프트 레지스터 회로를 사용한 전자장치를 나타낸 도면.
도 35(A)∼도 35(F)는 본 발명의 시프트 레지스터 회로의 동작을 나타낸 도면.
도 36(A)∼도 36(D)는 본 발명의 시프트 레지스터 회로를 나타낸 도면.
도 37(A) 및 도 37(B)는 종래의 시프트 레지스터 회로를 나타낸 도면.
도 38(A) 및 도 38(B)는 종래의 시프트 레지스터 회로를 나타낸 도면.
본 발명은 반도체장치, 표시장치 및 전자장치에 관한 것이다.
시프트 레지스터 회로는 펄스가 주어질 때마다 내용이 1 자릿수씩 이동하도록 동작하는 회로이다. 이 성질을 이용하여, 신호를 직렬 신호 및 병렬 신호로 상호 변환하는 회로에 시프트 레지스터가 사용된다. 신호를 직렬-병렬 변환하는 회로는 회로들을 상호 접속하는 네트워크에 주로 사용된다. 네트워크로 회로들을 상호 접속하여 신호를 전송하는 전송로의 수는 전송하고자 하는 데이터량에 비하여 적을 때가 많다. 그와 같은 경우, 보내는 측의 회로에서 병렬 신호를 직렬 신호로 변환하여 신호를 순서대로 전송로로 송출하고, 받은 측의 회로에서 순서대로 보내오는 직렬 신호를 병렬 신호로 변환함으로써, 전송로의 수가 적어도 신호를 주고 받을 수 있다.
표시장치는 외부로부터 입력되는 영상 신호에 따라 각 화소의 휘도를 제어함으로써 영상의 표시를 행한다. 여기서, 외부로부터의 영상 신호의 전송로를 화소의 수만큼 사용하는 것은 어렵기 때문에, 영상 신호를 직렬-병렬 변환해야 하므로, 영상 신호를 표시장치에 보내는 측의 회로와, 영상 신호를 받는 측의 표시장치를 구동하는 회로 모두에 시프트 레지스터 회로가 사용된다.
상기한 시프트 레지스터 회로에는, n채널형 트랜지스터와 p채널형 트랜지스터를 조합시킨 CMOS 회로가 많이 사용되고 있다. 그러나, n채널형 트랜지스터와 p채널형 트랜지스터를 조합시킨 CMOS 회로를 동일 기판 위에 형성하기 위해서는, 서로 역의 도전형을 가지는 트랜지스터를 동일 기판 위에 형성할 필요가 있어, 어떻게 하더라도 제조 공정이 복잡하게 된다. 그 결과, 반도체장치의 비용 상승이나 수율 저하를 초래하게 된다.
따라서, 모든 트랜지스터의 극성을 동일한 형으로 한 회로(단극성 회로라고도 함)가 고안되었다. 단극성 회로는 제조 공정에서 불순물 원소를 첨가하는 공정 등의 제조 공정의 일부를 생략할 수 있게 하여, 비용 상승이나 수율 저하를 억제할 수 있다.
예를 들어, 모든 트랜지스터의 극성을 n채널형으로 한 논리 회로를 구성하는 경우를 생각할 수 있다. 이 회로는, 고전위 전원의 전위를 출력할 때, n채널형 트랜지스터의 스레시홀드에 따라, 출력 신호의 전압이 입력 신호의 전압에 비해 감쇠하게 된다는 문제가 있다. 따라서, 출력 신호의 전압을 감쇠시키지 않도록, 부트스트랩(bootstrap) 회로라고 불리는 회로가 널리 사용되고 있다. 부트스트랩 회로는, 고전위측의 전원에 접속된 트랜지스터가 온(on) 상태가 되어 채널에 전류가 흐르기 시작한 후, 출력 단자와 용량 결합한 트랜지스터의 게이트 전극을 부유 상태로 함으로써 실현된다. 이와 같이 함으로써, 출력 단자의 전위가 상승함에 따라 이 트랜지스터의 게이트 전극의 전위도 상승하고, 결국에는 고전위 전원의 전위보다 이 트랜지스터의 스레시홀드 전압분 이상 높아 짐으로써, 출력 단자의 전위를 고전위 전원의 전위와 대략 같게 할 수 있다.
그러한 부트스트랩 회로를 사용하여, 단극성이어도 출력 전위가 감쇠하지 않는 반도체장치가 실현될 수 있다. 또한, 상기 부트스트랩 회로를 사용하여 시프트 레지스터 회로를 구성할 수 있다(예를 들어, 문헌 1: 일본국 공개특허공고 2002-215118호 공보; 문헌 2: SID 2005, p.1050 "An Improved Dynamic Ratio Less Shift Register Circuit Suitable for LTPS-TFT LCD Panels").
상기 문헌 2의 종래예를 도 37(A) 및 도 37(B)에 나타낸다(부호 등은 변경됨). 도 37(A) 및 도 37(B)에 도시된 시프트 레지스터 회로에서는, 입력 신호가 Vin에 입력되면 단자(P1)의 전위가 상승하고, 신호선(V1)에 접속된 트랜지스터가 온으로 된다. 그 후, 신호선(V1)의 전위가 상승함으로써 이 트랜지스터가 부트스트랩 동작하여, 신호선(V1)의 전위가 감쇠하는 일 없이 다음 단으로 전달된다. 또한, 도 37(A)는 제4 단까지의 시프트 레지스터 회로의 회로도를 나타내고, 도 37(B)는 회로 구성의 이해를 돕기 위해, 도 37(A) 중의 점선으로 둘러싼 부분을 나타낸 것이다. 도 37(B)는 도 37(A)에 도시된 회로를 구성하는 최소 단위이고, 도 37(B)의 회로 하나가 도 37(A)에 도시된 회로의 출력 단자(OUT1∼OUT4) 중의 하나에 대응한다. 본 명세서에서는, 도 37(A)에 대한 도 37(B)와 같은 회로의 구성 단위를 단일단 회로라고 부르는 것으로 한다. 여기서, 단자(P1)와 전원선(Vss)의 접속의 온/오프를 제어하는 트랜지스터는 다음 단의 출력에 의해 온 상태가 되지만, 트랜지스터가 온 상태로 되어 있는 시간은 다음 단의 출력이 높은 전위(H 레벨)로 되어 있을 때로 한정되므로, 단자(OUT1)에 낮은 전위(L 레벨)를 출력해야 하는 기간(비선택 기간이라고도 함)의 대부분에서 단자(P1) 및 단자(OUT1)는 부유 상태가 된다. 이것은 이 이후의 단의 단자(Px) 및 단자(OUTx)에 대해서도 마찬가지이다. 따라서, 클록 신호(1) 및 클록 신호(2)에 의해 발생하는 노이즈, 또는 회로 외부로부터의 전자파에 의한 노이즈에 의해 동작 불량을 일으킨다는 문제가 있었다.
따라서, 이 문제에 관한 대책으로서, 상기 문헌 2에서는, 도 38(A) 및 도 38(B)에 도시된 구성을 사용하여 해결을 도모하고 있다. 또한, 도 38(A)는 제6 단까지의 시프트 레지스터 회로의 회로도를 나타내고, 도 38(B)는 회로 구성의 이해를 돕기 위해, 도 38(A) 중의 점선으로 둘러싼 단일단 회로를 나타낸 것이다. 도 38(A) 및 도 38(B)에 도시된 구성에서는, 단자(P1)와 그 이하의 단의 단자(Px)를 L 레벨로 리셋하는 트랜지스터가 온하는 시간이 비선택 기간의 대부분이 되도록 구성되어 있다. 이것에 의해, 비선택 기간에서, 단자(P1)와 그 이하의 단의 단자(Px)의 전위의 변동은 어느 정도 억제될 수 있다.
그러나, 도 38(A) 및 도 38(B)에 도시된 구성에서는, 비선택 기간에서, 단자(OUT1) 및 그 이하의 단의 단자(OUTx)는 부유 상태이다. 따라서, 단자(OUT)는 클록 신호(1) 및 클록 신호(2)에 의해 발생하는 노이즈, 또는 회로 외부로부터의 전자파에 의한 노이즈에 의해 동작 불량을 일으킨다는 문제가 있다. 또한, 도 38(A) 및 도 38(B)에 도시된 구성에서는, 각 단의 단자(Px)를 리셋하기 위한 트랜지스터의 게이트 전극에 접속되는 전극과, 입력 단자(Vin)와의 사이에 용량소자가 마련되어 있기 때문에, 입력 단자(Vin)를 구동하는 부하가 크다. 그 때문에, 신호파형이 변형되고, 또한, 소비전력이 크다는 문제도 있다. 또한, 각 단의 단자(Px)를 리셋하기 위한 트랜지스터는 비선택 기간의 대부분에서 온 상태이기 때문에, 게이트 전극에 걸리는 전압 스트레스의 편향이 크고, 특성이 변동하기 쉽다는 문제도 있다.
본 발명은 이와 같은 문제점을 감안하여, 노이즈에 의해 오동작하는 일이 적고 안정하게 동작하며, 소비전력이 적고, 특성 변동이 적은 반도체장치, 및 그러한 반도체장치를 가지는 표시장치, 및 그러한 표시장치를 가지는 전자장치를 제공하는 것을 과제로 한다.
본 발명에서, 표시 패널이란, 액정 소자를 사용하여 구성되는 액정 표시 패 널, 및 일렉트로루미네슨스(EL) 소자로 대표되는 발광소자를 가지는 표시 패널을 포함하는 것으로 한다. 또한, 표시장치는 상기 표시 패널과, 상기 표시 패널을 구동하는 주변 회로를 가지는 표시장치를 포함한다.
본 발명의 일 양태에 따른 반도체장치는 입력 단자, 출력 단자, 제1 단자, 제2 단자, 제3 단자, 제4 단자를 포함하고, 또한, 제1 단자의 전위를 출력 단자에 전달하는 제1 트랜지스터와, 입력 단자의 전위에 따라 제1 트랜지스터를 온 상태로 하는 정류성 소자와, 제4 단자의 전위에 따라 출력 단자와 제2 단자를 도통시켜 출력 단자의 전위를 고정하는 제2 트랜지스터와, 제4 단자의 전위에 따라 제3 단자와 제2 단자를 도통시켜 제3 단자의 전위를 고정하는 제3 트랜지스터를 가진다.
또한, 본 발명의 다른 양태에 따른 반도체장치는 입력 단자, 출력 단자, 제1 단자, 제2 단자, 제3 단자, 제4 단자, 제5 단자를 포함하고, 제1 단자의 전위를 출력 단자에 전달하는 제1 트랜지스터와, 입력 단자의 전위에 따라 제1 트랜지스터를 온 상태로 하는 정류성 소자와, 제5 단자의 전위에 따라 출력 단자와 제2 단자를 도통시켜 출력 단자의 전위를 고정하는 제2 트랜지스터와, 제4 단자의 전위에 따라 제3 단자와 제2 단자를 도통시켜 제3 단자의 전위를 고정하는 제3 트랜지스터와, 제3 단자의 전위를 반전시켜 제5 단자에 출력하는 회로를 가진다.
또한, 본 발명의 또 다른 양태에 따른 반도체장치는 입력 단자, 출력 단자, 제1 단자, 제2 단자, 제3 단자, 제4 단자, 제5 단자, 제6 단자를 포함하고, 제1 단자의 전위를 출력 단자에 전달하는 제1 트랜지스터와, 입력 단자의 전위에 따라 제1 트랜지스터를 온 상태로 하는 제1 정류성 소자와, 제4 단자의 전위에 따라 출력 단자와 제2 단자를 도통시켜 출력 단자의 전위를 고정하는 제2 트랜지스터와, 제4 단자의 전위에 따라 제3 단자와 제2 단자를 도통시켜 제3 단자의 전위를 고정하는 제3 트랜지스터와, 출력 단자의 전위에 따라 제5 단자의 전위를 상승시키는 제2 정류성 소자와, 제2 단자와 제3 단자를 도통시켜 제6 전위를 하강시키는 제4 트랜지스터를 가진다.
또한, 본 발명의 또 다른 양태에 따른 반도체장치는 입력 단자, 출력 단자, 제1 단자, 제2 단자, 제3 단자, 제4 단자, 제5 단자, 제6 단자, 제7 단자를 포함하고, 제1 단자의 전위를 출력 단자에 전달하는 제1 트랜지스터와, 입력 단자의 전위에 따라 제1 트랜지스터를 온 상태로 하는 제1 정류성 소자와, 제7 단자의 전위에 따라 출력 단자와 제2 단자를 도통시켜 출력 단자의 전위를 고정하는 제2 트랜지스터와, 제4 단자의 전위에 따라 제3 단자와 제2 단자를 도통시켜 제3 단자의 전위를 고정하는 제3 트랜지스터와, 출력 단자의 전위에 따라 제5 단자의 전위를 상승시키는 제2 정류성 소자와, 제3 단자의 전위에 따라 제6 단자와 제2 단자를 도통시켜 제6 전위를 하강시키는 제4 트랜지스터와, 제3 단자의 전위를 반전시켜 제7 단자에 출력하는 회로를 가진다.
또한, 본 발명의 또 다른 양태에 따른 반도체장치는 입력 단자, 출력 단자, 제1 단자, 제2 단자, 제3 단자, 제4 단자, 정류성 소자, 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터를 포함하고, 정류성 소자의 한쪽 전극은 입력 단자에 전기적으로 접속되고, 정류성 소자의 다른쪽 전극은 제3 단자에 전기적으로 접속되고, 제1 트랜지스터의 게이트 전극은 제3 단자에 전기적으로 접속되고, 제1 트랜지스터 의 소스 전극과 드레인 전극 중의 어느 한쪽은 제1 단자에 전기적으로 접속되고, 제1 트랜지스터의 소스 전극과 드레인 전극 중의 다른 쪽은 출력 단자에 전기적으로 접속되고, 제2 트랜지스터의 게이트 전극은 제4 단자에 전기적으로 접속되고, 제2 트랜지스터의 소스 전극과 드레인 전극 중의 어느 한쪽은 제2 단자에 전기적으로 접속되고, 제2 트랜지스터의 소스 전극과 드레인 전극 중의 다른 쪽은 출력 단자에 전기적으로 접속되고, 제3 트랜지스터의 게이트 전극은 제4 단자에 전기적으로 접속되고, 제3 트랜지스터의 소스 전극과 드레인 전극 중의 어느 한쪽은 제2 단자에 전기적으로 접속되고, 제3 트랜지스터의 소스 전극과 드레인 전극 중의 다른 쪽은 제3 단자에 전기적으로 접속된다.
또한, 본 발명의 또 다른 양태에 따른 반도체장치는 입력 단자, 출력 단자, 제1 단자, 제2 단자, 제3 단자, 제4 단자, 제5 단자, 정류성 소자, 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 전위 반전 회로를 포함하고, 정류성 소자의 한쪽 전극은 입력 단자에 전기적으로 접속되고, 정류성 소자의 다른 쪽 전극은 제3 단자에 전기적으로 접속되고, 제1 트랜지스터의 게이트 전극은 제3 단자에 전기적으로 접속되고, 제1 트랜지스터의 소스 전극과 드레인 전극 중의 어느 한쪽은 제1 단자에 전기적으로 접속되고, 제1 트랜지스터의 소스 전극과 드레인 전극 중의 다른 쪽은 출력 단자에 전기적으로 접속되고, 제2 트랜지스터의 게이트 전극은 제5 단자에 전기적으로 접속되고, 제2 트랜지스터의 소스 전극과 드레인 전극 중의 어느 한쪽은 제2 단자에 전기적으로 접속되고, 제2 트랜지스터의 소스 전극과 드레인 전극 중의 다른 쪽은 출력 단자에 전기적으로 접속되고, 제3 트랜지스터의 게이트 전극은 제4 단자에 전기적으로 접속되고, 제3 트랜지스터의 소스 전극과 드레인 전극 중의 어느 한쪽은 제2 단자에 전기적으로 접속되고, 제3 트랜지스터의 소스 전극과 드레인 전극 중의 다른 쪽은 제3 단자에 전기적으로 접속되고, 전위 반전 회로의 한쪽 전극은 제3 단자에 전기적으로 접속되고, 전위 반전 회로의 다른 쪽 전극은 제5 단자에 전기적으로 접속된다.
또한, 본 발명의 또 다른 양태에 따른 반도체장치는 입력 단자, 출력 단자, 제1 단자, 제2 단자, 제3 단자, 제4 단자, 제5 단자, 제6 단자, 제1 정류성 소자, 제2 정류성 소자, 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 제4 트랜지스터를 포함하고, 제1 정류성 소자의 한쪽 전극은 입력 단자에 전기적으로 접속되고, 제1 정류성 소자의 다른 쪽 전극은 제3 단자에 전기적으로 접속되고, 제1 트랜지스터의 게이트 전극은 제3 단자에 전기적으로 접속되고, 제1 트랜지스터의 소스 전극과 드레인 전극 중의 어느 한쪽은 제1 단자에 전기적으로 접속되고, 제1 트랜지스터의 소스 전극과 드레인 전극 중의 다른 쪽은 출력 단자에 전기적으로 접속되고, 제2 트랜지스터의 게이트 전극은 제4 단자에 전기적으로 접속되고, 제2 트랜지스터의 소스 전극과 드레인 전극 중의 어느 한쪽은 제2 단자에 전기적으로 접속되고, 제2 트랜지스터의 소스 전극과 드레인 전극 중의 다른 쪽은 출력 단자에 전기적으로 접속되고, 제3 트랜지스터의 게이트 전극은 제4 단자에 전기적으로 접속되고, 제3 트랜지스터의 소스 전극과 드레인 전극 중의 어느 한쪽은 제2 단자에 전기적으로 접속되고, 제3 트랜지스터의 소스 전극과 드레인 전극 중의 다른 쪽은 제3 단자에 전기적으로 접속되고, 제2 정류성 소자의 한쪽 전극은 출력 단자에 전기적으로 접속되고, 제2 정류성 소자의 다른 쪽 전극은 제5 단자에 전기적으로 접속되고, 제4 트랜지스터의 게이트 전극은 제3 단자에 전기적으로 접속되고, 제4 트랜지스터의 소스 전극과 드레인 전극 중의 어느 한쪽은 제2 단자에 전기적으로 접속되고, 제4 트랜지스터의 소스 전극과 드레인 전극 중의 다른 쪽은 제6 단자에 전기적으로 접속된다.
또한, 본 발명의 또 다른 양태에 따른 반도체장치는 입력 단자, 출력 단자, 제1 단자, 제2 단자, 제3 단자, 제4 단자, 제5 단자, 제6 단자, 제7 단자, 제1 정류성 소자, 제2 정류성 소자, 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 제4 트랜지스터, 전위 반전 회로를 포함하고, 제1 정류성 소자의 한쪽 전극은 입력 단자에 전기적으로 접속되고, 제1 정류성 소자의 다른 쪽 전극은 제3 단자에 전기적으로 접속되고, 제1 트랜지스터의 게이트 전극은 제3 단자에 전기적으로 접속되고, 제1 트랜지스터의 소스 전극과 드레인 전극 중의 어느 한쪽은 제1 단자에 전기적으로 접속되고, 제1 트랜지스터의 소스 전극과 드레인 전극 중의 다른 쪽은 출력 단자에 전기적으로 접속되고, 제2 트랜지스터의 게이트 전극은 제7 단자에 전기적으로 접속되고, 제2 트랜지스터의 소스 전극과 드레인 전극 중의 어느 한쪽은 제2 단자에 전기적으로 접속되고, 제2 트랜지스터의 소스 전극과 드레인 전극 중의 다른 쪽은 출력 단자에 전기적으로 접속되고, 제3 트랜지스터의 게이트 전극은 제4 단자에 전기적으로 접속되고, 제3 트랜지스터의 소스 전극과 드레인 전극 중의 어느 한쪽은 제2 단자에 전기적으로 접속되고, 제3 트랜지스터의 소스 전극과 드레인 전극 중의 다른 쪽은 제3 단자에 전기적으로 접속되고, 제2 정류성 소자의 한쪽 전 극은 출력 단자에 전기적으로 접속되고, 제2 정류성 소자의 다른 쪽 전극은 제5 단자에 전기적으로 접속되고, 제4 트랜지스터의 게이트 전극은 제3 단자에 전기적으로 접속되고, 제4 트랜지스터의 소스 전극과 드레인 전극 중의 어느 한쪽은 제2 단자에 전기적으로 접속되고, 제4 트랜지스터의 소스 전극과 드레인 전극 중의 다른 쪽은 제6 단자에 전기적으로 접속되고, 전위 반전 회로의 한쪽 전극은 제3 단자에 전기적으로 접속되고, 전위 반전 회로의 다른 쪽 전극은 제7 단자에 전기적으로 접속된다.
이상과 같은 본 발명의 구성으로 함으로써, 노이즈에 의한 오동작이 적고, 안정하게 동작하는 시프트 레지스터 회로가 제공될 수 있다.
또한, 본 발명에 따른 반도체장치에서, 정류성 소자는 다이오드 접속(diode-connected) 트랜지스터일 수도 있다. 이렇게 함으로써, 기판 위에 제조되는 소자의 종류를 삭감할 수 있으므로, 제조 공정이 간략화될 수 있다.
또한, 본 발명에 따른 반도체장치는, 제3 트랜지스터 및 제2 트랜지스터를 온 상태로 할 수 있는 신호선을 가질 수도 있다. 이렇게 함으로써, 임의의 타이밍으로 동작을 정지하고, 초기화하는 것이 가능한 시프트 레지스터 회로가 제공될 수 있다.
또한, 본 발명에 따른 반도체장치는, 제3 트랜지스터 및 제2 트랜지스터에 역 바이어스를 인가할 수 있는 신호선을 가질 수도 있다. 이렇게 함으로써, 특성 변동이 적고 안정하게 동작하는 시프트 레지스터 회로가 제공될 수 있다.
또한, 본 발명에 따른 반도체장치에서, 제1 클록 신호선과 제2 클록 신호선 에 입력되는 신호는 어느 것이나 듀티비가 50%보다 작은 것이 바람직하고, 또한, 더 바람직하게는, 제1 클록 신호선과 제2 클록 신호선 중 한쪽에 입력되는 신호가 L 레벨이 되는 기간의 중심과, 제1 클록 신호선과 제2 클록 신호선 중 다른 쪽에 입력되는 신호가 H 레벨이 되는 기간의 중심 사이의 차이가 클록 신호의 주기의 10% 범위 내일 수도 있다. 이렇게 함으로써, 출력 신호가 출력되는 간격이 각 출력 단자 사이에서 일정하게 되고, 매우 정교한 시프트 레지스터 회로가 제공될 수 있다.
또한, 본 발명에 따른 반도체장치에서, 제3 트랜지스터의 게이트 전극의 면적과 제2 트랜지스터의 게이트 전극의 면적의 평균이 제1 트랜지스터의 게이트 전극보다 큰 것이 바람직하다. 이렇게 함으로써, 츨력 단자의 전위가 안정하게 고정되어, 노이즈에 의한 오동작이 적은 시프트 레지스터 회로를 제공할 수 있다.
또한, 본 발명에 따른 반도체장치에서, 전원선과, 제1 클록 신호선과, 제2 클록 신호선이 제1 트랜지스터, 제3 트랜지스터, 제2 트랜지스터에 대하여 출력 단자의 반대측에 배치될 수도 있다. 이렇게 함으로써, 출력 단자의 전위가 안정하게 고정되어, 노이즈에 의한 오동작이 적은 시프트 레지스터 회로를 제공할 수 있다.
또한, 본 발명에 따른 반도체장치는 제1 배선층, 제2 배선층, 제3 배선층, 절연막, 층간절연막을 포함하고, 절연막은 제1 배선층과 제2 배선층 사이에 형성되고, 층간절연막은 제2 배선층과 제3 배선층 사이에 형성되며, 층간절연막은 절연막보다 두껍고, 제1 단자에 전기적으로 접속되는 전극이 적어도 제2 배선층으로 형성되고, 출력 단자에 전기적으로 접속되는 전극이 적어도 제1 배선층과 제3 배선층으 로 형성되고, 출력 단자에 전기적으로 접속되는 전극과 제1 단자에 전기적으로 접속되는 전극이 교차하는 영역에서, 출력 단자에 전기적으로 접속되는 전극이 제3 배선층으로 형성될 수 있다. 이렇게 함으로써, 출력 단자의 전위가 안정하게 고정되어, 노이즈에 의한 오동작이 적은 시프트 레지스터 회로를 제공할 수 있다.
또한, 본 발명의 일 양태에 따른 반도체장치에서는, 시프트 레지스터 회로는 화소 영역이 제공된 기판 위에 형성되어 있다. 이렇게 함으로써, 표시 패널의 제조 비용이 저감될 수 있다.
또한, 본 발명의 다른 양태에 따른 반도체장치에서는, 시프트 레지스터 회로는 화소 영역이 제공된 기판 위에 IC로서 배치되고, 기판 위의 배선에 COG(Chip On Glass) 방식으로 접속되어 있다. 이렇게 함으로써, 특성 편차가 적고 소비전력이 작은 표시 패널이 제공될 수 있다.
또한, 본 발명의 또 다른 양태에 따른 반도체장치에서는, 시프트 레지스터 회로는 화소 영역이 제공된 기판에 접속되어 있는 접속 배선 기판 위에 IC로서 배치되고, 기판 위의 배선에 TAB(Tape Automated Bonding) 방식으로 접속되어 있다. 이렇게 함으로써, 특성 편차가 적고 소비전력이 작고 신뢰성이 높은 표시 패널이 제공될 수 있다.
또한, 본 발명의 또 다른 양태에 따른 반도체장치는 제1 전극, 제2 전극, 제3 전극, 트랜지스터, 정류성 소자를 포함하고, 트랜지스터의 게이트 전극은 제2 단자에 전기적으로 접속되고, 트랜지스터의 소스 전극과 드레인 전극 중의 어느 한쪽은 제1 단자에 전기적으로 접속되고, 트랜지스터의 소스 전극과 드레인 전극 중의 다른 쪽은 제3 단자에 전기적으로 접속되고, 정류성 소자의 한쪽 전극은 제3 단자에 전기적으로 접속되고, 정류성 소자의 다른 쪽 전극은 제2 단자에 전기적으로 접속된다. 이렇게 함으로써, 특성 편차가 적고 안정하게 동작하는 표시 패널이 제공될 수 있다.
또한, 본 발명의 또 다른 양태에 따른 반도체장치는 제1 전극, 제2 전극, 제3 전극, 제4 전극, 제1 트랜지스터, 제2 트랜지스터를 포함하고, 제1 트랜지스터의 게이트 전극은 제2 단자에 전기적으로 접속되고, 제1 트랜지스터의 소스 전극과 드레인 전극 중의 어느 한쪽은 제1 단자에 전기적으로 접속되고, 제1 트랜지스터의 소스 전극과 드레인 전극 중의 다른 쪽은 제3 단자에 전기적으로 접속되고, 제2 트랜지스터의 게이트 전극은 제4 단자에 전기적으로 접속되고, 제2 트랜지스터의 소스 전극과 드레인 전극 중의 어느 한쪽은 제2 단자에 전기적으로 접속되고, 제2 트랜지스터의 소스 전극과 드레인 전극 중의 다른 쪽은 제3 단자에 전기적으로 접속된다. 이렇게 함으로써, 특성 편차가 적고 안정하게 동작하는 표시 패널이 제공될 수 있다.
또한, 본 발명의 일 양태에 따른 표시장치는 상기 반도체장치, 외부 구동회로, 접속 배선 기판을 포함하고, 표시 패널과 외부 구동회로는 하나의 접속 배선 기판으로 서로 접속되어 있다. 이렇게 함으로써, 접속 지점이 적고 신뢰성이 높은 표시장치가 제공될 수 있다.
또한, 본 발명의 다른 양태에 따른 표시장치는 상기 반도체장치, 외부 구동회로, 다수의 접속 배선 기판을 포함하고, 표시 패널과 외부 구동회로는 2개 이상 이고 드라이버 분할수 이하의 접속 배선 기판으로 서로 접속되어 있다. 이렇게 함으로써, 드라이버의 성능은 그다지 높지 않아도 좋으므로, 큰 표시 패널이라도 신뢰성이 높은 표시장치가 제공될 수 있다.
또한, 본 발명에 따른 전자장치는 상기 표시장치를 표시부로서 사용하는 전자장치이다.
또한, 본 명세서에 나타낸 스위치는 전기적 스위치이어도 좋고 기계적 스위치이어도 좋다. 전류의 흐름을 제어할 수 있는 것이라면, 어떤 타입의 스위치라도 사용될 수 있다. 트랜지스터, 다이오드(PN 다이오드, PIN 다이오드, 쇼트키 다이오드, 다이오드 접속 트랜지스터 등)이어도 좋고, 그러한 다이오드를 조합시킨 논리 회로이어도 좋다. 따라서, 스위치로서 트랜지스터를 사용하는 경우, 그 트랜지스터는 단순한 스위치로서 동작하기 때문에, 트랜지스터의 극성(도전형)은 특별히 한정되지 않는다. 그러나, 오프 전류가 적은 것이 바람직한 경우, 오프 전류가 적은 극성을 가지는 트랜지스터를 사용하는 것이 바람직하다. 오프 전류가 적은 트랜지스터로서는, LDD 영역을 가지는 트랜지스터, 멀티게이트 구조의 트랜지스터 등이 사용될 수 있다. 또한, 스위치로서 동작하는 트랜지스터의 소스 단자의 전위가 저전위측 전원(Vss, GND, O V 등)에 가까운 경우에는 n채널형 트랜지스터를 사용하는 것이 바람직하고, 반대로 소스 단자의 전위가 고전위측 전원(Vdd 등)에 가까운 상태로 동작하는 트랜지스터인 경우에는 p채널형 트랜지스터를 사용하는 것이 바람직하다. 왜냐하면, 트랜지스터의 게이트-소스 전압의 절대값을 크게 할 수 있기 때문에, 스위치로서 동작하기 쉽기 때문이다. 또한, n채널형 트랜지스터와 p채널형 트랜지스터 모두를 사용하여 CMOS형 스위치로 하여도 좋다.
또한, 표시 소자는 한정되지 않고, 예를 들어, EL 소자(유기 EL 소자, 무기 EL 소자, 또는 유기물 및 무기물을 함유하는 EL 소자), 전자 방출 소자, 액정 소자, 전자 잉크, 그레이팅 라이트 밸브(GLV), 플라즈마 디스플레이(PDP), 디지털 마이크로 미러 디바이스(DMD), 압전 세라믹 디스플레이, 탄소 나노튜브 등, 전자력(電磁力)에 의해 콘트라스트가 변화하는 표시 매체가 적용될 수 있다. 또한, EL 소자를 사용한 표시장치로서는, EL 디스플레이가 사용될 수 있고, 전자 방출 소자를 사용한 표시장치로서는, 전계 방출 디스플레이(FED)나 SED 방식 플랫 패널 디스플레이(SED: Surface-conduction Electron-emitter Display) 등이 사용될 수 있고, 액정 소자를 사용한 표시장치로서는, 액정 디스플레이가 사용될 수 있고, 전자 잉크를 사용한 표시장치로서는, 전자 페이퍼가 사용될 수 있다.
본 발명에 적용될 수 있는 트랜지스터의 종류에 한정은 없고, 적용 가능한 트랜지스터로서는, 비정질 규소와 다결정 규소로 대표되는 비(非)단결정 반도체막을 사용한 박막트랜지스터(TFT), 반도체 기판이나 SOI 기판을 사용하여 형성되는 MOS형 트랜지스터, 접합형 트랜지스터, 바이폴러 트랜지스터, 유기 반도체나 탄소 나노튜브를 사용한 트랜지스터, 그 외의 트랜지스터가 있다. 또한, 트랜지스터가 배치되어 있는 기판의 종류에 한정은 없고, 단결정 기판, SOI 기판, 유리 기판 등 위에 트랜지스터가 제공될 수도 있다.
또한, 본 발명에서, 접속되어 있다는 것은 전기적으로 접속되어 있다는 것과 같은 의미이다. 따라서, 본 발명이 개시하는 구성에서, 소정의 접속 관계에 더하 여, 전기적 접속을 가능하게 하는 다른 소자(예를 들어, 다른 소자(트랜지스터나 다이오드나 저항이나 용량 등)나 스위치 등)가 소정의 접속부들 사이에 제공될 수도 있다.
또한, 트랜지스터의 구성은 특별히 한정되지 않는다. 예를 들어, 게이트 개수가 2개 이상으로 되어 있는 멀티게이트 구조로 되어 있어도 좋고, 채널의 상하에 게이트 전극이 배치되어 있는 구조이어도 좋고, 채널 위에 게이트 전극이 배치되어 있는 구조이어도 좋고, 채널 아래에 게이트 전극이 배치되어 있는 구조이어도 좋고, 스태거 구조이어도 좋고, 역스태거 구조이어도 좋고, 또한, 채널 영역이 다수의 영역으로 나누어져 있어도 좋고, 병렬로 접속되어 있어도 좋고, 직렬로 접속되어 있어도 좋고, 채널(또는 그의 일부)에 소스 전극이나 드레인 전극이 겹쳐 있어도 좋고, LDD 영역이 있어도 좋다.
또한, 본 명세서에서, 반도체장치란, 반도체 소자(트랜지스터나 다이오드 등)를 가지는 회로를 포함하는 장치를 말하고, 또한, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반이어도 좋다. 또한, 표시장치란, 기판 위에 액정 소자나 EL 소자 등의 표시 소자를 포함하는 다수의 화소와 그들 화소를 구동시키는 주변 구동회로가 형성된 표시 패널 본체뿐만 아니라, 표시 패널에 가요성 인쇄회로(FPC)나 인쇄 배선판(PWB)이 부착된 것도 포함한다. 또한, 발광장치란, 특히 EL 소자나 FED에서 사용되는 소자 등의 자기발광형 표시 소자를 사용하고 있는 표시장치를 말한다.
또한, 본 발명에서의 트랜지스터 중, 게이트 전극이 소스 전극과 드레인 전 극 중의 어느 한쪽에 접속된 트랜지스터를 다이오드 접속(diode-connected) 트랜지스터라 표기하는 일이 있다. 본 발명에서 모든 다이오드 접속 트랜지스터는 PN 접합 다이오드, PIN 다이오드, 발광 다이오드 등의 다른 정류성 소자로 대체될 수도 있다.
이상과 같이, 본 발명을 사용함으로써, 적어도 1주기의 절반의 기간에 제2 트랜지스터에 의해 단자(OUT)를 전원선에 접속하고, 노이즈에 의한 오동작이 적고, 안정하게 동작하는 반도체장치, 및 그러한 반도체장치를 가지는 표시장치, 및 그러한 표시장치를 가지는 전자장치가 제공될 수 있다.
또한, 제3 트랜지스터의 게이트 면적과 제2 트랜지스터의 게이트 면적의 평균을 제1 트랜지스터의 게이트 면적보다 크게 함으로써, 입력 단자에 용량소자를 접속할 필요가 없기 때문에, 입력 단자의 부하를 작게 할 수 있어, 파형 변형이 적고 소비전력이 작은 반도체장치, 및 그러한 반도체장치를 가지는 표시장치, 및 그러한 표시장치를 가지는 전자장치가 제공될 수 있다.
또한, 온 상태가 되는 기간이 긴 트랜지스터의 게이트 전극에 다이오드 소자 또는 다이오드 접속 트랜지스터를 접속함으로써, 온 상태가 되는 기간이 긴 트랜지스터의 게이트 전극에 충분한 역 바이어스를 인가할 수 있으므로, 특성 편차가 적고 안정하게 동작하는 반도체장치, 및 그러한 반도체장치를 가지는 표시장치, 및 그러한 표시장치를 가지는 전자장치가 제공될 수 있다.
이하, 본 발명의 실시형태를 도면에 기초하여 설명한다. 그러나, 본 발명은 많은 다른 양태로 실시할 수 있고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명이 본 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 아래에 설명하는 본 발명의 구성에서, 동일 부분 또는 같은 기능을 가지는 부분에는 동일 부호를 다른 도면 사이에서 공통으로 사용하고, 그 반복 설명은 생략한다.
[실시형태 1]
본 실시형태에서는, 출력 단자의 전위를 비선택 기간에 고정하여, 클록 신호나 노이즈에 의한 오동작을 저감한 시프트 레지스터의 회로 구성에 대하여 설명한다. 본 발명의 시프트 레지스터의 회로 구성예를 도 1(A)∼도 1(C)에 나타낸다. 도 1(A)는 본 발명의 시프트 레지스터의 전체 회로 구성을 나타내고, 도 1(B)는 본 발명의 시프트 레지스터의 단일단(段) 회로를 나타낸 회로(10)의 구성예이다. 또한, 본 명세서에서, 단일단 회로란, 도 1(A)에 대한 도 1(B)와 같이, 회로의 출력 단자(L(1)∼L(n))와 일대일로 대응하는, 회로를 구성하는 최소 단위를 말하는 것으로 한다. 도 1(C)는 도 1(A) 및 도 1(B)에 도시된 회로의 입력 신호 파형과 내부 전극 파형 및 출력 신호 파형을 나타낸다.
도 1(A)에 도시된 회로는 스타트 펄스 단자(SP), 제1 클록 신호선(CLK1)(제1 배선이라고도 함), 제2 클록 신호선(CLK2)(제2 배선이라고도 함), 전원선(Vss), 트랜지스터(18), n개의 회로(10)(n은 2 이상의 정수), 및 회로(10)에 대응하여 배치된 출력 단자(L(k))(k는 1 이상 n 이하의 정수)를 구비한다. 도 1(B)에 도시된 회로(10)는 단자(IN, OUT, G, R, F, B, C), 트랜지스터(11, 12, 13, 15, 16, 17), 용 량소자(14), 및 단자(P)를 구비한다. 본 명세서에서, 단자는 외부에 전기적으로 접속된 회로 내의 전극이다. 여기서, 트랜지스터(11)는 정류성을 가지는 다른 소자일 수도 있고, 입력용 정류성 소자(제1 정류성 소자라고도 함)로서 사용된다. 또한, 트랜지스터(15)는 정류성을 가지는 다른 소자일 수도 있고, 리셋용 정류성 소자(제2 정류성 소자라고도 함)로서 사용된다. 또한, 트랜지스터(12)는 전달 트랜지스터(제1 트랜지스터라고도 함)로서 사용되고, 트랜지스터(13)는 내부 전압 고정 트랜지스터(제3 트랜지스터라고도 함)로서 사용되고, 트랜지스터(17)는 출력 전압 고정 트랜지스터(제2 트랜지스터라고도 함)로서 사용되고, 트랜지스터(16)는 세트용 트랜지스터(제4 트랜지스터라고도 함)로서 사용된다.
또한, k번째 단의 회로(10)의 단자(P)를 단자(P(k))라고도 한다. 또한, 본 실시형태에서는 용량소자(14)를 명기하지만, 용량소자(14)의 기능은 트랜지스터(12)의 게이트 전극과 드레인 전극(또는 소스 전극) 사이에 생기는 기생 용량에 의해서도 실현될 수 있기 때문에, 본 발명은 용량소자(14)가 독립한 전기 소자로서 형성되어 있는 경우뿐만 아니라, 용량소자(14)가 트랜지스터(12)에 부수하는 기생 용량소자인 경우도 포함한다.
도 1(B)에 도시된 회로(10)의 트랜지스터(11)의 게이트 전극은 단자(IN)에 접속되고, 트랜지스터(11)의 소스 전극과 드레인 전극 중의 어느 한쪽은 단자(IN)에 접속되고, 트랜지스터(11)의 소스 전극과 드레인 전극 중의 다른 쪽은 단자(P)에 접속되어 있다. 또한, 트랜지스터(12)의 게이트 전극은 단자(P)에 접속되고, 트랜지스터(12)의 소스 전극과 드레인 전극 중의 어느 한쪽은 단자(C)에 접속되고, 트랜지스터(12)의 소스 전극과 드레인 전극 중의 다른 쪽은 단자(OUT)에 접속되어 있다.
또한, 트랜지스터(13)의 게이트 전극은 단자(R)에 접속되고, 트랜지스터(13)의 소스 전극과 드레인 전극 중의 어느 한쪽은 단자(G)에 접속되고, 트랜지스터(13)의 소스 전극과 드레인 전극 중의 다른 쪽은 단자(P)에 접속되어 있다. 또한, 용량소자(14)의 전극들 중 한쪽 전극은 단자(P)에 접속되고, 용량소자(14)의 전극들 중 다른 쪽 전극은 단자(OUT)에 접속되어 있다.
또한, 트랜지스터(15)의 게이트 전극은 단자(OUT)에 접속되고, 트랜지스터(15)의 소스 전극과 드레인 전극 중의 어느 한쪽은 단자(OUT)에 접속되고, 트랜지스터(15)의 소스 전극과 드레인 전극 중의 다른 쪽은 단자(B)에 접속되어 있다. 또한, 트랜지스터(16)의 게이트 전극은 단자(P)에 접속되고, 트랜지스터(16)의 소스 전극과 드레인 전극 중의 어느 한쪽은 단자(G)에 접속되고, 트랜지스터(16)의 소스 전극과 드레인 전극 중의 다른 쪽은 단자(F)에 접속되어 있다. 또한, 트랜지스터(17)의 게이트 전극은 단자(R)에 접속되고, 트랜지스터(17)의 소스 전극과 드레인 전극 중의 어느 한쪽은 단자(G)에 접속되고, 트랜지스터(17)의 소스 전극과 드레인 전극 중의 다른 쪽은 단자(OUT)에 접속되어 있다.
도 1(A)에 도시된 바와 같이, 첫번째 단의 회로(10)의 단자(IN)는 스타트 펄스 단자(SP)와, 트랜지스터(18)의 게이트 전극에 접속되어 있다. 또한, 첫번째 단의 전극(SR(1))은 두번째 단의 회로(10)의 단자(B)와, 트랜지스터(18)의 소스 전극과 드레인 전극 중의 어느 한쪽에 접속되어 있다. 또한, 트랜지스터(18)의 소스 전극과 드레인 전극 중의 다른 쪽은 전원선(Vss)에 접속되어 있다. 또한, 전원선(Vss)은 모든 단의 회로(10)의 단자(G)에 접속되어 있다. 또한, 제1 클록 신호선(CLK1)은 홀수번째 단의 회로(10)의 단자(C)에 접속되고, 제2 클록 신호선(CLK2)은 짝수번째 단의 회로(10)의 단자(C)에 접속되어 있다.
다음에, 도 1(A)에 도시된 회로에서의 k번째 단의 회로(10)의 접속에 대하여 설명한다. k번째 단의 회로(10)의 단자(R)에 접속된 전극(SR(k))은 k+1번째 단의 회로(10)의 단자(B) 및 k-1번째 단의 회로(10)의 단자(F)에 접속되어 있다. 또한, k번째 단의 회로(10)의 단자(OUT)에 접속된 출력 단자(L(k))는 k+1번째 단의 회로(10)의 단자(IN)에 접속되어 있다. 여기서, 도 1(A)에 도시된 바와 같이, 첫번째 단 또는 n번쩨 단에서의 회로(10)의 접속은 그 이외의 단의 회로(10)의 접속과는 달라도 좋다. 예를 들어, n번째 단의 전극(SR(n))이 전극(SR(n-1))에 접속될 수도 있다.
여기서, 본 실시형태에서는, 회로(10)의 수(n)가 홀수인 경우를 나타내었지만, 본 발명에서 n은 짝수일 수도 있다. 또한, 본 실시형태에서는, 제1 클록 신호선(CLK1)이 홀수번째 단의 회로(10)의 단자(C)에 접속되고, 제2 클록 신호선(CLK2)이 짝수번째 단의 회로(10)의 단자(C)에 접속되어 있는 경우를 나타내었지만, 본 발명에서 CLK1과 CLK2의 접속이 반대일 수도 있다. 즉, 제1 클록 신호선(CLK1)이 짝수번째 단의 회로(10)의 단자(C)에 접속되고, 제2 클록 신호선(CLK2)이 홀수번째 단의 회로(10)의 단자(C)에 접속될 수도 있다. 또한, 본 발명에서, 클록 신호선의 수는 2개에 한정되지 않고, 2개 이상일 수도 있다. 그러한 경우, 클록 신호선에 입력되는 신호의 종류의 수(상(相)의 수)는 클록 신호선의 수와 같다. 예를 들어, 3개의 클록 신호선를 사용하는 경우, 회로(10)에 입력되는 클록 신호선의 종류의 수(상의 수)는 3인 것이 바람직하다.
다음에, 도 1(A) 및 도 1(B)에 도시된 회로의 동작에 대하여 도 1(C)를 참조하여 설명한다. 도 1(C)는 도 1(A) 및 도 1(B)에 도시된 회로에 입력하는 신호와, 내부 전극, 및 출력 신호의 파형들을 나타낸 타이밍 차트이다. 종축은 신호의 전위이고, 입력 신호 및 출력 신호는 하이 레벨(H 레벨, Vdd 레벨이라고도 기재함)의 전위이거나 로우 레벨(L 레벨, Vss 레벨이라고도 기재함)의 전위를 취하는 디지털 신호일 수도 있다. 횡축은 시간으로, 본 실시형태에서는, 시각(TO)을 기준으로 하여 입력 신호가 반복 입력된다고 설명하였다. 그러나, 본 발명은 이것에 한정되는 것은 아니고, 입력 신호를 다양하게 변화시켜 소망의 출력 신호를 얻는 경우도 포함한다.
또한, 본 실시형태에서는, 출력(주사) 신호로서 출력 단자(L(1))부터 출력 단자(OUT(n))까지 순차로 선택(주사)하는 동작에 대하여 설명한다. 이 동작은, 예를 들어, 액티브 매트릭스형 표시장치에서, 화소를 선택하는 스위치의 온/오프 상태를 제어하는 주변 구동회로에 널리 적용되고 있다. 또한, 본 실시형태에서는, 도 1(C)의 스타트 펄스 단자(SP), 제1 클록 신호선(CLK1), 및 제2 클록 신호선(CLK2)에 입력되는 신호를 총칭하여 입력 신호라고 부르기로 한다. 또한, 전원선(Vss)의 전위는 입력 신호의 L 레벨의 전위와 같은 정도로 하여 설명한다. 그러나, 본 발명에서 전원선(Vss)의 전위는 이것에 한정되는 것은 아니다.
다음에, 도 1(A)∼도 1(C)에 도시된 회로가 어떻게 동작하는지를 도 35(A)∼도 35(F)를 참조하여 개략적으로 설명한다. 도 35(A)∼도 35(F)는 시계열에 따라 도 1(B)의 회로 동작을 설명한다. 도 35(A)∼도 35(F)에서 점선으로 나타낸 트랜지스터는 오프 상태에 있는 트랜지스터를 나타내고, 실선으로 나타낸 트랜지스터는 온 상태에 있는 트랜지스터를 나타낸다. 또한, 도면 중의 화살표는 그 시점의 동작에서의 전류의 방향을 나타낸다. 또한, 도면 중의 전극 및 단자의 그 시점에서의 전위를 < >로 둘러싸 나타내고 있다. 또한, 클록 신호의 전위는 낮은 쪽의 전위를 전원선(Vss)의 전위로 하여 <Vss>로 나타내고, 높은 쪽 전위를 <Vdd>로 하여 나타낸다.
먼저, 도 35(A)를 참조하여, 전단(前段)에 의해 해당 단의 리셋 동작을 해제하는 동작에 대하여 설명한다. 여기서, 본 명세서에서는 단자(R)의 전위를 상승시켜 내부 전압 고정 트랜지스터(13) 및 출력 전압 고정 트랜지스터(17)를 온 상태로 하는 동작을 리셋 동작이라 부르기로 한다. 한편, 역으로, 단자(R)의 전위를 하강시켜 내부 전압 고정 트랜지스터(13) 및 출력 전압 고정 트랜지스터(17)를 오프 상태로 하는 동작을 세트 동작이라 부르기로 한다. 리셋 동작 중에는, 단자(P) 및 단자(OUT)의 전위가 강제적으로 <Vss>로 되기 때문에, 회로(10)를 동작시키기 위해서는 먼저 세트 동작을 행해야 한다. 전단의 단자(P)의 전위가 상승하는 타이밍에서, 전단의 세트용 트랜지스터(16)에 의해 해당 단의 단자(R)의 전위를 <Vss>로 함으로써 세트 동작을 행할 수도 있다. 도 35(A)의 상태에서, 트랜지스터(11, 12, 13, 15, 16, 17)는 모두 오프 상태이고, 초기화된 상태라고 생각해도 좋다.
다음에, 도 35(B)를 참조하여 펄스 입력 동작에 대하여 설명한다. 단자(IN)에 펄스가 입력되고, 다음에, 단자(IN)의 전위가 상승한다. 단자(IN)의 전위가 단자(P)의 전위보다 트랜지스터(11)의 스레시홀드 전압(Vth11이라고도 기재함) 이상으로 상승하면, 트랜지스터(11)가 온 상태가 된다. 그러면, 단자(P)의 전위도 상승하여, 단자(P)의 전위는 단자(IN)의 전위<Vdd>보다 Vth11만큼 낮은 전위<Vdd-│Vth11│>이 된다. 이때, 트랜지스터(11, 16)는 온 상태가 되고, 단자(OUT)의 전위는 단자(C)의 전위<Vss>와 같아진다. 또한, 단자(F)의 전위는 <Vss>가 되고, 이것에 의해, 후단의 단자(R)의 전위를 <Vss>로 한다. 즉, 해당 단의 세트용 트랜지스터(16)에 의해 후단을 세트 동작시킨다.
다음에, 도 35(C)를 참조하여 부트스트랩(bootstrap) 동작에 대하여 설명한다. 단자(P)의 전위를 상승시킨 단자(IN)는 임의의 타이밍으로 전위<Vss>로 복귀힐 수도 있다. 트랜지스터(11)는 다이오드 접속되어 있고, 단자(IN)의 전위가 <Vss>로 복귀하여도, 트랜지스터(11)가 오프 상태에 있기 때문에, 트랜지스터(11)는 단자(P)의 전위에 영향을 주지 않는다. 즉, 트랜지스터(11)는 단자(IN)의 전위 상승에 따라 단자(P)의 전위를 상승은 시키지만, 하강은 시키지 않아도 좋고, 입력용 정류성 소자로서 사용된다.
단자(P)의 전위가 상승하고, 클록 신호가 입력되고, 단자(C)의 전위가 <Vdd>가 되면, 단자(C)로부터 단자(OUT)의 방향으로 전달 트랜지스터(12)를 통해 전류가 흐르고, 단자(OUT)의 전위도 상승한다. 그때, 단자(P)와 단자(OUT)는 용량소자(14)에 의해 접속되어 있으므로, 단자(OUT)의 전위가 상승함에 따라, 단자(P)의 단자도 상승한다. 단자(P)의 전위가 상승하는 값은 단자(P)에 접속되어 있는 용량소자(14) 이외의 기생 용량소자의 용량값에 의존하지만, <Vdd+│Vth11│> 이상의 전위라면 동작에 문제는 없고, 단자(OUT)의 전위는 클록 신호의 전위와 같은 <Vdd>까지 상승한다. 따라서, 도면에서는, 이때의 단자(P)의 전위를 <Vdd+│Vth11│> 이상의 전위라는 의미에서, <Vdd+│Vth11│(위로 향하는 화살표)>로 나타내고 있다.
다음에, 도 35(D)를 참조하여, 해당 단에 의해 전단을 리셋하는 동작에 대하여 설명한다. 도 35(C)에 도시된 바와 같이, 단자(OUT)의 전위를 <Vdd>까지 상승시키면, 트랜지스터(15)가 온 상태가 되고, 그에 따라 단자(B)의 전위도 상승한다. 그리고, 단자(B)의 전위가 단자(OUT)의 전위부터 트랜지스터(15)의 스레시홀드 전압(Vth(15)라고도 표기함)만큼 낮은 전위로 된 때, 트랜지스터(15)가 오프 상태가 되기 때문에, 단자(B)의 전위의 상승은 멈추고, 단자(B)의 전위는 <Vdd-│Vth15│>이 된다. 이때, 전단의 단자(R)의 전위는 <Vdd-│Vth15│>까지 상승하므로, 전단이 리셋되고, 전단의 단자(P) 및 단자(OUT)의 전위는 <Vss>로 고정되어, 해당 단의 단자(IN)에 펄스가 입력되지 않는다.
다음에, 도 35(E)를 참조하여, 클록 신호가 Vss로 복귀하는 동작에 대하여 설명한다. 클록 신호의 전위가 <Vss>로 복귀하고, 단자(C)의 전위가 <Vss>로 복귀하면, 전달 트랜지스터(12)는 온 상태이므로, 단자(OUT)로부터 단자(C)의 방향으로 전달 트랜지스터(12)를 통해 전류가 흘러, 단자(OUT)의 전위도 <Vss>로 복귀한다. 이때, 단자(P)의 전위도 <Vdd-│Vth11│>로 복귀한다. 또한, 트랜지스터(15)는 오 프 상태이므로, 단자(OUT)의 전위가 <Vss>로 복귀하여도, 단자(B)의 전위는 <Vdd-│Vth15│>인 채이다. 즉, 트랜지스터(15)는 단자(OUT)의 전위 상승에 따라 단자(B)의 전위의 상승은 시키지만 하강은 시키지 않아도 좋고, 리셋용 정류성 소자로서 사용된다.
다음에, 도 35(F)를 참조하여, 후단에 의해 해당 단을 리셋하는 동작에 대하여 설명한다. 해당 단의 단자(OUT)의 전위 상승이 후단의 단자(IN)에 전달되면, 후단의 단자(OUT)의 전위가 상승하고, 후단의 트랜지스터(15)가 온 상태가 됨으로써, 후단의 단자(B)의 전위가 상승하고, 해당 단의 단자(R)의 전위가 <Vdd-│Vth15│>까지 상승하기 때문에, 해당 단이 리셋된다. 이때, 해당 단의 내부 전압 고정 트랜지스터(13)와 출력 전압 고정 트랜지스터(17)가 온 상태가 되고, 단자(P)와 단자(OUT)가 각각 전위 <Vss>로 고정된다. 이와 같이 하여, 후단의 동작에 의해 해당 단이 리셋됨으로써, 전달 트랜지스터(12)가 오프 상태가 되므로, 단자(OUT)와 단자(C)의 도통이 차단된다.
이 차단 상태는, 단자(R)에 접속되어 있는 소자의 누설 전류에 의해 단자(R)의 전위가 하강하고, 그에 따라, 내부 전압 고정 트랜지스터(13) 및 출력 전압 고정 트랜지스터(17)가 자연히 오프 상태가 된 때나, 또는, 전단의 리셋용 트랜지스터(16)가 온 상태가 됨에 따라 단자(R)의 전위가 <Vss>가 되어, 내부 전압 고정 트랜지스터(13) 및 출력 전압 고정 트랜지스터(17)가 강제적으로 오프 상태가 된 때(도 35(A) 참조) 종료한다. 도 35(F)의 상태로부터 도 35(A)의 상태로 될 때까지의 기간을 본 명세서에서는 비선택 기간이라고 부르고, 이 비선택 기간에 얼마나 단자(P) 및 단자(OUT)의 전위를 안정시켜 <Vss>로 할지가 중요하다. 즉, 게이트 전극이 단자(R)에 접속된 트랜지스터의 오프 상태를 얼마나 유지할지가 중요하다.
또한, 본 발명의 시프트 레지스터 회로의 단일단 회로는 출력 전압 고정 트랜지스터를 가지고 있어, 전달 트랜지스터가 오프 상태일 때, 출력 단자가 부유 상태로 되는 것을 방지하여, 전원선과 도통시키는 것을 특징으로 한다. 따라서, 단자(R)를 어떻게 리셋 동작 또는 세트 동작할지는 상기한 예에 한정되지 않는다. 즉, 도 36(A) 및 도 36(C)에 도시된 구성이 단일단 회로에 사용될 수도 있다.
도 36(A)에 도시된 회로(310)는 단자(IN, OUT, R, G, C), 단자(P), 트랜지스터(311, 312, 313, 317)를 구비한다. 트랜지스터(311)의 게이트 전극은 단자(IN)에 접속되고, 트랜지스터(311)의 소스 전극과 드레인 전극 중의 어느 한쪽은 단자(IN)에 접속되고, 트랜지스터(311)의 소스 전극과 드레인 전극 중의 다른 쪽은 단자(P)에 접속되어 있다. 트랜지스터(312)의 게이트 전극은 단자(P)에 접속되고, 트랜지스터(312)의 소스 전극과 드레인 전극 중의 어느 한쪽은 단자(C)에 접속되고, 트랜지스터(312)의 소스 전극과 드레인 전극 중의 다른 쪽은 단자(OUT)에 접속되어 있다.
트랜지스터(313)의 게이트 전극은 단자(R)에 접속되고, 트랜지스터(313)의 소스 전극과 드레인 전극 중의 어느 한쪽은 단자(G)에 접속되고, 트랜지스터(313)의 소스 전극과 드레인 전극 중의 다른 쪽은 단자(P)에 접속되어 있다. 트랜지스터(317)의 게이트 전극은 단자(R)에 접속되고, 트랜지스터(317)의 소스 전극과 드레인 전극 중의 어느 한쪽은 단자(G)에 접속되고, 트랜지스터(317)의 소스 전극과 드레인 전극 중의 다른쪽은 단자(OUT)에 접속되어 있다. 또한, 트랜지스터(311)는 입력용 정류성 소자(제1 정류성 소자)로서 사용될 수도 있다.
또한, 트랜지스터(312)는 전달 트랜지스터(제1 트랜지스터)로서 사용될 수도 있고, 트랜지스터(317)는 출력 전압 고정 트랜지스터(제2 트랜지스터)로서 사용될 수도 있고, 트랜지스터(313)는 내부 전압 고정 트랜지스터(제3 트랜지스터)로서 사용될 수도 있다.
여기서, 도 36(A)에 도시된 회로의 동작에 대하여 도 36(B)를 참조하여 설명한다. 도 36(B)는 도 36(A)에 도시된 각 단자의 전위 변화를 나타낸 타이밍 차트이다. 단자(C)에 클록 신호가 입력되고, 단자(P)의 전위를 증가시키는 펄스가 단자(IN)에 입력되고, 단자(G)가 L 레벨로 고정되고, 단자(P)의 전위를 하강시키는 펄스가 단자(R)에 입력되는 경우에 대하여 설명한다.
단자(R)의 전위가 낮고, 내부 전압 고정 트랜지스터 및 출력 전압 고정 트랜지스터가 오프 상태인 채 단자(IN)에 펄스가 입력되면, 입력용 정류성 소자를 통하여 단자(P)의 전위가 상승하여, 전달 트랜지스터가 온 상태가 된다. 그 후, 단자(C)의 전위가 상승하면, 전달 트랜지스터가 부트스트랩 동작하고, 단자(C)의 전위가 그대로 단자(OUT)에 전달된다. 그 후, 단자(R)의 전위가 상승하면, 내부 전압 고정 트랜지스터 및 출력 전압 고정 트랜지스터가 온 상태가 되므로, 단자(P) 및 단자(OUT)는 L레벨로 고정된다. 그러나, 본 발명의 회로(310)에 입력되는 신호의 파형은 이것에 한정되는 것은 아니다.
이와 같이 하여, 본 발명에 따른 회로(310)에서는, 단자(C)에 입력되는 신호 가 단자(R)의 전위가 낮은 기간에만 단자(OUT)에 전달될 수 있다. 또한, 단자(R)의 전위가 높은 기간에는, 단자(P) 및 단자(OUT)가 L 레벨로 고정될 수 있다.
도 36(C)에 도시된 회로(320)는 단자(IN, OUT, R, G, C), 단자(P, Q), 트랜지스터(321, 322, 323, 327a), 인버터(327b), 용량소자(324)를 구비한다. 또한, 용량소자(324)는 도 36(A)와 같이 접속되지 않아도 좋다. 트랜지스터(321)의 게이트 전극은 단자(IN)에 접속되고, 트랜지스터(321)의 소스 전극과 드레인 전극 중의 어느 한쪽은 단자(IN)에 접속되고, 트랜지스터(321)의 소스 전극과 드레인 전극 중의 다른 쪽은 단자(P)에 접속되어 있다.
트랜지스터(322)의 게이트 전극은 단자(P)에 접속되고, 트랜지스터(322)의 소스 전극과 드레인 전극 중의 어느 한쪽은 단자(C)에 접속되고, 트랜지스터(322)의 소스 전극과 드레인 전극 중의 다른 쪽은 단자(OUT)에 접속되어 있다. 트랜지스터(323)의 게이트 전극은 단자(R)에 접속되고, 트랜지스터(323)의 소스 전극과 드레인 전극 중의 어느 한쪽은 단자(G)에 접속되고, 트랜지스터(327)의 소스 전극과 드레인 전극 중의 다른 쪽은 단자(P)에 접속되어 있다. 용량소자(324)의 전극들 중 한쪽 전극은 단자(P)에 접속되고, 용량소자(324)의 다른 쪽 전극은 단자(OUT)에 접속되어 있다. 트랜지스터(327a)의 게이트 전극은 단자(Q)에 접속되고, 트랜지스터(327a)의 소스 전극과 드레인 전극 중의 어느 한쪽은 단자(G)에 접속되고, 트랜지스터(327a)의 소스 전극과 드레인 전극 중의 다른 쪽은 단자(OUT)에 접속되어 있다.
인버터(327b)의 입력 전극은 단자(P)에 접속되고, 인버터(327b)의 출력 전극 은 단자(Q)에 접속되어 있다. 또한, 트랜지스터(321)는 입력용 정류성 소자(제1 정류성 소자)로서 사용될 수도 있고, 트랜지스터(322)는 전달 트랜지스터(제1 트랜지스터)로서 사용될 수도 있고, 트랜지스터(327a)는 출력 전압 고정 트랜지스터(제2 트랜지스터)로서 사용될 수도 있다. 또한, 트랜지스터(323)는 내부 전압 고정 트랜지스터(제3 트랜지스터)로서 사용될 수도 있다.
여기서, 도 36(C)에 도시된 회로의 동작에 대하여 도 36(D)를 참조하여 설명한다. 도 36(D)는 도 36(C)에 도시된 단자의 전위 변화를 나타낸 타이밍 차트이다. 단자(C)에 클록 신호가 입력되고, 단자(P)의 전위를 증가시키는 펄스가 단자(IN)에 입력되고, 단자(G)가 L 레벨에 고정되고, 단자(P)의 전위를 하강시키는 펄스가 단자(R)에 입력되는 경우에 대하여 설명한다.
단자(R)의 전위가 낮고, 내부 전압 고정 트랜지스터가 오프 상태일 때, 단자(IN)에 펄스가 입력되면, 입력용 정류성 소자를 통하여 단자(P)의 전위가 상승하여, 전달 트랜지스터가 온 상태가 된다. 이때, 단자(P)의 전위가 반전되므로, 단자(Q)는 L 레벨로 된다. 따라서, 출력 전압 고정 트랜지스터는 오프 상태이다. 그후, 단자(C)의 전위가 상승하면, 전달 트랜지스터가 부트스트랩 동작하고, 단자(C)의 전위가 그대로 단자(OUT)에 전달된다. 또한, 단자(R)의 전위가 상승하면, 내부 전압 고정 트랜지스터가 온 상태가 되므로, 단자(P)는 L 레벨로 고정되고, 그 결과, 단자(Q)의 전위는 H 레벨로 되므로, 출력 전압 고정 트랜지스터가 온 상태가 되고, 단자(OUT)는 L 레벨로 고정된다. 이렇게 하여, 본 발명에 따른 회로(320)에서는, 단자(C)에 입력되는 신호가 단자(R)의 전위가 낮은 기간에만 단자(OUT)에 전 달될 수 있다. 또한, 단자(R)의 전위가 높은 기간에는, 단자(P) 및 단자(OUT)가 L 레벨로 고정될 수 있다. 그러나, 본 발명의 회로(320)에 입력하는 신호의 파형은 이것에 한정되는 것은 아니다.
다음에, 시각(TO)에서 스타트 펄스 단자(SP)에 입력되는 스타트 펄스에 대하여 도 1(A)∼도 1(C)를 참조하여 설명한다. 스타트 펄스의 펄스 폭은 임의적이지만, 제1 클록 신호선(CLK1) 및 제2 클록 신호선(CLK2)에 입력되는 신호의 주기를 Tc로 하면, 스타트 펄스의 펄스 폭은 Tc/2 이상, Tc 이하로 하는 것이 바람직하다. 이렇게 함으로써, 다이오드 접속 트랜지스터(11)를 통하여 스타트 펄스 단자(SP)에 접속되어 있는 단자(P(1))의 전위를 충분히 상승시킬 수 있고, 또한, 회로(10)의 트랜지스터(13)가 온 상태가 됨으로써, 단자(P)의 전위가 하강될 때, 단자(IN), 트랜지스터(11), 단자(P), 트랜지스터(13), 단자(G)라는 순서의 경로를 통한 정기적인 전류의 통과가 가능하지 않으므로, 소비전력이 억제되기 때문에 바람직하다.
다음에, 제1 클록 신호선(CLK1) 및 제2 클록 신호선(CLK2)에 입력되는 신호에 대하여 설명한다. 제1 클록 신호 및 제2 클록 신호가 1주기 기간 중에 H 레벨이 되는 비율(듀티비)이 50%보다 작은 것이 바람직하다. 또한, 그 신호들 중 하나가 H 레벨이 되는 기간의 중심과 다른 신호가 L 레벨이 되는 기간의 중심 사이의 차이가 주기의 10% 범위 내에 있는 것이 더 바람작하다. 이렇게 함으로써, 출력 신호가 단일 주파수로 구성되는 펄스 신호에 가까울 수 있다. 또한, 인접한 출력 단자들의 H 레벨이 일시적으로 중첩되는 것을 방지할 수 있다. 이것은, 액티브 매트릭스형 표시장치에서 화소를 선택하는 스위치의 온/오프를 제어하는 주변 구동회 로로서 본 실시형태의 시프트 레지스터 회로를 사용할 때, 다수의 행이 동시에 선택되는 것을 방지할 수 있기 때문에 유리하다.
첫번째 단의 회로(10)의 단자(P(1))의 초기 전위를 L 레벨로 하는 시각(TO)에 스타트 펄스가 입력되고, 단자(IN)의 전위가 L 레벨에서 H 레벨로 변화했을 때의 단자(P(1))의 전위의 변화에 대하여 설명한다. 여기서, 단자(R)는 L 레벨로 되어 있고, 트랜지스터(13)는 오프 상태이다. 따라서, 트랜지스터(11)는 온 상태가 되고, 단자(P(1))의 전위는 상승한다. 그리고, 단자(P(1))의 전위가 스타트 펄스의 H 레벨의 전위에 대하여 트랜지스터(11)의 스레시홀드 전압분만큼 낮은 전위까지 상승한 때, 트랜지스터(11)가 오프 상태로 되기 때문에, 여기서, 단자(P(1))의 전위의 상승은 멈춘다. 단자(P(1))의 전위는 일단 상승하면, 그 후, 단자(IN)의 전위가 강하하여 L 레벨로 복귀하였다고 하더라도, 트랜지스터(11)는 오프 상태인 채이므로, 단자(P(1))의 전위는 내려가지 않고 부유 상태가 된다.
이때, 단자(P(1))의 전위가 상승한 상태에서, 단자(C)의 전위는 L 레벨이므로, 트랜지스터(12)는 온 상태가 된다. 따라서, 단자(OUT)에는 L 레벨이 출력된다. 그 후, 단자(C)의 전위가 상승하면, 단자(OUT)의 전위도 상승한다. 또한, 단자(P(1))는 부유 상태이므로, 용량소자(14)를 통하여 단자(OUT)의 전위의 상승에 따라 단자(P(1))의 전위도 상승한다. 그리하여, 트랜지스터(12)에 의해 부트스트랩 동작함으로써, 단자(OUT)에는 단자(C)의 전위의 변화가 감쇠 없이 전달된다.
이와 같이 하여, 트랜지스터(13)가 오프 상태이고, 단자(P(1))의 전위가 높은 채 부유 상태에 있는 기간에서, 단자(C)의 전위의 변화가 그대로 단자(OUT)에 전달된다. 따라서, 출력 단자에 클록 신호를 그대로 출력하지 않은 경우에는, 어느 타이밍에서 단자(R)의 전위를 상승시켜 트랜지스터(13)를 온 상태로 하여, 단자(P(1))의 전위가 L 레벨로 된다. 그러면, 트랜지스터(12)가 오프 상태로 되므로, 단자(C)의 전위가 단자(OUT)에 그대로 전달되지 않게 된다.
단자(OUT)는 출력 단자(L(1))을 통하여 두번째 단의 회로(10)의 단자(IN)에 접속된다. 즉, 첫번째 단의 회로(10)의 출력이 스타트 펄스로서 기능하여, 두번째 단의 회로(10)가 상기한 첫번째 단의 회로(10)의 동작과 마찬가지로 동작한다.
다음에, 리셋 동작을 행하는 타이밍에 대하여 설명한다. 리셋 동작을 행하는 타이밍은 임의적이지만, 단자(C)로부터 단자(OUT)로 클록 신호의 펄스를 하나만큼 전달한 시점에서 리셋 동작이 행해질 수도 있다. 구체적으로는, k+1번째 단의 단자(OUT)의 전위가 상승하는 타이밍에서, k번째 단의 리셋 동작을 행하여도 좋다. 또한, 이 경우의 회로 구성으로서, 도 1(A) 및 도 1(B)에 도시된 바와 같이, k+1번째 단의 단자(OUT)와 단자(B)를 다이오드 접속 트랜지스터(15)를 통하여 접속하고, 전극(SR(k))을 사용하여 k+1번째 단의 단자(B)와 k번째 단의 단자(R)를 접속하는 구성으로 하는 것이 바람직하다.
이 구성일 때, k번째 단의 회로(10)의 단자(OUT)에 클록 신호가 전달되고, k+1번째 단의 회로(10)의 단자(IN)에 이 클록 신호가 입력되면, k+1번째 단의 회로(10)의 단자(OUT)에는 k번째 단의 회로(10)의 출력 신호와는 다른 상을 가지는 클록 신호가 출력된다. 이때, k+1번째 단의 회로(10)의 단자(B)의 전위는 k+1번째 단의 회로(10)의 단자(OUT)의 전위가 상승하는 것과 같은 타이밍으로 상승한다. 즉, k번째 단의 회로(10)의 단자(R)의 전위가 k+1번째 단의 회로(10)의 단자(OUT)의 전위가 상승하는 것과 같은 타이밍으로 상승하여, k번째 단의 회로(10)는 리셋된다. k+1번째 단의 회로(10)의 단자(OUT)의 전위가 상승하는 타이밍에서는, k번째 단의 회로(10)는 클록 신호의 펄스를 1개 전달한 후에 L 레벨을 출력하는 상태로 되어 있기 때문에, 출력 단자의 펄스는 하나가 된다. 이와 같이 하여, 본 실시형태의 시프트 레지스터의 출력 단자는 OUT(1)로부터 순차적으로 H 레벨이 되므로, 이 시프트 레지스터는 액티브 매트릭스형 표시장치에서 화소를 선택하는 스위치의 온/오프를 제어하는 주변 구동회로로서 사용될 수 있다.
본 발명에서 리셋 동작의 타이밍은 이것에 한정되는 것은 아니고, 어떠한 타이밍으로도 리셋 동작을 행할 수 있다. 예를 들어, 해당 단의 2개 후의 단의 출력 단자의 전위가 상승하는 타이밍에서 리셋 동작을 행하여도 좋고, 해당 단의 3개 이상 후의 단의 출력 단자의 전위가 상승하는 타이밍에서 리셋 동작을 행하여도 좋다. 이때, 리셋 동작의 타이밍을 규정하는 신호선이 해당 단으로부터 떨어질수록, 전극(SR)으로부터 도출하는 거리가 길어지게 되어, 전극(SR)에 부수하는 기생 용량의 값이 커지므로, 전극(SR)의 전위를 유지하는 점에서 유리하다.
또한, 최종 단의 리셋 동작은, 도 1(A)에 도시된 바와 같이, 전극(SR(n))과 전극(SR(n-1))을 접속함으로써, 최종 단 자체의 출력에 의해 리셋 동작을 행하도록 하여도 좋다. 이와 같이 함으로써, 도 1(C)에 도시된 바와 같이, 마지막단인 n번째 단에서도 단자(P(n)) 및 출력 단자(L(n))의 리셋(전원선(Vss)의 전위로 복귀하는 동작)이 가능하게 된다. 또한, 모든 단에 공통의 타이밍 펄스를 추가로 입력하 여 리셋 동작을 행하여도 좋고, 또는 스타트 펄스를 공통 타이밍 펄스로서 사용하여도 좋다.
다음에, k번째 단의 출력 단자(L(k))가 온 상태인 트랜지스터(12)를 통하여 클록 신호선과 도통하고 있는 기간 이외의 기간(도 1(C)에서, 단자(P(k))의 전위가 L 레벨인 기간)의 동작에 대하여 설명한다. k+1번째 단의 회로(10)에서, 단자(OUT)의 전위가 상승하면, 다이오드 접속 트랜지스터(15)는 온 상태로 되어 있기 때문에, 단자(B)의 전위는 H 레벨보다 트랜지스터(15)의 스레시홀드 전압만큼 낮은 전위까지 상승하지만, 그 후, 단자(OUT)의 전위가 강하했을 때는 트랜지스터(15)는 오프 상태가 되므로, 단자(B)의 전위는 하강하지 않는다. 즉, 전극(SR(k)의 전위는 k+1번째 단의 단자(OUT)에 의해 상승은 하지만, 강하는 하지 않는다. 따라서, k번째 단의 리셋 동작 후의 단자(R)의 전위는 H 레벨로 보유되기 때문에, 트랜지스터(13, 17)는 온 상태인 채이다. 따라서, 단자(P(k))의 전위 및 단자(OUT)의 전위는 L 레벨로 고정된다.
여기서, 리셋 동작 후의 단자(R)의 전위가 H 레벨로 유지되지 않은 경우에는, 트랜지스터(13, 17)는 오프 상태로 되기 때문에, 단자(P(k) 및 단자(OUT)는 부유 상태로 되어 버린다. 단자(P(k))는 트랜지스터(12)의 게이트 용량을 통하여 제1 클록 신호선 및 제2 클록 신호선 중의 어느 것인가에 접속되기 때문에, 단자(P(k))가 부유 상태로 되어 있으면, 단자(P(k))의 전위가 쉽게 변동된다. 또한, 단자(OUT)가 용량소자(14)를 통하여 단자(P(k))에 용량 결합되어 있기 때문에, 단자(OUT)가 부유되어 있을 때 단자(P(k))의 전위가 변동되면, 단자(OUT)의 전위도 변동된다. 또한, 출력 단자(L(k))의 전위는 클록 신호선과의 기생용량에 의해서도 변동하게 된다. 출력 단자(L(k))의 전위의 변동은 시프트 레지스터 회로를 불안정하고 오동작을 일으키므로, 단자(P) 및 단자(OUT)의 전위를 고정하기 위해 단자(R)의 전위를 H 레벨로 유지하는 것은 매우 중요하다.
또한, 단자(P) 및 단자(OUT)의 전위를 고정하기 위해 단자(R)의 전위를 H 레벨로 유지하는 기간은 스타트 펄스의 1주기의 적어도 절반인 것이 적합하다.
전극(SR) 및 단자(R)의 전위를 리셋 동작 후에도 H 레벨로 유지하기 때문에, 용량소자는 접속하지 않아도 좋다. 내부 전압 고정 트랜지스터(13) 및 출력 전압 고정 트랜지스터(17)의 게이트 전극의 면적의 평균을 전달 트랜지스터(12)의 게이트 전극의 면적보다 크게 함으로써, 전극(SR) 및 단자(R)의 전위를 리셋 동작 후에도 H 레벨로 유지할 수 있다. 또한, 전극(SR)을 k번째 단의 단자(R)로부터 인출하는 길이를 k번째 단의 회로(10)와 k+1번째 단의 회로(10) 사이의 피치보다 길게 함으로써, 전극(SR)에 부수하는 기생 용량의 값을 크게 함으로써, 전극(SR) 및 단자(R)의 전위 보유를 행하여도 좋다. 물론, 전극(SR)과 전원선(Vss) 또는 스타트 펄스 단자(SP)와의 사이에 용량소자를 접속함으로써, 전극(SR) 및 단자(R)의 전위 보유를 행하여도 좋다.
상기한 바와 같이, 리셋 동작 후에도 단자(R) 및 전극(SR)의 전위를 H 레벨로 유지하는 것은 시프트 레지스터 회로의 안정 동작을 위해서는 매우 중요하지만, 한번 시프트 레지스터 회로를 동작시킨 후, 다시 스타트 펄스를 입력하고, 다시 k번째 단의 회로(10)가 동작할 때에는 트랜지스터(13, 17)는 오프 상태로 되지 않으 면 동작하지 않는다. 따라서, k번째 단의 회로(10)가 동작하기 전에, 단자(R) 및 전극(SR(k))의 전위를 L 레벨로 복귀시킬 필요가 있다. 이 동작을 본 명세서에서는 세트 동작이라고 부르기로 한다. 세트 동작을 행하는 타이밍은 임의적이지만, k번째 단의 세트 동작을 k-1번째 단의 단자(P(k-1))의 전위가 상승하는 타이밍에서 행하여도 좋다. 이 경우의 회로 구성으로서, 도 1(A) 및 도 1(B)과 같이, 게이트 전극이 단자(P(k-1))에 접속되고, 소스 전극과 드레인 전극 중의 어느 한쪽이 단자(G)에 접속되고, 소스 전극과 드레인 전극 중의 다른 쪽이 단자(F)에 접속된 트랜지스터(16)를 사용하여, 단자(F)와 전극(SR(k))을 접속하는 구성으로 하는 것이 바람직하다.
이 구성일 때, k번째 단의 단자(IN)에 펄스가 입력되기 전에, k-1번째 단의 단자(P(k-1))의 전위가 상승하므로, 이 타이밍에서 k-1번째 단의 트랜지스터(16)가 온 상태가 되고, 단자(F)의 전위가 L 레벨이 된다. 따라서, 이때, k번째 단의 단자(R)가 H 레벨을 유지하고 있는 상태에서 L 레벨로 변화하고, 트랜지스터(13, 17)는 오프 상태로 된다. 그 후, k번째 단의 단자(IN)에 k-1번째 단의 출력이 입력되어, k번째 단의 회로(10)의 동작이 시작된다.
여기서, k-1번째 단의 트랜지스터(16)의 게이트 전극은 k-1번째 단의 단자(F)가 아니라, k-1번째 단의 단자(OUT)에 접속되어 있어도 좋다. 이 경우에는, k번째 단의 단자(IN)에 k-1번째 단의 출력이 입력될 때, k번째 단의 세트 동작이 행해진다.
또한, k번째 단의 세트 동작은 k-2번째 단의 단자(P(k-2)) 및 단자(OUT)의 전위가 상승하는 타이밍에서 행하여도 좋다. 또는, k-2번째 단보다 앞의 단의 단자(P) 및 단자(OUT)의 전위가 상승하는 타이밍에서 행하여도 좋다. 전극(SR)을 통하여 보다 먼 단과 접속하면, k번째 단의 단자(R)로부터 전극(SR)을 인출하는 길이를 k번째 단의 회로(10)와 k+1번째 단의 회로(10) 사이의 피치보다 길게 하여, 전극(SR)에 부수하는 기생 용량의 값을 크게 할 수 있고, 따라서, 전극(SR) 및 단자(R)의 전위 보유를 보다 확실하게 행할 수 있다는 이점이 있다.
또한, 모든 단에 공통의 타이밍 펄스를 부가적으로 입력하여 세트 동작을 행하여도 좋고, 또는, 공통의 타이밍 펄스로서 스타트 펄스를 사용하여도 좋다. 또한, 첫번째 단의 전극(SR(1))을 전단의 단자(F)에 접속하는 대신에, 트랜지스터(18)의 소스 전극과 드레인 전극 중의 어느 한쪽에 접속하여도 좋다. 이렇게 함으로써, 스타트 펄스가 입력될 때 첫번째 단의 세트 동작이 행해진다.
다음에, 비선택 기간에 출력 단자의 전위를 고정하고, 클록 신호나 노이즈에 의한 오동작을 저감한 본 실시형태의 시프트 레지스터의 다른 회로 구성에 대하여 설명한다. 본 발명의 시프트 레지스터의 다른 회로 구성예를 도 2(A)∼도 2(C)에 나타낸다. 도 2(A)는 본 발명의 시프트 레지스터 전체의 회로 구성을 나타내고, 도 2(B)는 본 발명의 시프트 레지스터의 단일단 회로에 해당하는 회로(20)의 구성예를 나타낸다. 도 2(C)는 도 2(B)에 도시된 회로(20)를 사용한 시프트 레지스터 전체의 다른 회로 구성을 나타낸다.
도 2(A)에 도시된 회로는 스타트 펄스 단자(SP), 제1 클록 신호선(CLK1), 제2 클록 신호선(CLK2), 전원선(Vss), 트랜지스터(28), n개된 회로(10)(n은 2 이상의 정수), 및 회로(20)에 대응하여 배치된 출력 단자(L(k))(k는 1 이상 n 이하의 정수)를 구비한다.
도 2(B)에 도시된 회로(20)는 단자(IN, OUT, G, R, F, B, C, V), 트랜지스터(21, 22, 23, 25, 26, 27a, 27b, 27c), 용량소자(24), 및 단자(P)를 구비한다. 여기서, 트랜지스터(21)는 정류성을 가지는 다른 소자로 대체될 수도 있고, 입력용 정류성 소자(제1 정류성 소자라고도 기재함)로서 사용된다. 또한, 트랜지스터(25)는 정류성을 가지는 다른 소자일 수도 있고, 리셋용 정류성 소자(제2 정류성 소자라고도 기재함)로서 사용된다. 또한, 트랜지스터(22)는 전달 트랜지스터(제1 트랜지스터라고도 기재함)로서 사용되고, 트랜지스터(23)는 내부 전압 고정 트랜지스터(제3 트랜지스터라고도 기재함)로서 사용된다. 또한, 트랜지스터(27a)는 출력 전압 고정 트랜지스터(제2 트랜지스터라고도 기재함)로서 사용되고, 트랜지스터(26)는 세트용 트랜지스터(제4 트랜지스터라고도 기재함)로서 사용된다.
또한, k번째 단의 회로(20)의 단자(P)를 단자(P(k))라고도 기재한다. 또한, 본 실시형태에서는, 용량소자(24)를 명기하지만, 용량소자(24)의 기능은 트랜지스터(22)의 게이트 전극과 드레인 전극(또는 소스 전극) 사이에 형성되는 기생 용량에 의해 실현될 수도 있기 때문에, 본 발명은, 용량소자(24)가 독립한 전기 소자로서 형성되어 있는 경우뿐만 아니라, 용량소자(24)가 트랜지스터(22)에 부수하는 기생 용량소자인 경우도 포함한다. 도 2(C)에 도시된 회로는 도 2(A)에 도시된 회로에 전원선(Vdd)을 추가한 구성를 가진다.
도 2(B)에 도시된 회로(20)의 트랜지스터(21)의 게이트 전극은 단자(IN)에 접속되고, 트랜지스터(21)의 소스 전극과 드레인 전극 중의 어느 한쪽은 단자(IN)에 접속되고, 트랜지스터(21)의 소스 전극과 드레인 전극 중의 다른 쪽은 단자(P)에 접속되어 있다. 트랜지스터(22)의 게이트 전극은 단자(P)에 접속되고, 트랜지스터(22)의 소스 전극과 드레인 전극 중의 어느 한쪽은 단자(C)에 접속되고, 트랜지스터(22)의 소스 전극과 드레인 전극 중의 다른 쪽은 단자(OUT)에 접속되어 있다.
또한, 트랜지스터(23)의 게이트 전극은 단자(R)에 접속되고, 트랜지스터(23)의 소스 전극과 드레인 전극 중의 어느 한쪽은 단자(G)에 접속되고, 트랜지스터(23)의 소스 전극과 드레인 전극 중의 다른 쪽은 단자(P)에 접속되어 있다. 또한, 용량소자(24)의 전극들 중 한쪽 전극은 단자(P)에 접속되고, 용량소자(24)의 다른 쪽 전극은 단자(OUT)에 접속되어 있다.
또한, 트랜지스터(25)의 게이트 전극은 단자(OUT)에 접속되고, 트랜지스터(25)의 소스 전극과 드레인 전극 중의 어느 한쪽은 단자(OUT)에 접속되고, 트랜지스터(25)의 소스 전극과 드레인 전극 중의 다른 쪽은 단자(B)에 접속되어 있다. 또한, 트랜지스터(26)의 게이트 전극은 단자(P)에 접속되고, 트랜지스터(26)의 소스 전극과 드레인 전극 중의 어느 한쪽은 단자(G)에 접속되고, 트랜지스터(26)의 소스 전극과 드레인 전극 중의 다른 쪽은 단자(F)에 접속되어 있다.
또한, 트랜지스터(27a)의 게이트 전극은 전극(Q)에 접속되고, 트랜지스터(27a)의 소스 전극과 드레인 전극 중의 어느 한쪽은 단자(G)에 접속되고, 트랜지스터(27a)의 소스 전극과 드레인 전극 중의 다른 쪽은 단자(OUT)에 접속되어 있다. 또한, 트랜지스터(27b)의 게이트 전극은 단자(P)에 접속되고, 트랜지스터(27b)의 소스 전극과 드레인 전극 중의 어느 한쪽은 단자(G)에 접속되고, 트랜지스터(27b)의 소스 전극과 드레인 전극 중의 다른 쪽은 전극(Q)에 접속되어 있다. 또한, 트랜지스터(27c)의 게이트 전극은 단자(V)에 접속되고, 트랜지스터(27c)의 소스 전극과 드레인 전극 중의 어느 한쪽은 단자(V)에 접속되고, 트랜지스터(27c)의 소스 전극과 드레인 전극 중의 다른 쪽은 전극(Q)에 접속되어 있다.
다음에, 도 2(A)에 도시된 회로에서 k번째 단의 회로(20)의 접속에 대하여 설명한다. 도 2(A)에 도시된 회로는 단자(V)의 접속을 제외하고는 도 1(A)에 도시된 회로와 동일한 구성을 가지므로, 중복 설명은 피한다. 단자(V)는, 도 2(A)에 도시된 바와 같이, 단자(C)가 접속되어 있는 클록 신호선과는 다른 클록 신호선에 접속될 수도 있다. 또한, 도시하지 않았지만, 단자(C)가 접속되어 있는 클록 신호선과 같은 클록 신호선에 단자(V)가 접속될 수도 있다.
도 2(C)는 도 2(A)에 도시된 회로에 단자(V)를 접속하기 위한 전용의 전원선(Vdd)을 추가한 회로를 나타낸다. 도 2(C)에 도시된 바와 같이, 모든 단의 단자(V)와 전원선(Vdd)를 접속하여도 좋다. 전원선(Vdd)에 인가되는 전위는, 트랜지스터(27a, 27c)의 스레시홀드 전압의 합 이상만큼 L 레벨보다 큰 전위라면 어떤한 전위라도 좋다.
다음에, 도 2(A)∼도 2(C)에 도시된 회로의 입력 신호 및 출력 신호는 도 1(C)의 것과 동일하다. 도 2(A)∼도 2(C)의 회로와 도 1(A)∼도 1(C)의 회로와의 차이점은, 도 1(B)의 트랜지스터(17)에 의해 단자(OUT)의 전위를 L 레벨로 고정하는 기능을 트랜지스터(27a, 27b, 27c)에 의해 실현하는 점이다. 즉, 전달 트랜지스터(22)의 게이트 전극과 출력 전압 고정 트랜지스터(27a)의 게이트 전극을 반전 신호를 출력하는 회로를 통하여 서로 접속되어 있다.
도 2(B)의 회로에서, 회로가 동작하지 않고, 트랜지스터(23)에 의해 단자(P)의 전위가 L 레벨로 고정되어 있을 때는, 트랜지스터(27b)는 오프 상태이다. 여기서, 전극(Q)의 전위는 h 레벨로 되어 있기 때문에, 트랜지스터(27a)는 온 상태이다. 즉, 단자(P)가 L 레벨로 고정되어 있다면, 단자(OUT)도 L 레벨에 고정되어, 클록 신호선과의 용량 결합 등에 의해 출력 단자가 오동작하는 것이 감소된다.
회로(20)가 동작하는 경우, 단자(IN)에 펄스가 입력되고, 점(P)의 전위가 상승하므로, 트랜지스터(27b)가 온 상태가 된다. 그러면, 전극(Q)의 전위는 L 레벨에 가까워지므로, 트랜지스터(27a)는 오프 상태가 된다. 즉, 단자(P)의 전위가 상승하고, 단자(OUT)가 단자(C)와 도통할 때는, 트랜지스터(27a)는 오프 상태가 되므로, 회로(20)는 도 1(A)∼도 1(C)에 나타낸 회로(10)와 마찬가지의 동작을 실현할 수 있다.
본 실시형태에 따르면, 단자(OUT)가 L 레벨에 고정되어 있는 기간이 길다는 것이 본 발명의 시프트 레지스터의 한가지 이점이다. 즉, 단자(OUT)가 L 레벨에 장시간 고정되어 있으므로, 다른 신호선의 동작 또는 외부로부터의 노이즈에 기인한 단자(OUT)의 오동작이 감소되어, 동작 안정성이 높다. 또한, 본 발명의 시프트 레지스터에 관해서는, 단자(OUT)에 접속된 트랜지스터에 입력되는 신호의 스위칭 빈도수가 적기 때문에, 신호의 공급에 기인한 단자(OUT)의 전위의 변동이 거의 없고, 높은 동작 안정성이 달성될 수 있다.
[실시형태 2]
본 실시형태에서는, 본 발명의 시프트 레지스터 회로의 최종 단의 리셋 동작 및 모든 단의 리셋 동작에 대하여 설명한다.
실시형태 1에서 설명한 회로 구성에서는, 해당 단의 리셋 동작이 다음 단이 동작하는 타이밍에서 행해지는 것을 설명하였다. 이때, 시프트 레지스터 회로의 최종 단에는 다음 단이 존재하지 않으므로, 최종 단에는 리셋 동작의 타이밍을 규정하는 펄스가 입력되지 않게 된다. 따라서, 전극(SR(n))의 전위는 리셋 동작에 의해 H 레벨이 되는 일이 없다. 따라서, 최종 단의 단자(OUT)에는 클록 신호가 항상 출력된다.
그 점을 고려하여, 실시형태 1에서는, 전극(SR(n))이 도 1(A), 도 2(A), 도 2(C)에 도시된 바와 같이 전극(SR(n-1))에 접속되어 있다. 그리하여, 최종 단의 단자(OUT)의 출력 자체로 전극(SR(n))을 H 레벨로 함으로써 리셋 동작을 행할 수 있다. 따라서, 클록 신호선의 전위가 최종 단의 출력 단자(L(n))에 끊임없이 출력되는 것이 방지될 수 있다. 이 경우, 최종 단의 출력의 펄스 폭은 클록 신호의 출력의 펄스 폭보다 작다. 여기서, 클록 신호가 최종 단에 끊임없이 출력되고, 최종 단의 출력이 전단의 리셋 동작을 제외하고는 적극적으로 사용되지 않는 회로 구성의 경우, 최종 단의 출력 단자에 접속된 기생 용량소자를 충전 또는 방전시키기 위해 여분의 전력이 소비된다.
본 실시형태에서 설명하는 구성은 최종 단도 시프트 레지스터로서 동작시킬 수 있다는 점에서 실시형태 1에서 나타낸 구성과 다르다. 도 3(A), 도 3(B), 도 3(C) 각각은 도 1(A), 도 2(A), 도 2(C)에 도시된 구성에 최종 단의 리셋 동작에 사용하는 트랜지스터(29)를 추가한 구성을 나타내고 있다. 트랜지스터(29)의 게이트 전극은 스타트 펄스 단자(SP)에 접속되고, 트랜지스터(29)의 소스 및 드레인 전극 중의 어느 한쪽은 스타트 펄스 단자(SP)에 접속되고, 트랜지스터(29)의 소스 및 드레인 전극 중의 다른 쪽은 전극(SR(n))에 접속되어 있다.
또한, 도 3(A)∼도 3(C)에 도시된 바와 같이, 최종 단의 리셋 동작에 트랜지스터(29)가 사용되는 경우에는, 최종 단의 리셋 동작을 최종 단 자체에 의해 행하지 않아도 되고, 스타트 펄스가 입력되는 타이밍에서 리샛 동작을 행할 수 있기 때문에, 전극(SR(n))과 전극(SR(n-1))을 접속하지 않아도 된다.
도 4는 도 3(A)∼도 3(C)에 도시된 회로의 동작을 설명하기 위한 타이밍 차트이다. 도 1(C)와 다른 점은, 스타트 펄스가 입력되는 타이밍(시각 TO)에서, 최종 단의 단자(P(n))의 리셋 동작을 행하기 때문에, 최종 단의 출력 단자(L(n))도 시프트 레지스터 회로로서 동작할 수 있는 점이다. 여기서, 도 4의 타이밍 차트에서, 스타트 펄스를 입력하는 주기를 T라 하면, 주기(T) 중에 입력되는 클록 신호들의 펄스의 총수가 시프트 레지스터 회로의 단수(n)보다 큰 것이 바람직하다. 이렇게 함으로써, 최종 단의 리셋 동작을 주기(T) 중에 확실하게 행할 수 있다.
다음에, 도 5(A)∼도 5(C) 및 도 6을 참조하여, 리셋 동작을 위한 전용의 신호선을 추가한 본 발명의 시프트 레지스터 회로에 대하여 설명한다.
도 5(A), 도 5(B), 도 5(C) 각각은 도 1(A), 도 2(A), 도 2(C)에 도시된 구 성에 리셋 동작을 위한 전용의 신호선(RES)과, 이 신호선(RES)에 접속된 트랜지스터(RE(k))(k는 1 이상 n 이하의 정수)를 추가한 구성을 나타내고 있다. 트랜지스터(RE(k))의 게이트 전극은 신호선(RES)에 접속되고, 트랜지스터(RE(k))의 소스 전극과 드레인 전극 중의 어느 한쪽은 신호선(RES)에 접속되고, 트랜지스터(RE(k))의 소스 전극과 드레인 전극 중의 다른 쪽은 전극(SR(k))에 접속되어 있다.
도 5(A)∼도 5(C) 및 도 6에서는, 모든 단에 트랜지스터(SR(k))를 추가 접속함으로써, 어떤 임의의 타이밍에서도 모든 단을 리셋 동작시키고, 최종 단까지 동작시키 전에 초기 상태로 복귀할 수 있는 시프트 레지스터 회로를 나타내었지만, 본 발명이 이것에 한정되지 않고, 트랜지스터(RE(k))의 수는 임의이다. 예를 들어, 최종 단에만 트랜지스터(RE)를 마련하여도 좋고, 홀수 또는 짝수 단에만 트랜지스터(RE)를 마련하여도 좋고, 전반 또는 후반의 단에만 트랜지스터(RE)를 마련하여도 좋다. 트랜지스터(RE)의 수를 적게 하면, 그만큼 회로 규모가 작아져, 기판 위에서 회로가 차지하는 비율이 작아진다는 이점이 있다. 또한, 트랜지스터(RE)의 수를 적게 하면, 신호선(RES)을 구동하는 부하가 적어지고, 소비전력이 저감될 수 있다는 이점이 있다.
여기서, 도 6을 사용하여, 리셋 동작을 위한 전용의 신호선을 추가한 본 발명의 시프트 레지스터 회로의 동작에 대하여 설명한다. 도 6은 시각(Tr)에서, 신호선(RES)에 펄스를 입력되어 모든 단을 리셋 동작시킬 때의 입력 신호, 단자(P), 출력 단자(L)의 전위의 변화를 나타낸 타이밍 차트이다. 시각(TO)에서 스타트 펄스가 입력되면, 신호선(RES)에 펄스가 입력될 때까지는 도 1(C)와 같은 동작을 한 다. 그러나, 시각(Tr)에서 신호선(RES)에 펄스가 입력되면, 모든 단의 전극(SR)의 전위가 H 레벨이므로, 단자(P) 및 출력 단자(L)는 L 레벨로 고정된다. 여기서, 전극(SR)의 전위를 L 레벨로 하는 트랜지스터(16) 또는 트랜지스터(26)는 단자(P)의 전위가 L 레벨이 되기 때문에, 오프 상태가 된다. 따라서, 신호선(RES)에 펄스를 입력할 때, 신호선(RES)으로부터 전원선(Vss)으로 전류가 흐르는 통로가 형성되지 않는다.
이와 같이 하여, 리셋 동작을 위한 전용의 신호선을 추가한 도 5(A)∼도 5(C)에 도시된 본 발명의 시프트 레지스터 회로는, 임의의 타이밍으로 모든 단을 리셋 동작시킬 수 있고, 최종 단까지 동작시키기 전에 초기 상태로 복귀할 수 있다. 이 시프트 레지스터 회로를 표시장치의 구동회로로서 사용하는 경우, 예를 들어, 표시 영역의 일부에 배치된 화소만을 사용할 때, 시프트 레지스터 회로의 동작을 도중에 멈춤으로써, 사용하지 않는 영역의 화소를 구동하지 않게 되어, 소비전력을 저감할 수 있다는 이점이 있다.
또한, 신호선(RES)에 펄스가 입력될 때, 부유되어 있는 전극(SR)이 충전되어, 누설 전류에 의한 전극(SR)의 전위의 감소가 방지될 수 있다, 즉, 게이트 전극이 전극(SR)에 접속되어 있는 트랜지스터를 용이하게 온 상태로 유지할 수 있는 이점이 있다.
또한, 본 실시형태는 다른 실시형태와 자유롭게 조합될 수 있다.
[실시형태 3]
트랜지스터를 온 상태로 하기 위해 그의 게이트 전극과 소스 전극 사이에 전 압을 인가한다. 여기서, 트랜지스터의 게이트 전극에 전압을 계속하여 인가하면, 소스 전극 또는 드레인 전극과 게이트 전극 사이의 영역에 불순물 등에 의해 에너지 준위에 전하가 트랩되고, 트랩된 전하가 내부 전계를 형성하기 때문에, 특성의 경시 변화가 야기된다. 특히, 스레시홀드 전압의 시프팅(스레시홀드 시프트라고도 기재함)의 변화가 일어난다. 이 경시 변화는, 트랜지스터를 온 상태로 하는 극성의 전압뿐만 아니라, 역의 극성의 전압(역 바이어스라고도 기재함)도 인가함으로써, 트랩된 전하를 방전시켜, 변화의 정도가 작아진다고 알려져 있다. 스레시홀드 시프트는 소스 전극 또는 드레인 전극과 게이트 전극 사이의 영역에 결함 준위가 많고, 채널 층에 비정질 규소를 사용한 박막트랜지스터에서 특히 현저하게 보여진다. 따라서, 본 실시형태의 시프트 레지스터 회로는 채널 층에 비정질 구소를 사용한 박막트랜지스터에서 특히 유효하다. 그러나, 본 발명이 이것에 한정되는 것은 아니다.
본 실시형태에서는, 본 발명의 시프트 레지스터 회로를 구성하는 트랜지스터에 역 바이어스를 인가하는 동작에 대하여 설명한다.
먼저, 도 7(A)∼도 7(C)는, 도 1(A)∼도 1(C)에 도시된 시프트 레지스터 회로에, 트랜지스터의 특성의 경시 변화를 감소시키기 위해 역 바이어스를 인가하는 기능을 부가한 시프트 레지스터 회로를 나타낸다. 도 7(A)는 본 발명의 시프트 레지스터 회로의 전체도이고, 도 7(B)는 본 발명의 시프트 레지스터 회로의 1단분의 회로(30)를 나타내고, 도 7(C)는 본 발명의 시프트 레지스터 회로의 입력 신호와 출력 신호의 타이밍 차트이다.
도 7(B)는 도 1(B)에 도시된 회로에 트랜지스터(39a, 39b), 단자(N), 및 전극(S)을 추가한 회로를 나타낸다. 또한, 트랜지스터(31, 32, 35, 36, 37) 및 용량소자(34)는 각각 도 1(B)의 트랜지스터(11, 12, 15, 16, 17) 및 용량소자(14)에 대응하고, 접속은 도 1(B)와 동일하다. 또한, 도 7(B)의 트랜지스터(33)의 게이트 전극은 전극(S)에 접속되고, 트랜지스터(33)의 소스 전극과 드레인 전극 중의 어느 한쪽은 단자(G)에 접속되고, 트랜지스터(33)의 소스 전극과 드레인 전극 중의 다른 쪽은 단자(P)에 접속되어 있다.
또한, 트랜지스터(37)의 게이트 전극은 전극(S)에 접속되고, 트랜지스터(37)의 소스 전극과 드레인 전극 중의 어느 한쪽은 단자(G)에 접속되고, 트랜지스터(37)의 소스 전극과 드레인 전극 중의 다른 쪽은 단자(OUT)에 접속되어 있다. 또한, 트랜지스터(39a)의 게이트 전극은 전극(S)에 접속되고, 트랜지스터(39a)의 소스 전극과 드레인 전극 중의 어느 한쪽은 전극(S)에 접속되고, 트랜지스터(39a)의 소스 전극과 드레인 전극 중의 다른 쪽은 단자(N)에 접속되어 있다. 또한, 트랜지스터(39b)의 게이트 전극은 단자(N)에 접속되고, 트랜지스터(39b)의 소스 전극과 드레인 전극 중의 어느 한쪽은 전극(S)에 접속되고, 트랜지스터(39b)의 소스 전극과 드레인 전극 중의 다른 쪽은 단자(R)에 접속되어 있다.
도 7(A)는 도 1(A)에 도시된 회로에, 각 단의 회로(30)의 단자(N)에 접속된 신호선(RB)을 추가한 회로를 나타낸다. 또한, 트랜지스터(38)는 도 1(A)의 트랜지스터(18)에 대응하고, 접속도 마찬가지이다.
여기서, 도 7(C)를 사용하여, 도 7(A) 및 도 7(B)에 도시된 회로의 동작에 대하여 설명한다. 시각(TO)에서 스타트 펄스 단자(SP)에 펄스가 입력되면, 시프트 레지스터 회로를 동작하고, 출력 단자(L(1))로부터 순차적으로 출력 신호가 출력된다. 그리고, 출력 단자(L(n))까지 출력 신호가 출력될 때까지의 사이를 통상 동작 기간이라 부르기로 한다. 통상 동작 기간 중에는, 신호선(RB)에 H 레벨의 전위가 입력될 수도 있다. 이때, 트랜지스터(39b)는 온 상태이고, 트랜지스터(39a)는 오프 상태이다. 즉, 단자(R)와 전극(S)은 도통 상태이고, 단자(N)와 전극(S)은 비도통 상태이므로, 도 7(B)의 접속 상태는 도 1(B)와 같은 접속 상태가 되므로, 도 7(A)∼도 7(C)에 도시된 시프트 레지스터 회로는 도 1(A)∼도 1(C)에 도시된 시프트 레지스터 회로와 같은 동작을 한다.
다음에, 도 7(C)에 도시된 바와 같이, 도 7(A)에 도시된 시프트 레지스터 회로의 출력 단자(L(n))에 출력 신호가 출력된 후, 시각(T1)과 시각(T2) 사이에 신호선(RB)의 전위가 낮추어질 수 있다. 이 기간을 역 바이어스 인가 기간이라 부르기로 한다. 이렇게 함으로써, 도 7(B)에 도시된 트랜지스터(39b)는 오프 상태가 되고, 트랜지스터(39a)는 온 상태가 된다. 즉, 단자(R)와 전극(S)은 비도통 상태가 되고, 단자(N)와 전극(S)은 도통 상태가 되어, 전극(S)의 전위가 강하한다. 그 후, 전극(S)의 전위가 전극(N)의 전위보다 트랜지스터(39a)의 스레시홀드 전압만큼 큰 전위로 된 때, 트랜지스터(39a)는 오프 상태가 되고, 전극(S)의 전위의 강하가 멈춘다. 이때, 신호선(RB)의 전위는 전원선(Vss)의 전위보다 낮을 수도 있다. 신호선(RB)이 낮은 측의 전위가 전원선(Vss)의 전위보다 낮으면, 역 바이어스 인가 기간 중에 전극(S)의 전위를 더 낮은 전위로 할 수 있다. 이렇게 함으로써, 트랜 지스터(33, 37)의 게이트 전극에, 온 상태와는 역 극성의 전위를 인가할 수 있으므로, 트랜지스터의 스레시홀드 시프트를 작게 할 수 있는 이점이 있다.
여기서, 트랜지스터(39b)는, 통상 동작 기간 중에 단자(R)와 전극(S)을 도통시키고, 역 바이어스 인가 기간 중에는 단자(R)와 전극(S)의 도통을 차단하는 기능을 가진 트랜지스터이다. 트랜지스터(39b)를 배치하지 않고, 단자(R)와 전극(S)을 항상 도통 상태로 하는 경우에는, 회로 규모가 작아지고, 또한, 신호선(RB)에 접속되어 있는 기생 용량값이 감소하기 때문에, 소비전력이 작아진다는 이점이 있다.
또한, 도 7(B)에 도시된 바와 같이 트랜지스터(39b)를 배치하면, 신호선(RB)에 의해 단자(N)의 전위를 낮춤으로써, 전극(S)의 전위를 낮출 때, 단자(R)의 전위가 동시에 낮아지는 것을 방지할 수 있다. 여기서, 역 바이어스 인가 기간에 단자(R)와 전극(S)이 도통되고 있고, 전극(S)의 전위의 저하에 따라 단자(R)의 전위도 저하하는 경우를 생각해 볼 수 있다. 단자(R)는 전극(SR)을 통하여 전단의 회로(30)의 단자(F)에 접속되어 있기 때문에, 단자(R)의 전위가 전원선(Vss)의 전위에서 전단의 트랜지스터(36)의 스레시홀드 전압을 뺀 전위까지 감소되면, 전단의 트랜지스터(36)는 온 상태로 되어, 신호선(RB)과 전원선(Vss)을 통하여 정상 전류가 흐르게 된다. 또한, 단자(R)는 전극(SR)을 통하여 다음 단의 회로(30)의 트랜지스터(35)에도 접속되어 있기 때문에, 단자(R)의 전위가 저하하면, 다음 단의 트랜지스터(35, 32)가 온 상태로 되어, 다음 단의 클록 신호선, 트랜지스터(32), 및 트랜지스터(35)와, 해당 단의 트랜지스터(39a) 및 신호선(RB)을 통하여 정상 전류가 흐르게 되는 것도 생각할 수 있다. 따라서, 역 바이어스 인가 기간에, 단자(R)와 전극(S)을 비도통함으로써, 단자(R)의 전위가 낮아짐으로써, 단자(R)를 포함한 전류의 경로가 형성되는 것을 방지할 수 있으므로, 소비전력을 저감하면서, 충분한 역 바이어스를 트랜지스터(33, 37)에 인가할 수 있다.
또한, 본 실시형태에서는, 역 바이어스 인가 기간 중에 트랜지스터(33, 37)의 게이트 전극에 역 바이어스를 인가하는 예를 설명하였지만, 본 발명이 이것에 한정되지 않고, 어떠한 트랜지스터에도 역 바이어스를 인가할 수 있다. 그러나, 트랜지스터(33, 37)는 출력 단자(L)가 L 레벨을 출력하는 기간의 대부분의 기간에 온 상태로 되어 있고, 이와 같이 온 상태로 되어 있는 기간의 비율이 큰 트랜지스터는 스레시홀드 시프트의 정도가 크다. 따라서, 도 7(B)에 도시된 바와 같이, 트랜지스터(33, 37)의 게이트 전극에 트랜지스터(39a, 39b)를 접속하고, 역 바이어스 인가 기간을 마련함으로써, 스레시홀드 시프트의 저감을 행하는 것이 효과적이고 바람직하다.
다음에, 도 8(A)∼도 8(C)는, 도 2(A)∼도 2(C)에 도시된 시프트 레지스터 회로에, 트랜지스터의 특성의 경시 변화를 감소시키기 위해 역 바이어스를 인가하는 기능을 부가한 회로를 나타낸다. 도 8(A)는 본 발명의 시프트 레지스터 회로의 전체도이고, 도 8(B)는 본 발명의 시프트 레지스터 회로의 1단분의 회로(40)를 나타내고, 도 8(C)는 본 발명의 시프트 레지스터 회로의 다른 전체도이다.
도 8(B)는 도 2(B)에 도시된 회로에 트랜지스터(49a, 49b, 49c, 49d), 단자(N), 전극(S), 및 전극(U)을 추가한 회로를 나타낸다. 또한, 트랜지스터(41, 42, 45, 46, 47b, 47c) 및 용량소자(44)는 도 2(B)의 트랜지스터(21, 22, 25, 26, 27b, 27c) 및 용량소자(24)에 대응하고, 접속도 도 2(B)와 동일하다. 또한, 도 8(B)의 트랜지스터(43)의 게이트 전극은 전극(S)에 접속되고, 트랜지스터(43)의 소스 전극과 드레인 전극 중의 어느 한쪽은 단자(G)에 접속되고, 트랜지스터(43)의 소스 전극과 드레인 전극 중의 다른 쪽은 단자(P)에 접속되어 있다.
또한, 트랜지스터(47a)의 게이트 전극은 전극(U)에 접속되고, 트랜지스터(47a)의 소스 전극과 드레인 전극 중의 어느 한쪽은 단자(G)에 접속되고, 트랜지스터(47a)의 소스 전극과 드레인 전극 중의 다른 쪽은 단자(OUT)에 접속되어 있다. 또한, 트랜지스터(49a)의 게이트 전극은 전극(S)에 접속되고, 트랜지스터(49a)의 소스 전극과 드레인 전극 중의 어느 한쪽은 전극(S)에 접속되고, 트랜지스터(49a)의 소스 전극과 드레인 전극 중의 다른 쪽은 단자(N)에 접속되어 있다. 또한, 트랜지스터(49b)의 게이트 전극은 단자(N)에 접속되고, 트랜지스터(49b)의 소스 전극과 드레인 전극 중의 어느 한쪽은 단자(R)에 접속되고, 트랜지스터(49b)의 소스 전극과 드레인 전극 중의 다른 쪽은 전극(S)에 접속되어 있다. 또한, 트랜지스터(49c)의 게이트 전극은 전극(U)에 접속되고, 트랜지스터(49c)의 소스 전극과 드레인 전극 중의 어느 한쪽은 전극(U)에 접속되고, 트랜지스터(49c)의 소스 전극과 드레인 전극 중의 다른 쪽은 단자(N)에 접속되어 있다. 또한, 트렌지스터(49d)의 게이트 전극은 단자(N)에 접속되고, 트랜지스터(49d)의 소스 전극과 드레인 전극 중의 어느 한쪽은 전극(Q)에 접속되고, 트랜지스터(49d)의 소스 전극과 드레인 전극 중의 다른 쪽은 전극(U)에 접속되어 있다.
여기서, 도 8(A)는 도 2(A)에 도시된 회로에, 각 단의 회로(40)의 단자(N)에 접속된 신호선(RB)을 추가한 회로를 나타낸다. 또한, 트랜지스터(48)는 도 2(A)의 트랜지스터(28)에 대응하고, 접속도 마찬가지이다. 또한, 도 8(C)는 도 8(A)에 도시된 회로에 전극선(Vdd)을 추가한 회로를 나타내고, 모든 단의 회로(40)의 단자(V)에 전원선(Vd)이 접속되어 있다.
여기서, 도 8(A), 도 8(B), 도 8(C)에 도시된 회로는 도 7(C)에 도시된 타이밍 차트에 따라 동작할 수도 있다. 도 7(C)에 도시된 타이밍 차트에 따라 도 8(A), 도 8(B), 도 8(C)에 도시된 회로를 동작시키는 경우, 통상 동작 기간 중에, 신호선(RB)에는 H 레벨의 전위가 입력될 수도 있다. 이때, 트랜지스터(49b, 49d)는 온 상태이고, 트랜지스터(49a, 49c)는 오프 상태이다. 즉, 단자(R)와 전극(S) 및 단자(Q)와 전극(U)은 도통 상태이고, 단자(N)와 전극(S), 및 전극(N)과 전극(U)은 비도통 상태이므로, 도 8(B)의 접속 상태는 도 2(B)와 같은 접속 상태이기 때문에, 도 8(A)∼도 8(C)에 도시된 시프트 레지스터 회로는 도 2(A)∼도 2(C)에 도시된 시프트 레지스터 회로와 같이 동작한다.
다음에, 역 바이어스 인가 기간 중에는, 도 8(B)에 도시된 트랜지스터(49b, 49d)는 오프 상태이고, 트랜지스터(49a, 49c)는 온 상태가 된다. 즉, 단자(R)와 전극(S), 및 단자(Q)와 전극(U)은 비도통 상태가 되고, 단자(N)와 전극(S), 및 전극(N)과 전극(U)은 도통 상태가 되어, 전극(S) 및 전극(U)의 전위가 강하한다. 그 후, 전극(S) 및 전극(U)의 전위가 전극(N)의 전위보다 트랜지스터(49a, 49c)의 스레시홀드 전압만큼 큰 전위로 된 때, 트랜지스터(49a, 49c)는 오프 상태가 되고, 전극(S) 및 전극(U)의 전위의 강하는 멈춘다. 이때, 신호선(RB)의 전위는 전원 선(Vss)의 전위보다 낮을 수도 있다. 신호선(RB)의 낮은 쪽의 전위가 전원선(Vss)의 전위보다 낮으면, 역 바이어스 인가 기간 중에 전극(S) 및 전극(U)의 전위가 더욱 낮아질 수 있다. 이렇게 함으로써, 트랜지스터(43, 47a)의 게이트 전극에 온 상태의 경우와는 역극성의 전위를 인가할 수 있으므로, 트랜지스터의 스레시홀드 시프트를 작게 할 수 있는 이점이 있다.
여기서, 트랜지스터(49b, 49d)는, 통상 동작 기간 중에 단자(R)와 전극(S) 및 전극(Q)과 전극(U)을 도통 상태로 하고, 역 바이어스 인가 기간 중에는 단자(R)와 전극(S), 및 전극(Q)과 전극(U)을 비도통 상태로 하는 기능을 가진 트랜지스터이다. 트랜지스터(49b, 49d)를 배치하지 않고, 단자(R)와 전극(S), 및 전극(Q)과 전극(U)을 항상 도통 상태로 하는 경우에는, 회로 규모가 작아지고, 또한, 신호선(RB)에 접속되어 있는 기생 용량값이 감소하기 때문에, 소비전력이 작아진다는 이점이 있다.
또한, 도 8(B)에 도시된 바와 같이 트랜지스터(49b, 49d)를 배치하면, 신호선(RB)에 의해 단자(N)의 전위를 낮춤으로써, 전극(S) 및 전극(U)의 전위를 낮출 때, 단자(R) 및 전극(Q)의 전위도 동시에 감소하는 것을 방지할 수 있다.
여기서, 역 바이어스 인가 기간에 단자(R)와 전극(S)이 도통하고 있고, 전극(S)의 전위의 저하에 따라 단자(R)의 전위도 저하하는 경우를 생각할 수 있다. 단자(R)는 전극(SR)을 통하여 전단의 회로(40)의 단자(F)에 접속되어 있기 때문에, 단자(R)의 전위가 전원선(Vss)의 전위로부터 전단의 트랜지스터(46)의 스레시홀드 전압을 뺀 것 이하의 전위까지 하강한 때, 전단의 트랜지스터(46)가 온 상태로 되 어, 신호선(RB)과 전원선(Vss)을 통해 정상 전류가 흐르게 된다. 또한, 단자(R)는 전극(SR)을 통하여 다음 단의 회로(40)의 트랜지스터(45)애도 접속되어 있기 때문에, 단자(R)의 전위가 저하되면, 다음 단의 트랜지스터(45, 42)가 온 상태가 되어, 다음 단의 클록 신호선, 트랜지스터(42), 및 트랜지스터(45)와, 해당 단의 트랜지스터(49a) 및 신호선(RB)을 통하여 정상 전류가 흐른다는 것도 생각할 수 있다.
또한, 역 바이어스 인가 기간에 전극(Q)과 전극(U)이 도통하고 있고, 전극(U)의 전위의 저하에 따라 전극(Q)의 전위도 저하하는 경우를 생각할 수 있다. 전극(Q)은 트랜지스터(47b, 47c)의 소스 전극 또는 드레인 전극에 접속되어 있기 때문에, 전극(Q)의 전위가 저하하면, 트랜지스터(47b, 47c)가 온 상태가 되어, 단자(G) 및 단자(V)로부터 전극(Q), 트랜지스터(49d), 전극(U), 트랜지스터(49c), 및 단자(N)를 통하여 정상 전류가 흐르게 된다.
따라서, 역 바이어스 인가 기간에, 단자(R)와 전극(S), 및 전극(Q)과 전극(U)을 트랜지스터(49b, 49d)에 의해 비도통 상태로 됨으로써, 단자(R) 및 전극(Q)의 전위의 감소에 기인하여 단자(R) 및 전극(Q)을 포함한 전류의 경로가 형성되는 것을 방지하는 것이 가능하므로, 소비전력을 저감하면서 충분한 역 바이어스를 트랜지스터(43, 47a)에 인가할 수 있다. 또한, 트랜지스터(49b, 49d) 모두가 배치되어도 좋고, 그들 중 어느 한쪽만 배치되어도 좋고, 그들 모두 배치하지 않아도 좋다.
또한, 본 실시형태에서는, 역 바이어스 인가 기간 중에 트랜지스터(43, 47a)의 게이트 전극에 역 바이어스를 인가하는 예를 나타내었지만, 본 발명은 이것에 한정되는 것은 아니고, 트랜지스터들 중 어느 것이라도 역 바이어스를 인가하여도 좋다. 그러나, 트랜지스터(43, 47a)는 출력 단자(L)가 L 레벨을 출력하는 기간의 대부분의 기간에서 온 상태로 되어 있고, 이와 같이 온 상태로 되어 있는 기간의 비율이 큰 트랜지스터는 스레시홀드 시프트의 정도가 크다. 따라서, 도 8(B)에 도시된 바와 같이, 트랜지스터(43, 47a)의 게이트 전극에 트랜지스터(49a, 49b, 49c, 49d)를 접속하고, 역 바이어스 인가 기간을 제공함으로써, 스레시홀드 시프트의 저감을 행하는 것이 효과적이고 바람직하다.
이상에 설명한 바와 같이, 본 실시형태에서는, 역 바이어스 인가용의 트랜지스터(39a, 39b, 및 49a, 49b, 49c, 49d)를 트랜지스터(33, 37, 및 43, 47a)의 게이트 전극에 접속함으로써, 트랜지스터(33, 37, 및 43, 47a)의 스레시홀드 시프트를 저감할 수 있다. 또한, 본 실시형태에서 나타낸 회로뿐만 아니라, 임의의 회로의 임의의 트랜지스터의 게이트 전극에 도 9(A)∼도 9(D)에 도시된 회로를 접속함으로써, 해당 트랜지스터에 역 바이어스를 인가하여도 좋다. 도 9(A)∼도 9(D)에 도시된 회로에 의해, 해당 트랜지스터의 게이트 전극 이외의 해당 회로 내의 전극의 전위를 변화시키지 않으므로, 정상 전류가 흐르거나 오동작을 일으키는 일이 없이 해당 트랜지스터의 스레시홀드 시프트를 저감할 수 있다.
도 9(A)∼도 9(D)에 도시된 회로들은 신호 단자(SIG), 바이어스 단자(BIAS), 대상 단자(GATE), 차단 트랜지스터(SIG-Tr), 및 바이어스 트랜지스터(BIAS-Tr)를 각각 구비한다. 여기서, 도 9(A)∼도 9(D) 및 도 10(A)∼도 10(H)에 도시된 각 회로에서의 바이어스 트랜지스터(BIAS-Tr)는 정류성 소자로서 사용된다.
도 9(A), 도 9(B), 도 9(C), 도 9(D)에 도시된 회로에서, 차단 트랜지스터(SIG-Tr)의 게이트 전극은 바이어스 단자(BIAS)에 접속되고, 차단 트랜지스터(SIG-Tr)의 소스 전극과 드레인 전극 중의 어느 한쪽은 신호 단자(SIG)에 접속되고, 차단 트랜지스터(SIG-Tr)의 소스 전극과 드레인 전극 중의 다른 쪽은 대상 단자(GATE)에 접속되어 있다.
도 9(A) 및 도 9(D)에 도시된 회로에서, 바이어스 트랜지스터(BIAS-Tr)의 게이트 전극은 대상 단자(GATE)에 접속되고, 바이어스 트랜지스터(BIAS-Tr)의 소스 전극과 드레인 전극 중의 어느 한쪽은 대상 단자(GATE)에 접속되고, 바이어스 트랜지스터(BIAS-Tr)의 소스 전극과 드레인 전극 중의 다른 쪽은 바이어스 단자(BIAS)에 접속되어 있다.
도 9(B) 및 도 9(C)에 도시된 회로에서, 바이어스 트랜지스터(BIAS-Tr)의 게이트 전극은 바이어스 단자(BIAS)에 접속되고, 바이어스 트랜지스터(BIAS-Tr)의 소스 전극과 드레인 전극 중의 어느 한쪽은 대상 단자(GATE)에 접속되고, 바이어스 트랜지스터(BIAS-Tr)의 소스 전극과 드레인 전극 중의 다른 쪽은 바이어스 단자(BIAS)에 접속되어 있다.
대상 단자(GATE)는 역 바이어스의 인가를 행하는 트랜지스터에 접속된다. 해당 트랜지스터의 게이트 전극과 소스 전극 사이, 및 게이트 전극과 드레인 전극 사이 모두에 역 바이어스를 인가하는 것이 적절하기 때문에, 대상 단자(GATE)를 역 바이어스의 인가를 행하는 트랜지스터의 게이트 전극에 접속하는 것이 바람직하다. 그러나, 본 발명이 이것에 한정되지 않고, 대상 단자(GATE)는 역 바이어스의 인가를 행하는 트랜지스터의 소스 전극 또는 드레인 전극에 접속되어도 좋다. 그때는, 역 바이어스로서 인가되는 바어어스의 극성은 대상 단자(GATE)가 게이트 전극에 접속되는 경우의 반대일 수도 있다. 또한, 대상 단자(GATE)에 접속되는 트랜지스터의 수는 임의적이다.
신호 단자(SIG)는 해당 트랜지스터가 정상으로 동작할 때 해당 트랜지스터에 입력되는 신호선 또는 전원선에 접속된다. 바이어스 단자(BIAS)는 해당 트랜지스터에 역 바이어스를 인가할지, 신호단자(SIG)에 접속된 전극의 전위를 대상 단자(GATE)에 전달할지를 선택하는 신호선이다.
여기서, 도 9(A), 도 9(B), 도 9(C), 도 9(D)에 도시된 회로는 각각 차단 트랜지스터(SIG-Tr)의 극성과, 바이어스 트랜지스터(BIAS-Tr)의 극성에 대하여 분류된 것이다.
도 9(A) 및 도 9(B)는, 통상 동작 시는 바이어스 단자(BIAS)에 H 레벨의 전위기 인가되고, 역 바이어스 인가 시에는 바이어스 단자(BIAS)에 L 레벨의 전위가 인가되는 경우의 회로이다. 예를 들어, 이들 회로는, 역 바이어스가 인가되는 전극이 n채널형 트랜지스터의 게이트 전극일 때 사용될 수 있다.
도 9(C) 및 도 9(D)는, 통상 동작 시는 바이어스 단자(BIAS)에 L 레벨의 전위가 인가되고, 역 바이어스 인가 시에는 바이어스 단자(BIAS)에 H 레벨의 전위가 인가되는 경우의 회로이다. 예를 들어, 이들 회로는, 역 바이어스가 인가되는 전극이 p채널형 트랜지스터의 게이트 전극일 때 사용될 수 있다. 따라서, 본 실시형 태에서의 도 9(A)∼도 9(D)에 도시된 회로를 사용하여, 임의의 회로에서의 임의의 트랜지스터의 게이트 전극에, 그 회로 내의 다른 전극의 전위를 변화시키지 않고, 역 바이어스를 인가할 수 있다.
다음에, 도 9(A)∼도 9(D)에 도시된 회로에, 역 바이어스를 인가하는 대상이 되는 트랜지스터도 포함하는 경우의 회로에 대하여 도 10(A)∼도 10(H)를 참조하여 설명한다.
도 10(A)는, 도 9(A)에 도시된 회로에, 역 바이어스를 인가하는 대상이 되는 트랜지스터(AC-Tr)를 포함하는 회로를 나타낸다. 도 10(A)에 도시된 바와 같이, 도 9(A)에 도시된 회로의 대상 단자(GATE)에 트랜지스터(AC-Tr)의 게이트 전극이 접속될 수도 있다. 또한, 도 10(B)는, 도 9(A)에 도시된 회로에, 역 바이어스를 인가하는 대상이 되는 트랜지스터(AC-Tr1, AC-Tr2)를 포함하는 회로를 나타낸다. 도 10(B)에 도시된 바와 같이, 도 9(A)에 도시된 회로의 대상 단자(GATE)에 트랜지스터(AC-Tr1, AC-Tr2)의 게이트 전극이 접속될 수도 있다.
여기서, 트랜지스터(AC-Tr, AC-Tr1, AC-Tr2)는, 예를 들어, 도 7(A)∼도 7(C)의 트랜지스터(33, 37), 또는 도 8(A)∼도 8(C)의 트랜지스터(43, 47a)와 같이 전체로서 어떤 기능을 가지는 회로의 일부를 구성할 수도 있고, 역 바이어스를 인가하는 본 발명의 회로는 트랜지스터(AC-Tr, AC-Tr1, AC-Tr2)의 각 소스 전극과 각 드레인 전극 중의 하나가 접속하는 곳에 의존하지 않는다. 또한, 트랜지스터(AC-Tr, AC-Tr1, AC-Tr2)는 n채널형 트랜지스터일 수도 있다. 이렇게 함으로써, 바이어스 단자(BIAS)에 H 레벨을 입력하는 기간에는, 신호 단자(SIG)에 입력되는 신호 가 트랜지스터(AC-Tr, AC-Tr1, AC-Tr2)에 입력되고, 바이어스 단자(BIAS)에 L 레벨을 입력하는 기간에는, L 레벨에 의존하는 전위가 트랜지스터(AC-Tr, AC-Tr1, AC-Tr2)의 게이트 전극에 인가되어, 역 바이어스를 인가할 수 있다.
또한, 도 10(C)는, 도 9(B)에 도시된 회로에, 역 바이어스를 인가하는 대상이 되는 트랜지스터(AC-Tr)를 포함하는 회로를 나타낸다. 도 10(C)에 도시된 바와 같이, 도 9(B)에 도시된 회로의 대상 단자(GATE)에 트랜지스터(AC-Tr)의 게이트 전극이 접속될 수도 있다. 또한, 도 10(D)는, 도 9(B)에 도시된 회로에, 역 바이어스를 인가하는 대상이 되는 트랜지스터(AC-Tr1, AC-Tr2)를 포함하는 회로를 나타낸다. 도 10(D)에 도시된 바와 같이, 도 9(B)에 도시된 회로의 대상 단자(GATE)에 트랜지스터(AC-Tr1, AC-Tr2)의 게이트 전극이 접속될 수도 있다. 여기서, 트랜지스터(AC-Tr, AC-Tr1, AC-Tr2)는, 예를 들어, 도 7(A)∼도 7(C)의 트랜지스터(33, 37), 또는 도 8(A)∼도 8(C)의 트랜지스터(43, 47a)와 같이 전체로서 어떤 기능을 가지는 회로의 일부를 구성할 수도 있고, 역 바이어스를 인가하는 본 발명의 회로는 트랜지스터(AC-Tr, AC-Tr1, AC-Tr2)의 각 소스 전극과 각 드레인 전극 중의 하나가 접속하는 곳에 의존하지 않는다.
또한, 트랜지스터(AC-Tr, AC-Tr1, AC-Tr2)는 n채널형 트래지스터일 수도 있다. 이렇게 함으로써, 바이어스 단자(BIAS)에 H 레벨을 입력하는 기간에는, 신호 단자(SIG)에 입력되는 신호가 트랜지스터(AC-Tr, AC-Tr1, AC-Tr2)에 입력되고, 바이어스 단자(BIAS)에 L 레벨을 입력하는 기간에는, L 레벨에 의존하는 전위가 트랜지스터(AC-Tr, AC-Tr1, AC-Tr2)의 게이트 전극에 인가되어, 역 바이어스를 인가할 수 있다.
또한, 도 10(E)는, 도 9(C)에 도시된 회로에, 역 바이어스를 인가하는 대상이 되는 트랜지스터(AC-Tr)를 포함하는 회로를 나타낸다. 도 10(E)에 도시된 바와 같이, 도 9(C)에 도시된 회로의 대상 단자(GATE)에 트랜지스터(AC-Tr)의 게이트 전극이 접속될 수도 있다. 또한, 도 10(F)는, 도 9(C)에 도시된 회로에, 역 바이어스를 인가하는 대상이 되는 트랜지스터(AC-Tr1, AC-Tr2)를 포함하는 회로를 나타낸다. 도 10(F)에 도시된 바와 같이, 도 9(C)에 도시된 회로의 대상 단자(GATE)에 트랜지스터(AC-Tr1, AC-Tr2)의 게이트 전극이 접속될 수도 있다.
여기서, 트랜지스터(AC-Tr, AC-Tr1, AC-Tr2)는, 예를 들어, 도 7(A)∼도 7(C)의 트랜지스터(33, 37), 또는 도 8(A)∼도 8(C)의 트랜지스터(43, 47a)와 같이 전체로서 어떤 기능을 가지는 회로의 일부를 구성할 수도 있고, 역 바이어스를 인가하는 본 발명의 회로는 트랜지스터(AC-Tr, AC-Tr1, AC-Tr2)의 각 소스 전극과 각 드레인 전극 중의 하나가 접속하는 곳에 의존하지 않는다.
또한, 트랜지스터(AC-Tr, AC-Tr1, AC-Tr2)는 p채널형 트래지스터일 수도 있다. 이렇게 함으로써, 바이어스 단자(BIAS)에 L 레벨을 입력하는 기간에는, 신호 단자(SIG)에 입력되는 신호가 트랜지스터(AC-Tr, AC-Tr1, AC-Tr2)에 입력되고, 바이어스 단자(BIAS)에 H 레벨을 입력하는 기간에는, H 레벨에 의존하는 전위가 트랜지스터(AC-Tr, AC-Tr1, AC-Tr2)의 게이트 전극에 인가되어, 역 바이어스를 인가할 수 있다.
또한, 도 10(G)는, 도 9(D)에 도시된 회로에, 역 바이어스를 인가하는 대상 이 되는 트랜지스터(AC-Tr)를 포함하는 회로를 나타낸다. 도 10(G)에 도시된 바와 같이, 도 9(D)에 도시된 회로의 대상 단자(GATE)에 트랜지스터(AC-Tr)의 게이트 전극이 접속될 수도 있다.
또한, 도 10(H)는, 도 9(D)에 도시된 회로에, 역 바이어스를 인가하는 대상이 되는 트랜지스터(AC-Tr1, AC-Tr2)를 포함하는 회로를 나타낸다. 도 10(H)에 도시된 바와 같이, 도 9(D)에 도시된 회로의 대상 단자(GATE)에 트랜지스터(AC-Tr1, AC-Tr2)의 게이트 전극이 접속될 수도 있다. 여기서, 트랜지스터(AC-Tr, AC-Tr1, AC-Tr2)는, 예를 들어, 도 7(A)∼도 7(C)의 트랜지스터(33, 37), 또는 도 8(A)∼도 8(C)의 트랜지스터(43, 47a)와 같이 전체로서 어떤 기능을 가지는 회로의 일부를 구성할 수도 있고, 역 바이어스를 인가하는 본 발명의 회로는 트랜지스터(AC-Tr, AC-Tr1, AC-Tr2)의 각 소스 전극과 각 드레인 전극 중의 하나가 접속하는 곳에 의존하지 않는다.
또한, 트랜지스터(AC-Tr, AC-Tr1, AC-Tr2)는 p채널형 트랜지스터일 수도 있다. 이렇게 함으로써, 바이어스 단자(BIAS)에 L 레벨을 입력하는 기간에는, 신호 단자(SIG)에 입력되는 신호가 트랜지스터(AC-Tr, AC-Tr1, AC-Tr2)에 입력되고, 바이어스 단자(BIAS)에 H 레벨을 입력하는 기간에는, H 레벨에 의존하는 전위가 트랜지스터(AC-Tr, AC-Tr1, AC-Tr2)의 게이트 전극에 인가되어, 역 바이어스를 인가할 수 있다.
다음에, 도 11(A)∼도 11(C) 및 도 12를 참조하여, 도 7(A), 도 8(A), 도 8(C)에 도시된 역 바이어스를 인가할 수 있는 회로에 리셋 동작을 위한 전용의 신 호선을 부가한 본 발명의 시프트 레지스터 회로에 대하여 설명한다.
도 11(A), 도 11(B), 도 11(C)는, 각각 도 7(A), 도 8(A), 도 8(C)에 도시된 구성에, 리셋 동작을 위한 전용의 신호선(RES)과, 이 신호선(RES)에 접속된 트랜지스터(RE(k))(k는 1 이상 n 이하의 정수)를 부가한 구성을 각각 나타내고 있다. 트랜지스터(RE(k))의 게이트 전극은 신호선(RES)에 접속되고, 트랜지스터(RE(k))의 소스 전극과 드레인 전극 중의 어느 한쪽은 신호선(RES)에 접속되고, 트랜지스터(RE(k))의 소스 전극과 드레인 전극 중의 다른 쪽은 전극(SR(k))에 접속되어 있다.
도 11(A)∼도 11(C)에서는, 각 단에 트랜지스터(RE(k))를 추가 접속함으로써, 임의의 타이밍으로 모든 단을 리셋 동작시키고, 최종 단까지 동작시키기 전에 초기 상태로 복귀시킬 수 있는 시프트 레지스터 회로를 나타내었지만, 본 발명이 이것에 한정되지 않고, 트랜지스터(RE(k))의 수는 임의적이다. 예를 들어, 최종 단에만 트랜지스터(RE)를 마련하여도 좋고, 홀수단 또는 짝수단에만 트랜지스터(RE)를 마련하여도 좋고, 전반 또는 후반의 단에만 트랜지스터(RE)를 마련하여도 좋다. 트랜지스터(RE)의 수를 적게 하면 그만큼 회로 규모가 작아져, 기판 위에서 회로가 차지하는 비율이 작아진다는 이점이 있다. 또한, 트랜지스터(RE)의 수를 적게 하면, 신호선(RE)을 구동하는 부하가 작아지고, 소비전력을 저감할 수 있다는 이점이 있다.
여기서, 도 12를 참조하여, 리셋 동작을 위한 전용의 신호선을 추가한 본 발명의 시프트 레지스터 회로의 동작에 대하여 설명한다. 도 12는 시각(T1)에서 신 호선(RES)에 펄스를 입력하여 모든 단을 리셋 동작시키고, 또한, 시각(T2)에서 신호선(RB)의 전위를 낮추어 역 바이어스 인가 동작을 할 때의 입력 신호(SP), 단자(P)(이 타이밍 차트에는 도시되지 않음), 및 출력 단자(L)의 전위의 변화를 나타낸 타이밍 차트이다. 시각(T0)에서 스타트 펄스가 입력되면, 신호선(RES)에 펄스가 입력될 때까지는 도 1(C)와 동일한 동작을 한다. 그러나, 시각(T1)에서 신호선(RES)에 펄스가 입력되면, 모든 단의 전극(SR)의 전위가 H 레벨이 되기 때문에, 단자(P) 및 출력 단자(L)는 L 레벨에 고정된다. 여기서, 전극(SR)의 전위를 L 레벨로 변경하는 트랜지스터(36) 또는 트랜지스터(46)는 단자(P)의 전위가 L 레벨이 되기 때문에 오프 상태가 된다. 따라서, 신호선(RES)에 펄스를 입력했을 때 신호선(RES)으로부터 전원선(Vss)으로 전류가 흐르는 경로가 생기는 일은 없다.
그 후, 시각(T2)와 시각(T3) 사이의 기간 중에, 신호선(RB)의 전위를 낮춤으로써 역 바이어스를 인가할 수 있다. 이때, 신호선(RB)의 전위는 전원선(Vss)보다 낮은 것이 바람직하다. 또한, 그 후 시각(T3)과 시각(T4) 사이의 기간 중에 다시 한번 리셋 동작을 행하기 위해, 신호선(RB) 및 신호선(RES)의 전위를 H 레벨로 할 수도 있다. 역 바이어스를 인가한 후에 다시 한번 리셋 동작을 행함으로써, 전극(S), 단자(R), 및 전극(SR)의 전위를 H 레벨로 함으로써, 출력 단자(L)의 전위를 L 레벨로 고정하여, 출력의 전위 변동을 억제하는 기간을 연장할 수 있다.
이와 같이 하여, 도 11(A)∼도 11(C)에 도시된, 리셋 동작을 위한 전용의 신호선을 추가한 본 발명의 시프트 레지스터 회로는, 임의의 타이밍으로 모든 단을 리셋할 수 있고, 최종 단까지 동작시키기 전에 초기 상태로 복귀하고, 또한, 임의 의 타이밍으로 역 바이어스를 인가하는 동작을 할 수 있다. 이 시프트 레지스터 회로를 표시장치의 구동회로로서 사용하는 경우, 예를 들어, 표시 영역의 일부에 배치되어 있는 화소만을 사용할 때, 시프트 레지스터 회로의 동작을 도중에 멈춤으로써, 사용하지 않는 영역의 화소를 구동하지 않게 되어, 소비전력을 저감할 수 있고, 트랜지스터의 스레시홀드 시프트를 저감할 수 있다는 이점이 있다. 또한, 신호선(RES)에 펄스를 입력했을 때, 부유된 전극(SR)이 충전되어, 누설 전류에 기인한 전극(SR)의 전위 감소가 방지될 수 있다. 즉, 게이트 전극이 전극(SR)에 접속되어 있는 트랜지스터가 온 상태로 용이하게 유지될 수 있는 이점이 있다.
다음에, 도 13(A)∼도 13(C)를 참조하여 도 7(A)∼도 7(C)에 도시된 역 바이어스를 인가할 수 있는 시프트 레지스터 회로에 신호선을 하나만 추가하여, 역 바이어스 인가 동작뿐만 아니라, 리셋 동작도 행할 수 있는 회로에 대하여 설명한다.
도 13(A)는 본 발명의 시프트 레지스터 회로의 전체도이고, 도 13(B)는 본 발명의 시프트 레지스터 회로의 1단분의 회로(50)를 나타내고, 도 13(C)는 본 발명의 시프트 레지스터 회로의 입력 신호와 출력 신호의 타이밍 차트이다.
도 13(B)는, 도 7(B)에 도시된 회로로부터 트랜지스터(59a)의 접속을 변경하고, 그 회로에 단자(M)를 추가한 회로를 나타낸다. 여기서, 트랜지스터(51, 52, 53, 55, 56, 57, 59b) 및 용량소자(54)는 각각 도 7(B)의 트랜지스터(31, 32, 33, 35, 36, 37, 39b) 및 용량소자(34)에 대응하고, 접속도 도 7(B)에 도시된 것과 동일하다. 또한, 접속을 변경한 도 13(B)의 트랜지스터(59a)의 게이트 전극은 단자(M)에 접속되고, 트랜지스터(59a)의 소스 전극과 드레인 전극 중의 어느 한쪽은 전극(S)에 접속되고, 트랜지스터(59a)의 소스 전극과 드레인 전극 중의 다른 쪽은 단자(N)에 접속되어 있다.
도 13(A)는, 도 7(A)에 도시된 회로의 신호선(RB)을 신호선(BL)으로 대체하고, 또한, 각 단의 회로(50)의 단자(M)에 접속되는 신호선(BE)을 추가한 회로를 나타낸다. 또한, 트랜지스터(58)는 도 7(A)의 트랜지스터(38)에 대응하고, 접속도 마찬가지이다.
여기서, 도 13(A) 및 도 13(B)에 도시된 회로의 동작에 대하여 도 13(C)를 참조하여 설명한다. 통상 동작 기간 중에는, 신호선(BL)에는 H 레벨의 전위가 입력될 수도 있고, 신호선(BE)에는 L 레벨의 전위가 입력될 수도 있다. 이때, 트랜지스터(59b)는 온 상태이고, 트랜지스터(59a)는 오프 상태이다. 즉, 단자(R)와 전극(S)은 도통 상태이고, 단자(N)와 전극(S)은 비도통 상태이므로, 도 13(B)의 접속 상태는 도 1(B)와 같은 접속 상태가 되므로, 도 13(A)∼도 13(C)에 도시된 시프트 레지스터 회로는 도 1(A)∼도 1(C)에 도시된 시프트 레지스터 회로와 마찬가지의 동작을 한다.
다음에, 도 13(C)에 도시된 바와 같이, 도 13(A)에 도시된 시프트 레지스터 회로의 통상 동작 기간이 종료한 후, 시각(T1)과 시각(T4) 사이에서 신호선(BE)의 전위를 올려도 좋다. 이 기간을 바이어스 인에이블(enable) 기간이라고 부르기로 한다. 바이어스 인에이블 기간에서는, 트랜지스터(59a)가 온 상태로 되어 있다. 바이어스 인에이블 기간 중, 신호선(BL)의 전위가 H 레벨로 되어 있는 기간(시각(T1)과 시각(T2) 사이, 및 시각(T3)과 시각(T4) 사이)을 리셋 기간이라고 부르기 로 한다. 리셋 기간에서, 트랜지스터(59a, 59b)는 온 상태로 되어 있고, 또한, 단자(N)의 전위가 H 레벨로 되어 있으므로, 전극(S), 단자(R), 및 단자(R)에 접속되어 있는 전극(SR)의 전위가 H 레벨로 된다. 즉, 리셋 동작이 행해질 수 있다. 또한, 바이어스 인에이블 기간 중, 신호선(BL)의 전위가 L 레벨로 되어 있는 기간(시각(T2)과 시각(T3) 사이)은 역 바이어스 인가 기간이다. 역 바이어스 인가 기간에서는, 도 13(B)의 트랜지스터(59b)는 오프 상태가 되고, 트랜지스터(59a)는 온 상태가 된다. 즉, 단자(R)와 전극(S)은 비도통 상태가 되고, 단자(N)와 전극(S)은 도통 상태가 되어, 전극(N)의 전위에 따라 전극(S)의 전위는 L 레벨이 된다. 이때, 트랜지스터(59b)는 비도통 상태이므로, 단자(N)의 전위가 단자(R)에 전달되지 않는다. 여기서, 신호선(BL)의 전위는 전원선(Vss)의 전위보다 낮을 수도 있다. 신호선(BL)의 낮은 측 전위가 전원선(Vss)의 전위보다 낮으면, 역 바이어스 인가 기간 중, 전극(S)의 전위가 더욱 낮게 될 수 있다. 이렇게 함으로써, 트랜지스터(53, 57)의 게이트 전극에는, 온 상태의 경우와는 반대 극성의 전위가 인가될 수 있으므로, 트랜지스터의 스레시홀드 시프트가 감소될 수 있다.
이상에 설명한 바와 같이, 도 13(A)∼도 13(C)에 도시된 본 발명의 시프트 레지스터 회로는, 통상 동작 기간과 바이어스 인에이블 기간이 신호선(BE)에 의해 임의로 설정될 수 있다. 또한, 바이어스 인에이블 기간에서, 신호선(BL)의 전위가 낮은 H 레벨이면, 회로(50)는 리셋 동작을 할 수 있고, 한편, 신호선(BL)의 전위가 낮은 L 레벨이면, 트랜지스터(53, 57)에 역 바이어스가 인가될 수 있다. 또한, 신호선(BL)의 전위를 낮게 하여도, 전극(S) 이외의 전극의 전위를 변화시킬 수 없기 때문에, 정상 전류가 흐르거나 오동작하는 것과 같은 일이 일어나는 일이 적어질 수 있다. 또한, 바이어스 인에이블 기간에서는, 전극(S)의 전위를 자유롭게 설정할 수 있다.
다음에, 도 14(A)∼도 14(C)를 참조하여, 도 8(A)∼도 8(C)에 도시된 역 바이어스를 인가할 수 있는 시프트 레지스터 회로에 하나의 신호선만을 추가하여, 역 바이어스 인가 동작뿐만 아니라, 리셋 동작도 행할 수 있는 회로에 대하여 설명한다.
도 14(A)는 본 발명의 시프트 레지스터 회로의 전체도이고, 도 14(B)는 본 발명의 시프트 레지스터 회로의 1단분의 회로(60)를 나타내고, 도 14(C)는 본 발명의 시프트 레지스터 회로의 다른 전체도이다. 도 14(B)는, 도 7(B)에 도시된 회로로부터 트랜지스터(39a)(트랜지스터(59a)에 대응)의 접속을 변경하고, 또한, 그 회로에 단자(M)를 추가한 회로를 나타낸다. 또한, 트랜지스터(61, 62, 63, 65, 66, 67a, 67b, 67c, 69b, 69d) 및 용량소자(64)는 각각 도 8(B)의 트랜지스터(41, 42, 43, 45, 46, 47a, 47c, 49b, 49d) 및 용량소자(44)에 대응하고, 접속도 도 8(B)에 도시된 것과 동일하다.
또한, 도 14(B)의 트랜지스터(69a)의 게이트 전극은 단자(M)에 접속되고, 트랜지스터(69a)의 소스 전극과 드레인 전극 중의 어느 한쪽은 전극(S)에 접속되고, 트랜지스터(69a)의 소스 전극과 드레인 전극 중의 다른 쪽은 단자(N)에 접속되어 있다. 또한, 트랜지스터(69c)의 게이트 전극은 단자(M)에 접속되고, 트랜지스터(69c)의 소스 전극과 드레인 전극 중의 어느 한쪽은 전극(U)에 접속되고, 트랜지 스터(69c)의 소스 전극과 드레인 전극 중의 다른 쪽은 단자(N)에 접속되어 있다.
여기서, 도 14(A)는, 도 8(A)에 도시된 회로에, 각 단의 회로(40)의 단자(N)에 접속되는 신호선(RB)을 추가한 회로를 나타낸다. 또한, 트랜지스터(68)는 도 8(A)의 트랜지스터(48)에 대응하고, 접속도 마찬가지이다. 또한, 도 14(C)는, 도 14(A)에 도시된 회로에 전원선(Vdd)을 추가한 구성의 회로를 나타내고, 모든 단의 회로(60)의 단자(V)에 전원선(Vdd)이 접속되어 있다.
여기서, 도 14(A), 도 14(B), 도 14(C)에 도시된 회로는 도 13(C)에 도시된 타이밍 차트에 따라 동작할 수도 있다. 도 13(C)에 도시된 타이밍 차트에 따라 도 14(A), 도 14(B), 도 14(C)에 도시된 회로를 동작시키는 경우, 통상 동작 기간에, 신호선(BL)에는 H 레벨의 전위가 입력될 수도 있고, 신호선(BE)에는 L 레벨의 전위가 입력될 수도 있다. 이때, 트랜지스터(69b, 69d)는 온 상태이고, 트랜지스터(69a, 69c)는 오프 상태이다. 즉, 단자(R)와 전극(S), 및 전극(Q)과 전극(U)은 도통 상태이고, 단자(N)와 전극(S), 및 단자(N)와 전극(U)은 비도통 상태이므로, 도 14(B)의 접속 상태는 도 2(B)와 같은 접속 상태가 되므로, 도 14(A)∼도 14(C)에 도시된 시프트 레지스터 회로는 도 2(A)∼도 2(C)에 도시된 시프트 레지스터 회로와 같은 동작을 한다.
다음에, 바이어스 인에이블 기간에는, 신호선(BE)의 전위를 H 레벨로 높게 함으로써 리셋 기간이 제공될 수 있고, 신호선(BL)의 전위를 L 레벨로 낮게 함으로써 역 바이어스 인가 기간이 제공될 수 있다. 리셋 기간에서는, 트랜지스터(69a, 69b, 69c, 69d)는 모두 온 상태가 되고, 단자(N)는 H 레벨로 되어, 회로(60)가 리 셋된다. 한편, 도 14(B)에서, 역 바이어스 인가 기간에는 트랜지스터(69b, 69d)가 오프 상태가 되고, 트랜지스터(69a, 69c)는 온 상태가 된다. 즉, 단자(R)와 전극(S), 및 전극(Q)과 전극(U)은 비도통 상태가 되고, 단자(N)와 전극(S), 및 단자(N)와 전극(U)은 도통 상태가 되므로, 단자(N)의 전위가 낮기 때문에, 전극(S) 및 전극(U)의 전위는 낮아진다. 이때, 신호선(BL)의 전위는 전원선(Vss)의 전위보다 낮을 수도 있다. 신호선(BL)의 낮은 측 전위가 전원선(Vss)의 전위보다 낮으면, 역 바이어스 인가 기간 중에 전극(S)의 전위를 더욱 낮게 할 수 있다. 이렇게 함으로써, 트랜지스터(63, 67a)의 게이트 전극에 온 상태의 경우와는 반대 극성의 전위를 인가할 수 있으므로, 트랜지스터의 스레시홀드 시프트가 감소될 수 있다.
이상에 설명한 바와 같이, 도 14(A)∼도 14(C)에 도시된 본 발명의 시프트 레지스터 회로는, 통상 동작 기간과 바이어스 인에이블 기간을 신호선(BE)에 의해 임의로 설정할 수 있다. 또한, 바이어스 인에이블 기간에서, 신호선(BL)의 전위가 H 레벨이면, 회로(60)를 리셋 동작시킬 수 있고, 한편, 신호선(BL)의 전위가 L 레벨이면, 트랜지스터(63, 67)에 역 바이어스를 인가할 수 있다. 또한, 신호선(BL)의 전위를 낮게 하여도 전극(S) 및 전극(U) 이외의 전극의 전위를 변화시킬 수 없기 때문에, 정상 전류가 흐르거나 오동작하거나 하는 것과 같은 일이 일어나는 일이 적어질 수 있다. 또한, 바이어스 인에이블 기간에서는, 전극(S) 및 전극(U)의 전위를 자유롭게 설정할 수 있다.
여기서, 도 13(A)∼도 13(C) 및 도 14(A)∼도 14(C)에 도시된 회로뿐만 아니라, 임의의 회로의 임의의 트랜지스터의 게이트 전극에, 도 15(A)∼도 15(D)에 도 시된 회로를 접속함으로써, 해당 트랜지스터에 역 바이어스뿐만 아니라, 순 바이어스도 인가하도록 할 수도 있다. 도 15(A)∼도 15(D)에 도시된 회로에 의해, 역 바이어스 인가 시에 해당 트랜지스터의 게이트 전극 이외의 해당 회로 내의 임의의 전극의 전위를 변화시키는 일이 없으므로, 정상 전류가 흐르거나 오동작을 일으키는 일이 없이 해당 트랜지스터의 스레시홀드 시프트를 저감할 수 있다. 순 바이어스 인가 시에는, 차단 트랜지스터(SIG-Tr)를 온으로 함으로써, 신호 단자(SIG)와, 이 신호 단자(SIG)에 접속되어 있는 전극의 전위를 초기화 또는 리셋할 수 있다.
도 15(A)∼도 15(D)에 도시된 회로들 각각은 신호 단자(SIG), 바이어스 단자(BIAS), 대상 단자(GATE), 차단 트랜지스터(SIG-Tr), 및 바이어스 트랜지스터(BIAS-Tr)를 구비한다. 도 15(A), 도 15(B), 도 15(C), 도 15(D)에 도시된 회로에서, 차단 트랜지스터(SIG-Tr)의 게이트 전극은 바이어스 단자(BIAS)에 접속되고, 차단 트랜지스터(SIG-Tr)의 소스 전극과 드레인 전극 중의 어느 한쪽은 신호 단자(SIG)에 접속되고, 차단 트랜지스터(SIG-Tr)의 소스 전극과 드레인 전극 중의 다른 쪽은 대상 단자(GATE)에 접속되어 있다.
도 15(A), 도 15(B), 도 15(C), 도 15(D)에 도시된 회로에서, 바이어스 트랜지스터(BIAS-Tr)의 게이트 전극은 선택 단자(BE-SW)에 접속되고, 바이어스 트랜지스터(BIAS-Tr)의 소스 전극과 드레인 전극 중의 어느 한쪽은 대상 단자(GATE)에 접속되고, 바이어스 트랜지스터(BIAS-Tr)의 소스 전극과 드레인 전극 중의 다른 쪽은 바이어스 단자(BIAS)에 접속되어 있다.
대상 단자(GATE)는 역 바아이스의 인가를 행하는 트랜지스터에 접속된다. 역 바이어스의 인가는 해당 트랜지스터의 게이트 전극과 소스 전극 사이, 및 게이트 전극과 드레인 전극 사이 모두에 대하여 행하는 것이 적절하므로, 대상 단자(GATE)를 역 바이어스의 인가를 행하는 트랜지스터의 게이트 전극에 접속하는 것이 바람직하다. 그러나, 본 발명이 이것에 한정되는 것은 아니고, 대상 단자(GATE)가 역 바이어스의 인가를 행하는 트랜지스터의 소스 전극 또는 드레인 전극에 접속되어도 좋다. 그때는, 역 바이어스로서 인가되는 바이어스의 극성은 대상 단자(GATE)가 게이트 전극에 접속될 때의 역으로 하여도 좋다. 또한, 대상 단자(GATE)에 접속되는 트랜지스터의 수는 임의적이다.
신호 단자(SIG)는 해당 트랜지스터를 통상 동작시킬 때에 해당 트랜지스터에 입력하는 신호선 또는 전원선에 접속된다. 선택 단자(BE-SW)는 바이어스 단자(BIAS)의 전위를 대상 단자(GATE)에 전달할지 아닐지를 선택하는 신호선이다. 바이어스 단자(BIAS)는 바이어스 트랜지스터(BIAS-Tr)가 온 상태일 때는 대상 단자(GATE)에 인가하는 전위를 제어하는 신호선이다. 바이어스 트랜지스터(BIAS-Tr)가 오프 상태일 때는, 바이어스 단자(BIAS)는 신호 단자(SIG)와 대상 단자(GATE)를 도통시킬지, 도통시키지 않을지를 제어하는 신호선이다.
여기서는, 도 15(A), 도 15(B), 도 15(C), 도 15(D)에 도시된 회로는 차단 트랜지스터(SIG-Tr)의 극성과 바이어스 트랜지스터(BIAS-Tr)의 극성에 대하여 분류하였다.
도 15(A)는, 통상 동작 시에는 바이어스 단자(BIAS)에 H 레벨의 전위가 인가되고, 선택 단자(BE-SW)에 L 레벨의 전위가 인가되고, 리셋 동작 시에는 바이어스 단자(BIAS)에 H 레벨의 전위가 인가되고, 선택 단자(BE-SE)에 H 레벨의 전위가 인가되고, 역 바이어스 인가 시에는 바이어스 단자(BIAS)에 L 레벨의 전위가 인가되고, 선택 단자(BE-SE)에 H 레벨의 전위가 인가되는 경우의 회로를 나타낸다. 예를 들어, 이 회로는 역 바이어스가 인가되는 전극이 n채널형 트랜지스터의 게이트 전극일 때 사용될 수 있다.
도 15(B)는, 통상 동작 시에는 바이어스 단자(BIAS)에 H 레벨의 전위가 인가되고, 선택 단자(BE-SW)에 H 레벨의 전위가 인가되고, 리셋 동작 시에는 바이어스 단자(BIAS)에 H 레벨의 전위가 인가되고, 선택 단자(BE-SW)에 L 레벨의 전위가 인가되고, 역 바이어스 인가 시에는 바이어스 단자(BIAS)에 L 레벨의 전위가 인가되고, 선택 단자(BE-SE)에 L 레벨의 전위가 인가되는 경우의 회로를 나타낸다. 예를 들어, 이 회로는 역 바이어스가 인가되는 전극이 n채널형 트랜지스터의 게이트 전극일 때 사용될 수 있다.
도 15(C)는, 통상 동작 시에는 바이어스 단자(BIAS)에 L 레벨의 전위가 인가되고, 선택 단자(BE-SW)에 L 레벨의 전위가 인가되고, 리셋 동작 시에는 바이어스 단자(BIAS)에 L 레벨의 전위가 인가되고, 선택 단자(BE-SW)에 H 레벨가 인가되고, 역 바이어스 인가 시에는 바이어스 단자(BIAS)에 H 레벨의 전위가 인가되고, 선택 단자(BE-SE)에 H 레벨의 전위가 인가되는 경우의 회로를 나타낸다. 예를 들어, 이 회로는 역 바이어스가 인가되는 전극이 p채널형 트랜지스터의 게이트 전극일 때 사용될 수 있다.
도 15(D)는, 통상 동작 시에는 바이어스 단자(BIAS)에 L 레벨의 전위가 인가 되고, 선택 단자(BE-SW)에 H 레벨의 전위가 인가되고, 리셋 동작 시에는 바이어스 단자(BIAS)에 L 레벨의 전위가 인가되고, 선택 단자(BE-SW)에 L 레벨의 전위가 인가되고, 역 바이어스 인가 시에는 바이어스 단자(BIAS)에 H 레벨의 전위가 인가되고, 선택 단자(BE-SE)에 L 레벨의 전위가 인가되는 경우의 회로를 나타낸다. 예를 들어, 이 회로는 역 바이어스가 인가되는 전극이 p채널형 트랜지스터의 게이트 전극일 때 사용될 수 있다.
이와 같이 하여, 본 실시형태의 도 15(A)∼도 15(D)에 도시된 회로를 사용하여, 임의의 회로의 임의의 트랜지스터의 게이트 전극에, 해당 회로 내 다른 전극의 전위를 변화시키지 않고 역 바이어스를 인가할 수 있고, 또한, 순 바이어스를 신호 단자(SIG)와 대상 단자(GATE) 모두에 인가할 수 있다.
다음에, 도 15(A)∼도 15(D)에 도시된 회로에, 역 바이어스를 인가하는 대상이 되는 트랜지스터를 포함하는 경우의 회로에 대하여 도 16(A)∼도 16(H)를 참조하여 설명한다.
도 16(A)는 도 15(A)에 도시된 회로에 역 바이어스를 인가하는 대상이 되는 트랜지스터(AC-Tr)를 추가한 회로를 나타낸다. 도 16(A)에 도시된 바와 같이, 도 15(A)에 도시된 회로의 대상 단자(GATE)에 트랜지스터(AC-Tr)의 게이트 전극을 접속하여도 좋다. 또한, 도 16(B)는 도 15(A)에 도시된 회로에 역 바이어스를 인가하는 대상이 되는 트랜지스터(AC-Tr1, AC-Tr2)를 포함하는 회로를 나타낸다. 도 16(B)에 도시된 바와 같이, 도 15(A)에 도시된 회로의 대상 단자(GATE)에 트랜지스터(AC-Tr1, AC-Tr2)의 게이트 전극을 접속하여도 좋다.
여기서, 트랜지스터(AC-Tr, AC-Tr1, AC-Tr2)는, 예를 들어, 도 13(A)∼도 13(C)의 트랜지스터(53, 57), 및 도 14(A)∼도 14(C)의 트랜지스터(63, 67a)와 같이 전체로서 어떤 기능을 가지는 회로의 일부를 구성할 수도 있고, 역 바이어스를 인가하는 본 발명의 회로는 트랜지스터(AC-Tr, AC-Tr1, AC-Tr2)의 각 소스 전극과 각 드레인 전극 중의 하나가 접속하는 곳에 의존하지 않는다.
또한, 트랜지스터(AC-Tr, AC-Tr1, AC-Tr2)는 n채널형 트랜지스터일 수도 있다. 이렇게 함으로써, 바이어스 단자(BIAS)에 H 레벨이 입력되고, 선택 단자(BE-SW)에 L 레벨이 입력되는 기간에는, 트랜지스터(AC-Tr, AC-Tr1, AC-Tr2)에 신호 단자(SIG)에 입력되는 신호가 입력되고, 바이어스 단자(BIAS)에 L 레벨이 입력되고, 선택 단자(BE-SW)에 H 레벨이 입력되는 기간에는, 트랜지스터(AC-Tr, AC-Tr1, AC-Tr2)의 게이트 전극에 바이어스 단자(BIAS)의 L 레벨의 전위에 의존하는 전위가 인가됨으로써, 역 바이어스를 인가할 수 있다. 또한, 바이어스 단자(BIAS)에 H 레벨이 입력되고, 선택 단자(BE-SW)에 H 레벨이 입력되는 기간에는, 트랜지스터(AC-Tr, AC-Tr1, AC-Tr2)의 게이트 전극에 바이어스 단자(BIAS)의 H 레벨의 전위에 의존하는 전위가 인가될 수 있다.
또한, 도 16(C)는, 도 15(B)에 도시된 회로에, 역 바이어스를 인가하는 대상이 되는 트랜지스터(AC-Tr)를 추가한 회로를 나타낸다. 도 16(C)에 도시된 바와 같이, 도 15(B)에 도시된 회로의 대상 단자(GATE)에 트랜지스터(AC-Tr)의 게이트 전극을 접속하여도 좋다.
도 16(D)는, 도 15(B)에 도시된 회로에, 역 바이어스를 인가하는 대상이 되 는 트랜지스터(AC-Tr1, AC-Tr2)를 포함한 회로를 나타낸다. 도 16(D)에 도시된 바와 같이, 도 15(B)에 도시된 회로의 대상 단자(GATE)에 트랜지스터(AC-Tr1, AC-Tr2)의 게이트 전극을 접속하여도 좋다. 여기서, 예를 들어, 트랜지스터(AC-Tr, AC-Tr1, AC-Tr2)는 도 13(A)∼도 13(C)의 트랜지스터(53, 57), 또는 도 14(A)∼도 14(C)의 트랜지스터(63, 67a)와 같이 전체로서 어떤 기능을 가지는 회로의 일부를 구성할 수도 있고, 역 바이어스를 인가하는 본 발명의 회로는 트랜지스터(AC-Tr, AC-Tr1, AC-Tr2)의 각 소스 전극과 각 드레인 전극 중의 하나가 접속하는 곳에 의존하지 않는다.
또한, 트랜지스터(AC-Tr, AC-Tr1, AC-Tr2)는 n채널형 트랜지스터일 수도 있다. 이렇게 함으로써, 바이어스 단자(BIAS)에 H 레벨이 입력되고, 선택 단자(BE-SW)에 H 레벨이 입력되는 기간에는, 신호 단자(SIG)에 입력되는 신호가 트랜지스터(AC-Tr, AC-Tr1, AC-Tr2)에 입력되고, 바이어스 단자(BIAS)에 L 레벨이 입력되고, 선택 단자(BE-SW)에 L 레벨이 입력되는 기간에는 트랜지스터(AC-Tr, AC-Tr1, AC-Tr2)의 게이트 전극에 바이어스 단자(BIAS)의 L 레벨의 전위에 의존하는 전위가 걸림으로써, 역 바이어스를 인가할 수 있다. 또한, 바이어스 단자(BIAS)에 H 레벨이 입력되고, 선택 단자(BE-SW)에 L 레벨이 입력되는 기간에는, 트랜지스터(AC-Tr, AC-Tr1, AC-Tr2)의 게이트 전극에 바이어스 단자(BIAS)의 H 레벨의 전위에 의존하는 전위가 인가될 수 있다.
또한, 도 16(E)는, 도 15(C)에 도시된 회로에, 역 바이어스를 인가하는 대상이 되는 트랜지스터(AC-Tr)를 추가한 회로를 나타낸다. 도 16(E)에 도시된 바와 같이, 도 15(C)에 도시된 회로의 대상 단자(GATE)에 트랜지스터(AC-Tr)의 게이트 전극을 접속하여도 좋다.
또한, 도 16(F)는, 도 15(C)에 도시된 회로에, 역 바이어스를 인가하는 대상이 되는 트랜지스터(AC-Tr1, AC-Tr2)를 포함한 회로를 나타낸다. 도 16(F)에 도시된 바와 같이, 도 15(C)에 도시된 회로의 대상 단자(GATE)에 트랜지스터(AC-Tr1, AC-Tr2)의 게이트 전극을 접속하여도 좋다.
여기서, 트랜지스터(AC-Tr, AC-Tr1, AC-Tr2)는, 예를 들어, 도 13(A)∼도 13(C)의 트랜지스터(53, 57), 및 도 14의 트랜지스터(63, 67a)와 같이 전체로서 어떤 기능을 가지는 회로의 일부를 구성할 수도 있고, 역 바이어스를 인가하는 본 발명의 회로는 트랜지스터(AC-Tr, AC-Tr1, AC-Tr2)의 각 소스 전극과 각 드레인 전극 중의 하나가 접속하는 곳에 의존하지 않는다.
또한, 트랜지스터(AC-Tr, AC-Tr1, AC-Tr2)는 p채널형 트랜지스터일 수도 있다. 이렇게 함으로써, 바이어스 단자(BIAS)에 L 레벨이 입력되고, 선택 단자(BE-SW)에 L 레벨이 입력되는 기간에는, 신호 단자(SIG)에 입력되는 신호가 트랜지스터(AC-Tr, AC-Tr1, AC-Tr2)에 입력되고, 바이어스 단자(BIAS)에 H 레벨이 입력되고, 선택 단자(BE-SW)에 H 레벨이 입력되는 기간에는, 트랜지스터(AC-Tr, AC-Tr1, AC-Tr2)의 게이트 전극에 바이어스 단자(BIAS)의 H 레벨의 전위에 의존하는 전위가 인가됨으로써, 역 바이어스를 인가할 수 있다. 또한, 바이어스 단자(BIAS)에 L 레벨이 입력되고, 선택 단자(BE-SW)에 H 레벨이 입력되는 기간에는, 트랜지스터(AC-Tr, AC-Tr1, AC-Tr2)의 게이트 전극에 바이어스 단자(BIAS)의 L 레벨의 전위에 의 존하는 전위가 인가될 수 있다.
또한, 도 16(G)는, 도 15(D)에 도시된 회로에, 역 바이어스를 인가하는 대상이 되는 트랜지스터(AC-Tr)를 추가한 회로를 나타낸다. 도 16(G)에 도시된 바와 같이, 도 15(D)에 도시된 회로의 대상 단자(GATE)에 트랜지스터(AC-Tr)의 게이트 전극을 접속하여도 좋다.
또한, 도 16(H)는, 도 15(D)에 도시된 회로에, 역 바이어스를 인가하는 대상이 되는 트랜지스터(AC-Tr1, AC-Tr2)를 포함한 회로를 나타낸다. 도 16(H)에 도시된 바와 같이, 도 15(D)에 도시된 회로의 대상 단자(GATE)에 트랜지스터(AC-Tr1, AC-Tr2)의 게이트 전극을 접속하여도 좋다. 여기서, 트랜지스터(AC-Tr, AC-Tr1, AC-Tr2)는, 예를 들어, 도 13(A)∼도 13(C)의 트랜지스터(53, 57), 또는 도 14(A)∼도 14(C)의 트랜지스터(63, 67a)와 같이 전체로서 어떤 기능을 가지는 회로의 일부를 구성할 수도 있고, 역 바이어스를 인가하는 본 발명의 회로는 트랜지스터(AC-Tr, AC-Tr1, AC-Tr2)의 각 소스 전극과 각 드레인 전극 중의 하나가 접속하는 곳에 의존하지 않는다.
또한, 트랜지스터(AC-Tr, AC-Tr1, AC-Tr2)는 p채널형 트랜지스터일 수도 있다. 이렇게 함으로써, 바이어스 단자(BIAS)에 L 레벨이 입력되고, 선택 단자(BE-SW)에 H 레벨이 입력되는 기간에는, 신호 단자(SIG)에 입력되는 신호가 트랜지스터(AC-Tr, AC-Tr1, AC-Tr2)에 입력되고, 바이어스 단자(BIAS)에 H 레벨이 입력되고, 선택 단자(BE-SW)에 L 레벨이 입력되는 기간에는, 트랜지스터(AC-Tr, AC-Tr1, AC-Tr2)의 게이트 전극에 바이어스 단자(BIAS)의 H 레벨의 전위에 의존하는 전위가 인가됨으로써, 역 바이어스를 인가할 수 있다. 또한, 바이어스 단자(BIAS)에 H 레벨이 입력되고, 선택 단자(BE-SW)에 L 레벨이 입력되는 기간에는, 트랜지스터(AC-Tr, AC-Tr1, AC-Tr2)의 게이트 전극에 바이어스 단자(BIAS)의 L 레벨의 전위에 의존하는 전위를 인가할 수 있다.
또한, 본 실시형태는 다른 실시형태들 중 어느 것과도 자유롭게 조합될 수 있다.
[실시형태 4]
본 실시형태에서는, 기판 위에 소자를 제조하여 본 발명의 시프트 레지스터 회로를 구성할 때의 상면도 및 단면도에 대하여 도면을 참조하여 설명한다. 도 17은 트랜지스터로서 탑 게이트형 트랜지스터를 사용한 본 발명의 시프트 레지스터 회로로서 회로(10)를 구성하는 예를 나타낸다. 도 17에서는, 설명을 위해, k번째 단의 회로(10)(10k로 나타냄)와 k+1번째 단의 회로(10)(10k+1로 나타냄)만을 나타내고 있지만, 본 발명이 이것에 한정되는 것은 아니고, 회로(10)는 몇 단으로 구성되어 있어도 좋다. 또한, 도 17 중의 트랜지스터(11, 12, 13, 15, 16, 17), 용량소자(14), 및 단자(P)는 도 1(B)의 트랜지스터(11, 12, 13, 15, 16, 17), 용량소자(14), 및 단자(P)에 각각 대응할 수도 있다. 또한, 도 1(A)∼도 1(C)에서 회로(10) 외측에 배치되어 있던 전극(SR) 및 출력 단자(L)가 도 17에서는 레이아웃 면적의 축소를 위해 회로(10)의 내부에 배치되어 있다. 또한, 본 실시형태에서 참조하는 상면도에서, 점선으로 표시된 영역은 해당 영역보다 상층에 다른 층이 존재하는 영역을 나타낸다.
도 17에서, 전원선(Vss), 제1 클록 신호선(CLK1), 및 제2 클록 신호선(CLK2) 각각은 배선층으로부터 형성되고, 이들은 회로(10)가 연장하는 방향(10ext로 나타냄)에 대하여 대략 평행하게 제공될 수도 있다. 이렇게 함으로써, 회로(10)를 다수 제공하는 경우, 배선의 인출 거리가 증가됨으로써 배선 저항이 커지고, 따라서, 전원선에서의 전압 강하에 의한 오동작이나 소비전력의 증대가 방지될 수 있다. 또한, 신호선에서의 신호 파형의 변형 등에 의한 오동작이나 회로가 정상으로 동작하는 전압 영역의 축소 등이 억제될 수 있다.
또한, 전원선(Vss), 제1 클록 신호선(CLK1), 및 제2 클록 신호선(CLK2)은 회로(10)를 형성하는 소자의 외측에 제공되어 있어도 좋다. 또한, 전원선(Vss)은 제1 클록 신호선(CLK1) 및 제2 클록 신호선(CLK2)과 반대측에 제공되어 있어도 좋다. 이렇게 함으로써, 전원선(Vss)이 제1 클록 신호선(CLK1) 및 제2 클록 신호선(CLK2)과 교차하는 영역이 발생하는 것을 피할 수 있기 때문에, 전원선이 클록 신호선의 노이즈에 의해 영향을 받는 것을 방지할 수 있고, 오동작이 발생하기 어렵게 될 수 있다.
여기서, 본 실시형태에서, 트랜지스터의 활성층 영역이 게이트 전극 영역과 겹치는 영역을 채널 영역이라고도 기재한다. 또한, 트랜지스터의 활성층 중, 채널 영역에 의해 분단된 영역들 중 한쪽을 "소스 전극과 드레인 전극 중의 어느 한쪽"이라 기재하고, 채널 영역에 의해 분단된 영역들 중 다른 쪽을 "소스 전극과 드레인 전극 중의 다른 쪽"이라 기재한다. 또한, 해당 트랜지스터의 소스 전극과 드레인 전극 중의 어느 한쪽 또는 다른 쪽과 해당 트랜지스터의 채널 영역이 접하고 있 는 경계선의 접선 방향을 "채널폭 방향"이라 기재한다. 또한, 채널폭 방향에 대하여 수직인 방향을 "채널 길이 방향"이라 기재한다. 예를 들어, 본 실시형태에서의 하나의 트랜지스터에서, 해당 트랜지스터의 소스 전극과 드레인 전극 중의 어느 한쪽 또는 다른 쪽과 해당 트랜지스터의 채널 영역이 접하고 있는 경계선이 곡선인 경우에는, 상기 경계선 위의 지점들에 따라, 그 채널폭 방향 및 채널 길이 방향이 다를 수도 있다.
도 17에서, 트랜지스터(11)의 채널 길이 방향(Ch1로 나타냄)과 트랜지스터(12)의 채널 길이 방향(Ch2로 나타냄)은 대략 수직일 수도 있다. 이렇게 함으로써, 트랜지스터(11) 및 트랜지스터(12)가 기판 위에서 차지하는 면적을 작게 할 수 있고, 회로 규모를 축소할 수 있다.
또한, 트랜지스터(13, 16)의 채널 길이 방향(Ch1로 나타냄)은 서로 대략 평행할 수도 있고, 또한 하나의 소스 전극과 하나의 드레인 전극 중의 어느 한쪽을 공유할 수도 있다. 이렇게 함으로써, 트랜지스터(13) 및 트랜지스터(16)가 기판 위에서 차지하는 면적을 작게 할 수 있고, 회로 규모를 축소할 수 있다. 또한, 트랜지스터(15, 17)의 채널 길이 방향(Ch2로 나타냄)은 서로 대략 평행할 수도 있고, 또한 하나의 소스 전극과 하나의 드레인 전극 중의 어느 한쪽을 공유할 수도 있다. 이렇게 함으로써, 트랜지스터(15, 17)가 기판 위에서 차지하는 면적을 작게 할 수 있고, 회로 규모를 축소할 수 있다.
또한, 용량소자(14)의 전극들 중 한쪽 전극인 단자(P)는 게이트 전극으로부터 형성될 수도 있고, 다른 쪽 전극인, 출력 단자(L)에 접속된 전극은 배선층으로 부터 형성될 수도 있다. 또한, 트랜지스터가 n채널형 트랜지스터인 경우에는, 출력 단자(L)에 접속되어 있는 배선층과 트랜지스터의 활성층이 서로 접속될 수도 있고, 이 활성층과 배선층 사이에 단자(P)를 구성하는 게이트 전극을 끼움으로써 용량소자(14)를 형성할 수도 있다. 단자(P)가 게이트 전극으로부터 형성되는 경우, 단자(P)가 고전위가 될 때, 출력 단자(L)에 접속된 활성층에서 캐리어가 발생하기 때문에, 활성층과 게이트 전극으로부터 형성된 용량소자(14)의 용량값을 증대시킬 수 있다.
다음에, 트랜지스터로서 박막트랜지스터를 사용한 경우의 도 17의 A-A'선을 따라 취한 단면도에 대하여 도 18을 참조하여 설명한다. 도 18에 도시된 구조는 기판(100)과, 하지막(101)과, 활성층(102)과, 절연막(103)과, 게이트 전극(104, 105)과, 층간막(106), 및 배선층(108)을 구비한다. 또한, 도 18에 도시된 구조는 배선층(108)과 활성층(102)을 접속하는 콘택트(107a, 107b), 및 배선층(108)과 게이트 전극(104)을 접속하는 콘택트(107c)를 구비한다. 도 18에 도시된 구조에 대하여 순차적으로 설명한다.
먼저, 기판(100)은 바륨 붕규산 유리, 알루미노 붕규산 유리 등으로 된 유리 기판, 석영 기판, 실리콘 기판, 금속 기판, 스테인리스 기판 또는 플라스틱 기판일 수도 있다. 또한, 기판(100)의 표면이 평탄화되도록, CMP법 등에 의해 연마되어 있어도 좋다.
다음에, 기판(100) 위에 하지막(101)이 형성되어 있어도 좋다. 하지막(101)은 CVD법, 플라즈마 CVD법, 스퍼터링법, 스핀 코팅법 등의 공지의 방법에 의해 질 화 알루미늄(AIN), 산화규소(SiO2), 산화질화규소(SiOxNy) 등의 단층이나 이들의 적층으로 형성될 수도 있다. 또한, 하지막(101)은 기판(100)으로부터의 오염 물질 등을 차단하는 효과를 가진다. 하지막(101)이 형성되어 있지 않은 경우에는, 제조 공정이 간략화되기 때문에, 비용을 저감할 수 있다.
다음에, 기판(100) 또는 하지막(101) 위에 활성층(102)이 형성될 수도 있다. 여기서, 활성층(102)은 폴리실리콘(p-Si)으로 형성될 수도 있다. 활성층(102)은 포토리소그래피나 액적 토출법, 인쇄법 등에 의해 소망의 형상으로 선택적으로 형성될 수도 있다.
다음에, 기판(100), 하지막(101) 또는 활성층(102) 위에 절연막(103)이 형성될 수도 있다. 여기서, 절연막(103)은 산화규소(SiO2) 또는 산화질화규소(SiOxNy)로 형성될 수도 있다.
다음에, 기판(100), 하지막(101), 활성층(102) 또는 절연막(103) 위에 게이트 전극(104, 105)이 형성될 수도 있다. 여기서, 게이트 전극(104, 105)은 포토리소그래피나 액적 토출법, 인쇄법 등에 의해 소망의 형상으로 형성되고, 또한 다른 종류의 금속으로 형성될 수도 있다. 이렇게 함으로써, 포토리소그래피 등으로 게이트 전극(104, 105)을 에칭하여 가공을 행하는 경우에, 게이트 전극(104)과 게이트 전극(105)에서 에칭 선택비가 취해지도록 에칭을 행함으로써, 포토마스크를 추가하는 일 없이, 게이트 전극(104)과 게이트 전극(105)의 면적이 다르도록 형성할 수 있다. 이렇게 함으로써, 활성층(102)에 대전 입자를 첨가하여 활성층(102)의 도전율을 제어하는 경우에, 포토마스크를 추가하지 않고, 활성층(102)에 LDD 영역을 형성할 수 있으므로, 고전계가 걸리기 어렵고, 핫 캐리어에 의한 열화가 작은 트랜지스터를 제조할 수 있다.
다음에, 기판(100), 하지막(101), 활성층(102), 절연막(103) 또는 게이트 전극(104, 105) 위에 층간막(106)이 형성될 수도 있다. 여기서, 층간막(106)은 산화규소, 질화규소, 산화질화규소, 산화알루미늄, 질화알루미늄, 산화질화알루미늄, 또는 그 외의 무기 절연성 재료, 또는 아크릴산, 메타크릴산 또는 이들의 유도체, 또는 폴리이미드, 방향족 폴리이미드, 폴리벤조이미다졸 등의 내열성 폴리머, 또는 실록산 수지 등의 절연 재료로 형성될 수 있다. 또한, 실록산 수지란, Si-O-Si 결합을 가지는 수지를 말한다. 실록산은 실리콘(Si)과 산소(O)의 결합으로 골격 구조가 구성된다. 치환기로서, 적어도 수소를 함유하는 유기기(예를 들어, 알킬기, 또는 방향족 탄화수소)가 사용된다. 치환기로서, 플루오로기를 사용하여도 좋다. 또는, 치환기로서, 적어도 수소를 함유하는 유기기와, 플루오로기를 사용하여도 좋다. 층간막이 아크릴, 폴리이미드 등의 감광성 또는 비감광성의 재료로 형성되면, 그 층간막의 측면은 곡률반경이 연속적으로 변화하는 형상이 되고, 그 위의 박막이 단절(段切) 없이 형성될 수 있기 때문에 바람직하다. 또한, 층간막(106)은 포토리소그래피나 액적 토출법, 인쇄법 등에 의해 소망의 형상으로 형성될 수도 있다. 여기서, 층간막(106)을 에칭 가공할 때, 한편으로, 콘택트(107c)와 같이 게이트 전극(104, 105)이 에칭되기 전에 에칭이 멈추도록 하고, 다른 한편으로는, 콘택트(107a, 107b)와 같이 절연막(103)도 가공되도록 할 수도 있다. 이렇게 함으로 써, 활성층(102)이 게이트 전극(104, 105)에 접속되도록 배선층(108)을 형성할 수 있다.
다음에, 기판(100), 하지막(101), 활성층(102), 절연막(103), 게이트 전극(104, 105) 또는 층간막(106) 위에 배선층(108)이 형성될 수도 있다. 여기서, 배선층(108)을 형성하는 재료로서는, Ag(은), Au(금), Cu(구리), W(텅스텐), Al(알루미늄) 등의 금속의 입자를 주성분으로 하는 조성물을 사용할 수 있다. 또한, 인듐 주석 산화물(ITO), 인듐 주석 산화물과 산화규소로 된 ITSO, 유기 인듐, 유기 주석, 산화아연, 질화티탄 등의 투광성 재료를 조합시켜도 좋다. 또한, 배선층(108)은 포토리소그래피나 액적 토출법, 인쇄법 등에 의해 소망의 형상으로 형성될 수도 있다.
다음에, 단자(P) 및 출력 단자(L)의 전위를 고정하기 위해 전극(SR)의 전위를 H 레벨로 유지하기 위해 트랜지스터(13, 17)의 형상을 고안한 경우의 회로(10)의 상면도에 대하여 도 19를 참조하여 설명한다. 도 19의 상면도에 도시된 회로(10)는 도 17과 마찬가지로 트랜지스터(11, 12, 13, 15, 16, 17) 및 용량소자(14)를 구비하고, 접속도 마찬가지이지만, 트랜지스터(13, 17)의 채널 영역의 면적이 다르다. 이와 같이 하여, 트랜지스터(13, 17)의 게이트 전극의 면적의 평균을 회로(10)의 트랜지스터(12)의 게이트 전극의 면적보다 크게 함으로써, 전극(SR)에 부수하는 기생 용량의 값을 크게 할 수 있으므로, 전극(SR)의 전위를 리셋 동작 후에도 H 레벨로 유지할 수 있어 바람직하다. 또한, 도 19에 도시된 바와 같이, 전극(SR)의 형상을 직선 형상으로 하는 것을 피하도록, 회로(10) 내에서 굴곡시켜 형성하여도 좋다. 이렇게 함으로써 전극(SR)을 인출하는 길이를 k번째 단의 회로(10)와 k+1번째 단의 회로(10) 사이의 피치보다 길게 할 수 있고, 따라서, 전극(SR)에 부수하는 기생 용량의 값을 크게 할 수 있으므로, 전극(SR)의 전위를 리셋 동작 후에도 H 레벨로 유지할 수 있어 바람직하다.
다음에, 출력 단자(L)가 클록 신호선의 전위 변화에 의해 가능한 한 영향을 받지 않도록 하기 위해 클록 신호선과 출력 단자(L)의 크로스 용량을 없앤 경우의 상면도에 대하여 도 20을 참조하여 설명한다. 도 20의 상면도에 도시된 회로(10)는 도 17 및 도 19와 마찬가지로 트랜지스터(11, 12, 13, 15, 16, 17), 용량소자(14), 단자(P), 전극(SR), 및 출력 단자(L)를 구비하고, 접속도 마찬가지이지만, 제1 클록 신호선(CLK1)과, 제2 클록 신호선(CLK2)과, 트랜지스터(11, 12)의 배치가 도 17 및 도 19와는 다르다.
도 20에서, 전원선(Vss), 제1 클록 신호선(CLK1), 및 제2 클록 신호선(CLK2)은 배선층으로부터 형성되고, 회로(10)가 연장하는 방향(10ext로 나타냄)에 대하여 대략 평행하게 제공될 수도 있다. 이렇게 함으로써, 회로(10)를 다수 제공하는 경우에도, 배선의 인출 거리가 증가하여 배선 저항이 커져, 전원선에서의 전압 강하에 의한 오동작이나 소비전력의 증대를 방지할 수 있다. 또한, 신호선에서의 신호 파형의 변형 등에 의한 오동작이나, 회로가 정상으로 동작하는 전압 영역의 축소 등을 억제할 수 있다.
또한, 전원선(Vss), 제1 클록 신호선(CLK1), 및 제2 클록 신호선(CLK2)은 회로(10)를 구성하는 소자의 외측에 제공될 수도 있다. 또한, 전원선(Vss)과 제1 클 록 신호선(CLK1) 및 제2 클록 신호선(CLK2)은 같은 쪽에 마련되고, 또한, 제1 트랜지스터, 제3 트랜지스터, 제2 트랜지스터, 제4 트랜지스터에 대하여, 출력 단자(L)가 제공된 쪽의 반대쪽에 마련되어 있어도 좋다. 이렇게 함으로써, 출력 단자(L)가 제1 클록 신호선(CLK1) 및 제2 클록 신호선(CLK2)과 교차하는 영역이 발생하는 것을 피할 수 있기 때문에, 전원선이 클록 신호선으로부터의 노이즈에 의해 영향을 받는 것을 방지할 수 있고, 오동작을 감소시킬 수 있다.
또한, 트랜지스터(11)의 채널 길이 방향(Ch1로 나타냄)과 트랜지스터(12)의 채널 길이 방향(Ch2로 나타냄)은 대략 평행일 수도 있다. 이렇게 함으로써, 출력 단자(L)와 제1 클록 신호선(CLK1) 및 제2 클록 신호선(CLK2)이 교차하는 영역이 발생하는 것을 피하면서, 트랜지스터(11, 12)가 기판 위에서 차지는 면적을 작게 할 수 있고, 회로 규모를 축소할 수 있다.
다음에, 트랜지스터로서 보텀 게이트형 트랜지스터를 사용하고, 배선층을 마스크로 하여 활성층을 소망의 형상으로 가공하는 경우의 본 발명의 시프트 레지스터 회로의 상면도에 대하여 도 21을 참조하여 설명한다. 도 21에서는, 설명을 위해, k번째 단의 회로(10)(10k로 나타냄)와 k+1번째 단의 회로(10)(10k+1로 나타냄)만을 나타내고 있지만, 본 발명이 이것에 한정되지 않고, 회로(10)는 몇 단으로 구성되어 있어도 좋다. 또한, 도 21 중의 트랜지스터(11, 12, 13, 15, 16, 17), 용량소자(14) 및 단자(P)는 각각 도 1(B)의 트랜지스터(11, 12, 13, 15, 16, 17), 용량소자(14) 및 단자(P)에 대응할 수도 있다. 또한, 도 1(A)∼도 1(C)에서는 회로(10)의 외측에 배치하고 있던 전극(SR) 및 출력 단자(L)를, 도 21에서는 레이아 웃 면적의 축소를 위해 회로(10)의 내부에 배치하고 있다. 또한, 본 실시형태에서 참조하는 상면도에서, 점선으로 나타낸 영역은 해당 영역보다 상층에 다른 층이 존재하는 영역을 나타낸다.
다음에, 트랜지스터로서 박막트랜지스터를 사용하는 경우의 도 21의 a-a'선 및 b-b'선을 따라 취한 단면도를 도 22(A) 및 도 22(B)를 참조하여 설명한다. 도 22(A) 및 도 22(B)에 도시된 구조는 기판(110)과, 하지막(111)과, 제1 배선층(112)과, 절연층(113)과, 활성층(114, 115)과, 제2 배선층(116)과, 층간막(117)과, 제3 배선층(119)을 구비한다. 또한, 도 22(A) 및 도 22(B)에 도시된 구조는 제3 배선층(119)과 제2 배선층(116)을 접속하는 콘택트(118a), 및 제3 배선층(119)과 제1 배선층(112)을 접속하는 콘택트(118b)를 구비한다. 도 22(A) 및 도 22(B)에 도시된 구조에 대하여 순차적으로 설명한다.
먼저, 기판(110)은 바륨 붕규산 유리, 알루미노 붕규산 유리 등으로 된 유리 기판, 석영 기판, 실리콘 기판, 금속 기판, 스테인리스 기판 또는 플라스틱 기판일 수도 있다. 또한, 기판(110)의 표면이 평탄화되도록, CMP법 등에 의해 연마되어 있어도 좋다.
다음에, 기판(110) 위에 하지막(111)이 형성될 수도 있다. 하지막(111)은 CVD법, 플라즈마 CVD법, 스퍼터링법, 스핀 코팅법 등의 공지의 방법에 의해, 질화알루미늄(AIN), 산화규소(SiO2), 산화질화규소(SiOxNy) 등의 단층이나 이들의 적층으로 형성될 수 있다. 또한, 하지막(111)은 기판(110)으로부터의 오염 물질 등을 차단하는 효과를 가진다. 하지막(111)이 형성되어 있지 않은 경우에는, 제조 공정이 간략화되기 때문에, 비용을 저감할 수 있다.
다음에, 기판(110) 또는 하지막(111) 위에 제1 배선층(112)이 형성될 수도 있다. 여기서, 제1 배선층(112)은 포토리소그래피나 액적 토출법, 인쇄법 등에 의해 소망의 형상으로 가공되어 있어도 좋다.
다음에, 기판(110), 하지막(111) 또는 제1 배선층(112) 위에 절연막(113)이 형성될 수도 있다. 여기서, 절연막(113)은 산화규소(SiO2) 또는 산화질화규소(SiOxNy)로 형성될 수도 있다.
다음에, 기판(110), 하지막(111), 제1 배선층(112) 또는 절연막(113) 위에 활성층(114, 115)이 형성될 수도 있다. 여기서, 활성층(114, 115)은 비정질 규소(a-Si)로 형성될 수도 있고, 또한 활성층(114, 115)은 동일 성막장치에서 연속적으로 형성될 수도 있다. 활성층(115)은 활성층(114)에 비하여 도전율이 크게 되어 있어도 좋다. 또한, 채널 영역, 즉, 활성층(114)과 절연막(113) 사이의 계면 부근의 영역이 활성층(114)의 다른 영역보다 치밀하게 구성되어 있어도 좋다. 이렇게 함으로써, 트랜지스터의 열화를 억제하면서, 활성층(114)의 성막 속도를 높일 수 있어, 스루풋이 향상된다.
다음에, 기판(110), 하지막(111), 제1 배선층(112), 절연막(113), 또는 활성층(114, 115) 위에 제2 배선층(116)이 형성되어 있어도 좋다. 여기서, 제2 배선층(116)을 형성하는 재료로서는, Ag(은), Au(금), Cu(구리), W(텅스텐), Al(알루미 늄) 등의 금속의 입자를 주성분으로 하는 조성물을 사용할 수 있다. 또한, 인듐 주석 산화물(ITO), 인듐 주석 산화물과 산화규소로 된 ITSO, 유기 인듐, 유기 주석, 산화아연, 질화티탄 등의 투광성 재료를 조합시켜도 좋다. 또한, 제2 배선층(116)은 포토리소그래피나 액적 토출법, 인쇄법 등에 의해 소망의 형상으로 가공되어 있어도 좋다.
다음에, 기판(110), 하지막(111), 제1 배선층(112), 절연층(113), 활성층(114, 115) 또는 제2 배선층(116) 위에 층간막(117)이 형성되어 있어도 좋다. 여기서, 층간막(117)은 산화규소, 질화규소, 산화질화규소, 산화알루미늄, 질화알루미늄, 산화질화알루미늄 또는 그 외의 무기 절연성 재료, 또는 아크릴산, 메타크릴산 또는 이들의 유도체, 또는 폴리이미드, 방향족 폴리이미드, 폴리벤조이미다졸 등의 내열성 폴리머, 또는 실록산 수지 등의 절연 재료로 형성될 수 있다. 또한, 층간막(17)은 포토리소그래피나 액적 토출법, 인쇄법 등에 의해 소망의 형상으로 가공되어도 좋다. 층간막이 아크릴, 폴리이미드 등의 감광성 또는 비감광성의 재료로부터 형성되면, 그 층간막의 측면은 곡률반경이 연속적으로 변화하는 형상이 되고, 그 상층의 박막이 단절되지 않고 형성되기 때문에 바람직하다. 또한, 층간막(117)은 포토리소그래피나 액적 토출법, 인쇄법 등에 의해 소망의 형상으로 가공되어도 좋다. 여기서, 층간막(117)을 가공할 때, 한편으로, 콘택트(118a)와 같이 제2 배선층(116)이 에칭되기 전에 에칭이 멈추도록 하고, 다른 한편으로는, 콘택트(118b)와 같이 절연막(113)도 가공되도록 층간막(117)을 가공할 수도 있다. 이렇게 함으로써, 제2 배선층(116)이 제1 배선층(112)에 접속되도록 제2 배선층(116) 을 형성할 수 있다.
다음에, 기판(110), 하지막(111), 제1 배선층(112), 절연막(113), 활성층(114, 115), 제2 배선층(116), 또는 층간막(117) 위에 제3 배선층(119)이 형성되어 있어도 좋다. 여기서, 제3 배선층(119)을 형성하는 재료로서는, Ag(은), Au(금), Cu(구리), W(텅스텐), Al(알루미늄) 등의 금속의 입자를 주성분으로 하는 조성물을 사용할 수 있다. 또한, 인듐 주석 산화물(ITO), 인듐 주석 산화물과 산화규소로 된 ITSO, 유기 인듐, 유기 주석, 산화아연, 질화티탄 등의 투광성 재료를 조합시켜도 좋다. 또한, 제3 배선층(119)은 포토리소그래피나 액적 토출법, 인쇄법 등에 의해 소망의 형상으로 가공되어 있어도 좋다.
또한, 도 22(A)에서, 부호 Ctft17은 트랜지스터(17)의 기생 용량소자를 나타내고, Cclk1은 출력 단자(L)와 제1 클록 신호선(CLK1)과의 기생 용량소자를 나타내고, Cclk2는 출력 단자(L)와 제2 클록 신호선(CLK2)과의 기생 용량소자를 나타낸다. 도 22(A) 중의 x는 기생 용량소자(Ctft17)에서 상방에 활성층이 존재하는 제1 배선층의 폭을 나타낸다. 또한, y는 기생 용량소자(Cclk1, Cclk2)에서 제1 배선층의 상단과 제2 배선층의 하단 사이의 거리를 나타낸다.
여기서, 도 21에서, 활성층은 제2 배선층을 마스크로서 형성되어 있기 때문에, 제2 배선층에 따른 형상으로 형성된다. 이때, 활성층은 제2 배선층의 주위를 둘러싸는 형상으로 형성되어 있어도 좋다. 이렇게 함으로써, 제2 배선층을 넘는 제3 배선층의 커버리지가 향상되고, 제3 배선층의 단선이 방지될 수 있다. 왜냐하면, 예를 들어, 활성층의 주위의 형상과 제2 배선층의 주위의 형상이 같거나 대략 같은 경우, 또는, 제2 배선층이 활성층의 주위를 둘러싸는 형상인 경우, 제2 배선층 위의 층간막의 테이퍼각이, 활성층이 제2 배선층의 주위를 둘러싸는 형상으로 형성되어 있는 경우에 비하여 가파르게 되기 때문이다.
또한, 도 21에서, 전원선(Vss), 제1 클록 신호선(CLK1), 제2 클록 신호선(CLK2) 각각이 배선층 및 활성층으로부터 형성되고, 이들은 회로(10)가 연장하는 방향(10ext로 나타냄)에 대략 평행하게 제공될 수도 있다. 이렇게 하여, 다수의 회로(10)를 제공하는 경우, 배선의 인출 거리가 증가됨으로써, 배선 저항이 커져, 전원선에서의 전압 강하에 의한 오동작이나 소비전력이 증대하는 것을 방지할 수 있다. 또한, 신호선에서의 신호 파형의 변형 등에 의한 오동작이나, 회로가 정상으로 동작하는 전압 영역의 축소 등을 억제할 수 있다.
또한, 전원선(Vss), 제1 클록 신호선(CLK1) 및 제2 클록 신호선(CLK2)은 회로(10)를 구성하는 소자의 외측에 제공되어 있어도 좋다. 또한, 전원선(Vss)은 제1 클록 신호선(CLK1) 및 제2 클록 신호선(CLK2)과 반대측에 마련되어 있어도 좋다. 이렇게 함으로써, 전원선(Vss)이 제1 클록 신호선(CLK1) 및 제2 클록 신호선(CLK2)과 교차하는 영역이 발생하는 것을 피할 수 있기 때문에, 전원선이 클록 신호선으로부터의 노이즈에 의해 영향을 받는 것을 방지할 수 있고, 오동작이 감소될 수 있다.
도 21에서, 트랜지스터(11)의 채널 길이 방향(Ch1로 나타냄)과 트랜지스터(12)의 채널 길이 방향(Ch2로 나타냄)은 대략 수직이어도 좋다. 이렇게 함으로써, 트랜지스터(11, 12)가 기판 위에서 차지하는 면적을 작게 할 수 있고, 회로 규 모를 축소할 수 있다. 또한, 트랜지스터(13, 16)의 채널 길이 방향(Ch1로 나타냄)은 서로 대략 평행하여도 좋고, 또한, 하나의 소스 전극과 하나의 드레인 전극 중의 어느 한쪽을 공유하여도 좋다. 이렇게 함으로써, 트랜지스터(13, 16)가 기판 위에서 차지하는 면적을 작게 할 수 있고, 회로 규모를 축소할 수 있다.
또한, 트랜지스터(15, 17)의 채널 길이 방향(Ch2로 나타냄)은 서로 대략 평행하여도 좋고, 또한, 하나의 소스 전극과 하나의 드레인 전극 중의 어느 한쪽을 공유하여도 좋다. 이렇게 함으로써, 트랜지스터(15, 17)가 기판 위에서 차지하는 면적을 작게 할 수 있고, 회로 규모를 축소할 수 있다.
다음에, 단자(P) 및 출력 단자(L)의 전위를 고정하기 위해 전극(SR)의 전위를 H 레벨로 유지하기 위해 트랜지스터(13, 17)의 형상을 고안한 경우의 회로(10)의 상면도에 대하여 도 23을 참조하여 설명한다. 도 23의 상면도에 도시된 회로(10)는 도 21과 마찬가지로, 트랜지스터(11, 12, 13, 15, 16, 17), 용량소자(14), 단자(P), 전극(SR) 및 출력 단자(L)를 구비하고, 접속도 마찬가지이지만, 트랜지스터(13, 17)의 제1 배선층의 형상이 다르다. 이와 같이 하여, 트랜지스터(13, 17)의 제1 배선층의 면적의 평균이 회로(10)의 트랜지스터(12)의 제1 배선층의 면적보다 크게 함으로써, 전극(SR)에 부수하는 기생용량의 값을 크게 할 수 있으므로, 전극(SR)의 전위를 리셋 동작 후에도 H 레벨로 유지할 수 있기 때문에 바람직하다.
또한, 도 23에 도시된 바와 같이, 전극(SR)의 형상을 직선 형상으로 하는 것을 피하도록 회로(10) 내에 굴곡시켜 형성하여도 좋다. 이렇게 함으로써, 전 극(SR)을 인출하는 길이를 k번째 단의 회로(10)(10k로 나타냄)와 k+1번째 단의 회로(10)(10k+1로 나타냄) 사이의 피치보다 길게 할 수 있다. 따라서, 전극(SR)에 부수하는 기생 용량의 값을 크게 할 수 있으므로, 전극(SR)의 전위를 리셋 동작 후에도 H 레벨로 유지할 수 있기 때문에 바람직하다. 또한, 도 23의 상면도에 도시된 회로(10)는 출력 단자(L)가 클록 신호선과 교차하는 영역의 구조가 도 21에서의 것과 다르다. 도 23에 도시된 회로(10)에서는, 출력 단자(L)가 클록 신호선과 교차하는 영역에서, 출력 단자(L)는 제3 배선층으로 형성되고, 클록 신호선은 제2 배선층 및 활성층으로 형성되어 있다.
다음에, 트랜지스터로서 박막트랜지스터를 사용한 경우의 도 23의 a-a'선 및 b-b'선을 따라 취한 단면도에 대하여 도 24(A) 및 도 24(B)를 참조하여 설명한다. 도 24(A) 및 도 24(B)에 도시된 구조는 기판(110), 하지막(111), 제1 배선층(112), 절연층(113), 활성층(114, 115), 제2 배선층(116), 층간막(117), 및 제3 배선층(119)을 구비한다. 또한, 도 24(A) 및 도 24(B)에 도시된 구조는 제3 배선층(119)과 제2 배선층(116)을 접속하는 콘택트(118a) 및 제3 배선층(119)과 제1 배선층(112)을 접속하는 콘택트(118b)를 구비한다.
또한, 도 24(A)에서, 부호 Ctft17은 트랜지스터(17)의 기생 용량소자를 나타내고, Cclk1은 출력 단자(L)와 제1 클록 신호선(CLK1)과의 기생 용량소자를 나타내고, Cclk2는 출력 단자(L)와 제2 클록 신호선(CLK2)와의 기생 용량소자를 나타낸다. 도 24(A)의 x는 기생 용량소자(Ctft17)에서 상방에 활성층이 존재하는 제1 배선층의 폭을 나타내고, y는 기생 용량소자(Cclk1, Cclk2)에서 제1 배선층의 상단과 제2 배선층의 하단 사이의 거리를 나타낸다.
여기서, 기생 용량소자(Ctft17)의 용량값은 x가 클수록 커진다. 한편, 기생 용량소자(Cclk1, Cclk2)의 용량값은 y가 클수록 작아진다. 도 24(A)에 도시된 바와 같이, x를 크게 함으로써 기생 용량소자(Ctft17)의 용량값을 크게 하면, 전극(SR)에 부수하는 기생 용량값을 크게 할 수 있으므로, 전극(SR)의 전위를 H 레벨로 충분히 유지할 수 있다. 또한, 도 24(B)와 같이, y를 크게 함으로써, 기생 용량소자(Cclk1, Cclk2)의 용량값을 작게 하면, 기생 용량소자(Cclk1, Cclk2)를 통하여 제1 클록 신호선(CLK1) 및 제2 클록 신호선(CLK2)의 전위 변동에 의해 출력 단자(L)의 전위를 변동시키는 것을 저감할 수 있다. 이때, 제1 클록 신호선(CLK1) 및 제2 클록 신호선(CLK2)을 제1 배선층으로 형성하여도 좋다.
다음에, 출력 단자(L)가 클록 신호선의 전위 변화의 영향을 가능한 한 받지 않도록 하기 위해 클록 신호선과 출력 단자(L)의 크로스 용량을 없앤 경우의 상면도에 대하여 도 25를 참조하여 설명한다. 도 25의 상면도에 도시된 회로(10)는 도 21 및 도 23과 마찬기지로, 트랜지스터(11, 12, 13, 15, 16, 17), 용량소자(14), 단자(P), 전극(SR) 및 출력 단자(L)를 구비하고, 접속도 마찬가지이지만, 제1 클록 신호선(CLK1), 제2 클록 신호선(CLK2), 및 트랜지스터(11, 12)의 배치가 도 21 및 도 23과는 다르다.
도 25에서, 전원선(Vss), 제1 클록 신호선(CLK1), 및 제2 클록 신호선(CLK2)은 제2 배선층 및 활성층으로부터 형성되고, 회로(10)가 연장하는 방향에 대하여 대략 평행하게 제공되어 있어도 좋다. 이렇게 하면, 회로(10)를 다수 제공하는 경 우에도, 배선의 인출 거리가 늘어남으로써 배선 저항이 커지고, 따라서, 전원선에서의 전압 강하에 의한 오동작이나 소비전력의 증대를 방지할 수 있다. 또한, 신호선에서의 신호 파형의 변형 등에 의한 오동작이나 회로가 정상으로 동작하는 전압 영역의 축소 등을 억제할 수 있다.
또한, 전원선(Vss), 제1 클록 신호선(CLK1), 및 제2 클록 신호선(CLK2)은 회로(10)를 구성하는 소자의 외측에 제공되어 있어도 좋다. 또한, 전원선(Vss), 제1 클록 신호선(CLK1) 및 제2 클록 신호선(CLK2)은 같은 측에 마련되고, 제1 트랜지스터, 제3 트랜지스터, 제2 트랜지스터, 제4 트랜지스터에 대하여, 출력 단자(L)가 있는 쪽의 반대쪽에 제공되어 있어도 좋다. 이렇게 함으로써, 출력 단자(L)가 제1 클록 신호선(CLK1) 및 제2 클록 신호선(CLK2)과 교차하는 영역이 발생하는 것을 피할 수 있기 때문에, 전원선이 클록 신호선으로부터의 노이즈에 의해 영향을 받는 것을 방지할 수 있고, 오동작이 감소될 수 있다.
또한, 트랜지스터(11)의 채널 길이 방향(Ch1로 나타냄)과 트랜지스터(12)의 채널 길이 방향(Ch2로 나타냄)은 서로 대략 평행하여도 좋다. 이렇게 함으로써, 출력 단자(L)가 제1 클록 신호선(CLK1) 및 제2 클록 신호선(CLK2)과 교차하는 영역이 발생하는 것을 피하면서, 트랜지스터(11, 12)가 기판 위에서 차지하는 면적을 작게 할 수 있고, 회로 규모를 축소할 수 있다.
다음에, 트랜지스터로서 보텀 게이트형 트랜지스터를 사용하고, 활성층과 배선층이 소망의 형상으로 개별로 가공되는 경우의 본 발명의 시프트 레지스터 회로의 상면도에 대하여 도 26을 참조하여 설명한다. 도 26에서는, 설명을 위해, k번 째 단의 회로(10)(10k로 나타냄)와 k+1번째 단의 회로(10)(10k+1로 나타냄)만을 나타내고 있지만, 본 발명이 이것에 한정되는 것은 아니고, 회로(10)는 몇 단으로 구성되어 있어도 좋다. 또한, 도 26의 트랜지스터(11, 12, 13, 15, 16, 17), 용량소자(14), 및 단자(P)는 도 1(B)에서의 트랜지스터(11, 12, 13, 15, 16, 17), 용량소자(14), 및 단자(P)에 각각 대응할 수도 있다. 또한, 도 1(A)∼도 1(C)에서는 회로(10)의 외측에 배치되었던 전극(SR) 및 출력 단자(L)를, 도 26에서는 레이아웃 면적의 축소를 위해 회로(10)의 내부에 배치하고 있다. 또한, 본 실시형태에서 참조하는 상면도에서, 점선으로 나타낸 영역은 해당 영역보다 상층에 다른 층이 존재하고 있는 영역을 나타낸다.
다음에, 트랜지스터로서 박막트랜지스터를 사용한 경우의 도 26의 a-a'선 및 b-b'선을 따라 취한 단면도에 대하여 도 27(A) 및 도 27(B)을 참조하여 설명한다. 도 27(A) 및 도 27(B)에 도시된 구조는 기판(120), 하지막(121), 제1 배선층(122), 절연층(123), 활성층(124, 125), 제2 배선층(126), 층간막(127), 및 제3 배선층(129)을 구비한다. 또한, 도 27(A) 및 도 27(B)에 도시된 구조는 제3 배선층(129)과 제2 배선층(126)을 접속하는 콘택트(128a) 및 제3 배선층(129)과 제1 배선층(122)을 접속하는 콘택트(128b)를 구비한다. 도 27(A) 및 도 27(B)에 도시된 구조에 대하여 순차적으로 설명한다.
먼저, 기판(120)은 바륨 붕규산 유리, 알루미노 붕규산 유리 등으로 된 유리 기판, 석영 기판, 실리콘 기판, 금속 기판, 스테인리스 기판 또는 플라스틱 기판일 수도 있다. 또한, 기판(120)의 표면이 평탄화되도록, CMP법 등에 의해 연마되어 있어도 좋다.
다음에, 기판(120) 위에 하지막(121)이 형성될 수도 있다. 하지막(121)은 CVD법, 플라즈마 CVD법, 스퍼터링법, 스핀 코팅법 등의 공지의 방법에 의해, 질화알루미늄(AIN), 산화규소(SiO2), 산화질화규소(SiOxNy) 등의 단층이나 이들의 적층으로 형성될 수도 있다. 또한, 하지막(121)은 기판(120)으로부터의 오염 물질 등을 차단하는 효과를 가진다. 하지막(121)이 형성되어 있지 않은 경우에는 제조 공정이 간략화되기 때문에, 비용을 저감할 수 있다.
다음에, 기판(120) 또는 하지막(121) 위에 제1 배선층(122)이 형성될 수도 있다. 여기서, 제1 배선층(122)은 포토리소그래피나 액적 토출법, 인쇄법 등에 의해 소망의 형상으로 가공될 수도 있다.
다음에, 기판(120), 하지막(121) 또는 제1 배선층(122) 위에 절연막(123)이 형성될 수도 있다. 여기서, 절연막(123)은 산화규소(SiO2) 또는 산화질화규소(SiOxNy)로 형성될 수도 있다.
다음에, 기판(120), 하지막(121), 제1 배선층(122) 또는 절연막(123) 위에 활성층(124, 125)이 형성될 수도 있다. 여기서, 활성층(124, 125)은 비정질 규소(a-Si)로 형성될 수도 있고, 또한 활성층(124, 125)은 동일 성막장치 내에서 연속적으로 형성될 수도 있다. 또한, 활성층(125)은 활성층(124)에 비하여 도전율이 크게 되어 있어도 좋다. 또한, 채널 영역, 즉, 활성층(124)과 절연막(123) 사이의 계면 부근의 영역이 활성층(124)의 다른 영역보다 치밀하게 구성되어 있어도 좋다. 이렇게 함으로써, 트랜지스터의 열화를 억제하면서, 활성층(124)의 성막 속도를 높일 수 있어, 스루풋이 향상된다.
다음에, 기판(120), 하지막(121), 제1 배선층(122), 절연막(123), 또는 활성층(124, 125) 위에 제2 배선층(126)이 형성될 수도 있다. 여기서, 제2 배선층(126)을 형성하는 재료로서는, Ag(은), Au(금), Cu(구리), W(텅스텐), Al(알루미늄) 등의 금속의 입자를 주성분으로 하는 조성물이 사용될 수 있다. 또한, 인듐 주석 산화물(ITO), 인듐 주석 산화물과 산화규소로 된 ITSO, 유기 인듐, 유기 주석, 산화아연, 질화티탄 등의 투광성 재료를 조합시켜도 좋다. 또한, 제2 배선층(126)은 포토리소그래피나 액적 토출법, 인쇄법 등에 의해 소망의 형상으로 가공되어 있어도 좋다.
다음에, 기판(120), 하지막(121), 제1 배선층(122), 절연층(123), 활성층(124, 125) 또는 제2 배선층(126) 위에 층간막(127)이 형성될 수도 있다. 여기서, 층간막(127)은 산화규소, 질화규소, 산화질화규소, 산화알루미늄, 질화알루미늄, 산화질화알루미늄 또는 그 외의 무기 절연성 재료, 또는 아크릴산, 메타크릴산 또는 이들의 유도체, 또는 폴리이미드, 방향족 폴리이미드, 폴리벤조이미다졸 등의 내열성 폴리머, 또는 실록산 수지 등의 절연 재료로 형성될 수 있다. 또한, 층간막(127)은 포토리소그래피나 액적 토출법, 인쇄법 등에 의해 소망의 형상으로 가공되어도 좋다. 층간막이 아크릴, 폴리이미드 등의 감광성 또는 비감광성의 재료를 사용하여 형성하면, 그 층간막의 측면은 곡률반경이 연속적으로 변화하는 형상이 되고, 그 층간막 상층의 박막이 단절되지 않고 형성될 수 있기 때문에 바람직하다. 또한, 층간막(127)은 포토리소그래피나 액적 토출법, 인쇄법 등에 의해 소망의 형상으로 가공되어도 좋다. 여기서, 층간막(127)을 가공할 때에, 한편으로, 콘택트(128a)와 같이 제2 배선층(126)이 에칭되기 전에 에칭이 멈추도록 하고, 다른 한편으로는, 콘택트(128b)와 같이 절연막(123)도 가공되도록 층간막(127)을 가공할 수도 있다. 이렇게 함으로써, 제2 배선층(126)이 제1 배선층(122)에 접속되도록 제2 배선층(126)을 형성할 수 있다.
다음에, 기판(120), 하지막(121), 제1 배선층(122), 절연막(123), 활성층(124, 125), 제2 배선층(126) 또는 층간막(127) 위에 제3 배선층(129)이 형성될 수도 있다. 여기서, 제3 배선층(129)을 형성하는 재료로서는, Ag(은), Au(금), Cu(구리), W(텅스텐), Al(알루미늄) 등의 금속의 입자를 주성분으로 하는 조성물이 사용될 수 있다. 또한, 인듐 주석 산화물(ITO), 인듐 주석 산화물과 산화규소로 된 ITSO, 유기 인듐, 유기 주석, 산화아연, 질화티탄 등의 투광성 재료를 조합시켜도 좋다. 또한, 제3 배선층(129)은 포토리소그래피나 액적 토출법, 인쇄법 등에 의해 소망의 형상으로 가공되어 있어도 좋다.
또한, 도 27(A)에서, 부호 Ctft17은 트랜지스터(17)의 기생 용량소자를 나타내고, Cclk1은 출력 단자(L)와 제1 클록 신호선(CLK1)과의 기생 용량소자를 나타내고, Cclk2는 출력 단자(L)와 제2 클록 신호선(CLK2)과의 기생 용량소자를 나타낸다. 도 27(A)의 x는 기생 용량소자(Ctft17)에서 상방에 활성층이 존재하는 제1 배선층의 폭을 나타내고, y는 기생 용량소자(Cclk1, Cclk2)에서 제1 배선층의 상단과 제2 배선층의 하단 사이의 거리를 나타낸다. 여기서, y를 크게 하기 위해, b-b'선 을 따라 취한 단면에서 출력 단자(L)가 제1 클록 신호선(CLK1) 및 제2 클록 신호선(CLK2)과 교차하는 영역에, 활성층(124, 125)을 형성하여도 좋다.
도 26에서 활성층과 제2 배선층은 상이한 마스크를 사용하여 개별로 형성하고 있기 때문에, 활성층을 구비한 영역은 트랜지스터 부분 이외의 제2 배선층에는 형성되지 않아도 좋다. 또한, 도 26에서 출력 단자(L)가 제1 클록 신호선(CLK1) 및 제2 클록 신호선(CLK2)과 교차하고 있는 영역과 같이, 트랜지스터 부분 이외의 제2 배선층에 활성층이 형성되어 있어도 좋다.
또한, 도 26에서, 전원선(Vss), 제1 클록 신호선(CLK1), 제2 클록 신호선(CLK2) 각각은 배선층 및 활성층으로부터 형성되고, 회로(10)가 연장하는 방향(10ext로 나타냄)에 대하여 대략 평행하에 제공되어 있어도 좋다. 이렇게 하면, 회로(10)를 다수 제공하는 경우에, 배선의 인출 거리가 늘어남으로써 배선 저항이 커져, 전원선에서의 전압 강하에 의한 오동작이나 소비전력의 증대를 방지할 수 있다. 또한, 신호선에서의 신호 파형의 변형 등에 의한 오동작이나 회로가 정상으로 동작하는 전압 영역의 축소 등을 억제할 수 있다.
또한, 전원선(Vss), 제1 클록 신호선(CLK1) 및 제2 클록 신호선(CLK2)은 회로(10)를 구성하는 소자의 외측에 제공되어 있어도 좋다. 또한, 전원선(Vss)은 제1 클록 신호선(CLK1) 및 제2 클록 신호선(CLK2)의 반대측에 제공되어 있어도 좋다. 이렇게 함으로써, 전원선(Vss)이 제1 클록 신호선(CLK1) 및 제2 클록 신호선(CLK2)과 교차하는 영역이 발생하는 것을 피할 수 있기 때문에, 전원선이 클록 신호선으로부터의 노이즈에 의해 영향을 받는 것을 방지할 수 있고, 오동작이 감소될 수 있 다.
또한, 트랜지스터(11)의 채널 길이 방향(Ch1로 나타냄)과 트랜지스터(12)의 채널 길이 방향(Ch2로 나타냄)은 대략 수직이어도 좋다. 이렇게 함으로써, 트랜지스터(11, 12)가 기판 위에서 차지하는 면적을 작게 할 수 있고, 회로 규모를 축소할 수 있다.
또한, 트랜지스터(13, 16)의 채널 길이 방향(Ch1로 나타냄)은 서로 대략 평행하여도 좋고, 또한, 하나의 소스 전극과 하나의 드레인 전극 중의 어느 한쪽을 공유할 수도 있다. 이렇게 함으로써, 트랜지스터(13, 16)가 기판 위에서 차지하는 면적을 작게 할 수 있고, 회로 규모를 축소할 수 있다. 또한, 트랜지스터(15, 17)의 채널 길이 방향(Ch2로 나타냄)은 서로 대략 평행하여도 좋고, 또한, 하나의 소스 전극과 하나의 드레인 전극 중의 어느 한쪽을 공유할 수도 있다. 이렇게 함으로써, 트랜지스터(15, 17)가 기판 위에서 차지하는 면적을 작게 할 수 있고, 회로 규모를 축소할 수 있다.
다음에, 단자(P) 및 출력 단자(L)의 전위를 고정하기 위해 전극(SR)의 전위를 H 레벨로 유지하기 위해 트랜지스터(13, 17)의 형상을 고안한 경우의 회로(10)의 상면도에 대하여 도 28을 참조하여 설명한다. 도 28의 상면도에 도시된 회로(10)는 도 26과 마찬가지로, 트랜지스터(11, 12, 13, 15, 16, 17), 용량소자(14), 단자(P), 전극(SR), 및 출력 단자(L)를 구비하고, 접속도 마찬가지이지만, 트랜지스터(13, 17)의 제1 배선층의 형상이 다르다. 이와 같이 하여, 트랜지스터(13, 17)의 제1 배선층의 면적의 평균이 회로(10)의 트랜지스터(12)의 제1 배선 층의 면적보다 크게 됨으로써, 전극(SR)에 부수하는 기생용량의 값을 크게 할 수 있으므로, 전극(SR)의 전위를 리셋 동작 후에도 H 레벨로 유지할 수 있기 때문에 바람직하다.
또한, 도 28에 도시된 바와 같이, 전극(SR)은 그의 형상을 직선 형상으로 하는 것을 피하도록 회로(10) 내에 굴곡시켜 형성하여도 좋다. 이렇게 함으로써, 전극(SR)을 인출하는 길이를 k번째 단의 회로(10)(10k로 나타냄)와 k+1번째 단의 회로(10)(10k+1로 나타냄) 사이의 피치보다 길게 할 수 있다. 따라서, 전극(SR)에 부수하는 기생 용량의 값을 크게 할 수 있으므로, 전극(SR)의 전위를 리셋 동작 후에도 H 레벨로 유지할 수 있기 때문에 바람직하다.
또한, 도 28의 상면도에 도시된 회로(10)는 출력 단자(L)가 클록 신호선과 교차하는 영역의 구조가 도 26의 것과 다르다. 도 28에 도시된 회로(10)에서는, 출력 단자(L)가 클록 신호선과 교차하는 영역에서, 출력 단자(L)는 제3 배선층으로 형성되고, 클록 신호선은 제2 배선층으로 형성되어 있다.
다음에, 트랜지스터로서 박막트랜지스터를 사용한 경우의 도 28의 a-a'선 및 b-b'선을 따라 취한 단면도에 대하여 도 29(A) 및 도 29(B)를 참조하여 설명한다. 도 29(A) 및 도 29(B)에 도시된 구조는 기판(120), 하지막(121), 제1 배선층(122), 절연층(123), 활성층(124, 125), 제2 배선층(126), 층간막(127), 및 제3 배선층(129)을 구비한다. 또한, 도 29(A) 및 도 29(B)에 도시된 구조는 제3 배선층(129)과 제2 배선층(126)을 접속하는 콘택트(128a) 및 제3 배선층(129)과 제1 배선층(122)을 접속하는 콘택트(128b)를 구비한다.
또한, 도 29(A)에서, 부호 Ctft17은 트랜지스터(17)의 기생 용량소자를 나타내고, Cclk1은 출력 단자(L)와 제1 클록 신호선(CLK1)과의 기생 용량소자를 나타내고, Cclk2는 출력 단자(L)와 제2 클록 신호선(CLK2)와의 기생 용량소자를 나타낸다. 도 29(A)의 x는 기생 용량소자(Ctft17)에서 상방에 활성층이 존재하는 제1 배선층의 폭을 나타내고, y는 기생 용량소자(Cclk1, Cclk2)에서 제1 배선층의 상단과 제2 배선층의 하단 사이의 거리를 나타낸다.
여기서, 기생 용량소자(Ctft17)의 용량값은 x가 클수록 커진다. 또한, 기생 용량소자(Cclk1, Cclk2)의 용량값은 y가 클수록 작아진다. 도 29(A)에 도시된 바와 같이 x를 크게 함으로써, 기생 용량소자(Ctft17)의 용량값을 크게 하면, 전극(SR)에 부수하는 기생 용량값을 크게 할 수 있으므로, 전극(SR)의 전위를 H 레벨로 충분히 유지할 수 있다. 또한, 도 29(B)와 같이 y를 크게 함으로써, 기생 용량소자(Cclk1, Cclk2)의 용량값을 작게 하면, 기생 용량소자(Cclk1, Cclk2)를 통하여 제1 클록 신호선(CLK1) 및 제2 클록 신호선(CLK2)의 전위 변동에 기인한 출력 단자(L)의 전위의 변동을 저감할 수 있다. 또한, 이때, 제1 클록 신호선(CLK1) 및 제2 클록 신호선(CLK2) 사이에 활성층 및 제1 배선층은 형성하지 않아도 된다. 또한, 제1 클록 신호선(CLK1) 및 제2 클록 신호선(CLK2)을 제1 배선층으로 형성하여도 좋다.
다음에, 출력 단자(L)가 클록 신호선의 전위 변화에 의해 가능한 한 영향을 받지 않도록 하기 위해, 클록 신호선과 출력 단자(L)의 크로스 용량을 없앤 경우의 상면도에 대하여 도 30을 참조하여 설명한다. 도 30의 상면도에 도시된 회로(10) 는 도 26 및 도 28과 마찬기지로 트랜지스터(11, 12, 13, 15, 16, 17), 용량소자(14), 단자(P), 전극(SR), 및 출력 단자(L)를 구비하고, 접속도 마찬가지이지만, 제1 클록 신호선(CLK1)과, 제2 클록 신호선(CLK2), 및 트랜지스터(11, 12)의 배치가 도 26 및 도 28과는 다르다.
도 30에서, 전원선(Vss), 제1 클록 신호선(CLK1), 및 제2 클록 신호선(CLK2)은 제2 배선층으로부터 형성되고, 회로(10)가 연장하는 방향(10ext로 나타냄)에 대하여 대략 평행하에 제공되어 있어도 좋다. 이렇게 함으로써, 회로(10)를 다수 제공하는 경우에도, 배선의 인출 거리가 늘어남으로써 배선 저항이 커져, 전원선에서의 전압 강하에 의한 오동작이나 소비전력의 증대를 방지할 수 있다. 또한, 신호선에서의 신호 파형의 변형 등에 의한 오동작이나 회로가 정상으로 동작하는 전압 영역의 축소 등을 억제할 수 있다.
또한, 전원선(Vss), 제1 클록 신호선(CLK1), 및 제2 클록 신호선(CLK2)은 회로(10)를 구성하는 소자의 외측에 마련되어 있어도 좋다. 또한, 전원선(Vss), 제1 클록 신호선(CLK1), 및 제2 클록 신호선(CLK2)은 같은 측에 마련되고, 제1 트랜지스터, 제3 트랜지스터, 제2 트랜지스터, 제4 트랜지스터에 대하여, 출력 단자(L)가 있는 쪽의 반대쪽에 마련되어 있어도 좋다. 이렇게 함으로써, 출력 단자(L)가 제1 클록 신호선(CLK1) 및 제2 클록 신호선(CLK2)과 교차하는 영역이 발생하는 것을 피할 수 있기 때문에, 전원선이 클록 신호선으로부터의 노이즈에 의해 영향을 받는 것을 방지할 수 있고, 오동작을 감소시킬 수 있다.
또한, 트랜지스터(11)의 채널 길이 방향(Ch1로 나타냄)과 트랜지스터(12)의 채널 길이 방향(Ch2로 나타냄)은 서로 대략 평행하여도 좋다. 이렇게 함으로써, 출력 단자(L)가 제1 클록 신호선(CLK1) 및 제2 클록 신호선(CLK2)과 교차하는 영역이 발생하는 것을 피하면서, 트랜지스터(11, 12)가 기판 위에서 차지하는 면적을 작게 할 수 있고, 회로 규모를 축소할 수 있다.
[실시형태 5]
본 실시형태에서는, 실시형태 1 내지 4에서 설명한 본 발명의 시프트 레지스터 회로를 사용한 표시 패널, 및 본 발명의 시프트 레지스터 회로를 사용한 표시 패널을 사용한 표시장치 전체의 구성예에 대하여 설명한다. 또한, 본 명세서에서는, 표시 패널이란, 정지 영상 또는 동영상을 표시하기 위해, 유리 기판, 플라스틱 기판, 석영 기판, 실리콘 기판 등의 기판 위에 화소를 배열한 영역(화소 영역)을 가지는 장치를 말한다. 또한, 표시장치란, 외부로부터 입력된 전기 신호를 상기 화소의 광학적 상태를 개별적으로 제어하는 데이터 신호로 변환하는 회로나, 상기 데이터 신호를 시분할하여 상기 화소에 기입하기 위한 구동회로 등을 포함하고, 상기 표시 패널에 영상을 표시하기 위해 시스템화된 장치를 말한다. 또한, 상기 표시장치에는 상기 데이터 신호를 가공하여 표시 패널에 표시하는 영상을 최적화하기 위한 회로 등을 포함하고 있어도 좋다.
본 발명의 시프트 레지스터 회로는 표시장치를 구성하는 구동회로의 일부로서 사용될 수도 있다. 또한, 본 발명의 시프트 레지스터 회로를 표시장치에 실장하는 방법으로서, 생산성이나 제조 비용, 신뢰성 등을 고려하여 다양한 방법을 사용할 수 있다. 여기서는, 본 발명의 시프트 레지스터 회로를 표시장치에 실장하는 방법의 예에 대하여 도 31(A)∼도 31(E)를 참조하여 설명한다.
도 31(A)는 화소 영역이 제공된 기판 위에 주변 구동회로인 데이터선 드라이버와 주사선 드라이버를 일체로 형성한 경우의 표시 패널을 나타낸다. 도 31(A)에 도시된 표시 패널(200a)은 화소 영역(201a), 데이터선 드라이버(202a), 주사선 드라이버(203a), 및 접속 배선 기판(204a)을 가진다. 화소 영역(201a)은 화소가 배열된 영역으로, 화소 어레이는 스트라이프형 또는 델타형일 수도 있다. 또한, 화소 영역(201a)은 화소의 광학적 상태를 개별적으로 제어하는 데이터 신호를 화소에 기입하기 위한 배선인 데이터 신호선을 가지고 있어도 좋다. 또한, 화소 영역(201a)은 화소의 광학적 상태를 개별적으로 제어하는 데이터 신호를 기입하는 화소열을 선택하기 위한 배선인 주사선을 가지고 있어도 좋다.
데이터선 드라이버(202a)는 화소 영역(201a)에 표시되는 화상에 따라 데이터 신호선의 전기적 상태를 제어하는 회로이다. 데이터선 드라이버(202a)는 다수의 데이터 신호선을 시분할에 의해 분할하여 제어하기 위해 본 발명의 시프트 레지스터 회로를 가질 수도 있다.
주사선 드라이버(203a)는 화소의 광학적 상태를 개별적으로 제어하는 데이터 신호를 기입하는 화소열을 선택하기 위한 배선인 주사선의 전기적 상태를 제어하는 회로이다. 주사선 드라이버(203a)는 다수의 주사선을 순차적으로 주사하고, 화소의 광학적 상태를 개별적으로 제어하는 데이터 신호를 기입하는 화소열을 순서대로 선택하고, 데이터 신호를 화소에 기입함으로써 화소 영역(201a)에 영상을 표시하기 위해 본 발명의 시프트 레지스터 회로를 가질 수도 있다.
접속 배선 기판(204a)은 표시 패널(200a)과, 표시 패널(200a)을 구동하는 외부 회로를 접속하는 배선이 형성된 기판이고, 접속 배선 기판(204a)을 폴리이미드 등의 가요성 기판으로 형성한 때, 표시 패널(200a)을 가동부를 가지는 하우징 내에 실장하는 것이 용이하게 된다. 또한, 표시 패널(200a)을 가지는 하우징이 강한 충격을 받았을 때, 접속 배선 기판(204a)이 가요성을 가지고 있으면, 접속 배선 기판(204a)에 의해 충격이 흡수되기 때문에, 접속부(205a)가 박리하여 단선되어 버리는 위험성을 적게 할 수 있다.
도 31(A)에 도시된 표시 패널(200a)에서는, 데이터선 드라이버(202a)와 주사선 드라이버(203a)를 화소 영역(201a)이 제공된 기판에 일체로 형성함으로써, 제조 비용을 절감할 수 있고, 접속 지점의 수가 적어지므로, 내충격성을 크게 할 수 있다.
도 31(B)는 화소 영역이 제공된 기판 위에 주변 구동회로인 주사선 드라이버를 일체로 형성하고, 데이터선 드라이버는 단결정 기판 위에 제조된 IC로서 상기 기판 위에 제공되고 표시 패널에 접속되는(이 방법을 COG라고도 함) 경우의 표시 패널을 나타낸다. 도 31(B)에 도시된 표시 패널(200b)은 화소 영역(201b), 데이터선 드라이버(202b), 주사선 드라이버(203b), 및 접속 배선 기판(204b)을 가진다.
화소 영역(201b)은 화소가 배열된 영역으로, 화소 어레이는 스트라이프형 또는 델타형일 수도 있다. 또한, 화소 영역(201b)은 화소의 광학적 상태를 개별적으로 제어하는 데이터 신호를 화소에 기입하기 위한 배선인 데이터 신호선을 가지고 있어도 좋다. 또한, 화소 영역(201b)은 화소의 광학적 상태를 개별적으로 제어하 는 데이터 신호를 기입하는 화소열을 선택하기 위한 배선인 주사선을 가지고 있어도 좋다. 데이터선 드라이버(202b)는 화소 영역(201b)에 표시되는 화상에 따라, 데이터 신호선의 전기적 상태를 제어하는 회로이다. 데이터선 드라이버(202b)는 다수의 데이터 신호선을 시분할에 의해 분할하여 제어하기 위해 본 발명의 시프트 레지스터 회로를 가질 수도 있다.
주사선 드라이버(203b)는 화소의 광학적 상태를 개별적으로 제어하는 데이터 신호를 기입하는 화소열을 선택하기 위한 배선인 주사선의 전기적 상태를 제어하는 회로이다. 주사선 드라이버(203b)는 다수의 주사선을 순차적으로 주사하고, 화소의 광학적 상태를 개별적으로 제어하는 데이터 신호를 기입하는 화소열을 순서대로 선택하고, 데이터 신호를 화소에 기입함으로써 화소 영역(201b)에 영상을 표시하기 위해 본 발명의 시프트 레지스터 회로를 가질 수도 있다.
접속 배선 기판(204b)은 표시 패널(200b)과 이 표시 패널(200b)을 구동하는 외부 회로를 접속하는 배선이 형성된 기판이다. 접속 배선 기판(204b)을 폴리이미드 등의 가요성 기판으로 형성하면, 표시 패널(200b)을 가동부를 가지는 하우징 내에 실장하는 것이 용이하게 된다. 또한, 표시 패널(200b)을 가지는 하우징이 강한 충격을 받았을 때, 접속 배선 기판(204b)이 가요성을 가지고 있으면, 접속 배선 기판(204b)에 의해 충격이 흡수되기 때문에, 접속부(205b)가 박리되어 단선될 위험성을 적게 할 수 있다.
도 31(B)에 도시된 표시 패널(200b)에서는, 주사선 드라이버(203b)를 표시 영역(201b)이 제공된 기판 위에 일체로 형성함으로써 제조 비용이 절감될 수 있고, 또한, 접속 지점의 수가 적으므로 내충격성을 크게 할 수 있다. 또한, 데이터선 드라이버(202b)로서, 단결정 기판을 사용하여 제조한 IC를 실장하기 때문에, 트랜지스터의 전기적 특성의 편차를 매우 작게 하여 표시 패널을 제조할 수 있어, 표시장치의 수율을 향상시킬 수 있다. 또한, 동작 전압을 작게 할 수 있기 때문에, 소비전력을 작게 할 수 있다.
도 31(C)는 화소 영역이 제공된 기판 위에 주변 구동회로인 데이터선 드라이버 및 주사선 드라이버를 단결정 기판 위에 IC로서 제조하여, COG를 달성한 경우의 표시 패널을 나타낸다. 도 31(C)에 도시된 표시 패널(200c)은 화소 영역(201c), 데이터선 드라이버(202c), 주사선 드라이버(203c), 및 접속 배선 기판(204c)을 가진다.
화소 영역(201c)은 화소가 배열된 영역이고, 화소 어레이는 스트라이프형 또는 델타형일 수도 있다. 또한, 화소 영역(201c)은 화소의 광학적 상태를 개별적으로 제어하는 데이터 신호를 화소에 기입하기 위한 배선인 데이터 신호선을 가지고 있어도 좋다. 또한, 화소 영역(201c)은 화소의 광학적 상태를 개별적으로 제어하는 데이터 신호를 기입하는 화소열을 선택하기 위한 배선인 주사선을 가지고 있어도 좋다.
데이터선 드라이버(202c)는 화소 영역(201c)에 표시되는 화상에 따라 데이터 신호선의 전기적 상태를 제어하는 회로이다. 데이터선 드라이버(202c)는 다수의 데이터 신호선을 시분할에 의해 분할하여 제어하기 위해 본 발명의 시프트 레지스터 회로를 가질 수도 있다.
주사선 드라이버(203c)는 화소의 광학적 상태를 개별적으로 제어하는 데이터 신호를 기입하는 화소열을 선택하기 위한 배선인 주사선의 전기적 상태를 제어하는 회로이다. 주사선 드라이버(203c)는 다수의 주사선을 순차적으로 주사하고, 화소의 광학적 상태를 개별적으로 제어하는 데이터 신호를 기입하는 화소열을 순서대로 선택하고, 데이터 신호를 화소에 기입함으로써 화소 영역(201c)에 영상을 표시하기 위해 본 발명의 시프트 레지스터 회로를 가질 수도 있다.
접속 배선 기판(204c)은 표시 패널(200c)과, 이 표시 패널(200c)을 구동하는 외부 회로에 접속하는 배선이 형성된 기판이다. 접속 배선 기판(204c)을 폴리이미드 등의 가요성 기판으로 형성하면, 표시 패널(200c)을 가동부를 가지는 하우징 내에 실장하는 것이 용이하게 된다. 또한, 표시 패널(200c)을 가지는 하우징이 강한 충격을 받았을 때, 접속 배선 기판(204c)이 가요성을 가지고 있으면, 접속 배선 기판(204c)에 의해 충격이 흡수되기 때문에, 접속부(205c)가 박리되어 단선될 위험성을 적게 할 수 있다.
도 31(C)에 도시된 패널(200c)은 데이터선 드라이버(202c)와 주사선 드라이버(203c)를 단결정 기판을 사용하여 제조한 IC로서 실장하기 때문에, 트랜지스터의 전기적 특성의 편차를 매우 작게 하여 표시 패널을 제조할 수 있어, 표시장치의 수율을 향상시킬 수 있다. 또한, 동작 전압을 작게 할 수 있기 때문에, 소비전력을 작게 할 수 있다.
도 31(D)는 화소 영역이 제공된 기판 위에 주변 구동회로인 주사선 드라이버를 일체로 형성하고, 데이터선 드라이버는 단결정 기판 위에 제조한 IC로서 가요성 기판 위에 배치하여 접속하는(이 방법을 TAB라고도 한) 경우의 표시 패널을 나타낸다. 도 31(D)에 도시된 표시 패널(200d)은 화소 영역(201d), 데이터선 드라이버(202d), 주사선 드라이버(203d), 및 접속 배선 기판(204d)을 가진다.
화소 영역(201d)은 화소가 배열된 영역이고, 화소 어레이는 스트라이프형 또는 델타형일 수도 있다. 또한, 화소 영역(201d)은 화소의 광학적 상태를 개별적으로 제어하는 데이터 신호를 화소에 기입하기 위한 배선인 데이터 신호선을 가지고 있어도 좋다. 또한, 화소 영역(201d)은 화소의 광학적 상태를 개별적으로 제어하는 데이터 신호를 기입하는 화소열을 선택하기 위한 배선인 주사선을 가지고 있어도 좋다.
데이터선 드라이버(202d)는 화소 영역(201d)에 표시되는 화상에 따라 데이터 신호선의 전기적 상태를 제어하는 회로이다. 데이터선 드라이버(202d)는 다수의 데이터 신호선을 시분할에 의해 분할하여 제어하기 위해 본 발명의 시프트 레지스터 회로를 가질 수도 있다.
주사선 드라이버(203d)는 화소의 광학적 상태를 개별적으로 제어하는 데이터 신호를 기입하는 화소열을 선택하기 위한 배선인 주사선의 전기적 상태를 제어하는 회로이다. 주사선 드라이버(203d)는 다수의 주사선을 순차적으로 주사하고, 화소의 광학적 상태를 개별적으로 제어하는 데이터 신호를 기입하는 화소열을 순서대로 선택하고, 데이터 신호를 화소에 기입함으로써 화소 영역(201d)에 영상을 표시하기 위해 본 발명의 시프트 레지스터 회로를 가질 수도 있다.
접속 배선 기판(204d)은 표시 패널(200d)과 이 표시 패널(200d)을 구동하는 외부 회로에 접속하는 배선이 형성된 기판이다. 접속 배선 기판(204d)을 폴리이미드 등의 가요성 기판으로 형성하면, 표시 패널(200d)을 가동부를 가지는 하우징 내에 실장하는 것이 용이하게 된다. 또한, 표시 패널(200d)을 가지는 하우징이 강한 충격을 받았을 때, 접속 배선 기판(204d)이 가요성을 가지고 있으면, 접속 배선 기판(204d)에 의해 충격이 흡수되기 때문에, 접속부(205d)가 박리되어 단선될 위험성을 적게 할 수 있다.
도 31(D)에 도시된 표시 패널(200d)에서는, 주사선 드라이버(203d)를 화소 영역(201d)이 제공된 기판 위에 일체로 형성함으로써 제조 비용을 절감할 수 있고, 또한, 접속 지점의 수가 적으므로 내충격성을 크게 할 수 있다. 또한, 데이터선 드라이버(202d)로서 단결정 기판을 사용하여 제조한 IC를 실장하기 때문에, 트랜지스터의 전기적 특성의 편차를 매우 작게 하여 표시 패널을 제조할 수 있어, 표시장치의 수율을 향상시킬 수 있다. 또한, 동작 전압을 작게 할 수 있으므로, 소비전력을 작게 할 수 있다. 또한, 데이터선 드라이버(202d)를 접속 배선 기판(204d) 위에 접속하기 때문에, 표시 패널(200d)의 화소 영역(201d) 이외의 영역(프레임이라고도 함)을 작게 할 수 있어, 표시장치의 부가 가격을 높게 할 수 있다. 또한, 접속 배선 기판(204d)이 가요성을 가지고 있으면, 표시 패널(200d)을 가지는 하우징이 강한 충격을 받았을 때, 데이터선 드라이버(202d)에 대한 충격이 접속 배선 기판(204d)에 의해 흡수되기 때문에, 데이터선 드라이버(202d)가 접속 배선 기판(204d)로부터 박리되어 단선될 위험성을 적게 할 수 있다.
도 31(E)는 화소 영역이 제공된 기판 위에, 주변 구동회로인 데이터선 드라 이버 및 주사선 드라이버를 단결정 기판 상의 IC로서 제조하여, TAB로 한 경우의 표시 패널을 나타낸다. 도 31(E)에 도시된 표시 패널(200e)은 화소 영역(201e), 데이터선 드라이버(202e), 주사선 드라이버(203e), 및 접속 배선 기판(204e)을 가진다.
화소 영역(201e)은 화소가 배열된 영역이고, 화소 어레이는 스트라이프형 또는 델타형일 수도 있다. 또한, 화소 영역(201e)은 화소의 광학적 상태를 개별적으로 제어하는 데이터 신호를 화소에 기입하기 위한 배선인 데이터 신호선을 가지고 있어도 좋다. 또한, 화소 영역(201e)은 화소의 광학적 상태를 개별적으로 제어하는 데이터 신호를 기입하는 화소열을 선택하기 위한 배선인 주사선을 가지고 있어도 좋다.
데이터선 드라이버(202e)는 화소 영역(201e)에 표시되는 화상에 따라 데이터 신호선의 전기적 상태를 제어하는 회로이다. 데이터선 드라이버(202e)는 다수의 데이터 신호선을 시분할에 의해 분할하여 제어하기 위해 본 발명의 시프트 레지스터 회로를 가질 수도 있다.
주사선 드라이버(203e)는 화소의 광학적 상태를 개별적으로 제어하는 데이터 신호를 기입하는 화소열을 선택하기 위한 배선인 주사선의 전기적 상태를 제어하는 회로이다. 주사선 드라이버(203e)는 다수의 주사선을 순차적으로 주사하고, 화소의 광학적 상태를 개별적으로 제어하는 데이터 신호를 기입하는 화소열을 순서대로 선택하고, 데이터 신호를 화소에 기입함으로써 화소 영역(201e)에 영상을 표시하기 위해 본 발명의 시프트 레지스터 회로를 가질 수도 있다.
접속 배선 기판(204e)은 표시 패널(200e)과, 이 표시 패널(200e)을 구동하는 외부 회로를 접속하는 배선이 형성된 기판이다. 접속 배선 기판(204e)을 폴리이미드 등의 가요성 기판으로 형성하면, 표시 패널(200e)을 가동부를 가지는 하우징 내에 실장하는 것이 용이하게 된다. 또한, 표시 패널(200e)을 가지는 하우징이 강한 충격을 받았을 때, 접속 배선 기판(204e)이 가요성을 가지고 있으면, 접속 배선 기판(204e)에 의해 충격이 흡수되기 때문에, 접속부(205e)가 박리되어 단선될 위험성이 적어질 수 있다.
도 31(E)에 도시된 표시 패널(200e)에서는 데이터선 드라이버(202e)와 주사선 드라이버(203e)로서 단결정 기판을 사용하여 제조한 IC를 실장하고 있기 때문에, 트랜지스터의 전기적 특성의 편차를 매우 작게 하여 표시 패널을 제조할 수 있어, 표시장치의 수율을 향상시킬 수 있다. 또한, 동작 전압이 작아질 수 있기 때문에, 소비전력을 작게 할 수 있다. 또한, 데이터선 드라이버(202e)를 접속 배선 기판(204e) 위에 접속되어 있기 때문에, 표시 패널(200e)의 프레임을 작게 할 수 있어, 표시장치의 부가 가치를 높일 수 있다. 또한, 접속 배선 기판(204e)이 가요성을 가지고 있으면, 표시 패널(200e)을 가지는 하우징이 강한 충격을 받았을 때, 데이터선 드라이버(202e)에 걸리는 충격이 접속 배선 기판(204e)에 의해 흡수되기 때문에, 데이터선 드라이버(202e) 및 주사선 드라이버(203e)가 접속 배선 기판(204e)으로부터 박리되어 단선될 위험성을 줄일 수 있다.
이와 같이, 본 발명의 트랜지스터는 어떠한 타입의 트랜지스터이어도 좋고, 어떠한 기판 위에 형성되어 있어도 좋다. 따라서, 본 발명의 시프트 레지스터 회 로가 유리 기판, 플라스틱 기판, 단결정 기판, SOI 기판, 또는 어떠한 다른 기판 위에도 형성될 수 있다. 또한, 본 발명의 시프트 레지스터 회로의 일부가 어느 한 기판 위에 형성되고, 본 발명의 시프트 레지스터 회로의 다른 일부가 다른 기판 위에 형성될 수도 있다. 즉, 본 발명의 시프트 레지스터 회로 전부가 동일 기판 위에 형성되지 않아도 된다.
다음에, 본 발명의 시프트 레지스터 회로를 포함하는 표시장치의 구성예를 도 32를 참조하여 나타낸다. 도 32에 도시된 표시장치(220)는 도 31(A)∼도 31(E)에서 도시된 표시 패널(200)과, 외부 구동회로(220)와, 배선 접속 기판(204)을 구비한다.
표시 패널(200)은 화소 영역(201), 데이터선 드라이버(202), 및 주사선 드라이버(203)를 가진다. 표시 패널(200)에 대해서는 앞에서 설명하였으므로, 여기서는 상세히 설명하지 않았지만, 물론, 도 32에 도시된 표시장치(220)에서도, 데이터선 드라이버(202) 및 주사선 드라이버(203)의 실장 방법으로는 다양한 방법을 적용할 수 있다.
외부 구동회로(221)는 제어회로(210), 영상 데이터 변환회로(221), 및 전원 회로(212)를 포함한다. 또한, 전원 회로(212)는 제어/영상 데이터 변환회로용 전원(CV), 드라이버용 전원(DV), 화소 회로용 전원(PV)을 구비할 수도 있다. 또한, 화소 회로용 전원(PV)은 화소 영역(201)의 구성에 따라서는 전원 회로(212) 내에 구비되어 있지 않아도 된다.
배선 접속 기판(204)은 접속부(205)를 통해 표시 패널(200)에 전기적으로 접 속되고, 커넥터(213)를 통해 외부 구동회로(221)에 전기적으로 접속될 수도 있다.
또한, 화소 영역(201)이 큰 표시 패널에 대응하기 위해, 도 33에 도시된 바와 같이, 하나의 표시 패널(200) 및 하나의 화소 영역(201)에 대하여, 다수의 데이터선 드라이버(202(202-1, 202-2, 202-3, 202-4)), 다수의 주사선 드라이버(203(203-1, 203-2, 203-3, 203-4), 다수의 접속 배선 기판(204(204-1, 204-2, 204-3, 204-4, 204-5, 204-6, 204-7, 204-8))이 사용될 수도 있다. 여기서, 도 33에서는, 4개의 데이터선 드라이버(202) 및 4개의 주사선 드라이버(203)를 사용하는 경우를 예로서 나타내었지만, 데이터선 드라이버(202) 및 주사선 드라이버(203)의 수는 특별히 한정되지 않고, 몇 개라도 사용될 수 있다. 데이터선 드라이버(202) 및 주사선 드라이버(203)의 수가 적으면, IC의 수 및 접속 지점의 수가 감소하므로, 신뢰성이 향상될 수 있고, 제조 비용도 저감할 수 있다. 또한, 데이터선 드라이버(202) 및 주사선 드라이버(203)의 수가 크면, 각 드라이버에 요구되는 성능 요건이 낮아지므로, 수율의 향상을 기대할 수 있다.
또한, 접속 배선 기판(204)의 수는 2 이상이고, 데이터선 드라이버(202) 및 주사선 드라이버(203)의 분할수 이하인 것이 바람직하다. 접속 배선 기판(204)의 수를 드라이버의 분할수보다 크게 하면, 접점의 수의 증가에 의해, 접점의 박리에 의한 불량을 일으키는 원인이 된다.
도 32에서, 제어회로(210)는 영상 데이터 변환회로(211) 및 전원 회로(212)에 접속된다. 또한, 제어회로(210)는 커넥터(213), 접속 배선 기판(204), 및 접속부(205)를 통해 데이터선 드라이버(202) 및 주사선 드라이버(203)에 접속된다. 또 한, 영상 데이터 변환회로(211)는 영상 데이터를 입력하는 입력 단자에 접속된다. 또한, 영상 데이터 변환회로(211)는 커넥터(213), 접속 배선 기판(204), 및 접속부(205)를 통하여 데이터선 드라이버(202)에 접속된다.
또한, 전원 회로(212)는 각 회로의 전원을 공급하고, 전원 회로(212) 내의 제어/영상 데이터 변환회로용 전원(CV)은 제어회로(210) 및 영상 데이터 변환회로(211)에 접속되고, 드라이버용 전원(DV)은 커넥터(213), 접속 배선 기판(204), 및 접속부(205)를 통하여 데이터선 드라이버(202) 및 주사선 드라이버(203)에 접속되고, 화소 회로용 전원(PV)은 커넥터(213), 접속 배선 기판(204), 및 접속부(205)를 통하여 화소 영역(201)에 접속된다.
전원(CV)으로부터 제어회로(210) 및 영상 데이터 변환회로(211)에 공급되는 전압은, 제어회로(210) 및 영상 데이터 변환회로(211)가 주로 논리 동작을 행하기 때문에, 가능한 한 낮은 것이 바람직하고, 3 V 정도가 바람직하다. 또한, 드라이버용 전원(DV)으로부터 공급되는 전압은, 소비전력의 저감을 위해 가능한 한 낮은 것이 바람직하다. 예를 들어, 데이터선 드라이버(202) 및 주사선 드라이버(203)에 IC를 사용하는 경우에는, 3 V 정도가 바람직하다. 또한, 데이터선 드라이버(202) 및 주사선 드라이버(203)를 표시 패널(200)과 일체로 형성하는 경우에는, 트랜지스터의 스레시홀드 전압의 2∼3배 정도의 진폭의 전압을 공급하는 것이 바람직하다. 이렇게 함으로써, 소비전력의 증가를 억제하면서 확실하게 회로를 동작시킬 수 있다.
제어회로(210)는 데이터선 드라이버(202) 및 주사선 드라이버(203)에 공급되 는 클록을 생성하는 동작, 타이밍 펄스를 생성하여 공급하는 동작 등을 행하도록 하는 구성을 가질 수도 있다. 또한, 제어회로(210)는 영상 데이터 변환회로에 공급되는 클록을 생성하는 동작, 변환된 영상 데이터를 데이터선 드라이버(202)에 출력하는 타이밍 펄스를 생성하는 동작 등을 행하도록 하는 구성을 가질 수도 있다. 전원 회로(212)는, 예를 들어, 영상 데이터 변환회로(211), 데이터선 드라이버(202) 및 주사선 드라이버(203)가 동작할 필요가 없을 때 각 회로에의 전압 공급을 정지함으로써, 소비전력의 저감을 행하도록 하는 구성을 가질 수도 있다.
영상 데이터가 영상 데이터 변환회로(211)에 입력되면, 영상 데이터 변환회로(211)는 제어회로(210)로부터 공급되는 타이밍에 따라 영상 데이터를 데이터선 드라이버(202)에 입력할 수 있는 데이터로 변환하고, 그 데이터를 데이터선 드라이버(202)에 출력한다. 구체적으로는, 아날로그 신호로 입력된 영상 데이터를 영상 데이터 변환회로(211)로 디지털 신호로 변환하고, 이 디지털 신호의 영상 데이터를 데이터선 드라이버(202)에 출력하는 구성으로 하여도 좋다.
데이터선 드라이버(202)는 제어회로(210)로부터 공급되는 클록 신호 및 타이밍 펄스에 따라, 본 발명의 시프트 레지스터 회로를 동작시키고, 데이터선 드라이버(202)에 입력되는 영상 데이터를 시분할하여 취하고, 취해진 데이터에 따라, 아날로그값의 데이터 전압 또는 데이터 전류를 다수의 데이터선으로 출력하는 구성을 가질 수도 있다. 데이터선으로 출력되는 데이터 전압 또는 데이터 전류의 갱신은 제어회로(210)로부터 공급되는 래치 펄스에 의해 행해질 수도 있다. 또한, 본 발명의 시프트 레지스터 회로를 리셋 동작시키기 위해, 리셋 동작을 위한 신호를 입 력하여도 좋다. 또한, 본 발명의 시프트 레지스터 회로에 포함되는 트랜지스터에 역바이어스를 인가하기 위해, 역바이어스를 인가하기 위한 신호를 입력하여도 좋다.
데이터선으로 출력되는 데이터 전압 또는 데이터 전류의 갱신에 맞추어, 주사선 드라이버(203)는 제어회로(210)로부터 공급된 클록 신호 및 타이밍 펄스에 응답하여 본 발명의 시프트 레지스터 회로를 동작시켜, 주사선을 순차적으로 주사한다. 이때, 본 발명의 시프트 레지스터 회로를 리셋 동작시키기 위해, 리셋 동작을 위한 신호를 입력하여도 좋다. 또한, 본 발명의 시프트 레지스터 회로에 포함되는 트랜지스터에 역 바이어스를 인가하기 위해, 역 바이어스를 인가하기 위한 신호를 입력하여도 좋다.
또한, 도 32 및 도 33에는, 주사선 드라이버(203)를 한쪽에 배치한 예를 나타내었지만, 주사선 드라이버(203)는 한쪽이 아니라 양쪽에 배치되어 좋다. 주사선 드라이버(203)를 양측에 배치하면, 표시장치를 전자장치에 실장할 때, 표시장치의 좌우 밸런스가 달성되어, 배치의 자유도가 높아진다는 이점이 있다.
[실시형태 6]
본 실시형태에서는, 본 발명의 시프트 레지스터 회로를 사용하여 실현할 수 있는 전자장치에 대하여 도 34(A)∼도 34(H)를 참조하여 설명한다.
본 발명은 다양한 전자장치에 적용될 수 있다. 구체적으로는, 본 발명은 전자장치의 표시장치에 적용될 수 있다. 그와 같은 전자장치로서는, 비디오 카메라 및 디지털 카메라와 같은 카메라, 고글형 디스플레이, 내비게이션 시스템, 음향 재 생 장치(카 오디오 시스템, 오디오 컴포넌트 등), 컴퓨터, 게임기기, 휴대형 정보 단말기(모바일 컴퓨터, 휴대 전화기, 휴대형 게임기 또는 전자책 등), 기록 매체를 구비한 화상 재생 장치(구체적으로는, 디지털 비디오 디스크(DVD) 등의 기록 매체의 내용을 재생하고, 그 데이터의 화상을 표시할 수 있는 표시장치를 구비한 장치) 등을 들 수 있다.
도 34(A)는 케이스(3001), 지지대(3002), 표시부(3003), 스피커부(3004), 비디오 입력 단자(3005) 등을 포함하는 텔레비전 수상기를 나타낸다. 본 발명의 표시장치는 표시부(3003)에 적용될 수 있다. 예를 들어, 텔레비전 수상기용의 표시부에는 대형의 것이 요구되기 때문에, 도 33에 도시된 바와 같은 표시장치가 적합하다. 또한, 표시장치는, 예를 들어, 퍼스널 컴퓨터용, 텔레비전 방송 수신용, 광고 표시용 등의 모든 정보 표시용 발광장치를 표함한다. 본 발명의 시프트 레지스터 회로를 사용한 표시장치를 표시부(3003)에 사용함으로써, 외부로부터의 전자파 등의 노이즈에 노출되더라도 오동작하는 일이 거의 없고, 또한, 역 바이어스를 인가하는 동작이 가능한 신뢰성이 높은 전자장치를 얻을 수 있다.
도 34(B)는 본체(3101), 표시부(3102), 수상부(3103), 조작 키(3104), 외부 접속 포트(3105), 셔터(3106) 등을 포함하는 디지털 카메라를 나타낸다. 본 발명의 시프트 레지스터 회로를 사용한 표시장치를 표시부(3102)에 사용함으로써, 외부로부터의 전자파 등의 노이즈에 노출되더라도 오동작하는 일이 거의 없고, 또한, 역 바이어스를 인가하는 동작이 가능한 신뢰성이 높은 디지털 카메라를 얻을 수 있다.
도 34(C)는 본체(3201), 하우징(3202), 표시부(3203), 키보드(3204), 외부 접속 포트(3205), 포인팅 마우스(3206) 등을 포함하는 컴퓨터를 나타낸다. 본 발명의 시프트 레지스터 회로를 사용한 표시장치를 표시부(3203)에 사용함으로써, 외부로부터의 전자파 등의 노이즈에 노출되더라도 오동작하는 일이 거의 없고, 또한 역 바이어스를 인가하는 동작이 가능한 신뢰성이 높은 컴퓨터를 얻을 수 있다.
도 34(D)는 본체(3301), 표시부(3302), 스위치(3303), 조작 키(3304), 적외선 포트(3305) 등을 포함하는 모바일 컴퓨터를 나타낸다. 본 발명의 시프트 레지스터 회로를 사용한 표시장치를 표시부(3302)에 사용함으로써, 외부로부터의 전자파 등의 노이즈에 노출되더라도 오동작하는 일이 거의 없고, 또한, 역 바이어스를 인가하는 동작이 가능한 신뢰성이 높은 모바일 컴퓨터를 얻을 수 있다.
도 34(E)는 본체(3401), 하우징(3402), 표시부 A(3403), 표시부 B(3404), 기록 매체 판독부(3405), 조작 키(3406), 스피커부(3407) 등을 포함하는, 기록 매체(DVD 등)를 구비한 휴대형 화상 재생장치(구체적으로는 DVD 재생장치)를 나타낸다. 표시부 A(3403)는 주로 화상 정보를 표시하고, 표시부 B(3404)는 주로 문자 정보를 표시한다. 본 발명의 시프트 레지스터 회로를 사용한 표시장치를 표시부 A(3403) 및 표시부 B(3404)에 사용함으로써, 외부로부터의 전자파 등의 노이즈에 노출되더라도 오동작하는 일이 거의 없고, 또한, 역 바이어스를 인가하는 동작이 가능한 신뢰성이 높은 화상 재생장치를 얻을 수 있다.
도 34(F)는 본체(3501), 표시부(3502), 암(arm)부(3503)를 포함하는 고글형 디스플레이를 나타낸다. 고글형 디스플레이는 상기한 실시형태들 중 어느 하나에 서 설명된 표시장치를 표시부(3502)에 적용하여 제조될 수 있다. 본 발명의 시프트 레지스터 회로를 사용한 표시장치를 표시부(3502)에 사용함으로써, 외부로부터의 전자파 등의 노이즈에 노출되더라도 오동작하는 일이 거의 없고, 또한, 역 바이어스를 인가하는 동작이 가능한 신뢰성이 높은 고글형 디스플레이를 얻을 수 있다.
도 34(G)는 본체(3601), 표시부(3602), 하우징(3603), 외부 접속 포트(3604), 리모콘 수신부(3605), 수상부(3606), 배터리(3607), 음성 입력부(3608), 조작 키(3609) 등을 포함하는 비디오 카메라를 나타낸다. 본 발명의 시프트 레지스터 회로를 표시부(3602)에 사용함으로써, 외부로부터의 전자파 등의 노이즈에 노출되더라도 오동작하는 일이 거의 없고, 또한, 역 바이어스를 인가하는 동작이 가능한 신뢰성이 높은 비디오 카메라를 얻을 수 있다.
도 34(H)는 본체(3701), 하우징(3702), 표시부(3703), 음성 입력부(3704), 음성 출력부(3705), 조작 키(3706), 외부 접속 포트(3707), 안테나(3708) 등을 포함하는 휴대 전화기를 나타낸다. 본 발명의 시프트 레지스터 회로를 표시부(3703)에 사용함으로써, 외부로부터의 전자파 등의 노이즈에 노출되더라도 오동작하는 일이 거의 없고, 또한, 역 바이어스를 인가하는 동작이 가능한 신뢰성이 높은 휴대 전화기를 얻을 수 있다.
이와 같이, 본 발명은 모든 전자장치에 적용될 수 있다.
이상과 같이, 본 발명을 사용함으로써, 적어도 1주기의 절반의 기간에 제2 트랜지스터에 의해 단자(OUT)를 전원선에 접속하고, 노이즈에 의한 오동작이 적고, 안정하게 동작하는 반도체장치, 및 그러한 반도체장치를 가지는 표시장치, 및 그러한 표시장치를 가지는 전자장치가 제공될 수 있다.
또한, 제3 트랜지스터의 게이트 면적과 제2 트랜지스터의 게이트 면적의 평균을 제1 트랜지스터의 게이트 면적보다 크게 함으로써, 입력 단자에 용량소자를 접속할 필요가 없기 때문에, 입력 단자의 부하를 작게 할 수 있어, 파형 변형이 적고 소비전력이 작은 반도체장치, 및 그러한 반도체장치를 가지는 표시장치, 및 그러한 표시장치를 가지는 전자장치가 제공될 수 있다.
또한, 온 상태가 되는 기간이 긴 트랜지스터의 게이트 전극에 다이오드 소자 또는 다이오드 접속 트랜지스터를 접속함으로써, 온 상태가 되는 기간이 긴 트랜지스터의 게이트 전극에 충분한 역 바이어스를 인가할 수 있으므로, 특성 편차가 적고 안정하게 동작하는 반도체장치, 및 그러한 반도체장치를 가지는 표시장치, 및 그러한 표시장치를 가지는 전자장치가 제공될 수 있다.

Claims (99)

  1. 입력 단자,
    출력 단자,
    제1 단자,
    제2 단자,
    제3 단자,
    제4 단자,
    상기 제1 단자의 전위를 상기 출력 단자에 전달하는 제1 트랜지스터,
    상기 입력 단자의 전위에 따라 상기 제1 트랜지스터를 온(on) 상태로 하는 정류성 소자,
    상기 제4 단자의 전위에 따라 상기 출력 단자와 상기 제2 단자를 도통시켜 상기 출력 단자의 전위를 고정하는 제2 트랜지스터, 및
    상기 제4 단자의 전위에 따라 상기 제3 단자와 상기 제2 단자를 도통시켜 상기 제3 단자의 전위를 고정하는 제3 트랜지스터를 포함하고,
    상기 입력 단자로부터 제1 펄스가 입력되고,
    상기 제1 펄스에 대해 반전된 제2 펄스가 상기 제4 단자로부터 입력되는, 반도체장치.
  2. 입력 단자,
    출력 단자,
    제1 단자,
    제2 단자,
    제3 단자,
    제4 단자,
    제5 단자,
    상기 제1 단자의 전위를 상기 출력 단자에 전달하는 제1 트랜지스터,
    상기 입력 단자의 전위에 따라 상기 제1 트랜지스터를 온 상태로 하는 정류성 소자,
    상기 제5 단자의 전위에 따라 상기 출력 단자와 상기 제2 단자를 도통시켜 상기 출력 단자의 전위를 고정하는 제2 트랜지스터,
    상기 제4 단자의 전위에 따라 상기 제3 단자와 상기 제2 단자를 도통시켜 상기 제3 단자의 전위를 고정하는 제3 트랜지스터, 및
    상기 제3 단자의 전위를 반전시켜 상기 제5 단자에 상기 전위를 출력하는 회로를 포함하고,
    상기 입력 단자로부터 제1 펄스가 입력되고,
    상기 제1 펄스에 대해 반전된 제2 펄스가 상기 제4 단자로부터 입력되는, 반도체장치.
  3. 입력 단자,
    출력 단자,
    제1 단자,
    제2 단자,
    제3 단자,
    제4 단자,
    제5 단자,
    제6 단자,
    상기 제1 단자의 전위를 상기 출력 단자에 전달하는 제1 트랜지스터,
    상기 입력 단자의 전위에 따라 상기 제1 트랜지스터를 온 상태로 하는 제1 정류성 소자,
    상기 제4 단자의 전위에 따라 상기 출력 단자와 상기 제2 단자를 도통시켜 상기 출력 단자의 전위를 고정하는 제2 트랜지스터,
    상기 제4 단자의 전위에 따라 상기 제3 단자와 상기 제2 단자를 도통시켜 상기 제3 단자의 전위를 고정하는 제3 트랜지스터,
    상기 출력 단자의 전위에 따라 상기 제5 단자의 전위를 상승시키는 제2 정류성 소자, 및
    상기 제2 단자와 상기 제6 단자를 도통시켜 상기 제6 단자의 전위를 하강시키는 제4 트랜지스터를 포함하고,
    상기 제4 단자는 제5 트랜지스터의 소스와 드레인 중 어느 한쪽에 전기적으로 접속되는, 반도체장치.
  4. 입력 단자,
    출력 단자,
    제1 단자,
    제2 단자,
    제3 단자,
    제4 단자,
    제5 단자,
    제6 단자,
    제7 단자,
    상기 제1 단자의 전위를 상기 출력 단자에 전달하는 제1 트랜지스터,
    상기 입력 단자의 전위에 따라 상기 제1 트랜지스터를 온 상태로 하는 제1 정류성 소자,
    상기 제7 단자의 전위에 따라 상기 출력 단자와 상기 제2 단자를 도통시켜 상기 출력 단자의 전위를 고정하는 제2 트랜지스터,
    상기 제4 단자의 전위에 따라 상기 제3 단자와 상기 제2 단자를 도통시켜 상기 제3 단자의 전위를 고정하는 제3 트랜지스터,
    상기 출력 단자의 전위에 따라 상기 제5 단자의 전위를 상승시키는 제2 정류성 소자,
    상기 제2 단자와 상기 제6 단자를 도통시켜 상기 제6 단자의 전위를 하강시키는 제4 트랜지스터, 및
    상기 제3 단자의 전위를 반전시켜 상기 제7 단자에 상기 전위를 출력하는 회로를 포함하고,
    상기 제4 단자는 제5 트랜지스터의 소스와 드레인 중 어느 한쪽에 전기적으로 접속되는, 반도체장치.
  5. 입력 단자,
    출력 단자,
    제1 단자,
    제2 단자,
    제3 단자,
    제4 단자,
    정류성 소자,
    제1 트랜지스터,
    제2 트랜지스터, 및
    제3 트랜지스터를 포함하고;
    상기 정류성 소자의 전극들 중 한쪽 전극은 상기 입력 단자에 전기적으로 접속되고, 상기 정류성 소자의 다른 쪽 전극은 상기 제3 단자에 전기적으로 접속되고,
    상기 제1 트랜지스터의 게이트 전극은 상기 제3 단자에 전기적으로 접속되고, 상기 제1 트랜지스터의 소스 전극과 드레인 전극 중의 어느 한쪽은 상기 제1 단자에 전기적으로 접속되고, 상기 제1 트랜지스터의 소스 전극과 드레인 전극 중의 다른 쪽은 상기 출력 단자에 전기적으로 접속되고,
    상기 제2 트랜지스터의 게이트 전극은 상기 제4 단자에 전기적으로 접속되고, 상기 제2 트랜지스터의 소스 전극과 드레인 전극 중의 어느 한쪽은 상기 제2 단자에 전기적으로 접속되고, 상기 제2 트랜지스터의 소스 전극과 드레인 전극 중의 다른 쪽은 상기 출력 단자에 전기적으로 접속되고,
    상기 제3 트랜지스터의 게이트 전극은 상기 제4 단자에 전기적으로 접속되고, 상기 제3 트랜지스터의 소스 전극과 드레인 전극 중의 어느 한쪽은 상기 제2 단자에 전기적으로 접속되고, 상기 제3 트랜지스터의 소스 전극과 드레인 전극 중의 다른 쪽은 상기 제3 단자에 전기적으로 접속되고,
    상기 입력 단자로부터 제1 펄스가 입력되고,
    상기 제1 펄스에 대해 반전된 제2 펄스가 상기 제4 단자로부터 입력되는, 반도체장치.
  6. 입력 단자,
    출력 단자,
    제1 단자,
    제2 단자,
    제3 단자,
    제4 단자,
    제5 단자,
    정류성 소자,
    제1 트랜지스터,
    제2 트랜지스터,
    제3 트랜지스터, 및
    전위 반전 회로를 포함하고;
    상기 정류성 소자의 전극들 중 한쪽 전극은 상기 입력 단자에 전기적으로 접속되고, 상기 정류성 소자의 다른 쪽 전극은 상기 제3 단자에 전기적으로 접속되고,
    상기 제1 트랜지스터의 게이트 전극은 상기 제3 단자에 전기적으로 접속되고, 상기 제1 트랜지스터의 소스 전극과 드레인 전극 중의 어느 한쪽은 상기 제1 단자에 전기적으로 접속되고, 상기 제1 트랜지스터의 소스 전극과 드레인 전극 중의 다른 쪽은 상기 출력 단자에 전기적으로 접속되고,
    상기 제2 트랜지스터의 게이트 전극은 상기 제5 단자에 전기적으로 접속되고, 상기 제2 트랜지스터의 소스 전극과 드레인 전극 중의 어느 한쪽은 상기 제2 단자에 전기적으로 접속되고, 상기 제2 트랜지스터의 소스 전극과 드레인 전극 중의 다른 쪽은 상기 출력 단자에 전기적으로 접속되고,
    상기 제3 트랜지스터의 게이트 전극은 상기 제4 단자에 전기적으로 접속되고, 상기 제3 트랜지스터의 소스 전극과 드레인 전극 중의 어느 한쪽은 상기 제2 단자에 전기적으로 접속되고, 상기 제3 트랜지스터의 소스 전극과 드레인 전극 중의 다른 쪽은 상기 제3 단자에 전기적으로 접속되고,
    상기 전위 반전 회로의 전극들 중 한쪽 전극은 상기 제3 단자에 전기적으로 접속되고, 상기 전위 반전 회로의 다른 쪽 전극은 상기 제5 단자에 전기적으로 접속되고,
    상기 입력 단자로부터 제1 펄스가 입력되고,
    상기 제1 펄스에 대해 반전된 제2 펄스가 상기 제4 단자로부터 입력되는, 반도체장치.
  7. 입력 단자,
    출력 단자,
    제1 단자,
    제2 단자,
    제3 단자,
    제4 단자,
    제5 단자,
    제6 단자,
    제1 정류성 소자,
    제2 정류성 소자,
    제1 트랜지스터,
    제2 트랜지스터,
    제3 트랜지스터, 및
    제4 트랜지스터를 포함하고;
    상기 제1 정류성 소자의 전극들 중 한쪽 전극은 상기 입력 단자에 전기적으로 접속되고, 상기 제1 정류성 소자의 다른 쪽 전극은 상기 제3 단자에 전기적으로 접속되고,
    상기 제1 트랜지스터의 게이트 전극은 상기 제3 단자에 전기적으로 접속되고, 상기 제1 트랜지스터의 소스 전극과 드레인 전극 중의 어느 한쪽은 상기 제1 단자에 전기적으로 접속되고, 상기 제1 트랜지스터의 소스 전극과 드레인 전극 중의 다른 쪽은 상기 출력 단자에 전기적으로 접속되고,
    상기 제2 트랜지스터의 게이트 전극은 상기 제4 단자에 전기적으로 접속되고, 상기 제2 트랜지스터의 소스 전극과 드레인 전극 중의 어느 한쪽은 상기 제2 단자에 전기적으로 접속되고, 상기 제2 트랜지스터의 소스 전극과 드레인 전극 중의 다른 쪽은 상기 출력 단자에 전기적으로 접속되고,
    상기 제3 트랜지스터의 게이트 전극은 상기 제4 단자에 전기적으로 접속되고, 상기 제3 트랜지스터의 소스 전극과 드레인 전극 중의 어느 한쪽은 상기 제2 단자에 전기적으로 접속되고, 상기 제3 트랜지스터의 소스 전극과 드레인 전극 중의 다른 쪽은 상기 제3 단자에 전기적으로 접속되고,
    상기 제2 정류성 소자의 전극들 중 한쪽 전극은 상기 출력 단자에 전기적으로 접속되고, 상기 제2 정류성 소자의 다른 쪽 전극은 상기 제5 단자에 전기적으로 접속되고,
    상기 제4 트랜지스터의 게이트 전극은 상기 제3 단자에 전기적으로 접속되고, 상기 제4 트랜지스터의 소스 전극과 드레인 전극 중의 어느 한쪽은 상기 제2 단자에 전기적으로 접속되고, 상기 제4 트랜지스터의 소스 전극과 드레인 전극 중의 다른 쪽은 상기 제6 단자에 전기적으로 접속되고,
    상기 제4 단자는 제5 트랜지스터의 소스와 드레인 중 어느 한쪽에 전기적으로 접속되는, 반도체장치.
  8. 입력 단자,
    출력 단자,
    제1 단자,
    제2 단자,
    제3 단자,
    제4 단자,
    제5 단자,
    제6 단자,
    제7 단자,
    제1 정류성 소자,
    제2 정류성 소자,
    제1 트랜지스터,
    제2 트랜지스터,
    제3 트랜지스터,
    제4 트랜지스터, 및
    전위 반전 회로를 포함하고;
    상기 제1 정류성 소자의 전극들 중 한쪽 전극은 상기 입력 단자에 전기적으로 접속되고, 상기 제1 정류성 소자의 다른 쪽 전극은 상기 제3 단자에 전기적으로 접속되고,
    상기 제1 트랜지스터의 게이트 전극은 상기 제3 단자에 전기적으로 접속되고, 상기 제1 트랜지스터의 소스 전극과 드레인 전극 중의 어느 한쪽은 상기 제1 단자에 전기적으로 접속되고, 상기 제1 트랜지스터의 소스 전극과 드레인 전극 중의 다른 쪽은 상기 출력 단자에 전기적으로 접속되고,
    상기 제2 트랜지스터의 게이트 전극은 상기 제7 단자에 전기적으로 접속되고, 상기 제2 트랜지스터의 소스 전극과 드레인 전극 중의 어느 한쪽은 상기 제2 단자에 전기적으로 접속되고, 상기 제2 트랜지스터의 소스 전극과 드레인 전극 중의 다른 쪽은 상기 출력 단자에 전기적으로 접속되고,
    상기 제3 트랜지스터의 게이트 전극은 상기 제4 단자에 전기적으로 접속되고, 상기 제3 트랜지스터의 소스 전극과 드레인 전극 중의 어느 한쪽은 상기 제2 단자에 전기적으로 접속되고, 상기 제3 트랜지스터의 소스 전극과 드레인 전극 중의 다른 쪽은 상기 제3 단자에 전기적으로 접속되고,
    상기 제2 정류성 소자의 전극들 중 한쪽 전극은 상기 출력 단자에 전기적으로 접속되고, 상기 제2 정류성 소자의 다른 쪽 전극은 상기 제5 단자에 전기적으로 접속되고,
    상기 제4 트랜지스터의 게이트 전극은 상기 제3 단자에 전기적으로 접속되고, 상기 제4 트랜지스터의 소스 전극과 드레인 전극 중의 어느 한쪽은 상기 제2 단자에 전기적으로 접속되고, 상기 제4 트랜지스터의 소스 전극과 드레인 전극 중의 다른 쪽은 상기 제6 단자에 전기적으로 접속되고,
    상기 전위 반전 회로의 전극들 중 한쪽 전극은 상기 제3 단자에 전기적으로 접속되고, 상기 전위 반전 회로의 다른 쪽 전극은 상기 제7 단자에 전기적으로 접속되고,
    상기 제4 단자는 제5 트랜지스터의 소스와 드레인 중 어느 한쪽에 전기적으로 접속되는, 반도체장치.
  9. 제 1 항, 제 2 항, 제 5 항, 또는 제 6 항 중 어느 한 항에 있어서,
    상기 정류성 소자가 다이오드 접속 트랜지스터인, 반도체장치.
  10. 제 3 항, 제 4 항, 제 7 항, 또는 제 8 항 중 어느 한 항에 있어서,
    상기 제1 정류성 소자 및 상기 제2 정류성 소자가 다이오드 접속 트랜지스터인, 반도체장치.
  11. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 제2 트랜지스터 및 상기 제3 트랜지스터를 온 상태로 하는 신호선을 더 포함하는, 반도체장치.
  12. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 제2 트랜지스터 및 상기 제3 트랜지스터에 역 바이어스를 인가하는 신호선을 더 포함하는, 반도체장치.
  13. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 제1 단자에 입력되는 신호가 50% 미만의 듀티비를 가지는, 반도체장치.
  14. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 제2 트랜지스터의 게이트 전극의 면적과 상기 제3 트랜지스터의 게이트 전극의 면적의 평균이 상기 제1 트랜지스터의 게이트 전극의 면적보다 큰, 반도체장치.
  15. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 제2 단자에 전기적으로 접속된 배선과, 상기 제1 단자에 전기적으로 접속된 배선이, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 및 상기 제3 트랜지스터에 대하여 상기 출력 단자의 반대측에 제공되어 있는, 반도체장치.
  16. 제 1 항에 있어서,
    상기 반도체장치가, 제1 배선층, 제2 배선층, 제3 배선층, 절연막, 및 층간절연막을 더 포함하고,
    상기 절연막이 상기 제1 배선층과 상기 제2 배선층 사이에 제공되고,
    상기 층간절연막이 상기 제2 배선층과 상기 제3 배선층 사이에 제공되고,
    상기 층간절연막이 상기 절연막보다 두껍고,
    상기 제1 단자에 전기적으로 접속되는 제1 전극이 상기 제2 배선층의 일부를 포함하고,
    상기 출력 단자에 전기적으로 접속되는 제2 전극이 적어도 상기 제1 배선층의 일부와, 상기 제3 배선층의 일부를 포함하고,
    상기 출력 단자에 전기적으로 접속되는 상기 제2 전극과 상기 제1 단자에 전기적으로 접속되는 상기 제1 전극이 교차하는 영역에서, 상기 출력 단자에 전기적으로 접속되는 상기 제2 전극이 상기 제3 배선층의 일부를 포함하는, 반도체장치.
  17. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 반도체장치가 화소 영역이 제공된 기판 위에 제공되어 있는, 반도체장치.
  18. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 반도체장치가 화소 영역이 제공된 기판 위에 IC로서 제공되고, 상기 기판 위의 배선에 COG 방식으로 접속되어 있는, 반도체장치.
  19. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 반도체장치가 화소 영역이 제공된 기판에 접속되어 있는 접속 배선 기판 위에 IC로서 제공되고, 상기 기판 위의 배선에 TAB 방식으로 접속되어 있는, 반도체장치.
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  22. 제 1 항 내지 제 8 항 중 어느 한 항에 따른 반도체장치를 포함하는 표시장치로서,
    외부 구동회로 및 접속 배선 기판을 더 포함하고;
    상기 반도체장치와 상기 외부 구동회로가 하나의 접속 배선 기판으로 서로 접속되어 있는, 표시장치.
  23. 제 22 항에 따른 표시장치를 사용하는 전자장치.
  24. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 및 상기 제3 트랜지스터 중 적어도 하나는, 상기 출력 단자와, 상기 제2 단자에 전기적으로 접속된 배선 및 상기 제1 단자에 전기적으로 접속된 배선 중 적어도 하나 사이에 있는, 반도체장치.
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