CN101026010A - 半导体器件、显示器件、和电子器件 - Google Patents

半导体器件、显示器件、和电子器件 Download PDF

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Abstract

提供一种在由于噪音引起的故障为低、功耗低、和特性变化小的情况中稳定运行的半导体器件；包括该半导体器件的显示器件；和包括该显示器件的电子器件。输出端子连接到电源线，从而减小输出端子的电位变化。另外，由于晶体管的电容，保持开启一个晶体管的栅电极电位。另外，通过用于反向偏置的信号线减少晶体管特性的变化。

Description

半导体器件、显示器件、和电子器件
技术领域
本发明涉及半导体器件、显示器件、和电子器件。
背景技术
移位寄存器电路是按照单级每一次施加一个脉冲移动其内容的方式运行的电路。利用这个性能，移位寄存器用于串行信号和并行信号相互转换的电路。将串行信号向并行信号转换，或者将并行信号向串行信号转换的上述电路主要用于具有彼此连接的电路的网络。用于在网络中彼此连接电路和发射信号的传播路径的数目通常较待传送的数据的数量小。在此情况下，并行信号在发射机电路中变为串行信号，并顺序地发送给传输路径，已经顺序地发送的串行信号在接收机电路中变为并行信号。因而，可以使用少量传播路径交换信号。
显示器件通过根据从外部输入的图像信号控制每一个像素的亮度来显示图象。这里，因为难以使用等于像素数目的大量的来自外部的图像信号的传播路径，所以图像信号必须经过串并行转换。因此，移位寄存器用于向显示器件发射图像信号的电路和用于驱动接收图像信号的显示器件的电路。
结合n沟道晶体管和P沟道晶体管的CMOS电路通常用于上述移位寄存器电路。然而，为了在相同的衬底上方形成结合n沟道晶体管和P沟道晶体管的CMOS电路，必须在相同的衬底上方形成具有彼此相反导电类型的晶体管，所以制造过程不可避免地变得复杂。因此，导致成本增加或者半导体器件的产量减少。
因此，已经设计全部具有相同极性的晶体管的电路(也称为单极电路)。单极电路能够省略制造过程中的一些步骤，例如添加杂质元素的步骤。从而，抑制成本增加和产量减少。
例如，考虑形成其中全部的晶体管具有n沟道极性的逻辑电路的情形。这种电路具有当根据n沟道晶体管的阈值输出具有高电位电源的电势时，输出信号的电压与输入信号的电压相比衰减的问题。因此，广泛地使用被称为自举电路的电路以便输出信号的电压不衰减。当在连接高电位电源的晶体管接通以便电流开始流过沟道之后与输出端子电容耦合的晶体管的栅电极为浮置态时，实现自举电路。因而，输出端子的电位上升并且晶体管的栅电极的电位也相应地上升，以便最后超过高电位电源的电势加上晶体管的阈电压。从而，可以使输出端的电势几乎等于高电位电源的电势。
使用上述的自举电路，可以实现其中甚至在使用单极晶体管情况下输出电位不衰减的半导体器件。另外，使用自举电路(例如，参考文献1：日本公开专利申请No.2002-215118和参考文献2：SID2005，p.1050，″An ImprovedDynamic Ratio Less Shift Register Circuit Suitable for LTPS-TFT LCD Panels″)形成移位寄存器电路。
发明内容
图37A和37B显示参考文献2中的传统的实例(注意已经变化的参考码等等)。在图37A和37B显示的移位寄存器电路中，当输入信号输入到Vin时，端子P1的电位上升并且连接到信号线V1的晶体管导通。然后，晶体管自举响应信号线V1的电位的上升，所以信号线V1的电位被送到下一级，没有降低信号线V1的电势。图37A显示移位寄存器电路的第一个四级的电路图，以便帮助了解电路排布，图37B显示由虚线围绕的图37A的一部分。图37B显示用于形成图37A显示的电路的最小单元，图37B的一个电路对应于图37A的电路的一个输出端子(OUT1至OUT4)。在说明书中，电路的结构单位，例如相对于图37A的图37B显示的，被称为单级电路。这里，用于控制端子P1和电源线Vss之间连接的接通/截止的晶体管响应下一级的输出而导通。然而，因为晶体管导通的时间限于周期，在该周期中下一级的输出具有较高的电位(H电平)，所以当较低的电位(L电平)输出到端子OUT1(也称为非选择期间)时在大部分周期中端子P1和端子OUT1处于浮置。这些也施加于下一级中的端子Px和端子OUTx。因此，存在由于由时钟信号1和时钟信号2生成的噪音或者由来自电路外部的电磁波引起的噪音引起故障的问题。
为了克服这些问题，在参考文献2中，使用图38A和38B显示的结构。注意图38A是第一六级移位寄存器电路的电路图。为了帮助理解电路结构，图38B显示由图38A中的虚线围绕的图38A的单级电路。在图38A和38B所示的结构中，在随后级中将端子P1和端子Px复位为L电平的晶体管导通的周期占去大部分非选择期间。具有该结构，在非选择周期中，可以将在随后级中端子P1和端子Px的电位的变化抑制在某种程度上。
然而，在图38A和38B显示的结构中，在非选择周期，在下一级中端子OUT1和端子OUTx为浮置。因此，存在由于由时钟信号1和时钟信号2生成的噪音或者由来自电路外部的电磁波引起的噪音引起端子OUT故障的问题。另外，因为电容元件提供在连接在每一级中用于复位端子Px的晶体管的栅电极的电极和在图38A和38B显示的结构中的输入端子Vin之间，用于驱动输入端子Vin的负载较重。因此，还存在信号的波形失真和大功率损耗的问题。因为在大部分非选择周期中用于在每一级中复位端子Px的晶体管导通，因此存在电压沉重地偏置在栅电极上和特性容易改变的问题。
鉴于上述问题，本发明的目的是提供具有噪音引起的故障低、低功耗、和特性变化小并稳定地运行的半导体器件；包含该半导体器件的显示器件；和包含该显示器件的电子器件。
在本发明中，术语“显示面板”包含使用液晶元件构造的液晶显示器面板，和具有以场致发光(EL)元件代表的发光元件的显示面板。另外，该显示器件包含具有显示面板和用于驱动该显示板的外围电路的显示器件。
根据本发明的模式的半导体器件包含输入端子、输出端子、第一端子、第二端子、第三端子、和第四端子；用于向输出端子发送第一端子的电位的第一晶体管；根据输入端子的电位导通第一晶体管的整流元件；通过根据第四端子的电位在输出端子和第二端子之间导电来固定输出端子的电位的第二晶体管；和通过根据第四端子的电位在第三端子和第二端子之间导电来固定第三端子的电位的第三晶体管。
根据本发明的另一个模式的半导体器件包含输入端子、输出端子、第一端子、第二端子、第三端子、第四端子、和第五端子；用于向输出端子发送第一端子的电位的第一晶体管；根据输入端子的电位导通第一晶体管的整流元件；通过根据第五端子的电位在输出端子和第二端子之间导电来固定输出端子的电位的第二晶体管；和通过根据第四端子的电位在第三端子和第二端子之间导电来固定第三端子的电位的第三晶体管；和用于倒置第三端子的电位和向第五端子输出电位的电路。
根据本发明的另一个模式的半导体器件包含输入端子、输出端子、第一端子、第二端子、第三端子、第四端子、第五端子、和第六端子；用于向输出端子发送第一端子的电位的第一晶体管；根据输入端子的电位导通第一晶体管的第一整流元件；通过根据第四端子的电位在输出端子和第二端子之间导电来固定输出端子的电位的第二晶体管；和通过根据第四端子的电位在第三端子和第二端子之间导电来固定第三端子的电位的第三晶体管；用于根据输出端子的电位提高第五端子的电位的第二整流元件；通过在第二端子和第三端子之间导电来连接第六端子的低电位的第四晶体管。
根据本发明的另一个模式的半导体器件包含输入端子、输出端子、第一端子、第二端子、第三端子、第四端子、第五端子、第六端子、和第七端子；用于向输出端子发送第一端子的电位的第一晶体管；根据输入端子的电位导通第一晶体管的第一整流元件；通过根据第七端子的电位在输出端子和第二端子之间导电来固定输出端子的电位的第二晶体管；和通过根据第四端子的电位在第三端子和第二端子之间导电来固定第三端子的电位的第三晶体管；用于根据输出端子的电位提高第五端子的电位的第二整流元件；通过在第二端子和第三端子之间导电来连接第六端子的低电位的第四晶体管；和用于倒置第三端子的电位和向第七端子输出电位的电路。
根据本发明的另一个模式的半导体器件包含输入端子、输出端子、第一端子、第二端子、第三端子、第四端子、整流元件、第一晶体管、第二晶体管、和第三晶体管。整流元件的一个电极电连接到输入端子，整流元件的另外一个电极电连接到第三端子；第一晶体管的栅电极电连接到第三端子，第一晶体管的源电极和漏电极的一个电连接到第一端子，第一晶体管的源电极和漏电极的另外一个电连接到输出端子，第二晶体管的栅电极电连接到第四端子，第二晶体管的源电极和漏电极的一个电连接到第二端子，第二晶体管的源电极和漏电极的另外一个电连接到输出端子；第三晶体管的栅电极电连接到第四端子，第三晶体管的源电极和漏电极的一个电连接到第二端子，第三晶体管的源电极和漏电极的另外一个电连接到第三端子。
根据本发明的另一个模式的半导体器件包含输入端子、输出端子、第一端子、第二端子、第三端子、第四端子、第五端子、整流元件、第一晶体管、第二晶体管、第三晶体管、和电势倒置电路。整流元件的一个电极电连接到输入端子，整流元件的另外一个电极电连接到第三端子；第一晶体管的栅电极电连接到第三端子，第一晶体管的源电极和漏电极的一个电连接到第一端子，第一晶体管的源电极和漏电极的另外一个电连接到输出端子；第二晶体管的栅电极电连接到第五端子，第二晶体管的源电极和漏电极的一个电连接到第二端子，第二晶体管的源电极和漏电极的另外一个电连接到输出端子；第三晶体管的栅电极电连接到第四端子，第三晶体管的源电极和漏电极的一个电连接到第二端子，第三晶体管的源电极和漏电极的另外一个电连接到第三端子；和电位反向电路的一个电极电连接到第三端子，电位反向电路的另外一个电极电连接到第五端子。
根据本发明的另一个模式的半导体器件包含输入端子、输出端子、第一端子、第二端子、第三端子、第四端子、第五端子、第六端子、第一整流元件、第二整流元件、第一晶体管、第二晶体管、第三晶体管、和第四晶体管。第一整流元件的一个电极电连接到输入端子，第一整流元件的另外一个电极电连接到第三端子；第一晶体管的栅电极电连接到第三端子，第一晶体管的源电极和漏电极的一个电连接到第一端子，第一晶体管的源电极和漏电极的另外一个电连接到输出端子；第二晶体管的栅电极电连接到第四端子，第二晶体管的源电极和漏电极的一个电连接到第二端子，第二晶体管的源电极和漏电极的另外一个电连接到输出端子；第三晶体管的栅电极电连接到第四端子，第三晶体管的源电极和漏电极的一个电连接到第二端子，第三晶体管的源电极和漏电极的另外一个电连接到第三端子；第二整流元件的一个电极电连接到输出端子，第二整流元件的另外一个电极电连接到第五端子；第四晶体管的栅电极电连接到第四端子，第四晶体管的源电极和漏电极的一个电连接到第二端子，第四晶体管的源电极和漏电极的另外一个电连接到第六端子。
根据本发明的另一个模式的半导体器件包含输入端子、输出端子、第一端子、第二端子、第三端子、第四端子、第五端子、第六端子、第七端子、第一整流元件、第二整流元件、第一晶体管、第二晶体管、第三晶体管、第四晶体管、和电位反向电路。第一整流元件的一个电极电连接到输入端子，第一整流元件的另外一个电极电连接到第三端子；第一晶体管的栅电极电连接到第三端子，第一晶体管的源电极和漏电极的一个电连接到第一端子，第一晶体管的源电极和漏电极的另外一个电连接到输出端子；第二晶体管的栅电极电连接到第七端子，第二晶体管的源电极和漏电极的一个电连接到第二端子，第二晶体管的源电极和漏电极的另外一个电连接到输出端子；第三晶体管的栅电极电连接到第四端子，第三晶体管的源电极和漏电极的一个电连接到第二端子，第三晶体管的源电极和漏电极的另外一个电连接到第三端子；第二整流元件的一个电极电连接到输出端子，第二整流元件的另外一个电极电连接到第五端子；第四晶体管的栅电极电连接到第四端子，第四晶体管的源电极和漏电极的一个电连接到第二端子，第四晶体管的源电极和漏电极的另外一个电连接到第六端子；和电位反向电路的一个电极电连接到第三端子，电位反向电路的另外一个电极电连接到第七端子。
具有如上所述本发明的结构，可以提供具有噪音引起的故障很小的稳定地运行的移位寄存器电路。
另外，在根据本发明的半导体器件中，整流元件可以是二极管接法晶体管。在这种情况下，可以减少制造在衬底上的元件的种类的数目；因而，简化制造过程。
另外，根据本发明的半导体器件具有能够导通第三晶体管和第二晶体管的信号线。在这种情况下，可以提供其运行可以停止在任意的时刻并可以初始化的移位寄存器电路。
另外，根据本发明的半导体器件具有能够反向偏置第三晶体管和第二晶体管的信号线。在这种情况下，提供具有特性变化较少的稳定地运行的移位寄存器电路。
另外，在根据本发明的半导体器件中，输入到第一时钟信号线和第二时钟信号线的信号每一个具有小于50％的占空比，更优选其中输入到他们中之一的信号处于低电平的周期的中间和其中输入到他们的另外一个的信号处于高电平的周期的中间之间的差异可以在时钟信号的时间段的10％的范围内。因而，可以提供在从相应的输出端子输出的输出信号之间的间隔、和高度改进的移位寄存器电路。
另外，在根据本发明的半导体器件中，优选第三晶体管中的栅电极的面积和第二晶体管中的栅电极的面积的平均数大于第一晶体管中的栅电极。具有这种结构，可以稳定地固定输出端子的电位，从而提供具有噪音引起的故障很少的移位寄存器电路。
另外，在根据本发明的半导体器件中，电源线、第一时钟信号线、和第二时钟信号线可以相对于第一晶体管、第三晶体管、和第二晶体管布置在输出端子的对边上。具有这种结构，可以稳定地固定输出端子的电位，从而提供具有噪音引起的故障较少的移位寄存器电路。
另外，本发明的半导体器件包括第一布线层、第二布线层、第三布线层、绝缘膜、和层间绝缘膜。绝缘膜形成在第一布线层和第二布线层之间。层间绝缘膜形成在第二布线层和第三布线层之间。层间绝缘膜比绝缘膜厚。电连接到第一电极的电极至少由第二布线层形成。电连接到输出端子的电极至少由第一布线层和第三布线层形成。在电连接到输出端子的电极和电连接到第一端子的电极交叉的区域中，电连接到输出端子的电极可以由第三布线层形成。具有这种结构，可以稳定地固定输出端子的电位，从而提供具有噪音引起的故障较少的移位寄存器电路。
另外，在根据本发明的半导体器件中，移位寄存器电路形成在提供有像素区域的衬底上方。具有该结构，可以降低显示板的生产成本。
另外，在根据本发明的半导体器件的另一个模式中，移位寄存器电路作为IC提供在提供有像素区域的衬底上方，并通过COG(玻璃上芯片)连接到该衬底上的布线。因而，可以提供具有特性变化小的低电耗显示板。
另外，在根据本发明的半导体器件的另一个模式中，移位寄存器电路作为IC提供在连接提供有像素区域的衬底的连接布线衬底上方，并通过TAB(带载自动连接)连接到连接布线衬底上的布线。因而，可以提供具有高可靠性和特性变化小的低电耗显示板。
根据本发明的另一个模式的半导体器件包含第一电极、第二电极、第三电极、晶体管、和整流元件。晶体管的栅电极电连接到第二电极，晶体管的源电极和漏电极的一个电连接到第一电极，晶体管的源电极和漏电极的另外一个电连接到第三电极；整流元件的一个电极电连接到第三电极，整流元件的另外一个电极电连接到第二电极。因而，提供具有特性变化小的稳定地运行的显示板。
根据本发明的另一个模式的半导体器件包含第一电极、第二电极、第三电极、第四电极、第一晶体管、和第二晶体管。第一晶体管的栅电极连接到到第二电极，第一晶体管的源电极和漏电极的一个连接到到第一电极，第一晶体管的源电极和漏电极的另外一个连接到到第三电极；第二晶体管的栅电极电连接到第四电极，第二晶体管的源电极和漏电极的一个电连接到第二电极，第二晶体管的源电极和漏电极的另外一个电连接到第三电极。因而，提供具有特性变化小的稳定地运行的显不板。
另外，根据本发明的模式的显示器件包含上述半导体器件、外部驱动电路、和连接布线衬底；显示板和外部驱动电路用一个连接布线衬底彼此连接。因而，可以提供具有较少连接点的高可靠的显示器件。
另外，根据本发明的另一个模式的显示器件包含上述半导体器件、外部驱动电路、和多个连接布线衬底；显示板和外部驱动电路用两个或者多个连接布线衬底和多个单独的驱动器(数据线驱动器和扫描线驱动器)彼此连接。因而，因为驱动器不需要优良的性能，甚至可以提供具有高可靠性的大的显示面板。
另外，根据本发明的电子器件使用该显示器件作为显示部分。
注意说明书中的开关可以是电子开关或者机械开关。只要可以控制电流的流动，就可以使用任何类型的开关。可以使用晶体管、二极管(PN二极管、PIN二极管、肖特基二极管、二极管接法晶体管等)、或者其中结合上述二极管的逻辑电路。因此，当晶体管用作开关时，晶体管仅仅作为开关；因此，对晶体管的极性(导电类型)没有具体限制。然而，当希望低截止电流时，优选使用具有较少截止电流的极性晶体管。作为具有较少截止电流的晶体管，可以使用具有LDD区的晶体管、具有多栅极结构的晶体管等。另外，当作为开关的晶体管的源极端子的电位接近低电势电源(Vss，GND或者0V)时，优选使用n沟道晶体管，反之当晶体管在源极端子的电位接近较高电势电源(Vdd等)的电势的情况中运行时，优选使用P沟道晶体管。这有助于晶体管容易地作为开关，因为可以提高晶体管的栅极-源极电压的绝对值。注意还可以通过使用n沟道和P沟道晶体管来应用CMOS开关。
不限制该显示元件，例如，可以使用其中通过电磁力改变对比度的显示媒介，例如EL元件(有机EL元件、无机EL元件、或者包含有机材料和无机材料的EL元件)、电子发射元件、液晶元件、电子墨水、光栅光阀(GLV)、等离子体显示器(PDP)、数字微镜器件(DMD)、压电陶瓷显示器、碳纳米管等。注意作为使用EL元件的显示器件，可以使用EL显示器；作为使用电子发射元件的显示器件，可以使用场致发射显示器(FED)、SED平板显示器(表面-导电-发射显示器)等；作为使用液晶元件的显示器件，可以使用液晶显示器；作为使用电子墨水的显示器件，使用电子纸。
对应用于本发明的晶体管的种类没有限制。适用于本发明的晶体管包含使用由非晶态硅和多晶硅代表的非单晶半导体薄膜的薄膜晶体管(TFT)、使用半导体衬底或者SOI衬底形成的MOS晶体管、结型晶体管、双极晶体管、使用有机半导体或者碳纳米管的晶体管、和其它种类的晶体管。对其上提供晶体管的衬底的种类没有限制，晶体管可以提供在单晶衬底、SOI衬底、玻璃衬底等上方。
在本发明中，“连接”指得是“电连接”。因此，在本发明公开的结构中，除预定连接之外，可以在给定的连接部分之间提供使电连接变为可能的另一个元件(例如，另一个元件(例如，晶体管、二极管、电阻器、或者电容器)、开关等)。
对晶体管的结构没有特别地限制。例如，可以使用其中栅电极的数目是两个或更多的多栅极结构、其中栅电极配置在沟道之上和之下的结构、其中栅电极配置在沟道之上的结构、其中栅电极配置在沟道下面的结构、交错结构、或者倒置交错结构。另外，沟道区可以被分成多个区域，这些区域可以并联或者串联；源极电极或者漏极电极可以与沟道重叠(或者沟道的一部分)；或者可以提供LDD区域。
注意在说明书中，半导体器件对应于包含具有半导体元件(例如晶体管或者二极管)的电路的器件。另外，半导体器件可以是通常可以利用半导体特性运行的器件。另外，术语“显示器件”不仅包含其中在衬底上方形成包含显示元件例如液晶元件或者EL元件的多个像素和用于驱动像素的外围驱动器的显示板的主体、而且包含提供有柔性印制电路(FPC)或者印刷线路板(PWB)的显示板。发光器件具体涉及使用自发光显示元件例如用于EL元件或者FED的元件的显示器件。
另外，在本发明的晶体管之中，其中栅电极连接到源极电极或者漏极电极的晶体管有时称为二极管接法晶体管(diode-connected transistro)。可以用另一个整流元件例如PN结二极管、PIN二极管、或者发光二极管替换本发明的全部的二极管接法晶体管。
如上所述，通过利用本发明，可以提供其中端子OUT在至少一半周期通过第二晶体管连接到电源线的半导体器件，其具有噪音引起的故障较少并稳定运行；包含该半导体器件的显示器件；和包含该显示器件的电子器件。
另外，当使第三晶体管的栅极面积和第二晶体管的栅极面积的平均数大于第一晶体管的栅极面积时，由于不必将电容器元件连接到输入端子，所以可以最小化输入端子的负载。因而，可以提供具有小的波形失真和低功耗的半导体器件；包含该半导体器件的显示器件；和包含该显示器件的电子器件。
当二极管元件或者二极管接法晶体管连接到长周期导通的晶体管的栅电极时，可以将足够的反向偏置施加于长周期导通的晶体管的栅电极。因而，可以提供稳定地运行并具有特性变化较少的半导体器件、包含该半导体器件的显示器件、和包含该显示器件的电子器件。
附图说明
图1A至1C说明本发明的移位寄存器电路和其时序图。
图2A至2C说明本发明的移位寄存器电路。
图3A至3C说明本发明的移位寄存器电路。
图4说明本发明的移位寄存器电路的时序图。
图5A至5C说明本发明的移位寄存器电路。
图6说明本发明的移位寄存器电路的时序图。
图7A至7C说明本发明的移位寄存器电路和其时序图。
图8A至8C说明本发明的移位寄存器电路。
图9A至9D说明本发明的反向偏置电路。
图10A至10H说明本发明的反向偏置电路。
图11A至11C说明本发明的移位寄存器电路。
图12说明本发明的移位寄存器电路的时序图。
图13A至13C说明本发明的移位寄存器电路和其时序图。
图14A至14C说明本发明的移位寄存器电路。
图15A至15D说明本发明的反向偏置-复位电路。
图16A至16H说明本发明的反向偏置-复位电路。
图17是本发明的移位寄存器电路的顶视图。
图18是本发明的移位寄存器电路的剖视图。
图19是本发明的移位寄存器电路的顶视图。
图20是本发明的移位寄存器电路的顶视图。
图21是本发明的移位寄存器电路的顶视图。
图22A和22B是应用于本发明的移位寄存器电路的横剖面图。
图23是本发明的移位寄存器电路的顶视图。
图24A和24B是应用于本发明的移位寄存器电路的横剖面图。
图25是本发明的移位寄存器电路的顶视图。
图26是本发明的移位寄存器电路的顶视图。
图27A和27B是的本发明的移位寄存器电路的横剖面图。
图28是本发明的移位寄存器电路的顶视图。
图29A和29B是的本发明的移位寄存器电路的横剖面图。
图30是本发明的移位寄存器电路的顶视图。
图31A至31E说明使用本发明的移位寄存器电路的显示面板。
图32说明使用本发明的移位寄存器电路的显示器件。
图33说明使用本发明的移位寄存器电路的显示器件。
图34A至34H说明使用本发明的移位寄存器电路的电子器件。
图35A至35F说明本发明的移位寄存器电路的运行。
图36A至36D说明本发明的移位寄存器电路和其时序图。
图37A和37B说明常规移位寄存器。
图38A和38B说明常规移位寄存器。
具体实施方式
实施例模式
参照制图描述本发明的实施例模式。注意本发明用许多不同的模式表现，本领域的技术人员容易理解在不脱离本发明的精神和范围的情况下可以多方面地改变模式和细节。因此，本发明不会认为是限于实施例模式的描述。在下文描述的重复本发明的结构中，相同的参考数字表示在不同附图中具有相似功能的相同的部分，不会重复上述部分的描述。
实施例模式1
在该实施例模式中，描述移位寄存器的电路结构，其中输出端子的电位被固定到非选择周期，从而降低时钟信号或者噪音引起的故障的发生。图1A至1C显示本发明的移位寄存器的电路结构实例。图1A显示本发明的移位寄存器电路的整个电路结构。图1B显示显示本发明的移位寄存器的单级电路的电路的结构实例。注意在本说明书中，单级电路涉及用于形成电路的最小单元，其对应于电路的输出端子(L1)至L(n))，如和图1A相关的图1B中所示。图1C显示图1A和1B中显示的电路中的输入信号、内电极、和输出信号的波形。
图1A显示的电路具有启动脉冲端子SP、第一时钟信号线CLK1(也称为第一布线)、第二时钟信号线CLK2(也称为第二布线)、电源线Vss、晶体管18、n个电路14(n是大于或等于二的整数)、和对应于电路10提供的输出端子L(k)(k是大于或等于一并小于或等于n的整数)。在图1A至1C中(和说明书中全部的对应图示)，没有显示k是大于或者等于一并小于或等于n的整数的第k级。然而，输出端子L(k)提供在输出端子L(1)和输出端子L(n)之间，端子P(k)提供在端子P(1)和端子P(n)之间。图1B显示的电路10具有端子IN、端子OUT、端子G、端子R、端子F、端子B、端子C、晶体管11，12，13，15，16，和17、电容器元件14、和端子P。注意在说明书中，端子是电连接到外部的电路中的电极。这里，晶体管11是具有整流特性的另一个元件，并用作用于输入的整流元件(也称为第一整流元件)。另外，晶体管15是具有整流特性的另一个元件，并用作用于复位的整流元件(也称为第二整流元件)。晶体管12用作传输晶体管(也称为第一晶体管)。晶体管13用作内电压钳位晶体管(也称为第三晶体管)。晶体管17用作内输出电压钳位晶体管(也称为第二晶体管)。晶体管16用作置位晶体管(也称为第四晶体管)。
注意处于第k级的电路10的端子P也称为端子P(k)。另外，实施例模式指定电容器元件14；然而，通过形成在晶体管12的栅电极和漏极电极(或者源极电极)之间的寄生电容也可以实现电容器元件14的功能。因此，本发明不仅包含将电容器元件14形成为独立的电气元件的情形，而且包含电容器元件14是与晶体管12有关的寄生电容元件的情形。
图1B显示的电路10的晶体管11的栅电极连接到端子IN，晶体管11的源极电极和漏极电极中的一个连接到端子IN，晶体管11的源极电极和漏极电极中的另外一个连接到端子P。晶体管12的栅电极连接到端子P，晶体管12的源极电极和漏极电极中的一个连接到端子C，晶体管12的源极电极和漏极电极中的另外一个连接到端子OUT。
另外，晶体管13的栅电极连接到端子R，晶体管13的源极电极和漏极电极中的一个连接到端子G，晶体管13的源极电极和漏极电极中的另外一个连接到端子P。另外，电容器元件14的一个电极连接到端子P，电容器元件14的另外一个电极连接到到端子OUT。
晶体管15的栅电极连接到端子OUT，晶体管15的源极电极和漏极电极中的一个连接到端子OUT，晶体管15的源极电极和漏极电极中的另外一个连接到端子B。另外，晶体管16的栅电极连接到端子P，晶体管16的源极电极和漏极电极中的一个连接端子G，晶体管16的源极电极和漏极电极中的另外一个连接到端子F。另外，晶体管17的栅电极连接到端子R，晶体管17的源极电极和漏极电极中的一个连接到端子G，晶体管17的源极电极和漏极电极中的另外一个连接到端子OUT。
如图1A所示，处于第一级的电路10的端子IN连接到启动脉冲端子SP和晶体管18的栅电极。另外，处于第一级的电极SR(1)连接到处于第二级的电路10的端子B，和晶体管18的源极电极和漏极电极中的一个。晶体管18的源极电极和漏极电极中的另外一个连接到电源线Vss。另外，电源线Vss连接到处于电路10的每一级的端子G，甚至，第一时钟信号线CLK1连接处于电路10的每一个奇数级的端子C，第二时钟信号线CLK2连接到处于每一个偶数级的端子C。
然后，描述处于图1A显示的电路的第k级的电路10的连接。连接到处于第k级的电路10的端子R的电极SR(k)连接到处于第(k+1)级的电路10的端子B和处于第(k-1)级的电路10的端子F。另外，连接到处于第k级的电路10的端子OUT的输出端子L(k)连接到处于第(k+1)级的电路10的端子IN。这里，如图1A所示，处于第一级或者第n级的电路10的连接可以与处于另一级的电路10的连接不同。例如，处于第n级的电极SR(n)连接到电极SR(n-1)。
这里，在实施例模式中，电路10的数量n是奇数；然而，在本发明中，n可以是偶数。另外，在本实施例模式中，第一时钟信号线CLK1连接到处于奇数级的电路10的端子C，第二时钟信号线CLK2连接到处于偶数级的电路10的端子C。做为选择，在本发明中，可以倒置CLK1和CLK2的连接，具体地说，第一时钟信号线CLK1连接到处于偶数级的电路10的端子C，第二时钟信号线CLK2连接到处于奇数级的电路10的端子C。另外，在本发明中，时钟信号线的数目不局限于二，它可以是两个或更多。在此情况下，优选输入到时钟信号线的信号种类的数目(相位的数量)与时钟信号线的数目相同。例如，优选在使用三个时钟信号线的情形下，输入到电路10的时钟信号的种类的数目(三个相位)是三个。
然后，参照图1C描述图1A和1B显示的电路的运行。图1C是说明输入到图1A和1B显示的电路的信号、内电极、和输出信号的波形。纵轴指示信号的电位，输入信号和输出信号可以是具有高电平(也称为H电平或者Vdd电平)或者低电平(也称为L电平或者Vss电平)的电位的数字信号。横轴指示时间。在本实施例模式中，给出根据时间T0重复地输入输入信号的描述。注意本发明不局限于此，并包含多样地改变输入信号以获得期望的输出信号。
另外，在本实施例模式中，如将描述输出信号(扫描)，顺序地选择挑选的(扫描)输出端子L(1)至OUT(n)的运行。该操作广泛地应用于，例如，有源矩阵显示器件、控制用于选择像素的开关的导通/截止的外围驱动器。注意，在本实施例模式中，图1C中输入到启动脉冲端子SP的信号、第一时钟信号线CLK1、和第二时钟信号线CLK2一起称为输入信号。另外，电源线Vss的电位假设为几乎等于输入信号的L电平的电位。然而，本发明中电源线Vss的电位不局限于此。
然后，参照图35A至35F概括地描述图1A至1C显示的电路的操作。。图35A至35F说明按时间顺序图B的电路的操作。图35A至35F中用虚线指示的晶体管处于截止态，用实线指示的晶体管处于通电状态。另外，图中的箭头指示在该点操作中的电流方向。另外，在该点图中的电极和端子的电位放在<>中。注意，假定较低的电位是电源线Vss的电位，时钟信号的电位表示为<Vss>，或者表示为较高电位的<Vdd>。
首先，参照图35A，将说明通过前级取消当前级的复位操作的操作。这里，在说明书中，提高端子R的电位以开启内电压钳位晶体管13和输出电压钳位晶体管17的操作称为复位操作。另一方面，降低端子R的电位以关掉内电压钳位晶体管13和输出电压钳位晶体管17的操作称为置位操作。在复位操作期间，迫使端子P和端子OUT的电势在<Vss>。因此，为了操作电路10，首先需要置位操作。通过在前级的端子P的电位上升时使用前级的置位晶体管16使本级的端子R的电势处在<Vss>来实施置位操作。在图35A中，晶体管11，12，13，15，16，和17全部处于截止态，被认为是初始化态。
然后，参照图35B，描述脉冲输入操作。脉冲输入到端子IN，然后，端子IN的电位上升。端子IN的电位升到端子P的电位之上为晶体管11的阈值电压(也称为Vth11)或者更多，因而，晶体管11导通。因此，端子P的电位也升到比端子IN<Vdd>的电位低Vth11的<Vdd-|Vth11|>。晶体管11和16导通，然后，端子OUT的电势变得等于端子C的电位<Vss>。另外，端子F的电位变为<Vss>；因而，下一级的端子R的电位在<Vss>。也就是说，通过置位当前级的晶体管16对下一级进行置位操作。
然后，参照图35C，描述自举操作。提高端子P的电位的端子IN在任意时序回到电位<Vss>。即使在端子IN的电位回到<Vss>时，晶体管11为二极管连接并处于截止态。因此，晶体管11不影响端子P的电位。也就是说，晶体管11根据端子IN的电位的提高而提高端子P的电位，但不需要降低它，并用作用于输入的整流元件。
在端子P的电位提高的情形下，输入时钟信号并且端子C的电位变为<Vdd>，电流经传输晶体管12从端子C向端子OUT流动，并且端子OUT的电位也上升。此时，由于端子P和端子OUT通过电容器元件14连接，因此端子P的电位也根据端子OUT的电位的提高而提高。端子P的电位上升的值依赖寄生电容元件的电容值，而不是连接端子P的电容器元件14。只要电位在<Vdd+|Vth11|>或者更高，就存在操作的问题，端子OUT的电势上升到<Vdd>，等于时钟信号的电势。因此，在图中，此时端子P的电位表示为<Vdd+|Vth11|(向上的箭头)>，指得是<Vdd+|Vth11|>的电位或者更高。
然后，参照图35D，描述通过当前级复位前级的操作。如图35C所示，当端子OUT的电位增加到<Vdd>时，晶体管15导通，因此端子B的电势上升。由于当端子B的电位从端子OUT的电位降低了一个晶体管15的阈值电压(也称为Vth15)时晶体管15关闭，端子B的电位停止上升，端子B的电位在<Vdd-|Vth15|>。于是，由于前级的端子R的电位上升到<Vdd-|Vth15|>，复位前级，并且前级的端子P和端子OUT的电位固定在<Vss>；因而，脉冲没有输入到当前级的端子IN。
然后，参照图35E，描述回到Vss的时钟信号的操作。当时钟信号的电位回到<Vss>，并且端子C的电位回到<Vss>时，传输晶体管12处于通电状态。因此，电流经传输晶体管12从端子OUT流向端子C；因而，端子OUT的电位也回到<Vss>。因此，端子P的电位也回到<Vdd-|Vth11|>。另外，由于晶体管15处于截止态，所以即使当端子OUT的电位回到<Vss>时端子B的电位仍保持在<Vdd-|Vth15|>。换句话说，晶体管15根据端子OUT的电位提高了端子B的电位，但不需要降低它，并用做用于复位的整流元件。
然后，参照图35F，描述通过下一级复位当前级的操作。当当前级的端子OUT的电位的上升被送到下级的端子时，下级的端子OUT的电位上升，并且下级的晶体管15导通。从而下级的端子B的电位上升，并且当前级的端子R的电位上升到<Vdd-|Vth15|>。因此，复位当前级。因此，当前级的内电压钳位晶体管13和输出电压箝位晶体管17导通，并且端子P和端子OUT的每一个固定在<Vss>的电位。因而，通过下级的操作复位当前级，并从而关闭传输晶体管12。因此，端子OUT和端子C之间的电连接中断。
当端子R的电位由于连接到端子R的晶体管元件的漏电流而降低，并因此内电压钳位晶体管13和输出电压箝位晶体管17自然地关闭时，或者当前级的置位晶体管16导通，并因此端子R的电位变成<Vss>，使得内电压钳位晶体管13和输出电压箝位晶体管17被迫关闭(见图35A)时，中断结束。在本说明书中，从图35F显示的状态到图35A显示的状态的周期称为非选择周期。在非选择周期中将端子P和端子OUT的电位稳固并固定在<Vss>是重要的。换句话说，保持具有连接端子R的栅电极的晶体管的导通状态是重要的。
注意本发明的移位寄存器电路中的单级电路包含输出电压箝位晶体管，以便当传输晶体管处于截止态时，阻止输出端子处于浮置态，从而确定与电源线的电连接。因此，如何实施端子R的复位操作或者置位操作不局限于上述实例。图36A和36C显示的配置可以用于单级电路。
图36A显示的电路310包含端子IN，OUT，R，G，和C、端子P、和晶体管311，312，313，和317。晶体管311的栅电极连接到端子IN，晶体管311的源极电极和漏极电极中的一个连接到端子IN，晶体管311的源极电极和漏极电极中的另外一个连接到端子P。晶体管312的栅电极连接到端子P，晶体管312的源极电极和漏极电极中的一个连接到端子C，晶体管312的源极电极和漏极电极中的另外一个连接到端子OUT。
晶体管313的栅电极连接到端子R，晶体管313的源极电极和漏极电极中的一个连接到端子G，晶体管313的源极电极和漏极电极在的另外一个连接到端子P。晶体管317的栅电极连接到端子R，晶体管317的源极电极和漏极电极中的一个连接到端子G，晶体管317的源极电极和漏极电极中的另外一个连接到端子OUT。注意晶体管311可以用作用于输入的整流元件(第一整流元件)。
另外，晶体管312可以用作传输晶体管(第一晶体管)。晶体管317可以用作输出电压钳位晶体管(第二晶体管)。晶体管313用作内电压钳位晶体管(第三晶体管)。
这里，参照图36B描述图36A显示的电路的操作。图36B是图36A显示的每一个端子的电位的改变的时间图。对时钟信号输入到端子C，用于提高端子P的电位的脉冲输入到端子IN，端子G被固定到L电平，和用于降低端子P的电位的脉冲输入到端子R的情形进行描述。
当端子R的电位是低，并且脉冲随着处于导通状态的内电压钳位晶体管和输出电压箝位晶体管输入到端子IN时，端子P的电位通过用于输入的整流元件上升，所以传输晶体管导通。然后，当提高端子C的电位时，传输晶体管自举，并且端子C的电位被送到端子OUT。然后，当端子R的电位上升时，内电压钳位晶体管和输出电压箝位晶体管导通，所以端子P和端子OUT被固定到L电平。然而，输入到本发明的电路310的信号的信号波形不局限于这些。
如此，在本发明的电路310中，输入到端子C的信号仅仅在其中端子R的电位是低的周期期间被送到端子OUT。另外，在端子R的电位是高的周期中，端子P和端子OUT可以被固定到L电平。
图36C显示的电路320包含端子IN，OUT，R，G，和C、端子P和Q、和晶体管321，322，323，和327a、反相器327b、和电容器元件324。注意电容器元件324不必要像图36A一样地连接。晶体管321的栅电极连接到端子IN，晶体管321的源极电极和漏极电极中的一个连接到端子IN，晶体管321的源极电极和漏极电极中的另外一个连接到端子P。
晶体管322的栅电极连接到端子P，晶体管322的源极电极和漏极电极中的一个连接到端子C，晶体管322的源极电极和漏极电极中的另外一个连接到端子OUT。晶体管323的栅电极连接到端子R，晶体管323的源极电极和漏极电极的一个连接到端子G，晶体管323的源极电极和漏极电极的另外一个连接到端子P。电容器元件324的一个电极连接到端子P，电容器元件324的另外一个电极连接到端子OUT。晶体管327a的栅电极连接到端子Q，晶体管327a的源极电极和漏极电极的一个连接到端子G，晶体管327a的源极电极和漏极电极的另外一个连接到端子OUT。
反相器327b的输入电极连接到端子P，反相器327b的输出电极连接到端子Q。注意晶体管321可以用作用于输入的整流元件(第一整流元件)。另外，晶体管322可以用作传输晶体管(第一晶体管)。更进一步，晶体管327a可以用作输出电压钳位晶体管(第二晶体管)。而且，晶体管323用作内电压钳位晶体管(第三晶体管)。
这里，参照图36D说明图36C显示的电路的操作。图36D是图36C显示的每一个端子的电位的变化的时间图。给出对时钟信号输入到端子C，用于提高端子P的电位的脉冲输入到端子IN，端子G被固定到L电平，和用于降低端子P的电位的脉冲输入到端子R的情形的说明。
当端子R的电位是低，并且内电压箝位晶体管在截止态时，如果脉冲输入到端子IN，端子P的电位就通过用于输入的整流元件被提高，并从而导通传输晶体管。此时，由于倒置端子P的电位，所以端子Q转换为L电平。因此，输出电压箝位晶体管处于截止态。然后，当提高端子C的电位时，传输晶体管自举，并且端子C的电位被送到端子OUT。另外，当端子R的电位提高时，内电压钳位晶体管导通。因而，端子P被固定到L电平。因此，当端子Q的电位变成H电平，因而，输出电压箝位晶体管导通，并且端子OUT被固定到L电平。如此，在本发明的电路320中，输入到端子C的信号仅仅在其中端子R的电位是低的周期期间被送到端子OUT。另外，在端子R的电位是高的周期中，端子P和端子OUT可以被固定到L电平。然而，输入到本发明的电路320的信号波形不局限于这些。
然后，参照图1A至1C，描述在时间T0输入到启动脉冲端子SP的启动脉冲。启动脉冲的脉冲宽度是任意的。假定输入到第一时钟信号线CLK1和第二时钟信号线CLK2的信号的周期是Tc，脉冲宽度优选Tc/2或者更大和Tc或者更小。因而，可以充分地提高通过二极管接法晶体管11连接到启动脉冲端子SP的端子P(1)的电位。另外，当端子P的电位由于电路10的晶体管13的导通状态而降低时，可以抑制功耗，因为没有顺序经端子IN、晶体管11、端子P、晶体管13、和端子G的稳定电流的路径。
然后，描述输入到第一时钟信号线CLK1和第二时钟信号线CLK2的信号。优选在一个时间段中处于H电平的第一时钟信号和第二时钟信号的百分比(占空比)小于50％。另外，更优选在一个信号处于H电平的周期的中间和另外一个信号处于L电平的周期的中间之间的差异在该时间段的10％的范围之内。因而，输出信号与具有单频率的脉冲信号相似。另外，防止邻近输出端子的H电平暂时重叠。这是有利的，由于当在本实施例模式中使用移位寄存器电路作为用于控制用于在有源矩阵显示器件中选择像素的开关的导通/截止的外围驱动器电路时可以防止同时选中多行。
给出对当在第一级电路中在时间T0以端子P(1)的初始电势输入启动脉冲时端子P(1)的电势处于L电平并且端子IN的电势从L电平变化到H电平的描述。这里，端子R处于L电平，晶体管13处于截止态。因此，晶体管11导通，并且端子P(1)的电位上升。然后，当端子P(1)的电位上升到启动脉冲的H电平电势减去晶体管11的阈值电压时，晶体管11截止。因而，停止提高端子P(1)的电位。当端子P(1)的电位一旦上升时，即使之后端子IN的电位下降并回到L电平，晶体管11保持截止。因此，端子P(1)的电位没有降低而是浮置。
于是，在提高端子P(1)的电位的的状态下，由于端子C的电位是L电平，所以晶体管12导通。因此，L电平输出到端子OUT。然后，端子C的电位上升，端子OUT的电位也上升。另外，由于端子P(1)浮置，随着端子OUT的电位通过电容器元件14上升时，端子P(1)的电位也上升。因而，由于晶体管12的自举操作，端子C的电位的变化被送到端子OUT而没有衰减。
如此，在晶体管13在截止态并且端子P(1)还浮置在高电位的周期中，端子C的电位的变化按照原样被送到端子OUT。因此，在时钟信号没有按照原样输出到输出端子的情形中，晶体管13通过提高端子R的电位在某一个时间导通；因而，端子P(1)的电位变成L电平。然后，晶体管12截止，从而端子C的电位没有按照原样被送到端子OUT。
端子OUT通过输出端子L(1)连接到第二阶段的电路10的端子IN。具体地说，处于第一级的电路10的输出用作启动脉冲；因而，处于第二级的电路10以第一级的上述电路10的相同方式操作。
然后，描述复位操作的时序。执行复位操作的时序是任意的；可以在时钟信号的一个脉冲从端子C发送到端子OUT的点实施复位操作。具体地说，在第(k+1)级的端子OUT的电位升高的时间实施第k级的复位操作。另外，作为该情形的电路配置，如图1A和1B所示，优选使用其中第(k+1)级的端子OUT和端子B经二极管接法晶体管15连接，并且第(k+1)级的端子B使用电极SR(k)连接到第k级的端子R。
当使用该配置时，时钟信号被送到第k级的电路10的端子OUT，当时钟信号输入到第(k+1)级的电路10的端子IN时，具有不同于第k级的电路10的输出信号的相位的时钟信号输出到第(k+1)级的电路10的端子OUT。于是，第(k+1)级的电路10的端子B的电位在与第(k+1)级的电路10的端子OUT的电位上升的相同时间上升。具体地说，第k级的电路10的端子R的电势在与第(k+1)级的电路10的端子OUT的电位上升的相同时间上升，从而复位第k级电路10。当第(k+1)级的电路10的端子OUT的电位上升时，由于在发送时钟中信号的脉冲之后第k级的电路10输出L电平，输出端子的脉冲是一个。如此，本实施例模式的移位寄存器的输出端子处于H电平，顺序地形成OUT(1)；因此，移位寄存器可以用于外围驱动器电路，该外围驱动器电路用于控制用于在有源矩阵显示器件中选择像素的开关的导通/截止。
注意，本发明的复位操作的时序不限制于此，可以在任何时间实施复位操作。例如，当在当前级之后两级的输出端子的电位上升时，或者当在当前级之后多于三级的输出端子的电位上升时，可以实施复位操作。此时，由于限定用于复位操作的时序的信号线远离当前级，所以引导电极SR的距离变长，以便与电极SR有关的寄生电容的值变大。这对保持电极SR的电位有利。
可以通过如图1A所示连接电极SR(n)和电极SR(n-1)的末级输出导致末级的复位操作。因而，可以实施端子P(n)和输出端子L(n)的复位(返回到电源线Vss的电位的操作)。另外，公共定时脉冲可以另外地输入到用于复位操作的全部级。做为选择，启动脉冲可以用作公共定时脉冲。
然后，除了其中第k级的输出端子L(k)经导通状态的晶体管12传导到时钟信号线的周期之外的周期(其中在图1C中端子P(k)的电位处于L电平的周期)。在电路10的第(k+1)级中，当端子OUT的电位上升时，由于二极管接法晶体管15处于导通状态，端子B的电位上升到H电平减去晶体管15的阈值电压的电势。然而，当端子OUT的电位下降时，晶体管15截止；因而，端子B的电位不下降。因而，电极SR(k)的电位由于第(k+1)级的端子OUT的电位上升而上升，但不下降。因此，在第k级的复位操作之后端子R的电位保持在H电平，因此晶体管13和17保持导通。因而，端子P(k)的电位和端子OUT的电位固定在L电平。
如果在复位操作之后复位的端子R的电位没有保持在H电平，晶体管13和17截止；因此，端子P(k)和端子OUT浮置。由于端子P(k)经晶体管12的栅极电容器连接到第一时钟信号线和第二时钟信号线中的一个，如果端子P(k)浮置，端子P(k)的电位容易改变。另外，由于端子OUT经电容器元件14电容性地耦合到端子P(k)，如果当端子OUT浮置时改变端子P(k)的电位，端子OUT的电位也改变。另外，甚至通过时钟信号线的寄生电容改变输出端子L(k)的电位。输出端子L(k)的电位的变化引起移位寄存器电路的不稳定和故障；因此，为了固定端子P和端子OUT的电位，保持端子R的电位在H电平很重要。
注意，端子R的电位保持在H电平用于固定端子P和端子OUT的电位的周期优选是启动脉冲周期的至少一半。
注意由于在复位操作之后电极SR和端子R的电位保持在H电平，不需要连接电容元件。内电压钳位晶体管13和输出电压箝位晶体管17的栅电极的平均面积大于传输晶体管12的面积；因而，在复位操作之后，电极SR和端子R的电位可以保持在H电平。另外，从第k级的端子R引导电极SR的长度比第k级的电路10和第(k+1)级的电路10之间的节距长，以便提高与电极SR有关的寄生电容的值，从而保持电极SR和端子R的电位。自然，可以通过在电极SR和电源线Vss或者启动脉冲端子SP之间连接电容元件来保持电极SR和端子R的电位。
如上所述，在用于移位寄存器电路稳定运行的复位操作之后将端子R和电极SR的电位保持在H电平是非常重要的。然而，在操作一次移位寄存器电路之后的情形下，再次输入启动脉冲，然后不再次操作第k级的电路10，除非晶体管13和17在截止态。因此，在处于第k级操作的电路10之前，端子R和电极SP(k)的电位返回到L电平。在说明书中，该操作称为“置位操作”。执行置位操作的时序是任意的。可以在第(k-1)级的端子P(k-1)的电位上升的时序执行第k级的置位操作。作为该情形的电路配置，如图1A和1B，优选使用其中栅电极连接到端子P(k-1)、源极电极和漏极电极的一个连接到端子G、和源极电极和漏极电极的另外一个连接到端子F的晶体管16来连接端子F和电极SR(k)。
在使用该配置的情况下，由于在脉冲输入到第k级的端子IN之前，处于第(k-1)级的端子P(k-1)的电位上升，所以第(k-1)级的晶体管16在该时刻导通。因而，端子F的电位变成L电平。因此，第k级的端子R从保持的H电平变化为L电平，因而，晶体管13和17截止。然后，第(k-1)级的输出被输入到第k级的端子IN。因而，开始第k级的电路10的操作。
这里，处于第(k-1)级的晶体管16的栅电极连接到处于第(k-)级的端子OUT来代替连接到第(k-1)级的端子F。在这种情况下，当第(k-1)级的输出被输入到第k级的端子IN时，执行第k级的置位操作。
另外，可以在端子P(k-2)和处于第(k-2)级的端子OUT的电位上升的时刻执行第k级的置位操作。做为选择，可以在端子P(k-2)和第(k-2)之前的一级的端子OUT的电位上升的时刻执行置位操作。在通过电极SR与其它级连接的情况中，使从处于第k级的端子R开始引导电极SR的长度比处于第k级的电路10和处于第(k+1)级的电路10之间的节距长；从而，可以使与电极SR有关的寄生电容值变大。因而确保电极SR和端子R的电位被保持是有利的。
公共定时脉冲可以另外地输入到所有级以执行置位操作。做为选择，启动脉冲可以用作公共定时脉冲。处于第一级的电极SR(1)可以连接到晶体管18的源极和漏极电极的一个来代替连接到处于前级的端子F。因而，当输入启动脉冲时执行第一级的置位操作。
在下面描述在该实施例模式中的移位寄存器的另一个电路配置，其中在非选择周期期间固定输出端子的电位，降低由于时钟信号和噪音引起的故障。图2A至2C说明根据本发明的具有不同的电路配置的移位寄存器的实例。图2A说明本发明的整体移位寄存器的电路配置。图2B说明相当于本发明的单级电路的电路20的配置实例。图2C说明使用图2B显示的电路20的整体移位寄存器的另一个电路配置。
图2A显示的电路具有启动脉冲端子SP、第一时钟信号线CLK1、第二时钟信号线CLK2、电源线Vss、晶体管28、和n块电路20(n是大于或等于二的整数)、和对应于电路20提供的输出端子L(k)(k是从1到n的整数(包括n))。
图2B显示的电路20具有端子IN，OUT，G，R，F，B，C，和V、晶体管21，22，23，25，26，27a，27b，和27c、电容元件24、和端子P。这里，可以用具有整流特性的另一个元件替换晶体管21，其用作用于输入的整流元件(第一整流元件)。另外，晶体管25是具有整流特性的另一个元件，其用作用于复位的整流元件(也称为第二整流元件)。另外，晶体管22用作传输晶体管(也称为第一晶体管)。晶体管23用作内电压钳位晶体管(也称为第三晶体管)。晶体管27a用作输出电压钳位晶体管(也称为第二晶体管)。更进一步，晶体管26用作置位晶体管(也称为第四晶体管)。
注意处于第k级的电路20的端子P也称为端子P(k)。另外，实施例模式指定电容器元件24；然而，也可以通过形成在晶体管22的栅电极和漏极电极(或者源极电极)之间的寄生电容实现电容元件24的功能。因此，本发明不仅包含作为电气元件形成电容元件24的情形，而且包括电容元件24是与晶体管22有关的寄生电容元件的情形。图2C显示的显示电路具有其中电源线Vdd加到图2A显示的电路的配置。
图2B显示的电路20的晶体管21的栅电极连接到端子IN，晶体管21的源极电极和漏极电极的一个连接到端子IN，晶体管21的源极电极和漏极电极的另外一个连接到端子P。晶体管22的栅电极连接到端子P，晶体管22的源极电极和漏极电极的一个连接到端子C，晶体管22的源极电极和漏极电极的另外一个连接到端子OUT。
另外，晶体管23的栅电极连接到端子R，晶体管23的源极电极和漏极电极的一个连接到端子G，晶体管23的源极电极和漏极电极的另外一个连接到端子P。另外，电容元件24的一个电极连接到端子P，电容元件24的另外一个电极连接到到端子OUT。
晶体管25的栅电极连接到端子OUT，晶体管25的源极电极和漏极电极的一个连接到端子OUT，晶体管25的源极电极和漏极电极的另外一个连接到端子B。另外，晶体管26的栅电极连接到端子P，晶体管26的源极电极和漏极电极的一个连接到端子G，晶体管26的源极电极和漏极电极的另外一个连接到端子F。
另外，晶体管27a的栅电极连接到端子Q，晶体管27a的源极电极和漏极电极的一个连接到端子G，晶体管27a的源极电极和漏极电极的另外一个连接到端子OUT。晶体管27b的栅电极连接到端子P，晶体管27b的源极电极和漏极电极的一个连接到端子G，晶体管27b的源极电极和漏极电极的另外一个连接到端子Q。晶体管27c的栅电极连接到端子V，晶体管27c的源极电极和漏极电极的一个连接到端子V，晶体管27c的源极电极和漏极电极的另外一个连接到端子Q。
然后，描述在图2A显示的电路中第k级的电路20的连接。图2A显示的电路具有与图1A显示的电路相同的配置，除端子V外。因而，不会重复相同的描述。端子V可以连接到与图2A显示的端子C连接到的时钟信号线不同的时钟信号线。尽管未显示，但端子V可以连接到端子C连接到的时钟信号线。
图2C显示其中将用于连接端子V的电源线Vdd加到图2A显示的电路的电路。如图2C所示，连接所有级的端子V和电源线Vdd。施加于电源线Vdd的电势可以是任何电位，只要电位比L电平高出晶体管27a和27c的阈值电压和或者更多即可。
然后，图2A，2B，和2C显示的电路的输入信号和输出信号与图1C的相同。图2A至2C显示的电路与图1A至1C显示的电路的不同点在于通过晶体管27a，27b，和27c实现用于将端子OUT的电位固定到L电平的图1B中的晶体管17的功能。具体地说，传输晶体管22的栅电极和输出电压箝位晶体管27a的栅电极通过用于输出反相信号的电路彼此连接。
在图2B的电路中，当电路不运行并且通过晶体管23将端子P的电位固定在L电平时，晶体管27b处于截止态。这里，由于电极Q的电位处于H电平，所以晶体管27a处于导通状态。具体地说，当端子P固定在L电平时，端子OUT也固定在L电平，从而降低由于与时钟信号线的电容耦合引起的输出端子的故障。
在电路20运行的情形中，由于脉冲输入到端子IN，并且点P的电位上升，所以晶体管27b导通。因而，电极Q的电位接近L电平，从而晶体管27a截止。具体地说，当端子P的电位上升并且端子OUT导电到端子C时，晶体管27a截止。因而，电路20可以实现与图1A至1C显示的电路10相似的操作。
注意根据本实施例模式，端子OUT固定在低电平的周期较长是本发明的移位寄存器的优点。换句话说，由于端子OUT较长时间地固定在低电平，因此降低由于另一个信号线的操作或者来自外部的噪音引起的端子OUT的故障；因而，操作中的稳定性较高。另外，至于本发明的移位寄存器，输入到连接端子OUT的晶体管的信号的开关频率较低；因而，由于信号的馈通几乎不改变端子OUT的电位，可以实现运行的高稳定性。
实施例模式2
在实施例模式中，描述本发明的移位寄存器电路的末级的复位运行和全部级的复位运行。
在实施例模式1描述的电路配置中，在下一级运行的时刻实施当前级的复位运行。这里，由于在最后级的移位寄存器电路之后再没有级，因此没有限定复位运行的定时的脉冲输入到最后级。因此，通过复位运行，电极SR(n)的电位不会在H电平。因此，时钟信号不断地输出到末级的端子OUT。
考虑到这一点，在实施例模式1中，电极SP(n)连接如图1A，图2A，和图2C所示的电极SR(n-1)。因而，通过用最后级本身的端子OUT的输出使电极SR(n)在H电平来执行复位运行。因此，可以防止时钟信号线的电位不断地输出到最后级的输出端子L(n)。在这种情况下，末级的输出的脉冲宽度小于时钟信号的输出的脉冲宽度。这里，在其中时钟信号不断地输出到末级的电路配置，并且除前一级的复位运行外不积极地使用末级的输出的情况下，耗费剩余功率用于对连接到末级的输出端子的寄生电容元件充电或者放电。
本实施例模式描述的配置与实施例模式1显示的配置不同，其中末级可以作为移位寄存器运行。图3A，3B，和3C每一个说明其中用于末级的复位运行的晶体管29加到图1A，图2A，和图2C显示的每一个配置的配置。晶体管29的栅电极连接到启动脉冲端子SP，晶体管29的源极电极和漏极电极的一个连接到启动脉冲端子SP，晶体管29的源极电极和漏极电极的另外一个连接到电极SR(n)。
另外，如图3A至3C所示，在晶体管29用于末级的复位操作的情形中，不需要通过末级本身执行末级的复位运行，可以在输入启动脉冲的时刻执行复位运行；因此，不需要连接电极SR(n)和电极SR(n-1)。
图4是用于说明图3A至3C显示的电路的操作的时间图。与图1C的不同点在于由于在输入启动脉冲的时刻(时间T0)执行末级的端子P(n)的复位操作，因此末级的输出端子L(n)也作为移位寄存器电路工作。这里，在图4的时间图中，当输入启动脉冲的周期是T时，在周期T期间输入的时钟信号的脉冲的总数优选大于移位寄存器电路的级的数量n。因而，可以在周期T的期间安全地运行末级的复位操作。
然后，参照5A至5C和图6，描述其中加入用于复位操作的信号线的本发明的移位寄存器电路。
图5A，5B，和5C每一个说明其中用于复位操作的信号线RES和连接信号线RES的晶体管RE(k)(k是从1至n的整数(包括n))加到图1A，图2A，和图2C显示的每一个配置的配置。晶体管RE(k)的栅电极连接到信号线RES，晶体管RE(k)的源极电极和漏极电极的一个连接到信号线RES，晶体管RE(k)的源极电极和漏极电极的另外一个连接到电极SR(k)。
图5和图6说明移位寄存器电路，其中晶体管RE(k)另外连接到每一级，从而可以在任意的时刻复位全部级，其可以在运行末级之前返回到起始状态。然而，本发明不局限于此，晶体管RE(k)的数目是任意的。例如，仅仅在末级提供晶体管RE，仅仅在奇数级上或者仅仅在偶数级上提供晶体管RE，或者仅仅在上半级或者仅仅在下半级上提供晶体管RE。在减少晶体管RE的数目上有优势，因此电路规模变小；从而减少在衬底上电路所占据的百分比。另外，当减少晶体管RE的数目时可以减少驱动信号线RES的负载和减少功率消耗，这是有利的。
这里，参照图6，描述其中增加用于复位操作的信号线的本发明的移位寄存器电路的操作。图6是在脉冲输入到信号线RES以复位全部级的时间Tr的输入信号、端子P、和输出端子L的电位变化的时间图。当在时间T0输入启动脉冲时，执行与图1C相同的操作直到脉冲输入到信号线RES。然而，当在时间Tr脉冲输入到信号线RES时，全部级的电极SR的电位在H电平；因而，输出端子L和端子P固定在L电平。这里，用于将电极SR的电位变化为L电平的晶体管16或者26截止，因为端子P的电位变成L电平。因此，不会形成当脉冲输入到信号线RES时电流经其从信号线RES流到电源线Vss的路径。
因而，至于在图5A至5C中本发明的移位寄存器电路，在每一个移位寄存器电路中加入用于复位操作的信号线，可以在任意的时序复位全部级，其可以在运行末级之前返回到起始状态。在使用移位寄存器电路作为显示器件的驱动电路情况下，例如，使用仅仅布置在一部分显示区中的像素，通过停止移位寄存器电路的操作不使用将要不使用的区域的像素是有利的，这导致功耗减少的优点。
另外，当脉冲输入到信号线RES时，充电浮置电极SR，以便可以防止由于漏电流引起的电极SR的电位的降低。具体地说，具有其栅电极连接到电极SR的晶体管可以容易地保持在导通状态的优点。
注意本实施例模式可以自由地同另一个实施例模式结合。
实施例模式3
在栅电极和源极电极之间施加电压以使晶体管导通。这里，如果电压连续地施加于晶体管的栅电极，由于杂质等因素电荷被俘获在源极电极或者漏极电极和栅电极之间的能级区域中，俘获的电荷形成内电场；因而，引起特性随时间的变化。特别地，引起阈值电压的漂移变化(阈移)。至于随时间变化，不仅施加用于导通晶体管的极性电压而且还施加反极性电压(也称为反向偏置)，因而，放电被俘获的电荷并降低变化度。在沟道层中使用非晶硅的薄膜晶体管中，阈移被显著地观察到，其在源极电极或者漏极电极和栅电极之间的区域中具有缺陷级。因此，本实施例模式的移位寄存器电路显著地优势在于在沟道层中使用非晶硅的薄膜晶体管。然而，本发明不局限于此。
在本实施例模式中，描述向形成本发明的移位寄存器电路的晶体管施加反向偏置的操作。
首先，图7A至7C说明其中施加反向偏置以减少特性随时间变化的功能加到图1A至1C显示的电路的移位寄存器电路。图7A是本发明的移位寄存器电路的全图，图7B说明本发明的移位寄存器电路的电路30的一级，图7C是本发明的移位寄存器电路的输入信号和输出信号的时间图。
图7B显示其中晶体管39a和39b、端子N、和电极S加到图1B显示的电路的电路。另外，晶体管31，32，35，36，和37和电容器元件34分别对应于图1B中的晶体管11，12，15，16，和17和电容元件14，连接与图1B相同。另外，图7B中的晶体管33的栅电极连接到电极S，晶体管33的源极电极和漏极电极的一个连接到端子G，晶体管33的源极电极和漏极电极的另外一个连接到端子P。
另外，晶体管37的栅电极连接到电极S，晶体管37的源极电极和漏极电极的一个连接到端子G，晶体管37的源极电极和漏极电极的另外一个连接到端子OUT。晶体管39a的栅电极连接到电极S，晶体管39a的源极电极和漏极电极的一个连接到电极S，晶体管39a的源极电极和漏极电极的另外一个连接到端子N。另外，晶体管39b的栅电极连接到端子N，晶体管39b的源极电极和漏极电极的一个连接到电极S，晶体管39b的源极电极和漏极电极的另外一个连接到端子R。
图7A说明其中在每一级中连接电路30的端子N的信号线RB加到图1A显示的电路。另外，晶体管38对应于图1A中的晶体管18，连接相似。
这里，参照图7C描述图7A和7B显示的电路的操作。当脉冲在时间T0输入到启动脉冲端子SP时，运行移位寄存器电路，并从输出端子L(1)顺序地输出输出信号。另外，将输出信号输出到输出端子L(n)的周期称为正常运行周期。在正常运行周期期间，H电平的电位输入到信号线RB。这里，晶体管39b在导通状态，晶体管39a在截止态。具体地说，端子R和电极S处于导电状态，端子N和电极S在非导电状态；因而，图7B的连接状态与图1B相似，从而图7A至7C的移位寄存器电路以图1A至1C显示的同样的方式运行。
然后，如图7C所示，在输出信号输出到图7A显示的移位寄存器电路的输出端子L(n)之后，可以在时间T1和时间T2之间降低信号线RB的电位。该周期称为反向偏置应用周期。因而，图7B显示的晶体管39b截止，晶体管39a导通。也就是说，端子R和电极S之间的电连接丧失，端子N和电极S之间的电连接保持；因而，电极S的电位降低。然后，当电极S的电位超过电极N的电位一个晶体管39a的阈值电压时，晶体管39a截止，电极S的电位的下降停止。这里，信号线RB的电位可以比电源线Vss的电位低。当信号线RB的低电位低于电源线Vss的电位时，可以在反向偏置应用周期期间进一步降低电极S的电位。因而，与导通状态的情形是相反极性的电位可以施加于晶体管33和37的栅电极，因而，有利于减少晶体管的阈移。
这里，晶体管39b是具有在正常运行周期期间在端子R和电极S之间提供电连接的功能的晶体管，并在反向偏置应用周期期间中断端子R和电极S之间的电连接。在不提供晶体管39b和连续地建立端子R和电极S之间的导电连续性的情形下，使电路规模更小，由于减少连接信号线RB的寄生电容值，其导致功耗减少。
另外，当如图7B所示配置晶体管39b时，通过信号线RB降低N的电位，可以防止在降低电极S的电位的同时降低端子R的电位。这里，考虑在反向偏置应用周期期间在端子R和电极S之间建立电连接的情形，端子R的电位也随电极S的电位的降低而减少。端子R通过电极SR连接到前面电路30的端子F；因此，当端子R的电位降到低于或者等于电源线Vss的电位减去前一级中晶体管36的阈值电压的电势时，前一级中的晶体管36导通；因而，恒定电流流经信号线RB和电源线Vss。另外，端子R还经电极SR连接到下一级的电路30；因此，当降低端子R的电位时，下一级的晶体管35和32导通；因而，恒定电流被认为是流经下一级的时钟信号线、晶体管32、和晶体管35、和当前级的晶体管39a和信号线RB。因此，在反向偏置应用周期期间，中断端子R和电极S之间的电连接，从而防止由于端子R的电位降低而形成的包含端子R的电流路径。因而，在减少功耗的同时将足够的反向偏置施加于晶体管33和37。
注意在本实施例模式中，描述在反向偏置应用周期欺间向晶体管33和37的栅电极施加反向偏置的实例；然而，本发明不局限于此。反向偏置可以施加于任何晶体管。然而，晶体管33和37在输出端子L应该输出L电平的大部分周期期间处于导通状态，在大部分时间处于导通状态的上述晶体管引起大的阈移。因此，如图7B所示，通过将晶体管39a和39b连接到晶体管33和37的栅电极，和提供反向偏置应用周期来降低阈移，其是有效和更可取的。
首先，图8A至8C说明其中施加反向偏置以减少特性随时间变化的功能加到图2A至2C显示的移位寄存器电路的电路。图8A是本发明的移位寄存器电路的全图，图8B说明本发明的移位寄存器电路的电路40的单级，图8C是本发明的移位寄存器电路的另一个全图。
图8B显示其中晶体管49a，49b，49c，和49d、端子N、电极S、和电极U加到图2B显示的电路的电路。另外，晶体管41，42，45，46，47b，和47c和电容元件44分别对应于图2B中的晶体管21，22，25，26，27b，和27c和电容元件24，连接与图2B相同。另外，图8B中的晶体管43的栅电极连接到电极S，晶体管43的源极电极和漏极电极的一个连接到端子G，晶体管43的源极电极和漏极电极的另外一个连接到端子P。
另外，晶体管47a的栅电极连接到电极U，晶体管47a的源极电极和漏极电极的一个连接到端子G，晶体管47a的源极电极和漏极电极的另外一个连接到端子OUT。晶体管49a的栅电极连接到电极S，晶体管49a的源极电极和漏极电极的一个连接到电极S，晶体管49a的源极电极和漏极电极的另外一个连接到端子N。另外，晶体管49b的栅电极连接到端子N，晶体管49b的源极电极和漏极电极的一个连接到电极R，晶体管49b的源极电极和漏极电极的另外一个连接到端子S。晶体管49c的栅电极连接到端子U，晶体管49c的源极电极和漏极电极的一个连接到电极U，晶体管49c的源极电极和漏极电极的另外一个连接到端子N。另外，晶体管49d的栅电极连接到端子N，晶体管49d的源极电极和漏极电极的一个连接到电极Q，晶体管49d的源极电极和漏极电极的另外一个连接到端子U。
这里，图8A说明其中在每一级中连接电路40的端子N的信号线RB加到图2A显示的电路的电路。另外，晶体管48对应于图2A的晶体管28，连接相像。另外，图8C说明其中电源线Vdd加到图8A显示的电路的电路，并且电源线Vdd连接到全部级的电路40的端子V。
这里，根据图7C显示的时间图运转图8A，8B，和8C显示的电路。在根据图7C显示的时序表运行图8A，8B，和8C显示的电路的情况下，在正常运行周期期间，H电平的电位输入到信号线RB。这里，晶体管49b和49d处于导通状态，晶体管49a和49c处于截止态。具体地说，端子R和电极S、以及端子Q和电极U处于导电状态，端子N和电极S、电极N和电极U处于非导电状态；因而，图8B的连接状态与图2B相似，从而以图2A至2C显示的相同方式运行图8A至8C中的移位寄存器电路。
然后，在反向偏置应用周期期间，在图8B显示的晶体管49b和49d截止，晶体管49a和49c导通。也就是说，端子R和电极S、端子Q和电极U处于非导电状态，端子N和电极S、和电极N和电极U处于导电状态；因而，电极S和电极U的电位下降。然后，当电极S和电极U的电位超过电极N的电位一个晶体管49a和49c的阈值电压时，晶体管49a和49c截止，电极S和U的电位的下降停止。这里，信号线RB的电位可以比电源线Vss的电位低。当信号线RB的低电位低于电源线Vss的电位时，可以在反向偏置应用周期期间进一步降低电极S和电极U的电位。因而，导通状态的情形的相反极性的电位可以施加于晶体管43和47a的栅电极，因而，有利于减少晶体管的阈移。
这里，晶体管49b和49d是具有在正常运行周期期间提供端子R和电极S、电极Q和电极U的导电状态，和在反向偏置应用周期期间提供端子R和电极S、电极Q和电极U的非导电状态的功能的晶体管。在不提供晶体管49b和49d和端子R和电极S、电极Q和电极U处于连续地导电状态的情形下，使电路规模较小，由于减少连接信号线RB的寄生电容值，其导致功耗减少。
另外，当如图8B所示配置晶体管49b和49d时，通过信号线RB降低端子N的电位，可以防止在降低电极S和电极U的电位的同时降低端子R和电极Q的电位。
这里，考虑在反向偏置应用周期期间端子R和电极S处于导电状态的情形，端子R的电位也随电极S的电位的降低而减少。端子R通过电极SR连接到前一电路40的端子F；因此，当端子R的电位降到低于或者等于电源线Vss的电位减去前一级中晶体管46的阈值电压的电势时，前一级的晶体管46导通；因而，恒定电流流经信号线RB和电源线Vss。另外，端子R还通过电极SR连接到下一级的电路40的晶体管45；因此，当端子R的电位降低时，下一级的晶体管45和42导通；因而，恒定电流被认为是流经下一级的时钟信号线、晶体管42、和晶体管45、和当前级的晶体管49a和信号线RB。
另外，考虑端子Q和电极U在反向偏置应用周期期间处于导电状态的情形，端子Q的电位也随电极U的电位的降低而减少。由于电极Q连接到晶体管47b和47c的源极电极或者漏极电极，所以当电极Q的电位降低时，晶体管47b和47c处于导通状态，以便恒定电流从端子G和端子V流经电极Q、晶体管49d、电极U、晶体管49c、和端子N。
因此，在反向偏置应用周期期间，端子R和电极S、电极Q和电极U与晶体管49b和49d处于非导电状态，从而防止由于端子R和电极Q的电位降低引起的包含端子R和电极Q的电流路径的形成。因而，在减少功耗的同时可以将足够的反向偏置施加于晶体管43和47a。注意可以提供晶体管49b和49d，可以仅仅提供他们中之一，或者都不提供。
注意在本实施例模式中，描述在反向偏置应用周期期间向晶体管43和47a的栅电极施加反向偏置的实例；然而，本发明不局限于此。反向偏置可以施加于任何晶体管。然而，晶体管43和47a在输出端子L输出L电平的大部分周期期间处于导通状态，在大部分时间处于导通状态的上述晶体管引起大的阈移。因此，如图8B所示，通过将晶体管49a，49b，49c，和49d连接到晶体管43和47a的栅电极，和提供反向偏置应用周期来降低阈移，其是有效和优选的。
如上所述，在本实施例模式中，可以通过将用于施加反向偏置的晶体管39a，39b，49a，49b，49c，和49d连接到晶体管33，37，43，和47a的栅电极来降低晶体管33，37，和43，43a的阈移。另外，除本实施例模式显示的电路之外的任意的电路的任意的晶体管的栅电极可以连接到图9A至9D显示的电路，从而向晶体管施加反向偏置。由于图9A至9D显示的电路，除了晶体管的栅电极之外的电路中的任何电极的电位不变化；因而，在没有恒定电流流动或者故障的情况下可以降低晶体管的阈移。
图9A至9D显示的电路每一个具有信号端子SIG、偏置端子BIAS、目标端子GATE、截止晶体管SIG-Tr、和偏置晶体管BIAS-Tr。这里，图9A至9D和图10A至10H显示的每一个电路的偏置晶体管BIAS-Tr，用作整流元件。
在图9A，9B，9C，和9D显示的电路中，截止晶体管SIG-Tr的栅电极连接到偏置端子BIAS，截止晶体管SIG-Tr的源极电极和漏极电极的一个连接到信号端子SIG，截止晶体管SIG-Tr的源极电极和漏极电极的另外一个连接到目标端子GATE。
在图9A和9D显示的电路中，偏置晶体管SIG-Tr的栅电极连接到目标端子GATE，偏置晶体管BIAS-Tr的源极电极和漏极电极的一个连接到目标端子GATE，偏置晶体管BIAS-Tr的源极电极和漏极电极的另外一个连接到偏置端子BIAS。
在图9B和9C显示的电路中，偏置晶体管BIAS-Tr的栅电极连接到偏置端子BIAS，偏置晶体管BIAS-Tr的源极电极和漏极电极的一个连接到目标端子GATE，偏置晶体管BIAS-Tr的源极电极和偏置另外一个连接到偏置端子BIAS。
目标端子GATE连接到施加反向偏置的晶体管。适合于在晶体管的栅电极和源极电极之间，和在晶体管的栅电极和漏极电极之间施加反向偏置。因此，优选将目标端子GATE连接到施加反向偏置的晶体管的栅电极。然而，本发明不局限于此，目标端子GATE可以连接到施加反向偏置的晶体管的源极电极或者漏极电极。此时，作为反向偏置施加的偏置的极性可以与目标端子GATE连接到栅电极的情形相反。注意连接目标端子GATE的晶体管的数目是任意的。
当晶体管正常地运行时，信号端子SIG连接到信号线或者输入到晶体管的电源线。偏置端子BIAS是用于选择是否向晶体管施加反向偏置的信号线，或者将连接信号端子SIG的电极的电位传输到目标端子GATE。
这里，相对于截止晶体管SIG-Tr的极性和偏置晶体管BIAS-Tr的极性分类图9A，9B，9C，和9D显示的电路。
图9A和9B说明其中在正常运行的时间H电平的电位施加于偏置端子BIAS，在施加反向偏置的时间L电平的电位施加于偏置端子BIAS的电路。例如，当被施加反向偏置的电极是n沟道晶体管的栅电极时，可以使用该电路。
图9C和9D说明其中在正常运行的时间L电平的电位施加于偏置端子BIAS，在施加反向偏置的时间H电平的电位施加于偏置端子BIAS的电路。例如，当被施加反向偏置的电极是p沟道晶体管的栅电极时，可以使用该电路。因而，适用本实施例模式中图9A至9D显示的电路，在不改变电路中另外一个电极的电位的情况下，可以将反向偏置施加于任何电路中的任何晶体管的栅电极。
然后，参照图10A至10H描述被施加反向偏置的晶体管包含在图9A至9D电路的电路的情形。
图10A说明包含其上施加反向偏置的晶体管AC-Tr加入图9A显示的电路的电路。如图10A所示，晶体管AC-Tr的栅电极可以连接到图9A显示的电路的目标端子GATE。图10B说明其上施加反向偏置的晶体管AC-Tr1和AC-Tr2包含在图9A显示的电路的电路。如图10B所示，晶体管AC-Tr1和AC-Tr2的栅电极可以连接到图9A显示的电路的目标端子GATE。
这里，晶体管AC-Tr、AC-Tr1、和AC-Tr2组成具有某一功能的电路的一部分，作为整体就象图7A至7C中的晶体管33和37或者图8A至8C中的晶体管43和47a，其中施加反向偏置的本发明的电路不依赖于晶体管AC-Tr、AC-Tr1、和AC-Tr2的每一个源极电极和每一个漏极电极。另外，晶体管AC-Tr、AC-Tr1、和AC-Tr2是N沟道晶体管。因而，在H电平输入到偏置端子BIAS的周期中，输入到信号端子SIG的信号输入至晶体管AC-Tr、AC-Tr1、和AC-Tr2，在L电平输入至偏置端子BIAS的周期中，取决于L电平的电位的电位施加于晶体管AC-Tr、AC-Tr1、和AC-Tr2的栅电极；因而，施加反向偏置。
另外，图10C说明除图9B显示的电路之外还包含其上施加反向偏置的晶体管AC-Tr电路。如图10C所示，晶体管AC-Tr的栅电极可以连接到图9B显示的电路的目标端子GATE。另外，图10D说明其上施加反向偏置的晶体管AC-Tr1和AC-Tr2包含在图9B显示的电路的电路。如图10D所示，晶体管AC-Tr1和AC-Tr2的栅电极可以连接到图9B显示的电路的目标端子GATE。这里，晶体管AC-Tr、AC-Tr1、和AC-Tr2组成具有某一功能的电路的一部分，作为整体就象图7A至7C中的晶体管33和37或者图8A至8C中的晶体管43和47a，其中施加反向偏置的本发明的电路不依赖于晶体管AC-Tr、AC-Tr1、和AC-Tr2的每一个源极电极和每一个漏极电极之一。
另外，晶体管AC-Tr、AC-Tr1、和AC-Tr2是N沟道晶体管。因而，在H电平输入到偏置端子BIAS的周期中，输入到信号端子SIG的信号输入至晶体管AC-Tr、AC-Tr1、和AC-Tr2，在L电平输入至偏置端子BIAS的周期中，取决于L电平的电位的电位施加于晶体管AC-Tr、AC-Tr1、和AC-Tr2的栅电极；因而，施加反向偏置。
另外，图10E说明除图9C显示的电路之外还包含其上施加反向偏置的晶体管AC-Tr的电路。如图10E所示，晶体管AC-Tr的栅电极可以连接到图9C显示的电路的目标端子GATE。另外，图10F说明其上施加反向偏置的晶体管AC-Tr1和AC-Tr2包含在图9C显示的电路的电路。如图10F所示，晶体管AC-Tr1和AC-Tr2的栅电极可以连接到图9C显示的电路的目标端子GATE。
这里，晶体管AC-Tr、AC-Tr1、和AC-Tr2组成具有某一功能的电路的一部分，作为整体就象图7A至7C中的晶体管33和37或者图8A至8C中的晶体管43和47a，其中施加反向偏置的本发明的电路不依赖于晶体管AC-Tr、AC-Tr1、和AC-Tr2的每一个源极电极和每一个漏极电极之一。
另外，晶体管AC-Tr、AC-Tr1、和AC-Tr2是P沟道晶体管。因而，在L电平输入到偏置端子BIAS的周期中，输入到信号端子SIG的信号输入至晶体管AC-Tr、AC-Tr1、和AC-Tr2，在H电平输入至偏置端子BIAS的周期中，取决于H电平的电位施加于晶体管AC-Tr、AC-Tr1、和AC-Tr2的栅电极；因而，施加反向偏置。
另外，图10G说明除图9D显示的电路之外还包含其上施加反向偏置的晶体管AC-Tr的电路。如图10G所示，晶体管AC-Tr的栅电极可以连接到图9D显示的电路的目标端子GATE。
另外，图10H说明其上施加反向偏置的晶体管AC-Tr1和AC-Tr2包含在图9D显示的电路的电路。如图10H所示，晶体管AC-Tr1和AC-Tr2的栅电极可以连接到图9D显示的电路的目标端子GATE。这里，晶体管AC-Tr、AC-Tr1、和AC-Tr2组成具有某一功能的电路的一部分，作为整体就象图7A至7C中的晶体管33和37或者图8A至8C中的晶体管43和47a，其中施加反向偏置的本发明的电路不依赖于晶体管AC-Tr、AC-Tr1、和AC-Tr2的每一个源极电极和每一个漏极电极之一。
另外，晶体管AC-Tr、AC-Tr1、和AC-Tr2是P沟道晶体管。因而，在L电平输入到偏置端子BIAS的周期中，输入到信号端子SIG的信号输入至晶体管AC-Tr、AC-Tr1、和AC-Tr2，在H电平输入至偏置端子BIAS的周期中，取决于H电平的电位施加于晶体管AC-Tr、AC-Tr1、和AC-Tr2的栅电极；因而，施加反向偏置。
然后，参照图11A至11C和图12，描述其中用于复位操作的信号线加到其中施加反向偏置的图A、图8A和图8C说明的电路的本发明的移位寄存器电路。
图11A，11B，和11C每一个说明其中用于复位操作的信号线RES和连接信号线RES的晶体管RE(k)(k是从1至n的整数(包括n))加到图7A，图8A，和图8C显示的每一个配置的配置。晶体管RE(k)的栅电极连接到信号线RES，晶体管RE(k)的源极电极和漏极电极的一个连接到信号线RES，晶体管RE(k)的源极电极和漏极电极的另外一个连接到电极SR(k)。
图11A至11C说明移位寄存器电路，其中晶体管RE(k)另外连接到每一级，从而可以在任意的时刻复位全部级，其可以在运行末级之前回到起始状态。然而，本发明不局限于此，晶体管RE(k)的数目是任意的。例如，仅仅在末级提供晶体管RE，仅仅在奇数级上或者仅仅在偶数级上提供晶体管RE，或者仅仅在上半级或者仅仅在下半级上提供晶体管RE。在减少晶体管RE的数目上有优势，因此电路规模较小；从而减少在衬底上电路所占据的百分比。另外，当减少晶体管RE的数目时可以减少驱动信号线RES的负载和减少功率消耗，这是有利的。
这里，参照图12，描述其中增加用于复位操作的信号线的本发明的移位寄存器电路的操作。图12是在脉冲输入至信号线RES以复位全部级的时间T1和在减小信号线RB的电位以实施反向偏置应用操作的时间T2时输入信号SP、端子P(未显示在时间图中)、和输出端子L的电位的变化的时间图。当在时间T0输入启动脉冲时，执行与图1C相同的操作直到脉冲输入到信号线RES。然而，当在时间T1将脉冲输入到信号线RES时，全部级的电极SR的电位处于H电平；因而，输出端子L和端子P固定在L电平。这里，用于将电极SR的电位变化为L电平的晶体管36或者46截止，因为端子P的电位变成L电平。因此，不会形成当脉冲输入到信号线RES时电流经从信号线RES流到电源线Vss的路径。
然后，在时间T2和时间T3之间的周期期间，通过降低信号线RB的电位施加反向偏置。这里，信号线RB的电位优选低于电源线Vss的电位。另外，在时间T3和时间T4之间的周期期间为了随后再次运行复位操作可以将信号线RB和信号线RES的电位设定在H电平。当在施加反向偏置之后执行另一个复位操作时，将电极S、端子R、电极SR的电位设定在H电平；因此，输出端子L的电位固定在L电平，从而可以延长输出的电位变化被抑制的周期。
因而，至于在图11A至11C中本发明的移位寄存器电路，在每一个移位寄存器电路中加入用于复位操作的信号线，可以在任意的时刻复位全部级，其可以在运行末级之前回到起始状态并在任意时刻施加反向偏置。在使用移位寄存器电路作为显示器件的驱动电路情况下，例如，使用仅仅布置在一部分显示区中的像素，通过停止移位寄存器电路的操作不使用将要不使用的区域的像素是有利的，这导致功耗减少和晶体管的阈值漂移降低的优点。另外，当脉冲输入到信号线RES时，给浮置电极SR充电，以便可以防止由于漏电流引起的电极SR的电位的降低。具体地说，具有栅电极连接到电极SR的晶体管可以容易地保持在导通状态的优点。
然后，参照图13A至13C，描述通过向其中施加反向偏置的图7A至7C显示的移位寄存器电路加仅仅一个信号线来实施除反向偏置操作之外的复位操作的电路。
图13A是本发明的移位寄存器电路的总图，图13B说明本发明的移位寄存器电路的电路的单级，图13C是本发明的移位寄存器电路输入信号和输出信号的时间图。
图13B说明其中改变晶体管39a(对应于晶体管59a)的连接和端子M加到图7B显示的电路的电路。这里，晶体管51，52，53，55，56，57，和59b和电容元件54分别对应于图7B中的晶体管31，32，33，35，36，37，和39b和电容元件34，连接关系与图7B显示的相同。另外，已经改变连接关系的图13B中的晶体管59a的栅电极连接到端子M，晶体管59a的源极电极和漏极电极的一个连接到电极S，晶体管59a的源极电极和漏极电极的另外一个连接到端子N。
图13A说明其中用信号线BL替换图7A显示的电路的信号线RB和连接到每一级中电路50的端子M的信号线BE加到图7A显示的电路的电路。另外，晶体管58对应于图7A的晶体管38，连接关系相似。
这里，参照图13C描述图13A和13B显示的电路的操作。在正常运行周期期间，H电平的电位输入到信号线BL，L电平的电位输入到信号线BE。这里，晶体管59b处于导通状态，晶体管59a处于截止态。具体地说，端子R和电极S处于导电状态，端子N和电极S在非导电状态；因而，图13B的连接状态与图1B相似，从而图13A至13C的移位寄存器电路以图1A至1C显示的同样的方式运行。
然后，如图13C所示，在完成图13A中显示的移位寄存器的正常运行周期之后，可以在时间T1和时间T4之间提高信号线BE的电位。该周期称为偏置启动周期。在该偏置启动周期中，晶体管59a处于导通状态。在其中信号线BL的电位处于H电平(在时间T1和时间T2之间，和在时间T3和T4之间)的偏置启动周期中的周期称为复位周期。在该复位周期中，晶体管59a和59b处于导通状态，端子N的电位是H电平；因此，电极S、端子R和连接端子R的电极SR的电位变成H电平。也就是说，可以执行复位操作。另外，在偏置启动周期中，其中信号线BL的电位处于L电平(在时间T2和时间T3之间)的周期是反向偏置应用周期。在反向偏置应用周期中，图13B中的晶体管59b截止，晶体管59a导通。具体地说，端子R和电极S处于非导电状态，端子N和电极S处于导电状态，从而电极S的电位根据电极N的电位变成L电平。因此，由于晶体管59b在非导通状态，所以端子N的电位没有传输到端子R。这里，信号线BL的电位低于电源线Vss的电位。如果信号线RB的低电位低于电源线Vss的电位，可以使电极S的电位在反向偏置应用周期进一步降低。因而，具有导通状态的相反极性的电位可以施加于晶体管53和57的栅电极，从而可以降低晶体管的阈移。
如上所述，至于在图13A至13C中显示的本发明的移位寄存器电路，可以通过信号线BE任意地提供正常运行周期和偏置启动周期。另外，在偏置启动周期中，如果信号线BL的电位在H电平，电路50就经受复位操作；同时，信号线BL的电位在L电平，反向偏置可以施加于晶体管53和57。而且，降低信号线BL的电位相比于电极S没有改变另外一个电极的电势；因而，可以降低故障例如恒定电流的流动和事故。注意在偏置启动周期中，可以自由地设置电极S的电位。
然后，参照图14A至14C，描述通过将仅仅一个信号线加到图8A至8C显示的移位寄存器电路实施除反向偏置操作之外的复位操作的电路，在图8A到8C中可以施加反向偏置。
图14A是本发明的移位寄存器电路的全图，图14B说明本发明的移位寄存器电路的电路60的单级，图14C是本发明的移位寄存器电路的另一个全图。图14B说明其中改变晶体管39a的连接(对应于晶体管59a)和向图7B显示的电路加端子M的电路。另外，晶体管61，62，63，65，66，67a，67b，67c，69b，和69d和电容元件64分别对应于图8B中的晶体管41，42，43，45 46，47a，47b，47c，49b，和49d和电容元件44，连接关系与图8B相同。
另外，图14B中的晶体管69a的栅电极连接到端子M，晶体管69a的源极电极和漏极电极的一个连接到电极S，晶体管69a的源极电极和漏极电极的另外一个连接到端子N。晶体管69c的栅电极连接到端子M，晶体管69a的源极电极和漏极电极的一个连接到电极U，晶体管69a的源极电极和漏极电极的另外一个连接到端子N。
这里，图14A说明其中连接每一级中电路40的端子N的信号线RB加到图8A显示的电路的电路。另外，晶体管68对应于图8A的晶体管48，连接相似。另外，图14C说明其中电源线Vdd加到图14A显示的电路，并且电源线Vdd连接到全部级的电路60的端子V的电路。
这里，可以根据图13C显示的时间图运行图14A，14B，和14C显示的电路。在根据图13C显示的时间表运行图14A，14B，和14C显示的电路的情况下，在正常运行周期期间，H电平的电位输入到信号线BL，L电平的电位输入到信号线BE。这里，晶体管69b和69d处于导通状态，晶体管69a和69c处于截止态。具体地说，端子R和电极S、端子Q和电极U处于导电状态，端子N和电极S、和电极N和电极U处于非导电状态；因而，图14B的连接状态与图2B相似，从而图14A至14C的移位寄存器电路以图2A至2C显示的同样的方式运行。
然后，在偏置启动周期期间，可以通过将信号线BL的电位提高到H电平来提共复位周期，通过将信号线BL的电位降低到L电平来提供反向偏置应用周期。在该复位周期中，晶体管69a，69b，69c，和69d全部导通，端子N处于H电平；因而，电路60被复位。另一方面，在图14B中，在反向偏置应用周期中，晶体管69b和69d截止，晶体管69a和69c导通。也就是说，端子R和电极S、端子Q和电极U处于非导电状态，端子N和电极S、和电极N和电极U处于导电状态；因而，由于端子N的电位低，所以电极S和电极U的电位变低。这里，信号线BL的电位可以比电源线Vss的电位低。当信号线BL的低电位低于电源线Vss的电位时，可以在反向偏置应用周期期间进一步降低电极S的电位。因而，与导通状态的情形相反极性的电位可以施加于晶体管63和67a的栅电极，因而，可以降低晶体管的阈移。
如上所述，至于在图14A至14C中显示的本发明的移位寄存器电路，可以通过信号线BE任意地提供正常运行周期和偏置启动周期。另外，在偏置启动周期中，如果信号线BL的电位在H电平，电路60就经受复位操作；同时，信号线BL的电位在L电平，反向偏置可以施加于晶体管63和67a。而且，降低信号线BL的电位相比于电极S和电极U没有改变其它电极的电势；因而，可以降低故障例如恒定电流的流动和事故。注意在偏置启动周期中，可以自由地设置电极S和电极U的电位。
这里，除图13A至13C和14A至14C显示的电路之外的任意电路的任意晶体管的栅电极可以连接到图15A至15D显示的电路，从而向晶体管施加正向偏压而不是反向偏置。由于图15A至15D显示的电路，当施加反向偏置时不改变电路中除了晶体管的栅电极之外的任何电极的电势；因而，在没有恒定电流流动或者故障的情况下可以降低晶体管的阈移。当施加正向偏压时，截止晶体管SIG-Tr导通；因而，可以初始化或者复位连接信号端子SIG的电极和信号端子SIG的电位。
图15A至15D显示的电路每一个具有信号端子SIG、偏置端子BIAS、目标端子GATE、截止晶体管SIG-Tr、和偏置晶体管BIAS-Tr。在图15A，15B，15C，和15D显示的电路中，截止晶体管SIG-Tr的栅电极连接到偏置端子BIAS，截止晶体管SIG-Tr的源极电极和漏极电极的一个连接到信号端子SIG，截止晶体管SIG-Tr的源极电极和漏极电极的另外一个连接到目标端子GATE。
在图15A，15B，15C，和15D显示的电路中，偏置晶体管BIAS-Tr的栅电极连接到选择端子BE-SW，偏置晶体管BIAS-Tr的源极电极和漏极电极的一个连接到目标端子GATE，偏置晶体管BIAS-Tr的源极电极和漏极电极的另外一个连接到偏置端子BIAS。
目标端子GATE连接到施加反向偏置的晶体管。适合于在晶体管的栅电极和源极电极之间和在晶体管的栅电极和漏极电极之间施加反向偏置。因此，优选将目标端子GATE连接到施加反向偏置的晶体管的栅电极。然而，本发明不限制于此，目标端子GATE可以连接到施加反向偏置的晶体管的源极电极或者漏极电极。此时，作为反向偏置被施加的偏置的极性可以与目标端子GATE连接到栅电极的情形相反。注意连接目标端子GATE的晶体管的数目是任意的。
当晶体管正常地运行时，信号端子SIG连接到信号线或者输入到晶体管的电源线。选择端子BE-SW是用于选择偏置端子BIAS的电位是否传输至目标端子GATE的信号线。当偏置晶体管BIAS-Tr处于导通状态时，偏置端子BIAS是用于控制施加于目标端子GATE的电位的信号线。当偏置晶体管BIAS-Tr处于截止态时，偏置端子BIAS是用于控制在信号端子SIG和目标端子GATE之间是否接通或断开。
这里，相对于截止晶体管SIG-Tr的极性和偏置晶体管BIAS-Tr的极性分类图15A，15B，15C，和15D显示的电路。
图15A说明其中在正常运行的时间H电平的电位施加于偏重端子BIAS和L电平的电位施加于选择端子BE-SW，在复位操作的时间H电平的电位施加于偏置端子BIAS和H电平的电位施加于选择端子BE-SW，和在施加反向偏置的时间L电平的电位施加于偏置端子BIAS和H电平的电位施加于选择端子BE-SW的电路。例如，当其上施加反向偏置的电极是n沟道晶体管的栅电极时，可以使用该电路。
图15B说明其中在正常运行的时间H电平的电位施加于偏置端子BIAS并且H电平的电位施加于选择端子BE-SW，在复位操作的时间H电平的电位施加于偏置端子BIAS并且L电平的电位施加于选择端子BE-SW，和在施加反向偏置的时间L电平的电位施加于偏置端子BIAS并且L电平的电位施加于选择端子BE-SW的电路。例如，当其上施加反向偏置的电极是n沟道晶体管的栅电极时，可以使用该电路。
图15C说明其中在正常运行的时间L电平的电位施加于偏置端子BIAS并且L电平的电位施加于选择端子BE-SW，在复位操作的时间L电平的电位施加于偏置端子BIAS并且H电平的电位施加于选择端子BE-SW，和在施加反向偏置的时间H电平的电位施加于偏置端子BIAS并且H电平的电位施加于选择端子BE-SW的电路。例如，当其上施加反向偏置的电极是p沟道晶体管的栅电极时，可以使用该电路。
图15D说明其中在正常运行的时间L电平的电位施加于偏置端子BIAS并且H电平的电位施加于选择端子BE-SW，在复位操作的时间L电平的电位施加于偏置端子BIAS并且L电平的电位施加于选择端子BE-SW，和在施加反向偏置的时间H电平的电位施加于偏置端子BIAS并且L电平的电位施加于选择端子BE-SW的电路。例如，当其上施加反向偏置的电极是p沟道晶体管的栅电极时，可以使用该电路。
因而，使用该实施例模式中图15A至15D显示的电路，在不改变电路中其它电极的电位的情况下，可以将反向偏置施加于任何电路中的任何晶体管的栅电极。另外，正向偏压可以施加于信号端子SIG和目标端子GATE。
然后，参照图16A至16H描述其上施加反向偏置的晶体管包含在图15A至15D显示的电路的情形。
图16A说明包含其上施加反向偏置的晶体管AC-Tr的电路加到图15A显示的电路。如图16A所示，晶体管AC-Tr的栅电极可以连接到图15A显示的电路的目标端子GATE。图16B说明其上施加反向偏置的晶体管AC-Tr1和AC-Tr2包含在图15A显示的电路的电路。如图16B所示，晶体管AC-Tr1和AC-Tr2的栅电极可以连接到图15A显示的电路的目标端子GATE。
这里，晶体管AC-Tr、AC-Tr1、和AC-Tr2组成具有某一功能的电路的一部分，作为整体就象图13A至13C中的晶体管53和57和图14A至14C的晶体管63和67a，其中施加反向偏置的本发明的电路不取决于晶体管AC-Tr，AC-Tr1，和AC-Tr2的每一个源极电极和每一个漏极电极之一。
另外，晶体管AC-Tr、AC-Tr1、和AC-Tr2是N沟道晶体管。因而，在H电平输入到偏置端子BIAS和L电平输入至选择端子BE-SW的周期中，输入到信号端子SIG的信号输入至晶体管AC-Tr、AC-Tr1、和AC-Tr2，在L电平输入至偏置端子BIAS和H电平输入至选择端子BE-SW的周期中，取决于偏置端子BIAS的L电平的电势的电位施加于晶体管AC-Tr、AC-Tr1、和AC-Tr2的栅电极；因而，施加反向偏置。另外，在H电平输入至偏置端子BIAS和H电平输入至选择端子BE-SW的周期中，取决于偏置端子BIAS的H电平的电势的电位可以施加于晶体管AC-Tr，AC-Tr1，和AC-Tr2的栅电极。
另外，图16C说明包含其上施加反向偏置的晶体管AC-Tr加到图15B显示的电路的电路。如图16C所示，晶体管AC-Tr的栅电极可以连接到图15B显示的电路的目标端子GATE。
另外，图16D说明其上施加反向偏置的晶体管AC-Tr1和AC-Tr2包含在图15B显示的电路的电路。如图16D所示，晶体管AC-Tr1和AC-Tr2的栅电极可以连接到图15B显示的电路的目标端子GATE。这里，例如，晶体管AC-Tr、AC-Tr1、和AC-Tr2组成具有某一功能的电路的一部分，作为整体就象图13A至13C中的晶体管53和57或者图8A至8C的晶体管63或者67a，其中施加反向偏置的本发明的电路不取决于晶体管AC-Tr，AC-Tr1，和AC-Tr2的每一个源极电极和每一个漏极电极之一。
另外，晶体管AC-Tr、AC-Tr1、和AC-Tr2是N沟道晶体管。因而，在H电平输入到偏置端子BIAS和H电平输入至选择端子BE-SW的周期中，输入到信号端子SIG的信号输入至晶体管AC-Tr、AC-Tr1、和AC-Tr2，在L电平输入至偏置端子BIAS和L电平输入至选择端子BE-SW的周期中，取决于偏置端子BIAS的L电平的电位施加于晶体管AC-Tr、AC-Tr1、和AC-Tr2的栅电极；因而，施加反向偏置。另外，在H电平输入至偏置端子BIAS和L电平输入至选择端子BE-SW的周期中，取决于偏置端子BIAS的H电平的电位的电位可以施加于晶体管AC-Tr，AC-Tr1，和AC-Tr2的栅电极。
另外，图16E说明包含其上施加反向偏置的晶体管AC-Tr加到图15C显示的电路的电路。如图16E所示，晶体管AC-Tr的栅电极可以连接到图15C显示的电路的目标端子GATE。
另外，图16F说明其上施加反向偏置的晶体管AC-Tr1和AC-Tr2包含在图15C显示的电路的电路。如图16F所示，晶体管AC-Tr1和AC-Tr2的栅电极可以连接到图15C显示的电路的目标端子GATE。
这里，晶体管AC-Tr、AC-Tr1、和AC-Tr2组成具有某一功能的电路的一部分，作为整体就象图13A至13C中的晶体管53和57和图14A至14C的晶体管63和67a，其中施加反向偏置的本发明的电路不取决于晶体管AC-Tr，AC-Tr1，和AC-Tr2的每一个源极电极和每一个漏极电极之一。
另外，晶体管AC-Tr、AC-Tr1、和AC-Tr2是P沟道晶体管。因而，在L电平输入到偏置端子BIAS和L电平输入至选择端子BE-SW的周期中，输入到信号端子SIG的信号输入至晶体管AC-Tr、AC-Tr1、和AC-Tr2，在H电平输入至偏置端子BIAS和H电平输入至选择端子BE-SW的周期中，取决于偏置端子BIAS的H电平的电势的电位施加于晶体管AC-Tr、AC-Tr1、和AC-Tr2的栅电极；因而，施加反向偏置。另外，在L电平输入至偏置端子BIAS和H电平输入至选择端子BE-SW的周期中，取决于偏置端子BIAS的L电平的电位的电位可以施加于晶体管AC-Tr，AC-Tr1，和AC-Tr2的栅电极。
另外，图16G说明包含其上施加反向偏置的晶体管AC-Tr加到图15D显示的电路的电路。如图16G所示，晶体管AC-Tr的栅电极可以连接到图15D显示的电路的目标端子GATE。
另外，图16H说明其上施加反向偏置的晶体管AC-Tr1和AC-Tr2包含在图15D显示的电路的电路。如图16H所示，晶体管AC-Tr1和AC-Tr2的栅电极可以连接到图15D显示的电路的目标端子GATE。这里，晶体管AC-Tr、AC-Tr1、和AC-Tr2组成具有某一功能的电路的一部分，作为整体就象图13A至13C中的晶体管53和57或者图14A至14C的晶体管63和67a，其中施加反向偏置的本发明的电路不取决于晶体管AC-Tr，AC-Tr1，和AC-Tr2的每一个源极电极和每一个漏极电极之一。
另外，晶体管AC-Tr、AC-Tr1、和AC-Tr2是P沟道晶体管。因而，在L电平输入到偏置端子BIAS和H电平输入至选择端子BE-SW的周期中，输入到信号端子SIG的信号输入至晶体管AC-Tr、AC-Tr1、和AC-Tr2，在H电平输入至偏置端子BIAS和L电平输入至选择端子BE-SW的周期中，取决于偏置端子BIAS的H电平的电位的电位施加于晶体管AC-Tr、AC-Tr1、和AC-Tr2的栅电极；因而，施加反向偏置。另外，在L电平输入至偏置端子BIAS和L电平输入至选择端子BE-SW的周期中，取决于偏置端子BIAS的L电平的电位的电位可以施加于晶体管AC-Tr，AC-Tr1，和AC-Tr2的栅电极。
注意本实施例模式可以自由地同另外实施例模式的任何一个相结合。
实施例模式4
在本实施例模式中，将参照附图描述通过在衬底上制造元件形成本发明的移位寄存器电路的情形的顶视图和剖视图。图17说明形成电路10作为使用顶栅晶体管作为晶体管的本发明的移位寄存器电路的实例。在图17中，仅仅描述第k级的电路10(显示为10k)和第(k+1)级的电路10(显示为10k+1)。然而，本发明不限制于此，电路10可以具有许多级。另外，图17中的晶体管11，12，13，15，16，和17，电容元件14，和端子P分别对应于图1B中的晶体管11，12，13，15，16，和17，电容元件14，和端子P。为了减小布局面积，将布置在图1A至1C的电路10的外侧的电极SR和输出端子L布置在图17中的电路10的内部。注意在本实施例模式的顶视图中，由虚线指示的区域是在区域之上的层中有另一个层的区域。
在图17中，电源线Vss、第一时钟信号线CLK1、第二时钟信号线CLK2每一个由布线层形成，它们被提供在基本上平行于电路10延展的方向(显示为10ext)。因而，在提供多个电路10的情况下，增加引导布线的长度并因此增加了导线电阻，因而可以防止由电源线的电压降引起的事故和功耗增加。另外，可以抑制由信号波形失真所引起的事故，电路正常运行的情况下电压范围的降低。
电源线Vss、第一时钟信号线CLK1、和第二时钟信号线CLK2提供在形成电路10的元件的外部。另外，可以提供与第一时钟信号线CLK1和第二时钟信号线CLK2相对的电源线Vss。因而，可以防止电源线Vss交叉第一时钟信号线CLK1和第二时钟信号线CLK2；因而，可以防止电源线受外部噪音的作用，可以降低事故。
这里，在本实施例模式中，在晶体管中有源层区域与栅电极区域重叠的区域也称为沟道区。另外，晶体管的有源层中通过晶体管的沟道区分开的一个区域称为“源极电极和漏极电极的一个”，由沟道区分开的另外一个区域称为“源极电极和漏极电极的另外一个”。另外，晶体管的源极电极和漏极电极的一个或另一个和晶体管的沟道区之间的边界的切线方向称为“沟道宽度方向”。另外，垂直于沟道宽度方向的方向称为“沟道长度方向”。例如，在本实施例模式的晶体管中，当在晶体管的源极电极和漏极电极的一个或另一个和晶体管的沟道区之间的分界线是曲线时，根据边界点改变沟道宽度方向和沟道长度方向。
在图17中，晶体管11的沟道长度方向(显示为Ch1)和晶体管12的沟道长度方向(显示为Ch2)可以是大体上垂直。具有该结构，可以最小化晶体管11和12占有的衬底的面积，并且减小电路规模。
另外，晶体管13和16的沟道长度方向(显示为Ch1)可以大体上彼此平行。他们可以共用一个源电极或者一个漏电极。因而，可以最小化由晶体管13和16占用的衬底的面积，并且可以减小电路规模。另外，晶体管15和17的沟道长度方向(显示为Ch2)可以大体上彼此平行，并且他们可以共用一个源电极或者一个漏电极。因而，可以最小化由晶体管15和17占用的衬底的面积，并且可以减小电路规模。
另外，电容元件14中的一个电极、端子P可以由栅电极组成，电容元件14中的另一个电极、连接到输出端子L的电极可以由布线层组成。另外，在晶体管是n沟道晶体管的情形下，晶体管的有源层和连接到输出端子L的布线层可以彼此连接，并且组成端子P的栅电极可以插入在有源层和布线层之间以形成电容元件14。当端子P由栅电极组成时，当端子P的电位变高时，在连接到输出端子L的有源层中产生载流子。因此，可以提高由有源层和栅电极形成的电容元件14的电容值。
然后，参考图18描述在使用薄膜晶体管作为晶体管的情况下沿图17中的线A-A′的剖视图。图18显示的结构具有衬底100、基膜101、有源层102、绝缘膜103、栅电极104和105、层间薄膜106、和布线层108。另外，图18显示的结构具有连接布线层108和有源层102的触点107a和107b、和连接布线层108和栅电极104的触点107c。逐步地描述图18显示的结构。
首先，衬底100可以是由钡硼硅玻璃、铝硼硅玻璃等等形成的玻璃衬底、石英衬底、硅衬底、金属衬底、不锈钢衬底、或者塑料衬底。另外，可以通过CMP等等抛光衬底100以平面化衬底100的表面。
然后，在衬底100上形成基膜101。基膜101可以通过已知的方法例如CVD、等离子体CVD、溅射、或旋涂由氮化铝(AlN)、氧化硅(SiO2)、氮氧化硅(SiOxNy)等的单层或者其叠层形成。注意基膜101具有阻挡杂质例如污染物进入衬底100的作用。当不形成基膜101时，简化制造工艺，并且减少成本。
然后，在衬底100或者基膜101上形成有源层102。这里，有源层102可以由多晶硅(p-Si)形成。可以通过光刻去、液滴释放方法、印刷方法等等将有源层102有选择地形成为想要的形状。
然后，在衬底100、基膜101、或者有源层102上形成绝缘膜103。这里，绝缘膜103可以由氧化硅(SiO2)或者氮氧化硅(SiOxNy)形成。
然后，在衬底100、基膜101、有源层102、或者绝缘膜103上形成栅电极104和105。这里，可以通过光刻法、液滴释放方法、印刷方法等等将栅电极104和105有选择地由各种金属形成为想要的形状。因而，在通过使用光刻法等等刻蚀来处理栅电极104和105的情形中，执行刻蚀以便在栅电极104和105之间获得刻蚀选择性；因而，在不改变光掩模的情况下可以将栅电极104和栅电极105形成为具有不同面积。因而，在通过将带电粒子加入有源层102来控制有源层102的导电率的情形中，可以在不改变光掩膜的情况下在有源层102中形成LDD区。因此，可以制造其中几乎不施加高电场并且由于热载流子引起的退化较小的晶体管。
然后，在衬底100、基膜101、有源层102、绝缘膜103、或者栅电极104和105上形成层间膜106。这里，层间薄膜106可以由绝缘材料例如氧化硅、硅树脂氮化物、氮氧化硅、氧化铝、氮化铝、氮氧化铝或者其他的无机绝缘材料；丙烯酸或者甲基丙烯酸，或者其衍生物；耐热聚合物例如聚酰亚胺、芳香族聚酰胺、聚苯并咪唑；或者硅氧烷树脂形成。注意硅氧烷树脂涉及具有Si-O-Si键的树脂。硅氧烷的骨架结构由硅(Si)和氧(O)的键形成。至少包含氢的有机基(例如，烷基或者芳香族烃)用作取代基。氟代基也可以用作取代基。做为选择，至少包含氢和氟代基的有机基可以用作取代基。当层间薄膜由感光性或者非感光材料例如丙烯酸或者聚酰亚胺形成时，层间薄膜具有弯曲侧面，其中曲率半径连续地改变，优选在不分开的情况下形成其上的薄膜。另外，可以通过光刻法、液滴释放方法、印刷方法等等将层间薄膜106形成为想要的形状。这里，可以通过刻蚀处理层间薄膜106以便在如同触点107c一样刻蚀栅电极104和105的同时在如同触点107a和107b一样处理绝缘膜103之前终止刻蚀。然后，形成布线层108以便有源层102连接到栅电极104和105。
在衬底100、基膜101、有源层102、绝缘膜103、栅电极104和105、或者层间膜106上形成布线层108。这里，包含金属粒子例如Ag(银)、Au(金)、Cu(铜)、W(钨)、或者Al(铝)作为主要组分的合成物用作形成布线层108的材料。另外，可以结合透光材料例如氧化铟锡(ITO)、包含氧化铟锡和氧化硅的ITSO、有机铟、有机锡、氧化锌、氮化钛。另外，可以通过光刻法、液滴释放方法、印刷方法等等将布线层108形成为想要的形状。
然后，描述设计晶体管13和17的形状以保持电极SR的电位处在H水平从而根据图19固定端子P和输出端子L的电位的情况下电路10的顶视图。图19的顶视图中显示的电路10具有晶体管11，12，13，15，16，和17，和图17中的电容元件14，连接关系也相似；然而，晶体管13和17的沟道区的面积不同。因而，当使晶体管13和17的栅电极的面积的平均数大于电路10的晶体管12中的栅电极的面积时，可以使与电极SR有关的寄生电容的值较大；因而，即使在复位操作之后电极SR的电位也可以维持在H电位。另外，如图19所示，在电路10中将电极SR做成曲线以便不形成线条形。因而，可以使引导电极SR的长度比第k级的电路10和第(k+1)级的电路10之间的间距长。因此，可以提高与电极SR有关的寄生电容的值以便甚至在复位操作之后电极SR的电位维持在H水平。
然后，参照图20描述除去时钟信号线和输出端子L的交叉电容以便输出端子L不受时钟信号线的电位的变化的影响的情形的顶视图。图20的顶视图显示的电路10具有如图17和图19中的晶体管11，12，13，15，16，和17，电容元件14，端子P，电极SR，和输出端子L，连接关系也相似；然而，第一时钟信号线CLK1、第二时钟信号线CLK2、和晶体管11和12的排列与图17和图19不同。
在图20中，电源线Vss、第一时钟信号线CLK1、和第二时钟信号线CLK2由布线层形成，并按照大体上平行于电路10延展的方向(显示为10ext)提供。因而，在提供许多电路10的情况下，引导布线的长度增长并因此导线电阻增加，因而，可以防止故障和由于电源线的电压降引起的功耗增加。另外，可以抑制由信号波形的失真所引起的故障，电路正常地运行下电压范围的减少。
电源线Vss、第一时钟信号线CLK1、和第二时钟信号线CLK2可以提供在形成电路10的元件的外面。另外，电源线Vss、第一时钟信号线CLK1和第二时钟信号线CLK2相对于第一晶体管、第三晶体管、第二晶体管、和第四晶体管可以被提供在与提供输出端子L的侧面相反的同一侧面上。因而，可以防止输出端子L交叉第一时钟信号线CLK1和第二时钟信号线CLK2；因而，可以防止电源线受时钟信号线的噪音的影响并且可以减少故障。
另外，晶体管11的沟道长度方向(显示为Ch1)和晶体管12的沟道长度方向(显示为Ch2)可以大体上平行。对于该结构，可以最小化晶体管11和12占有的衬底的面积，并可以减小电路规模，也可以防止输出端子L交叉第一时钟信号线CLK1和第二时钟信号线CLK2的区域的产生。
然后，参照图21描述底栅晶体管用作晶体管和使用布线层作掩模将有源层处理为希望形状的情形下的本发明的移位寄存器电路的情形的顶视图。在图21中，仅仅描述第k级的电路10(显示为10k)和第(k+1)级的电路10(显示为10k+1)；然而，本发明不局限于此，电路10具有许多级。另外，图21中的晶体管11，12，13，15，16，和17，电容元件14，和端子P分别对应于图1B中的晶体管11，12，13，15，16，和17，电容元件14，和端子P。为了减少布局面积，将布置在图1A至1C中的电路10外面的电极SR和输出端子L排列在图21的电路10的内部。注意在本实施例方式涉及的顶视图中，由虚线指出的区域是在那区域上的一层中有另一层的区域。
然后，参考图22A和22B描述使用薄膜晶体管作为晶体管的情况下的沿图21中的线a-a′和b-b′的横剖面图。图22A和22B显示的结构具有衬底110、基膜111、第一布线层112、绝缘膜113、有源层114和115、第二布线层116、层间薄膜117、和第三布线层119。另外，图22A和22B显示的结构具有连接第三布线层119和第二布线层116的触点118a、和连接第三布线层119和第一布线层112的触点118b。将逐步地描述图22A和22B显示的结构。
首先，衬底110可以是由钡硼硅玻璃、铝硼硅玻璃等形成的玻璃衬底、石英衬底、硅衬底、金属衬底、不锈钢衬底、或者塑料衬底。另外，可以通过CMP等等抛光衬底11以平面化衬底110的表面。
然后，在衬底110上形成基膜111。基膜111可以通过已知的方法例如CVD、等离子体CVD、溅射、或旋涂由氮化铝(AlN)、氧化硅(SiO2)、氮氧化硅(SiOxNy)等的单层或者其叠层形成。注意基膜111具有阻挡杂质例如污染物进入衬底110的作用。当不形成基膜101时，简化制造工艺，并且减少成本。
然后，在衬底110或者基膜111上形成第一布线层112。这里，可以通过光刻法、液滴释放方法、印刷方法等等将第一布线层112处理为想要的形状。
然后，在衬底110、基膜101、或者第一布线层112上形成绝缘膜113。这里，绝缘膜113可以由氧化硅(SiO2)或者氮氧化硅(SiOxNy)形成。
然后，在衬底110、基膜111、第一布线层112、或者绝缘膜113上形成有源层114和115。这里，有源层114和115可以由非晶硅(a-Si)形成，可以在相同的薄膜形成装置中连续地形成有源层114和115。有源层115相对于有源层114具有较高的导电率。注意沟道区、明确地有源层114，和绝缘膜113之间的分界面附近的区域可以比有源层114的其它区域更致密。因而，可以抑制晶体管的退化，可以加速有源层114的薄膜形成率；因而，提高产量。
可以在衬底110、基膜111、第一布线层112、绝缘膜113、或者有源层114和115上形成第二布线层116。这里，包含作为主要成分的金属粒子例如Ag(银)、Au(金)、Cu(铜)、W(钨)、或者Al(铝)的合成物可以用作用于形成第二布线层116的材料。另外，可以结合透光材料例如氧化铟锡(ITO)、包含氧化铟锡和氧化硅的ITSO、有机铟、有机锡、氧化锌、氮化钛。另外，可以通过光刻法、液滴释放方法、印刷方法等等将布线层116形成为想要的形状。
然后，可以在衬底110、基膜111、第一布线层112、绝缘膜113、或者有源层114和115、或者第二布线层116上形成层间薄膜117。这里，层间薄膜117可以由绝缘材料例如氧化硅、硅树脂氮化物、氮氧化硅、氧化铝、氮化铝、氮氧化铝或者其他的无机绝缘材料；丙烯酸或者甲基丙烯酸，或者其衍生物；耐热聚合物例如聚酰亚胺、芳香族聚酰胺、聚苯并咪唑；或者硅氧烷树脂形成。另外，可以通过光刻法、液滴释放方法、印刷方法等等将层间薄膜117处理为想要的形状。当层间薄膜由感光性或者非感光材料例如丙烯酸或者聚酰亚胺形成时，层间薄膜具有弯曲侧面，其中曲率半径连续地改变，优选在不分开的情况下形成其上的薄膜。另外，可以通过光刻法、液滴释放方法、印刷方法等等将层间薄膜117处理为想要的形状。这里，处理层间薄膜117以便在如同触点118a一样刻蚀布线层116的同时在如同触点118b一样同时处理绝缘膜113之前结束刻蚀。然后，形成第二布线层116以便第二布线层116连接到第一布线层112。
可以在衬底110、基膜111、第一布线层112、绝缘膜113、有源层114和115、第二布线层116、或者层间薄膜117上形成第三布线层119。这里，包含金属粒子例如Ag(银)、Au(金)、Cu(铜)、W(钨)、或者Al(铝)作为主要组分的合成物用作形成布线层119的材料。另外，可以结合透光材料例如氧化铟锡(ITO)、包含氧化铟锡和氧化硅的ITSO、有机铟、有机锡、氧化锌、氮化钛。另外，可以通过光刻法、液滴释放方法、印刷方法等等将第三布线层119形成为想要的形状。
注意，在图22A中，参考数字Ctft17表示晶体管17的寄生电容元件，Cclk1表示输出端子L和第一时钟信号CLK1的寄生电容元件，Cclk2表示输出端子L和第二时钟信号线CLK2的寄生电容元件。图22A中的参考数字x表示在寄生电容元件Ctft17中其上存在有源层的第一布线层的宽度。参考数字y表示在寄生电容元件Cclk1和Cclk2中在第一个布线层的上端和第二布线层的下端之间的距离。
这里，在图21中，由于使用第二布线层作为掩模形成有源层，所以依照第二布线层将它们形成一形状。因此，将有源层形成为具有例如围绕第二布线层的形状。因而，提高覆盖第二布线层的第三布线层的覆盖度，并可以防止第三布线层的断开。也就是说，因为例如当有源层的周界的形状和第二布线层的周界的形状相同或者几乎相同时，或者当第二布线层围绕有源层时，第二布线层上的层间薄膜的圆锥角比有源层形成为具有例如围绕第二布线层的形状的情况更尖锐。
另外，在图21中，电源线Vss、第一时钟信号线CLK1、第二时钟信号线CLK2的每个由布线层和有源层形成，它们被提供在基本上平行于电路10延展的方向(显示为10ext)。因而，在提供多个电路10情况下，布线的长度增加并因此导线电阻增加，因而，可以防止故障和由电源线的电压降引起的功耗增加。另外，可以抑制由信号波形的失真所引起的故障，电路正常地运行下电压范围的减少。
电源线Vss、第一时钟信号线CLK1、和第二时钟信号线CLK2可以提供在形成电路10的元件的外面。另外，与第一时钟信号线CLK1和第二时钟信号线CLK2相对地提供电源线Vss。因而，可以防止电源线交叉第一时钟信号线CLK1和第二时钟信号线CLK2；因而，可以防止电源线受时钟信号线的噪音的影响并且可以减少故障。
在图21中，晶体管11的沟道长度方向(显示为Ch1)和晶体管12的沟道长度方向(显示为Ch2)可以大体上垂直。对于该结构，可以最小化晶体管11和12占有的衬底的面积，并且减小电路规模。另外，晶体管13和16的沟道长度方向(显示为Ch1)可以大体上彼此平行。它们可以共用一个源电极或者一个漏电极。因而，可以最小化由晶体管13和16占用的衬底的面积，并且可以减小电路规模。
另外，晶体管15和17的沟道长度方向(显示为Ch2)可以大体上彼此平行，并且他们可以共用一个源电极或者一个漏电极。因而，可以最小化由晶体管15和17占用衬底的面积，并且可以减小电路规模。
然后，描述设计晶体管13和17的形状以保持电极SR的电位处在H水平从而根据图23固定端子P和输出端子L的电位的情况下电路10的顶视图。图23的顶视图中显示的电路10具有如图21中的晶体管11，12，13，15，16，和17，电容元件14，端子P，电极SR，和输出端子L，连接关系也相似；然而，晶体管13和17的第一布线层形状不同。因而，当使晶体管13和17的第一个布线层的面积的平均数大于电路10的晶体管12中的第一布线层的面积时，可以使与电极SR有关的寄生电容的值较大；因而，优选甚至在复位操作之后电极SR的电位可以维持在H电平上。
另外，如图23所示，在电路10中将电极SR做成曲线以便不形成线条形。因而，引导电极SR的长度比第k级的电路10(显示为10k)和第(k+1)级的电路10(显示为10k+1)之间的距离大。因此，可以提高与电极SR有关的寄生电容的值以便甚至在复位操作之后电极SR的电位维持在H水平。另外，图23的顶视图中显示的电路10具有与图21中不同的的输出端子L交叉时钟信号线的区域的结构。在图23显示的电路10中，在输出端子L交叉时钟信号线的区域中，用第三布线层形成输出端子L，可以用第二布线层和有源层形成时钟信号线。
然后，参考图24A和24B描述使用薄膜晶体管作为晶体管的情况下的沿图23中的线a-a′和b-b′的横剖面图。图24A和24B显示的结构具有如图22A和22B显示的结构的衬底110、基膜111、第一布线层112、绝缘115、第二布线层116、层间薄膜117、和第三布线层119。另外，图24A和24B显示的结构具有连接第三布线层119和第二布线层116的触点118a、和连接第三布线层119和第一布线层112的触点118b。
注意，在图24A中，参考数字Ctft17表示晶体管17的寄生电容元件，Cclk1表示输出端子L和第一时钟信号线CLK1的寄生电容元件，Cclk2表示输出端子L和第二时钟信号线CLK2的寄生电容元件。图24A中的参考数字x表示在寄生电容元件Ctft17中其上存在有源层的第一布线层的宽度。参考数字y表示在寄生电容元件Cclk1和Cclk2中在第一个布线层的上端和第二布线层的下端之间的距离。
这里，寄生电容元件Ctft17的电容值随着x变大而变大。同时，寄生电容元件Cclk1和Cclk2的电容值随y增大而变小。当如图24A所示通过使x变大而增大寄生电容元件Ctft17的电容值时，与电极SR有关的寄生电容值增加；；因而，电极SR的电位维持在H电平上。另外，当如图24B通过使y增大来减少寄生电容元件Cclk1和Cclk2的电容值时，可以减少由于通过寄生电容元件Cclk1和Cclk2的第一时钟信号线CLK1和第二时钟信号线CLK2的电位变化引起的输出端子L的电位变化。因此，可以用第一布线层形成第一时钟信号线CLK1和第二时钟信号线CLK2。
然后，参照图25描述除去时钟信号线和输出端子L的交叉电容以便输出端子L不受时钟信号线的电位的变化的影响的情形的顶视图。图25的顶视图显示的电路10具有如图21和图23中的晶体管11，12，13，15，16，和17，电容元件14，端子P，电极SR，和输出端子L，连接关系也相似；然而，第一时钟信号线CLK1、第二时钟信号线CLK2、和晶体管11和12的排列与图21和图23不同。
在图25中，电源线Vss、第一时钟信号线CLK1、和第二时钟信号线CLK2由第二布线层和有源层形成，并按照大体上平行于电路10延展的方向(显示为10ext)提供。因而，在提供多个电路10情况下，引导布线的长度增加并因此导线电阻增加，因而，可以防止故障和由电源线的电压降引起的功耗增加。另外，可以抑制由信号波形的失真所引起的故障，电路正常地运行下电压范围的减少。
电源线Vss、第一时钟信号线CLK1、和第二时钟信号线CLK2可以提供在形成电路10的元件的外面。另外，电源线Vss、第一时钟信号线CLK1和第二时钟信号线CLK2相对于第一晶体管、第三晶体管、第二晶体管、和第四晶体管可以提供在与提供输出端子L的侧面相对的同一侧面上。因而，可以防止输出端子L交叉第一时钟信号线CLK1和第二时钟信号线CLK2；因而，可以防止电源线受时钟信号线的噪音的影响并且可以减少故障。
另外，晶体管11的沟道长度方向(显示为Ch1)和晶体管12的沟道长度方向(显示为Ch2)可以大体上平行。对于该结构，可以最小化晶体管11和12占有的衬底的面积，并可以减小电路规模，也可以防止输出端子L交叉第一时钟信号线CLK1和第二时钟信号线CLK2的区域的产生。
然后，参考图26描述底栅晶体管用作晶体管和有源层和布线层分别处理成想要形状的情形的本发明的移位寄存器电路的情况下的顶视图。在图26中，仅仅描述第k级的电路10(显示为10k)和第(k+1)级的电路10(显示为10k+1)；然而，本发明不局限于此，电路10具有许多级。另外，图26中的晶体管11，12，13，15，16，和17，电容元件14，和端子P分别对应于图1B中的晶体管11，12，13，15，16，和17，电容元件14，和端子P。为了减少布局面积，布置在图1A至1C的电路10外面的电极SR和输出端子L布置在图26的电路10的内部。注意在涉及本实施例方式的顶视图中，由虚线指出的区域是在该区域上的层中具有另一个层的区域。
然后，参考图27A和27B描述使用薄膜晶体管作为晶体管的情况下的沿图26中的线a-a′和b-b′的横剖面图。图27A和27B显示的结构具有衬底120、基膜121、第一布线层122、绝缘膜123、有源层124和125、第二布线层126、层间薄膜127、和第三布线层129。另外，图27A和27B显示的结构具有连接第三布线层129和第二布线层126的触点128a、和连接第三布线层129和第一布线层122的触点128b。将逐步地描述图27A和27B显示的结构。
首先，衬底120可以是由钡硼硅玻璃、铝硼硅玻璃等等形成的玻璃衬底；石英衬底、硅衬底、金属衬底、不锈钢衬底、或者塑料衬底。另外，可以通过CMP等等抛光衬底120以平面化衬底120的表面。
然后，在衬底120上形成基膜121。基膜121可以通过已知的方法例如CVD、等离子体CVD、溅射、或者旋涂由氮化铝(AlN)、氧化硅(SiO2)、氮氧化硅(SiOxNy)等等的单层或者叠层形成。注意基膜121具有阻挡杂质例如污染物进入衬底120的作用。当不形成基膜121时，简化制造工艺，并降低成本。
然后，在衬底120或者基膜121上形成第一布线层122。这里，可以通过光刻法、液滴释放方法、印刷方法等等将第一布线层122形成为想要的形状。
然后，在衬底120、基膜121、或者第一布线层122上形成绝缘膜123。这里，绝缘膜123可以由氧化硅(SiO2)或者氮氧化硅(SiOxNy)形成。
然后，在衬底120、基膜121、第一布线层122、或者绝缘膜123上形成有源层124和125。这里，有源层124和125可以由非晶硅(a-Si)形成，可以在相同的薄膜形成装置中连续地形成有源层124和125。有源层125具有比有源层124高的导电率。注意沟道区、具体地说有源层124、和绝缘膜123之间的分界面附近的区域可以比有源层124的其它区域更致密。因而，可以抑制晶体管的退化，可以加速有源层124的薄膜形成率；因而，提高产量。
在衬底120、基膜121、第一布线层122、绝缘膜123、或者有源层124和125上形成第二布线层126。这里，包含作为主要成分的金属粒子例如Ag(银)、Au(金)、Cu(铜)、W(钨)、或者Al(铝)的合成物可以用作用于形成第二布线层126的材料。另外，可以结合透光材料例如氧化铟锡(ITO)、包含氧化铟锡和氧化硅的ITSO、有机铟、有机锡、氧化锌、氮化钛。另外，可以通过光刻法、液滴释放方法、印刷方法等等将第二布线层126形成为想要的形状。
然后，在衬底120、基膜121、第一布线层122、绝缘膜123、或者有源层124和125、或者第二布线层126上形成层间薄膜127。这里，层间薄膜127可以由绝缘材料例如氧化硅、硅树脂氮化物、氮氧化硅、氧化铝、氮化铝、氮氧化铝或者其他的无机绝缘材料；丙烯酸或者甲基丙烯酸，或者其衍生物；耐热聚合物例如聚酰亚胺、芳香族聚酰胺、聚苯并咪唑；或者硅氧烷树脂形成。另外，可以通过光刻法、液滴释放方法、印刷方法等等将层间薄膜127处理为想要的形状。当层间薄膜由感光性或者非感光材料例如丙烯酸或者聚酰亚胺形成时，层间薄膜具有弯曲侧面，其中曲率半径连续地改变，优选在不分开的情况下形成在其上的薄膜。另外，可以通过光刻法、液滴释放方法、印刷方法等等将层间薄膜127处理为想要的形状。这里，可以处理层间薄膜127以便在如同触点128a一样刻蚀布线层126同时也如同触点128b一样处理绝缘膜123之前结束刻蚀。然后，形成第二布线层126以便第二布线层126连接到第一布线层122。
在衬底120、基膜121、第一布线层122、绝缘膜123、有源层124和125、第二布线层126或者层间薄膜127上形成第三布线层129。这里，包含金属粒子例如Ag(银)、Au(金)、Cu(铜)、W(钨)、或者Al(铝)作为主要组分的合成物用作形成第三布线层129的材料。另外，可以结合透光材料例如氧化铟锡(ITO)、包含氧化铟锡和氧化硅的ITSO、有机铟、有机锡、氧化锌、氮化钛。另外，可以通过光刻法、液滴释放方法、印刷方法等等将第三布线层129形成为想要的形状。
注意，在图27A中，参考数字ctft17表示晶体管17的寄生电容元件，Cclk1表示输出端子L和第一时钟信号线CLK1的寄生电容元件，Cclk2表示输出端子L和第二时钟信号线CLK2的寄生电容元件。图27A中的参考数字x表示在寄生电容元件Ctft17中其上存在有源层的第一布线层的宽度。参考数字y表示在寄生电容元件Cclk1和Cclk2中在第一个布线层的上端和第二布线层的下端之间的距离。这里，为了增加y，在线b-b′的截面图中输出端子L交叉第一时钟线CLK1和第二时钟信号线CLK2的区域中，可以形成有源层124和125。
由于在图26中使用不同的掩模分别形成有源层和第二布线层，所以具有有源层的区域不必形成在除了其中的晶体管区域之外的第二布线层中。另外，如同在图26中输出端子L交叉第一时钟信号线CLK1和第二时钟信号线CLK2的区域一样，有源层可以形成在除了晶体管区域之外的第二布线层中。
另外，在图26中，电源线Vss、第一时钟信号线CLK1、和第二时钟信号线CLK2的每个由布线层和有源层形成，并按照大体上平行于电路10延开的方向(显示为10ext)提供。因而，在提供多个电路10情况下，引导布线的长度增加并因此导线电阻增加，因而，可以防止故障和由电源线的电压降引起的功耗增加。另外，可以抑制由信号波形的失真所引起的故障，电路正常地运行下电压范围的减少。
电源线Vss、第一时钟信号线CLK1、和第二时钟信号线CLK2可以提供在形成电路10的元件的外面。另外，与第一时钟信号线CLK1和第二时钟信号线CLK2相对地提供电源线Vss。因而，可以防止电源线交叉第一时钟信号线CLK1和第二时钟信号线CLK2；因而，可以防止电源线受时钟信号线的噪音的影响并且可以减少故障。
在图26中，晶体管11的沟道长度方向(显示为Ch1)和晶体管12的沟道长度方向(显示为Ch2)可以大体上垂直。对于该结构，可以最小化晶体管11和12占有的衬底的面积，并且减小电路规模。
另外，晶体管13和16的沟道长度方向(显示为Ch1)可以大体上彼此平行；它们可以共用一个源电极或者一个漏电极。因而，可以最小化由晶体管13和16占用的衬底的面积，并且可以减小电路规模。另外，晶体管15和17的沟道长度方向(显示为Ch2)可以大体上彼此平行，并且它们可以共用一个源电极或者一个漏电极。因而，可以最小化由晶体管15和17占用的衬底的面积，并且可以减小电路规模。
然后，参考图28描述设计晶体管13和17的形状以保持电极SR的电位处在H水平从而固定端子P和输出端子L的电位的情况下电路10的顶视图。图28的顶视图中显示的电路10具有如图26中的晶体管11，12，13，15，16，和17，电容元件14，端子P，电极SR，和输出端子L，连接关系也相似；然而，晶体管13和17的第一布线层形状不同。因而，当使晶体管13和17的第一个布线层的面积的平均数大于电路10的晶体管12中的第一布线层的面积时，可以使与电极SR有关的寄生电容的值较大；因而，优选甚至在复位操作之后电极SR的电位可以维持在H电平上。
另外，如图28所示，在电路10中将电极SR做成曲线以便不形成线条形。因而，引导电极SR的长度比第k级的电路10(显示为10k)和第(k+1)级的电路10(显示为10k+1)之间的距离大。因此，可以提高与电极SR有关的寄生电容的值以便甚至在复位操作之后电极SR的电位维持在H水平。
另外，图28的顶视图中显示的电路10具有与图26中不同的输出端子L交叉时钟信号线的区域的结构。在图28显示的电路10中，在输出端子L交叉时钟信号线的区域中，用第三布线层形成输出端子L，可以用第二布线层形成时钟信号线。
然后，参考图29A和29B描述使用薄膜晶体管作为晶体管的情况下的沿图28中的线a-a′和b-b′的横剖面图。图29A和29B显示的结构具有如图27A和27B显示的结构的衬底120、基膜121、第一布线层122、绝缘膜123、有源层124和125、第二布线层126、层间薄膜127、和第三布线层129。另外，图29A和29B显示的结构具有连接第三布线层129和第二布线层126的触点128a、连接第三布线层129和第一布线层122的触点128b。
注意，在图29A中，参考数字ctft17表示晶体管17的寄生电容元件，Cclk1表示输出端子L和第一时钟信号线CLK1的寄生电容元件，Cclk2表示输出端子L和第二时钟信号线CLK2的寄生电容元件。图29A中的参考数字x表示在寄生电容元件Ctft17中其上存在有源层或者第二布线层的第一布线层的宽度。参考数字y表示在寄生电容元件Cclk1和Cclk2中在第一个布线层的上端和第二布线层的下端之间的距离。
这里，寄生电容元件Ctft17的电容值随x增大而变大。同时，寄生电容元件Cclk1和Cclk2的电容值随y增大而变小。当寄生电容元件ctft17的电容值如图29A所示随x增大而增加时，与电极SR有关的寄生电容值增加；因而，电极SR的电位维持在H电平上。另外，当如图29B通过使y增大来减少寄生电容元件Cclk1和Cclk2的电容值时，可以减少由于通过寄生电容元件Cclk1和Cclk2的第一时钟信号线CLK1和第二时钟信号线CLK2的电位变化引起的输出端子L的电位变化。注意，因此，有源层和第一布线层不必要形成在第一时钟信号线CLK1和第二时钟信号线CLK2的下面。另外，可以用第一布线层形成第一时钟信号线CLK1和第二时钟信号线CLK2。
然后，参照图30描述除去时钟信号线和输出端子L的交叉电容以便输出端子L不受时钟信号线的电位的变化的影响的情形的顶视图。图30的顶视图显示的电路10具有如图26和图28中的晶体管11，12，13，15，16，和17，电容元件14，端子P，电极SR，和输出端子L，连接关系也相似；然而，第一时钟信号线CLK1、第二时钟信号线CLK2、和晶体管11和12的排列与图26和图28不同。
在图30中，电源线Vss、第一时钟信号线CLK1、和第二时钟信号线CLK2由第二布线层形成，它们被提供在基本上平行于电路10延展的方向(显示为10ext)。因而，在提供多个电路10情况下，引导布线的长度增加并因此导线电阻增加，因而，可以防止故障和由电源线的电压降引起的功耗增加。另外，可以抑制由信号波形的失真所引起的故障，电路正常地运行下电压范围的减少。
电源线Vss、第一时钟信号线CLK1、和第二时钟信号线CLK2可以提供在形成电路10的元件的外面。另外，电源线Vss、第一时钟信号线CLK1和第二时钟信号线CLK2相对于第一晶体管、第三晶体管、第二晶体管、和第四晶体管可以提供在与提供输出端子L的侧面相对的同一侧面上。因而，可以防止输出端子L交叉第一时钟信号线CLK1和第二时钟信号线CLK2；因而，可以防止电源线受时钟信号线的噪音的影响并且可以减少故障。
另外，晶体管11的沟道长度方向(显示为Ch1)和晶体管12的沟道长度方向(显示为Ch2)可以大体上平行。对于该结构，可以最小化晶体管11和12占有的衬底的面积，并可以减小电路规模，也可以防止输出端子L交叉第一时钟信号线CLK1和第二时钟信号线CLK2的区域的产生。
实施例模式5
在本实施例模式中，描述通过实施例横式1至4描述的使用本发明的移位寄存器电路的显示面板的配置例子、和使用本发明的移位寄存器电路的整体显示器件。注意在说明书中，显示面板涉及用于显示静止图像或者活动图像的器件，其具有其中像素排列(像素区域)在衬底例如玻璃衬底、塑料衬底、石英衬底、硅衬底上的区域。另外，显示器件涉及用于在显示面板上显示图像的系统化器件，其具有用于将从外部输入的导电信号转换为分别地控制像素的光学状态的数据信号的电路，驱动电路用于按时间划分数据信号并将它们写入像素。另外，显示器件包括用于处理数据信号的电路从而使图像最佳地显示在显示面板上。
本发明的移位寄存器电路用作形成显示器件的驱动电路的一部分。另外，考虑生产率、生产成本、可靠性等等，多种方法用于将本发明的移位寄存器电路设置到显示器件。这里，参照图31A至31E描述用于将本发明的移位寄存器电路设置到显示器件的方法的例子。
图31A说明是外围驱动器电路的数据线驱动器和扫描线驱动器与具有像素区域的衬底结合的情形的显示面板。图31A显示的显示面板200a包括像素区域201a、数据线驱动器202a、扫描线驱动器203a、和连接线衬底204a。像素区域201a是其中排列像素的区域；像素阵列可以是带状型或者三角型。另外，像素区域201a可以包括是用于将分别控制光学状态的数据信号写入像素的布线的数据信号线。另外，像素区域201a可以包括是用于选择像素列到用于分别地控制光学状态的数据信号的布线的扫描线。
数据线驱动器202a说明用于根据待显示在像素区域201a上的图像控制数据信号线的电状态的电路。数据线驱动器202a可以具有本发明的移位寄存器电路以便通过依据时间分隔划分它们控制许多信号数据线。
扫描线驱动器203a是用于控制扫瞄线的电状态的电路，扫瞄线是用于将像素列选择到用于分别地控制光学状态的数据信号的布线。扫描线驱动器203a可以具有用于顺序扫描许多扫描线，选择像素列至用于分别控制光状态的数据信号、将数据信号写入像素，从而在像素区域201a上显示图像的本发明的移位寄存器电路。
连接布线衬底204a是拥有用于将显示面板200a连接至用于驱动显示面板200a的外部电路的布线的衬底。当连接布线衬底204a由聚酰亚胺等的柔性衬底形成时，较容易地将显示面板200a设置在具有可移动部分的外壳中。另外，当具有显示面板200a的外壳受到强烈地冲击时，如果连接布线衬底204a是柔性的，冲击被连接布线衬底204a吸引；因而，有由连接部分205a剥落导致断路的危险降低。
在图31A显示的显示面板200a中，数据线驱动器202a和扫描线驱动器203a与拥有像素区域201a的衬底结合；因而，可以降低生产成本，因为连接点的数目小所以可以增加抗冲击力。
图31B说明是外围驱动器电路的扫描线驱动器与拥有像素区域的衬底结合的情形的显示面板，在衬底上提供数据线驱动器作为制造在单晶衬底上的IC(该方法也称为COG)。图31B显示的显示面板200b包括像素区域201b、数据线驱动器202b、扫描线驱动器203b、和连接布线衬底204b。
像素区域201b是其中排列像素的区域；像素阵列可以是带状型或者三角型。另外，像素区域201b可以包括是用于将分别控制光学状态的数据信号写入像素的布线的数据信号线。另外，像素区域201b可以包括是用于选择像素列至用于分别地控制光学状态的数据信号的布线的扫描线。数据线驱动器202b说明用于根据待显示在像素区域201b上的图像控制数据信号线的电状态的电路。数据线驱动器202b可以具有本发明的移位寄存器电路以便通过依据时间分隔划分它们来控制许多信号数据线。
扫描线驱动器203b是用于控制扫瞄线的电状态的电路，扫瞄线是用于将像素列选择到用于分别地控制光学状态的数据信号的布线。扫描线驱动器203b可以具有用于连续扫描许多扫描线，选择像素列至用于分别地控制光学状态的数据信号，和将数据信号写入像素，从而在像素区域201b上显示图像的本发明的移位寄存器电路。
连接布线衬底204b是拥有用于将显示面板200b连接至用于驱动显示面板200b的外部电路的布线的衬底。当连接布线衬底204b由聚酰亚胺等的柔性衬底形成时较容易将显示面板200b设置在具有可移动部分的外壳中。另外，当具有显示面板200b的外壳受到强烈地冲击时，如果连接布线衬底204b是柔性的，冲击被连接布线衬底204b吸引；因而，由连接部分205b剥落导致断路的危险降低。
在图31B显示的显示面板200b中，扫描线驱动器203b与拥有像素区域201b的衬底结合；因而，可以降低生产成本，因为连接点的数目小所以可以增加抗冲击力。另外，由于设置使用单晶衬底制造的IC作为数据线驱动器202b，因此可以使晶体管特性非常小的变化制造显示面板；因而，可以提高显示器件的产量。另外，由于降低工作电压，所以可以降低功耗。
图31C说明在拥有像素区域的衬底上制造是外围驱动器电路的数据线驱动器和扫描线驱动器作为单晶衬底上的IC，从而完成COG的情形的显示面板。图31C显示的显示面板200c包括像素区域201c、数据线驱动器202c、扫描线驱动器203b、和连接布线衬底204c。
像素区域201c是其中排列像素的区域；像素阵列可以是带状型或者三角型。另外，该像素区域201c可以包括是用于将分别地控制光学状态的数据信号写入像素的布线的数据信号线。另外，像素区域201c可以包括是用于选择像素列至用于分别地控制光学状态的数据信号的布线的扫描线。
数据线驱动器202c说明用于根据待显示在像素区域201c上的图像控制数据信号线的电状态的电路。数据线驱动器202c可以具有本发明的移位寄存器电路以便通过依据时间分隔划分它们来控制许多信号数据线。
扫描线驱动器203c是用于控制扫瞄线的电状态的电路，扫瞄线是用于将像素列选择到用于分别地控制光学状态的数据信号的布线。扫描线驱动器203c可以具有用于连续扫描许多扫描线，选择像素列至用于分别地控制光学状态的数据信号，和将数据信号写入像素，从而在像素区域201c上显示图像的本发明的移位寄存器电路。
连接布线衬底204c是拥有用于将显示面板200c连接至用于驱动显示面板200c的外部电路的布线的衬底。当连接布线衬底204c由聚酰亚胺等的柔性衬底形成时，较容易地将显示面板200c设置在具有可移动部分的外壳中。另外，当具有显示面板200c的外壳受到强烈冲击时，如果连接线衬底204c是柔性的，冲击被连接布线衬底204c吸引；因而，由连接部分205c剥落导致断路的危险降低。
另外，由于设置图31C显示的显示面板作为使用单晶衬底制造的IC，设置IC作为数据线驱动器202c和扫描线驱动器203c，可以使晶体管特性非常小地变化来制造显示面板；因而，可以提高显示器件的产量。另外，由于降低工作电压，所以可以降低功耗。
图31D说明是外围驱动器电路的扫描线驱动器与拥有像素区域的柔性衬底结合的情形的显示面板，数据线驱动器作为制造在单晶衬底上的IC被提供在柔性衬底上并且与其连接(该方法也称为TAB)。图31D显示的显示面板200d包括像素区域201d、数据线驱动器202d、扫描线驱动器203b、和连接布线衬底204d。
像素区域201d是其中排列像素的区域；像素阵列可以是带状型或者三角型。另外，像素区域201d可以包括是用于将分别控制光学状态的数据信号写入像素的布线的数据信号线。另外，像素区域201d可以包括是用于选择像素列至用于分别地控制光学状态的数据信号的布线的扫描线。
数据线驱动器202c表示根据将在像素区域201d上显示的图像控制数据信号线电状态的电路。数据线驱动器202d具有本发明的移位寄存器电路，以便控制通过时间间隔将其分开的多个信号数据线。
扫描线驱动器203d是用于控制扫描线电状态的电路，其是用于选择像素列至单独控制光学状态的数据信号的的布线。扫描线驱动器203d具有本发明的移位寄存器，用于顺序地连续扫描多个扫描线，选择像素列至用于单独控制光学状态的数据信号，并且将数据信号弯曲移动(writhing)到像素中，从而在像素区201d上显示图像。
连接布线衬底204d是提供有用于将显示面板200d连接到用于驱动显示面板200d的外部电路的布线的衬底，当连接布线衬底204d由聚酰亚胺等的柔性衬底形成时，较容易将显示面板200d安装在具有可移动部件的外壳中。而且，当剧烈地冲击具有显示面板200d的外壳时，如果连接布线衬底204d是柔性的，则该冲击可由连接布线衬底204d吸收；由此，由剥离连接部分205d而导致的断路的危险降低。
在图31D显示的显示面板200d中，扫描线驱动器203c与拥有像素区域201b的衬底结合；因而，可以降低生产成本，因为连接点的数目小所以可以增加抗冲击力。另外，由于设置使用单晶衬底制造的IC作为数据线驱动器202d，因此可以使晶体管特性非常小的变化制造显示面板；因而，可以提高显示器件的产量。另外，由于降低工作电压，所以可以降低功耗。另外，由于数据线驱动器202d连接在连接布线衬底204d上，所以可以减小除像素区域201d以外的显示面板200d中的区域(也称为框架)，从而显示器件可以具有较高的增加值。另外，如果该连接布线衬底是柔性的，当具有显示面板200d的外壳受到强烈冲击时，连接布线衬底204d吸收数据线驱动器204d上的冲击；因而，由于从连接布线衬底204d剥离数据线驱动器202d而导致断路的危险降低。
图31E说明在拥有称为TAB的像素区域的衬底上制造是外围驱动器电路的数据线驱动器和扫描线驱动器作为单晶衬底上的IC。图31E显示的显示面板200e包括像素区域201e、数据线驱动器202e、扫描线驱动器203e、和连接布线衬底204e。
像素区域201e是其中排列像素的区域；该像素阵列可以是带状型或者三角型。另外，像素区域201e可以包括是用于将分别控制光学状态的数据信号写入像素的布线的数据信号线。另外，像素区域201e可以包括是用于选择像素列至用于分别地控制光学状态的数据信号的布线的扫描线。
数据线驱动器202e说明用于根据待显示在像素区域201e上的图像控制数据信号线的电状态的电路。数据线驱动器202e可以具有本发明的移位寄存器电路以便通过依据时间分隔划分它们来控制许多信号数据线。
扫描线驱动器203e是用于控制扫瞄线的电状态的电路，扫瞄线是用于将像素列选择到用于分别地控制光学状态的数据信号的布线。扫描线驱动器203e可以具有根据本发明的移位寄存器电路，用于连续扫描许多扫描线，选择像素列至用于分别地控制光学状态的数据信号，和将数据信号写入像素，从而在像素区域201e上显示图像。
连接布线衬底204e是拥有用于将显示面板200e连接至用于驱动显示面板200e的外部电路的布线的衬底。当连接布线衬底204e由聚酰亚胺等的柔性衬底形成时，较容易地将显示面板200e设置在具有可移动部分的外壳中。另外，当具有显示面板200e的外壳受到强烈地冲击时，如果连接布线衬底204e是柔性的，冲击被连接布线衬底204e吸收；因而，由连接部分205e的剥离导致断路的危险降低。
由于设置使用单晶衬底制造的IC作为图31E显示的显示面板200e中的数据线驱动器202e和扫描线驱动器203e，可以使晶体管特性非常小的变化来制造显示面板；因而，可以提高显示器件的产量。另外，由于降低运行电压，所以可以降低功耗。另外，由于数据线驱动器202e连接在连接布线衬底204e上，所以可以减少显示面板200e的框架，从而显示器件可以具有较高的增加值。另外，如果该连接布线衬底204e是柔性的，当具有显示面板200e的外壳受到强烈冲击时，连接布线衬底204e吸收数据线驱动器204e上的冲击；因而，由于从连接布线衬底204e剥离数据线驱动器202e和扫描线驱动器203e而导致断路的危险降低。
因而，本发明的晶体管可以是任何种类的晶体管和形成在任何种类的衬底上。本发明的移位寄存器电路可以形成在玻璃衬底、塑料衬底、单晶衬底、SOI衬底、或者任何其他的衬底上。本发明的移位寄存器电路的一部分可以形成在一个衬底上同时本发明的移位寄存器电路的另一部分可以形成在另外一个衬底上。也就是说，不要求本发明的全部的移位寄存器电路形成在相同的衬底上。
然后，参考图32描述包括本发明的移位寄存器电路的显示器件的配置实例。图32显示的显示器件220具有图31A至31E的显示面板200、外部驱动电路221、和连接布线衬底204。
显示面板200具有像素区域201、数据线驱动器202、和扫瞄线驱动器203。由于上面已经描述了显示面板200，所以这里不描述细节。然而，自然地，可以依据多种方法设置图32显示的显示器件220、数据线驱动器202和扫描线驱动器203。
外部驱动电路221包括控制电路210、图像数据转换电路211、和电源电路212。另外，电源电路212可以拥有用于控制/图像数据转换电路的电源CV、用于驱动器的电源DV、用于像素电路的电源PV。注意，不需要根据像素区域201的配置将用于像素电路的电源PV提供于电源电路212。
连接布线衬底204可以通过连接部分205电连接至显示面板200，并可以通过连接器213电连接至外部驱动电路221。
另外，为了对应于如图33所示的具有大的像素区域的显示面板，多个数据线驱动器202(202-1，202-2，202-3，和202-4)、多个扫描线驱动器203(203-1，203-2，203-3和203-4)、多个连接布线衬底204(204-1，204-2，204-3，204-4，204-5，204-6，204-7，和204-8)可以用于一个显示面板200和一个像素区域201。这里，在图33中，显示使用四个数据线驱动器202和四个扫描线驱动器203的情形作为实例；然而，数据线驱动器202和扫描线驱动器203的数目没有具体限制，可以使用作何数量。当数据线驱动器202和扫描线驱动器203的数量较小时，IC和连接点的数目较少；因而，可以提高可靠性并降低生产成本。当数据线驱动器202和扫描线驱动器203的数目较大时，每个驱动器需要的性能下降，因此可以提高产量。
注意连接布线衬底204的数目优选两个或多个，数据线驱动器202和扫描线驱动器的各数目较少。当连接布线衬底204的数目大于驱动器的各数目时，接触点的数目增加；因而，当接触点的数目增加时，接触点处断开的缺陷增加。
在图32中，控制电路210连接到图像数据转换电路211和电源电路212。另外，控制电路210通过连接器213、连接布线衬底204、和连接部分205连接到数据线驱动器202和扫描线驱动器203。另外，图像数据转换电路211连接到输入图像数据的输入端子。另外，图像数据转换电路211通过连接器213、连接布线衬底204、和连接部分205连接到数据线驱动器202。
另外，电源电路212为每个电路提供电源，电源电路212中用于控制/图像数据转换电路的电源CV连接到控制电路210和图像数据转换电路211，用于驱动器的电源DV通过连接器213、连接线衬底204、和连接部分205连接到数据线驱动器202和扫描线驱动器203；用于像素电路的电源PV通过连接器213、连接线衬底204、和连接部分205连接到像素区域201。
从电源CV提供给控制电路210和图像数据转换电路211的电压优选尽可能地低，因为它们控制电路210，并且图像数据转换电路211实施逻辑运算，因而，希望是大约3V。另外，为了降低功耗，从用于驱动器的电源DV的电压优选尽可能地低，例如，当IC用于数据线驱动器202和扫描线驱动器203时。希望电压大约为3V。另外，数据线驱动器202和扫描线驱动器203与显示面板200结合，希望施加具有大约为晶体管阈值电压的两倍至三倍高的增幅的电压。因而，可以安全地运行该电路同时抑制功耗增加。
控制电路210可以具有这样的配置以致于实施产生提供给数据线驱动器202和扫描线驱动器95的时钟的操作、产生并且供给定时脉冲的操作。另外，控制电路210可以具有这样的配置以致于实施产生提供给图像数据转换电路的时钟的操作、产生将转换图像数据输出至数据线驱动器202的定时脉冲的操作等。电源电路212可以具有这样的配置以便当例如不需要运行图像数据转换电路211、数据线驱动器202、和扫描线驱动器203时停止向每个电路供应电压的操作，从而降低功耗。
当图像数据向图像数据转换电路211输入时，图像数据转换电路211根据从控制电路210提供信号的时间将图像数据转换为输入至数据线驱动器202的数据，然后，向数据线驱动电路202输出该数据。具体地说，可以使用其中将用图像变换电路211将具有模拟信号的图像数据输入变为数字信号，然后，将数字信号的图像数据输出至数据线驱动器202的配置。
数据线驱动器202可以具有这样的配置以致根据时钟信号和来自于控制电路210的定时脉冲运行本发明的移位寄存器；利用时间分隔接受向数据线驱动器202输入的图像数据；和根据已经接受的数据向许多数据线输出具有模拟值的数据电压或者数据电流。可以依据来自于控制电路2101的闩锁脉冲实施输出到数据线的数据电压或者电流的更新。另外，为了复位本发明的移位寄存器电路，可以输入用于复位操作的信号。另外，为了向本发明的移位寄存器电路中的晶体管施加反向偏置，可以输入用于施加反向偏置的信号。
根据输出到数据线的数据电压或者数据电流的更新，扫描线驱动器203响应来自于控制电路210的时钟信号和定时脉冲运行本发明的移位寄存器以连续地扫描扫描线29。这里，为了复位本发明的移位寄存器电路，可以输入用于复位操作的信号。另外，为了向本发明的移位寄存器电路中的晶体管施加反向偏置，可以输入用于施加反向偏置的信号。
注意图32和图33中说明将扫描线驱动器203配置在一侧的实例；然而，扫描线驱动器203可以配置在每一侧上来代替一侧。在将扫描线驱动器203配置在每一侧上的情况下，当设置在电子器件上时完成显示器件的左右平衡，因此有利于增加排列的自由度。
实施例模式6
在本实施例模式中，参考图34A至34H描述通过使用本发明的移位寄存器获得的电子器件。
本发明可以用于多种电子器件。具体地说，本发明可以用于电子器件的显示器件。如所指的电子器件，可以列出照相机例如摄影机和数字照相机；护目型显示器；导航系统；音频再现器件(汽车音响、音频元件等)；计算机；游戏机；携带式信息端子(移动电脑、蜂窝电话、便携式游戏机、电子图书等等)；包括记录媒体的图像再现器件(具体地说，能够再现记录媒体例如数字通用磁盘(DVD)的内容和具有可以显示数据图像的显示器件的装置)；等等。
图34A显示包括外壳3001、支架3002、显示区3003、扬声器单元3004、视频输入端子3005等等的电视接收机。本发明的显示器件可以用于显示区3003。例如，由于电视接收器需要大的显示区，因此图33显示的显示器件。注意显示器件包括，尤其，用于显示信息的全部发光器件，例如，用于个人计算机，用于TV广播接收，或者用于广告显示。使用本发明的移位寄存器电路的显示器件可以用于显示区3003，从而获得非常可靠的电子器件，甚至当受到噪音例如外部电磁波干扰时几乎不出现故障，其中可以运行反向偏置应用。
图34B显示包括主体3101、显示区3102、图像接收部分3103、操作键3104、外接端口3205、快门3106等等的数字照相机。使用本发明的移位寄存器电路的显示器件可以用于显示区3102，从而获得非常可靠的数字照相机，即使当受到噪音例如外部电磁波干扰时几乎没有故障，其中能够运行反向偏置应用。
图34C显示包括主体3201、外壳3202、显示区3203、键盘3204、外接端口3205、点击鼠标3206等的计算机。使用本发明的移位寄存器电路的显示器件可以用于显示区3203，从而获得非常可靠的计算机，即使当受到噪音例如外部电磁波干扰时几乎没有故障，其中能够运行反向偏置应用。
图34D显示包括主体3301、显示区3302、开关3303、操作键3304、红外端口3305等等的移动计算机。使用本发明的移位寄存器电路的显示器件可以用于显示区3302，从而获得非常可靠的移动计算机，即使当受到噪音例如外部电磁波干扰时几乎没有故障，其中能够运行反向偏置应用。
图34E显示装载有记录媒体(DVD，等等)的移动图像再现装置(具体地说，DVD再现装置)，包括主体3401、外壳3402、显示区A3403、显示区B3404、记录媒体读取部分3405，操作键3406，扬声器单元3407等。显示区A3403主要显示图像信息，而显示区B主要显示文字信息。使用本发明的移位寄存器电路的显示器件可以用于显示区A3403和显示区B3404，从而获得非常可靠的图像再现装置，即使当受到噪音例如外部电磁波干扰时几乎没有故障，其中能够运行反向偏置应用。
图34F显示包括主体3501、显示区3502、和支架部分3503的护目型显示器。可以通过将以上所述实施例模式的任何一个描述的显示器件应用于显示区3502来制造护目型显示器。使用本发明的移位寄存器电路的显示器件可以用于显示区3502，从而获得非常可靠的护目型显示器，即使当受到噪音例如外部电磁波干扰时几乎不出现故障，其中可以运行反向偏置应用。
图34G显示包括主体3601、显示区3602、外壳3603、外接端口3604、远程控制器接收部分3605、图像接收部分3606、电池3607、音频输入部分3608、操作键3609等等的摄像机。使用本发明的移位寄存器电路的显示器件可以用于显示区3602，从而获得非常可靠的摄影机，即使当受到噪音例10外部摄影机干扰时几乎没有故障，其中能够运行反向偏置应用。
图34H显示包括主体3701、外壳3702、显示区3703、音频输入部分3704、音频输出部分3705、操作键3706、外接端口3707、天线3708等等的蜂窝电话。使用本发明的移位寄存器电路的显示器件可以用于显示区3703，从而获得非常可靠的蜂窝电话，即使当受到噪音例如外部移动电话干扰时几乎没有故障，其中能够运行反向偏置应用。
因而，本发明可以用于所有领域的电子器件。
本申请基于2005年12月28日在日本专利局提交的日本专利申请序列号No.2005-378262，其整个内容以引用的形式并入。

Claims (99)

1.一种半导体器件，包括：
输入端子，
输出端子，
第一端子，
第二端子，
第三端子，和
第四端子；
用于向输出端子传送第一端子的电位的第一晶体管；
根据输入端子的电位导通第一晶体管的整流元件；
通过根据第四端子的电位在输出端子和第二端子之间导电来固定输出端子的电位的第二晶体管；和
根据第四端子的电位在第三端子和第二端子之间导电来固定第三端子的电位的第三晶体管。
2.一种半导体器件，包括：
输入端子，
输出端子，
第一端子，
第二端子，
第三端子，
第四端子，和
第五端子；
用于向输出端子传送第一端子的电位的第一晶体管；
根据输入端子的电位导通第一晶体管的整流元件；
通过根据第五端子的电位在输出端子和第二端子之间导电来固定输出端子的电位的第二晶体管；
根据第四端子的电位在第三端子和第二端子之间导电来固定第三端子的电位的第三晶体管；和
用于倒置第三端子的电位并且向第五端子输出电位的电路。
3.一种半导体器件，包括：
输入端子，
输出端子，
第一端子，
第二端子，
第三端子，
第四端子，
第五端子，和
第六端子；
用于向输出端子传送第一端子的电位的第一晶体管；
根据输入端子的电位导通第一晶体管的整流元件；
通过根据第四端子的电位在输出端子和第二端子之间导电来周定输出端子的电位的第二晶体管；
通过根据第四端子的电位在第三端子和第二端子之间导电来固定第三端子的电位的第三晶体管；
用于根据输出端子的电位提高第五端子的电位的第二整流元件；和
通过在第二端子和第三端子之间导电来连接第六端子的低电位的第四晶体管。
4.一种半导体器件，包括：
输入端子，
输出端子，
第一端子，
第二端子，
第三端子，
第四端子，
第五端子，
第六端子，和
第七端子；
用于向输出端子传送第一端子的电位的第一晶体管；
根据输入端子的电位导通第一晶体管的第一整流元件；
通过根据第七端子的电位在输出端子和第二端子之间导电来固定输出端子的电位的第二晶体管；
通过根据第四端子的电位在第三端子和第二端子之间导电来固定第三端子的电位的第三晶体管；
用于根据输出端子的电位提高第五端子的电位的第二整流元件；
通过在第二端子和第三端子之间导电来连接第六端子的低电位的第四晶体管；和
用于倒置第三端子的电位并且向第七端子输出电位的电路。
5.一种半导体器件，包括：
输入端子，
输出端子，
第一端子，
第二端子，
第三端子，
第四端子，
整流元件，
第一晶体管，
第二晶体管，和
第三晶体管，
其中整流元件的一个端子电连接至输入端子，整流元件的另一个电极电连接至第三端子，
其中第一晶体管的栅电极电连接至第三端子，第一晶体管的源电极和漏电极中的一个电连接至第一端子，第一晶体管的源电极和漏电极中的另一个电连接至输出端子，
其中第二晶体管的栅电极电连接至第四端子，第二晶体管的源电极和漏电极中的一个电连接至第二端子，第二晶体管的源电极和漏电极中的另一个电连接至输出端子，和
其中第三晶体管的栅电极电连接至第四端子，第三晶体管的源电极和漏电极中的一个电连接至第二端子，第三晶体管的源电极和漏电极中的另一个电连接至第三端子。
6.一种半导体器件，包括：
输入端子，
输出端子，
第一端子，
第二端子，
第三端子，
第四端子，
第五端子，
整流元件，
第一晶体管，
第二晶体管，
第三晶体管，和
电位反向电路，
其中整流元件的一个电极电连接至输入端子，整流元件的另一个电极电连接至第三端子，
其中第一晶体管的栅电极电连接至第三端子，第一晶体管的源电极和漏电极中的一个电连接至第一个端子，并且第一晶体管的源电极和漏电极中的另一个电连接至输出端子，
其中第二晶体管的栅电极电连接至第五端子，第二晶体管的源电极和漏电极中的一个电连接至第二端子，第二晶体管的源电极和漏电极中的另一个电连接至输出端子，
其中第三晶体管的栅电极电连接至第四端子，第三晶体管的源电极和漏电极中的一个电连接至第二端子，第三晶体管的源电极和漏电极中的另一个电连接至第三端子，和
其中电位反向电路的一个电极电连接至第三端子，电位反向电路的另一个电极电连接至第五端子。
7.一种半导体器件，包括：
输入端子，
输出端子，
第一端子，
第二端子，
第三端子，
第四端子，
第五端子，
第六端子，
第一整流元件，
第二整流元件，
第一晶体管，
第二晶体管，
第三晶体管，和
第四晶体管，
其中第一整流元件的一个电极电连接至输入端子，第一整流元件的另一个电极电连接至第三端子，
其中第一晶体管的栅电极电连接至第三端子，第一晶体管的源电极和漏电极中的一个电连接至第一端子，第一晶体管的源电极和漏电极中的另一个电连接至输出端子，
其中第二晶体管的栅电极电连接至第四端子，第二晶体管的源电极和漏电极中的一个电连接至第二端子，第二晶体管的源电极和漏电极中的另一个电连接至输出端子，
其中第三晶体管的栅电极电连接至第四端子，第三晶体管的源电极和漏电极中的一个电连接至第二端子，第三晶体管的源电极和漏电极中的另一个电连接至第三端子，
其中第二整流元件的一个电极电连接至输出端子，第二整流元件的另一个电极电连接至第五端子，和
其中第四晶体管的栅电极电连接至第三端子，第四晶体管的源电极和漏电极中的一个电连接第二端子，第四晶体管的源电极和漏电极中的另一个电连接至第六端子。
8.一种半导体器件，包括：
输入端子，
输出端子，
第一端子，
第二端子，
第三端子，
第四端子，
第五端子，
第六端子，
第七端子，
第一整流元件，
第二整流元件，
第一晶体管，
第二晶体管，
第三晶体管，
第四晶体管，和
电位反向电路，
其中第一整流元件的一个电极电连接至输入端子，第一整流元件的另一个电极电连接至第三端子，
其中第一晶体管的栅电极电连接至第三端子，第一晶体管的源电极和漏电极中的一个电连接至第一端子，第一晶体管的源电极和漏电极中的另一个电连接至输出端子，
其中第二晶体管的栅电极电连接至第七端子，第二晶体管的源电极和漏电极中的一个电连接至第二端子，第二晶体管的源电极和漏电极中的另一个电连接至输出端子，
其中第三晶体管的栅电极电连接至第四端子，第三晶体管的源电极和漏电极中的一个电连接至第二端子，第三晶体管的源电极和漏电极中的另一个电连接至第三端子，
其中第二整流元件的一个电极电连接到输出端子，第二整流元件的另一个电极电连接至第五端子，
其中第四晶体管的栅电极电连接至第三端子，第四晶体管的源电极和漏电极中的一个电连接至第二端子，第四晶体管的源电极和漏电极中的另一个电连接至第六端子，和
其中电位反向电路的一个电极电连接至第三端子，电位反向电路的另一个电极电连接至第七端子。
9.根据权利要求1的半导体器件，其中整流元件是二极管接法晶体管。
10.根据权利要求2的半导体器件，其中整流元件是二极管接法晶体管。
11.根据权利要求3的半导体器件，其中第一整流元件和第二整流元件都是二极管接法晶体管。
12.根据权利要求4的半导体器件，其中第一整流元件和第二整流元件都是二极管接法晶体管。
13.根据权利要求5的半导体器件，其中整流元件是二极管接法晶体管。
14.根据权利要求6的半导体器件，其中整流元件是二极管接法晶体管。
15.根据权利要求7的半导体器件，其中第一整流元件和第二整流元件都是二极管接法晶体管。
16.根据权利要求8的半导体器件，其中第一整流元件和第二整流元件都是二极管接法晶体管。
17.根据权利要求1的半导体器件，还包括开启第二晶体管和第三晶体管进入导通的信号线。
18.根据权利要求2的半导体器件，还包括开启第二晶体管和第三晶体管进入导通的信号线。
19.根据权利要求3的半导体器件，还包括开启第二晶体管和第三晶体管进入导通的信号线。
20.根据权利要求4的半导体器件，还包括开启第二晶体管和第三晶体管进入导通的信号线。
21.根据权利要求5的半导体器件，还包括开启第二晶体管和第三晶体管进入导通的信号线。
22.根据权利要求6的半导体器件，还包括开启第二晶体管和第三晶体管进入导通的信号线。
23.根据权利要求7的半导体器件，还包括开启第二晶体管和第三晶体管进入导通的信号线。
24.根据权利要求8的半导体器件，还包括开启第二晶体管和第三晶体管进入导通的信号线。
25.根据权利要求1的半导体器件，还包括向第二晶体管和第三晶体管施加反向偏置的信号线。
26.根据权利要求2的半导体器件，还包括向第二晶体管和第三晶体管施加反向偏置的信号线。
27.根据权利要求3的半导体器件，还包括向第二晶体管和第三晶体管施加反向偏置的信号线。
28.根据权利要求4的半导体器件，还包括向第二晶体管和第三晶体管施加反向偏置的信号线。
29.根据权利要求5的半导体器件，还包括向第二晶体管和第三晶体管施加反向偏置的信号线。
30.根据权利要求6的半导体器件，还包括向第二晶体管和第三晶体管施加反向偏置的信号线。
31.根据权利要求7的半导体器件，还包括向第二晶体管和第三晶体管施加反向偏置的信号线。
32.根据权利要求8的半导体器件，还包括向第二晶体管和第三晶体管施加反向偏置的信号线。
33.根据权利要求1的半导体器件，其中输入第一端子的信号具有小于50％的占空比。
34.根据权利要求2的半导体器件，其中输入第一端子的信号具有小于50％的占空比。
35.根据权利要求3的半导体器件，其中输入第一端子的信号具有小于50％的占空比。
36.根据权利要求4的半导体器件，其中输入第一端子的信号具有小于50％的占空比。
37.根据权利要求5的半导体器件，其中输入第一端子的信号具有小于50％的占空比。
38.根据权利要求6的半导体器件，其中输入第一端子的信号具有小于50％的占空比。
39.根据权利求7的半导体器件，其中输入第一端子的信号具有小于50％的占空比。
40.根据权利要求8的半导体器件，其中输入第一端子的信号具有小于50％的占空比。
41.根据权利要求1的半导体器件，其中第二晶体管的栅电极的面积和第三晶体管的栅电极的面积的平均值大于第三晶体管的栅电极的面积。
42.根据权利要求2的半导体器件，其中第二晶体管的栅电极的面积和第三晶体管的栅电极的面积的平均值大于第三晶体管的栅电极的面积。
43.根据权利要求3的半导体器件，其中第二晶体管的栅电极的面积和第三晶体管的栅电极的面积的平均值大于第三晶体管的栅电极的面积。
44.根据权利要求4的半导体器件，其中第二晶体管的栅电极的面积和第三晶体管的栅电极的面积的平均值大于第三晶体管的栅电极的面积。
45.根据权利要求5的半导体器件，其中第二晶体管的栅电极的面积和第三晶体管的栅电极的面积的平均值大于第三晶体管的栅电极的面积。
46.根据权利要求6的半导体器件，其中第二晶体管的栅电极的面积和第三晶体管的栅电极的面积的平均值大于第三晶体管的栅电极的面积。
47.根据权利要求7的半导体器件，其中第二晶体管的栅电极的面积和第三晶体管的栅电极的面积的平均值大于第三晶体管的栅电极的面积。
48.根据权利要求8的半导体器件，其中第二晶体管的栅电极的面积和第三晶体管的栅电极的面积的平均值大于第三晶体管的栅电极的面积。
49.根据权利要求1的半导体器件，其中在关于第一晶体管、第二晶体管、和第三晶体管与输出端子相反的一侧上提供电连接到第二端子的布线和电连接至第一端子的布线。
50.根据权利要求2的半导体器件，其中在关于第一晶体管、第二晶体管、和第三晶体管与输出端子相反的一侧上提供电连接到第二端子的布线和电连接至第一端子的布线。
51.根据权利要求3的半导体器件，其中在关于第一晶体管、第二晶体管、和第三晶体管与输出端子相反的一侧上提供电连接到第二端子的布线和电连接至第一端子的布线。
52.根据权利要求4的半导体器件，其中在关于第一晶体管、第二晶体管、和第三晶体管与输出端子相反的一侧上提供电连接到第二端子的布线和电连接至第一端子的布线。
53.根据权利要求5的半导体器件，其中在关于第一晶体管、第二晶体管、和第三晶体管与输出端子相反的一侧上提供电连接到第二端子的布线和电连接至第一端子的布线。
54.根据权利要求6的半导体器件，其中在关于第一晶体管、第二晶体管、和第三晶体管与输出端子相反的一侧上提供电连接到第二端子的布线和电连接至第一端子的布线。
55.根据权利要求7的半导体器件，其中在关于第一晶体管、第二晶体管、和第三晶体管与输出端子相反的一侧上提供电连接到第二端子的布线和电连接至第一端子的布线。
56.根据权利要求8的半导体器件，其中在关于第一晶体管、第二晶体管、和第三晶体管与输出端子相反的一侧上提供电连接到第二端子的布线和电连接至第一端子的布线。
57.根据要求1的半导体器件，还包括第一布线层，第二布线层，第三布线层，绝缘膜，层间绝缘层，其中绝缘膜形成在第一布线层和第二布线层之间，其中层间绝缘膜形成在第二布线层和第三布线层之间，其中层间绝缘膜比绝缘膜厚，其中电连接至第一端子的第一电极至少由第二布线层形成，其中电连接至输出端子的第二电极至少由第一布线层和第三布线层形成，其中在电连接至输出端子的第二电极和电连接至第一端子的第一电极交叉的区域中，电连接至输出端子的第二电极由第三布线层形成。
58.根据权利要求1的半导体器件，其中在形成像素区的衬底上形成半导体器件。
59.根据权利要求2的半导体器件，其中在形成像素区的衬底上形成半导体器件。
60.根据权利要求3的半导体器件，其中在形成像素区的衬底上形成半导体器件。
61.根据权利要求4的半导体器件，其中在形成像素区的衬底上形成半导体器件。
62.根据权利要求5的半导体器件，其中在形成像素区的衬底上形成半导体器件。
63.根据权利要求6的半导体器件，其中在形成像素区的衬底上形成半导体器件。
64.根据权利要求7的半导体器件，其中在形成像素区的衬底上形成半导体器件。
65.根据权利要求8的半导体器件，其中在形成像素区的衬底上形成半导体器件。
66.根据权利要求1的半导体器件，其中半导体器件作为IC提供在形成像素区的衬底上，并且通过COG连接到该衬底上的布线。
67.根据权利要求2的半导体器件，其中半导体器件作为IC提供在形成像素区的衬底上，并且通过COG连接到该衬底上的布线。
68.根据权利要求3的半导体器件，其中半导体器件作为IC提供在形成像素区的衬底上，并且通过COG连接到该衬底上的布线。
69.根据权利要求4的半导体器件，其中半导体器件作为IC提供在形成像素区的衬底上，并且通过COG连接到该衬底上的布线。
70.根据权利要求5的半导体器件，其中半导体器件作为IC提供在形成像素区的衬底上，并且通过COG连接到该衬底上的布线。
71.根据权利要求6的半导体器件，其中半导体器件作为IC提供在形成像素区的衬底上，并且通过COG连接到该衬底上的布线。
72.根据权利要求7的半导体器件，其中半导体器件作为IC提供在形成像素区的衬底上，并且通过COG连接到该衬底上的布线。
73.根据权利要求8的半导体器件，其中半导体器件作为IC提供在形成像素区的衬底上，并且通过COG连接到该衬底上的布线。
74.根据权利要求1的半导体器件，其中半导体器件作为IC被提供在连接至形成有像素区的衬底的连接布线衬底上，并且通过TAB连接到该连接布线衬底上的布线。
75.根据权利要求2的半导体器件，其中半导体器件作为IC被提供在连接至形成有像素区的衬底的连接布线衬底上，并且通过TAB连接到该连接布线衬底上的布线。
76.根据权利要求3的半导体器件，其中半导体器件作为IC被提供在连接至形成有像素区的衬底的连接布线衬底上，并且通过TAB连接到该连接布线衬底上的布线。
77.根据权利要求4的半导体器件，其中半导体器件作为IC被提供在连接至形成有像素区的衬底的连接布线衬底上，并且通过TAB连接到该连接布线衬底上的布线。
78.根据权利要求5的半导体器件，其中半导体器件作为IC被提供在连接至形成有像素区的衬底的连接布线衬底上，并且通过TAB连接到该连接布线衬底上的布线。
79.根据权利要求6的半导体器件，其中半导体器件作为IC被提供在连接至形成有像素区的衬底的连接布线衬底上，并且通过TAB连接到该连接布线衬底上的布线。
80.根据权利要求7的半导体器件，其中半导体器件作为IC被提供在连接至形成有像素区的衬底的连接布线衬底上，并且通过TAB连接到该连接布线衬底上的布线。
81.根据权利要求8的半导体器件，其中半导体器件作为IC被提供在连接至形成有像素区的衬底的连接布线衬底上，并且通过TAB连接到该连接布线衬底上的布线。
82.一种半导体器件，包括：
第一端子，
第二端子，
第三端子，
晶体管，和
整流元件，
其中晶体管的栅电极电连接至第二端子，晶体管的源电极和漏电极中的一个电连接到第一端子，晶体管的源电极和漏电极中的另一个电连接至第三端子，和
其中整流元件的一个电极电连接至第三端子，整流元件的另一个电极电连接至第二端子。
83.一种半导体器件，包括：
第一端子，
第二端子，
第三端子，
第四端子，
第一晶体管，和
第二晶体管，
其中第一晶体管的栅电极电连接至第二端子，第一晶体管的源电极和漏电极中的一个电连接至第一端子，第一晶体管的源电极和漏电极中的另一个连接到第三端子，和
其中第二晶体管的栅电极电连接至第四端子，第二晶体管的源电极和漏电极中的一个电连接至第二端子，第二晶体管的源电极和漏电极中的另一个电连接至第三端子。
84.一种包含根据权利要求1的半导体器件的显示器件，还包括外部驱动电路，和连接布线衬底，其中半导体器件和外部驱动电路用一个连接布线衬底彼此连接。
85.一种包含根据权利要求2的半导体器件的显示器件，还包括外部驱动电路，和连接布线衬底，其中半导体器件和外部驱动电路用一个连接布线衬底彼此连接。
86.一种包含根据权利要求3的半导体器件的显示器件，还包括外部驱动电路，和连接布线衬底，其中半导体器件和外部驱动电路用一个连接布线衬底彼此连接。
87.一种包含根据权利要求4的半导体器件的显示器件，还包括外部驱动电路，和连接布线衬底，其中半导体器件和外部驱动电路用一个连接布线衬底彼此连接。
88.一种包含根据权利要求5的半导体器件的显示器件，还包括外部驱动电路，和连接布线衬底，其中半导体器件和外部驱动电路用一个连接布线衬底彼此连接。
89.一种包含根据权利要求6的半导体器件的显示器件，还包括外部驱动电路，和连接布线衬底，其中半导体器件和外部驱动电路用一个连接布线衬底彼此连接。
90.一种包含根据权利要求7的半导体器件的显示器件，还包括外部驱动电路，和连接布线衬底，其中半导体器件和外部驱动电路用一个连接布线衬底彼此连接。
91.一种包含根据权利要求8的半导体器件的显示器件，还包括外部驱动电路，和连接布线衬底，其中半导体器件和外部驱动电路用一个连接布线衬底彼此连接。
92.一种使用根据权利要求1的显示器件的电子器件。
93.一种使用根据权利要求2的显示器件的电子器件。
94.一种使用根据权利要求3的显示器件的电子器件。
95.一种使用根据权利要求4的显示器件的电子器件。
96.一种使用根据权利要求5的显示器件的电子器件。
97.一种使用根据权利要求6的显示器件的电子器件。
98.一种使用根据权利要求7的显示器件的电子器件。
99.一种使用根据权利要求8的显示器件的电子器件。
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