KR101171722B1 - 질화물계 반도체 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명의 질화물계 반도체 소자는, 표면(12)이 m면으로부터 1° 이상 5° 이하의 각도로 경사한 p형 반도체 영역을 가지는 질화물계 반도체 적층 구조(20)와 p형 반도체 영역 상에 설치된 전극(30)을 갖춘다. p형 반도체 영역은, AlxInyGazN(x＋y＋z=1, x≥0, y≥0, z≥0) 반도체층(26)으로 형성되어 있다. 전극(30)은, p형 반도체 영역의 표면(12)에 접촉한 Mg층(32)과 Mg층(32) 위에 형성된 금속층(34)을 포함한다. 금속층(34)은, Pt, Mo 및 Pd로 이루어지는 군으로부터 선택되는 적어도 1종의 금속으로 형성되어 있다.

Description

질화물계 반도체 소자 및 그의 제조방법{NITRIDE SEMICONDUCTOR ELEMENT AND METHOD FOR MANUFACTURING SAME}
본 발명은, 질화물계 반도체 소자 및 그의 제조방법에 관한 것이다. 특히, 본 발명은, 자외로부터 청색, 녹색, 오렌지색 및 백색 등의 가시역 전반의 파장역에 있어서의 발광 다이오드, 레이저 다이오드 등의 GaN계 반도체 발광 소자에 관한 것이다. 이러한 발광 소자는, 표시, 조명 및 광정보 처리 분야 등에의 응용이 기대되고 있다. 또, 본 발명은, 질화물계 반도체 소자에 이용하는 전극의 제조방법에도 관한 것이다.
V족 원소로서 질소(N)를 가지는 질화물 반도체는, 그의 밴드 갭이 크기 때문에 단파장 발광 소자의 재료로서 유망시되고 있다. 그 중에서도, 질화갈륨계 화합물 반도체(GaN계 반도체： AlxGayInzN(0≤x, y, z≤1, x＋y＋z=1)의 연구는 활발히 행해져 청색 발광 다이오드(LED), 녹색 LED, 및, GaN계 반도체를 재료로 하는 반도체 레이저도 실용화되고 있다(예를 들면, 특허문헌 1, 2 참조).
GaN계 반도체는, 우르트광(wurtzite)형 결정 구조를 가지고 있다. 도 1은, GaN의 단위 격자를 모식적으로 나타내고 있다. AlxGayInzN(0≤x, y, z≤1, x＋y＋z=1) 반도체의 결정에서는, 도 1에 나타내는 Ga의 일부가 Al 및/또는 In으로 치환될 수 있다.
도 2는, 우르트광형 결정 구조의 면을 4지수 표기(육방정 지수)로 나타내기 위해서 일반적으로 이용되고 있는 4개의 기본 벡터 a1, a2, a3, c를 나타내고 있다. 기본 벡터 c는,［0001］방향으로 연장되고 있고 이 방향은 「c축」이라고 불린다. c축에 수직인 면(plane)은 「c면」 또는 「(0001)면」이라고 불리고 있다. 덧붙여 「c축」 및 「c면」은 각각 「C축」 및 「C면」이라고 표기되는 경우도 있다. 첨부 도면에서는, 보기 쉽게 하기 위해 대문자의 표기를 사용하고 있다.
GaN계 반도체를 이용해 반도체 소자를 제작하는 경우, GaN계 반도체 결정을 성장시키는 기판으로서 c면 기판 즉 (0001)면을 표면에 가지는 기판이 사용된다. 그렇지만, c면에 있어 Ga의 원자층과 질소의 원자층의 위치가 c축 방향으로 근소하게 어긋나 있기 때문에, 분극(Electrical Polarization)이 형성된다. 이 때문에, 「c면」은 「극성면」이라고도 불리고 있다. 분극의 결과, 활성층에 있어서의 InGaN의 양자 우물에는 c축 방향을 따라 피에조 전계(piezoelectric field)가 발생한다. 이러한 피에조 전계가 활성층에 발생하면, 캐리어의 양자 가둠 슈타르크 효과(quantum confinement Stark effect)에 의해 활성층 내에 있어서의 전자 및 홀의 분포에 위치 차이가 생기기 때문에, 내부 양자 효율이 저하된다. 이 때문에, 반도체 레이저이면, 역치 전류의 증대가 야기된다. LED이면, 소비 전력의 증대나 발광 효율의 저하가 야기된다. 또, 주입 캐리어 밀도의 상승과 함께 피에조 전계의 스크리닝이 일어나, 발광 파장의 변화도 생긴다.
그래서, 이러한 과제를 해결하기 위해, 비극성면, 예를 들면［10－10］방향에 수직인, m면이라 불리는 (10－10)면을 표면에 가지는 기판을 사용하는 것이 검토되고 있다. 여기서, 밀러 지수(Miller-Bravais index)를 나타내는 괄호안의 숫자의 왼쪽에 첨부된 「－」은, 「바」를 의미한다. m면은, 도 2에 나타나듯이, c축(기본 벡터 c)에 평행한 면이며, c면과 직교하고 있다. m면에 있어 Ga 원자와 질소 원자는 동일 원자면 상에 존재하기 때문에, m면에 수직인 방향으로 분극은 발생하지 않는다. 그 결과, m면에 수직인 방향으로 반도체 적층 구조를 형성하면, 활성층에 피에조 전계도 발생하지 않기 때문에, 상기 과제를 해결할 수가 있다.
m면은, (10－10)면, (－1010)면, (1－100)면, (－1100)면, (01－10)면, (0－110)면의 총칭이다. 한편, 본 명세서에 있어서, 「X면 성장」이란, 육방정 우르트광 구조의 X면(X=c, m)에 수직인 방향으로 에피택셜 성장이 생기는 것을 의미하는 것으로 한다. X면 성장에 있어서, X면을 「성장면」이라고 칭하는 경우가 있다. 또, X면 성장에 의해 형성된 반도체의 층을 「X면 반도체층」이라고 칭하는 경우가 있다.
일본 특허공개 2001－308462호 공보 일본 특허공개 2003－332697호 공보 일본 특허공개 1996－64871호 공보 일본 특허공개 1999－40846호 공보
위에서 설명한 바와 같이, m면 기판 상에서 성장시킨 GaN계 반도체 소자는, c면 기판 상에서 성장시킨 것에 비해 현저한 효과를 발휘할 수 있지만, 다음과 같은 문제가 있다. 즉, m면 기판 상에서 성장시킨 GaN계 반도체 소자는, c면 기판 상에서 성장시킨 것보다 컨택트 저항이 높고, 그것이, m면 기판 상에서 성장시킨 GaN계 반도체 소자를 사용하는데 있어서 큰 기술적인 장해가 되고 있다.
그러한 상황 속에서, 본원 발명자는, 비극성면인 m면에 성장시킨 GaN계 반도체 소자가 가지는 컨택트 저항이 높다고 하는 과제를 해결하기 위하여 검토한 결과, 컨택트 저항을 낮게 할 수 있는 수단을 찾아냈다.
본 발명은 이러한 점에 비추어 이루어진 것으로, 그 주된 목적은, m면 기판 상에서 결정 성장시킨 GaN계 반도체 소자에 있어서의 컨택트 저항을 저감 할 수 있는 구조 및 제조방법을 제공하는 것에 있다.
본 발명의 질화물계 반도체 소자는, p형 반도체 영역을 가지는 질화물계 반도체 적층 구조와, 상기 p형 반도체 영역 상에 설치된 전극을 갖추고, 상기 p형 반도체 영역은, AlxInyGazN(x＋y＋z=1, x≥0, y≥0, z≥0) 반도체로 형성되고, 상기 p형 반도체 영역은, m면으로부터 1° 이상의 각도로 경사하고 있는 반도체층이고, 상기 p형 반도체 영역에 있어서의 주면의 법선과 m면의 법선이 형성하는 각도가 1° 이상 5° 이하이며, 상기 전극은, 상기 p형 반도체 영역의 상기 주면에 접촉한 Mg층과, 상기 Mg층 위에 형성된 금속층을 포함하고, 상기 금속층은, Pt, Mo 및 Pd로 이루어지는 군으로부터 선택되는 적어도 1종의 금속으로 형성되어 있다.
어떤 실시 형태에 있어서, 상기 Mg층과 상기 금속층 사이에는, Pt, Mo 및 Pd로 이루어지는 군으로부터 선택되는 적어도 1 종류의 금속과 Mg를 포함한 합금층이 존재한다.
어떤 실시 형태에 있어서, 상기 Mg층은, 상기 p형 반도체 영역의 상기 주면상에 존재하는 막으로 구성되어 있다.
어떤 실시 형태에 있어서, 상기 Mg층은, 상기 p형 반도체 영역의 상기 주면 상에 아일랜드(island) 형상으로 존재하는 복수의 Mg로 구성되어 있다.
어떤 실시 형태에 있어서, 상기 질화물계 반도체 적층 구조는, AlaInbGacN층(a＋b＋c=1, a≥0, b≥0, c≥0)을 포함한 활성층을 가지고, 상기 활성층은 광을 발한다.
어떤 실시 형태에 있어서, 상기 Mg층의 두께는 2nm 이상 45nm 이하이다.
어떤 실시 형태에 있어서, 상기 Mg층의 두께는 2nm 이상 15nm 이하이다.
어떤 실시 형태에 있어서, 상기 Mg층의 두께는 상기 금속층의 두께 이하이다.
어떤 실시 형태에 있어서, 상기 Mg층 중의 Ga 농도는 상기 Mg층 중의 질소 농도보다 높다.
어떤 실시 형태에 있어서, 상기 Ga 농도는 상기 질소 농도의 10배 이상이다.
어떤 실시 형태에 있어서, 상기 질화물계 반도체 적층 구조를 지지하는 반도체 기판을 가지고 있다.
본 발명의 광원은, 질화물계 반도체 발광 소자와, 상기 질화물계 반도체 발광 소자로부터 방사된 광의 파장을 변환하는 형광 물질을 포함하는 파장 변환부를 갖추는 광원으로서, 상기 질화물계 반도체 발광 소자는, p형 반도체 영역을 가지는 질화물계 반도체 적층 구조와, 상기 p형 반도체 영역 상에 설치된 전극을 갖추고, 상기 p형 반도체 영역은, AlxInyGazN(x＋y＋z=1, x≥0, y≥0, z≥0) 반도체로 이루어지고, 상기 p형 반도체 영역은, m면으로부터 1° 이상의 각도로 경사하고 있는 반도체층이며, 상기 p형 반도체 영역에 있어서의 주면의 법선과 m면의 법선이 형성하는 각도가 1° 이상 5° 이하이고, 상기 전극은, 상기 p형 반도체 영역의 상기 주면에 접촉한 Mg층과, 상기 Mg층 위에 형성된 금속층을 포함하며, 상기 금속층은, Pt, Mo 및 Pd로 이루어지는 군으로부터 선택되는 적어도 1종의 금속으로 형성되어 있다.
본 발명의 질화물계 반도체 소자의 제조방법은, 기판을 준비하는 공정(a)과, AlxInyGazN(x＋y＋z=1, x≥0, y≥0, z≥0) 반도체로 이루어지고, 상기 반도체의 주면의 법선과 m면의 법선이 형성하는 각도가 1° 이상 5° 이하인 p형 반도체 영역을 가지는 질화물계 반도체 적층 구조를 상기 기판 상에 형성하는 공정(b)과, 상기 질화물계 반도체 적층 구조의 상기 p형 반도체 영역의 상기 주면 상에 전극을 형성하는 공정(c)을 포함하고, 상기 공정(c)는, 상기 p형 반도체 영역의 상기 주면 상에 Mg층을 형성하는 공정과, 상기 Mg층을 형성한 후에, Pt, Mo 및 Pd로 이루어지는 군으로부터 선택되는 적어도 1종의 금속으로 형성되는 금속층을 형성하는 공정을 포함한다.
어떤 실시 형태에서는, 상기 공정(c)에 있어서, 상기 금속층을 형성한 후에, 상기 Mg층을 가열 처리하는 공정을 실행한다.
어떤 실시 형태에서는, 상기 가열 처리는 500℃ 이상 700℃ 이하의 온도로 실행된다.
어떤 실시 형태에서는, 상기 가열 처리는 550℃ 이상 650℃ 이하의 온도로 실행된다.
어떤 실시 형태에서는, 상기 Mg층을 형성하는 공정은, 펄스적으로 전자 빔을 조사하는 것에 의해 Mg를 상기 p형 반도체 영역의 상기 주면 위에 증착시키는 것을 실행한다.
어떤 실시 형태에서는, 상기 가열 처리 후에 있어서의 상기 Mg층의 두께를 2nm 이상 45nm 이하로 한다.
어떤 실시 형태에서는, 상기 공정(b)에 있어서, AlxInyGazN(x＋y＋z=1, x≥0, y≥0, z≥0) 반도체의 층을 형성하는 공정을 실행한다.
어떤 실시 형태에서는, 상기 공정(b)을 실행한 후에 있어, 상기 기판을 제거하는 공정을 포함한다.
어떤 실시 형태에서는, 상기 Mg층 중의 Ga 농도는 상기 Mg층 중의 질소 농도보다 높다.
어떤 실시 형태에서는, 상기 Ga 농도는 상기 질소 농도의 10배 이상이다.
본 발명의 반도체 디바이스용 전극의 형성 방법에서는, Mg에 펄스상의 전자 빔을 조사하는 것에 의해 상기 Mg를 증발시켜, p형 반도체 영역 위에 Mg 박막을 형성한 후에, Pt, Mo, 및 Pd로 이루어지는 군으로부터 선택되는 적어도 1종의 금속으로 이루어지는 금속층을 상기 Mg 박막 위에 형성하고, 상기 p형 반도체 영역은, m면으로부터 1° 이상의 각도로 경사하고 있는 반도체층이며, 상기 p형 반도체 영역에 있어서의 주면의 법선과 m면의 법선이 형성하는 각도가 1° 이상 5° 이하이다.
어떤 실시 형태에서는, 상기 Mg 박막이 형성되는 지지체를 가열하지 않고 상기 Mg 박막을 형성한다.
본 발명의 다른 질화물계 반도체 소자는, p형 반도체 영역을 가지는 질화물계 반도체 적층 구조와, 상기 p형 반도체 영역 상에 설치된 전극을 갖추고, 상기 p형 반도체 영역은 AlxInyGazN(x＋y＋z=1, x≥0, y≥0, z≥0) 반도체로 형성되며, 상기 p형 반도체 영역은, m면으로부터 1° 이상의 각도로 경사하고 있는 반도체층이고, 상기 p형 반도체 영역에 있어서의 주면의 법선과 m면의 법선이 형성하는 각도가 1° 이상 5° 이하이며, 상기 전극은, 상기 Mg층과, 상기 Mg층 위에 형성된 합금층을 포함하고, 상기 합금층은, Pt, Mo 및 Pd로 이루어지는 군으로부터 선택되는 적어도 1종의 금속과 Mg를 포함한 합금으로 이루어진다.
본 발명의 다른 질화물계 반도체 소자는, p형 반도체 영역을 가지는 질화물계 반도체 적층 구조와, 상기 p형 반도체 영역 상에 설치된 전극을 갖추고, 상기 p형 반도체 영역은, AlxInyGazN(x＋y＋z=1, x≥0, y≥0, z≥0) 반도체로 형성되며, 상기 p형 반도체 영역은, m면으로부터 1° 이상의 각도로 경사하고 있는 반도체층이고, 상기 p형 반도체 영역에 있어서의 주면의 법선과 m면의 법선이 형성하는 각도가 1° 이상 5° 이하이며, 상기 전극은, 상기 p형 반도체 영역의 상기 주면에 접촉한 Mg층과, 상기 Mg층 위에 형성된 금속층을 포함하고, 상기 금속층은, Au와 비교하여 Mg와 합금을 형성하기 어려운 금속으로 형성되어 있다.
어떤 실시 형태에 있어서, 상기 p형 반도체 영역은 GaN계 반도체로 형성된다.
어떤 실시 형태에 있어서, 상기 p형 반도체 영역은 GaN이다.
본 발명의 다른 광원은, 질화물계 반도체 발광 소자와, 상기 질화물계 반도체 발광 소자로부터 방사된 광의 파장을 변환하는 형광 물질을 포함하는 파장 변환부를 갖추는 광원으로서, 상기 질화물계 반도체 발광 소자는, p형 반도체 영역을 가지는 질화물계 반도체 적층 구조와, 상기 p형 반도체 영역 상에 설치된 전극을 갖추고, 상기 p형 반도체 영역은, AlxInyGazN(x＋y＋z=1, x≥0, y≥0, z≥0) 반도체로 이루어지며, 상기 p형 반도체 영역은, m면으로부터 1° 이상의 각도로 경사하고 있는 반도체층이고, 상기 p형 반도체 영역에 있어서의 주면의 법선과 m면의 법선이 형성하는 각도가 1° 이상 5° 이하이며, 상기 전극은, 상기 p형 반도체 영역의 상기 주면에 접촉한 Mg층과, 상기 Mg층 위에 형성된 금속층을 포함하고, 상기 금속층은, Au와 비교하여 Mg와 합금을 형성하기 어려운 금속으로 형성되어 있다.
어떤 실시 형태에 있어서, 상기 p형 반도체 영역은 GaN계 반도체로 형성된다.
어떤 실시 형태에 있어서, 상기 p형 반도체 영역은 GaN이다.
본 발명의 다른 질화물계 반도체 소자의 제조방법은, 기판을 준비하는 공정(a)과, AlxInyGazN(x＋y＋z=1, x≥0, y≥0, z≥0) 반도체로 이루어지고, 상기 반도체의 주면의 법선과 m면의 법선이 형성하는 각도가 1° 이상 5° 이하인 p형 반도체 영역을 가지는 질화물계 반도체 적층 구조를 상기 기판 상에 형성하는 공정(b)과, 상기 질화물계 반도체 적층 구조의 상기 p형 반도체 영역의 상기 주면 상에 전극을 형성하는 공정(c)을 포함하고, 상기 공정(c)는, 상기 p형 반도체 영역의 상기 주면 상에 Mg층을 형성하는 공정과, 상기 Mg층을 형성한 후에, Au와 비교해 Mg와 합금을 형성하기 어려운 금속으로 이루어지는 금속층을 형성하는 공정을 포함한다.
어떤 실시 형태에 있어서, 상기 p형 반도체 영역은 GaN계 반도체로 형성된다.
어떤 실시 형태에 있어서, 상기 p형 반도체 영역은 GaN이다.
본 발명의 질화물계 반도체 소자에 의하면, 반도체 적층 구조 상의 전극이 Mg층을 포함하고, 그 Mg층이 p형 반도체 영역의 주면(m면)에 접촉하고 있는 것에 의해, 컨택트 저항을 저감할 수 있다. 본 발명에서는, m면으로부터 1° 이상 5° 이하의 각도로 경사한 면을 주면으로 하는 p형 반도체 영역을 이용했을 경우에도, m면으로부터의 경사가 1° 미만인 면을 주면으로 하는 p형 반도체 영역을 이용했을 경우와 같은 효과를 발휘한다.
도 1은 GaN의 단위 격자를 모식적으로 나타내는 사시도이다.
도 2는 우르트광형 결정 구조의 기본 벡터 a1, a2, a3, c를 나타내는 사시도이다.
도 3의 (a)는 본 발명의 실시 형태에 따른 질화물계 반도체 발광 소자(100)의 단면 모식도이고, (b)는 m면의 결정 구조를 나타내는 도면이고, (c)는 c면의 결정 구조를 나타내는 도면이다.
도 4의 (a) 내지 (c)는, GaN에 접하는 금속의 일 함수(eV)와 고유 컨택트 저항(Ω?cm2)의 관계를 나타내는 그래프이다.
도 5의 (a)는 Mg/Pt 전극에 있어서의 Mg층 두께(열처리 후의 값)와 고유 컨택트 저항의 관계를 나타내는 그래프이고, (b)는 Pd/Pt 전극의 고유 컨택트 저항을 나타내는 그래프이다.
도 6의 (a) 내지 (c)는, 각각 Mg층 두께가 2nm, 15nm, 45nm에 있어서의 열처리 후의 전극의 표면 상태를 나타내는 사진이다.
도 7은 Mg/Pt 전극 및 Pd/Pt 전극의 각각 컨택트 저항에 대해, 접촉면이 m면인 경우와 c면인 경우의 컨택트 저항을 나타내는 그래프이다.
도 8은 컨택트 저항에 대해 열처리 온도의 의존성을 나타내는 그래프이다.
도 9는 각 온도로 열처리를 실시한 후의 전극의 표면 상태를 나타내는 광학 현미경의 도면 대용 사진이다.
도 10의 (a) 및 (b)는, 각각 800℃ 및 900℃로 열처리했을 경우의 GaN층의 광발광(photoluminescence) 측정 결과를 나타내는 그래프이다.
도 11의 (a) 및 (b)는, SIMS 분석에 의한 전극 구조(Mg/Pt)에 있어서의 Mg의 깊이 방향의 프로파일 도면이다.
도 12의 (a) 및 (b)는, SIMS 분석에 의한 전극 구조(Mg/Pt)에 있어서의 Ga의 깊이 방향의 프로파일 도면이다.
도 13의 (a) 및 (b)는, SIMS 분석에 의한 전극 구조(Mg/Pt)에 있어서의 N의 깊이 방향의 프로파일 도면이다.
도 14의 (a) 및 (b)는, m면 GaN층 상에 Mg층을 형성한 전극 구조(Mg/Pt)의 단면 투과 전자 현미경(TEM)의 도면 대용 사진이다.
도 15의 (a) 및 (b)는, SIMS 분석에 의한 전극 구조(Mg/Pt)에 있어서의 Pt의 깊이 방향의 프로파일 도면이다.
도 16의 (a)는, m면 GaN층 상에 Mg층을 형성한 열처리 전의 전극 구조(Mg/Pt)의 단면을 나타내는 도면이고, (b)는, 열처리 후에 있어서의 전극 구조(Mg/Pt)의 단면을 나타내는 도면이다.
도 17의 (a)는 Mg/Pt층으로 이루어지 전극을 이용한 발광 다이오드의 전류-전압 특성을 나타내는 그래프이고, (b)는 발광 다이오드의 컨택트 저항의 값을 나타내는 그래프이다.
도 18의 (a)는, Au층 및 Mg/Au층으로 이루어지는 전극을 이용했을 경우의 컨택트 저항을 나타내는 그래프이고, (b) 및 (c)는 각각 Mg/Au층 및 Au층의 전극의 표면을 나타내는 광학 현미경의 도면 대용 사진이다.
도 19의 (a) 및 (b)는, 각각 c면 및 m면의 GaN 기판의 경도(硬度) 매핑을 나타내는 그래프이다.
도 20은 백색광원의 실시 형태를 나타내는 단면도이다.
도 21은 본 발명의 다른 실시 형태에 따른 질화 갈륨계 화합물 반도체 발광 소자(100a)를 나타내는 단면도이다.
도 22의 (a)는, GaN계 화합물 반도체의 결정 구조(우르트광형 결정 구조)를 모식적으로 나타내는 도면이며, (b)는, m면의 법선과, ＋c축 방향 및 a축 방향의 관계를 나타내는 사시도이다.
도 23의 (a) 및 (b)는, 각각 GaN계 화합물 반도체층의 주면과 m면의 배치 관계를 나타내는 단면도이다.
도 24의 (a) 및 (b)는, 각각 p형 GaN계 화합물 반도체층의 주면과 그 근방 영역을 모의 시험적으로 가리키는 단면도이다.
도 25는 m면으로부터 -c축 방향으로 1° 경사한 p형 반도체 영역의 단면 TEM 사진이다.
도 26은 m면으로부터 -c축 방향으로 0°, 2°, 또는 5° 경사한 p형 반도체 영역 위에 Mg/Pt층의 전극을 형성하여, 그의 컨택트 저항(Ω?cm2)을 측정한 결과를 나타내는 그래프이다.
이하, 도면을 참조하면서 본 발명의 실시 형태를 설명한다. 이하의 도면에 있어서는, 설명의 간결화를 위해, 실질적으로 동일한 기능을 가지는 구성 요소를 동일한 참조 부호로 나타낸다. 한편, 본 발명은 이하의 실시 형태로 한정되지 않는다.
도 3(a)는, 본 발명의 실시 형태에 따르는 질화물계 반도체 발광 소자(100)의 단면 구성을 모식적으로 나타내고 있다. 도 3(a)에 나타낸 질화물계 반도체 발광 소자(100)는, GaN계 반도체로 이루어지는 반도체 디바이스이며, 질화물계 반도체 적층 구조를 가지고 있다.
본 실시 형태의 질화물계 반도체 발광 소자(100)는, m면을 표면(12)으로 하는 GaN계 기판(10)과, GaN계 기판(10) 위에 형성된 반도체 적층 구조(20)와, 반도체 적층 구조(20) 위에 형성된 전극(30)을 갖추고 있다. 본 실시 형태에서는, 반도체 적층 구조(20)는, m면 성장에 의해 형성된 m면 반도체 적층 구조이며, 그 표면은 m면이다. 한편, r면 사파이어 기판 상에는 a면 GaN가 성장한다고 하는 사례도 있기 때문에, 성장 조건에 따라서는 반드시 GaN계 기판(10)의 표면이 m면인 것이 필수가 되지 않는다. 본 발명의 구성에 있어서는, 적어도 반도체 적층 구조(20) 중, 전극과 접촉하는 p형 반도체 영역의 표면이 m면이면 좋다.
본 실시 형태의 질화물계 반도체 발광 소자(100)는, 반도체 적층 구조(20)를 지지하는 GaN 기판(10)을 갖추고 있지만, GaN 기판(10) 대신에 다른 기판을 갖추고 있어도 좋고, 기판이 제거된 상태로 사용되는 것도 가능하다.
도 3(b)는, 표면이 m면인 질화물계 반도체의 단면(기판 표면에 수직인 단면)에 있어서의 결정 구조를 모식적으로 나타내고 있다. Ga 원자와 질소 원자는, m면에 평행한 동일 원자면에 존재하기 때문에, m면에 수직인 방향으로 분극은 발생하지 않는다. 즉, m면은 비극성면이며, m면에 수직인 방향으로 성장한 활성층 내에서는 피에조 전계가 발생하지 않는다. 한편, 첨가된 In 및 Al은 Ga의 사이트에 위치해, Ga를 치환한다. Ga의 적어도 일부가 In나 Al로 치환되어 있어도, m면에 수직인 방향으로 분극은 발생하지 않는다.
m면을 표면에 가지는 GaN계 기판은, 본 명세서에서는 「m면 GaN계 기판」이라고 지칭된다. m면에 수직인 방향으로 성장한 m면 질화물계 반도체 적층 구조를 얻으려면, 전형적으로는, m면 GaN 기판을 이용해 그 기판의 m면에 반도체를 성장시키면 좋다. GaN계 기판의 표면의 면방위가, 반도체적 구조의 면방위에 반영되기 때문이다. 그러나, 전술한 바와 같이, 기판의 표면이 m면일 필요는 반드시 없고, 또, 최종적인 디바이스에 기판이 남아 있을 필요도 없다.
참고를 위해서, 도 3(c)에, 표면이 c면인 질화물계 반도체의 단면(기판 표면에 수직인 단면)에 있어서의 결정 구조를 모식적으로 나타낸다. Ga 원자와 질소 원자는, c면에 평행한 동일 원자면 상에 존재하지 않는다. 그 결과, c면에 수직인 방향으로 분극이 발생한다. c면을 표면에 가지는 GaN계 기판을, 본 명세서에서는 「c면 GaN계 기판」이라고 칭한다.
c면 GaN계 기판은, GaN계 반도체 결정을 성장시키기 위한 일반적인 기판이다. c면에 평행한 Ga의 원자층과 질소의 원자층의 위치가 c축 방향으로 근소하게 어긋나 있기 때문에, c축 방향에 따라 분극이 형성된다.
다시, 도 3(a)을 참조한다. m면 GaN계 기판(10)의 표면(m면)(12) 상에는, 반도체 적층 구조(20)가 형성되어 있다. 반도체 적층 구조(20)는, AlaInbGacN층(a＋b＋c=1, a≥0, b≥0, c≥0)을 포함한 활성층(24)와 AldGaeN층(d＋e=1, d≥0, e≥0)(26)을 포함하고 있다. AldGaeN층(26)은, 활성층(24)을 기준으로 하여 m면(12)측과는 반대측에 위치하고 있다. 여기서, 활성층(24)은, 질화물계 반도체 발광 소자(100)에 있어서의 전자 주입 영역이다.
본 실시 형태의 반도체 적층 구조(20)에는, 다른 층도 포함되어 있고, 활성층(24)과 기판(10) 사이에는, AluGavInwN층(u＋v＋w=1, u≥0, v≥0, w≥0)(22)이 형성되어 있다. 본 실시 형태의 AluGavInwN층(22)은, 제 1 도전형(n형)의 AluGavInwN층(22)이다. 또, 활성층(24)과 AldGaeN층(26) 사이에, 미도핑된(undoped) GaN층을 설치해도 좋다.
AldGaeN층(26)에 있어서, Al의 조성 비율(d)은 두께 방향으로 한결 같을 필요는 없다. AldGaeN층(26)에 있어서, Al의 조성 비율(d)이 두께 방향으로 연속적 또는 계단적으로 변화하고 있어도 좋다. 즉, AldGaeN층(26)은, Al의 조성 비율(d)이 다른 복수의 층이 적층된 다층 구조를 가지고 있어도 좋고, 도펀트의 농도도 두께 방향으로 변화하고 있어도 괜찮다. 한편, 컨택트 저항 저감의 관점에서, AldGaeN층(26)의 최상부(반도체 적층 구조(20)의 표면 부분)는, Al의 조성 비율(d)이 제로(0)인 층(GaN층)으로 구성되어 있는 것이 바람직하다. 이 때, 후술하는 Mg층(32)은 GaN층과 접하게 된다. 또, Al 조성(d)은 제로가 아니어도 좋다. Al 조성(d)를 0.05 정도로 한, Al0.05Ga0.95N을 이용할 수도 있다. 이 때, 후술하는 Mg층(32)은, 이 Al0.05Ga0.95N층과 접하게 된다.
반도체 적층 구조(20) 위에는 전극(30)이 형성되어 있다. 본 실시 형태의 전극(30)은, Mg로 이루어지는 Mg층(32)을 포함하는 전극이며, Mg층(32) 위에는 Pt로 이루어지는 Pt층이 형성되어 있다. 전극(30)에 있어서의 Mg층(32)은, 반도체 적층 구조(20)의 p형 반도체 영역에 접촉하고 있고, p형 전극(p측 전극)의 일부로서 기능한다. 본 실시 형태에서는, Mg층(32)은, 제 2 도전형(p형)의 도펀트가 도핑된 AldGaeN층(26)에 접촉하고 있다. AldGaeN층(26)에는, 예를 들면, 도펀트로서 Mg가 도핑되어 있다. Mg 이외의 p형 도펀트로서 예를 들면 Zn, Be 등이 도핑되어 있어도 좋다.
Mg층(32)의 표면에 접촉하는 금속층(34)으로서는, 예를 들면, Pt층 외에, Au에 비하여 Mg와 합금을 형성하기 어려운 금속의 층을 이용할 수 있다. 역으로, Mg층(32)과 접촉하는 금속층(34)으로서 Mg와 합금을 형성하기 쉬운 Au(금)은 바람직하지 않다. Mg층(32)은, 금속층(34)을 구성하는 Pt 등의 금속과의 사이에서 합금화하고 있지 않다. 한편,「Pt 등의 금속과의 사이에서 합금화하고 있지 않다」란, % 오더(예를 들면 1%) 미만의 농도로 Mg 중에 Pt 등의 금속이 혼화하고 있는 상태도 포함된다. 환언하면, 「Pt 등의 금속과의 사이에 합금화」란, % 오더(예를 들면 1%) 이상의 농도로 Pt 등의 금속이 Mg 중에 혼화하고 있는 상태를 의미한다. 한편, Mg층(32) 및 금속층(34)은, 그들 층의 제조 공정에서 혼입하는 불순물 등을 포함해도 좋다.
한편, Mg층(32)과 금속층(34) 사이에 Mg를 포함하는 합금층이 형성되어 있어도 좋다. Pt, Mo, Pd는, Au에 비하면 Mg와의 사이에 합금화하기 어려운 금속이지만, 후술하는 열처리에 의해, Mg층(32)의 일부와 반응하여 합금층이 형성될 수 있다.
한편, Mg층(32) 위에 비교적 얇은 금속층을 퇴적했을 경우, 열처리 후에는, 얇은 금속층 모두가 Mg층에 있어서의 Mg의 일부와 합금화하는 경우가 있다. 이 경우에는, Mg층 위에는 합금층만이 존재하게 된다.
상기의 각 전극 위에는, 상술한 금속층(34) 또는 합금층과는 별도로, 이들 금속 이외의 금속 또는 합금으로 이루어지는 전극층이나 배선층이 형성되어 있어도 좋다.
본 실시 형태의 전극(30)의 두께는, 예를 들면 10～200nm이다. 전극(30)에 있어서의 Mg층(32)의 두께는, 예를 들면 2nm～45nm이다. 한편, 여기서의 Mg층(32)의 두께는, 열처리 후의 Mg층의 두께이다.
또, Mg층(32) 위에 위치하는 금속층(34)(Pt, Mo 및 Pd로 이루어지는 군으로부터 선택되는 적어도 1종류의 금속으로 이루어지는 층)의 두께는, 예를 들면, 200nm 이하(또는, 10nm～200nm)이다. 한편, Mg층(32)의 두께는, 금속층(34)의 두께보다 얇은 것이 바람직하다. Mg층(32)과 금속층(34)의 변형의 균형이 무너지는 것에 의한 Mg층(32)과 AldGaeN층(26) 사이에서의 박리가 생기지 않도록 하기 위해서이다.
또, m면의 표면(12)을 가지는 GaN계 기판(10)의 두께는, 예를 들면 100～400μm이다. 이것은 대체로 100μm 이상의 기판 두께이면 웨이퍼의 취급에 지장이 생기지 않기 때문이다. 한편, 본 실시 형태의 기판(10)은, GaN계 재료로 이루어지는 m면의 표면(12)을 가지고 있으면, 적층 구조를 가지고 있어도 상관없다. 즉, 본 실시 형태의 GaN계 기판(10)은, 적어도 표면(12)에 m면이 존재하고 있는 기판도 포함하고, 따라서, 기판 전체가 GaN계여도 괜찮고, 다른 재료와의 조합이어도 상관없다.
본 실시 형태의 구성에서는, 기판(10) 위에, n형의 AluGavInwN층(예를 들면, 두께 0.2～2μm)(22)의 일부에, 전극(40)(n형 전극)이 형성되어 있다. 도시한 예에서는, 반도체 적층 구조(20) 중 전극(40)이 형성되는 영역은, n형의 AluGavInwN층(22)의 일부가 노출되도록 오목부(42)가 형성되어 있다. 그 오목부(42)에서 노출된 n형의 AluGavInwN층(22)의 표면에 전극(40)이 설치되어 있다. 전극(40)은, 예를 들면 Ti층과 Al층과 Pt층의 적층 구조로 구성되어 있고, 전극(40)의 두께는, 예를 들면 100～200nm이다.
본 실시 형태의 활성층(24)은, Ga0.9In0.1N 우물층(예를 들면, 두께 9nm)과 GaN 배리어층(예를 들면, 두께 9nm)이 교대로 적층된 GaInN/GaN 다중 양자 우물(MQW) 구조(예를 들면, 두께 81nm)를 가지고 있다.
활성층(24) 위에는, p형의 AldGaeN층(26)이 설치되어 있다. p형의 AldGaeN층(26)의 두께는, 예를 들면 0.2～2μm이다. 한편, 상술한 바와 같이, 활성층(24)과 AldGaeN층(26) 사이에는 미도핑된 GaN층을 설치해도 좋다.
더하여, AldGaeN층(26) 위에, 제 2 도전형(예를 들면, p형)의 GaN층을 형성하는 것도 가능하다. 그리고, 그 GaN층 위에, p+－GaN으로 이루어지는 컨택트층을 형성하고, 추가로 p+－GaN으로 이루어지는 컨택트층 상에 Mg층(32)을 형성하는 것도 가능하다. 한편, GaN으로 이루어지는 컨택트층을, AldGaeN층(26)과는 별개의 층이라고 생각하는 대신에, AldGaeN층(26)의 일부라고 생각할 수도 있다.
다음에, 도 4 내지 도 15를 참조하면서, 본 실시 형태의 특징을 더욱 상세하게 설명한다.
우선, 도 4(a) 및 (b)는, m면 GaN에 접하는 금속의 일 함수(eV)와 고유 컨택트 저항(Ω?cm2)의 관계를 나타내는 그래프이다. 더욱 설명하면, 도 4(a) 및 (b)은, Mg를 도핑한 p형 GaN층(Mg 농도： 약 1×1019cm-3) 위에 각종 금속층(Mg층의 두께： 2nm, 그 이외의 금속층의 두께： 200nm)을 형성하고, 그의 컨택트 저항을 TLM(Transmission Line Method)법을 이용해 평가한 결과를 나타내고 있다. 한편, 세로축에 나타낸 「1.0E－01」은 「1.0×10-1」을 의미하고, 「1.0E－02」는 「1.0×10-2」를 의미하며, 즉, 「1.0E＋X」는, 「1.0×10X」의 의미이다.
컨택트 저항은, 일반적으로 컨택트의 면적(S)(cm2)에 반비례한다. 여기서, 컨택트 저항을 R(Ω)로 하면, R=Rc/S의 관계가 성립한다. 비례 상수인 Rc는 고유 컨택트 저항이라 지칭되며, 컨택트 면적(S)이 1cm2인 경우의 컨택트 저항(R)에 상당한다. 즉, 고유 컨택트 저항의 크기는, 컨택트 면적(S)에 의존하지 않고 컨택트 특성을 평가하기 위한 지표가 된다. 이하, 「고유 컨택트 저항」을 「컨택트 저항」이라고 약기하는 경우가 있다.
도 4(a)는, 금속 형성 후, 열처리를 행하지 않는 경우(as－depo)를 나타내고 있다. 한편, 도 4(b)는, Mg에서는 600℃로 10분간, 질소 분위기 중에서 열처리를 실시했을 경우를 나타내고, 그리고, Al, Au, Pd, Ni, Pt에서는 500℃로 10분간, 질소 분위기 중에서 열처리를 실시했을 경우의 결과를 나타내고 있다. 한편, 이 온도의 차이는, 최적 열처리 온도가 다른 것으로, Mg 이외의 금속에 대해 500℃에서 가장 컨택트 저항이 저하하는 것에 근거하고 있다.
도 4(a)로부터 이해할 수 있는 대로, 각종 금속의 일 함수가 증가함과 더불어 컨택트 저항이 저감하는 것을 볼 수 있다. 이것은, c면 기판 상에 GaN계 반도체 소자를 제작하는 경우에, 일반적으로 일 함수가 큰 금속(예를 들면, Au)이 p형 전극으로서 이용되는 점과 일치한다.
가열 처리 후의 결과에 있어서는, 도 4(b)로부터 알 수 있듯이, Al, Au, Pd, Ni, Pt에서는, 각종 금속의 일 함수가 증가함과 더불어 컨택트 저항이 저감하는 것을 볼 수 있다. 그렇지만, Mg는 일 함수가 작은 금속임에도 불구하고, 급격한 컨택트 저항의 저하를 볼 수 있음을 알았다. 한편, 도 4(b)의 그래프에, Mg 이외의 각종 금속의 경향을 나타내는 점선을 추가한 것을 도 4(c)에 나타낸다. 종래의 기술적 상식에 의하면, 열처리를 행하지 않는 경우에 있어서 Mg는 평가를 실시한 금속 중에서는 가장 일 함수가 작은 금속이기 때문에, 컨택트 저항은 커질 것으로 추측되지만, 역으로 Mg는 열처리에 의해 급격한 컨택트 저항의 감소를 나타내는 것을 알았다.
도 5(a)는, Mg/Pt 전극(Mg 상에 Pt를 형성)에 있어서의 Mg층 두께와 고유 컨택트 저항의 관계를 나타내는 그래프이다. 여기서, Pt층의 두께(열처리 전)는 75nm로 고정되어 있다. 도 5(b)는, 비교를 위해, Pd/Pt 전극(Pd 두께 40nm, Pt 두께： 35nm)의 고유 컨택트 저항을 나타내는 그래프이다. 그래프의 가로축은 열처리 온도이다. Mg층 이외의 금속층의 두께는, 모두 열처리 전의 두께이다.
도 5(a)에 나타내는 데이터는, 펄스 증착법을 이용해 Mg층을 퇴적한 샘플로부터 얻은 것이다. 펄스 증착법에 대해서는 후술한다. 도 5(b)에 나타내는 데이터는, 통상의 전자 빔 증착법을 이용해 Pd, Pt층을 퇴적한 샘플로부터 얻은 것이다. 본원 명세서에 있어서의 본 발명의 실시예에서는, 모두 Mg층을 펄스 증착법에 의해 퇴적하고 있다. 한편, 본원 명세서에서는, c면 GaN층 상의 Mg층도 펄스 증착법에 의해 퇴적하고 있지만, Mg 이외의 금속(Pd, Pt, Au)은, 모두 통상의 전자 빔 증착법에 의해 퇴적한 것이다.
Mg/Pt 전극, 및 Pd/Pt 전극은, Mg가 도핑된 m면 GaN층에 접촉하고 있다. 이들 전극이 접촉하는 m면 GaN층에서는, 표면으로부터 깊이 20nm의 영역(두께 20nm의 최표면 영역)에 7×1019cm-3의 Mg가 도핑되어 있다. 또, m면 GaN층의 표면으로부터의 깊이가 20nm를 넘는 영역에는, 1×1019cm-3의 Mg가 도핑되어 있다. 이와 같이, p형 전극이 접촉하는 GaN층의 최표면 영역에 있어 p형 도펀트의 농도를 국소적으로 높이면, 컨택트 저항을 가장 낮게 할 수가 있다. 또, 이러한 불순물 도핑을 행함으로써, 전류-전압 특성의 면내 편차도 저감되기 때문에, 구동 전압의 칩간 편차를 저감할 수 있다고 하는 이점도 얻을 수 있다. 이 때문에, 본원에 개시하고 있는 실험예에서는, 모두, 전극이 접촉하는 p형 GaN층의 표면으로부터 깊이 20nm의 영역에 7×1019cm-3의 Mg를 도핑하고, 그것보다 깊은 영역에는 1×1019cm-3의 Mg를 도핑하고 있다. 한편, 도 4(b)에 나타내는 Mg의 컨택트 저항이, 도 5(a)에 나타내는 Mg의 컨택트 저항보다 높아지고 있는 이유는, 도 4(b)의 예에서는, Mg 도핑량을 표면에서 국소적으로 높인다고 하는 처리를 실시하지 않기 때문이다.
도 5(a)의 그래프에 있어서의 가로축은, 열처리 후의 Mg층의 두께를 나타낸다. 후술하듯이, 투과 전자 현미경의 평가에 의하면, 열처리 후에 있어서의 Mg층의 두께는 열처리 전에 비해 감소한다. 열처리(600℃, 10분) 전의 Mg층의 두께가 7nm인 경우, 열처리 후에 있어서의 Mg층의 두께는 2nm가 되고 있었다. 마찬가지로, 열처리(600℃, 10분) 전의 Mg층의 두께가 50nm, 20nm인 경우, 열처리 후에 있어서의 Mg층의 두께는 각각 45nm, 15nm가 되고 있었다.
도 5(a)의 그래프에는, 600℃, 10분의 열처리를 실시한 샘플에 대해, 컨택트 저항의 측정치와 Mg 두께의 관계를 나타내는 실험 결과가 기재되어 있다. 다른 열처리 조건 하에서도, 컨택트 저항의 Mg층 두께 의존성은 같은 경향에 있는 것을 실험으로 확인했다.
본 발명자의 실험에 의하면, Mg층 두께가 45nm를 넘어 두꺼워지면, m면 GaN층에 대한 Mg/Pt 전극의 컨택트 저항은, m면 GaN층에 대한 Pd/Pt 전극의 컨택트 저항(도 5(b)에 나타나고 있다)과 거의 같은 정도의 크기가 되기 때문에, 종래예에 대한 우위성을 볼 수 없었다. 한편, 도 5(a)에 나타내듯이, Mg층 두께가 45nm 이하가 되면, m면 GaN 상의 Pd/Pt 전극보다 컨택트 저항이 낮아져, 본 발명의 우위성이 확인되었다.
Mg층 두께가 45nm 이하인 범위에 대해서는, Mg층 두께가 감소하는 만큼, 컨택트 저항도 감소하는 것이 관측되었다. Mg층 두께가 15nm 부근에서 층 두께의 감소와 함께 급격한 컨택트 저항의 감소가 관측되었다. Mg층 두께가 2nm 부근에서 가장 낮은 컨택트 저항을 얻을 수 있었다.
이상으로부터, 열처리를 포함한 모든 제조 공정을 거쳐 최종적으로 얻을 수 있는 반도체 소자에 있어서의 Mg층(32)의 두께는 45nm 이하인 것이 바람직하고, 2nm～15nm의 범위 내에 있는 것이 더욱 바람직하다.
도 6(a)～(c)는, 각각 Mg층 두께가 2nm, 15nm, 및 45nm에 있어서의 열처리 후의 전극의 표면 상태를 나타내는 사진이다. 여기서, Mg층 두께는, 600℃ 10분의 열처리 후에 있어서의 값이다.
도 6(c)에 나타내는 바와 같이, Mg층 두께가 45nm인 샘플에서는, 전극 표면 거칠어짐(요철)이 관측되었다. 전극 표면 거칠어짐은, Mg층 두께가 45nm를 넘어 커지면 컨택트 저항이 증가하는 것의 요인이 되고 있다고 생각된다. 또, Mg층 두께가 45nm를 넘으면, 부분적으로 Mg층이 떠오르는 현상도 볼 수 있었다. 투과 전자 현미경의 관찰로부터, Mg층과 GaN층의 계면에서 공극이 생기고 있는 것도 확인되었다. 이것은, Mg층 두께가 45nm를 넘어 커지면, Mg층의 변형이 증대해, Mg와 GaN의 계면에서 Mg층의 박리가 생긴 것이라고 생각된다. 이상으로부터, Mg층의 두께는 45nm 이하로 설정하는 것이 바람직하다.
한편, Mg층 두께가 약 15nm 이하가 되면, 전극 표면의 평탄성은 지극히 좋아진다. 이 때문에, Mg층 두께는 15nm 이하인 것이 보다 바람직하다.
도 7은 Mg/Pt 전극 및 Pd/Pt 전극의 각각 컨택트 저항에 대해, 접촉면이 m면인 경우와 c면인 경우의 컨택트 저항(측정치)을 비교해 나타내는 그래프이다. 어느 샘플에서도, 전극은 p형 GaN층에 접촉하고 있다. 이 p형 GaN층에는, 전술한 농도 분포를 가지는 Mg가 도핑되어 있다.
열처리 전에 있어서의 각 층의 두께는, 이하의 표 1에 나타내는 바와 같다.
면방위 p형 전극 두께(열처리전)
m면 Mg/Pt 7nm/75nm
m면 Pd/Pt 40nm/35nm
c면 Mg/Pt 7nm/75nm
c면 Pd/Pt 40nm/35nm
또, 열처리 온도 및 열처리 시간은 이하의 표 2에 나타내는 바와 같다.
면방위 p형 전극 열처리 온도와 시간
m면 Mg/Pt 600℃ 10분
m면 Pd/Pt 500℃ 10분
c면 Mg/Pt 600℃ 10분
c면 Pd/Pt 500℃ 10분
도 7로부터 분명하듯이, Mg/Pt 전극에 의하면, 접촉면이 c면인 경우에도, Pd/Pt 전극에 비해 컨택트 저항의 약간의 저감이 관측되었다. 그러나, m면인 경우, Mg/Pt 전극의 컨택트 저항은 현저하게 저하하고 있는 것이 판명되었다.
다음에, 도 8을 참조하면서, 컨택트 저항에 대해 열처리 온도의 의존성을 설명한다. 도 8은, p형의 GaN층의 m면(이하, 「m면 GaN」이라고 표기한다) 상에, Mg층, 그 위에 Pt층을 형성했을 경우(즉, m면 GaN(Mg/Pt))의 결과를 나타내고 있다. 또, 대비로서 p형의 m면 GaN층 상에 Pd층, 그 위에 Pt층을 형성했을 경우(m면 GaN(Pd/Pt), 그리고, p형의 GaN층의 c면(이하, 「c면 GaN」이라고 표기한다) 상에 Pd층, 그 위에 Pt층을 형성했을 경우(c면 GaN(Pd/Pt))의 결과도 나타내고 있다. p형 GaN층에는, 모두 전술한 농도 분포를 가지도록 Mg가 도핑되어 있다.
열처리 전에 있어서의 각 층의 두께는, 이하의 표 3에 나타내는 바와 같다.
면방위 p형 전극 두께
m면 Mg/Pt 7nm/75nm
m면 Pd/Pt 40nm/35nm
c면 Pd/Pt 40nm/35nm
우선, Pd/Pt층의 전극의 경우, m면 GaN의 컨택트 저항은, c면 GaN의 컨택트 저항과 비교하여 높은 값이 된다. 그리고, m면 및 c면 GaN 중 어느 것도 500℃를 넘는 열처리 온도에 대해서는 컨택트 저항의 상승을 볼 수 있다.
한편, m면 GaN(Mg/Pt)의 전극은, 열처리를 행하지 않을 때는, Pd/Pt의 전극과 비교하여 컨택트 저항은 높다. 이것은, 일 함수가 작은 금속이 컨택트 저항이 높다고 하는 기술 상식과 합치한다. 그렇지만, m면 GaN(Mg/Pt)의 전극의 경우, 열처리 온도를 높임과 더불어 컨택트 저항이 작아져, 500℃의 열처리 온도의 경우에는, m면 GaN(Mg/Pt)의 컨택트 저항은 m면 GaN(Pd/Pt)의 컨택트 저항과 동등 또는 그 이하가 된다.
더하여, 500℃를 넘는 온도(예를 들면, 600℃)가 되면, m면 GaN(Mg/Pt)의 컨택트 저항은 더욱 저하하여, c면 GaN(Mg/Pt)의 컨택트 저항과 동등이 되고, 더 나아가 그 이하가 된다. 도 8에 나타낸 그래프에서는, 대체로 550℃ 이상이 되면, m면 GaN(Mg/Pt)의 컨택트 저항은, c면 GaN(Mg/Pt)의 컨택트 저항의 값 이하(또는 그 미만)가 된다.
600℃의 온도에서는, m면 GaN(Mg/Pt)의 컨택트 저항은, 600℃의 온도에서의 m면 및 c면 GaN(Mg/Pt) 중 어느 것의 컨택트 저항보다 낮아지고, 구체적으로는, 약 1.0E－02Ωcm-2 또는 그 주변까지 저하한다. 또, 700℃의 온도에서는, m면 GaN(Mg/Pt)의 컨택트 저항은, 600℃의 온도의 경우보다 상승하지만, 700℃의 온도에서의 m면 및 c면 GaN(Mg/Pt) 중 어느 것의 컨택트 저항보다 낮아진다.
따라서, m면 GaN(Mg/Pt)의 열처리 온도로서는, 예를 들면 500℃ 이상이 바람직하다. 700℃를 넘어 소정 온도(예를 들면 800℃) 이상이 되면, 전극이나 GaN층의 막질의 열화가 진행되기 때문에, 상한은 700℃ 이하가 바람직하다. 그리고, 600℃ 근방(예를 들면, 600℃±50℃)이 보다 매우 적합한 열처리 온도이다.
다음에, 각 온도로 열처리를 실시한 후의 전극의 표면 상태를 나타내는 사진을 도 9에 나타낸다. 도 9에서는, As－depo(열처리를 행하지 않는 경우), 열처리 온도 500℃, 600℃, 700℃의 결과를 나타내고 있다.
도 9로부터 알 수 있듯이, p형의 c면 GaN층 위에 Pd층, 그 위에 Pt층을 형성했을 경우(C－GaN(Pd/Pt)의 경우)는, 500℃, 600℃, 700℃의 어느 열처리에 있어서도 금속 표면의 열화는 볼 수 없다. AFM 측정에 의한 표면의 산술 평균 조도(Ra)는 500℃에서 약 2nm, 600℃에서 약 2nm, 700℃에서 약 4nm가 되었다.
한편, p형의 m면 GaN층 위에 Pd층, 그 위에 Pt층을 형성했을 경우(M－GaN(Pd/Pt)의 경우)는, 600℃, 700℃의 열처리에 있어서 금속 표면의 거칠어짐을 볼 수 있어 열화가 인정된다. AFM 측정에 의한 Ra는 600℃에서 약 30nm, 700℃에서 약 77nm가 되었다. 즉, 열처리에 의한 전극의 열화가, m면 GaN의 전극에 특유한 과제인 것을 알 수 있다.
그리고, p형의 m면 GaN층 위에 Mg층, 그 위에 Pt층을 형성했을 경우(M－GaN(Mg/Pt)의 경우)는, 700℃의 열처리 온도에서는 근소한 요철은 볼 수 있지만, 500℃, 600℃, 700℃의 모든 열처리 온도에 있어서 전극이 열화하지 않는 것이 확인되었다. AFM 측정에 의한 표면의 Ra는 500℃에서 약 1.5nm, 600℃에서 약 1.5nm, 700℃에서 약 4.5nm가 되어, 양호한 표면 상태를 얻을 수 있었다. 그리고, 본 실시 형태의 구성에 있어서, 전극의 표면의 Ra는, 약 4.5nm 이하인 것이 바람직하고, 약 1.5nm 이하인 것이 더욱 바람직하다.
추가로, GaN층 상에 Mg층(30nm)을 형성하고, 800℃ 및 900℃로 10분간 열처리했을 경우의 GaN층의 광발광 측정 결과를 도 10에 나타낸다. 도 10(a)는 800℃로 열처리한 결과를 나타내고, 그리고 도 10(b)는 900℃로 열처리한 결과를 나타내고 있다. 도 10(a) 및 (b) 중의 세로축의 PL 강도는, 광발광 강도의 의미이다. 도 10(a) 및 (b)의 그래프에는, 각각 열처리 전에 얻어진 PL 강도(「Ref」라고 표기하는 곡선)가 나타내어져 있다.
우선, 본원 발명자의 실험에 의하면, 700℃ 이하의 열처리에서는, 열처리 전과 후에서 광발광의 스펙트럼의 변화는 볼 수 없었다. 한편, 도 10(a)에 나타내는 바와 같이, 800℃의 경우에서는, 530nm 부근에 옐로우 밴드로 불리는, 공공(空孔) 결함에 기인한다고 생각되는 발광을 볼 수 있게 된다. 한층 더 열처리 온도를 높이면, 도 10(b)에 나타내는 바와 같이, 530nm 부근의 발광은 강도를 더해, 공공 결함의 밀도의 증가를 나타낸다. 이로부터 Mg층을 이용한 전극에 있어서의 열처리 온도는, GaN의 품질의 보관 유지라고 하는 관점으로부터, 700℃ 이하로 하는 것이 바람직하다.
다음에, 도 11에, 전극 구조(Mg/Pt)에 있어서 Mg 원자의 깊이 방향의 프로파일을, SIMS(Secondary Ion－microprobe Mass Spectrometer)를 이용해 얻은 결과를 나타낸다. 도 11(a)는 Mg층을 GaN층 상에 형성한 구성(Mg/Pt 전극)에 있어서, 열처리를 행하지 않는 경우(as－depo)의 결과를 나타내고, 한편, 도 11(b)는 열처리 후의 결과를 나타내고 있다. 한편, 열처리의 온도 및 시간은, c면 GaN의 경우에 600℃로 10분, m면 GaN의 경우에 600℃로 10분 및 630℃로 10분이다.
어느 전극에 있어서도, 열처리 전에 있어서의 Mg층 두께는 7nm이며, Pt층 두께는 75nm이다.
도 11(a), 도 11(b)의 그래프의 세로축은 Mg 농도이며, 가로축은 깊이 방향의 거리이다. 가로축의 수치가 「－」인 영역은 전극측이며, 「＋」인 영역은 p형 GaN측이다. 가로축의 원점(0μm)은 Mg의 피크 위치이며, p형 GaN층과 Mg층의 계면의 위치에 거의 상당한다. 이러한 사항은, 후에 설명하는 도 12, 도 13, 도 15의 그래프에서도 마찬가지이다.
도 11(a), (b)의 그래프에 있어서, 「◆」는 c면 GaN 상에 형성한 열처리 온도가 600℃인 샘플에 관한 데이터를 나타내고 있다. 또, 그래프 중의 「△」는 m면 GaN 상에 형성한 열처리 온도가 600℃인 샘플에 관한 데이터를 나타내고, 「○」는 m면 GaN 상에 형성한 열처리 온도가 630℃인 샘플에 관한 데이터를 나타내고 있다. 후술하는 도 12, 도 13, 도 15의 그래프에 대해서도 마찬가지이다. 한편, 열처리 전의 p형 GaN층에는, 모두, 전술한 바와 같이, 전극이 접촉하는 p형 GaN층의 표면으로부터 깊이 20nm의 영역에 7×1019cm-3의 Mg가 도핑되고 그것보다 깊은 영역에는 1×1019cm-3의 Mg가 도핑되어 있다.
도 11(a)에 나타내는 바와 같이, as－depo의 경우는, m면 GaN에 있어서도, c면 GaN에 있어서도 Mg의 프로파일에 변화는 없다. 한편, 도 11(b)에 나타내는 바와 같이, GaN층 위에 Mg층을 형성 후에 열처리를 실시했을 경우에는, 각각 Mg의 프로파일은 크게 다른 것이 되었다.
열처리를 실시했을 경우에는, 도 11(b)에 나타내는 바와 같이, c면 GaN 상의 Mg는, p형 GaN층에 상당한 농도로 확산하고 있는 것을 볼 수 있다. 또, Pt층에도 Mg가 확산하고 있는 것을 볼 수 있다. 한편, m면 GaN 상의 Mg는, p형 GaN층에도, Pt층에도 확산은 거의 하고 있지 않는 것이 확인된다. 한층 더 상세히 기술하면, c면 GaN의 경우, 열처리 후에는 Mg가 Pt층에 깊게 확산하고, 그리고, GaN 측에도 깊게 확산하고 있다. 한편, m면 GaN의 경우, 열처리 후에는 Mg가 Pt층 측에 근소하게 확산하지만, GaN 측에는 거의 확산하지 않는 것이었다. 이것은, 600℃이어도 630℃이어도 거의 차이가 없었다. 이와 같이, 열처리의 전과 후에, c면 GaN 상의 Mg의 확산과 m면 GaN 상의 Mg의 확산 사이에 현저한 차이가 생긴다. 그 이유는 아직도 불명하지만, c면과 m면의 최표면 원자의 배열, 극성의 차이나 원자의 치밀함에 기인하는 것이라고 추측된다.
도 12는, 전극 구조(Mg/Pt)에 있어서 Ga 원자의 깊이 방향의 프로파일을, SIMS를 이용해 얻은 결과를 나타낸다. 열처리 전에 있어서의 Mg층 두께는 7nm이며, Pt층 두께는 75nm이다. 그래프의 세로축은 원자 농도와 비례 관계에 있는, SIMS의 검출기의 신호 강도를 나타낸다. 도 12에 있어서의 가로축의 거리 0μm는 p형 GaN층과 Mg층의 계면의 위치에 거의 상당한다. 한편, 가로축의 원점(0μm)은, Mg 피크의 위치에 맞추었다. 가로축의 수치가 「－」인 영역은 전극측이며, 「＋」인 영역은 p형 GaN측이다. 세로축은, as－depo의 GaN 결정 중의 Ga 농도를 1로서 규격화하고 있다. 또 모체의 원자 밀도로부터 산정하면, 세로축의 강도의 1×10-3은 농도로서 1×1019cm-3에 거의 상당한다.
도 12(a)는, Mg층을 GaN층 상에 형성한 구성(Mg/Pt 전극)에 있어서, 열처리를 행하지 않는 경우(as－depo)의 결과를 나타내고, 한편, 도 12(b)는, 열처리 후의 결과를 나타내고 있다. 한편, 도 12(b)에서는, 열처리 온도가 600℃와 630℃의 2종류의 결과를 나타내고 있다. 열처리의 온도 및 시간은, c면 GaN의 경우에 600℃로 10분 , m면 GaN의 경우에 600℃로 10분 및 630℃로 10분이다.
도 12(a)에 나타내는 바와 같이, as－depo의 경우는, m면 GaN에 있어서도, c면 GaN에 있어서도 Ga의 프로파일에 변화는 없다. 한편, 도 12(b)에 나타내는 바와 같이, GaN층 위에 Mg층을 형성 후에 열처리를 실시했을 경우에는, Ga의 프로파일은 다른 것이 되었다.
구체적으로는, 도 12(b)에 나타내는 바와 같이, 열처리를 실시했을 경우는 Mg층 중에 Ga가 확산하고 있는 것이 확인되었다. m면 GaN 상에 Mg층을 형성해 600℃로 열처리를 실시한 시료에서는, Mg층 중에 Ga의 확산이 인정되고 컨택트 저항도 낮아진다. 그 원인의 자세한 것은 미상이지만, Mg층 중의 Ga 확산량과 컨택트 저항 사이의 상관이 있는 것이 확인되었다.
한층 더 상세히 기술하면, c면 GaN의 경우는, Ga가 Mg층 및 Pt층 중에 확산하여, GaN 결정 중의 깊숙한 곳으로부터도 Ga가 전극 중으로 이동하고 있다. 환언하면, c면 GaN의 경우, Ga는 전체적으로 GaN층으로부터 전극 중으로 현저하게 확산하고 있다. 한편, m면 GaN에서는, 열처리 온도가 600℃인 경우, c면 GaN과는 달라, 계면 근방에서만 Ga 원자가 이동하고 있는 것 같다. c면과 비교하여 m면에서는 원자가 움직이기 어려운 상황에 있다고 추측된다. 다만, m면 GaN의 경우에서도, 열처리 온도가 630℃인 경우는, Ga가 Mg층 및 Pt층의 전체에 확산하고 있다. 한편, m면 컨택트 저항은 열처리 온도가 600℃인 경우가 630℃인 경우보다도 낮다. 이것은, 열처리 온도가 600℃인 경우, 후술하는 바와 같이 m면에서는 질소가 확산하기 어렵고, 그 결과, Ga의 공공이 억셉터로서 기능하는데 반해, 열처리 온도가 630℃인 경우는, 600℃의 경우에 비해, 보다 많은 질소 원자가 전극측으로 확산하기 때문은 아닌가 생각된다.
도 13(a)는, 열처리 전의 Mg/Pt 전극에 있어서의 질소 원자의 깊이 방향 프로파일을 나타내는 그래프이며, 도 13(b)는, 열처리 후에 있어서의 Mg/Pt 전극에 있어서의 질소 원자의 깊이 방향 프로파일을 나타내는 그래프이다. 열처리 전에 있어서의 Mg층 두께는 7nm이며, Pt층 두께는 75nm이다. 도 13(a), 도 13(b)의 그래프의 세로축은 N 강도이며, 가로축은 깊이 방향의 거리이다. 1×10-3의 N 강도는 1×1019cm-3의 N 농도에 거의 상당한다. 가로축의 수치가 「－」인 영역은 전극측이며, 「＋」인 영역은 p형 GaN측이다. 가로축의 원점(0μm)은, p형 GaN층과 Mg층의 계면의 위치에 거의 상당한다. 전극의 구조 및 p형 GaN의 도핑 조건은, 도 11을 참조해 설명한 샘플에 있어서의 것과 마찬가지이다.
증착 후, 열처리를 행하지 않는 샘플에서는, 도 13(a)에 나타내는 바와 같이, c면 GaN에 대한 전극 및 m면 GaN에 대한 전극의 양쪽 모두에 대해, 모두 질소 원자가 전극 측에 확산하고 있지 않는 것을 알 수 있다.
한편, 열처리 후에 있어서의 c면 GaN에 대한 전극에서는, 도 13(b)에 나타내는 바와 같이, 질소 원자가 전극 측에 확산하고 있는 것이 확인되었다. 그러나, 열처리 후에 있어서의 m면 GaN에 대한 전극에서는, 질소 원자는 전극 측에 거의 확산하고 있지 않다. 즉, m면 GaN에서는, Ga 원자만이 전극 측으로 확산하고, 질소 원자는 확산하고 있지 않다. 이와는 대조적으로, c면 GaN에서는, Ga 원자도 질소 원자도 전극 측으로 확산하고 있다. p형 GaN에 대해 Ga가 전극 측으로 확산하면, p형 GaN의 최표면에서 Ga 원자가 부족해지는 상태, 즉 Ga 공공이 형성된다. Ga 공공은 억셉터적 성질을 가지기 때문에, 전극과 p형 GaN의 계면의 근방에서 Ga 공공이 증가하면, 이 계면의 쇼트키(Schottky) 장벽을 정공이 터널링에 의해 통과하기 쉬워진다. 그러나, Ga 원자와 함께 질소 원자도 전극 측으로 확산하면, p형 GaN의 최표면에 질소가 부족해지는 상태, 즉 질소 공공도 형성된다. 질소 공공은 도너적 성질을 가져, Ga 공공과의 사이에 전하 보상을 일으킨다. 이 때문에, c면 GaN과 같이 Ga뿐만 아니라 질소도 전극 측으로 확산하면, 컨택트 저항의 저하는 특별히 생기지 않게 된다.
다음에, Mg층에 있어서의 N(질소) 농도와 Ga 농도의 관계에 대해 상세히 기술한다. 도 12(b)에 나타내는 바와 같이, 600℃로 열처리를 실시했을 경우, m면 GaN층 상의 Mg층에 있어서의 Ga의 SIMS 검출 농도는 4×1.0E－02가 되었다. SIMS의 검출 강도는 그 원자 농도에 비례한다. 따라서, GaN층의 모체의 Ga 농도가 1×1022cm-3 정도라고 가정했을 경우, Mg층 중에 4×1019cm-3 정도의 Ga가 존재하고 있는 것이라고 생각된다. 630℃로 열처리를 실시했을 경우는, SIMS의 검출 강도는 3×1.0E－02가 되었다. 같은 가정에 의해, m면 GaN층 상의 Mg층 중에는 3×1019cm-3 정도의 Ga가 존재하는 것이라고 생각된다.
한편, 도 13(b)에 나타내는 바와 같이, 600℃ 및 630℃로 열처리를 실시했을 경우에 어느 쪽도, m면 GaN층 상의 Mg층에 있어서의 N(질소)의 SIMS 검출 농도는, 검출 감도의 한계인 1×1.0E－03이 되었다. 같은 가정에 의해, m면 GaN층 상의 Mg층 중에 포함되는 N(질소)는 1×1018cm-3 이하라고 생각된다. 이상으로부터, m면 GaN층 상의 Mg층 중의 Ga 원자 농도는, N원자 농도보다 1자리수(10배) 이상 크다.
이와는 대조적으로, c면 GaN층 상의 Mg층에서는, Ga 및 N은, SIMS 검출 강도는 모두 1E－2로, 어느 것도 1×1019cm-3 정도 존재하는 것이라고 생각된다. 즉, c면 GaN층 상의 Mg층 중에 있어서의 Ga 원자와 N 원자의 농도는 거의 동일한 정도이다.
한편, 이러한 각 원소(Mg, Ga, N, Pt)의 거동은, Mg층이 접촉하는 GaN층에 있어, Ga의 일부가 Al나 In로 치환되어 있어도 마찬가지로 일어난다고 추정된다. 또, Mg층이 접촉하는 GaN계 반도체층 중에 도펀트로서 Mg 이외의 원소가 도핑되고 있는 경우에도 마찬가지라고 추정된다.
다음에, 도 14에, m면 GaN층 상에 Mg층을 형성한 전극 구조(Mg/Pt)의 단면 투과 전자 현미경(TEM) 사진을 나타낸다. 도 14(a)는, 열처리를 행하지 않는 경우(as－depo)의 결과를 나타내고 있다. 도 14(b)는, 600℃로 10분간의 열처리 후의 결과를 나타내고 있다.
이 예에서는, 도 14(a)에 나타내는 바와 같이, 7nm 두께의 Mg층을 GaN 결정 상에 형성했다. 도 14(b)에 나타내는 바와 같이, 열처리 후는 Pt층이 Mg층에 침식해, Mg층의 두께가 2nm가 되었다.
도 14(b)로부터 알 수 있듯이, Mg층(도 3(a) 중의 층(32))의 두께는 얇다(예를 들면, 2nm)고 해도, Pt층(도 3(a) 중의 층(34))에 의해 합금화 내지는 흡수되어 있지 않은 Mg로 이루어지는 Mg층(도 3(a) 중의 층(32))의 존재가 확인되었다. 이 박층인 Mg층(32)의 존재가, 종래 기술에서는 매우 컨택트 저항이 컸던 m면 GaN의 컨택트 저항을 저감할 수 있는 주요한 요인의 하나로 추측된다.
다음에, 도 15에, 전극 구조(Mg/Pt)에 있어서 Pt의 깊이 방향의 프로파일을, SIMS를 이용해 얻은 결과를 나타낸다. 도 15(a) 및 (b)는, 상술한 SIMS와 마찬가지로, 각각 열처리를 행하지 않는 경우(as－depo) 및 열처리 후의 결과이다. 열처리 전에 있어서의 Mg층 두께는 7nm이며, Pt층 두께는 75nm이다. 도 15(a), (b)의 그래프의 세로축은 Pt 강도이며, 가로축은 깊이 방향의 거리이다. 1×10-3의 Pt 강도는 1×1019cm-3의 Pt 농도에 거의 상당한다. 가로축의 수치가 「－」인 영역은 전극측이며, 「＋」인 영역은 p형 GaN측이다. 가로축의 원점(0μm)은, p형 GaN층과 Mg층의 계면의 위치에 거의 상당한다. 전극의 구조 및 p형 GaN의 도핑 조건은, 도 11을 참조해 설명한 샘플에 있어서의 것과 같다.
도 15(a)에 나타내는 바와 같이, as－depo의 경우는, m면 GaN에 있어서도, c면 GaN에 있어서도 Pt의 프로파일에 변화는 없다. 한편, 도 15(b)에 나타내는 바와 같이, 열처리 후는, c면 GaN에 있어서 Pt는 GaN 측으로 확산하고 있는 것을 알 수 있다. 그렇지만, m면 GaN에 있어서 Pt 프로파일에 변화는 거의 없어, GaN층 중에 Pt가 확산하고 있지 않는 것이 확인되었다. 보다 상세히 기술하면, c면 GaN의 경우, 열처리 후에 있어서 Pt는 Mg층 측으로 크게 확산한다. 한편, m면 GaN의 경우, 열처리 후에 있어서 Pt는 Mg층 측으로 근소하게 확산했을 뿐이었다(c면 GaN의 1/10 정도). 열처리 온도가 600℃에서도 630℃에서도 거의 차이가 없었다.
이것은, 본 실시 형태의 구성(Mg/Pt)에 있어서는, GaN층과 접촉하는 영역에 있어 Mg와의 합금화가 Au의 경우와 비교하여 현저하게는 일어나지 않은 것을 의미하고 있다.
m면 GaN 상에 두께 2nm의 Mg층을 형성한 후, 600℃로 10분간의 열처리를 실시한 시료를 제작했다. 이 시료의 단면에 대하여, 투과 전자 현미경(TEM)에 의한 관찰을 실시했다. 도 16(a)는, 열처리 전에 있어서의 Mg/Pt 전극 구조를 나타내는 모식도이다. 도 16(b)는, 열처리 전에 있어서의 Mg/Pt 전극 구조를 나타내는 모식도이다. 어느 도면도, 단면 TEM에 근거해 작성했다.
Mg층의 퇴적시의 두께가 5nm를 넘는 경우, 600℃로 10분간의 열처리에 의해 Mg층의 두께는 감소하지만, 열처리 후에도 Mg층은 실질적으로 연속한 막으로서 존재한다. 그러나, Mg층의 퇴적시의 두께가 2nm 정도가 되면, 600℃로 10분간의 열처리 후, 도 16(b)에 나타내는 바와 같이, Mg와 Pt의 합금 형성에 소비되지 않았던 Mg가 아일랜드 형상으로 존재하는 경우가 있는 것이 확인되었다. 퇴적 직후의 Mg층의 두께가 2nm 정도가 되면, 행하는 열처리의 조건에 따라, 최종적으로 얻을 수 있는 Mg층의 형태(morphology)는 다양할 수 있다.
한편, 본 명세서에 있어서의 「Mg층」이란, p형 반도체 영역의 표면에 존재하는 다수의 아일랜드 형상(섬 형상) Mg의 모임도 포함하는 것으로 한다. 또, 이 「Mg층」은, 복수의 개구부가 존재하는 막(예를 들면 다공질의 막)으로 구성되어 있어도 좋다. 이와 같이, Pt에 침식당하지 않는 Mg가 p형 반도체 영역의 표면(m면)과 접촉하고 있으면, 컨택트 저항 저감 효과를 충분히 얻을 수 있다.
한편, Pt층 대신에, Mo층 또는 Pd층을 Mg층 상에 퇴적했을 경우도, 거의 같은 결과(컨택트 저항 저감 효과)를 얻을 수 있다고 생각된다. 컨택트 저항 저감 효과를 얻는다고 하는 관점에서 중요한 점은, Mg층과 GaN계 반도체가 접촉하는 것과, Mg층 상의 금속이 Au와 비교하여 Mg와 합금을 형성하기 어려운 재료로 형성되어 있는 것에 있다.
다음에, 다시 도 3(a)을 참조하면서, 본 실시 형태의 구성을 한층 더 상세히 기술한다.
도 3(a)에 나타내는 바와 같이, 본 실시 형태의 발광 소자(100)에서는, m면 GaN 기판(10)과, 기판(10) 상에 형성된 AluGavInwN층(u＋v＋w=1, u≥0, v≥0, w≥0)(22)이 형성되어 있다. 이 예에서는, m면 GaN 기판(10)은, n형 GaN 기판(예를 들면, 두께 100μm)이며, AluGavInwN층(22)은, n형 GaN층(예를 들면, 두께 2μm)이다. AluGavInwN층(22) 상에는 활성층(24)이 형성되어 있다. 바꾸어 말하면, m면 GaN 기판(10) 위에는, 적어도 활성층(24)을 포함하는 반도체 적층 구조(20)가 형성되어 있다.
반도체 적층 구조(20)에 있어서, AlxGayInzN층(22) 위에는, AlaInbGacN층(a＋b＋c=1, a≥0, b≥0, c≥0)을 포함하는 활성층(24)이 형성되어 있다. 활성층(24)은, 예를 들면, In 조성비가 약 25%인 InGaN 우물층과 GaN 배리어층으로 구성되고, 우물층의 두께는 9nm, 배리어층의 두께는 9nm, 우물층 주기는 3주기이다. 활성층(24) 위에는, 제 2 도전형(p형)인 AldGaeN층(d＋e=1, d≥0, e≥0)(26)이 형성되어 있다. 제 2 도전형(p형)의 AldGaeN층(d＋e=1, d≥0, e≥0)(26)은 예를 들면, Al 조성비가 10%인 AlGaN층이고 두께는 0.2μm이다. 본 실시 형태의 AldGaeN층(26)에는, p형의 도펀트로서 Mg가 도핑되어 있다. 여기서 Mg는, AldGaeN층(26)에 대해서, 예를 들면, 1018cm-3 정도 도핑되어 있다. 또 이 예에서는, 활성층(24)과 AldGaeN층(26) 사이에, 미도핑된 GaN층(도시하지 않음)이 형성되어 있다.
또한, 이 예에 있어서는, AldGaeN층(26) 위에는, 제 2 도전형(예를 들면, p형)인 GaN층(도시하지 않음)이 형성되어 있다. 또한, p+－GaN으로 이루어지는 컨택트층 상에는 Mg층(32)이 형성되어 있고 그 위에 Pt층(34)이 형성되어 있다. 이 Mg층(32)과 Pt층(34)의 적층 구조가 전극(p형 전극)(30)이 된다.
한편, 반도체 적층 구조(20)에는, AluGavInwN층(22)의 표면을 노출시키는 오목부(리세스)(42)가 형성되어 있고, 오목부(42)의 저면에 위치하는 AluGavInwN층(22)에는, 전극(n형 전극)(40)이 형성되어 있다. 오목부(42)의 크기는, 예를 들면, 폭(또는 직경) 20μm이며, 깊이는 1μm이다. 전극(40)은, 예를 들면, Ti층과 Al층과 Pt층(예를 들면, 두께는 각각 5nm, 100nm, 10nm)의 적층 구조로 이루어지는 전극이다.
본 실시 형태의 질화물계 반도체 발광 소자(100)에 의하면, 동작 전압(Vop)을, 종래의 Pd/Pt 전극을 이용한 m면 LED의 경우보다 약 1.5V 저감시킬 수가 있고, 그 결과, 소비 전력을 저감할 수 있는 것을 알았다.
다음에, 계속하여 도 3(a)을 참조하면서, 본 실시 형태의 질화물계 반도체 발광 소자(100)의 제조방법을 설명한다.
우선, m면 기판(10)을 준비한다. 본 실시 형태에서는, 기판(10)으로서 GaN 기판을 이용한다. 본 실시 형태의 GaN 기판은, HVPE(Hydride Vapor Phase Epitaxy)법을 이용해 얻을 수 있다.
예를 들면, 우선 c면 사파이어 기판 상에 수 mm 오더의 후막 GaN을 성장시킨다. 그 후, 후막 GaN을 c면에 수직 방향, m면으로 잘라 냄으로써 m면 GaN 기판을 얻을 수 있다. GaN 기판의 제작 방법은, 상기에 한정하지 않고, 예를 들면 나트륨 플럭스법 등의 액상 성장이나 아모노서말(ammonothermal)법 등의 융액 성장 방법을 이용해 벌크 GaN의 잉곳을 제작하고, 그것을 m면으로 자르는 방법이라도 좋다.
기판(10)으로서는, GaN 기판 외에, 예를 들면, 산화갈륨, SiC 기판, Si 기판, 사파이어 기판 등을 이용할 수 있다. 기판 상에 m면으로 이루어지는 GaN계 반도체를 에피택셜 성장시키기 위해서는, SiC나 사파이어 기판의 면방위도 m면인 편이 좋다. 다만, r면 사파이어 기판 상에는 a면 GaN가 성장한다고 하는 사례도 있기 때문에, 성장 조건에 따라서는 반드시 성장용 표면이 m면인 것이 필수가 되지 않는 경우도 있을 수 있다. 적어도 반도체 적층 구조(20)의 표면이 m면이면 좋다. 본 실시 형태에서는, 기판(10) 위에, MOCVD(Metal Organic Chemical Vapor Deposition)법에 의해 결정층을 순차로 형성해 나간다.
다음에, m면 GaN 기판(10) 위에, AluGavInwN층(22)을 형성한다. AluGavInwN층(22)으로서 예를 들면 두께 3μm의 AlGaN를 형성한다. GaN를 형성하는 경우에는, m면 GaN 기판(10) 위에, 1100℃에서 TMG(Ga(CH3)3), TMA(Al(CH3)3) 및 NH3를 공급하는 것에 의해 GaN층을 퇴적한다.
다음에, AluGavInwN층(22) 위에 활성층(24)을 형성한다. 이 예에서는, 활성층(24)은, 두께 9nm의 Ga0.9In0.1N 우물층과 두께 9nm의 GaN 배리어층이 교대로 적층된 두께 81nm의 GaInN/GaN 다중 양자 우물(MQW) 구조를 가지고 있다. Ga0.9In0.1N 우물층을 형성하려면, In의 혼입을 행하기 위해서, 성장 온도를 800℃로 낮추는 것이 바람직하다.
다음에, 활성층(24) 위에, 예를 들면 두께 30nm의 미도핑 GaN층을 퇴적한다. 그 다음에, 미도핑 GaN층 위에 AldGaeN층(26)을 형성한다. AldGaeN층(26)으로서 예를 들면, TMG, NH3, TMA, TMI 및 p형 도펀트로서 Cp2Mg(사이클로펜타다이엔일 마그네슘)를 공급함으로써, 두께 70nm의 p－Al0.14Ga0.86N을 형성한다.
다음에, AldGaeN층(26) 위에, 예를 들면 두께 0.5μm의 p－GaN 컨택트층을 퇴적한다. p－GaN 컨택트층을 형성할 때에는, p형 도펀트로서 Cp2Mg를 공급한다.
그 후, 염소계 드라이 에칭을 행함에 의해, p－GaN 컨택트층, AldGaeN층(26), 미도핑 GaN층 및 활성층(24)의 일부를 제거해 오목부(42)를 형성해, AlxGayInzN층(22)의 n형 전극 형성 영역을 노출시킨다. 그 다음에, 오목부(42)의 저부에 위치하는 n형 전극 형성 영역 위에, n형 전극(40)으로서 Ti/Pt층을 형성한다.
추가로, p－GaN 컨택트층 위에는 Mg층(32)을 형성하고, 추가로 Mg층(32) 상에 Pt층(34)을 형성한다. 이것에 의해 p형 전극(40)을 형성한다. 본 실시 형태에서는, Mg층(32)의 형성에 원료 금속을 펄스적으로 증발시키면서 증착을 행하는 수법(펄스 증착법)을 이용하고 있다. 보다 구체적으로는, 진공 중(예를 들면, 5×10-6 Torr)으로 유지한 도가니 중의 Mg 금속에, 펄스적으로 전자 빔을 조사해, 펄스적으로 원료 금속을 증발시킨다. 그 원료 금속 분자 또는 원자가 p－GaN 컨택트층에 부착해, Mg층(32)이 형성된다. 펄스는 예를 들면 펄스 폭 0.5초, 반복 1Hz이다. 펄스 폭은 0.005초 이상 5초 이하, 펄스 주파수는 0.1Hz 이상 100Hz 이하인 것이 바람직하다. 이러한 수법에 의해, Mg층(32)으로서 치밀하고 양호한 품질의 막이 형성되었다. Mg층이 치밀하게 되는 이유는, 펄스적인 증착을 행함으로써, p－GaN 컨택트층에 충돌하는 Mg 원자 또는 Mg 원자 클러스터의 운동 에너지가 증가하기 때문이라고 생각된다. 즉, 전자 빔의 조사에 의해, 원료 Mg의 일부가 순간적으로 고에너지를 가진 Mg 원자가 되어 기화 혹은 증발한다. 그리고, Mg 원자는 p－GaN 컨택트층에 도달한다. p－GaN 컨택트층에 도달한 Mg 원자는 마이그레이션(migration)을 일으켜, 원자 레벨로 치밀하고 균질인 Mg 박막을 형성한다. 1펄스의 전자 빔에 의해, 1～20원자층 정도의 Mg 박막이 형성된다. 펄스상의 전자 빔을 반복해 조사하는 것에 의해 Mg 박막이 p－GaN 컨택트층에 적층되어 소망하는 두께의 Mg층(32)이 형성된다. 전자 빔은, Mg 원자가 흡착 후에 마이그레이션을 일으키는데 필요한 운동 에너지를 Mg 원자에 공급할 수 있도록, 높은 피크 강도를 가지고 있는 것이 바람직하다. 또, 전자 빔의 1펄스당, 20원자층(대략 5nm) 이하의 두께로 Mg 박막이 형성되도록 전자총의 구동 파워를 결정하는 것이 바람직하다. 전자 빔의 1펄스당 형성되는 Mg 박막이 20원자층보다 두꺼워지면, 치밀하고 균질한 Mg 박막가 얻어지기 어려워진다. 보다 바람직한 퇴적 속도는, 전자 빔의 1펄스당 5원자층 이하이다. 이것은 Mg 원자가 너무 많으면, Mg 원자가 마이그레이션 중에 서로 부딪쳐, 그것에 의해 Mg 원자가 가지는 운동 에너지가 없어져 버리기 때문이다.
일반적으로 Mg는 물이나 공기와의 접촉에 의해 산화되기 쉬운 원소이다. 통상의 증착 방법에 따라 지지 기판 상에 형성한 Mg 박막을 대기 중에 두었을 경우, 신속하게 산화된다. 이 결과, Mg 박막은 점차 금속 광택을 잃어, 최종적으로는 너덜너덜하게 되어 지지체로부터 벗겨져 떨어진다. 이와는 대조적으로, 본 실시 형태의 형성 방법(펄스 증착)에 따라 작성된 Mg층(32)은, 원자 레벨로 치밀하고 균질하며, 에피택셜 성장시킨 것처럼 매우 원자 배열이 고른 구조를 가지고 있다. 그리고, 산화의 원인이라고 생각되는 핀홀은 거의 존재하지 않아, 산화되기 어렵다. 대기 중에 수개월 방치해도 깨끗한 경면을 유지할 수가 있다.
또, 일반적으로 Mg는 그 융점을 넘으면 단번에 기화해 버리는 성질을 가진다. 이 때문에, Mg 박막의 퇴적 속도를 조정하는 것에 의해, 형성하는 Mg 박막의 두께를 나노미터 오더로 정확하게 제어하는 것이 매우 곤란하다. 이와는 대조적으로, 본 실시 형태의 형성 방법에 따라 작성된 Mg층(32)은, 펄스상 전자 빔의 조사 시간 등을 적절히 설정함으로써, 그 두께를 나노미터 오더로 정확하게 제어할 수 있다.
한편, 본 실시 형태의 형성 방법은, Si 기판이나 유리 기판 상에 Mg 박막을 형성하는 경우에도 유효하다. 따라서, 본 실시 형태의 형성 방법은 GaN에 한정하지 않고, 여러 가지 종류의 물질 상에 Mg 박막을 형성할 수 있다. 그리고, 본 실시 형태의 형성 방법은, 특히 반도체 분야에 있어서의 전극의 형성에 매우 적합하게 이용할 수가 있다. 또, 본 실시 형태의 형성 방법은, Mg 증착시에 Mg 박막이 형성되는 기판이나 지지체를 가열할 필요가 없다. 이 때문에, 가열을 할 수 없는, 혹은, 가열하기 어려운 형상의 기판이나 지지체 위라도, 실온 정도에서 치밀하고 균질한 Mg 박막의 형성이 가능하다.
또, 본 실시 형태의 형성 방법에 따라 작성된 Mg층(32)은, 600℃ 이상의 온도로 열처리를 실시해도 안정하다.
한편, 본 실시 형태에서는 원료 금속(Mg 금속)을 펄스적으로 증발시키면서 증착을 행하는 수법을 채용하고 있지만, Mg층(32)을 형성할 수 있다면, 다른 수법을 채용하는 것도 가능하다. 치밀하고 양질인 Mg층을 형성하는 다른 수법으로서는, 예를 들면 열CVD법이나 분자선 에피택시(MBE) 등을 채용하는 것이 가능하다.
한편, 그 후, 레이저 리프트 오프, 에칭, 연마 등의 방법을 이용해, 기판(10), AluGavInwN층(22)의 일부까지를 제거해도 좋다. 이 경우, 기판(10)만을 제거해도 좋고, 기판(10) 및 AluGavInwN층(22)의 일부만을 선택적으로 제거해도 좋다. 물론, 기판(10), AluGavInwN층(22)을 제거하지 않고 남겨도 좋다. 이상의 공정에 의해, 본 실시 형태의 질화물계 반도체 발광 소자(100)가 형성된다.
본 실시 형태의 질화물계 반도체 발광 소자(100)에 대해, n형 전극(40)과 p형 전극(30) 사이에 전압을 인가하면, p형 전극(30)으로부터 활성층(24)을 향해 정공이, n형 전극(40)으로부터 활성층(24)을 향해 전자가 주입되어 예를 들면 450nm 파장의 발광이 생긴다.
여기서, 도 17(a)에, m면 GaN 상에 Mg/Pt층으로 이루어지는 전극을 이용한 발광 다이오드의 전류-전압 특성을 나타낸다. 비교를 위해, 발광 다이오드의 질화물계 반도체의 구조는 같고, Pd/Pt층으로 이루어지는 전극을 이용한 발광 다이오드의 특성, 및 c면 GaN 상에 Mg/Pt층으로 이루어지는 전극을 이용한 발광 다이오드의 특성을 나타낸다. 이들 3종류의 발광 다이오드에 있어서의 전극의 구성 및 열처리 조건은, 이하의 표 4에 나타내는 바와 같다.
면방위 p형 전극 두께(열처리전) 열처리 온도와 시간
m면 Mg/Pt 7nm/75nm 600℃ 10분
m면 Pd/Pt 40nm/35nm 500℃ 10분
c면 Mg/Pt 7nm/75nm 600℃ 10분
이 발광 다이오드의 구성은, m면 또는 c면 GaN 기판 상에, n형 GaN층, InGaN 우물층(3층)과 GaN 배리어층(2층)이 교대로 적층된 활성층, p형 GaN층이 적층된 것이다. 추가로 p형 GaN층 상에는 p형 전극으로서 Mg/Pt 전극 또는 Pd/Pt 전극을 마련하고 있다. n형 전극은, p형 GaN층, 활성층을 에칭하여, n형 GaN층을 노출시키고, n형 GaN층 상에 형성하고 있다.
도 17(a)로부터 분명하듯이, 전류가 0볼트로부터 증가해도, 전류치가 거의 제로 상태가 계속되지만, 인가 전압이 어느 레벨(역치 전압)을 넘으면, 전류치는 전압의 증가에 수반해 증가한다. 역치 전압은, Pd/Pt층으로 이루어지는 전극(m면 GaN 상)의 경우, 약 3.1V이다. 이와는 대조적으로, Mg/Pt층으로 이루어지는 전극(m면 GaN 상)의 경우의 역치 전압은, 약 2.5V가 되어, 저감이 보인다. 세로축의 전류치가 20mA가 되는 동작 전압은, Mg/Pt층으로 이루어지는 전극에서는 Pd/Pt층으로 이루어지는 전극과 비교하여 1.5V 이상 저감하고 있는 것이 확인된다.
다음에, m면 GaN 상 Mg/Pt층으로 이루어지는 전극을 이용한 발광 다이오드(m면발광 다이오드)와 c면 GaN 상 Mg/Pt층으로 이루어지는 전극을 이용한 발광 다이오드(c면 발광 다이오드)의 비교를 실시한다. m면 발광 다이오드에 대해서는, 역치 전압이 c면 발광 다이오드와 비교하여 낮아, 컨택트 저항의 저감 효과가 확인된다. 예를 들면, m면 발광 다이오드에 있어서는 구동 전압 3.2V에 있어서 전류치는 20mA를 얻을 수 있다. 한편, c면 발광 다이오드에 있어서는 같은 구동 전압에서는 4.8mA의 전류치가 된다. 발광 다이오드의 광 출력은 전류치에 의존하기 때문에, 구동 전압 3.2V에 있어서 m면 발광 다이오드에 있어서는, c면 발광 다이오드의 4배 가까이의 광출력을 얻을 수 있음을 알 수 있다.
또, 전류치-전압 특성을 나타내는 곡선의 기울기는, Pd/Pt 전극을 가지는 소자에 비해, Mg/Pt 전극을 가지는 소자가 급하다. 발광 다이오드는, 내부에 p－n 접합을 가지는 다이오드이며, p－n 접합 다이오드의 전류-전압 특성을 나타내는 곡선은, 일반적으로 이하의 식으로 근사 된다.
I=I0exp(V/n?KT)
여기서, I는 p－n 접합 다이오드를 흐르는 전류치, I0는 전류 상수, V는 인가 전압, K는 볼츠만 상수, T는 온도, n은 다이오드의 이상 정도를 나타내는 n값이다. 실험은 실온에서 행했기 때문에, KT=0.025(V)이다.
p－n 접합 다이오드의 n값는, 전류-전압 특성을 나타내는 곡선의 기울기로부터 결정된다. 이상적인 p－n 접합 다이오드의 경우, n=1이지만, 현실의 p－n 접합 다이오드에서는, n값은 1로부터 차이가 난다. n값은 1에 가까울 수록 바람직하다. 본 실험에 의하면, Mg/Pt 전극을 가지는 소자의 경우, n=1.4가 되고, Pd/Pt 전극을 가지는 소자의 경우, n=2.2였다. 이로부터 알 수 있듯이, Mg/Pt 전극을 이용함으로써 뛰어난 다이오드 특성을 실현할 수 있다.
도 17(b)에 나타내는 바와 같이, 이 발광 다이오드의 컨택트 저항의 값은, Mg/Pt층으로 이루어지는 전극에서는 3.8×10-4Ωcm2의 값을 얻을 수 있었다. 이러한 10의 마이너스 4승대의 컨택트 저항의 값은, p형의 m면 GaN에 있어서는 첫 예이며, 이것은 경이적인 결과이다. 이것에 의해 소비 전력을 저감할 수 있음을 알 수 있었다. 더하여, m면 GaN 소자에 있어서, 지극히 큰 기술적 의의를 제공할 수 있는 것을 알아 냈다. 한편, Pd/Pt층으로 이루어지는 전극에서는, 약 1×10-2Ωcm2의 값이었다.
다음에, 도 18을 참조하면서, Au층 및 Mg/Au층으로 이루어지는 전극을 이용한 예(비교예)에 대해 설명한다. 도 18(a)은, m면의 GaN층 위에, Au층, 또는 Mg/Au층의 전극을 형성하고, 그의 고유 컨택트 저항(Ω?cm2)을 측정한 결과를 나타내고 있다. 한편, 이 고유 컨택트 저항은, 전극을 형성하고 열처리를 실시한 후의 고유 컨택트 저항의 값이다.
도 18(a)의 결과로부터 알 수 있듯이, Au층의 전극에 비해, Mg/Au층의 전극을 이용했을 경우가 고유 컨택트 저항의 특성은 악화된다. 이 점, 본 실시 형태의 전극(예를 들면, Mg/Pt층)의 구성에 있어서의 특성 향상의 결과와 현저하게 상이하다. 한편, 상술한 바와 같이, Mg는 물이나 공기와의 접촉에 의해 산화되기 쉬운 원소이므로, Mg층의 단독으로의 전극은 아니고 Au층의 적층체(Mg/Au층)로서 사용되는 구성은 검토 후보의 하나로 될 수 있다. 그렇지만, 실제로는, Au층과 비교하여 Mg/Au층의 컨택트 저항은 증가하는 까닭에, 컨택트 특성은 나쁘다. 환언하면, 본 실시 형태의 구성(예를 들면, Mg/Pt층)의 컨택트 저항의 특성이 우수한 것은, Mg층에 Au층을 적층했을 경우의 결과가 나빴던 것에 비추어, 당업자에게 있어 예견할 수 없는 효과를 가지고 있었다고 생각된다.
또, 도 18(b)는, 열처리 후의 Mg/Au층의 전극의 표면을 나타내는 도면 대용 사진이며, 한편, 도 18(c)은, 열처리 후의 Au층의 전극의 표면을 나타내는 도면 대용 사진이다. 양자를 비교하면, Mg/Au층의 전극 쪽의 막질이 나쁜 것을 알 수 있었다.
다음에, 도 19를 참조한다. 도 19는, Conical 팁에 의한 경도 매핑(5mN, 1μm conical)을 나타내고 있다. 도 19(a)는 c면 GaN 기판(C－GaN)의 결과를 나타내고, 그리고 도 19(b)는 m면 GaN 기판(M－GaN)의 결과를 나타내고 있다. 양자를 비교하면, m면 GaN 기판이 경도가 낮은 것을 알 수 있었다. 한편, 이러한 m면 GaN 기판과 c면 GaN 기판의 물성의 차이가, 본 실시 형태의 전극 구성(예를 들면, Mg층/Pt층)의 특성에 영향을 주고 있을 가능성도 있을 수 있다.
이상, 본 발명을 호적한 실시 형태에 의해 설명해 왔지만, 이러한 기술은 한정 사항은 아니고, 물론 여러 가지 개변이 가능하다.
한편, 본 발명의 실시 형태와 본질적으로 구성을 달리하는 것이지만, 관련되는 구조가 특허문헌 3, 4에 개시되어 있다. 그렇지만, 특허문헌 3 및 4에는, 질화 갈륨계 반도체층의 결정면이 m면인 것의 기재는 일절 없고, 따라서, 이러한 문헌의 개시는 c면의 질화 갈륨계 반도체층 위에 전극을 형성한 기술에 관한 것이다. 특히, 특허문헌 3은, Mg층 위에 Au층을 적층한 구성에 관한 것이며, 그 적층 구조의 전극을 만일 m면에 형성했다고 해도, 본 실시 형태의 전극의 효과를 얻을 수 있는 것은 아니다. 또, 특허문헌 4는, Ni, Cr, Mg로 이루어지는 금속층을 언급하고 있지만, 개시되고 있는 실시예는 Ni층을 하층으로 한 전극 구조를 가지고 있는 것 뿐이다. 특허문헌 3, 4 모두, c면의 질화 갈륨계 반도체층 위에 형성된 전극 구조에 관한 것이며, m면의 질화 갈륨계 반도체층에 대한 컨택트 저항에 관한 문제도 해결책도 교시되어 있지 않다.
본 발명에 따르는 상기의 발광 소자는, 그대로 광원으로서 사용되어도 좋다. 그러나, 본 발명에 따르는 발광 소자는, 파장 변환을 위한 형광 물질을 갖추는 수지 등과 조합하면, 파장 대역이 확대된 광원(예를 들면 백색광원)으로서 매우 적합하게 사용될 수 있다.
도 20은, 이러한 백색광원의 일례를 나타내는 모식도이다. 도 20의 광원은, 도 3(a)에 나타내는 구성을 가지는 발광 소자(100)와, 이 발광 소자(100)로부터 방사된 광의 파장을 보다 긴 파장으로 변환하는 형광체(예를 들면 YAG： Yttrium Alumninum Garnet)가 분산된 수지층(200)을 갖추고 있다. 발광 소자(100)는 표면에 배선 패턴이 형성된 지지 부재(220) 상에 탑재되어 있고, 지지 부재(220) 상에는 발광 소자(100)를 둘러싸도록 반사 부재(240)가 배치되어 있다. 수지층(200)은 발광 소자(100)를 덮도록 형성되어 있다.
한편, Mg층(32)과 접촉하는 p형 반도체 영역이 GaN, 또는 AlGaN으로 구성되는 경우에 대해 설명했지만, In를 포함하는 층, 예를 들면 InGaN이어도 좋다. 이 경우, In의 조성을 예를 들면 0.2로 한 「In0.2Ga0.8N」을, 전극(30)과 접하는 컨택트층에 이용할 수 있다. GaN에 In를 포함시킴으로써, AlaGabN(a＋b=1, a≥0, b＞0)의 밴드 갭을 GaN의 밴드 갭보다 작게 할 수 있기 때문에, 컨택트 저항을 저감 할 수 있다. 이상으로부터, Mg층이 접하는 p형 반도체 영역은, AlxInyGazN(x＋y＋z=1, x≥0, y≥0, z≥0) 반도체로 형성되어 있으면 좋다.
컨택트 저항 저감의 효과는, 당연히, LED 이외의 발광 소자(반도체 레이저)나, 발광 소자 이외의 디바이스(예를 들면 트랜지스터나 수광 소자)에 있어서도 얻는 것이 가능하다.
실제의 m면 반도체층의 표면(주면)은, m면에 대해서 완전하게 평행한 면일 필요는 없고, m면으로부터 근소한 각도(0도보다 크고 ±1°미만)로 경사하고 있어도 좋다. 표면이 m면에 대해서 완전하게 평행한 표면을 가지는 기판이나 반도체층을 형성하는 것은, 제조 기술의 관점에서 곤란하다. 이 때문에, 현재의 제조 기술에 의해 m면 기판이나 m면 반도체층을 형성했을 경우, 현실의 표면은 이상적인 m면으로부터 경사해 버린다. 경사의 각도 및 방위는, 제조 공정에 의해 흐트러지기 때문에, 표면의 경사 각도 및 경사 방위를 정확하게 제어하는 것은 어렵다. 한편, 기판이나 반도체의 표면(주면)을 m면으로부터 1° 이상의 각도로 경사시키는 것을 의도적으로 실시하는 경우가 있다. 이하에 설명하는 실시 형태에 있어서의 질화 갈륨계 화합물 반도체 발광 소자는, m면으로부터 1° 이상의 각도로 경사한 면을 주면으로 하는 p형 반도체 영역을 갖추고 있다.
(다른 실시 형태)
도 21은, 본 실시 형태의 질화 갈륨계 화합물 반도체 발광 소자(100a)를 나타내는 단면도이다. m면으로부터 1° 이상의 각도로 경사한 면을 주면으로 하는 p형 반도체 영역을 형성하기 위해, 본 실시 형태에 따르는 질화 갈륨계 화합물 반도체 발광 소자(100a)는, m면으로부터 1° 이상의 각도로 경사한 면을 주면으로 하는 GaN 기판(10a)을 이용하고 있다. 주면이 m면으로부터 1° 이상의 각도로 경사하고 있는 기판은, 일반적으로 「오프 기판」이라고 칭해진다. 오프 기판은, 단결정 잉곳으로부터 기판을 슬라이스하고, 기판의 표면을 연마하는 공정으로, 의도적으로 m면으로부터 특정 방위로 경사한 면을 주면으로 하도록 제작될 수 있다. 이 GaN 기판(10a) 상에, 반도체 적층 구조(20a)를 형성한다. 도 21에 나타내는 반도체층(22a, 24a, 26a)는 주면이 m면으로부터 1° 이상의 각도로 경사하고 있다. 이것은 경사한 기판의 주면 상에 각종 반도체층이 적층되면, 이러한 반도체층의 표면(주면)도 m면으로부터 경사하기 때문이다. GaN 기판(10a) 대신에, 예를 들면, m면으로부터 특정 방향으로 경사한 면을 표면으로 하는 사파이어 기판이나 SiC 기판을 이용해도 좋다.
다음에, 도 22～도 26을 참조하면서, 본 실시 형태에 있어서의 p형 반도체 영역의 경사에 대해 상세 사항을 설명한다.
도 22(a)는, GaN계 화합물 반도체의 결정 구조(우르트광형 결정 구조)를 모식적으로 나타내는 도면이며, 도 2의 결정 구조의 방향을 90°회전시킨 구조를 나타내고 있다. GaN 결정의 c면에는 ＋c면 및 -c면이 존재한다. ＋c면은 Ga 원자가 표면에 나타난 (0001)면이며, 「Ga면」이라고 칭해진다. 한편, －c면은 N(질소) 원자가 표면에 나타난 (000－1)면이며, 「N면」이라고 칭해진다. ＋c면과 -c면은 평행한 관계에 있고, 모두 m면에 대해서 수직이다. c면은, 극성을 가지기 때문에, 이와 같이 c면을 ＋c면과 -c면으로 나눌 수 있지만, 비극성면인 a면을 ＋a면과 -a면으로 구별하는 의의는 없다.
도 22(a)에 나타내는 ＋c축 방향은, －c면으로부터 ＋c면으로 수직으로 연장되는 방향이다. 한편, a축 방향은, 도 2의 단위 벡터 a2에 대응하고, m면에 평행한［－12－10］방향을 향하고 있다. 도 22(b)는, m면의 법선, ＋c축 방향, 및 a축 방향의 상호 관계를 나타내는 사시도이다. m면의 법선은, [10－10] 방향과 평행이며, 도 22(b)에 나타나듯이, ＋c축 방향 및 a축 방향의 양쪽 모두에 수직이다.
GaN계 화합물 반도체층의 주면이 m면으로부터 1° 이상의 각도로 경사한다고 하는 것은, 이 반도체층의 주면의 법선이 m면의 법선으로부터 1° 이상의 각도로 경사하는 것을 의미한다.
다음에, 도 23을 참조한다. 도 23(a) 및 (b)는, 각각 GaN계 화합물 반도체층의 주면 및 m면의 관계를 나타내는 단면도이다. 이 도면은, m면 및 c면의 양쪽 모두에 수직인 단면도이다. 도 23에는, ＋c축 방향을 나타내는 화살표가 표시되어 있다. 도 23에 나타낸 바와 같이, m면은 ＋c축 방향에 대해서 평행이다. 따라서, m면의 법선 벡터는 ＋c축 방향에 대해서 수직이다.
도 23(a) 및 (b)에 나타내는 예에서는, GaN계 화합물 반도체층에 있어서의 주면의 법선 벡터가, m면의 법선 벡터로부터 c축 방향으로 경사하고 있다. 보다 상세하게 말하면, 도 23(a)의 예에서는, 주면의 법선 벡터는 ＋c면의 측에 경사하고 있지만, 도 23(b)의 예에서는, 주면의 법선 벡터는 -c면의 측에 경사하고 있다. 본 명세서에서는, 전자의 경우에 있어서의 m면의 법선 벡터에 대한 주면의 법선 벡터의 경사 각도(경사 각도 θ)를 양의 값으로 취하고, 후자의 경우에 있어서의 경사 각도 θ를 음의 값으로 취하기로 한다. 어느 경우에서도, 「주면은 c축 방향으로 경사하고 있다」라고 할 수 있다.
본 실시 형태에서는, p형 반도체 영역의 경사 각도가 1° 이상 5° 이하의 범위, 및 경사 각도가 -5° 이상 -1° 이하의 범위에 있으므로, p형 반도체 영역의 경사 각도가 0°보다 크고 ±1°미만인 경우와 마찬가지로 본 발명의 효과를 발휘할 수 있다. 이하, 도 24를 참조하면서, 이 이유를 설명한다. 도 24(a) 및 (b)는, 각각 도 23(a) 및 (b)에 대응하는 단면도이며, m면으로부터 c축 방향으로 경사한 p형 반도체 영역에 있어서의 주면의 근방 영역을 나타내고 있다. 경사 각도 θ가 5° 이하인 경우에는, 도 24(a) 및 (b)에 나타내는 바와 같이, p형 반도체 영역의 주면에 복수의 스텝이 형성된다. 각 스텝은, 단원자층 분의 높이(2.7Å)를 가지고, 거의 등간격(30Å 이상)으로 평행하게 늘어서 있다. 이러한 스텝의 배열에 의해, 전체적으로 m면으로부터 경사한 주면이 형성되지만, 미시적이게는 다수의 m면 영역이 노출하고 있다고 생각된다.
도 25는, m면으로부터 -c축 방향으로 1°경사한 p형 반도체 영역의 단면 TEM 사진이다. p형 반도체 영역의 표면에는, m면이 명확하게 표출하고 있어, 경사는 원자 스텝에 의해 형성되고 있는 것이 확인된다. 주면이 m면으로부터 경사한 GaN계 화합물 반도체층의 표면이 이러한 구조가 되는 것은, m면이 원래 결정면으로서 매우 안정하기 때문이다. 같은 현상은, 주면의 법선 벡터의 경사 방향이 ＋c면 및 -c면 이외의 면방위를 향하고 있어도 생긴다고 생각된다. 주면의 법선 벡터가 예를 들면 a축 방향으로 경사하고 있어도, 경사 각도가 1° 이상 5° 이하의 범위에 있으면 마찬가지라고 생각된다.
이상에 의해, p형 질화 갈륨계 화합물 반도체층의 표면(주면)을 m면으로부터 1° 이상의 각도로 경사하고 있는 경우에도, p형 전극에 접촉하는 면은 다수의 m면 영역이 노출하고 있기 때문에, 컨택트 저항은 경사각에 의존하지 않는 것이라고 생각된다.
도 26은, m면으로부터 -c축 방향으로 0°, 2°, 또는 5°경사한 p형 반도체 영역 위에 Mg/Pt층의 전극을 형성하고, 그의 컨택트 저항(Ω?cm2)을 측정한 결과를 나타내는 그래프이다. 그래프의 세로축은 고유 컨택트 저항, 가로축은 경사 각도(m면의 법선과 p형 반도체 영역에 있어서의 표면의 법선이 형성하는 각도) θ이다. 한편, 이 고유 컨택트 저항은, 전극을 형성해 열처리를 실시한 후의 고유 컨택트 저항의 값이다. 도 26의 결과로부터 알 수 있듯이, 경사 각도 θ가 5° 이하이면, 컨택트 저항은 거의 일정한 값이 된다.
이상으로부터, p형 반도체 영역의 표면의 경사 각도 θ가 5° 이하이면, 본 발명의 구성에 의해 컨택트 저항은 저감되는 것이 확인되었다.
한편, 경사 각도 θ의 절대치가 5°보다 커지면, 피에조 전계에 의해 내부 양자 효율이 저하된다. 이 때문에, 피에조 전계가 현저하게 발생한다면, m면 성장에 의해 반도체 발광 소자를 실현하는 것의 의의가 적아진다. 따라서, 본 발명에서는, 경사 각도 θ의 절대치를 5° 이하로 제한한다. 그러나, 경사 각도 θ를 예를 들면 5°로 설정했을 경우에도, 제조 편차에 의해, 현실의 경사 각도 θ는 5°에서 ±1° 정도 어긋날 가능성이 있다. 이러한 제조 편차를 완전하게 배제하는 것은 곤란하고, 또, 이 정도의 미소한 각도 차이는, 본 발명의 효과를 방해하는 것도 아니다.
본 실시 형태에 있어서의 반도체 발광 소자에 있어도, 형광 물질을 갖추는 수지와 조합해, 파장 대역이 확대된 광원(예를 들면 백색광원)으로서 매우 적합하게 사용될 수 있다.
본 발명에 의하면, m면 기판 상에서 결정 성장시킨 GaN계 반도체 소자, 또는 m면을 표면으로 하는 GaN계 반도체 적층 구조체에 있어서, 그의 컨택트 저항을 저감시킬 수 있다. 따라서, 종래, 컨택트 저항의 특성이 나쁘기 때문에 적극적인 이용이 곤란했던, m면 기판 상에서 결정 성장시킨 GaN계 반도체 소자(또는, m면을 표면으로 하는 GaN계 반도체 적층 구조체)의 산업상 이용 가능성이 향상된다.
10: 기판(GaN계 기판)
12: 기판의 표면(m면)
20: 반도체 적층 구조
22: AluGavInwN층
24: 활성층
26: AldGaeN층
30: p형 전극
32: Mg층
34: 금속층(Pt층)
40: n형 전극
42: 오목부
100: 질화물계 반도체 발광 소자
200: 수지층
220: 지지 부재
240: 반사 부재

Claims (34)

  1. p형 반도체 영역을 가지는 질화물계 반도체 적층 구조와,
    상기 p형 반도체 영역 상에 설치된 전극을 갖추고,
    상기 p형 반도체 영역은, AlxInyGazN(x＋y＋z=1, x≥0, y≥0, z≥0) 반도체로 형성되고,
    상기 p형 반도체 영역은, m면으로부터 1° 이상의 각도로 경사하고 있는 반도체층이고, 상기 p형 반도체 영역에 있어서의 주면의 법선과 m면의 법선이 형성하는 각도가 1° 이상 5° 이하이며,
    상기 전극은, 상기 p형 반도체 영역의 상기 주면에 접촉한 Mg층과 상기 Mg층 위에 형성된 금속층을 포함하고,
    상기 금속층은, Pt, Mo 및 Pd로 이루어지는 군으로부터 선택되는 적어도 1종의 금속으로 형성되어 있는, 질화물계 반도체 소자.
  2. 제 1 항에 있어서,
    상기 Mg층과 상기 금속층 사이에는, Pt, Mo 및 Pd로 이루어지는 군으로부터 선택되는 적어도 1종류의 금속과 Mg를 포함하는 합금층이 존재하는 질화물계 반도체 소자.
  3. 제 1 항에 있어서,
    상기 p형 반도체 영역은 GaN계 반도체로 형성되는 질화물계 반도체 소자.
  4. 제 3 항에 있어서,
    상기 Mg층은, 상기 p형 반도체 영역의 상기 주면 상에 존재하는 막으로 구성되어 있는 질화물계 반도체 소자.
  5. 제 3 항에 있어서,
    상기 Mg층은, 상기 p형 반도체 영역의 상기 주면 상에 아일랜드(island) 형상으로 존재하는 복수의 Mg로 구성되어 있는 질화물계 반도체 소자.
  6. 제 3 항에 있어서,
    상기 질화물계 반도체 적층 구조는,
    AlaInbGacN층(a＋b＋c=1, a≥0, b≥0, c≥0)을 포함하는 활성층을 갖고, 상기 활성층은 광을 발하는 질화물계 반도체 소자.
  7. 제 3 항에 있어서,
    상기 Mg층의 두께는 2nm 이상 45nm 이하인 질화물계 반도체 소자.
  8. 제 3 항에 있어서,
    상기 Mg층의 두께는 2nm 이상 15nm 이하인 질화물계 반도체 소자.
  9. 제 3 항에 있어서,
    상기 Mg층의 두께는 상기 금속층의 두께 이하인 질화물계 반도체 소자.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 Mg층 중의 Ga 농도는 상기 Mg층 중의 질소 농도보다 높은 질화물계 반도체 소자.
  11. 제 10 항에 있어서,
    상기 Ga 농도는 상기 질소 농도의 10배 이상인 질화물계 반도체 소자.
  12. 제 3 항에 있어서,
    상기 질화물계 반도체 적층 구조를 지지하는 반도체 기판을 가지고 있는 질화물계 반도체 소자.
  13. 질화물계 반도체 발광 소자와,
    상기 질화물계 반도체 발광 소자로부터 방사된 광의 파장을 변환시키는 형광 물질을 포함하는 파장 변환부를 갖추는 광원으로서,
    상기 질화물계 반도체 발광 소자는,
    p형 반도체 영역을 가지는 질화물계 반도체 적층 구조와,
    상기 p형 반도체 영역 상에 설치된 전극을 갖추고,
    상기 p형 반도체 영역은, AlxInyGazN(x＋y＋z=1, x≥0, y≥0, z≥0) 반도체로 이루어지고,
    상기 p형 반도체 영역은, m면으로부터 1° 이상의 각도로 경사하고 있는 반도체층이고, 상기 p형 반도체 영역에 있어서의 주면의 법선과 m면의 법선이 형성하는 각도가 1° 이상 5° 이하이며,
    상기 전극은, 상기 p형 반도체 영역의 상기 주면에 접촉한 Mg층과 상기 Mg층 위에 형성된 금속층을 포함하고,
    상기 금속층은, Pt, Mo 및 Pd로 이루어지는 군으로부터 선택되는 적어도 1종의 금속으로 형성되어 있는 광원.
  14. 기판을 준비하는 공정(a)과,
    AlxInyGazN(x＋y＋z=1, x≥0, y≥0, z≥0) 반도체로 이루어지고, 상기 반도체의 주면의 법선과 m면의 법선이 형성하는 각도가 1° 이상 5° 이하인 p형 반도체 영역을 가지는 질화물계 반도체 적층 구조를 상기 기판 상에 형성하는 공정(b)과,
    상기 질화물계 반도체 적층 구조의 상기 p형 반도체 영역의 상기 주면 상에 전극을 형성하는 공정(c)을 포함하고,
    상기 공정(c)는,
    상기 p형 반도체 영역의 상기 주면 상에 Mg층을 형성하는 공정과, 상기 Mg층을 형성한 후에, Pt, Mo 및 Pd로 이루어지는 군으로부터 선택되는 적어도 1종의 금속으로 형성되는 금속층을 형성하는 공정을 포함하는, 질화물계 반도체 소자의 제조방법.
  15. 제 14 항에 있어서,
    상기 p형 반도체 영역은 GaN계 반도체로 형성되는 질화물계 반도체 소자의 제조방법.
  16. 제 15 항에 있어서,
    상기 공정(c)에 있어서,
    상기 금속층을 형성한 후에, 상기 Mg층을 가열 처리하는 공정을 실행하는, 질화물계 반도체 소자의 제조방법.
  17. 제 16 항에 있어서,
    상기 가열 처리는, 500℃ 이상 700℃ 이하의 온도로 실행되는 질화물계 반도체 소자의 제조방법.
  18. 제 17 항에 있어서,
    상기 가열 처리는, 550℃ 이상 650℃ 이하의 온도로 실행되는 질화물계 반도체 소자의 제조방법.
  19. 제 15 항에 있어서,
    상기 Mg층을 형성하는 공정은, 펄스적으로 전자 빔을 조사하는 것에 의해 Mg를 상기 p형 반도체 영역의 상기 주면 위에 증착시키는 것을 실행하는 질화물계 반도체 소자의 제조방법.
  20. 제 16 항에 있어서,
    상기 가열 처리 후에 있어서의 상기 Mg층의 두께를 2nm 이상 45nm 이하로 하는 질화물계 반도체 소자의 제조방법.
  21. 제 15 항에 있어서,
    상기 공정(b)에 있어서, AlxInyGazN(x＋y＋z=1, x≥0, y≥0, z≥0) 반도체의 층을 형성하는 공정을 실행하는 질화물계 반도체 소자의 제조방법.
  22. 제 15 항에 있어서,
    상기 공정(b)를 실행한 후에 있어서, 상기 기판을 제거하는 공정을 포함하는 질화물계 반도체 소자의 제조방법.
  23. 제 14 항 내지 제 22 항 중 어느 한 항에 있어서,
    상기 Mg층 중의 Ga 농도는 상기 Mg층 중의 질소 농도보다 높은 질화물계 반도체 소자의 제조방법.
  24. 제 23 항에 있어서,
    상기 Ga 농도는 상기 질소 농도의 10배 이상인 질화물계 반도체 소자의 제조방법.
  25. Mg에 펄스상의 전자 빔을 조사하는 것에 의해 상기 Mg를 증발시켜, p형 반도체 영역 위에 Mg 박막을 형성한 후에, Pt, Mo, 및 Pd로 이루어지는 군으로부터 선택되는 적어도 1종의 금속으로 이루어지는 금속층을 상기 Mg 박막 위에 형성하고,
    상기 p형 반도체 영역은, m면으로부터 1° 이상의 각도로 경사하고 있는 반도체층이며, 상기 p형 반도체 영역에 있어서의 주면의 법선과 m면의 법선이 형성하는 각도가 1° 이상 5° 이하인, 반도체 디바이스용 전극의 형성 방법.
  26. 제 25 항에 있어서,
    상기 Mg 박막이 형성되는 지지체를 가열하지 않고 상기 Mg 박막을 형성하는 반도체 디바이스용 전극의 형성 방법.
  27. GaN계 반도체로 형성되는 p형 반도체 영역을 가지는 질화물계 반도체 적층 구조와,
    상기 p형 반도체 영역 상에 설치된 전극을 갖추고,
    상기 p형 반도체 영역은, AlxInyGazN(x＋y＋z=1, x≥0, y≥0, z≥0) 반도체로 형성되고,
    상기 p형 반도체 영역은, m면으로부터 1° 이상의 각도로 경사하고 있는 반도체층이고, 상기 p형 반도체 영역에 있어서의 주면의 법선과 m면의 법선이 형성하는 각도가 1° 이상 5° 이하이며,
    상기 전극은, Mg층과 상기 Mg층 위에 형성된 합금층을 포함하고,
    상기 합금층은, Pt, Mo 및 Pd로 이루어지는 군으로부터 선택되는 적어도 1종의 금속과 Mg를 포함한 합금으로 이루어지는, 질화물계 반도체 소자.
  28. GaN계 반도체로 형성되는 p형 반도체 영역을 가지는 질화물계 반도체 적층 구조와,
    상기 p형 반도체 영역 상에 설치된 전극을 갖추고,
    상기 p형 반도체 영역은, AlxInyGazN(x＋y＋z=1, x≥0, y≥0, z≥0) 반도체로 형성되고,
    상기 p형 반도체 영역은, m면으로부터 1° 이상의 각도로 경사하고 있는 반도체층이고, 상기 p형 반도체 영역에 있어서의 주면의 법선과 m면의 법선이 형성하는 각도가 1° 이상 5° 이하이며,
    상기 전극은, 상기 p형 반도체 영역의 상기 주면에 접촉한 Mg층과 상기 Mg층 위에 형성된 금속층을 포함하고,
    상기 금속층은, Au와 비교하여 Mg와 합금을 형성하기 어려운 금속으로 형성되어 있는, 질화물계 반도체 소자.
  29. 제 3 항에 있어서,
    상기 p형 반도체 영역은 GaN인 질화물계 반도체 소자.
  30. 질화물계 반도체 발광 소자와,
    상기 질화물계 반도체 발광 소자로부터 방사된 광의 파장을 변환시키는 형광 물질을 포함하는 파장 변환부를 갖추는 광원으로서,
    상기 질화물계 반도체 발광 소자는,
    GaN계 반도체로 형성되는 p형 반도체 영역을 가지는 질화물계 반도체 적층 구조와,
    상기 p형 반도체 영역 상에 설치된 전극을 갖추고,
    상기 p형 반도체 영역은, AlxInyGazN(x＋y＋z=1, x≥0, y≥0, z≥0) 반도체로 이루어지고,
    상기 p형 반도체 영역은, m면으로부터 1° 이상의 각도로 경사하고 있는 반도체층이고, 상기 p형 반도체 영역에 있어서의 주면의 법선과 m면의 법선이 형성하는 각도가 1° 이상 5° 이하이며,
    상기 전극은, 상기 p형 반도체 영역의 상기 주면에 접촉한 Mg층과 상기 Mg층 위에 형성된 금속층을 포함하고,
    상기 금속층은, Au와 비교하여 Mg와 합금을 형성하기 어려운 금속으로 형성되어 있는, 광원.
  31. 제 13 항에 있어서,
    상기 p형 반도체 영역은 GaN계 반도체로 형성되는 광원.
  32. 제 31 항에 있어서,
    상기 p형 반도체 영역은 GaN인 광원.
  33. 기판을 준비하는 공정(a)과,
    AlxInyGazN(x＋y＋z=1, x≥0, y≥0, z≥0) 반도체로 이루어지고, 상기 반도체의 주면의 법선과 m면의 법선이 형성하는 각도가 1° 이상 5° 이하인 GaN계 반도체로 형성되는 p형 반도체 영역을 가지는 질화물계 반도체 적층 구조를 상기 기판 상에 형성하는 공정(b)과,
    상기 질화물계 반도체 적층 구조의 상기 p형 반도체 영역의 상기 주면 상에 전극을 형성하는 공정(c)을 포함하고,
    상기 공정(c)는,
    상기 p형 반도체 영역의 상기 주면 상에 Mg층을 형성하는 공정과,
    상기 Mg층을 형성한 후에, Au와 비교하여 Mg와 합금을 형성하기 어려운 금속으로 이루어지는 금속층을 형성하는 공정을 포함하는, 질화물계 반도체 소자의 제조방법.
  34. 제 15 항에 있어서,
    상기 p형 반도체 영역은 GaN인 질화물계 반도체 소자의 제조방법.
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