JP4627850B2 - Iii族窒化物半導体の電極形成方法 - Google Patents
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Description
【0002】
【発明の属する技術分野】
本発明は、III族窒化物からなる化合物半導体素子の電極の形成方法に関する。
【0003】
【従来の技術】
InxGayAlzN(ただしx+y+z=1、0≦x、y、z≦1)で表わされるIII族窒化物半導体は大きなエネルギーバンドギャップや高い熱安定性を有し、発光素子や高温デバイスを初めとして様々な応用展開が可能な有望な材料系である。特に発光素子としては、青〜緑の波長域で数cdの光出力を有する発光ダイオード(Light Emitting Diode;LED)が既に実用化されており、同材料系を用いたレーザダイオード(Laser Diode;LD)の実用化も間近である。
【0004】
これらのIII族窒化物系(以下、GaN系と記す)素子を実際の各種機器に搭載して使用する場合には、素子自体が消費する電力、動作する電圧を十分に低くする必要がある。
【0005】
特にGaN系LDの場合、GaN系LEDに比べて電流注入面積が小さく、p型電極部での電圧降下が素子全体の動作電圧に及ぼす影響を無視できない。従ってGaN系LDでは、このp型電極のオーミック化・低抵抗化が素子特性の向上に欠かせない。
【0006】
現在、GaN系素子に対するp型電極としてよく知られている電極構造としてはAu/Ni電極が挙げられる(なお本明細書内では、Au/Niという表記はNi層をAu層よりも先に形成し、Au層が電極の表面側に位置しているものとして統一する)。図1は、発明者らが試作したp型GaN上のAu/Niドット電極の電流−電圧特性を示したものである。
【0007】
図1に特性を示した電極は、図2に示した模式図のような構造で、サファイア基板201上にエピタキシャル成長したp型GaN層202(Mg不純物濃度2×1020cm-3、アクセプタ濃度3×1019cm-3)の表面を有機洗浄及び希釈塩酸にて処理したあと、電子ビーム(EB)真空蒸着装置でNiを15nm、Auを200nm成膜して角型電極203を形成してある。電極の大きさは一辺300μmの正方形、また電極間の間隔は50μmである。さらに、真空雰囲気中にて550℃で10分間熱処理を施し、電極構造を製作した。
【0008】
図1に示したとおり、Au/Ni電極はp型GaN層に対してオーミック特性を示す。また、電極−p型GaN層間の比コンタクト抵抗を測定したところ、5×10-3Ωcm2であった。
【0009】
【発明が解決しようとする課題】
しかしながら、発明者らが上記のAu/Ni電極をp型電極、p型GaN層をコンタクト層として適用したLD素子を製作し、その電気特性を測定したところ、素子内部のエピタキシャル層のシリーズ抵抗や前記の比コンタクト抵抗から予測されるよりもはるかに大きな動作電圧を示す結果が得られた。具体的には、電流を100mA注入時に予想される動作電圧は6〜7V程度であったが、実際に100mAの電流を注入してみると12〜13Vの動作電圧が確認された。
【0010】
動作電圧が予想値と違う原因を探るため、いくつかの解析を試みた。このうち、p型電極近傍に対するEBIC(Electron Beam Induced Current)解析を行ったところ、Au/Ni電極の特性がショットキー性を示していることが明らかになった。p型電極が本来のAu/Ni電極の特性を示さず、ショットキー性になっているために、p型電極部分で異常な電圧降下が生じ、その結果、素子の動作電圧を大きく増加させていたのである。
【0011】
上記のような解析結果を得て、発明者らは更に該LD素子のp型電極がショットキー性を示す起源がどこにあるのかを探るため、エピタキシャル成長やドライエッチング、電極形成などLDの製作プロセスを見直した。その結果、エピタキシャル成長後のGaN系半導体ウェハに電極やメサ構造などの素子構造を作り込む過程において、絶縁膜もしくはエッチングマスクなどの用途に用いられる誘電体膜が、上記のp型電極のショットキー性の起源となっていることを見出した。以下に、発明者らが用いたLD素子製作プロセスを、図18、図19を参照しながら順を追って記す。
【0012】
まず、GaN系LDの基板としてよく用いられるサファイア基板1501を用意し、その上に有機金属気相成長(MOCVD)法により、バッファ層1502、n型クラッド層1503、活性層1504、p型クラッド層1505、p型コンタクト層1506からなるGaN系半導体層構造を結晶成長した。その後、該GaN系半導体層構造表面の全面にわたって、SiO2層1507を成膜した(図18(a))。
【0013】
次に、フォトリソグラフィプロセス及びHFウェットエッチングプロセスによりSiO2層1507の一部を除去し、SiO2層の残した部分をエッチングマスクとして、RIE(Reactive Ion Etching)プロセスにより、前記GaN系半導体層構造をn型クラッド層1503の半ばまで掘り下げ、メサ構造を形成した(図18(b))。
【0014】
続いて、マスクとしたSiO2層1503をHFウェットエッチングにより完全に除去し、改めてSiO2層1508をメサ構造全体の上に形成した。更に、メサ上部及びメサ底部のSiO2層1508の一部をフォトリソグラフィプロセス及びHFウェットエッチングプロセスにより除去し、p型及びn型電極用の開口部を形成した(図19(a))。
【0015】
最後に、該開口部にそれぞれp型電極としてAu/Ni電極1509、n型電極としてAl/Ti電極1510を形成し、LD素子を製作した(図19(b))。
【0016】
上記に示したプロセスにより製作したLD素子は、図19(b)に明らかなように、絶縁基板上に形成されたメサ構造を有し、p型電極の電流注入部はいわゆる電極ストライプ構造を採っている。この形式のLD素子の場合、p型電極のうち電流注入部として機能するストライプ部分と接するp型コンタクト層表面(図19(b)のS部に示す)は、メサ構造形成時のマスク用及び電極の電流注入部形成用として、2度にわたってSiO2層により被覆されることになる(よって以下の文中では、上記プロセスを便宜的に2回被覆プロセスと記す)。
【0017】
さらに、発明者らは以下の検証実験を行った。図3には、図2に示した構造のAu/Niドット電極と同構造の電極をp型GaN層上に形成する前に、SiO2による被覆を1回及び2回実施した場合の電流−電圧特性を、それぞれ一点鎖線及び点線で示してある。なお図3には、比較のために図1にも示した事前にSiO2被覆していないAu/Ni電極の特性も同時に示している。
【0018】
図3に示したように、電極形成前にSiO2でp型GaN表面を2回被覆した場合の特性はオーミック性が損なわれ、電流−電圧特性が著しく劣化している。
SiO2被覆を1回に減らしても、やはり被覆しない場合と比べて特性の劣化とオーミック性の喪失がみられる。
【0019】
この検証実験の結果から、上記のLD素子製作プロセスにおけるp型電極のショットキー性は、2度にわたるSiO2のp型コンタクト層表面への被覆がもたらしたものであることことを明らかになった。
【0020】
上記の例では、すでに述べたようにサファイア基板上の電極ストライプLD素子についてプロセスを記したが、LD素子の素子の別の形式として、GaN基板上のLD素子を製作する場合、上記のプロセスで示したメサ構造の形成は不要だが電流注入部の形成時にはSiO2による被覆がプロセス上生じる。また、さらに別の素子の形式として、単純な電極ストライプ構造ではなくいわゆるリッジストライプ構造を有するLD素子を製作する場合には、リッジ部分を形成するドライエッチングプロセスにおいて、p型コンタクト層表面をSiO2などのマスクにより保護してエッチングを行う手法がよく用いられる。
【0021】
このように、III族窒化物半導体LD素子の製作プロセスにおいて、SiO2をはじめとする各種の誘電体膜を電極部分の一部を構成する絶縁層や、ドライエッチング時のエッチングマスクとして利用することはごく一般的に行われている。にも関わらず、誘電体膜をプロセス内で使用することが素子の特性に及ぼす影響や、またその影響を回避する手段等については従来論じられることがなかった。しかし、先に述べたようにGaN系LDにおいてp型電極部分の電圧降下が素子全体の動作電圧に占める割合は大きく、プロセスの違いにより図3に示したほどの特性差がp型電極部分に生じると、素子特性に与える影響は非常に大きい。よって、誘電体膜のプロセス内で使用する際にその影響を回避あるいは低減する手法を規定することは重要である。
【0022】
【課題を解決するための手段】
上記の問題点を鑑みると、p型電極異常を解決するには、素子製作プロセスにおいてp型電極形成前のSiO2誘電体によるp型GaN表面への被覆を行わないようにすれば良いのである。メサエッチ時にはレジストなどをマスク材料として用いたり、電極ストライプ形成時にウェットエッチングではなくリフトオフ法を用いるなど、代替のプロセスを適用することによってSiO2膜の被覆を回避することで、本発明が課題とすることが解決される。具体的には以下のような方法を用いる。
【0023】
本発明のIII族窒化物半導体の電極形成方法は、p型III族窒化物半導体の表面に接するPdからなる接触金属層をその少なくとも一部に含む電極を前記p型III族窒化物半導体の表面上に形成する方法であって、前記p型III族窒化物半導体の表面のうち前記接触金属層の形成箇所にフォトレジストを形成する工程と、前記フォトレジストの表面および前記p型III族窒化物半導体の表面を覆うように、SiO 2 からなる誘電体膜を形成する工程と、前記誘電体膜を形成する工程の後に、前記誘電体膜の表面上にMoを含む積層金属層を形成する工程と、前記フォトレジスト上の前記誘電体膜の一部を前記フォトレジストのリフトオフにより前記フォトレジストとともに除去することによって前記p型III族窒化物半導体の表面を露出させる工程と、前記p型III族窒化物半導体の露出表面に前記接触金属層を形成する工程と、を含み、前記p型III族窒化物半導体の表面を露出させる工程において、前記積層金属層の一部が前記誘電体膜とともに除去され、前記p型III族窒化物半導体の表面のうち前記接触金属層の形成箇所が、前記誘電体膜に接することなく前記電極を形成することを特徴とする。
【0024】
また、本発明のIII族窒化物半導体の電極形成方法は、前記フォトレジストを形成する工程の後に、前記フォトレジストをマスクとして前記p型III族窒化物半導体の一部を除去することによって、リッジを形成する工程を含むことを特徴とする。
【0026】
本発明のIII族窒化物半導体の電極形成方法は、前記接触金属層の形成箇所以外の前記p型III族窒化物半導体の表面部分を少なくとも除去することによって、前記接触金属層の形成箇所を頂部とするリッジを形成する工程を含むことを特徴とする。
【0028】
本発明のIII族窒化物半導体の電極形成方法は、p型III族窒化物半導体の表面に接するPdからなる接触金属層をその少なくとも一部に含む電極を前記p型III族窒化物半導体の表面上に形成する方法であって、前記p型III族窒化物半導体の表面上に第1のフォトレジストを形成する工程と、前記第1のフォトレジストをマスクとして前記p型III族窒化物半導体の一部を除去することによって、リッジを形成する工程と、前記リッジの頂部の前記接触金属層の形成箇所に第2のフォトレジストを形成する工程と、少なくとも前記第2のフォトレジストを覆うように、SiO 2 からなる誘電体膜を形成する工程と、前記誘電体膜を形成する工程の後に、前記誘電体膜の表面上にMoを含む積層金属層を形成する工程と、前記第2のフォトレジスト上の前記誘電体膜の一部を前記第2のフォトレジストのリフトオフにより前記第2のフォトレジストとともに除去することによって前記p型III族窒化物半導体の表面を露出させる工程と、前記p型III族窒化物半導体の露出表面に前記接触金属層を形成する工程と、を含み、前記p型III族窒化物半導体の表面を露出させる工程において、前記積層金属層の一部が前記誘電体膜とともに除去され、前記p型III族窒化物半導体の表面のうち前記接触金属層の形成箇所が、前記誘電体膜に接することなく前記電極を形成することを特徴とする。また、本発明のIII族窒化物半導体の電極形成方法は、p型III族窒化物半導体の表面に接するPdからなる接触金属層をその少なくとも一部に含む電極を前記p型III族窒化物半導体の表面上に形成する方法であって、前記p型III族窒化物半導体の表面上にフォトレジストを形成する工程と、前記フォトレジストをマスクとして前記p型III族窒化物半導体の一部を除去することによってリッジを形成する工程と、少なくとも前記フォトレジストを覆うように、SiO 2 からなる誘電体膜を形成する工程と、前記フォトレジスト上の前記誘電体膜の一部を前記フォトレジストのリフトオフにより前記フォトレジストとともに除去することによって前記p型III族窒化物半導体の表面を露出させる工程と、前記p型III族窒化物半導体の露出表面に前記接触金属層を形成する工程と、を含み、前記p型III族窒化物半導体の表面のうち前記接触金属層の形成箇所が、前記誘電体膜に接することなく前記電極を形成することを特徴とする。また、本発明のIII族窒化物半導体の電極形成方法は、前記誘電体膜を形成する工程の後に、前記誘電体膜の表面上にMoを含む積層金属層を形成する工程を含み、前記p型III族窒化物半導体の表面を露出させる工程において、前記積層金属層の一部が前記誘電体膜とともに除去されることを特徴とする。
【0030】
本発明のIII族窒化物半導体の電極形成方法は、前記p型III族窒化物半導体は、Mgをドーパントとして含有するAlGaInNであることを特徴とする。
【0031】
本発明のIII族窒化物半導体の電極形成方法は、前記積層金属層が、Mo層、またはMo層とAu層との積層体であることを特徴とする。
【0035】
なお、図3で示したSiO2被覆を1回もしくは2回施した後に形成されたp型電極とp型コンタクト層の界面に対し、SIMS(二次イオン質量分析装置)やAES(オージェ電子分光分析装置)による解析を試みたが、誘電体が残留している痕跡は見られなかった。図3で示した電極のショットキー性は、SiO2のエッチング不足によるp型GaN表面への残留が原因というわけではないと思われる。むしろ、SiO2の被覆によりp型GaN表面が何らかの変成を起こした可能性がるものと考えられる。
【0036】
また、上記の例ではp型コンタクト層表面を被覆する材料としてSiO2のみを取り上げているが、前述のp型電極特性異常はSiO2に限らず、他の誘電体を用いても発生する。発明者らはSiO2の他に、Al2O3、TiO2、SiN、AlN、SiOx、SiON、ZrO2などを含む酸化物あるいは窒化物誘電体で、上記と同様のp型電極特性異常が発生することを確認した。
【0037】
また、上記の例ではp型電極としてAu/Ni電極を用いているが、前述のp型電極特性異常はp型コンタクト層に接する側の金属がNiの場合だけでなく、他の金属からなる場合でも発生する。発明者らはAu/Ni電極の他に、Au/Pd電極やAu/Pt電極、Au/Co電極などで、上記と同様にp型電極の特性に異常を来たすことを確認した。
【0038】
また、p型コンタクト層の材質は、GaN系半導体素子のp型コンタクト層としてよく用いられるp型GaNのほかに、AlGaNやInGaN、AlInGaNを用いても、前述のp型電極特性異常が発生することが確認できた。
【0039】
【発明の実施の形態】
以下に示す各実施例は、前記の2回被覆プロセスを手直しし、LD素子の特性改善を図るために実施した各種のLD素子製作プロセスである。なお、各実施例において製作したLD素子のp型電極における電流注入部の大きさは、特性の比較のため、すべて幅10μm、長さ500μmの長方形に統一した。
(参考例1)図4及び5は、本発明の第1の実施例に係るGaN系LD素子の断面構造を、製作プロセスを追って模式的に示したものである。
【0040】
最初に、サファイア基板401上に、GaNバッファ層402、n型AlGaNクラッド層403、MQW(多重量子井戸構造)活性層404、p型AlGaNクラッド層405、p型GaNコンタクト層406をMOCVD法により順次エピタキシャル成長し、GaN系半導体積層構造を製作する。続いて該積層構造上にフォトレジストによるドライエッチングマスク407を形成した後、該マスク407で被覆されていない部分を、RIEによりn型クラッド層403の半ばまで掘り下げ、メサ構造を形成する。(図4(a))。
【0041】
次に、マスク407を完全に除去した後、メサ上部にフォトレジストによるストライプパターン408を形成する。さらに、その上からメサ構造全面にわたってSiO2層409を成膜する(図4(b))。
【0042】
次に、ストライプパターン408及びその直上に形成されたSiO2層409の一部をリフトオフプロセスにより除去し、続いてメサ構造の底部に位置するSiO2層409の一部をフォトリソグラフィプロセス及びHFウェットエッチングプロセスにより除去し、SiO2層408に開口部を設ける(図5(a))。なおこの際、リフトオフプロセス特有の現象として、開口部端のSiO2が若干捲れ上がる場合があるが、素子の特性には特に影響は与えないので問題にしなくてよい。
【0043】
最後に、開口部を形成するために形成したフォトレジストマスク410を除去した後、メサ上部及びメサ底部のSiO2開口部にそれぞれp型電極としてAu/Ni電極411、n型電極としてAl/Ti電極412を形成し、LD素子を完成する(図5(b))
本実施例のプロセスでは、先に示した2回被覆プロセスから、メサ構造形成のためのRIEマスクとして使用する材料をSiO2からフォトレジストに変更し、また電流注入用のストライプ部を形成するためにフォトレジストをリフトオフする工程を採用している。このようなプロセスを実施することにより、p型電極のうち電流注入部にあたる部分のp型GaNコンタクト層表面へのSiO2被覆の履歴を、まったく無くすことができる。
【0044】
本実施例の製作プロセスにより製作されたLD素子と、前記の2回被覆プロセスによるLD素子の動作電圧を比較したところ、注入電流100mAの時それぞれ6.5Vと12Vとなった。これは、本実施例のLD素子製作プロセスの効果が明確に現れた結果であり、p型電極の電流注入部にSiO2被覆の履歴を付けないことがLD素子の動作電圧低減に非常に有効であることを示すものである。
(参考例2)本発明の第2の実施例は、第1の実施例で示したようなp型電極の電流注入部へのSiO2被覆履歴がないLD素子を、第1の実施例とは異なるプロセスで実現したものである。
【0045】
図6及び図7に、本発明の第2の実施例に係るGaN系LD素子の断面構造を、製作プロセスを追って模式的に示す。
【0046】
最初に、サファイア基板601上に、GaNバッファ層602、n型AlGaNクラッド層603、MQW活性層604、p型AlGaNクラッド層605、p型GaNコンタクト層606をMOCVD法により順次エピタキシャル成長し、GaN系半導体積層構造を製作する。続いて、該半導体積層構造の上から全面にわたり、Ni層607、Au層608を成膜する(図6(a))。
【0047】
次に、Ni層607、Au層608を電流注入部を残して王水、希硝酸にてウェットエッチした後、フォトレジストによるドライエッチングマスク609を形成し、該マスク609で被覆されていない部分を、RIEによりn型クラッド層603の半ばまで掘り下げ、メサ構造を形成する(図6(b))。
【0048】
メサ構造形成後、マスク609を完全に除去し、改めてフォトリソグラフィプロセスにより、メサ底部に開口部を有するフォトレジストパターン610を形成する(図7(a))。
【0049】
最後に、メサ構造上面から全面にわたってTi層611、Al層612を順次成膜した後、フォトレジストパターン610をリフトオフしてAi/Ti電極を形成し、LD素子を完成する(図7(b))。
【0050】
本実施例で示したプロセスでは、第1の実施例と異なり、p型電極のうち電流注入部にあたる部分の形成には、フォトレジストによるリフトオフではなく、電極の直接成膜及び電極エッチングという工程を使用している。しかし、該部分のSiO2による被覆が無いという点では共通しており、製作したLD素子の特性に関しても、100mA通電時に6.7Vと、第1の実施例とほぼ同様の電流−電圧特性が得られた。
【0051】
なお、本実施例においては、p型電極の電流注入部の形成方法として酸によるウェットエッチングを用いたが、電流注入部の形成方法としてはこれに限らず、フォトレジストによるリフトオフ法を用いても良い。
【0052】
すなわち、図8に基づいて説明すると、上記の実施例2と同様にサファイア基板601上に、GaNバッファ層602、n型AlGaNクラッド層603、MQW活性層604、p型AlGaNクラッド層605、p型GaNコンタクト層606をMOCVD法により順次エピタキシャル成長し、p型GaNコンタクト層606上面に、開口部を有するフォトレジストパターン613を形成する。その後、前記開口部を含む全面にNi層607、Au層608を成膜する(図8(a))。
【0053】
次に、フォトレジストパターン613と、Ni層607、Au層608のうちフォトレジストパターン613上に形成された分をリフトオフすることで、ストライプ状のp型電極部が形成される(図8(b))。
【0054】
このようにしてp型電極部を形成した場合には、電極部の構造は上記の第2の実施例とほぼ同じとなるが、電極の形成前にp型GaNコンタクト層表面をフォトレジストが一回被覆するため、厳密には第2の実施例とはプロセスが異なる。しかしながら、SiO2による被覆とは異なり、フォトレジストによる被覆は、電極の特性になんら影響を与えないので、製作したLD素子の特性は、第2の実施例によるLD素子と概略同じ特性を示す。(参考例3)図9及び図10には、本発明の第3の実施例に係るGaN系LD素子の断面構造を、プロセスを追って模式的に示す。
【0055】
最初に、サファイア基板801上に、GaNバッファ層802、n型AlGaNクラッド層803、MQW活性層804、p型AlGaNクラッド層805、p型GaNコンタクト層806をMOCVD法により順次エピタキシャル成長し、GaN系半導体積層構造を製作する。続いて該積層構造上にフォトレジストによるドライエッチングマスク807を形成した後、該マスク807で被覆されていない部分を、RIEによりn型クラッド層803の半ばまで掘り下げ、メサ構造を形成する。(図9(a))。
【0056】
次に、マスク807を完全に除去した後、メサ上部にフォトレジストによるストライプパターン808を形成する。さらに、その上からメサ構造全面にわたってSiO2層809、Mo層810、Au層811を成膜する(図9(b))。
【0057】
次に、ストライプパターン808及びその直上に形成されたSiO2層809、Mo層810、Au層811の一部をリフトオフプロセスにより除去し、続いてメサ構造の底部に位置するSiO2層809、Mo層810、Au層811の一部をフォトリソグラフィプロセス及びウェットエッチングプロセスにより除去し、SiO2層809に開口部を設ける(図10(a))。なおこの際、リフトオフプロセス特有の現象として、開口部端のSiO2が若干捲れ上がる場合があるが、素子の特性には特に影響は与えないので問題にしなくてよい。
【0058】
最後に、開口部を形成するために形成したフォトレジストマスクを除去した後、メサ上部及びメサ底部のSiO2開口部にそれぞれp型電極としてAu/Pd電極812、n型電極としてAl/Ti電極813を形成し、LD素子を完成する(図10(b))
本実施例のプロセスでは、第1及び第2の実施例と同様に、p型電極のうち電流注入部になる部分のp型GaNコンタクト層表面へのSiO2被覆履歴をまったく無くすることで、電極部分での良好なオーミック性が達成されている。
【0059】
なお、本実施例の製作プロセスにより製作されたLD素子の注入電流100mAの時の動作電圧は5.5Vとなり、第1及び第2の実施例と比較して大幅に低くなった。これはp型電極をAu/Ni電極からAu/Pd電極に変更したことの効果が現れた結果であって、Au/Pd電極はAu/Ni電極と比較して、より低抵抗なオーミック電極をもたらすためである。
【0060】
また、本実施例においては、SiO2層809の上に、Mo層810及びAu層811を成膜しているが、これもまた本実施例がp電極としてAu/Pd電極を採用している故である。図10(b)に示したAu/Pd電極のうち、電流注入部を除いた部分はPdとAu/Mo/SiO2積層部が接している。第1及び第2の実施例と同じようにMo層810、Au層811を成膜しなければ、Pd層はSiO2層と直接接触することになる。しかしながら、Pdは本質的にSiO2との密着性が極めて弱いという性質を有しているため、Pd層がSiO2層と直接接触するように形成するとp型電極が剥がれてしまう。これを避けるため、本実施例ではSiO2と密着性の良好なMo層をスペーサ層として用いている。
【0061】
本実施例の製作プロセスは、また、次に述べるように、SiO2とPd層と直接接触する領域が、極めて少なく、事実上p電極が剥がれる事がない構造を、簡便に製作できるという効果も有している。
【0062】
即ち、本実施例の製作プロセスに依らずに、例えば、SiO2層に開口部を設けてから、該開口部をフォトレジスト等でマスキングした後にMo層を形成し、その後リフトオフプロセスより、該開口部上のMo層を除去する場合は、該開口部上のみに正確にフォトレジストマスクを形成する事が必要であるが、実際には、形成するマスクの位置、幅には、0.1〜0.5μm程度のばらつきが生じることが不可避であり、このようなフォトレジストマスクの形成は非常に困難である。また、SiO2層、Mo層、Au層を形成してから、Au層上に開口部を有するフォトレジストマスクを形成し、ウェットエッチングにより、AuやMoに開口部を設ける場合では、サイドエッチングの影響で、所望の開口部幅よりも、実際にエッチングされるAuやMoの領域の幅が大きくなってしまい、かつその幅の制御が非常に困難であるため、やはり、本実施例による製作プロセスの場合の様に、該開口部以外のSiO2層上を、完全にMo層、Au層で覆う構造の形成は困難である。
【0063】
これに対し、本実施例の製作プロセスにおいては、SiO2膜809に、p型電極のうちの電流注入部となる開口部を形成するにあたって、ストラプパターン808上に、SiO2膜809、Mo層810、Au層811を形成してから、ストラプパターン808、SiO2膜809、Mo層810、Au層811をリフトオフプロセスにより、同時に除去している。このため、該開口部には、Mo層810、Au層811が全く被っておらず、逆に、該開口部以外のSiO2層上は、完全にMo層810、Au層811で覆われている。このため、上にPd層を形成してやる際に、SiO2とPd層と直接接触するのは、開口部でSiO2の断面が露出している極めて微小な領域に限られ、事実上、p電極が剥がれる事はない。
【0064】
また、Au層811の役割は、Mo層積層後のリフトオフプロセスやフォトリソグラフィプロセスの間、Mo層810の表面を保護することにある。
【0065】
また、本実施例のLD素子を形成する過程においては、上記のようにp型電極のストライプ状の電流注入部を形成する手法として、第1の実施例と同様にSiO2層のリフトオフプロセスを用いているが、第2の実施例に記載したプロセスと同様にp型電極のウェットエッチングを用いて形成しても、本実施例とほぼ同等の特性を有する素子を得ることができ、なんら問題はない。なお、p型電極の形成手法としてウェットエッチングプロセスを用いる場合には、上記のうちSiO2層809を成膜する必要がないので、Mo層810、Au層811も不要であることは言うまでもない。
(参考例4)図11、図12及び図13には、本発明の第4の実施例に係るGaN系LD素子の断面構造を、プロセスを追って模式的に示す。
【0066】
最初に、サファイア基板1001上に、GaNバッファ層1002、n型AlGaNクラッド層1003、MQW活性層1004、p型AlGaNクラッド層1005、p型GaNコンタクト層1006をMOCVD法により順次エピタキシャル成長し、GaN系半導体積層構造1000を製作する。続いて該コンタクト層1006表面の一部に、フォトレジストによるエッチングマスクパターン1007を形成した後、該マスクパターン1007で被覆されていない部分を、RIEによりp型クラッド層1005の半ばまで掘り下げ、リッジ構造を形成する。(図11(a))。
【0067】
続いて、マスクパターン1007を完全に除去した後、該リッジ構造を含む半導体積層構造1000の上面の一部に、フォトレジストによるドライエッチングマスク1008を形成した後、該マスク1008で被覆されていない部分を、RIEによりn型クラッド層1003の半ばまで掘り下げ、メサ構造を形成する。
(図11(b))。
【0068】
次に、マスク1008を完全に除去し、リッジ上部にフォトレジストによるストライプパターン1009を形成する。さらに、その上からメサ構造全面にわたってSiO2層1010、Mo層1011、Au層1012を成膜する(図12(a))。
【0069】
次に、ストライプパターン1009及びその直上に形成されたSiO2層1010、Mo層1011、Au層1012の一部をリフトオフプロセスにより除去し、続いてメサ構造の底部に位置するSiO2層1010、Mo層1011、Au層1012の一部をフォトリソグラフィプロセス及びウェットエッチングプロセスにより除去し、SiO2層1010に開口部を設ける(図12(b))。なおこの際、リフトオフプロセス特有の現象として、開口部端のSiO2が若干捲れ上がる場合があるが、素子の特性には特に影響は与えないので問題にしなくてよい。
【0070】
最後に、開口部を形成するために形成したフォトレジストマスクを除去した後、メサ上部及びメサ底部のSiO2開口部にそれぞれp型電極としてAu/Pd電極1013、n型電極としてAl/Ti電極1014を形成し、LD素子を完成する(図13)。
【0071】
本実施例のプロセスでは、第1〜第3の実施例と同様に、p型電極のうち電流注入部になる部分のp型GaNコンタクト層表面へのSiO2被覆履歴をまったく無くすることで、電極部分での良好なオーミック性が達成されている。
【0072】
なお、本実施例のLD素子はリッジ構造を採っており、同種のp型電極を有する第3の実施例と比較して電流−電圧特性が改善されている。このため、注入電流100mAの時の動作電圧は5.3Vとなり、第3の実施例よりも更に低くなった。
【0073】
また、本実施例のLD素子を形成する過程においては、上記のようにp型電極のストライプ状の電流注入部を形成する手法として、第1の実施例と同様にSiO2層のリフトオフプロセスを用いているが、第2の実施例に記載したプロセスと同様にp型電極のウェットエッチングを用いて形成しても、本実施例とほぼ同等の特性を有する素子を得ることができ、なんら問題はない。なお、p型電極の形成手法としてウェットエッチングプロセスを用いる場合には、上記のうちSiO2層1010を成膜する必要がないので、Mo層1011、Au層1012も不要であることは言うまでもない。
【0074】
また、本実施例におけるp型電極としては、第3の実施例と同様にAu/Pd電極を用いているが、第1及び第2の実施例と同様にAu/Ni電極を用いても、本発明の素子製作プロセスの特徴が損なわれるものではない。この場合、素子への注入電流が100mAの時の動作電圧は6.5Vとなる。
(実施例5)
図14及び図15には、本発明の第5の実施例に係るGaN系LD素子の断面構造を、プロセスを追って模式的に示す。
【0075】
最初に、n型GaN基板1301上に、n型GaNバッファ層1302、n型AlGaNクラッド層1303、MQW活性層1304、p型AlGaNクラッド層1305、p型GaNコンタクト層1306をMOCVD法により順次エピタキシャル成長し、GaN系半導体積層構造1300を製作する。続いて該コンタクト層1306表面の一部に、フォトレジストによるエッチングマスクパターン1307を形成した後、該マスクパターン1307で被覆されていない部分を、RIEによりp型クラッド層1305の半ばまで掘り下げ、リッジ構造を形成する。(図14(a))。
【0076】
次に、マスクパターン1307を完全に除去した後、リッジ上部にフォトレジストによるストライプ状の電流注入パターン1308を形成する。さらに、その上からリッジ構造全面にわたってSiO2層1309、Mo層1310、Au層1311を成膜する(図14(b))。
【0077】
最後に、ストライプパターン1308及びその直上に形成されたSiO2層1309、Mo層1310、Au層1311の一部をリフトオフプロセスにより除去し、リッジ構造上面にp型電極の電流注入部となる開口部を形成する。なおこの際、リフトオフプロセス特有の現象として、開口部端のSiO2が若干捲れ上がる場合があるが、素子の特性には特に影響は与えないので問題にしなくてよい。
【0078】
その後、該開口部を含むリッジ上面及び基板1301裏面にそれぞれp型電極としてAu/Pd電極1312、n型電極としてAl/Ti電極1313を形成し、LD素子を完成する(図15)。
【0079】
本実施例のプロセスでは、第1〜第4の実施例とは異なり、LD素子の基板として絶縁性のサファイアではなく、導電性のGaN基板を用いている。このため、n型電極を基板裏面より直接取ることが可能で、第1〜第4の実施例で必要であったRIEによるメサ構造の形成が不要になっている。
【0080】
本実施例においても、第3及び第4の実施例と同様、p型電極としてAu/Pd電極を用いているが、素子構造としてリッジ構造をとっており、またGaN基板を使用することで基板とその上のエピタキシャル層の格子不整合及び格子欠陥の発生が抑止され、その結果として第4の実施例よりもさらに電流−電圧特性が改善されている。そのため注入電流100mAの時の動作電圧は5.1Vとなり、第4の実施例と比較して低くなった。
【0081】
また、本実施例のLD素子を形成する過程においては、上記のようにp型電極のストライプ状の電流注入部を形成する手法として、第1の実施例と同様にSiO2層のリフトオフプロセスを用いているが、第2の実施例に記載したプロセスと同様にp型電極のウェットエッチングを用いて形成しても、本実施例とほぼ同等の特性を有する素子を得ることができ、なんら問題はない。なお、p型電極の形成手法としてウェットエッチングプロセスを用いる場合には、上記のうちSiO2層1309を成膜する必要がないので、Mo層1310、Au層1311も不要であることは言うまでもない。
【0082】
また、本実施例におけるp型電極としては、第3及び第4の実施例と同様にAu/Pd電極を用いているが、第1及び第2の実施例と同様にAu/Ni電極を用いても、本発明の素子製作プロセスの特徴が損なわれるものではない。この場合、素子への注入電流が100mAの時の動作電圧は6.3Vとなる。
【0083】
また、本実施例のLD素子は第4の実施例と同様にリッジ構造を有しているが、第3の実施例のようにリッジ構造を有していない場合でも、本発明の素子製作プロセスの特徴が損なわれるものではない。但しこの場合、リッジ構造によるp型電極直下部での電流狭窄効果は失われるため、LD素子の特性は本実施例のLD素子よりも若干悪くなり、素子への注入電流が100mAの時の動作電圧は6.5Vとなる。
【0084】
なお、GaN基板の面方位に関しては、GaN基板の{0001}面、{1−100}面、{11−20}面、{1−101}面、{11−22}面、{01−12}面を用いることが好ましい。また、各面方位から±2度程度の面ずれが生じても、素子特性にはほとんど影響を及ぼさないことが確認できた。
【0085】
(実施例6)
図16と図17には、本発明の第6の実施例に係るGaN系LD素子の断面構造を、模式的に示す。本実施例は、先述の、本発明の第1の実施例に、本発明の第4の実施例で用いた、リッジストライプ形成プロセスを組み合わせたものである。
【0086】
最初に、サファイア基板1401上に、GaNバッファ層1402、n型AlGaNクラッド層1403、MQW活性層1404、p型AlGaNクラッド層1405、p型GaNコンタクト層1406を、MOCVD法により順次エピタキシャル成長し、GaN系半導体積層構造を製作する。続いて、該積層構造上にフォトレジストストライプパターン1408を形成した後、該マスクで被覆されていない部分を、RIEによりp型AlGaNクラッド層1405の半ばまで掘り下げ、リッジ構造を形成する。(図16(a))
次に、マスクを残したまま、SiO2層1409、Mo層1411、Au層1412を成膜する。次に、前記フォトレジストストライプパターン1408、及びその直上に形成されたSiO2層1409、Mo層1411、Au層1412の一部を、リフトオフプロセスにより除去し、SiO2層1409に開口部を設ける。(図16(b))
次に、該SiO2層1409の開口部とその近傍のAu層1412上に、p型電極としてAu/Pd電極1413を形成する。続いて、該Au/Pd電極1413およびその近傍のAu層1412上に、フォトレジストによるドライエッチングマスク1407を形成した後、まず、王水によるウェットエッチングにより、該マスクで被覆されていない部分のAu層1412を除去し、その後、RIEにより、Mo層1411、及びSiO2層1409を除去し、更にRIEにより、GaN系半導体積層構造をn型AlGaNクラッド層1403の半ばまで掘り下げ、メサ構造を形成する。(図17(a))
最後に、RIEにより露出したn型AlGaNクラッド層1403の表面に、n型電極としてAl/Ti電極1410を形成し、LD素子を完成する。(図17(b))
本実施例のプロセスでは、第4の実施例と同様にリッジ構造を有しているが、第4の実施例の場合と異なり、リッジ形成後に、ドライエッチングマスクを除去する事なくSiO2層を被覆し、リフトオフによりp型GaNコンタクト層上のドライエッチングマスク及びSiO2層を除去する。このため、工程数が減り、より簡便に素子化する事ができる。また、p型電極をリッジ上面に形成するためのフォトレジストによるストライプパターンを形成する必要がないので、リッジ上面に該ストライプパターンをアライメントする際の位置、線幅のばらつきに起因する特性のばらつきも、全くない。
【0087】
上記の6つの実施例では、p型コンタクト層に接触する金属としてNi、Pdを示したが、発明者らの検討によれば、他にもPt、Ru、Rh、Os、Ir、Co、Crといった金属で、本明細書で示したような誘電体膜被覆の影響があることが分かった。従ってこれらの金属をGaN系半導体素子のp型電極として用いる場合、本発明の製作プロセスを実施することで、電極部分での電圧降下の低減に大きく寄与する。
【0088】
また上記の6つの実施例では、p型コンタクト層としてp型GaNを用いて説明したが、発明者らの検討によれば、本発明の効果はGaNに限定されず、InxGayAlzN(ただしx+y+z=1、0≦x、y、z≦1)なる組成を満たし、Mgをドーパントとするコンタクト層であれば、有効であることが分かった。
【0089】
また、上記の6つの実施例では、素子製作プロセスでp型電極の電流注入部が被覆を避けなければならない誘電体膜としてSiO2膜を対象としたが、発明者らの検討によれば、SiO2に限らず、Al2O3,TiO2,SiN,AlN,SiOx,SiON,ZrO2のいずれかを含む酸化物あるいは窒化物誘電体による被覆に関しても、電流−電圧特性への影響が確認された。よってSiO2以外のこれらの誘電体に関しても、上記に示したようなp型電極の電流注入部への被覆を回避する製作プロセスは非常に有益である。
【0090】
また、上記の6つの実施例では、LD素子の基板としてサファイア基板及びn型GaN基板を用いているが、いずれの基板を用いる場合でも、本発明の特徴であるp型電極の電流注入部に対し電極を形成する前の誘電体被覆を回避する素子製作プロセスが有効であることは、既に示した通りである。従って、上記の5つの実施例においてサファイア基板をn型GaN基板に置き換えても、あるいは逆にn型GaN基板をサファイア基板に置き換えても、素子構造や電流−電圧特性に違いはあるが、本発明の素子製作プロセスによるp型電極の低抵抗化は確実に達成される。
【0091】
また、上記の実施例1〜4及び6では、n型電極を、n型AlGaNクラッド層の上に設けているが、n型GaNバッファ層とn型AlGaNクラッド層の間にn型コンタクト層が挿入された構造とし、n型電極をn型コンタクト層の上に設けても、何ら問題はない。
【0092】
また、実施例3、4、5、及び6に於いては、SiO2との密着性が良好なスペーサ層として、Moを用いているが、Al、Mg、W、Ni、Fe、Cr、Ta、V、Zr、Tiなどを少なくとも一種類用いても、同様の効果が得られる。
【0093】
【発明の効果】
本発明によれば、LDをはじめとするGaN系半導体素子において、p型電極の電流注入部と接するGaNコンタクト層表面を、電極金属の形成前に誘電体膜で被覆しないことにより、電極部での電流−電圧特性を良好に保ち、その結果として素子の動作電圧が大幅に低減される。
【図面の簡単な説明】
【図1】p型GaNに対するAu/Ni電極の、電流−電圧特性を示す模式図である。
【図2】第1図に特性を示した電極構造の、概観を示す斜視図である。
【図3】電極の形成前のp型GaNコンタクト層表面へのSiO2膜被覆回数を変化させた場合の、各Au/Ni電極の電流−電圧特性を示す模式図である。
【図4】本発明の第1の実施例のLD素子製作プロセスを、LD素子断面構造により順を追って示した模式図である。
【図5】本発明の第1の実施例のLD素子製作プロセスを、LD素子断面構造により順を追って示した模式図である。
【図6】本発明の第2の実施例のLD素子製作プロセスを、LD素子断面構造により順を追って示した模式図である。
【図7】本発明の第2の実施例のLD素子製作プロセスを、LD素子断面構造により順を追って示した模式図である。
【図8】本発明の第2の実施例の変形例である。
【図9】本発明の第3の実施例のLD素子製作プロセスを、LD素子断面構造により順を追って示した模式図である。
【図10】本発明の第3の実施例のLD素子製作プロセスを、LD素子断面構造により順を追って示した模式図である。
【図11】本発明の第4の実施例のLD素子製作プロセスを、LD素子断面構造により順を追って示した模式図である。
【図12】本発明の第4の実施例のLD素子製作プロセスを、LD素子断面構造により順を追って示した模式図である。
【図13】本発明の第4の実施例のLD素子製作プロセスを、LD素子断面構造により順を追って示した模式図である。
【図14】本発明の第5の実施例のLD素子製作プロセスを、LD素子断面構造により順を追って示した模式図である。
【図15】本発明の第5の実施例のLD素子製作プロセスを、LD素子断面構造により順を追って示した模式図である。
【図16】本発明の第6の実施例のLD素子作成プロセスを、LD素子断面構造により順を追って示した模式図である。
【図17】本発明の第6の実施例のLD素子作成プロセスを、LD素子断面構造により順を追って示した模式図である。
【図18】本発明に対する従来例のLD素子製作プロセスを、LD素子断面構造により順を追って示した模式図である。
【図19】本発明に対する従来例のLD素子製作プロセスを、LD素子断面構造により順を追って示した模式図である。
【符号の説明】
201…サファイア基板
202…p型GaN層
203…Au/Ni電極
401、601、801、1001、1401、1501…サファイア基板
402、602、802、1002、1402、1502…GaNバッファ層
403、603、803、1003、1403、1303、1503…n型AlGaNクラッド層
404、604、804、1004、1304、1404、1504…MQW活性層
405、605、805、1005、1305、1405、1505…p型AlGaNクラッド層
406、606、806、1006、1306、1406、1506…p型GaNコンタクト層
407、807、1008、1407…ドライエッチングマスク
408、808、1009、1408…フォトレジストストライプパターン
409、809、1010、1409…SiO2層
410…フォトレジストマスク
411…Au/Ni電極
412、813、1014、1313、1410、1510…Al/Ti電極
607…Ni層
608…Au層
609…ドライエッチングマスク
610、613…フォトレジストパターン
611…Ti層
612…Al層
810、1011、1411…Mo層
811、1012、1412…Au層
812、1013、1312、1413…Au/Pd電極
1007…リッジ構造形成用ドライエッチングマスク
1301…n型GaN基板
1302…n型GaNバッファ層
1307…ドライエッチングマスク
1308…ストライプ状電流注入パターン
1309…SiO2層
1310…Mo層
1311…Au層
1507…SiO2層
1508…SiO2層
1509…Au/Ni電極
Claims (8)
- p型III族窒化物半導体の表面に接するPdからなる接触金属層をその少なくとも一部に含む電極を前記p型III族窒化物半導体の表面上に形成する方法であって、
前記p型III族窒化物半導体の表面のうち前記接触金属層の形成箇所にフォトレジストを形成する工程と、
前記フォトレジストの表面および前記p型III族窒化物半導体の表面を覆うように、SiO 2 からなる誘電体膜を形成する工程と、
前記誘電体膜を形成する工程の後に、前記誘電体膜の表面上にMoを含む積層金属層を形成する工程と、
前記フォトレジスト上の前記誘電体膜の一部を前記フォトレジストのリフトオフにより前記フォトレジストとともに除去することによって前記p型III族窒化物半導体の表面を露出させる工程と、
前記p型III族窒化物半導体の露出表面に前記接触金属層を形成する工程と、を含み、
前記p型III族窒化物半導体の表面を露出させる工程において、前記積層金属層の一部が前記誘電体膜とともに除去され、
前記p型III族窒化物半導体の表面のうち前記接触金属層の形成箇所が、前記誘電体膜に接することなく前記電極を形成することを特徴とするIII族窒化物半導体の電極形成方法。 - 前記フォトレジストを形成する工程の後に、前記フォトレジストをマスクとして前記p型III族窒化物半導体の一部を除去することによって、リッジを形成する工程を含むことを特徴とする、請求項1に記載のIII族窒化物半導体の電極形成方法。
- 前記接触金属層の形成箇所以外の前記p型III族窒化物半導体の表面部分を少なくとも除去することによって、前記接触金属層の形成箇所を頂部とするリッジを形成する工程を含むことを特徴とする、請求項1または2に記載のIII族窒化物半導体の電極形成方法。
- p型III族窒化物半導体の表面に接するPdからなる接触金属層をその少なくとも一部に含む電極を前記p型III族窒化物半導体の表面上に形成する方法であって、
前記p型III族窒化物半導体の表面上に第1のフォトレジストを形成する工程と、
前記第1のフォトレジストをマスクとして前記p型III族窒化物半導体の一部を除去することによって、リッジを形成する工程と、
前記リッジの頂部の前記接触金属層の形成箇所に第2のフォトレジストを形成する工程と、
少なくとも前記第2のフォトレジストを覆うように、SiO 2 からなる誘電体膜を形成する工程と、
前記誘電体膜を形成する工程の後に、前記誘電体膜の表面上にMoを含む積層金属層を形成する工程と、
前記第2のフォトレジスト上の前記誘電体膜の一部を前記第2のフォトレジストのリフトオフにより前記第2のフォトレジストとともに除去することによって前記p型III族窒化物半導体の表面を露出させる工程と、
前記p型III族窒化物半導体の露出表面に前記接触金属層を形成する工程と、を含み、
前記p型III族窒化物半導体の表面を露出させる工程において、前記積層金属層の一部が前記誘電体膜とともに除去され、
前記p型III族窒化物半導体の表面のうち前記接触金属層の形成箇所が、前記誘電体膜に接することなく前記電極を形成することを特徴とするIII族窒化物半導体の電極形成方法。 - p型III族窒化物半導体の表面に接するPdからなる接触金属層をその少なくとも一部に含む電極を前記p型III族窒化物半導体の表面上に形成する方法であって、
前記p型III族窒化物半導体の表面上にフォトレジストを形成する工程と、
前記フォトレジストをマスクとして前記p型III族窒化物半導体の一部を除去することによってリッジを形成する工程と、
少なくとも前記フォトレジストを覆うように、SiO 2 からなる誘電体膜を形成する工程と、
前記フォトレジスト上の前記誘電体膜の一部を前記フォトレジストのリフトオフにより前記フォトレジストとともに除去することによって前記p型III族窒化物半導体の表面を露出させる工程と、
前記p型III族窒化物半導体の露出表面に前記接触金属層を形成する工程と、を含み、
前記p型III族窒化物半導体の表面のうち前記接触金属層の形成箇所が、前記誘電体膜に接することなく前記電極を形成することを特徴とするIII族窒化物半導体の電極形成方法。 - 前記誘電体膜を形成する工程の後に、前記誘電体膜の表面上にMoを含む積層金属層を形成する工程を含み、
前記p型III族窒化物半導体の表面を露出させる工程において、前記積層金属層の一部が前記誘電体膜とともに除去されることを特徴とする請求項5に記載のIII族窒化物半導体の電極形成方法。 - 前記p型III族窒化物半導体は、Mgをドーパントとして含有するAlGaInNであることを特徴とする請求項1から6のいずれかに記載のIII族窒化物半導体の電極形成方法。
- 前記積層金属層は、Mo層、またはMo層とAu層との積層体であることを特徴とする、請求項1から7のいずれかに記載のIII族窒化物半導体の電極形成方法。
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2000
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