JP2001148534A - Ｉｉｉ族窒化物半導体の電極形成方法 - Google Patents
Ｉｉｉ族窒化物半導体の電極形成方法Info
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- JP2001148534A JP2001148534A JP2000270989A JP2000270989A JP2001148534A JP 2001148534 A JP2001148534 A JP 2001148534A JP 2000270989 A JP2000270989 A JP 2000270989A JP 2000270989 A JP2000270989 A JP 2000270989A JP 2001148534 A JP2001148534 A JP 2001148534A
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Abstract
(57)【要約】
【課題】 従来、非常に高抵抗であったＩＩＩ族窒化物
系半導体素子のｐ型電極に関して、製造プロセスの最適
化の観点から改良・低抵抗化を図る。 【解決手段】 ＩＩＩ族窒化物半導体からなる半導体発
光素子の製造プロセスにおいて、ｐ型電極を形成する工
程におけるコンタクト層表面への誘電体膜の被覆回数を
０回とする製造プロセスを採用することにより、ｐ型電
極の電気特性を低抵抗化することができる。
系半導体素子のｐ型電極に関して、製造プロセスの最適
化の観点から改良・低抵抗化を図る。 【解決手段】 ＩＩＩ族窒化物半導体からなる半導体発
光素子の製造プロセスにおいて、ｐ型電極を形成する工
程におけるコンタクト層表面への誘電体膜の被覆回数を
０回とする製造プロセスを採用することにより、ｐ型電
極の電気特性を低抵抗化することができる。
Description
【０００１】 〔発明の詳細な説明〕
【０００２】
【発明の属する技術分野】本発明は、ＩＩＩ族窒化物か
らなる化合物半導体素子の電極の形成方法に関する。
らなる化合物半導体素子の電極の形成方法に関する。
【０００３】
【従来の技術】ＩｎxＧａyＡｌzＮ（ただしｘ＋ｙ＋ｚ
＝１、０≦ｘ、ｙ、ｚ≦１）で表わされるＩＩＩ族窒化
物半導体は大きなエネルギーバンドギャップや高い熱安
定性を有し、発光素子や高温デバイスを初めとして様々
な応用展開が可能な有望な材料系である。特に発光素子
としては、青〜緑の波長域で数ｃｄの光出力を有する発
光ダイオード（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏ
ｄｅ；ＬＥＤ）が既に実用化されており、同材料系を用
いたレーザダイオード（Ｌａｓｅｒ Ｄｉｏｄｅ；Ｌ
Ｄ）の実用化も間近である。
＝１、０≦ｘ、ｙ、ｚ≦１）で表わされるＩＩＩ族窒化
物半導体は大きなエネルギーバンドギャップや高い熱安
定性を有し、発光素子や高温デバイスを初めとして様々
な応用展開が可能な有望な材料系である。特に発光素子
としては、青〜緑の波長域で数ｃｄの光出力を有する発
光ダイオード（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏ
ｄｅ；ＬＥＤ）が既に実用化されており、同材料系を用
いたレーザダイオード（Ｌａｓｅｒ Ｄｉｏｄｅ；Ｌ
Ｄ）の実用化も間近である。
【０００４】これらのＩＩＩ族窒化物系（以下、ＧａＮ
系と記す）素子を実際の各種機器に搭載して使用する場
合には、素子自体が消費する電力、動作する電圧を十分
に低くする必要がある。
系と記す）素子を実際の各種機器に搭載して使用する場
合には、素子自体が消費する電力、動作する電圧を十分
に低くする必要がある。
【０００５】特にＧａＮ系ＬＤの場合、ＧａＮ系ＬＥＤ
に比べて電流注入面積が小さく、ｐ型電極部での電圧降
下が素子全体の動作電圧に及ぼす影響を無視できない。
従ってＧａＮ系ＬＤでは、このｐ型電極のオーミック化
・低抵抗化が素子特性の向上に欠かせない。
に比べて電流注入面積が小さく、ｐ型電極部での電圧降
下が素子全体の動作電圧に及ぼす影響を無視できない。
従ってＧａＮ系ＬＤでは、このｐ型電極のオーミック化
・低抵抗化が素子特性の向上に欠かせない。
【０００６】現在、ＧａＮ系素子に対するｐ型電極とし
てよく知られている電極構造としてはＡｕ／Ｎｉ電極が
挙げられる（なお本明細書内では、Ａｕ／Ｎｉという表
記はＮｉ層をＡｕ層よりも先に形成し、Ａｕ層が電極の
表面側に位置しているものとして統一する）。図１は、
発明者らが試作したｐ型ＧａＮ上のＡｕ／Ｎｉドット電
極の電流−電圧特性を示したものである。
てよく知られている電極構造としてはＡｕ／Ｎｉ電極が
挙げられる（なお本明細書内では、Ａｕ／Ｎｉという表
記はＮｉ層をＡｕ層よりも先に形成し、Ａｕ層が電極の
表面側に位置しているものとして統一する）。図１は、
発明者らが試作したｐ型ＧａＮ上のＡｕ／Ｎｉドット電
極の電流−電圧特性を示したものである。
【０００７】図１に特性を示した電極は、図２に示した
模式図のような構造で、サファイア基板２０１上にエピ
タキシャル成長したｐ型ＧａＮ層２０２（Ｍｇ不純物濃
度２×１０20ｃｍ-3、アクセプタ濃度３×１０19ｃ
ｍ-3）の表面を有機洗浄及び希釈塩酸にて処理したあ
と、電子ビーム（ＥＢ）真空蒸着装置でＮｉを１５ｎ
ｍ、Ａｕを２００ｎｍ成膜して角型電極２０３を形成し
てある。電極の大きさは一辺３００μｍの正方形、また
電極間の間隔は５０μｍである。さらに、真空雰囲気中
にて５５０℃で１０分間熱処理を施し、電極構造を製作
した。
模式図のような構造で、サファイア基板２０１上にエピ
タキシャル成長したｐ型ＧａＮ層２０２（Ｍｇ不純物濃
度２×１０20ｃｍ-3、アクセプタ濃度３×１０19ｃ
ｍ-3）の表面を有機洗浄及び希釈塩酸にて処理したあ
と、電子ビーム（ＥＢ）真空蒸着装置でＮｉを１５ｎ
ｍ、Ａｕを２００ｎｍ成膜して角型電極２０３を形成し
てある。電極の大きさは一辺３００μｍの正方形、また
電極間の間隔は５０μｍである。さらに、真空雰囲気中
にて５５０℃で１０分間熱処理を施し、電極構造を製作
した。
【０００８】図１に示したとおり、Ａｕ／Ｎｉ電極はｐ
型ＧａＮ層に対してオーミック特性を示す。また、電極
−ｐ型ＧａＮ層間の比コンタクト抵抗を測定したとこ
ろ、５×１０-3Ωｃｍ2であった。
型ＧａＮ層に対してオーミック特性を示す。また、電極
−ｐ型ＧａＮ層間の比コンタクト抵抗を測定したとこ
ろ、５×１０-3Ωｃｍ2であった。
【０００９】
【発明が解決しようとする課題】しかしながら、発明者
らが上記のＡｕ／Ｎｉ電極をｐ型電極、ｐ型ＧａＮ層を
コンタクト層として適用したＬＤ素子を製作し、その電
気特性を測定したところ、素子内部のエピタキシャル層
のシリーズ抵抗や前記の比コンタクト抵抗から予測され
るよりもはるかに大きな動作電圧を示す結果が得られ
た。具体的には、電流を１００ｍＡ注入時に予想される
動作電圧は６〜７Ｖ程度であったが、実際に１００ｍＡ
の電流を注入してみると１２〜１３Ｖの動作電圧が確認
された。
らが上記のＡｕ／Ｎｉ電極をｐ型電極、ｐ型ＧａＮ層を
コンタクト層として適用したＬＤ素子を製作し、その電
気特性を測定したところ、素子内部のエピタキシャル層
のシリーズ抵抗や前記の比コンタクト抵抗から予測され
るよりもはるかに大きな動作電圧を示す結果が得られ
た。具体的には、電流を１００ｍＡ注入時に予想される
動作電圧は６〜７Ｖ程度であったが、実際に１００ｍＡ
の電流を注入してみると１２〜１３Ｖの動作電圧が確認
された。
【００１０】動作電圧が予想値と違う原因を探るため、
いくつかの解析を試みた。このうち、ｐ型電極近傍に対
するＥＢＩＣ（Ｅｌｅｃｔｒｏｎ Ｂｅａｍ Ｉｎｄｕ
ｃｅｄ Ｃｕｒｒｅｎｔ）解析を行ったところ、Ａｕ／
Ｎｉ電極の特性がショットキー性を示していることが明
らかになった。ｐ型電極が本来のＡｕ／Ｎｉ電極の特性
を示さず、ショットキー性になっているために、ｐ型電
極部分で異常な電圧降下が生じ、その結果、素子の動作
電圧を大きく増加させていたのである。
いくつかの解析を試みた。このうち、ｐ型電極近傍に対
するＥＢＩＣ（Ｅｌｅｃｔｒｏｎ Ｂｅａｍ Ｉｎｄｕ
ｃｅｄ Ｃｕｒｒｅｎｔ）解析を行ったところ、Ａｕ／
Ｎｉ電極の特性がショットキー性を示していることが明
らかになった。ｐ型電極が本来のＡｕ／Ｎｉ電極の特性
を示さず、ショットキー性になっているために、ｐ型電
極部分で異常な電圧降下が生じ、その結果、素子の動作
電圧を大きく増加させていたのである。
【００１１】上記のような解析結果を得て、発明者らは
更に該ＬＤ素子のｐ型電極がショットキー性を示す起源
がどこにあるのかを探るため、エピタキシャル成長やド
ライエッチング、電極形成などＬＤの製作プロセスを見
直した。その結果、エピタキシャル成長後のＧａＮ系半
導体ウェハに電極やメサ構造などの素子構造を作り込む
過程において、絶縁膜もしくはエッチングマスクなどの
用途に用いられる誘電体膜が、上記のｐ型電極のショッ
トキー性の起源となっていることを見出した。以下に、
発明者らが用いたＬＤ素子製作プロセスを、図１８、図
１９を参照しながら順を追って記す。
更に該ＬＤ素子のｐ型電極がショットキー性を示す起源
がどこにあるのかを探るため、エピタキシャル成長やド
ライエッチング、電極形成などＬＤの製作プロセスを見
直した。その結果、エピタキシャル成長後のＧａＮ系半
導体ウェハに電極やメサ構造などの素子構造を作り込む
過程において、絶縁膜もしくはエッチングマスクなどの
用途に用いられる誘電体膜が、上記のｐ型電極のショッ
トキー性の起源となっていることを見出した。以下に、
発明者らが用いたＬＤ素子製作プロセスを、図１８、図
１９を参照しながら順を追って記す。
【００１２】まず、ＧａＮ系ＬＤの基板としてよく用い
られるサファイア基板１５０１を用意し、その上に有機
金属気相成長（ＭＯＣＶＤ）法により、バッファ層１５
０２、ｎ型クラッド層１５０３、活性層１５０４、ｐ型
クラッド層１５０５、ｐ型コンタクト層１５０６からな
るＧａＮ系半導体層構造を結晶成長した。その後、該Ｇ
ａＮ系半導体層構造表面の全面にわたって、ＳｉＯ2層
１５０７を成膜した（図１８（ａ））。
られるサファイア基板１５０１を用意し、その上に有機
金属気相成長（ＭＯＣＶＤ）法により、バッファ層１５
０２、ｎ型クラッド層１５０３、活性層１５０４、ｐ型
クラッド層１５０５、ｐ型コンタクト層１５０６からな
るＧａＮ系半導体層構造を結晶成長した。その後、該Ｇ
ａＮ系半導体層構造表面の全面にわたって、ＳｉＯ2層
１５０７を成膜した（図１８（ａ））。
【００１３】次に、フォトリソグラフィプロセス及びＨ
ＦウェットエッチングプロセスによりＳｉＯ2層１５０
７の一部を除去し、ＳｉＯ2層の残した部分をエッチン
グマスクとして、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ
Ｅｔｃｈｉｎｇ）プロセスにより、前記ＧａＮ系半導体
層構造をｎ型クラッド層１５０３の半ばまで掘り下げ、
メサ構造を形成した（図１８（ｂ））。
ＦウェットエッチングプロセスによりＳｉＯ2層１５０
７の一部を除去し、ＳｉＯ2層の残した部分をエッチン
グマスクとして、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ
Ｅｔｃｈｉｎｇ）プロセスにより、前記ＧａＮ系半導体
層構造をｎ型クラッド層１５０３の半ばまで掘り下げ、
メサ構造を形成した（図１８（ｂ））。
【００１４】続いて、マスクとしたＳｉＯ2層１５０３
をＨＦウェットエッチングにより完全に除去し、改めて
ＳｉＯ2層１５０８をメサ構造全体の上に形成した。更
に、メサ上部及びメサ底部のＳｉＯ2層１５０８の一部
をフォトリソグラフィプロセス及びＨＦウェットエッチ
ングプロセスにより除去し、ｐ型及びｎ型電極用の開口
部を形成した（図１９（ａ））。
をＨＦウェットエッチングにより完全に除去し、改めて
ＳｉＯ2層１５０８をメサ構造全体の上に形成した。更
に、メサ上部及びメサ底部のＳｉＯ2層１５０８の一部
をフォトリソグラフィプロセス及びＨＦウェットエッチ
ングプロセスにより除去し、ｐ型及びｎ型電極用の開口
部を形成した（図１９（ａ））。
【００１５】最後に、該開口部にそれぞれｐ型電極とし
てＡｕ／Ｎｉ電極１５０９、ｎ型電極としてＡｌ／Ｔｉ
電極１５１０を形成し、ＬＤ素子を製作した（図１９
（ｂ））。
てＡｕ／Ｎｉ電極１５０９、ｎ型電極としてＡｌ／Ｔｉ
電極１５１０を形成し、ＬＤ素子を製作した（図１９
（ｂ））。
【００１６】上記に示したプロセスにより製作したＬＤ
素子は、図１９（ｂ）に明らかなように、絶縁基板上に
形成されたメサ構造を有し、ｐ型電極の電流注入部はい
わゆる電極ストライプ構造を採っている。この形式のＬ
Ｄ素子の場合、ｐ型電極のうち電流注入部として機能す
るストライプ部分と接するｐ型コンタクト層表面（図１
９（ｂ）のＳ部に示す）は、メサ構造形成時のマスク用
及び電極の電流注入部形成用として、２度にわたってＳ
ｉＯ2層により被覆されることになる（よって以下の文
中では、上記プロセスを便宜的に２回被覆プロセスと記
す）。
素子は、図１９（ｂ）に明らかなように、絶縁基板上に
形成されたメサ構造を有し、ｐ型電極の電流注入部はい
わゆる電極ストライプ構造を採っている。この形式のＬ
Ｄ素子の場合、ｐ型電極のうち電流注入部として機能す
るストライプ部分と接するｐ型コンタクト層表面（図１
９（ｂ）のＳ部に示す）は、メサ構造形成時のマスク用
及び電極の電流注入部形成用として、２度にわたってＳ
ｉＯ2層により被覆されることになる（よって以下の文
中では、上記プロセスを便宜的に２回被覆プロセスと記
す）。
【００１７】さらに、発明者らは以下の検証実験を行っ
た。図３には、図２に示した構造のＡｕ／Ｎｉドット電
極と同構造の電極をｐ型ＧａＮ層上に形成する前に、Ｓ
ｉＯ 2による被覆を１回及び２回実施した場合の電流−
電圧特性を、それぞれ一点鎖線及び点線で示してある。
なお図３には、比較のために図１にも示した事前にＳｉ
Ｏ2被覆していないＡｕ／Ｎｉ電極の特性も同時に示し
ている。
た。図３には、図２に示した構造のＡｕ／Ｎｉドット電
極と同構造の電極をｐ型ＧａＮ層上に形成する前に、Ｓ
ｉＯ 2による被覆を１回及び２回実施した場合の電流−
電圧特性を、それぞれ一点鎖線及び点線で示してある。
なお図３には、比較のために図１にも示した事前にＳｉ
Ｏ2被覆していないＡｕ／Ｎｉ電極の特性も同時に示し
ている。
【００１８】図３に示したように、電極形成前にＳｉＯ
2でｐ型ＧａＮ表面を２回被覆した場合の特性はオーミ
ック性が損なわれ、電流−電圧特性が著しく劣化してい
る。ＳｉＯ2被覆を１回に減らしても、やはり被覆しな
い場合と比べて特性の劣化とオーミック性の喪失がみら
れる。
2でｐ型ＧａＮ表面を２回被覆した場合の特性はオーミ
ック性が損なわれ、電流−電圧特性が著しく劣化してい
る。ＳｉＯ2被覆を１回に減らしても、やはり被覆しな
い場合と比べて特性の劣化とオーミック性の喪失がみら
れる。
【００１９】この検証実験の結果から、上記のＬＤ素子
製作プロセスにおけるｐ型電極のショットキー性は、２
度にわたるＳｉＯ2のｐ型コンタクト層表面への被覆が
もたらしたものであることことを明らかになった。
製作プロセスにおけるｐ型電極のショットキー性は、２
度にわたるＳｉＯ2のｐ型コンタクト層表面への被覆が
もたらしたものであることことを明らかになった。
【００２０】上記の例では、すでに述べたようにサファ
イア基板上の電極ストライプＬＤ素子についてプロセス
を記したが、ＬＤ素子の素子の別の形式として、ＧａＮ
基板上のＬＤ素子を製作する場合、上記のプロセスで示
したメサ構造の形成は不要だが電流注入部の形成時には
ＳｉＯ2による被覆がプロセス上生じる。また、さらに
別の素子の形式として、単純な電極ストライプ構造では
なくいわゆるリッジストライプ構造を有するＬＤ素子を
製作する場合には、リッジ部分を形成するドライエッチ
ングプロセスにおいて、ｐ型コンタクト層表面をＳｉＯ
2などのマスクにより保護してエッチングを行う手法が
よく用いられる。
イア基板上の電極ストライプＬＤ素子についてプロセス
を記したが、ＬＤ素子の素子の別の形式として、ＧａＮ
基板上のＬＤ素子を製作する場合、上記のプロセスで示
したメサ構造の形成は不要だが電流注入部の形成時には
ＳｉＯ2による被覆がプロセス上生じる。また、さらに
別の素子の形式として、単純な電極ストライプ構造では
なくいわゆるリッジストライプ構造を有するＬＤ素子を
製作する場合には、リッジ部分を形成するドライエッチ
ングプロセスにおいて、ｐ型コンタクト層表面をＳｉＯ
2などのマスクにより保護してエッチングを行う手法が
よく用いられる。
【００２１】このように、ＩＩＩ族窒化物半導体ＬＤ素
子の製作プロセスにおいて、ＳｉＯ 2をはじめとする各
種の誘電体膜を電極部分の一部を構成する絶縁層や、ド
ライエッチング時のエッチングマスクとして利用するこ
とはごく一般的に行われている。にも関わらず、誘電体
膜をプロセス内で使用することが素子の特性に及ぼす影
響や、またその影響を回避する手段等については従来論
じられることがなかった。しかし、先に述べたようにＧ
ａＮ系ＬＤにおいてｐ型電極部分の電圧降下が素子全体
の動作電圧に占める割合は大きく、プロセスの違いによ
り図３に示したほどの特性差がｐ型電極部分に生じる
と、素子特性に与える影響は非常に大きい。よって、誘
電体膜のプロセス内で使用する際にその影響を回避ある
いは低減する手法を規定することは重要である。
子の製作プロセスにおいて、ＳｉＯ 2をはじめとする各
種の誘電体膜を電極部分の一部を構成する絶縁層や、ド
ライエッチング時のエッチングマスクとして利用するこ
とはごく一般的に行われている。にも関わらず、誘電体
膜をプロセス内で使用することが素子の特性に及ぼす影
響や、またその影響を回避する手段等については従来論
じられることがなかった。しかし、先に述べたようにＧ
ａＮ系ＬＤにおいてｐ型電極部分の電圧降下が素子全体
の動作電圧に占める割合は大きく、プロセスの違いによ
り図３に示したほどの特性差がｐ型電極部分に生じる
と、素子特性に与える影響は非常に大きい。よって、誘
電体膜のプロセス内で使用する際にその影響を回避ある
いは低減する手法を規定することは重要である。
【００２２】
【課題を解決するための手段】上記の問題点を鑑みる
と、ｐ型電極異常を解決するには、素子製作プロセスに
おいてｐ型電極形成前のＳｉＯ2誘電体によるｐ型Ｇａ
Ｎ表面への被覆を行わないようにすれば良いのである。
メサエッチ時にはレジストなどをマスク材料として用い
たり、電極ストライプ形成時にウェットエッチングでは
なくリフトオフ法を用いるなど、代替のプロセスを適用
することによってＳｉＯ2膜の被覆を回避することで、
本発明が課題とすることが解決される。具体的には以下
のような方法を用いる。
と、ｐ型電極異常を解決するには、素子製作プロセスに
おいてｐ型電極形成前のＳｉＯ2誘電体によるｐ型Ｇａ
Ｎ表面への被覆を行わないようにすれば良いのである。
メサエッチ時にはレジストなどをマスク材料として用い
たり、電極ストライプ形成時にウェットエッチングでは
なくリフトオフ法を用いるなど、代替のプロセスを適用
することによってＳｉＯ2膜の被覆を回避することで、
本発明が課題とすることが解決される。具体的には以下
のような方法を用いる。
【００２３】本発明のＩＩＩ族窒化物半導体の電極形成
方法は、ｐ型ＩＩＩ族窒化物半導体と金属層が接するＩ
ＩＩ族窒化物半導体の電極形成方法において、前記ｐ型
ＩＩＩ族窒化物半導体形成後、前記ｐ型ＩＩＩ族窒化物
半導体上の前記金属層と接する領域の少なくとも一部
は、酸化物あるいは窒化物からなる誘電体に被覆される
工程を含まないことを特徴とする。
方法は、ｐ型ＩＩＩ族窒化物半導体と金属層が接するＩ
ＩＩ族窒化物半導体の電極形成方法において、前記ｐ型
ＩＩＩ族窒化物半導体形成後、前記ｐ型ＩＩＩ族窒化物
半導体上の前記金属層と接する領域の少なくとも一部
は、酸化物あるいは窒化物からなる誘電体に被覆される
工程を含まないことを特徴とする。
【００２４】本発明のＩＩＩ族窒化物半導体の電極形成
方法は、ｐ型ＩＩＩ族窒化物半導体上に、電流注入領域
に対応したフォトレジストパターンを形成する工程と、
前記フォトレジストパターンとｐ型ＩＩＩ族窒化物半導
体の上に前記誘電体を被覆する工程と、前記フォトレジ
ストパターン上の該誘電体をフォトレジストのリフトオ
フにより除去し、ｐ型ＩＩＩ族窒化物半導体を露出させ
る工程と、露出させたｐ型ＩＩＩ族窒化物半導体に接触
させて第１の金属層を積層する工程を含むことを特徴と
する。
方法は、ｐ型ＩＩＩ族窒化物半導体上に、電流注入領域
に対応したフォトレジストパターンを形成する工程と、
前記フォトレジストパターンとｐ型ＩＩＩ族窒化物半導
体の上に前記誘電体を被覆する工程と、前記フォトレジ
ストパターン上の該誘電体をフォトレジストのリフトオ
フにより除去し、ｐ型ＩＩＩ族窒化物半導体を露出させ
る工程と、露出させたｐ型ＩＩＩ族窒化物半導体に接触
させて第１の金属層を積層する工程を含むことを特徴と
する。
【００２５】本発明のＩＩＩ族窒化物半導体の電極形成
方法は、前記フォトレジストパターンを形成する工程の
後に、前記誘電体上に第２の金属層を形成する工程を含
み、前記誘電体と同時に第２の金属層を除去することを
特徴とする。
方法は、前記フォトレジストパターンを形成する工程の
後に、前記誘電体上に第２の金属層を形成する工程を含
み、前記誘電体と同時に第２の金属層を除去することを
特徴とする。
【００２６】本発明のＩＩＩ族窒化物半導体の電極形成
方法は、ｐ型ＩＩＩ族窒化物半導体上に、第１の金属層
を形成する工程と、前記第１の金属層上に電流注入領域
に対応したマスクパターンを形成する工程と、前記マス
クパターンにしたがって前記金属層をエッチング除去す
る工程を含むことを特徴とする。
方法は、ｐ型ＩＩＩ族窒化物半導体上に、第１の金属層
を形成する工程と、前記第１の金属層上に電流注入領域
に対応したマスクパターンを形成する工程と、前記マス
クパターンにしたがって前記金属層をエッチング除去す
る工程を含むことを特徴とする。
【００２７】本発明のＩＩＩ族窒化物半導体の電極形成
方法は、ｐ型ＩＩＩ族窒化物半導体上に、電流注入領域
に対応した開口部を有するフォトレジストパターンを形
成する工程と、前記フォトレジストパターンとｐ型ＩＩ
Ｉ族窒化物半導体上に金属層を形成する工程と、フォト
レジストパターン上の金属層をフォトレジストのリフト
オフにより除去する工程とを含むことを特徴とする。
方法は、ｐ型ＩＩＩ族窒化物半導体上に、電流注入領域
に対応した開口部を有するフォトレジストパターンを形
成する工程と、前記フォトレジストパターンとｐ型ＩＩ
Ｉ族窒化物半導体上に金属層を形成する工程と、フォト
レジストパターン上の金属層をフォトレジストのリフト
オフにより除去する工程とを含むことを特徴とする。
【００２８】本発明のＩＩＩ族窒化物半導体の電極形成
方法は、前記電流注入領域に隣接する部分のｐ型ＩＩＩ
族窒化物半導体をエッチングにより掘り下げ、以って該
電流注入領域を頂部とするリッジを形成することを特徴
とする。
方法は、前記電流注入領域に隣接する部分のｐ型ＩＩＩ
族窒化物半導体をエッチングにより掘り下げ、以って該
電流注入領域を頂部とするリッジを形成することを特徴
とする。
【００２９】本発明のＩＩＩ族窒化物半導体の電極形成
方法は、前記フォトレジストパターンを形成する工程に
引き続いて、前記フォトレジストパターンをマスクとし
て、前記ｐ型ＩＩＩ族窒化物半導体をエッチングしリッ
ジを形成する工程を含むことを特徴とする。
方法は、前記フォトレジストパターンを形成する工程に
引き続いて、前記フォトレジストパターンをマスクとし
て、前記ｐ型ＩＩＩ族窒化物半導体をエッチングしリッ
ジを形成する工程を含むことを特徴とする。
【００３０】本発明のＩＩＩ族窒化物半導体の電極形成
方法は、ｐ型ＩＩＩ族窒化物半導体上に、第１のフォト
レジストパターンを形成する工程と、該第１のフォトレ
ジストパターンをマスクとして該ｐ型ＩＩＩ族窒化物半
導体をエッチングし、リッジ構造を形成する工程と、該
リッジ構造頂上に第２のフォトレジストパターンを形成
する工程と、該第２のフォトレジストパターンを含むｐ
型ＩＩＩ族窒化物半導体上に前記誘電体を形成する工程
と、第２のフォトレジストパターン上の該誘電体膜を第
２のフォトレジストのリフトオフにより除去し、ｐ型Ｉ
ＩＩ族窒化物半導体を露出させる工程と、露出させたｐ
型ＩＩＩ族窒化物半導体に接触させて金属層を積層し、
所定のパターンの電流注入領域を形成する工程を含むこ
とを特徴とする。
方法は、ｐ型ＩＩＩ族窒化物半導体上に、第１のフォト
レジストパターンを形成する工程と、該第１のフォトレ
ジストパターンをマスクとして該ｐ型ＩＩＩ族窒化物半
導体をエッチングし、リッジ構造を形成する工程と、該
リッジ構造頂上に第２のフォトレジストパターンを形成
する工程と、該第２のフォトレジストパターンを含むｐ
型ＩＩＩ族窒化物半導体上に前記誘電体を形成する工程
と、第２のフォトレジストパターン上の該誘電体膜を第
２のフォトレジストのリフトオフにより除去し、ｐ型Ｉ
ＩＩ族窒化物半導体を露出させる工程と、露出させたｐ
型ＩＩＩ族窒化物半導体に接触させて金属層を積層し、
所定のパターンの電流注入領域を形成する工程を含むこ
とを特徴とする。
【００３１】本発明のＩＩＩ族窒化物半導体の電極形成
方法は、前記第１の金属層は、Ｎｉ、Ｐｄ、Ｐｔ、Ｒ
ｕ、Ｒｈ、Ｏｓ、Ｉｒ、Ｃｏ、Ｃｒのいずれかを含んで
なることを特徴とする。
方法は、前記第１の金属層は、Ｎｉ、Ｐｄ、Ｐｔ、Ｒ
ｕ、Ｒｈ、Ｏｓ、Ｉｒ、Ｃｏ、Ｃｒのいずれかを含んで
なることを特徴とする。
【００３２】本発明のＩＩＩ族窒化物半導体の電極形成
方法は、前記ｐ型ＩＩＩ族窒化物半導体は、Ｍｇをドー
パントとして含有するＡｌＧａＩｎＮであることを特徴
とする。
方法は、前記ｐ型ＩＩＩ族窒化物半導体は、Ｍｇをドー
パントとして含有するＡｌＧａＩｎＮであることを特徴
とする。
【００３３】本発明のＩＩＩ族窒化物半導体の電極形成
方法は、前記誘電体は、ＳｉＯ2、Ａｌ2Ｏ3、ＴｉＯ2、
ＳｉＮ、ＡｌＮ、ＳｉＯx、ＳｉＯＮ、ＺｒＯ2のいずれ
かを含んでなることを特徴とする。
方法は、前記誘電体は、ＳｉＯ2、Ａｌ2Ｏ3、ＴｉＯ2、
ＳｉＮ、ＡｌＮ、ＳｉＯx、ＳｉＯＮ、ＺｒＯ2のいずれ
かを含んでなることを特徴とする。
【００３４】本発明のＩＩＩ族窒化物半導体の電極形成
方法は、前記第２の金属は、Ａｌ、Ｍｇ、Ｗ、Ｍｏ、Ｎ
ｉ、Ｆｅ、Ｃｒ、Ｔａ、Ｖ、Ｚｒ、Ｔｉのいずれかであ
ることを特徴とする。
方法は、前記第２の金属は、Ａｌ、Ｍｇ、Ｗ、Ｍｏ、Ｎ
ｉ、Ｆｅ、Ｃｒ、Ｔａ、Ｖ、Ｚｒ、Ｔｉのいずれかであ
ることを特徴とする。
【００３５】なお、図３で示したＳｉＯ2被覆を１回も
しくは２回施した後に形成されたｐ型電極とｐ型コンタ
クト層の界面に対し、ＳＩＭＳ（二次イオン質量分析装
置）やＡＥＳ（オージェ電子分光分析装置）による解析
を試みたが、誘電体が残留している痕跡は見られなかっ
た。図３で示した電極のショットキー性は、ＳｉＯ2の
エッチング不足によるｐ型ＧａＮ表面への残留が原因と
いうわけではないと思われる。むしろ、ＳｉＯ2の被覆
によりｐ型ＧａＮ表面が何らかの変成を起こした可能性
がるものと考えられる。
しくは２回施した後に形成されたｐ型電極とｐ型コンタ
クト層の界面に対し、ＳＩＭＳ（二次イオン質量分析装
置）やＡＥＳ（オージェ電子分光分析装置）による解析
を試みたが、誘電体が残留している痕跡は見られなかっ
た。図３で示した電極のショットキー性は、ＳｉＯ2の
エッチング不足によるｐ型ＧａＮ表面への残留が原因と
いうわけではないと思われる。むしろ、ＳｉＯ2の被覆
によりｐ型ＧａＮ表面が何らかの変成を起こした可能性
がるものと考えられる。
【００３６】また、上記の例ではｐ型コンタクト層表面
を被覆する材料としてＳｉＯ2のみを取り上げている
が、前述のｐ型電極特性異常はＳｉＯ2に限らず、他の
誘電体を用いても発生する。発明者らはＳｉＯ2の他
に、Ａｌ2Ｏ3、ＴｉＯ2、ＳｉＮ、ＡｌＮ、ＳｉＯx、Ｓ
ｉＯＮ、ＺｒＯ2などを含む酸化物あるいは窒化物誘電
体で、上記と同様のｐ型電極特性異常が発生することを
確認した。
を被覆する材料としてＳｉＯ2のみを取り上げている
が、前述のｐ型電極特性異常はＳｉＯ2に限らず、他の
誘電体を用いても発生する。発明者らはＳｉＯ2の他
に、Ａｌ2Ｏ3、ＴｉＯ2、ＳｉＮ、ＡｌＮ、ＳｉＯx、Ｓ
ｉＯＮ、ＺｒＯ2などを含む酸化物あるいは窒化物誘電
体で、上記と同様のｐ型電極特性異常が発生することを
確認した。
【００３７】また、上記の例ではｐ型電極としてＡｕ／
Ｎｉ電極を用いているが、前述のｐ型電極特性異常はｐ
型コンタクト層に接する側の金属がＮｉの場合だけでな
く、他の金属からなる場合でも発生する。発明者らはＡ
ｕ／Ｎｉ電極の他に、Ａｕ／Ｐｄ電極やＡｕ／Ｐｔ電
極、Ａｕ／Ｃｏ電極などで、上記と同様にｐ型電極の特
性に異常を来たすことを確認した。
Ｎｉ電極を用いているが、前述のｐ型電極特性異常はｐ
型コンタクト層に接する側の金属がＮｉの場合だけでな
く、他の金属からなる場合でも発生する。発明者らはＡ
ｕ／Ｎｉ電極の他に、Ａｕ／Ｐｄ電極やＡｕ／Ｐｔ電
極、Ａｕ／Ｃｏ電極などで、上記と同様にｐ型電極の特
性に異常を来たすことを確認した。
【００３８】また、ｐ型コンタクト層の材質は、ＧａＮ
系半導体素子のｐ型コンタクト層としてよく用いられる
ｐ型ＧａＮのほかに、ＡｌＧａＮやＩｎＧａＮ、ＡｌＩ
ｎＧａＮを用いても、前述のｐ型電極特性異常が発生す
ることが確認できた。
系半導体素子のｐ型コンタクト層としてよく用いられる
ｐ型ＧａＮのほかに、ＡｌＧａＮやＩｎＧａＮ、ＡｌＩ
ｎＧａＮを用いても、前述のｐ型電極特性異常が発生す
ることが確認できた。
【００３９】
【発明の実施の形態】以下に示す各実施例は、前記の２
回被覆プロセスを手直しし、ＬＤ素子の特性改善を図る
ために実施した各種のＬＤ素子製作プロセスである。な
お、各実施例において製作したＬＤ素子のｐ型電極にお
ける電流注入部の大きさは、特性の比較のため、すべて
幅１０μｍ、長さ５００μｍの長方形に統一した。 （実施例１）図４及び５は、本発明の第１の実施例に係
るＧａＮ系ＬＤ素子の断面構造を、製作プロセスを追っ
て模式的に示したものである。
回被覆プロセスを手直しし、ＬＤ素子の特性改善を図る
ために実施した各種のＬＤ素子製作プロセスである。な
お、各実施例において製作したＬＤ素子のｐ型電極にお
ける電流注入部の大きさは、特性の比較のため、すべて
幅１０μｍ、長さ５００μｍの長方形に統一した。 （実施例１）図４及び５は、本発明の第１の実施例に係
るＧａＮ系ＬＤ素子の断面構造を、製作プロセスを追っ
て模式的に示したものである。
【００４０】最初に、サファイア基板４０１上に、Ｇａ
Ｎバッファ層４０２、ｎ型ＡｌＧａＮクラッド層４０
３、ＭＱＷ（多重量子井戸構造）活性層４０４、ｐ型Ａ
ｌＧａＮクラッド層４０５、ｐ型ＧａＮコンタクト層４
０６をＭＯＣＶＤ法により順次エピタキシャル成長し、
ＧａＮ系半導体積層構造を製作する。続いて該積層構造
上にフォトレジストによるドライエッチングマスク４０
７を形成した後、該マスク４０７で被覆されていない部
分を、ＲＩＥによりｎ型クラッド層４０３の半ばまで掘
り下げ、メサ構造を形成する。（図４（ａ））。
Ｎバッファ層４０２、ｎ型ＡｌＧａＮクラッド層４０
３、ＭＱＷ（多重量子井戸構造）活性層４０４、ｐ型Ａ
ｌＧａＮクラッド層４０５、ｐ型ＧａＮコンタクト層４
０６をＭＯＣＶＤ法により順次エピタキシャル成長し、
ＧａＮ系半導体積層構造を製作する。続いて該積層構造
上にフォトレジストによるドライエッチングマスク４０
７を形成した後、該マスク４０７で被覆されていない部
分を、ＲＩＥによりｎ型クラッド層４０３の半ばまで掘
り下げ、メサ構造を形成する。（図４（ａ））。
【００４１】次に、マスク４０７を完全に除去した後、
メサ上部にフォトレジストによるストライプパターン４
０８を形成する。さらに、その上からメサ構造全面にわ
たってＳｉＯ2層４０９を成膜する（図４（ｂ））。
メサ上部にフォトレジストによるストライプパターン４
０８を形成する。さらに、その上からメサ構造全面にわ
たってＳｉＯ2層４０９を成膜する（図４（ｂ））。
【００４２】次に、ストライプパターン４０８及びその
直上に形成されたＳｉＯ2層４０９の一部をリフトオフ
プロセスにより除去し、続いてメサ構造の底部に位置す
るＳｉＯ2層４０９の一部をフォトリソグラフィプロセ
ス及びＨＦウェットエッチングプロセスにより除去し、
ＳｉＯ2層４０８に開口部を設ける（図５（ａ））。な
おこの際、リフトオフプロセス特有の現象として、開口
部端のＳｉＯ2が若干捲れ上がる場合があるが、素子の
特性には特に影響は与えないので問題にしなくてよい。
直上に形成されたＳｉＯ2層４０９の一部をリフトオフ
プロセスにより除去し、続いてメサ構造の底部に位置す
るＳｉＯ2層４０９の一部をフォトリソグラフィプロセ
ス及びＨＦウェットエッチングプロセスにより除去し、
ＳｉＯ2層４０８に開口部を設ける（図５（ａ））。な
おこの際、リフトオフプロセス特有の現象として、開口
部端のＳｉＯ2が若干捲れ上がる場合があるが、素子の
特性には特に影響は与えないので問題にしなくてよい。
【００４３】最後に、開口部を形成するために形成した
フォトレジストマスク４１０を除去した後、メサ上部及
びメサ底部のＳｉＯ2開口部にそれぞれｐ型電極として
Ａｕ／Ｎｉ電極４１１、ｎ型電極としてＡｌ／Ｔｉ電極
４１２を形成し、ＬＤ素子を完成する（図５（ｂ））本
実施例のプロセスでは、先に示した２回被覆プロセスか
ら、メサ構造形成のためのＲＩＥマスクとして使用する
材料をＳｉＯ2からフォトレジストに変更し、また電流
注入用のストライプ部を形成するためにフォトレジスト
をリフトオフする工程を採用している。このようなプロ
セスを実施することにより、ｐ型電極のうち電流注入部
にあたる部分のｐ型ＧａＮコンタクト層表面へのＳｉＯ
2被覆の履歴を、まったく無くすことができる。
フォトレジストマスク４１０を除去した後、メサ上部及
びメサ底部のＳｉＯ2開口部にそれぞれｐ型電極として
Ａｕ／Ｎｉ電極４１１、ｎ型電極としてＡｌ／Ｔｉ電極
４１２を形成し、ＬＤ素子を完成する（図５（ｂ））本
実施例のプロセスでは、先に示した２回被覆プロセスか
ら、メサ構造形成のためのＲＩＥマスクとして使用する
材料をＳｉＯ2からフォトレジストに変更し、また電流
注入用のストライプ部を形成するためにフォトレジスト
をリフトオフする工程を採用している。このようなプロ
セスを実施することにより、ｐ型電極のうち電流注入部
にあたる部分のｐ型ＧａＮコンタクト層表面へのＳｉＯ
2被覆の履歴を、まったく無くすことができる。
【００４４】本実施例の製作プロセスにより製作された
ＬＤ素子と、前記の２回被覆プロセスによるＬＤ素子の
動作電圧を比較したところ、注入電流１００ｍＡの時そ
れぞれ６．５Ｖと１２Ｖとなった。これは、本実施例の
ＬＤ素子製作プロセスの効果が明確に現れた結果であ
り、ｐ型電極の電流注入部にＳｉＯ2被覆の履歴を付け
ないことがＬＤ素子の動作電圧低減に非常に有効である
ことを示すものである。 （実施例２）本発明の第２の実施例は、第１の実施例で
示したようなｐ型電極の電流注入部へのＳｉＯ2被覆履
歴がないＬＤ素子を、第１の実施例とは異なるプロセス
で実現したものである。
ＬＤ素子と、前記の２回被覆プロセスによるＬＤ素子の
動作電圧を比較したところ、注入電流１００ｍＡの時そ
れぞれ６．５Ｖと１２Ｖとなった。これは、本実施例の
ＬＤ素子製作プロセスの効果が明確に現れた結果であ
り、ｐ型電極の電流注入部にＳｉＯ2被覆の履歴を付け
ないことがＬＤ素子の動作電圧低減に非常に有効である
ことを示すものである。 （実施例２）本発明の第２の実施例は、第１の実施例で
示したようなｐ型電極の電流注入部へのＳｉＯ2被覆履
歴がないＬＤ素子を、第１の実施例とは異なるプロセス
で実現したものである。
【００４５】図６及び図７に、本発明の第２の実施例に
係るＧａＮ系ＬＤ素子の断面構造を、製作プロセスを追
って模式的に示す。
係るＧａＮ系ＬＤ素子の断面構造を、製作プロセスを追
って模式的に示す。
【００４６】最初に、サファイア基板６０１上に、Ｇａ
Ｎバッファ層６０２、ｎ型ＡｌＧａＮクラッド層６０
３、ＭＱＷ活性層６０４、ｐ型ＡｌＧａＮクラッド層６
０５、ｐ型ＧａＮコンタクト層６０６をＭＯＣＶＤ法に
より順次エピタキシャル成長し、ＧａＮ系半導体積層構
造を製作する。続いて、該半導体積層構造の上から全面
にわたり、Ｎｉ層６０７、Ａｕ層６０８を成膜する（図
６（ａ））。
Ｎバッファ層６０２、ｎ型ＡｌＧａＮクラッド層６０
３、ＭＱＷ活性層６０４、ｐ型ＡｌＧａＮクラッド層６
０５、ｐ型ＧａＮコンタクト層６０６をＭＯＣＶＤ法に
より順次エピタキシャル成長し、ＧａＮ系半導体積層構
造を製作する。続いて、該半導体積層構造の上から全面
にわたり、Ｎｉ層６０７、Ａｕ層６０８を成膜する（図
６（ａ））。
【００４７】次に、Ｎｉ層６０７、Ａｕ層６０８を電流
注入部を残して王水、希硝酸にてウェットエッチした
後、フォトレジストによるドライエッチングマスク６０
９を形成し、該マスク６０９で被覆されていない部分
を、ＲＩＥによりｎ型クラッド層６０３の半ばまで掘り
下げ、メサ構造を形成する（図６（ｂ））。
注入部を残して王水、希硝酸にてウェットエッチした
後、フォトレジストによるドライエッチングマスク６０
９を形成し、該マスク６０９で被覆されていない部分
を、ＲＩＥによりｎ型クラッド層６０３の半ばまで掘り
下げ、メサ構造を形成する（図６（ｂ））。
【００４８】メサ構造形成後、マスク６０９を完全に除
去し、改めてフォトリソグラフィプロセスにより、メサ
底部に開口部を有するフォトレジストパターン６１０を
形成する（図７（ａ））。
去し、改めてフォトリソグラフィプロセスにより、メサ
底部に開口部を有するフォトレジストパターン６１０を
形成する（図７（ａ））。
【００４９】最後に、メサ構造上面から全面にわたって
Ｔｉ層６１１、Ａｌ層６１２を順次成膜した後、フォト
レジストパターン６１０をリフトオフしてＡｉ／Ｔｉ電
極を形成し、ＬＤ素子を完成する（図７（ｂ））。
Ｔｉ層６１１、Ａｌ層６１２を順次成膜した後、フォト
レジストパターン６１０をリフトオフしてＡｉ／Ｔｉ電
極を形成し、ＬＤ素子を完成する（図７（ｂ））。
【００５０】本実施例で示したプロセスでは、第１の実
施例と異なり、ｐ型電極のうち電流注入部にあたる部分
の形成には、フォトレジストによるリフトオフではな
く、電極の直接成膜及び電極エッチングという工程を使
用している。しかし、該部分のＳｉＯ2による被覆が無
いという点では共通しており、製作したＬＤ素子の特性
に関しても、１００ｍＡ通電時に６．７Ｖと、第１の実
施例とほぼ同様の電流−電圧特性が得られた。
施例と異なり、ｐ型電極のうち電流注入部にあたる部分
の形成には、フォトレジストによるリフトオフではな
く、電極の直接成膜及び電極エッチングという工程を使
用している。しかし、該部分のＳｉＯ2による被覆が無
いという点では共通しており、製作したＬＤ素子の特性
に関しても、１００ｍＡ通電時に６．７Ｖと、第１の実
施例とほぼ同様の電流−電圧特性が得られた。
【００５１】なお、本実施例においては、ｐ型電極の電
流注入部の形成方法として酸によるウェットエッチング
を用いたが、電流注入部の形成方法としてはこれに限ら
ず、フォトレジストによるリフトオフ法を用いても良
い。
流注入部の形成方法として酸によるウェットエッチング
を用いたが、電流注入部の形成方法としてはこれに限ら
ず、フォトレジストによるリフトオフ法を用いても良
い。
【００５２】すなわち、図８に基づいて説明すると、上
記の実施例２と同様にサファイア基板６０１上に、Ｇａ
Ｎバッファ層６０２、ｎ型ＡｌＧａＮクラッド層６０
３、ＭＱＷ活性層６０４、ｐ型ＡｌＧａＮクラッド層６
０５、ｐ型ＧａＮコンタクト層６０６をＭＯＣＶＤ法に
より順次エピタキシャル成長し、ｐ型ＧａＮコンタクト
層６０６上面に、開口部を有するフォトレジストパター
ン６１３を形成する。その後、前記開口部を含む全面に
Ｎｉ層６０７、Ａｕ層６０８を成膜する（図８
（ａ））。
記の実施例２と同様にサファイア基板６０１上に、Ｇａ
Ｎバッファ層６０２、ｎ型ＡｌＧａＮクラッド層６０
３、ＭＱＷ活性層６０４、ｐ型ＡｌＧａＮクラッド層６
０５、ｐ型ＧａＮコンタクト層６０６をＭＯＣＶＤ法に
より順次エピタキシャル成長し、ｐ型ＧａＮコンタクト
層６０６上面に、開口部を有するフォトレジストパター
ン６１３を形成する。その後、前記開口部を含む全面に
Ｎｉ層６０７、Ａｕ層６０８を成膜する（図８
（ａ））。
【００５３】次に、フォトレジストパターン６１３と、
Ｎｉ層６０７、Ａｕ層６０８のうちフォトレジストパタ
ーン６１３上に形成された分をリフトオフすることで、
ストライプ状のｐ型電極部が形成される（図８
（ｂ））。
Ｎｉ層６０７、Ａｕ層６０８のうちフォトレジストパタ
ーン６１３上に形成された分をリフトオフすることで、
ストライプ状のｐ型電極部が形成される（図８
（ｂ））。
【００５４】このようにしてｐ型電極部を形成した場合
には、電極部の構造は上記の第２の実施例とほぼ同じと
なるが、電極の形成前にｐ型ＧａＮコンタクト層表面を
フォトレジストが一回被覆するため、厳密には第２の実
施例とはプロセスが異なる。しかしながら、ＳｉＯ2に
よる被覆とは異なり、フォトレジストによる被覆は、電
極の特性になんら影響を与えないので、製作したＬＤ素
子の特性は、第２の実施例によるＬＤ素子と概略同じ特
性を示す。 （実施例３）図９及び図１０には、本発明の第３の実施
例に係るＧａＮ系ＬＤ素子の断面構造を、プロセスを追
って模式的に示す。
には、電極部の構造は上記の第２の実施例とほぼ同じと
なるが、電極の形成前にｐ型ＧａＮコンタクト層表面を
フォトレジストが一回被覆するため、厳密には第２の実
施例とはプロセスが異なる。しかしながら、ＳｉＯ2に
よる被覆とは異なり、フォトレジストによる被覆は、電
極の特性になんら影響を与えないので、製作したＬＤ素
子の特性は、第２の実施例によるＬＤ素子と概略同じ特
性を示す。 （実施例３）図９及び図１０には、本発明の第３の実施
例に係るＧａＮ系ＬＤ素子の断面構造を、プロセスを追
って模式的に示す。
【００５５】最初に、サファイア基板８０１上に、Ｇａ
Ｎバッファ層８０２、ｎ型ＡｌＧａＮクラッド層８０
３、ＭＱＷ活性層８０４、ｐ型ＡｌＧａＮクラッド層８
０５、ｐ型ＧａＮコンタクト層８０６をＭＯＣＶＤ法に
より順次エピタキシャル成長し、ＧａＮ系半導体積層構
造を製作する。続いて該積層構造上にフォトレジストに
よるドライエッチングマスク８０７を形成した後、該マ
スク８０７で被覆されていない部分を、ＲＩＥによりｎ
型クラッド層８０３の半ばまで掘り下げ、メサ構造を形
成する。（図９（ａ））。
Ｎバッファ層８０２、ｎ型ＡｌＧａＮクラッド層８０
３、ＭＱＷ活性層８０４、ｐ型ＡｌＧａＮクラッド層８
０５、ｐ型ＧａＮコンタクト層８０６をＭＯＣＶＤ法に
より順次エピタキシャル成長し、ＧａＮ系半導体積層構
造を製作する。続いて該積層構造上にフォトレジストに
よるドライエッチングマスク８０７を形成した後、該マ
スク８０７で被覆されていない部分を、ＲＩＥによりｎ
型クラッド層８０３の半ばまで掘り下げ、メサ構造を形
成する。（図９（ａ））。
【００５６】次に、マスク８０７を完全に除去した後、
メサ上部にフォトレジストによるストライプパターン８
０８を形成する。さらに、その上からメサ構造全面にわ
たってＳｉＯ2層８０９、Ｍｏ層８１０、Ａｕ層８１１
を成膜する（図９（ｂ））。
メサ上部にフォトレジストによるストライプパターン８
０８を形成する。さらに、その上からメサ構造全面にわ
たってＳｉＯ2層８０９、Ｍｏ層８１０、Ａｕ層８１１
を成膜する（図９（ｂ））。
【００５７】次に、ストライプパターン８０８及びその
直上に形成されたＳｉＯ2層８０９、Ｍｏ層８１０、Ａ
ｕ層８１１の一部をリフトオフプロセスにより除去し、
続いてメサ構造の底部に位置するＳｉＯ2層８０９、Ｍ
ｏ層８１０、Ａｕ層８１１の一部をフォトリソグラフィ
プロセス及びウェットエッチングプロセスにより除去
し、ＳｉＯ2層８０９に開口部を設ける（図１０
（ａ））。なおこの際、リフトオフプロセス特有の現象
として、開口部端のＳｉＯ2が若干捲れ上がる場合があ
るが、素子の特性には特に影響は与えないので問題にし
なくてよい。
直上に形成されたＳｉＯ2層８０９、Ｍｏ層８１０、Ａ
ｕ層８１１の一部をリフトオフプロセスにより除去し、
続いてメサ構造の底部に位置するＳｉＯ2層８０９、Ｍ
ｏ層８１０、Ａｕ層８１１の一部をフォトリソグラフィ
プロセス及びウェットエッチングプロセスにより除去
し、ＳｉＯ2層８０９に開口部を設ける（図１０
（ａ））。なおこの際、リフトオフプロセス特有の現象
として、開口部端のＳｉＯ2が若干捲れ上がる場合があ
るが、素子の特性には特に影響は与えないので問題にし
なくてよい。
【００５８】最後に、開口部を形成するために形成した
フォトレジストマスクを除去した後、メサ上部及びメサ
底部のＳｉＯ2開口部にそれぞれｐ型電極としてＡｕ／
Ｐｄ電極８１２、ｎ型電極としてＡｌ／Ｔｉ電極８１３
を形成し、ＬＤ素子を完成する（図１０（ｂ）） 本実施例のプロセスでは、第１及び第２の実施例と同様
に、ｐ型電極のうち電流注入部になる部分のｐ型ＧａＮ
コンタクト層表面へのＳｉＯ2被覆履歴をまったく無く
することで、電極部分での良好なオーミック性が達成さ
れている。
フォトレジストマスクを除去した後、メサ上部及びメサ
底部のＳｉＯ2開口部にそれぞれｐ型電極としてＡｕ／
Ｐｄ電極８１２、ｎ型電極としてＡｌ／Ｔｉ電極８１３
を形成し、ＬＤ素子を完成する（図１０（ｂ）） 本実施例のプロセスでは、第１及び第２の実施例と同様
に、ｐ型電極のうち電流注入部になる部分のｐ型ＧａＮ
コンタクト層表面へのＳｉＯ2被覆履歴をまったく無く
することで、電極部分での良好なオーミック性が達成さ
れている。
【００５９】なお、本実施例の製作プロセスにより製作
されたＬＤ素子の注入電流１００ｍＡの時の動作電圧は
５．５Ｖとなり、第１及び第２の実施例と比較して大幅
に低くなった。これはｐ型電極をＡｕ／Ｎｉ電極からＡ
ｕ／Ｐｄ電極に変更したことの効果が現れた結果であっ
て、Ａｕ／Ｐｄ電極はＡｕ／Ｎｉ電極と比較して、より
低抵抗なオーミック電極をもたらすためである。
されたＬＤ素子の注入電流１００ｍＡの時の動作電圧は
５．５Ｖとなり、第１及び第２の実施例と比較して大幅
に低くなった。これはｐ型電極をＡｕ／Ｎｉ電極からＡ
ｕ／Ｐｄ電極に変更したことの効果が現れた結果であっ
て、Ａｕ／Ｐｄ電極はＡｕ／Ｎｉ電極と比較して、より
低抵抗なオーミック電極をもたらすためである。
【００６０】また、本実施例においては、ＳｉＯ2層８
０９の上に、Ｍｏ層８１０及びＡｕ層８１１を成膜して
いるが、これもまた本実施例がｐ電極としてＡｕ／Ｐｄ
電極を採用している故である。図１０（ｂ）に示したＡ
ｕ／Ｐｄ電極のうち、電流注入部を除いた部分はＰｄと
Ａｕ／Ｍｏ／ＳｉＯ2積層部が接している。第１及び第
２の実施例と同じようにＭｏ層８１０、Ａｕ層８１１を
成膜しなければ、Ｐｄ層はＳｉＯ2層と直接接触するこ
とになる。しかしながら、Ｐｄは本質的にＳｉＯ2との
密着性が極めて弱いという性質を有しているため、Ｐｄ
層がＳｉＯ2層と直接接触するように形成するとｐ型電
極が剥がれてしまう。これを避けるため、本実施例では
ＳｉＯ2と密着性の良好なＭｏ層をスペーサ層として用
いている。
０９の上に、Ｍｏ層８１０及びＡｕ層８１１を成膜して
いるが、これもまた本実施例がｐ電極としてＡｕ／Ｐｄ
電極を採用している故である。図１０（ｂ）に示したＡ
ｕ／Ｐｄ電極のうち、電流注入部を除いた部分はＰｄと
Ａｕ／Ｍｏ／ＳｉＯ2積層部が接している。第１及び第
２の実施例と同じようにＭｏ層８１０、Ａｕ層８１１を
成膜しなければ、Ｐｄ層はＳｉＯ2層と直接接触するこ
とになる。しかしながら、Ｐｄは本質的にＳｉＯ2との
密着性が極めて弱いという性質を有しているため、Ｐｄ
層がＳｉＯ2層と直接接触するように形成するとｐ型電
極が剥がれてしまう。これを避けるため、本実施例では
ＳｉＯ2と密着性の良好なＭｏ層をスペーサ層として用
いている。
【００６１】本実施例の製作プロセスは、また、次に述
べるように、ＳｉＯ2とＰｄ層と直接接触する領域が、
極めて少なく、事実上ｐ電極が剥がれる事がない構造
を、簡便に製作できるという効果も有している。
べるように、ＳｉＯ2とＰｄ層と直接接触する領域が、
極めて少なく、事実上ｐ電極が剥がれる事がない構造
を、簡便に製作できるという効果も有している。
【００６２】即ち、本実施例の製作プロセスに依らず
に、例えば、ＳｉＯ2層に開口部を設けてから、該開口
部をフォトレジスト等でマスキングした後にＭｏ層を形
成し、その後リフトオフプロセスより、該開口部上のＭ
ｏ層を除去する場合は、該開口部上のみに正確にフォト
レジストマスクを形成する事が必要であるが、実際に
は、形成するマスクの位置、幅には、０．１〜０．５μ
ｍ程度のばらつきが生じることが不可避であり、このよ
うなフォトレジストマスクの形成は非常に困難である。
また、ＳｉＯ2層、Ｍｏ層、Ａｕ層を形成してから、Ａ
ｕ層上に開口部を有するフォトレジストマスクを形成
し、ウェットエッチングにより、ＡｕやＭｏに開口部を
設ける場合では、サイドエッチングの影響で、所望の開
口部幅よりも、実際にエッチングされるＡｕやＭｏの領
域の幅が大きくなってしまい、かつその幅の制御が非常
に困難であるため、やはり、本実施例による製作プロセ
スの場合の様に、該開口部以外のＳｉＯ2層上を、完全
にＭｏ層、Ａｕ層で覆う構造の形成は困難である。
に、例えば、ＳｉＯ2層に開口部を設けてから、該開口
部をフォトレジスト等でマスキングした後にＭｏ層を形
成し、その後リフトオフプロセスより、該開口部上のＭ
ｏ層を除去する場合は、該開口部上のみに正確にフォト
レジストマスクを形成する事が必要であるが、実際に
は、形成するマスクの位置、幅には、０．１〜０．５μ
ｍ程度のばらつきが生じることが不可避であり、このよ
うなフォトレジストマスクの形成は非常に困難である。
また、ＳｉＯ2層、Ｍｏ層、Ａｕ層を形成してから、Ａ
ｕ層上に開口部を有するフォトレジストマスクを形成
し、ウェットエッチングにより、ＡｕやＭｏに開口部を
設ける場合では、サイドエッチングの影響で、所望の開
口部幅よりも、実際にエッチングされるＡｕやＭｏの領
域の幅が大きくなってしまい、かつその幅の制御が非常
に困難であるため、やはり、本実施例による製作プロセ
スの場合の様に、該開口部以外のＳｉＯ2層上を、完全
にＭｏ層、Ａｕ層で覆う構造の形成は困難である。
【００６３】これに対し、本実施例の製作プロセスにお
いては、ＳｉＯ2膜８０９に、ｐ型電極のうちの電流注
入部となる開口部を形成するにあたって、ストラプパタ
ーン８０８上に、ＳｉＯ2膜８０９、Ｍｏ層８１０、Ａ
ｕ層８１１を形成してから、ストラプパターン８０８、
ＳｉＯ2膜８０９、Ｍｏ層８１０、Ａｕ層８１１をリフ
トオフプロセスにより、同時に除去している。このた
め、該開口部には、Ｍｏ層８１０、Ａｕ層８１１が全く
被っておらず、逆に、該開口部以外のＳｉＯ2層上は、
完全にＭｏ層８１０、Ａｕ層８１１で覆われている。こ
のため、上にＰｄ層を形成してやる際に、ＳｉＯ2とＰ
ｄ層と直接接触するのは、開口部でＳｉＯ2の断面が露
出している極めて微小な領域に限られ、事実上、ｐ電極
が剥がれる事はない。
いては、ＳｉＯ2膜８０９に、ｐ型電極のうちの電流注
入部となる開口部を形成するにあたって、ストラプパタ
ーン８０８上に、ＳｉＯ2膜８０９、Ｍｏ層８１０、Ａ
ｕ層８１１を形成してから、ストラプパターン８０８、
ＳｉＯ2膜８０９、Ｍｏ層８１０、Ａｕ層８１１をリフ
トオフプロセスにより、同時に除去している。このた
め、該開口部には、Ｍｏ層８１０、Ａｕ層８１１が全く
被っておらず、逆に、該開口部以外のＳｉＯ2層上は、
完全にＭｏ層８１０、Ａｕ層８１１で覆われている。こ
のため、上にＰｄ層を形成してやる際に、ＳｉＯ2とＰ
ｄ層と直接接触するのは、開口部でＳｉＯ2の断面が露
出している極めて微小な領域に限られ、事実上、ｐ電極
が剥がれる事はない。
【００６４】また、Ａｕ層８１１の役割は、Ｍｏ層積層
後のリフトオフプロセスやフォトリソグラフィプロセス
の間、Ｍｏ層８１０の表面を保護することにある。
後のリフトオフプロセスやフォトリソグラフィプロセス
の間、Ｍｏ層８１０の表面を保護することにある。
【００６５】また、本実施例のＬＤ素子を形成する過程
においては、上記のようにｐ型電極のストライプ状の電
流注入部を形成する手法として、第１の実施例と同様に
ＳｉＯ2層のリフトオフプロセスを用いているが、第２
の実施例に記載したプロセスと同様にｐ型電極のウェッ
トエッチングを用いて形成しても、本実施例とほぼ同等
の特性を有する素子を得ることができ、なんら問題はな
い。なお、ｐ型電極の形成手法としてウェットエッチン
グプロセスを用いる場合には、上記のうちＳｉＯ2層８
０９を成膜する必要がないので、Ｍｏ層８１０、Ａｕ層
８１１も不要であることは言うまでもない。 （実施例４）図１１、図１２及び図１３には、本発明の
第４の実施例に係るＧａＮ系ＬＤ素子の断面構造を、プ
ロセスを追って模式的に示す。
においては、上記のようにｐ型電極のストライプ状の電
流注入部を形成する手法として、第１の実施例と同様に
ＳｉＯ2層のリフトオフプロセスを用いているが、第２
の実施例に記載したプロセスと同様にｐ型電極のウェッ
トエッチングを用いて形成しても、本実施例とほぼ同等
の特性を有する素子を得ることができ、なんら問題はな
い。なお、ｐ型電極の形成手法としてウェットエッチン
グプロセスを用いる場合には、上記のうちＳｉＯ2層８
０９を成膜する必要がないので、Ｍｏ層８１０、Ａｕ層
８１１も不要であることは言うまでもない。 （実施例４）図１１、図１２及び図１３には、本発明の
第４の実施例に係るＧａＮ系ＬＤ素子の断面構造を、プ
ロセスを追って模式的に示す。
【００６６】最初に、サファイア基板１００１上に、Ｇ
ａＮバッファ層１００２、ｎ型ＡｌＧａＮクラッド層１
００３、ＭＱＷ活性層１００４、ｐ型ＡｌＧａＮクラッ
ド層１００５、ｐ型ＧａＮコンタクト層１００６をＭＯ
ＣＶＤ法により順次エピタキシャル成長し、ＧａＮ系半
導体積層構造１０００を製作する。続いて該コンタクト
層１００６表面の一部に、フォトレジストによるエッチ
ングマスクパターン１００７を形成した後、該マスクパ
ターン１００７で被覆されていない部分を、ＲＩＥによ
りｐ型クラッド層１００５の半ばまで掘り下げ、リッジ
構造を形成する。（図１１（ａ））。
ａＮバッファ層１００２、ｎ型ＡｌＧａＮクラッド層１
００３、ＭＱＷ活性層１００４、ｐ型ＡｌＧａＮクラッ
ド層１００５、ｐ型ＧａＮコンタクト層１００６をＭＯ
ＣＶＤ法により順次エピタキシャル成長し、ＧａＮ系半
導体積層構造１０００を製作する。続いて該コンタクト
層１００６表面の一部に、フォトレジストによるエッチ
ングマスクパターン１００７を形成した後、該マスクパ
ターン１００７で被覆されていない部分を、ＲＩＥによ
りｐ型クラッド層１００５の半ばまで掘り下げ、リッジ
構造を形成する。（図１１（ａ））。
【００６７】続いて、マスクパターン１００７を完全に
除去した後、該リッジ構造を含む半導体積層構造１００
０の上面の一部に、フォトレジストによるドライエッチ
ングマスク１００８を形成した後、該マスク１００８で
被覆されていない部分を、ＲＩＥによりｎ型クラッド層
１００３の半ばまで掘り下げ、メサ構造を形成する。
（図１１（ｂ））。
除去した後、該リッジ構造を含む半導体積層構造１００
０の上面の一部に、フォトレジストによるドライエッチ
ングマスク１００８を形成した後、該マスク１００８で
被覆されていない部分を、ＲＩＥによりｎ型クラッド層
１００３の半ばまで掘り下げ、メサ構造を形成する。
（図１１（ｂ））。
【００６８】次に、マスク１００８を完全に除去し、リ
ッジ上部にフォトレジストによるストライプパターン１
００９を形成する。さらに、その上からメサ構造全面に
わたってＳｉＯ2層１０１０、Ｍｏ層１０１１、Ａｕ層
１０１２を成膜する（図１２（ａ））。
ッジ上部にフォトレジストによるストライプパターン１
００９を形成する。さらに、その上からメサ構造全面に
わたってＳｉＯ2層１０１０、Ｍｏ層１０１１、Ａｕ層
１０１２を成膜する（図１２（ａ））。
【００６９】次に、ストライプパターン１００９及びそ
の直上に形成されたＳｉＯ2層１０１０、Ｍｏ層１０１
１、Ａｕ層１０１２の一部をリフトオフプロセスにより
除去し、続いてメサ構造の底部に位置するＳｉＯ2層１
０１０、Ｍｏ層１０１１、Ａｕ層１０１２の一部をフォ
トリソグラフィプロセス及びウェットエッチングプロセ
スにより除去し、ＳｉＯ2層１０１０に開口部を設ける
（図１２（ｂ））。なおこの際、リフトオフプロセス特
有の現象として、開口部端のＳｉＯ2が若干捲れ上がる
場合があるが、素子の特性には特に影響は与えないので
問題にしなくてよい。
の直上に形成されたＳｉＯ2層１０１０、Ｍｏ層１０１
１、Ａｕ層１０１２の一部をリフトオフプロセスにより
除去し、続いてメサ構造の底部に位置するＳｉＯ2層１
０１０、Ｍｏ層１０１１、Ａｕ層１０１２の一部をフォ
トリソグラフィプロセス及びウェットエッチングプロセ
スにより除去し、ＳｉＯ2層１０１０に開口部を設ける
（図１２（ｂ））。なおこの際、リフトオフプロセス特
有の現象として、開口部端のＳｉＯ2が若干捲れ上がる
場合があるが、素子の特性には特に影響は与えないので
問題にしなくてよい。
【００７０】最後に、開口部を形成するために形成した
フォトレジストマスクを除去した後、メサ上部及びメサ
底部のＳｉＯ2開口部にそれぞれｐ型電極としてＡｕ／
Ｐｄ電極１０１３、ｎ型電極としてＡｌ／Ｔｉ電極１０
１４を形成し、ＬＤ素子を完成する（図１３）。
フォトレジストマスクを除去した後、メサ上部及びメサ
底部のＳｉＯ2開口部にそれぞれｐ型電極としてＡｕ／
Ｐｄ電極１０１３、ｎ型電極としてＡｌ／Ｔｉ電極１０
１４を形成し、ＬＤ素子を完成する（図１３）。
【００７１】本実施例のプロセスでは、第１〜第３の実
施例と同様に、ｐ型電極のうち電流注入部になる部分の
ｐ型ＧａＮコンタクト層表面へのＳｉＯ2被覆履歴をま
ったく無くすることで、電極部分での良好なオーミック
性が達成されている。
施例と同様に、ｐ型電極のうち電流注入部になる部分の
ｐ型ＧａＮコンタクト層表面へのＳｉＯ2被覆履歴をま
ったく無くすることで、電極部分での良好なオーミック
性が達成されている。
【００７２】なお、本実施例のＬＤ素子はリッジ構造を
採っており、同種のｐ型電極を有する第３の実施例と比
較して電流−電圧特性が改善されている。このため、注
入電流１００ｍＡの時の動作電圧は５．３Ｖとなり、第
３の実施例よりも更に低くなった。
採っており、同種のｐ型電極を有する第３の実施例と比
較して電流−電圧特性が改善されている。このため、注
入電流１００ｍＡの時の動作電圧は５．３Ｖとなり、第
３の実施例よりも更に低くなった。
【００７３】また、本実施例のＬＤ素子を形成する過程
においては、上記のようにｐ型電極のストライプ状の電
流注入部を形成する手法として、第１の実施例と同様に
ＳｉＯ2層のリフトオフプロセスを用いているが、第２
の実施例に記載したプロセスと同様にｐ型電極のウェッ
トエッチングを用いて形成しても、本実施例とほぼ同等
の特性を有する素子を得ることができ、なんら問題はな
い。なお、ｐ型電極の形成手法としてウェットエッチン
グプロセスを用いる場合には、上記のうちＳｉＯ2層１
０１０を成膜する必要がないので、Ｍｏ層１０１１、Ａ
ｕ層１０１２も不要であることは言うまでもない。
においては、上記のようにｐ型電極のストライプ状の電
流注入部を形成する手法として、第１の実施例と同様に
ＳｉＯ2層のリフトオフプロセスを用いているが、第２
の実施例に記載したプロセスと同様にｐ型電極のウェッ
トエッチングを用いて形成しても、本実施例とほぼ同等
の特性を有する素子を得ることができ、なんら問題はな
い。なお、ｐ型電極の形成手法としてウェットエッチン
グプロセスを用いる場合には、上記のうちＳｉＯ2層１
０１０を成膜する必要がないので、Ｍｏ層１０１１、Ａ
ｕ層１０１２も不要であることは言うまでもない。
【００７４】また、本実施例におけるｐ型電極として
は、第３の実施例と同様にＡｕ／Ｐｄ電極を用いている
が、第１及び第２の実施例と同様にＡｕ／Ｎｉ電極を用
いても、本発明の素子製作プロセスの特徴が損なわれる
ものではない。この場合、素子への注入電流が１００ｍ
Ａの時の動作電圧は６．５Ｖとなる。 （実施例５）図１４及び図１５には、本発明の第５の実
施例に係るＧａＮ系ＬＤ素子の断面構造を、プロセスを
追って模式的に示す。
は、第３の実施例と同様にＡｕ／Ｐｄ電極を用いている
が、第１及び第２の実施例と同様にＡｕ／Ｎｉ電極を用
いても、本発明の素子製作プロセスの特徴が損なわれる
ものではない。この場合、素子への注入電流が１００ｍ
Ａの時の動作電圧は６．５Ｖとなる。 （実施例５）図１４及び図１５には、本発明の第５の実
施例に係るＧａＮ系ＬＤ素子の断面構造を、プロセスを
追って模式的に示す。
【００７５】最初に、ｎ型ＧａＮ基板１３０１上に、ｎ
型ＧａＮバッファ層１３０２、ｎ型ＡｌＧａＮクラッド
層１３０３、ＭＱＷ活性層１３０４、ｐ型ＡｌＧａＮク
ラッド層１３０５、ｐ型ＧａＮコンタクト層１３０６を
ＭＯＣＶＤ法により順次エピタキシャル成長し、ＧａＮ
系半導体積層構造１３００を製作する。続いて該コンタ
クト層１３０６表面の一部に、フォトレジストによるエ
ッチングマスクパターン１３０７を形成した後、該マス
クパターン１３０７で被覆されていない部分を、ＲＩＥ
によりｐ型クラッド層１３０５の半ばまで掘り下げ、リ
ッジ構造を形成する。（図１４（ａ））。
型ＧａＮバッファ層１３０２、ｎ型ＡｌＧａＮクラッド
層１３０３、ＭＱＷ活性層１３０４、ｐ型ＡｌＧａＮク
ラッド層１３０５、ｐ型ＧａＮコンタクト層１３０６を
ＭＯＣＶＤ法により順次エピタキシャル成長し、ＧａＮ
系半導体積層構造１３００を製作する。続いて該コンタ
クト層１３０６表面の一部に、フォトレジストによるエ
ッチングマスクパターン１３０７を形成した後、該マス
クパターン１３０７で被覆されていない部分を、ＲＩＥ
によりｐ型クラッド層１３０５の半ばまで掘り下げ、リ
ッジ構造を形成する。（図１４（ａ））。
【００７６】次に、マスクパターン１３０７を完全に除
去した後、リッジ上部にフォトレジストによるストライ
プ状の電流注入パターン１３０８を形成する。さらに、
その上からリッジ構造全面にわたってＳｉＯ2層１３０
９、Ｍｏ層１３１０、Ａｕ層１３１１を成膜する（図１
４（ｂ））。
去した後、リッジ上部にフォトレジストによるストライ
プ状の電流注入パターン１３０８を形成する。さらに、
その上からリッジ構造全面にわたってＳｉＯ2層１３０
９、Ｍｏ層１３１０、Ａｕ層１３１１を成膜する（図１
４（ｂ））。
【００７７】最後に、ストライプパターン１３０８及び
その直上に形成されたＳｉＯ2層１３０９、Ｍｏ層１３
１０、Ａｕ層１３１１の一部をリフトオフプロセスによ
り除去し、リッジ構造上面にｐ型電極の電流注入部とな
る開口部を形成する。なおこの際、リフトオフプロセス
特有の現象として、開口部端のＳｉＯ2が若干捲れ上が
る場合があるが、素子の特性には特に影響は与えないの
で問題にしなくてよい。
その直上に形成されたＳｉＯ2層１３０９、Ｍｏ層１３
１０、Ａｕ層１３１１の一部をリフトオフプロセスによ
り除去し、リッジ構造上面にｐ型電極の電流注入部とな
る開口部を形成する。なおこの際、リフトオフプロセス
特有の現象として、開口部端のＳｉＯ2が若干捲れ上が
る場合があるが、素子の特性には特に影響は与えないの
で問題にしなくてよい。
【００７８】その後、該開口部を含むリッジ上面及び基
板１３０１裏面にそれぞれｐ型電極としてＡｕ／Ｐｄ電
極１３１２、ｎ型電極としてＡｌ／Ｔｉ電極１３１３を
形成し、ＬＤ素子を完成する（図１５）。
板１３０１裏面にそれぞれｐ型電極としてＡｕ／Ｐｄ電
極１３１２、ｎ型電極としてＡｌ／Ｔｉ電極１３１３を
形成し、ＬＤ素子を完成する（図１５）。
【００７９】本実施例のプロセスでは、第１〜第４の実
施例とは異なり、ＬＤ素子の基板として絶縁性のサファ
イアではなく、導電性のＧａＮ基板を用いている。この
ため、ｎ型電極を基板裏面より直接取ることが可能で、
第１〜第４の実施例で必要であったＲＩＥによるメサ構
造の形成が不要になっている。
施例とは異なり、ＬＤ素子の基板として絶縁性のサファ
イアではなく、導電性のＧａＮ基板を用いている。この
ため、ｎ型電極を基板裏面より直接取ることが可能で、
第１〜第４の実施例で必要であったＲＩＥによるメサ構
造の形成が不要になっている。
【００８０】本実施例においても、第３及び第４の実施
例と同様、ｐ型電極としてＡｕ／Ｐｄ電極を用いている
が、素子構造としてリッジ構造をとっており、またＧａ
Ｎ基板を使用することで基板とその上のエピタキシャル
層の格子不整合及び格子欠陥の発生が抑止され、その結
果として第４の実施例よりもさらに電流−電圧特性が改
善されている。そのため注入電流１００ｍＡの時の動作
電圧は５．１Ｖとなり、第４の実施例と比較して低くな
った。
例と同様、ｐ型電極としてＡｕ／Ｐｄ電極を用いている
が、素子構造としてリッジ構造をとっており、またＧａ
Ｎ基板を使用することで基板とその上のエピタキシャル
層の格子不整合及び格子欠陥の発生が抑止され、その結
果として第４の実施例よりもさらに電流−電圧特性が改
善されている。そのため注入電流１００ｍＡの時の動作
電圧は５．１Ｖとなり、第４の実施例と比較して低くな
った。
【００８１】また、本実施例のＬＤ素子を形成する過程
においては、上記のようにｐ型電極のストライプ状の電
流注入部を形成する手法として、第１の実施例と同様に
ＳｉＯ2層のリフトオフプロセスを用いているが、第２
の実施例に記載したプロセスと同様にｐ型電極のウェッ
トエッチングを用いて形成しても、本実施例とほぼ同等
の特性を有する素子を得ることができ、なんら問題はな
い。なお、ｐ型電極の形成手法としてウェットエッチン
グプロセスを用いる場合には、上記のうちＳｉＯ2層１
３０９を成膜する必要がないので、Ｍｏ層１３１０、Ａ
ｕ層１３１１も不要であることは言うまでもない。
においては、上記のようにｐ型電極のストライプ状の電
流注入部を形成する手法として、第１の実施例と同様に
ＳｉＯ2層のリフトオフプロセスを用いているが、第２
の実施例に記載したプロセスと同様にｐ型電極のウェッ
トエッチングを用いて形成しても、本実施例とほぼ同等
の特性を有する素子を得ることができ、なんら問題はな
い。なお、ｐ型電極の形成手法としてウェットエッチン
グプロセスを用いる場合には、上記のうちＳｉＯ2層１
３０９を成膜する必要がないので、Ｍｏ層１３１０、Ａ
ｕ層１３１１も不要であることは言うまでもない。
【００８２】また、本実施例におけるｐ型電極として
は、第３及び第４の実施例と同様にＡｕ／Ｐｄ電極を用
いているが、第１及び第２の実施例と同様にＡｕ／Ｎｉ
電極を用いても、本発明の素子製作プロセスの特徴が損
なわれるものではない。この場合、素子への注入電流が
１００ｍＡの時の動作電圧は６．３Ｖとなる。
は、第３及び第４の実施例と同様にＡｕ／Ｐｄ電極を用
いているが、第１及び第２の実施例と同様にＡｕ／Ｎｉ
電極を用いても、本発明の素子製作プロセスの特徴が損
なわれるものではない。この場合、素子への注入電流が
１００ｍＡの時の動作電圧は６．３Ｖとなる。
【００８３】また、本実施例のＬＤ素子は第４の実施例
と同様にリッジ構造を有しているが、第３の実施例のよ
うにリッジ構造を有していない場合でも、本発明の素子
製作プロセスの特徴が損なわれるものではない。但しこ
の場合、リッジ構造によるｐ型電極直下部での電流狭窄
効果は失われるため、ＬＤ素子の特性は本実施例のＬＤ
素子よりも若干悪くなり、素子への注入電流が１００ｍ
Ａの時の動作電圧は６．５Ｖとなる。
と同様にリッジ構造を有しているが、第３の実施例のよ
うにリッジ構造を有していない場合でも、本発明の素子
製作プロセスの特徴が損なわれるものではない。但しこ
の場合、リッジ構造によるｐ型電極直下部での電流狭窄
効果は失われるため、ＬＤ素子の特性は本実施例のＬＤ
素子よりも若干悪くなり、素子への注入電流が１００ｍ
Ａの時の動作電圧は６．５Ｖとなる。
【００８４】なお、ＧａＮ基板の面方位に関しては、Ｇ
ａＮ基板の｛０００１｝面、｛１−１００｝面、｛１１
−２０｝面、｛１−１０１｝面、｛１１−２２｝面、
｛０１−１２｝面を用いることが好ましい。また、各面
方位から±２度程度の面ずれが生じても、素子特性には
ほとんど影響を及ぼさないことが確認できた。
ａＮ基板の｛０００１｝面、｛１−１００｝面、｛１１
−２０｝面、｛１−１０１｝面、｛１１−２２｝面、
｛０１−１２｝面を用いることが好ましい。また、各面
方位から±２度程度の面ずれが生じても、素子特性には
ほとんど影響を及ぼさないことが確認できた。
【００８５】（実施例６）図１６と図１７には、本発明
の第６の実施例に係るＧａＮ系ＬＤ素子の断面構造を、
模式的に示す。本実施例は、先述の、本発明の第１の実
施例に、本発明の第４の実施例で用いた、リッジストラ
イプ形成プロセスを組み合わせたものである。
の第６の実施例に係るＧａＮ系ＬＤ素子の断面構造を、
模式的に示す。本実施例は、先述の、本発明の第１の実
施例に、本発明の第４の実施例で用いた、リッジストラ
イプ形成プロセスを組み合わせたものである。
【００８６】最初に、サファイア基板１４０１上に、Ｇ
ａＮバッファ層１４０２、ｎ型ＡｌＧａＮクラッド層１
４０３、ＭＱＷ活性層１４０４、ｐ型ＡｌＧａＮクラッ
ド層１４０５、ｐ型ＧａＮコンタクト層１４０６を、Ｍ
ＯＣＶＤ法により順次エピタキシャル成長し、ＧａＮ系
半導体積層構造を製作する。続いて、該積層構造上にフ
ォトレジストストライプパターン１４０８を形成した
後、該マスクで被覆されていない部分を、ＲＩＥにより
ｐ型ＡｌＧａＮクラッド層１４０５の半ばまで掘り下
げ、リッジ構造を形成する。（図１６（ａ）） 次に、マスクを残したまま、ＳｉＯ2層１４０９、Ｍｏ
層１４１１、Ａｕ層１４１２を成膜する。次に、前記フ
ォトレジストストライプパターン１４０８、及びその直
上に形成されたＳｉＯ2層１４０９、Ｍｏ層１４１１、
Ａｕ層１４１２の一部を、リフトオフプロセスにより除
去し、ＳｉＯ2層１４０９に開口部を設ける。（図１６
（ｂ）） 次に、該ＳｉＯ2層１４０９の開口部とその近傍のＡｕ
層１４１２上に、ｐ型電極としてＡｕ／Ｐｄ電極１４１
３を形成する。続いて、該Ａｕ／Ｐｄ電極１４１３およ
びその近傍のＡｕ層１４１２上に、フォトレジストによ
るドライエッチングマスク１４０７を形成した後、ま
ず、王水によるウェットエッチングにより、該マスクで
被覆されていない部分のＡｕ層１４１２を除去し、その
後、ＲＩＥにより、Ｍｏ層１４１１、及びＳｉＯ2層１
４０９を除去し、更にＲＩＥにより、ＧａＮ系半導体積
層構造をｎ型ＡｌＧａＮクラッド層１４０３の半ばまで
掘り下げ、メサ構造を形成する。（図１７（ａ）） 最後に、ＲＩＥにより露出したｎ型ＡｌＧａＮクラッド
層１４０３の表面に、ｎ型電極としてＡｌ／Ｔｉ電極１
４１０を形成し、ＬＤ素子を完成する。（図１７
（ｂ）） 本実施例のプロセスでは、第４の実施例と同様にリッジ
構造を有しているが、第４の実施例の場合と異なり、リ
ッジ形成後に、ドライエッチングマスクを除去する事な
くＳｉＯ2層を被覆し、リフトオフによりｐ型ＧａＮコ
ンタクト層上のドライエッチングマスク及びＳｉＯ2層
を除去する。このため、工程数が減り、より簡便に素子
化する事ができる。また、ｐ型電極をリッジ上面に形成
するためのフォトレジストによるストライプパターンを
形成する必要がないので、リッジ上面に該ストライプパ
ターンをアライメントする際の位置、線幅のばらつきに
起因する特性のばらつきも、全くない。
ａＮバッファ層１４０２、ｎ型ＡｌＧａＮクラッド層１
４０３、ＭＱＷ活性層１４０４、ｐ型ＡｌＧａＮクラッ
ド層１４０５、ｐ型ＧａＮコンタクト層１４０６を、Ｍ
ＯＣＶＤ法により順次エピタキシャル成長し、ＧａＮ系
半導体積層構造を製作する。続いて、該積層構造上にフ
ォトレジストストライプパターン１４０８を形成した
後、該マスクで被覆されていない部分を、ＲＩＥにより
ｐ型ＡｌＧａＮクラッド層１４０５の半ばまで掘り下
げ、リッジ構造を形成する。（図１６（ａ）） 次に、マスクを残したまま、ＳｉＯ2層１４０９、Ｍｏ
層１４１１、Ａｕ層１４１２を成膜する。次に、前記フ
ォトレジストストライプパターン１４０８、及びその直
上に形成されたＳｉＯ2層１４０９、Ｍｏ層１４１１、
Ａｕ層１４１２の一部を、リフトオフプロセスにより除
去し、ＳｉＯ2層１４０９に開口部を設ける。（図１６
（ｂ）） 次に、該ＳｉＯ2層１４０９の開口部とその近傍のＡｕ
層１４１２上に、ｐ型電極としてＡｕ／Ｐｄ電極１４１
３を形成する。続いて、該Ａｕ／Ｐｄ電極１４１３およ
びその近傍のＡｕ層１４１２上に、フォトレジストによ
るドライエッチングマスク１４０７を形成した後、ま
ず、王水によるウェットエッチングにより、該マスクで
被覆されていない部分のＡｕ層１４１２を除去し、その
後、ＲＩＥにより、Ｍｏ層１４１１、及びＳｉＯ2層１
４０９を除去し、更にＲＩＥにより、ＧａＮ系半導体積
層構造をｎ型ＡｌＧａＮクラッド層１４０３の半ばまで
掘り下げ、メサ構造を形成する。（図１７（ａ）） 最後に、ＲＩＥにより露出したｎ型ＡｌＧａＮクラッド
層１４０３の表面に、ｎ型電極としてＡｌ／Ｔｉ電極１
４１０を形成し、ＬＤ素子を完成する。（図１７
（ｂ）） 本実施例のプロセスでは、第４の実施例と同様にリッジ
構造を有しているが、第４の実施例の場合と異なり、リ
ッジ形成後に、ドライエッチングマスクを除去する事な
くＳｉＯ2層を被覆し、リフトオフによりｐ型ＧａＮコ
ンタクト層上のドライエッチングマスク及びＳｉＯ2層
を除去する。このため、工程数が減り、より簡便に素子
化する事ができる。また、ｐ型電極をリッジ上面に形成
するためのフォトレジストによるストライプパターンを
形成する必要がないので、リッジ上面に該ストライプパ
ターンをアライメントする際の位置、線幅のばらつきに
起因する特性のばらつきも、全くない。
【００８７】上記の６つの実施例では、ｐ型コンタクト
層に接触する金属としてＮｉ、Ｐｄを示したが、発明者
らの検討によれば、他にもＰｔ、Ｒｕ、Ｒｈ、Ｏｓ、Ｉ
ｒ、Ｃｏ、Ｃｒといった金属で、本明細書で示したよう
な誘電体膜被覆の影響があることが分かった。従ってこ
れらの金属をＧａＮ系半導体素子のｐ型電極として用い
る場合、本発明の製作プロセスを実施することで、電極
部分での電圧降下の低減に大きく寄与する。
層に接触する金属としてＮｉ、Ｐｄを示したが、発明者
らの検討によれば、他にもＰｔ、Ｒｕ、Ｒｈ、Ｏｓ、Ｉ
ｒ、Ｃｏ、Ｃｒといった金属で、本明細書で示したよう
な誘電体膜被覆の影響があることが分かった。従ってこ
れらの金属をＧａＮ系半導体素子のｐ型電極として用い
る場合、本発明の製作プロセスを実施することで、電極
部分での電圧降下の低減に大きく寄与する。
【００８８】また上記の６つの実施例では、ｐ型コンタ
クト層としてｐ型ＧａＮを用いて説明したが、発明者ら
の検討によれば、本発明の効果はＧａＮに限定されず、
Ｉｎ xＧａyＡｌzＮ（ただしｘ＋ｙ＋ｚ＝１、０≦ｘ、
ｙ、ｚ≦１）なる組成を満たし、Ｍｇをドーパントとす
るコンタクト層であれば、有効であることが分かった。
クト層としてｐ型ＧａＮを用いて説明したが、発明者ら
の検討によれば、本発明の効果はＧａＮに限定されず、
Ｉｎ xＧａyＡｌzＮ（ただしｘ＋ｙ＋ｚ＝１、０≦ｘ、
ｙ、ｚ≦１）なる組成を満たし、Ｍｇをドーパントとす
るコンタクト層であれば、有効であることが分かった。
【００８９】また、上記の６つの実施例では、素子製作
プロセスでｐ型電極の電流注入部が被覆を避けなければ
ならない誘電体膜としてＳｉＯ2膜を対象としたが、発
明者らの検討によれば、ＳｉＯ2に限らず、Ａｌ2Ｏ3，
ＴｉＯ2，ＳｉＮ，ＡｌＮ，ＳｉＯx，ＳｉＯＮ，ＺｒＯ
2のいずれかを含む酸化物あるいは窒化物誘電体による
被覆に関しても、電流−電圧特性への影響が確認され
た。よってＳｉＯ2以外のこれらの誘電体に関しても、
上記に示したようなｐ型電極の電流注入部への被覆を回
避する製作プロセスは非常に有益である。
プロセスでｐ型電極の電流注入部が被覆を避けなければ
ならない誘電体膜としてＳｉＯ2膜を対象としたが、発
明者らの検討によれば、ＳｉＯ2に限らず、Ａｌ2Ｏ3，
ＴｉＯ2，ＳｉＮ，ＡｌＮ，ＳｉＯx，ＳｉＯＮ，ＺｒＯ
2のいずれかを含む酸化物あるいは窒化物誘電体による
被覆に関しても、電流−電圧特性への影響が確認され
た。よってＳｉＯ2以外のこれらの誘電体に関しても、
上記に示したようなｐ型電極の電流注入部への被覆を回
避する製作プロセスは非常に有益である。
【００９０】また、上記の６つの実施例では、ＬＤ素子
の基板としてサファイア基板及びｎ型ＧａＮ基板を用い
ているが、いずれの基板を用いる場合でも、本発明の特
徴であるｐ型電極の電流注入部に対し電極を形成する前
の誘電体被覆を回避する素子製作プロセスが有効である
ことは、既に示した通りである。従って、上記の５つの
実施例においてサファイア基板をｎ型ＧａＮ基板に置き
換えても、あるいは逆にｎ型ＧａＮ基板をサファイア基
板に置き換えても、素子構造や電流−電圧特性に違いは
あるが、本発明の素子製作プロセスによるｐ型電極の低
抵抗化は確実に達成される。
の基板としてサファイア基板及びｎ型ＧａＮ基板を用い
ているが、いずれの基板を用いる場合でも、本発明の特
徴であるｐ型電極の電流注入部に対し電極を形成する前
の誘電体被覆を回避する素子製作プロセスが有効である
ことは、既に示した通りである。従って、上記の５つの
実施例においてサファイア基板をｎ型ＧａＮ基板に置き
換えても、あるいは逆にｎ型ＧａＮ基板をサファイア基
板に置き換えても、素子構造や電流−電圧特性に違いは
あるが、本発明の素子製作プロセスによるｐ型電極の低
抵抗化は確実に達成される。
【００９１】また、上記の実施例１〜４及び６では、ｎ
型電極を、ｎ型ＡｌＧａＮクラッド層の上に設けている
が、ｎ型ＧａＮバッファ層とｎ型ＡｌＧａＮクラッド層
の間にｎ型コンタクト層が挿入された構造とし、ｎ型電
極をｎ型コンタクト層の上に設けても、何ら問題はな
い。
型電極を、ｎ型ＡｌＧａＮクラッド層の上に設けている
が、ｎ型ＧａＮバッファ層とｎ型ＡｌＧａＮクラッド層
の間にｎ型コンタクト層が挿入された構造とし、ｎ型電
極をｎ型コンタクト層の上に設けても、何ら問題はな
い。
【００９２】また、実施例３、４、５、及び６に於いて
は、ＳｉＯ2との密着性が良好なスペーサ層として、Ｍ
ｏを用いているが、Ａｌ、Ｍｇ、Ｗ、Ｎｉ、Ｆｅ、Ｃ
ｒ、Ｔａ、Ｖ、Ｚｒ、Ｔｉなどを少なくとも一種類用い
ても、同様の効果が得られる。
は、ＳｉＯ2との密着性が良好なスペーサ層として、Ｍ
ｏを用いているが、Ａｌ、Ｍｇ、Ｗ、Ｎｉ、Ｆｅ、Ｃ
ｒ、Ｔａ、Ｖ、Ｚｒ、Ｔｉなどを少なくとも一種類用い
ても、同様の効果が得られる。
【００９３】
【発明の効果】本発明によれば、ＬＤをはじめとするＧ
ａＮ系半導体素子において、ｐ型電極の電流注入部と接
するＧａＮコンタクト層表面を、電極金属の形成前に誘
電体膜で被覆しないことにより、電極部での電流−電圧
特性を良好に保ち、その結果として素子の動作電圧が大
幅に低減される。
ａＮ系半導体素子において、ｐ型電極の電流注入部と接
するＧａＮコンタクト層表面を、電極金属の形成前に誘
電体膜で被覆しないことにより、電極部での電流−電圧
特性を良好に保ち、その結果として素子の動作電圧が大
幅に低減される。
【図１】ｐ型ＧａＮに対するＡｕ／Ｎｉ電極の、電流−
電圧特性を示す模式図である。
電圧特性を示す模式図である。
【図２】第１図に特性を示した電極構造の、概観を示す
斜視図である。
斜視図である。
【図３】電極の形成前のｐ型ＧａＮコンタクト層表面へ
のＳｉＯ2膜被覆回数を変化させた場合の、各Ａｕ／Ｎ
ｉ電極の電流−電圧特性を示す模式図である。
のＳｉＯ2膜被覆回数を変化させた場合の、各Ａｕ／Ｎ
ｉ電極の電流−電圧特性を示す模式図である。
【図４】本発明の第１の実施例のＬＤ素子製作プロセス
を、ＬＤ素子断面構造により順を追って示した模式図で
ある。
を、ＬＤ素子断面構造により順を追って示した模式図で
ある。
【図５】本発明の第１の実施例のＬＤ素子製作プロセス
を、ＬＤ素子断面構造により順を追って示した模式図で
ある。
を、ＬＤ素子断面構造により順を追って示した模式図で
ある。
【図６】本発明の第２の実施例のＬＤ素子製作プロセス
を、ＬＤ素子断面構造により順を追って示した模式図で
ある。
を、ＬＤ素子断面構造により順を追って示した模式図で
ある。
【図７】本発明の第２の実施例のＬＤ素子製作プロセス
を、ＬＤ素子断面構造により順を追って示した模式図で
ある。
を、ＬＤ素子断面構造により順を追って示した模式図で
ある。
【図８】本発明の第２の実施例の変形例である。
【図９】本発明の第３の実施例のＬＤ素子製作プロセス
を、ＬＤ素子断面構造により順を追って示した模式図で
ある。
を、ＬＤ素子断面構造により順を追って示した模式図で
ある。
【図１０】本発明の第３の実施例のＬＤ素子製作プロセ
スを、ＬＤ素子断面構造により順を追って示した模式図
である。
スを、ＬＤ素子断面構造により順を追って示した模式図
である。
【図１１】本発明の第４の実施例のＬＤ素子製作プロセ
スを、ＬＤ素子断面構造により順を追って示した模式図
である。
スを、ＬＤ素子断面構造により順を追って示した模式図
である。
【図１２】本発明の第４の実施例のＬＤ素子製作プロセ
スを、ＬＤ素子断面構造により順を追って示した模式図
である。
スを、ＬＤ素子断面構造により順を追って示した模式図
である。
【図１３】本発明の第４の実施例のＬＤ素子製作プロセ
スを、ＬＤ素子断面構造により順を追って示した模式図
である。
スを、ＬＤ素子断面構造により順を追って示した模式図
である。
【図１４】本発明の第５の実施例のＬＤ素子製作プロセ
スを、ＬＤ素子断面構造により順を追って示した模式図
である。
スを、ＬＤ素子断面構造により順を追って示した模式図
である。
【図１５】本発明の第５の実施例のＬＤ素子製作プロセ
スを、ＬＤ素子断面構造により順を追って示した模式図
である。
スを、ＬＤ素子断面構造により順を追って示した模式図
である。
【図１６】本発明の第６の実施例のＬＤ素子作成プロセ
スを、ＬＤ素子断面構造により順を追って示した模式図
である。
スを、ＬＤ素子断面構造により順を追って示した模式図
である。
【図１７】本発明の第６の実施例のＬＤ素子作成プロセ
スを、ＬＤ素子断面構造により順を追って示した模式図
である。
スを、ＬＤ素子断面構造により順を追って示した模式図
である。
【図１８】本発明に対する従来例のＬＤ素子製作プロセ
スを、ＬＤ素子断面構造により順を追って示した模式図
である。
スを、ＬＤ素子断面構造により順を追って示した模式図
である。
【図１９】本発明に対する従来例のＬＤ素子製作プロセ
スを、ＬＤ素子断面構造により順を追って示した模式図
である。
スを、ＬＤ素子断面構造により順を追って示した模式図
である。
２０１…サファイア基板 ２０２…ｐ型ＧａＮ層 ２０３…Ａｕ／Ｎｉ電極 ４０１、６０１、８０１、１００１、１４０１、１５０
１…サファイア基板 ４０２、６０２、８０２、１００２、１４０２、１５０
２…ＧａＮバッファ層 ４０３、６０３、８０３、１００３、１４０３、１３０
３、１５０３…ｎ型ＡｌＧａＮクラッド層 ４０４、６０４、８０４、１００４、１３０４、１４０
４、１５０４…ＭＱＷ活性層 ４０５、６０５、８０５、１００５、１３０５、１４０
５、１５０５…ｐ型ＡｌＧａＮクラッド層 ４０６、６０６、８０６、１００６、１３０６、１４０
６、１５０６…ｐ型ＧａＮコンタクト層 ４０７、８０７、１００８、１４０７…ドライエッチン
グマスク ４０８、８０８、１００９、１４０８…フォトレジスト
ストライプパターン ４０９、８０９、１０１０、１４０９…ＳｉＯ2層 ４１０…フォトレジストマスク ４１１…Ａｕ／Ｎｉ電極 ４１２、８１３、１０１４、１３１３、１４１０、１５
１０…Ａｌ／Ｔｉ電極 ６０７…Ｎｉ層 ６０８…Ａｕ層 ６０９…ドライエッチングマスク ６１０、６１３…フォトレジストパターン ６１１…Ｔｉ層 ６１２…Ａｌ層 ８１０、１０１１、１４１１…Ｍｏ層 ８１１、１０１２、１４１２…Ａｕ層 ８１２、１０１３、１３１２、１４１３…Ａｕ／Ｐｄ電
極 １００７…リッジ構造形成用ドライエッチングマスク １３０１…ｎ型ＧａＮ基板 １３０２…ｎ型ＧａＮバッファ層 １３０７…ドライエッチングマスク １３０８…ストライプ状電流注入パターン １３０９…ＳｉＯ2層 １３１０…Ｍｏ層 １３１１…Ａｕ層 １５０７…ＳｉＯ2層 １５０８…ＳｉＯ2層 １５０９…Ａｕ／Ｎｉ電極
１…サファイア基板 ４０２、６０２、８０２、１００２、１４０２、１５０
２…ＧａＮバッファ層 ４０３、６０３、８０３、１００３、１４０３、１３０
３、１５０３…ｎ型ＡｌＧａＮクラッド層 ４０４、６０４、８０４、１００４、１３０４、１４０
４、１５０４…ＭＱＷ活性層 ４０５、６０５、８０５、１００５、１３０５、１４０
５、１５０５…ｐ型ＡｌＧａＮクラッド層 ４０６、６０６、８０６、１００６、１３０６、１４０
６、１５０６…ｐ型ＧａＮコンタクト層 ４０７、８０７、１００８、１４０７…ドライエッチン
グマスク ４０８、８０８、１００９、１４０８…フォトレジスト
ストライプパターン ４０９、８０９、１０１０、１４０９…ＳｉＯ2層 ４１０…フォトレジストマスク ４１１…Ａｕ／Ｎｉ電極 ４１２、８１３、１０１４、１３１３、１４１０、１５
１０…Ａｌ／Ｔｉ電極 ６０７…Ｎｉ層 ６０８…Ａｕ層 ６０９…ドライエッチングマスク ６１０、６１３…フォトレジストパターン ６１１…Ｔｉ層 ６１２…Ａｌ層 ８１０、１０１１、１４１１…Ｍｏ層 ８１１、１０１２、１４１２…Ａｕ層 ８１２、１０１３、１３１２、１４１３…Ａｕ／Ｐｄ電
極 １００７…リッジ構造形成用ドライエッチングマスク １３０１…ｎ型ＧａＮ基板 １３０２…ｎ型ＧａＮバッファ層 １３０７…ドライエッチングマスク １３０８…ストライプ状電流注入パターン １３０９…ＳｉＯ2層 １３１０…Ｍｏ層 １３１１…Ａｕ層 １５０７…ＳｉＯ2層 １５０８…ＳｉＯ2層 １５０９…Ａｕ／Ｎｉ電極
Claims (12)
- 【請求項１】 ｐ型ＩＩＩ族窒化物半導体と金属層が接
するＩＩＩ族窒化物半導体の電極形成方法において、前
記ｐ型ＩＩＩ族窒化物半導体形成後、前記ｐ型ＩＩＩ族
窒化物半導体上の前記金属層と接する領域の少なくとも
一部は、酸化物あるいは窒化物からなる誘電体に被覆さ
れる工程を含まないことを特徴とするＩＩＩ族窒化物半
導体の電極形成方法。 - 【請求項２】 ｐ型ＩＩＩ族窒化物半導体上に、電流注
入領域に対応したフォトレジストパターンを形成する工
程と、前記フォトレジストパターンとｐ型ＩＩＩ族窒化
物半導体の上に前記誘電体を被覆する工程と、前記フォ
トレジストパターン上の該誘電体をフォトレジストのリ
フトオフにより除去し、ｐ型ＩＩＩ族窒化物半導体を露
出させる工程と、露出させたｐ型ＩＩＩ族窒化物半導体
に接触させて第１の金属層を積層する工程を含むことを
特徴とする請求項１に記載のＩＩＩ族窒化物半導体の電
極形成方法。 - 【請求項３】 前記フォトレジストパターンを形成する
工程の後に、前記誘電体上に第２の金属層を形成する工
程を含み、前記誘電体と同時に第２の金属層を除去する
ことを特徴とする請求項２に記載のＩＩＩ族窒化物半導
体の電極形成方法。 - 【請求項４】 ｐ型ＩＩＩ族窒化物半導体上に、第１の
金属層を形成する工程と、前記第１の金属層上に電流注
入領域に対応したマスクパターンを形成する工程と、前
記マスクパターンにしたがって前記金属層をエッチング
除去する工程を含むことを特徴とする請求項１に記載の
ＩＩＩ族窒化物半導体の電極形成方法。 - 【請求項５】 ｐ型ＩＩＩ族窒化物半導体上に、電流注
入領域に対応した開口部を有するフォトレジストパター
ンを形成する工程と、前記フォトレジストパターンとｐ
型ＩＩＩ族窒化物半導体上に金属層を形成する工程と、
フォトレジストパターン上の金属層をフォトレジストの
リフトオフにより除去する工程とを含むことを特徴とす
る請求項１に記載のＩＩＩ族窒化物半導体の電極形成方
法。 - 【請求項６】 前記電流注入領域に隣接する部分のｐ型
ＩＩＩ族窒化物半導体をエッチングにより掘り下げ、以
って該電流注入領域を頂部とするリッジを形成すること
を特徴とする請求項２、３、４、５のいずれかに記載の
ＩＩＩ族窒化物半導体の電極形成方法。 - 【請求項７】 前記フォトレジストパターンを形成する
工程に引き続いて、前記フォトレジストパターンをマス
クとして、前記ｐ型ＩＩＩ族窒化物半導体をエッチング
しリッジを形成する工程を含むことを特徴とする請求項
２に記載のＩＩＩ族窒化物半導体の電極形成方法。 - 【請求項８】 ｐ型ＩＩＩ族窒化物半導体上に、第１の
フォトレジストパターンを形成する工程と、該第１のフ
ォトレジストパターンをマスクとして該ｐ型ＩＩＩ族窒
化物半導体をエッチングし、リッジ構造を形成する工程
と、該リッジ構造頂上に第２のフォトレジストパターン
を形成する工程と、該第２のフォトレジストパターンを
含むｐ型ＩＩＩ族窒化物半導体上に前記誘電体を形成す
る工程と、第２のフォトレジストパターン上の該誘電体
膜を第２のフォトレジストのリフトオフにより除去し、
ｐ型ＩＩＩ族窒化物半導体を露出させる工程と、露出さ
せたｐ型ＩＩＩ族窒化物半導体に接触させて金属層を積
層し、所定のパターンの電流注入領域を形成する工程を
含むことを特徴とする請求項１に記載のＩＩＩ族窒化物
半導体の電極形成方法。 - 【請求項９】 前記第１の金属層は、Ｎｉ、Ｐｄ、Ｐ
ｔ、Ｒｕ、Ｒｈ、Ｏｓ、Ｉｒ、Ｃｏ、Ｃｒのいずれかを
含んでなることを特徴とする請求項１ないし８のいずれ
かに記載のＩＩＩ族窒化物半導体の電極形成方法。 - 【請求項１０】 前記ｐ型ＩＩＩ族窒化物半導体は、Ｍ
ｇをドーパントとして含有するＡｌＧａＩｎＮであるこ
とを特徴とする請求項１ないし９のいずれかに記載のＩ
ＩＩ族窒化物半導体の電極形成方法。 - 【請求項１１】 前記誘電体は、ＳｉＯ2、Ａｌ2Ｏ3、
ＴｉＯ2、ＳｉＮ、ＡｌＮ、ＳｉＯx、ＳｉＯＮ、ＺｒＯ
2のいずれかを含んでなることを特徴とする請求項１な
いし８のいずれかに記載のＩＩＩ族窒化物半導体の電極
形成方法。 - 【請求項１２】 前記第２の金属は、Ａｌ、Ｍｇ、Ｗ、
Ｍｏ、Ｎｉ、Ｆｅ、Ｃｒ、Ｔａ、Ｖ、Ｚｒ、Ｔｉのいず
れかであることを特徴とする請求項３に記載のＩＩＩ族
窒化物半導体の電極形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000270989A JP4627850B2 (ja) | 1999-09-09 | 2000-09-07 | Ｉｉｉ族窒化物半導体の電極形成方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25526899 | 1999-09-09 | ||
| JP11-255268 | 1999-09-09 | ||
| JP2000270989A JP4627850B2 (ja) | 1999-09-09 | 2000-09-07 | Ｉｉｉ族窒化物半導体の電極形成方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001148534A true JP2001148534A (ja) | 2001-05-29 |
| JP2001148534A5 JP2001148534A5 (ja) | 2007-10-25 |
| JP4627850B2 JP4627850B2 (ja) | 2011-02-09 |
Family
ID=26542109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000270989A Expired - Lifetime JP4627850B2 (ja) | 1999-09-09 | 2000-09-07 | Ｉｉｉ族窒化物半導体の電極形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4627850B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006203104A (ja) * | 2005-01-24 | 2006-08-03 | Mitsubishi Electric Corp | 半導体レーザ装置およびその製造方法 |
| JP2006518546A (ja) * | 2003-02-05 | 2006-08-10 | ユニバーシティ オブ ストラスクライド | 半導体発光素子アレイ |
| JP2007027164A (ja) * | 2005-07-12 | 2007-02-01 | Rohm Co Ltd | 半導体発光装置の製造方法及び半導体発光装置 |
| WO2009072526A1 (ja) * | 2007-12-04 | 2009-06-11 | Rohm Co., Ltd. | 発光素子およびその製造方法 |
| US8110851B2 (en) | 2008-11-06 | 2012-02-07 | Panasonic Corporation | Nitride-based semiconductor device and method for fabricating the same |
| US8748899B2 (en) | 2009-12-25 | 2014-06-10 | Panasonic Corporation | Nitride-based semiconductor device and method for fabricating the same |
-
2000
- 2000-09-07 JP JP2000270989A patent/JP4627850B2/ja not_active Expired - Lifetime
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|---|---|---|---|---|
| JP2006518546A (ja) * | 2003-02-05 | 2006-08-10 | ユニバーシティ オブ ストラスクライド | 半導体発光素子アレイ |
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| US8648378B2 (en) | 2008-11-06 | 2014-02-11 | Panasonic Corporation | Nitride-based semiconductor device and method for fabricating the same |
| US8686561B2 (en) | 2008-11-06 | 2014-04-01 | Panasonic Corporation | Nitride-based semiconductor device and method for fabricating the same |
| US8748899B2 (en) | 2009-12-25 | 2014-06-10 | Panasonic Corporation | Nitride-based semiconductor device and method for fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4627850B2 (ja) | 2011-02-09 |
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