KR101164296B1 - 적층형 반도체 장치 - Google Patents

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아쯔시 요시무라
히데꼬 무까이다
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가부시끼가이샤 도시바
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Abstract

적층형 반도체 장치는, 회로 기재 위에 접착된 제1 반도체 소자를 구비한다. 제1 반도체 소자는 제1 본딩 와이어를 개재하여 회로 기재의 접속부와 전기적으로 접속되어 있다. 제1 반도체 소자 위에는, 50㎛ 이상의 두께를 갖는 제2 접착제층을 개재하여 제2 반도체 소자가 접착되어 있다. 제2 접착제층은 글래스 전이 온도가 135℃ 이상이고, 또한 글래스 전이 온도 이하의 선팽창 계수가 100ppm 이하인 절연 수지층으로 구성되어 있다.
소자 탑재부, 회로 기재, 반도체 소자, 접착제층, 글래스 전이 온도, 선팽창 계수

Description

적층형 반도체 장치{STACKED SEMICONDUCTOR DEVICE}
본 발명은 적층형 반도체 장치에 관한 것이다.
[특허문헌 1] 일본 특개 2001-308262호 공보
[특허문헌 2] 일본 특개 2002-222913호 공보
[특허문헌 3] 일본 특개 2004-072009호 공보
반도체 장치의 소형화나 고밀도 실장화 등을 실현하기 위해, 1개의 패키지 내에 복수의 반도체 소자를 적층하여 밀봉한 스택형 멀티칩 패키지가 실용화되어 있다. 스택형 멀티칩 패키지에서, 복수의 반도체 소자는 회로 기판 위에 접착제층을 개재하여 순서대로 적층된다. 각 반도체 소자의 전극 패드는, 회로 기판의 접속 패드와 본딩 와이어를 개재하여 전기적으로 접속된다. 이러한 적층체를 밀봉 수지로 패키징함으로써, 스택형 멀티칩 패키지가 구성된다.
스택형 멀티칩 패키지에서, 동일 형상의 반도체 소자끼리나 상단측에 하단측보다 큰 반도체 소자를 적층하는 경우, 하단측의 반도체 소자의 본딩 와이어와 상단측의 반도체 소자가 접촉할 우려가 있다. 이 때문에, 본딩 와이어의 접촉에 의한 절연 불량이나 쇼트 등의 발생을 방지하는 것이 중요하게 된다. 따라서, 반도 체 소자간을 접착하는 접착제층의 두께를 예를 들면 50～150㎛ 등과 같이 두껍게 하고, 하단측의 반도체 소자의 본딩 와이어를 접착제층 내에 집어 넣음으로써, 상단측의 반도체 소자와의 접촉을 방지하는 것이 행해지고 있다(특허 문헌 1, 특허 문헌 2, 특허 문헌 3 참조).
접착제층을 구성하는 수지 재료는, 일반적으로 반도체 소자를 구성하는 Si 웨이퍼에 비하여 선팽창 계수가 크다. 이 때문에, 스택형 멀티칩 패키지와 같은 적층형 반도체 장치에 열 사이클이 인가되었을 때에, 접착제층과 반도체 소자와의 선팽창 계수의 차에 기초하는 열 응력(인장의 잔류 응력)이 반도체 소자에 작용한다. 이 열 응력은 반도체 소자에 크랙이 발생하는 요인으로 된다. 특히, 스페이서 기능을 부여한 두꺼운 접착제층을 적용한 적층형 반도체 장치에서는, 신뢰성을 평가하기 위해 열 사이클 시험을 실시했을 때에 반도체 소자의 단부 표면에 응력 집중이 야기되고, 이 응력 집중에 기인하여 크랙이 발생하기 쉽다.
본 발명의 일 양태에 따른 적층형 반도체 장치는, 소자 탑재부 및 접속부를 갖는 회로 기재와, 회로 기재의 소자 탑재부에 접착되어 있는 제1 반도체 소자와, 제1 반도체 소자 위에 형성되어, 제1 반도체 소자의 상면에 돌출한 제1 금속 부재와, 제1 반도체 소자 위에 50㎛ 이상의 두께를 갖는 접착제층을 개재하여 접착되어 있는 제2 반도체 소자와, 제2 반도체 소자 위에 형성되어, 제2 반도체 소자의 상면에 돌출한 제2 금속 부재를 구비하고, 접착제층은, 글래스 전이 온도가 135℃ 이상이고, 또한 글래스 전이 온도 이하의 선팽창 계수가 100ppm 이하인 절연 수지층으로 이루어지고, 접속부와 제1 금속 부재 및 접속부와 제2 금속 부재가 전기적으로 접속되며, 제1 금속 부재 및 제2 금속 부재의 상단이 접착제층의 내에 있는 것을 특징으로 한다.
본 발명에 따르면, 절연 수지 조성물에서의 실리카 등의 무기질 충전재의 함유량을 조정함으로써, 절연 수지층의 선팽창 계수를 제어할 수 있다.
본 출원은, 2006년 3월 16일에 출원된 일본 출원, 특원 2006-073142호에 의거한 우선권의 이익에 기초한다. 따라서, 그에 의한 우선권의 이익을 주장한다. 상기 일본 출원의 내용의 모두는, 여기에 참조 문헌으로서 인용된다.
<실시예>
이하, 본 발명을 실시하기 위한 형태에 대하여 설명한다. 도 1은 본 발명의 실시 형태에 따른 스택형 멀티칩 구조의 적층형 반도체 장치의 구성을 도시하는 단면도이다. 도 1에 도시하는 적층형 반도체 장치(1)는, 소자 탑재용의 회로 기재(2)를 갖고 있다. 회로 기재(2)는 반도체 소자의 탑재부와 회로부를 갖는 것이면 된다. 회로 기재(2)로서는, 절연 기판이나 반도체 기판의 표면이나 내부에 회로부로서 배선망을 형성한 배선 기판, 혹은 리드 프레임과 같은 소자 탑재부와 회로부를 일체화한 기판 등을 이용할 수 있다.
도 1에 도시하는 적층형 반도체 장치(1)는, 소자 탑재용 회로 기재로서 배선 기판(2)을 갖고 있다. 배선 기판(2)을 구성하는 기판에는, 수지 기판, 세라믹스 기판, 글래스 기판 등의 절연 기판, 혹은 반도체 기판 등, 각종 재료로 이루어지는 기판을 적용할 수 있다. 수지 기판을 적용한 배선 기판으로서는, 일반적인 다층 동장 적층판(다층 프린트 배선판) 등을 들 수 있다. 배선 기판(2)의 하면측에는, 땜납 범프 등의 외부 접속 단자(3)가 형성되어 있다.
배선 기판(2)의 상면측에는 소자 탑재부(2a)가 설치되어 있다. 소자 탑재부(2a)의 주위에는, 외부 접속 단자(3)와 배선망(도시하지 않음)을 개재하여 전기적으로 접속된 접속 패드(4)가 설치되어 있다. 접속 패드(4)는 접속부로서 기능하고, 또한 와이어 본딩부로 되는 것이다. 배선 기판(2)의 소자 탑재부(2a)에는, 제1 반도체 소자(5)가 제1 접착제층(6)을 개재하여 접착되어 있다. 제1 접착제층(6)에는 일반적인 다이 어태치재가 이용된다. 제1 반도체 소자(5)의 상면측에 설치된 제1 전극 패드(전극부)(5a)는, 제1 본딩 와이어(7)를 개재하여 배선 기판(2)의 접속 패드(4)와 전기적으로 접속되어 있다.
제1 반도체 소자(5) 위에는, 제2 반도체 소자(8)가 제2 접착제층(9)을 개재하여 접착되어 있다. 제2 반도체 소자(8)는, 예를 들면 제1 반도체 소자(5)와 대략 동형 또는 그보다 대형의 형상을 갖고 있다. 제2 접착제층(9)은 그 적어도 일부가 제2 반도체 소자(8)의 접착 시의 가열 온도(접착 시 온도)에서 연화 또는 용융하고, 그 내부에 제1 본딩 와이어(7)의 제1 반도체 소자(5)와의 접속측 단부(소자측 단부)를 집어 넣으면서, 제1 반도체 소자(5)와 제2 반도체 소자(8)를 접착하는 것이다. 따라서, 제2 접착제층(9)에는 제1 본딩 와이어(7)의 절연을 확보 하기 위해 절연성 접착제가 이용된다.
제1 본딩 와이어(7)의 소자측 단부는 제2 접착제층(9) 내에 매립되어 있고, 이에 의해 제2 반도체 소자(8)와의 접촉이 방지되어 있다. 도 1에 도시하는 적층 형 반도체 장치(1)에서, 제1 본딩 와이어(7)는 제2 접착제층(9)의 두께에 기초하여 제2 반도체 소자(8)의 하면으로부터 이격되어 있다. 이에 의해, 제1 본딩 와이어(7)와 제2 반도체 소자(8)와의 접촉에 의한 절연 불량이나 쇼트의 발생이 방지된다. 제2 접착제층은 스페이서로서의 기능을 더불어 갖는 것으로, 이러한 기능을 얻기 위해서 두께가 50㎛ 이상인 절연 수지층이 적용되어 있다.
제2 접착제층(9)을 구성하는 절연 수지층의 두께가 50㎛ 미만이면, 제1 본딩 와이어(7)가 제2 반도체 소자(8)에 접촉하기 쉬워져, 절연 불량이나 쇼트가 발생하기 쉬워진다. 본딩 와이어(7)의 직경 등에도 의하지만, 제2 접착제층(9)의 두께는 70㎛ 이상으로 하는 것이 더욱 바람직하다. 본딩 와이어(7)의 직경이 25㎛인 경우의 구체예로서는, 두께가 75㎛이나 85㎛인 제2 접착제층(9)을 들 수 있다. 제2 접착제층(9)을 너무 두껍게 하면 적층형 반도체 장치(1)의 박형화가 저해되기 때문에, 제2 접착제층(9)의 두께는 150㎛ 이하로 하는 것이 바람직하다.
접착 시에 제1 본딩 와이어(7)의 소자측 단부를 양호하게 집어 넣음과 더불어, 제2 접착제층(9)은 접착 시 온도에서의 점도(접착 시 점도)이 1kPa?s 이상 100kPa?s 미만인 것이 바람직하다. 제2 접착제층(9)의 접착 시 점도가 1kPa?s 미만이면, 접착제가 소자 끝면으로부터 비어져 나올 우려가 있다. 제2 접착제층(9)의 접착 시 점도가 100kPa?s 이상이면, 제1 본딩 와이어(7)에 변형이나 접속 불량을 발생시킬 우려가 있다. 제2 접착제층(9)의 접착 시 점도는 1～50kPa?s의 범위인 것이 보다 바람직하고, 나아가서는 1～20kPa?s의 범위인 것이 바람직하다.
도 1에서는 제2 접착제층(9)의 두께에 기초하여 제1 본딩 와이어(7)와 제2 반도체 소자(8)와의 접촉을 억제하고 있다. 이 외에, 도 2에 도시한 바와 같이 제2 반도체 소자(8)의 접착 시 온도에서 연화 또는 용융하는 제1 수지층(9a)과, 제2 반도체 소자(8)의 접착 시 온도에 대하여 층 형상이 유지되는 제2 수지층(9b)를 적층한 제2 접착제층(9)을 적용하여도 된다. 제1 수지층(9a)은 제1 반도체 소자(5)측에 형성되어, 제2 반도체 소자(8)의 접착층으로서 기능한다. 제2 수지층(9b)은 제2 반도체 소자(8)측에 형성되어, 제1 본딩 와이어(7)와 제2 반도체 소자(8)와의 접촉을 방지하는 절연층으로서 기능한다.
제1 본딩 와이어(7)의 소자측 단부는 제1 수지층(9a) 내에 매립된다. 제2 반도체 소자(8)의 접착 시 온도에 대하여 층 형상이 유지되는 제2 수지층(절연층)(9b)을 제2 반도체 소자(8)측에 형성함으로써, 제1 본딩 와이어(7)와 제2 반도체 소자(8)와의 접촉에 의한 절연 불량이나 쇼트의 발생을 보다 확실하게 방지할 수 있다. 제1 반도체 소자(5)와 제2 반도체 소자(8)와의 접착 자체는, 제1 수지층(9a)에 의해 양호하게 실현할 수 있다. 2층 구조의 접착제층(9)은, 예를 들면 접착 시 점도가 서로 다른 수지 시트를 적층하거나, 혹은 수지 조성물을 순서대로 도포하여 형성할 수 있다.
2층 구조를 갖는 접착제층(9)에서, 제2 수지층(9b)은 접착 시 점도가 100kPa?s 이상인 것이 바람직하다. 제2 수지층(9b)의 접착 시 점도가 100kPa?s 미만이면, 제1 본딩 와이어(7)의 접촉 방지 기능을 충분히 발휘시킬 수 없다. 제2 수지층(9b)의 접착 시 점도는 200kPa?s 이상인 것이 보다 바람직하다. 단, 점도가 남아 너무 높으면 접착제층으로서의 기능이 손상되기 때문에, 제2 수지층(절연층 )(9b)의 접착 시 점도는 1000kPa?s 미만인 것이 바람직하다. 제1 수지층(접착층)(9a)의 접착 시 점도는 전술한 바와 같이 1kPa?s 이상 100kPa?s 미만인 것이 바람직하다.
제1 반도체 소자(5)와 제2 반도체 소자(8) 사이의 거리는, 제1 반도체 소자(5)의 접속에 사용되지 않는 전극 패드(논 커넥션 패드) 위에 금속 재료나 수지 재료로 이루어지는 스터드 범프를 형성하여 유지하여도 된다. 이러한 구성에 의해서도, 제1 본딩 와이어(7)와 제2 반도체 소자(8)와의 접촉을 유효하게 방지할 수 있다. 스터드 범프의 높이는, 제1 본딩 와이어(7)보다 높아지도록 설정한다. 제2 반도체 소자(8)는 스터드 범프가 스페이서로서 기능함으로써, 제1 본딩 와이어(7)와의 접촉이 방지된다. 스터드 범프는 1개소에만 설치하여도 되지만, 제1 반도체 소자(5)의 무게 중심을 지나는 3개소 이상에 설치하는 것이 바람직하다.
제2 접착제층(9)을 개재하여 제1 반도체 소자(5) 위에 접착된 제2 반도체 소자(8)는, 제2 전극 패드(전극부)(8a)를 갖고 있다. 제2 전극 패드(8a)는 제2 본딩 와이어(10)를 개재하여 배선 기판(2)의 접속 패드(4)와 전기적으로 접속되어 있다. 배선 기판(2) 위에 적층된 제1 및 제2 반도체 소자(5, 8)는, 예를 들면 에폭시 수지와 같은 밀봉 수지(11)에 의해 밀봉되어 있다. 이들 각 구성 요소에 의해, 스택형 멀티칩 패키지 구조의 적층형 반도체 장치(1)가 구성되어 있다.
도 1이나 도 2에서는 2개의 반도체 소자(5, 8)를 적층한 구조에 대하여 설명하였지만, 반도체 소자의 적층수는 이에 한정되는 것은 아니다. 반도체 소자의 적층수는 3층 혹은 그 이상이어도 된다. 또한, 적층형 반도체 장치의 형태는 전술한 바와 같은 스택형 멀티칩 패키지에 한정되는 것은 아니고, 소자 탑재용의 회로 기재(2)로서 리드 프레임을 이용한 반도체 패키지(TSOP 등)이어도 된다.
제2 접착제층(9)(2층 구조의 경우에는 각 층(9a, 9b))은, 글래스 전이 온도가 135℃ 이상이고, 또한 글래스 전이 온도 이하의 온도 범위에서의 선팽창 계수가 100ppm 이하인 절연 수지층으로 이루어지는 것이다. 여기에서 말하는 제2 접착제층(9)의 글래스 전이 온도 및 선팽창 계수란, 제1 반도체 소자(5)와 제2 반도체 소자(8)를 접착한 후의 특성을 나타내는 것이다. 제2 접착제층(9)을 구성하는 절연 수지와 같은 고분자 재료는, 일반적으로 저온에서는 글래스 형상이며, 글래스 전이 온도(글래스 전이점 Tg)를 초과하면 고무 형상(또는 액상)으로 됨과 함께, 선팽창 계수가 급격하게 증대한다.
제2 접착제층(9)을 구성하는 절연 수지층의 글래스 전이 온도가 열 사이클 시험에서 인가되는 온도 이하이면, 열 사이클 시험 시에 제2 접착제층(9)의 선팽창 계수가 급격하게 증가하게 된다. 이 때문에, 제2 접착제층(9)과 반도체 소자(5, 8)와의 선팽창 계수의 차가 더욱 증대한다. 제2 접착제층(9)과 반도체 소자(5, 8)와의 선팽창 계수의 차가 증대하면, 그에 기초하여 반도체 소자(5, 8)에 작용하는 열 응력(인장 응력)도 증대한다.
열 응력(인장 응력)은 제1 반도체 소자(5)의 단부 표면에 집중하기 때문에, 이 응력 집중에 의해 제1 반도체 소자(5)에 크랙이나 균열이 발생하기 쉬워진다. 반도체 장치의 열 사이클 시험은 일반적으로 -55℃～125℃의 온도 범위에서 실시된다. 따라서, 제2 접착제층(9)을 구성하는 절연 수지층의 글래스 전이 온도를, 반 도체 소자(5, 8)에 인장 응력을 발생시키는 열 사이클 시험 시의 고온측 온도(125℃)에 열적 마진(+10℃)을 가한 온도(135℃), 혹은 그보다 높게 설정함으로써, 열 사이클 시험 시에서의 제2 접착제층(9)과 반도체 소자(5, 8)와의 선팽창 계수의 차의 증대를 억제할 수 있다.
또한, 열 사이클 시험 시에 반도체 소자(5, 8)에 작용하는 인장 응력은, 제2 접착제층(9)을 구성하는 절연 수지층의 글래스 전이 온도 이하의 선팽창 계수의 값에도 영향받는다. 즉, 절연 수지층의 글래스 전이 온도가 135℃ 이상이어도, 글래스 전이 온도 이하의 선팽창 계수의 값 자체가 크면, 반도체 소자(5, 8)에 작용하는 인장 응력이 증대한다. 이에 의해, 반도체 소자(5, 8)에 크랙 등이 발생하기 쉬워진다.
따라서, 제2 접착제층(9)은 글래스 전이 온도 이하의 선팽창 계수가 100ppm 이하인 절연 수지층으로 구성한다. 도 3에 절연 수지층의 글래스 전이 온도 이하의 선팽창 계수와 열 사이클 시험(-55℃～125℃) 시에 반도체 소자(Si칩)에 작용하는 인장 응력과의 관계의 일례를 나타낸다. 도 3에서부터 분명한 바와 같이, 절연 수지층의 선팽창 계수가 증가함에 따라서 반도체 소자에 작용하는 인장 응력이 증대하는 것을 알 수 있었다. 일반적으로 반도체 소자에 작용하는 인장 응력이 300MPa를 초과하면 크랙이 발생하기 쉬워진다.
도 3에서부터 분명한 바와 같이, 제2 접착제층(9)을 구성하는 절연 수지층의 선팽창 계수가 100ppm 이하이면, 열 사이클 시험 시에 반도체 소자(5, 8)에 발생하는 크랙을 억제할 수 있다. 반도체 소자(5, 8)에 작용하는 인장 응력은 그 두께에 의해서도 변화하고, 반도체 소자(5, 8)의 두께가 얇을수록 인장 응력이 증대한다.예를 들면, 두께가 70㎛ 이하인 반도체 소자(5, 8)를 적용하는 경우, 제2 접착제층(9)을 구성하는 절연 수지층의 글래스 전이 온도 이하의 선팽창 계수는 70ppm 이하로 하는 것이 보다 바람직하다.
도 4에 반도체 소자의 두께와 접착제층의 두께가 열 사이클 시험(-55℃～125℃)시에 반도체 소자(Si칩)의 표면 인장 응력값에 미치는 영향을 측정한 결과를 나타낸다. 도 4로부터 분명한 바와 같이, 접착제층(절연 수지층)(9)의 두께가 두꺼울수록 반도체 소자(5, 8)의 표면 인장 응력값이 증대한다. 또한, 반도체 소자(5, 8)의 두께가 얇을수록 표면 인장 응력값이 증대한다. 따라서, 두께가 70㎛ 이하로 얇은 반도체 소자(5, 8)에서 적층형 반도체 장치(1)를 구성하는 경우에는, 절연 수지층의 선팽창 계수는 70ppm 이하로 하는 것이 보다 바람직하다.
전술한 바와 같이, 제2 접착제층(9)을 글래스 전이 온도가 135℃ 이상이고, 또한 글래스 전이 온도 이하의 선팽창 계수가 100ppm 이하, 나아가서는 70ppm 이하인 절연 수지층으로 구성함으로써, 열 사이클 시험 시에서의 제2 접착제층(9)과 반도체 소자(5, 8)와의 선팽창 계수의 차를 작게 할 수 있다. 이에 의해, 열 사이클 시험 시에 반도체 소자(5, 8)에 작용하는 열 응력(인장 응력)을 저감하는 것이 가능하게 된다.
제2 접착제층(9)에 기초하여 반도체 소자(5, 8)에 작용하는 열 응력(인장 응력)을 저감함으로써, 열 사이클 시험 시에 반도체 소자(5, 8)에 발생하는 크랙이나 균열 등을 억제할 수 있다. 즉, 적층형 반도체 장치(1)의 열 사이클 시험에 대한 신뢰성을 높이는 것이 가능하게 된다. 열 사이클에 대한 신뢰성의 향상 효과는, 특히 두께가 70㎛ 이하인 반도체 소자(5, 8)를 적용한 경우에 유효하다.
제2 접착제층(9)을 구성하는 절연 수지층은, 예를 들면 에폭시 수지, 실리콘 수지, 폴리이미드 수지, 아크릴 수지, 비스 말레이미드 수지 등의 열 경화성 수지로 구성하는 것이 바람직하다. 열 경화성 절연 수지를 적용함에 있어서, 주쇄의 분자량, 중합도, 가교 정도, 측쇄의 치환기의 종류나 양, 수지 조성물에서의 첨가제(예를 들면 가소제)의 종류나 양, 경화제나 가교제의 종류나 양 등에 의해, 제2 접착제층(절연 수지층)(9)의 글래스 전이 온도를 조정할 수 있다. 또한, 절연 수지 조성물에서의 실리카 등의 무기질 충전재의 함유량을 조정함으로써, 절연 수지층의 선팽창 계수를 제어할 수 있다.
이와 같이, 열 경화성 절연 수지의 종류, 구조, 중합 조건, 또한 첨가제의 종류나 양 등에 기초하여, 글래스 전이 온도를 135℃ 이상으로 함과 함께, 글래스 전이 온도 이하의 선팽창 계수를 100ppm 이하(나아가서는 70ppm 이하)로 조정한 절연 수지층으로, 반도체 소자(5, 8) 사이를 접착하는 제2 접착제층(9)을 구성한다. 제2 접착제층(9)에 2층 구조의 접착제층을 적용하는 경우, 상기 조건을 만족하는 제1 및 제2 수지층(9a, 9b)을 사용한다.
제2 접착제층(9)은, 예를 들면 반도체 웨이퍼의 이면에 접착제 시트를 접착하거나, 접착제 수지 조성물(도포용 수지 조성물)을 도포한 후, 이들을 반도체 웨이퍼와 함께 절단함으로써 형성된다. 개편 형상의 접착제 시트를 제1 반도체 소자(5)와 제2 반도체 소자(8) 사이에 공급하여 제2 접착제층(9)으로서 기능시키도록 하여도 된다. 제2 접착제층(9)의 공급 방법은 특별히 한정되는 것은 아니다.
제2 접착제층(9)은 경화 후의 탄성율(상온 탄성율)이 500MPa 이상 2GPa 이하인 것이 바람직하다. 경화 후의 제2 접착제층(경화 수지층)(9)의 탄성율이 500MPa미만이면, 와이어 본딩 공정에서의 제2 반도체 소자(8)의 휘어짐이 커져, 제2 반도체 소자(8)에 크랙 등이 발생하기 쉬워진다. 경화 후의 제2 접착제층(9)의 탄성율이 2GPa를 초과하면, 제2 반도체 소자(8)나 적층형 반도체 장치(1)의 제조성의 저하를 초래할 우려가 있다. 이러한 범위에서, 제2 접착제층(9)의 경화 후의 탄성율은 열 사이클 시험 시에서의 반도체 소자(5, 8)의 표면 인장 응력값에 영향을 미치는 것은 없다.
이 실시 형태의 적층형 반도체 장치(1)는, 예를 들면 이하와 같이 하여 제작된다. 우선, 배선 기판(2) 위에 제1 접착제층(6)을 이용하여 제1 반도체 소자(5)를 접착한다. 계속해서, 와이어 본딩 공정을 실시하여, 제1 본딩 와이어(7)로 배선 기판(2)의 접속 패드(4)와 제1 반도체 소자(5)의 전극 패드(5a)를 전기적으로 접속한다. 다음으로, 제1 반도체 소자(5) 위에 제2 접착제층(9)을 이용하여 제2 반도체 소자(8)를 접착한다.
제2 반도체 소자(8)의 접착 공정을 실시함에 있어서, 제2 접착제층(9)은 예를 들면 접착제 시트의 접착층이나 접착제 수지 조성물의 도포층으로서, 미리 제2 반도체 소자(8)로 분할하기 전의 반도체 웨이퍼의 이면에 형성해 둔다. 이것을 반도체 웨이퍼와 함께 절단(다이싱)하여 개편화함으로써, 제2 접착제층(9)을 갖는 제2 반도체 소자(8)를 형성한다. 제2 접착제층(9)은 개편 형상의 접착제 시트로서 제2 반도체 소자(8)의 이면에 접착하거나, 혹은 제1 반도체 소자(5)와 제2 반도체 소자(8) 사이에 공급하여도 된다.
계속해서, 개편화한 제2 반도체 소자(8)를 실장 툴로 유지하고, 이것을 실장 스테이지 위에 재치한 제1 반도체 소자(5)에 대하여 위치 정렬한다. 제2 반도체 소자(8)을 하강시켜서 제1 반도체 소자(5)에 눌러 댄다. 제2 접착제층(9)은 실장 스테이지 및 실장 툴 중 적어도 한쪽을 이용하여 가열된다. 실장 스테이지나 실장 툴로부터의 가열로 제2 접착제층(9)의 적어도 일부를 연화 또는 용융시키면서, 제1 반도체 소자(5)에 눌러 댄다. 이 후, 더 가열하여 제2 접착제층(9)을 열경화시킨다.
제2 접착제층(9)은 그 내부에 제1 본딩 와이어(7)의 소자측 단부를 취득하는 것이 가능한 두께를 가지고 있기 때문에, 제1 본딩 와이어(7)와 제2 반도체 소자(8)와의 접촉을 억제할 수 있다. 이 후, 제2 반도체 소자(8)에 대하여 와이어 본딩 공정을 실시하여, 제2 본딩 와이어(10)로 배선 기판(2)의 접속 패드(4)와 제2 반도체 소자(8)의 전극 패드(8a)를 전기적으로 접속한다. 또한, 제1 및 제2 반도체 소자(5, 8)를 본딩 와이어(7, 10) 등과 함께 밀봉 수지(11)로 밀봉함으로써, 도 1이나 도 2에 도시한 적층형 반도체 장치(1)가 제작된다.
전술한 실시 형태의 구체예로서, 두께 60㎛의 반도체 소자(5, 8)간을, 에폭시 수지계 접착제로 접착한 적층형 반도체 장치(실시예)를 100개 제작하였다. 에폭시 수지계 접착제는, 40질량%의 에폭시 수지와 10질량%의 경화제(페놀 수지)와 5질량%의 경화 촉진제와 45질량%의 실리카를 포함하는 에폭시 수지 조성물로 이루어 지고, 접착 경화 후의 특성은 글래스 전이 온도가 155℃, 글래스 전이 온도 이하의 선팽창 계수가 70ppm이다. 에폭시 수지계 접착제에 의한 접착제층의 두께는 85㎛로 하였다.
한편, 본 발명과의 비교예로서, 50 질량%의 에폭시 수지와 5 질량%의 경화제(페놀 수지)와 5 질량%의 경화 촉진제와 40 질량%의 실리카를 포함하는 에폭시 수지 조성물로 이루어지는 에폭시 수지계 접착제를 이용하는 것 이외에는, 실시예와 마찬가지로 하여 100개의 적층형 반도체 장치를 제작하였다. 비교예에서 이용한 에폭시 수지계 접착제의 접착 경화 후의 특성은, 글래스 전이 온도가 155℃, 글래스 전이 온도 이하의 선팽창 계수가 120ppm이다.
실시예 및 비교예에 의한 각 100개의 적층형 반도체 장치에 대해서, 각각 「-55℃×20min→상온(25℃)×20min→125℃×20min」을 1사이클로 하는 열 사이클 시험을 실시하였다. 그 결과, 실시예의 적층형 반도체 장치에서는 500 사이클 후에서의 크랙의 발생율이 0%이었다. 이에 대하여, 비교예의 적층형 반도체 장치에서는 500 사이클 후에서의 크랙의 발생율이 55%까지 상승하였다. 도 5에 비교예의 적층형 반도체 장치의 열 사이클 시험(TCT)에서의 누적 불량율의 웨이블 차트를 나타낸다. 실시 형태에 따른 적층형 반도체 장치(1)는 열 사이클 시험에 대한 신뢰성이 우수한 것을 알 수 있었다.
전술한 실시 형태에서는 반도체 소자의 접속에 와이어 본딩 접속을 사용하였지만, 접속 형태는 이에 한정되는 것은 아니다. 반도체 소자의 접속은 플립 칩 접속이어도 된다. 플립 칩 접속부의 주위를 절연하는 절연 수지층의 두께를 50㎛ 이 상으로 두껍게 한 적층형 반도체 장치에서도, 반도체 소자와 절연 수지층과의 선팽창 계수의 차에 기초하는 크랙의 억제 효과를 얻을 수 있다. 또한, 크랙의 억제 효과에 기초하여 적층형 반도체 장치의 신뢰성을 높이는 것이 가능하게 된다.
또한, 본 발명은 상기한 실시 형태에 한정되는 것은 아니고, 복수의 반도체 소자간을 두께가 50㎛ 이상인 접착제층을 이용하여 접착한 각종 적층형 반도체 장치에 적용할 수 있다. 그러한 적층형 반도체 장치에 대해서도, 본 발명에 포함되는 것이다. 또한, 본 발명의 실시 형태는 본 발명의 기술적 사상의 범위 내에서 확장 혹은 변경할 수 있으며, 이 확장, 변경한 실시 형태도 본 발명의 기술적 범위에 포함되는 것이다.
도 1은 본 발명의 실시 형태에 따른 적층형 반도체 장치의 구성을 도시하는 단면도.
도 2는 도 1에 도시하는 적층형 반도체 장치의 변형예를 도시하는 단면도.
도 3은 적층형 반도체 장치에서의 제2 접착제층의 선팽창 계수가 열 사이클 시험 시에 반도체 소자의 표면 인장 응력값에 미치는 영향의 일례를 도시하는 도면.
도 4는 적층형 반도체 장치에서의 제2 접착제층의 두께와 반도체 소자의 두께가 열 사이클 시험 시에 반도체 소자의 표면 인장 응력값에 미치는 영향의 일례를 도시하는 도면.
도 5는 비교예의 적층형 반도체 장치의 열 사이클 시험에서의 불량 발생율(누적 불량율)을 도시하는 도면.
<부호의 설명>
1 : 반도체 장치
2 : 배선 기판
2a : 소자 탑재부
3 : 외부 접속 단자
4 : 접속 패드
5 : 제1 반도체 소자
5a : 제1 전극 패드(전극부)
6 : 제1 접착제층
7 : 제1 본딩 와이어
8 : 제2 반도체 소자
9 : 제2 접착제층
10 : 제2 본딩 와이어
11 : 밀봉 수지

Claims (14)

  1. 소자 탑재부 및 접속부를 갖는 회로 기재;
    상기 회로 기재의 상기 소자 탑재부에 접착되어 있는 제1 반도체 소자;
    상기 제1 반도체 소자 위에 형성되어, 상기 제1 반도체 소자의 상면에 돌출한 제1 금속 부재;
    상기 제1 반도체 소자 위에 50㎛ 이상의 두께를 갖는 접착제층을 개재하여 접착되어 있는 제2 반도체 소자; 및
    상기 제2 반도체 소자 위에 형성되어, 상기 제2 반도체 소자의 상면에 돌출한 제2 금속 부재
    를 구비하고,
    상기 접착제층은, 글래스 전이 온도가 135℃ 이상이고, 또한 글래스 전이 온도 이하의 선팽창 계수가 100ppm 이하인 절연 수지층으로 이루어지고, 상기 접속부와 상기 제1 금속 부재 및 상기 접속부와 상기 제2 금속 부재가 전기적으로 접속되며, 상기 제1 금속 부재의 상단이 상기 접착제층의 내에 있는 것을 특징으로 하는 적층형 반도체 장치.
  2. 제1항에 있어서,
    상기 접착제층은 70~150㎛의 범위의 상기 두께를 갖는 것을 특징으로 하는 적층형 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 및 제2 반도체 소자는 70㎛ 이하의 두께를 갖는 것을 특징으로 하는 적층형 반도체 장치.
  4. 제3항에 있어서,
    상기 절연 수지층은 70ppm 이하의 상기 선팽창 계수를 갖는 것을 특징으로 하는 적층형 반도체 장치.
  5. 제1항에 있어서,
    상기 접속부와 상기 제1 금속 부재는 제1 본딩 와이어, 상기 접속부와 상기 제2 금속 부재는 제2 본딩 와이어를 각각 개재하여 접속되는 것을 특징으로 하는 적층형 반도체 장치.
  6. 제5항에 있어서,
    상기 제1 본딩 와이어가 상기 접착제층의 두께에 기초하여 상기 제2 반도체 소자의 하면으로부터 이격되어 있는 것을 특징으로 하는 적층형 반도체 장치.
  7. 제6항에 있어서,
    상기 접착제층은 1kPa?s 이상 100kPa?s 미만의 접착 시 점도를 갖는 것을 특징으로 하는 적층형 반도체 장치.
  8. 제1항에 있어서,
    상기 제1 금속 부재 및 제2 금속 부재는 스터드 범프인 것을 특징으로 하는 적층형 반도체 장치.
  9. 제1항에 있어서,
    열 사이클 시험에서의 상기 제1 반도체 소자 및 상기 제2 반도체 소자 중 적어도 하나에 작용하는 인장 응력이 300MPa 이하인 것을 특징으로 하는 적층형 반도체 장치.
  10. 제9항에 있어서,
    상기 열 사이클 시험이 -55℃ 내지 125℃의 범위 내에서 행하여지는 것을 특징으로 하는 적층형 반도체 장치.
  11. 제5항에 있어서,
    상기 접착제층은, 상기 제1 반도체 소자측에 배치되고, 상기 제2 반도체 소자의 접착 시 온도에서 연화 또는 용융하는 제1 수지층과, 상기 제2 반도체 소자측에 배치되고, 상기 제2 반도체 소자의 접착 시 온도에 대하여 층 형상이 유지되는 제2 수지층을 갖고, 상기 제1 본딩 와이어의 단부는 상기 제1 수지층 내에 매립되어 있는 것을 특징으로 하는 적층형 반도체 장치.
  12. 제11항에 있어서,
    상기 제1 수지층은 1kPa?s 이상 100kPa?s 미만의 접착 시 점도를 갖고, 상기 제2 수지층은 100kPa?s 이상의 접착 시 점도를 갖는 것을 특징으로 하는 적층형 반도체 장치.
  13. 제1항에 있어서,
    상기 제2 반도체 소자는 상기 제1 반도체 소자와 동형(同形) 또는 그보다 대형(大形)의 형상을 갖는 것을 특징으로 하는 적층형 반도체 장치.
  14. 제1항에 있어서,
    상기 회로 기재는 상기 소자 탑재부가 설치된 면과는 반대측의 면에 형성된 외부 접속 단자를 갖는 것을 특징으로 하는 적층형 반도체 장치.
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