JP2004152983A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2004152983A
JP2004152983A JP2002316076A JP2002316076A JP2004152983A JP 2004152983 A JP2004152983 A JP 2004152983A JP 2002316076 A JP2002316076 A JP 2002316076A JP 2002316076 A JP2002316076 A JP 2002316076A JP 2004152983 A JP2004152983 A JP 2004152983A
Authority
JP
Japan
Prior art keywords
resin layer
semiconductor element
semiconductor device
semi
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2002316076A
Other languages
English (en)
Other versions
JP4408015B2 (ja
Inventor
Masamitsu Ikumo
雅光 生雲
Tetsuya Fujisawa
哲也 藤沢
Mitsutaka Sato
光孝 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2002316076A priority Critical patent/JP4408015B2/ja
Priority to CN03104458A priority patent/CN1463038A/zh
Priority to EP14193115.4A priority patent/EP2866258B1/en
Priority to EP03253279A priority patent/EP1367645A3/en
Priority to TW092114595A priority patent/TWI234253B/zh
Priority to CNB03138174XA priority patent/CN100435334C/zh
Priority to KR1020030034580A priority patent/KR100907232B1/ko
Priority to US10/448,444 priority patent/US6836025B2/en
Publication of JP2004152983A publication Critical patent/JP2004152983A/ja
Application granted granted Critical
Publication of JP4408015B2 publication Critical patent/JP4408015B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19Manufacturing methods of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19Manufacturing methods of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73267Layer and HDI connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92222Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92224Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a build-up interconnect
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/102Material of the semiconductor or solid state bodies
    • H01L2924/1025Semiconducting materials
    • H01L2924/10251Elemental semiconductors, i.e. Group IV
    • H01L2924/10253Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12044OLED
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1515Shape
    • H01L2924/15153Shape the die mounting substrate comprising a recess for hosting the device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1515Shape
    • H01L2924/15153Shape the die mounting substrate comprising a recess for hosting the device
    • H01L2924/15155Shape the die mounting substrate comprising a recess for hosting the device the shape of the recess being other than a cuboid

Abstract

【課題】本発明は、充填樹脂層が半導体素子の側面に密着した半導体装置及びその製造方法を提供することを課題とする。
【解決手段】半導体素子2が基板1上に搭載され、半導体素子2の周囲に樹脂充填層4が設けられる。充填樹脂層4は、半硬化状態において加熱された際に軟化し流動化する特性を有する半硬化性樹脂である。半硬化状態の充填樹脂層4を加熱することにより、充填樹脂層4と半導体素子2との間の隙間を流動した充填樹脂層4で埋める。
【選択図】 図1

Description

【0001】
【発明の属する技術分野】
本発明は半導体装置に係り、より詳細には半導体素子の周囲に樹脂層が設けられた半導体装置及びその製造方法に関る。
【0002】
【従来の技術】
基板上に半導体素子を搭載して形成する半導体装置では、一般的に半導体素子の周囲を樹脂で覆うことにより、半導体素子を確実に基板に固定する。またマルチチップモジュール等のように基板上に複数の半導体素子が搭載される場合、半導体素子の間に樹脂が充填される。この充填樹脂層により各半導体素子は確実に基板へ固定され、また、半導体素子間が確実に絶縁される。
【0003】
充填樹脂層は、半導体素子を基板に搭載する前に予め形成しておくこともでき、また、半導体素子を基板に搭載した後に充填することもできる。
【0004】
【特許文献1】
特開2002−110714号公報
【0005】
【発明が解決しようとする課題】
上述の充填樹脂層を半導体素子の搭載前に予め形成しておく場合、基板上に形成された充填樹脂層の一部を除去して基板の表面が露出した開口を形成し、この開口に半導体素子を配置して搭載する。したがって、開口は半導体素子よりも僅かに大きい寸法で形成されるため、開口の内壁と半導体素子の側面との間に間隙が形成される。
【0006】
また、充填樹脂層を半導体素子の搭載後に形成する場合、例えば、半導体素子をマスキングして基板上に樹脂を印刷塗布し、塗布した樹脂硬化させるといった方法がある。この場合でも、充填樹脂層を半導体素子の側面に密着させることは難しく、充填樹脂層と半導体素子の側面との間に間隙が形成される。
【0007】
上述のように、半導体素子側面と充填樹脂層との間に隙間が形成されると、充填樹脂による半導体素子の固定効果を得ることができない。また、この間隙は、半導体素子と充填樹脂層の上での配線形成の妨げとなる。半導体素子及び充填樹脂層の上に樹脂絶縁層をもうける場合、樹脂絶縁層の形成段階で、樹脂絶縁層の一部が隙間に入り込むことで、この隙間が充填されるが、隙間を完全に充填することはできない。
【0008】
本発明は上記の点に鑑みてなされたものであり、充填樹脂層が半導体素子の側面に密着した半導体装置及びその製造方法を提供することを目的とする。
【0009】
【課題を解決するための手段】
上記の課題を解決するために本発明によれば、基板と、該基板上に搭載された半導体素子と、該半導体素子の周囲に設けられ、前記半導体素子の高さを同じ高さになるように形成された樹脂充填層とを有する半導体装置であって、前記充填樹脂層は、半硬化状態において加熱された際に軟化し流動化する特性を有する半硬化性樹脂であり、前記充填樹脂層は前記半導体素子の側面に密着していることを特徴とする半導体装置が提供される。
【0010】
また、本発明によれば、半導体素子が間に配置された半硬化状態の充填樹脂層を基板上に形成し、該半硬化状態の充填樹脂層を加熱して流動化させ、半導体素子と前記充填樹脂層の間の間隙に前記充填樹脂層を流動させて間隙をなくし、前記充填樹脂層を加熱して完全に硬化させることを特徴とする半導体装置の製造方法が提供される。
【0011】
上述の発明によれば、充填樹脂層の材料として半硬化性樹脂を用いることにより、半導体素子と充填樹脂層との間の間隙を、軟化した半硬化性樹脂で充填することができ、半導体素子と充填樹脂層との間に間隙がない半導体装置を容易に製造することができる。
【0012】
また、本発明によれば、開口を有する充填樹脂層を基板上に形成し、且つ半硬化性樹脂よりなる接着剤が設けられた半導体素子を準備し、該開口に前記半導体素子を配置し、半硬化状態における前記接着剤を加熱して流動化させながら、前記半導体素子を前記接着剤を介して前記基板に対して押圧し、前記半導体素子の上面が前記充填樹脂層の上面と同一面となる位置で前記半導体素子を維持しながら、前記接着剤を加熱し硬化させることを特徴とする半導体装置の製造方法が提供される。
【0013】
上述の発明によれば、半導体素子と充填樹脂層との間の間隙を接着剤により充填することができ、且つ半導体素子の上面と充填樹脂層の上面とを精度よく同一平面とすることができる。また、接着剤間隙を充填することができるような量が塗布され、半導体素子による押圧力により間隙を充填していくので、接着材は基板と完全に密着し、接着剤の濡れ不足や這い上がり現象が防止される。
【発明の実施の形態】
次に、本発明の実施の形態について図面と共に説明する。
【0014】
図1は本発明の第1実施例による半導体装置の製造工程を説明するための図である。図1(a)は半導体装置の形成工程の途中の状態を示す断面図であり、充填樹脂層と半導体素子との間に間隙が形成されている。図1(b)は充填樹脂層を流動させて、間隙を埋めた状態の半導体装置の断面図である。
【0015】
図1(b)に示すように、本発明の第1実施例による半導体装置は、基板1上に半導体素子2が搭載された構成を有する。半導体素子2は接着材3により基板に固定される。半導体素子2の周囲には充填樹脂層4が形成される。充填樹脂層4は半導体素子2の側面に密着しており、間隙は形成されていない。
【0016】
充填樹脂層4を形成し、且つ半導体素子2を基板1上に搭載した状態では、図1(a)に示すように充填樹脂層4と半導体素子2の側面2aとの間に間隙が形成されている。この間隙を埋めるため、本実施例では充填樹脂層4を形成する樹脂として、いわゆるB−ステージ樹脂を用いている。B−ステージ樹脂とは、一般的にエポキシ樹脂であり、液体状の樹脂から完全に硬化するまでの途中で硬化を止めることができる樹脂である。硬化が途中で止まった状態を半硬化状態と称する。この半硬化状態での硬化率は50%程度である。
【0017】
B−ステージ樹脂は、半硬化状態においては個体であるが、加熱することにより軟化して流動性を示すようになる。すなわち、B−ステージ樹脂は、半硬化状態において加熱することにより、軟化して流動する特性を有している。また、B−ステージ樹脂は、半硬化状態から加熱して流動性が増した後に更に加熱することにより完全に硬化させることができる。
【0018】
本実施例では、充填樹脂層4を形成する材料として上述のB−ステージ樹脂を用いている。これにより、半硬化状態の充填樹脂層4を基板1上に形成して、半導体素子2を基板1に搭載した状態(図1(a)に示す状態)において、充填樹脂層4を加熱して流動させることにより、図1(b)に示すように半導体素子2の側面2aと充填樹脂層4との間の間隙に充填樹脂層4が流動して間隙が充填される。その後、更に充填樹脂層4を加熱することにより、充填樹脂層4を完全に硬化させる。したがって、充填樹脂層4は半導体素子2の側面に密着して半導体素子2を側面から支持し、半導体素子2の固定をより確実にすることができる。
【0019】
ここで、充填樹脂層4は、図2に示すように半導体素子2を基板1に搭載した後に、半硬化状態で形成することとしてもよく、あるいは、図3に示すように半硬化状態の充填樹脂層4を基板1上に予め形成しておき、開口4a内に半導体素子2を配置して基板1に搭載することとしてもよい。また、半硬化状態の充填樹脂層4を、周知の刷法を用いて基板1に転写することとしてもよい。
【0020】
半硬化状態の充填樹脂層4は加熱して流動性が増しても液体のように自由に流動するものではなく、間隙の幅(ギャップG)が半導体素子2の厚み(チップ厚Tc)より大きくなると、充填樹脂層4が流動して変形しても間隙を完全に埋めることができなくなる。半硬化状態の充填樹脂層4を流動させて半導体素子2との間の間隙を完全になくすには、図4に示すように、半導体素子2の厚み(チップ厚Tc)が間隙の幅(ギャップG)より大きいこと、すなわちTc>Gとすることが好ましい。
【0021】
充填樹脂層4を形成するB−ステージ樹脂は、半硬化状態において流動性が現れる温度(軟化点)が60℃以上であることが好ましい。これは、軟化点が60℃より低いと、室温あるいは製造工程中の温度において充填樹脂層4が流動してしまうおそれがあるからである。
【0022】
半硬化状態の充填樹脂層4の厚みは、半導体素子2を固定するために基板との間に設けられる接着剤3の厚みを考慮し、また、完全に硬化した後の充填樹脂層4の高さと半導体素子2の高さをほぼ同じ高さとするために、半導体素子2の厚みより5μm〜20μm大きいことが好ましい。
【0023】
上述の実施例では、充填樹脂層として、B−ステージエポキシ樹脂を用いたが、同様な特性を示す樹脂であれば、例えば、ノボラックやフェノール樹脂等も用いることができる。
【0024】
次に、本発明の第2実施例による半導体装置について、図5を参照しながら説明する。図5は本発明の第2実施例による半導体装置の製造工程を説明するための図である。本発明の第2実施例による半導体装置は、図5(d)に示すように、充填樹脂層4の上面4bと半導体素子2の上面2bとが同一面となっている。
【0025】
まず、上述の第1実施例と同様に、基板1上に半硬化状態の充填樹脂層4を形成し、且つ半導体素子2を搭載する。ここで、半硬化状態の充填樹脂層4には、後工程で使用するビアホールのような貫通孔4cが形成されている。次に、図5(a)に示すように、充填樹脂層4と半導体素子2とにまたがって、感光性フィルム5を貼り付ける。本実施例では充填樹脂層4に貫通孔4cを形成するため、貫通孔4cの部分では充填樹脂層4が流動しないことが好ましい。そこで、図5(b)に示すように、貫通孔4cを覆っている部分の感光性フィルム5を感光させ、この部分を取り除く。すなわち、充填樹脂層4の流動させたくない部分は、感光性フィルム5により覆われないようにする。
【0026】
そして、図5(c)に示すように、半硬化状態の充填樹脂層4を加熱して流動させる。これにより、感光性フィルム5により覆われている間隙には充填樹脂層4が流動して間隙がなくなる。一方、感光性フィルム5により覆われていない貫通孔4cの部分では、充填樹脂層4はほとんど流動することはなく、貫通孔4cが塞がれることはない。すなわち、充填樹脂層4をテープやフィルムで覆うことにより、充填樹脂層4の流動を促進することができる。
【0027】
その後、図5(d)に示すように、充填樹脂層4を完全に硬化させてから感光性フィルム5を剥離して取り除く。この状態では、半導体素子2と充填樹脂層4の間の間隙がなく、且つ半導体素子2の上面2bと充填樹脂層4の上面4bとが同一面となっている。また、充填樹脂層4には半硬化状態において形成された貫通孔4cはそのまま残っている。
【0028】
なお、感光性フィルム5で覆われない部分に充填樹脂層4が流動しないことは、実験で明らかになったものであり、詳細な理由については明らかではないが、十分に再現性のある現象であり、実用上問題なく実施することができる。
【0029】
また、上述の実施例では流動させたくない部分(貫通孔4c)の位置に開口を設けるために感光性フィルム5を用いたが、そのような必要がない場合には、感光性フィルム以外のフィルムあるいはテープを用いることができる。例えば、ダイシングテープを貼り付けることとしてもよい。
【0030】
次に、本発明の第3実施例による半導体装置について、図6を参照しながら説明する。図6は本発明の第3実施例による半導体装置の断面図である。
【0031】
本発明の第3実施例による半導体装置は、複数の半導体素子(図6では2個の半導体素子2A,2Bが示されている)を有するマルチチップモジュールである。半導体素子2A,2Bの各々は、回路形成面を上に向けた状態で、背面が接着剤3により基板1に接合されて搭載される。
【0032】
半導体素子2A,2Bの周囲及びそれらの間には充填樹脂層4が設けられ、充填樹脂層4の上面と各半導体素子2A,2Bの上面(回路形成面)とは略同一面となっている。充填樹脂層4は上述の第1実施例と同様の材料で形成され、各半導体素子2A,2Bの側面に密着している。また、半導体素子2A,2Bの回路形成面及び充填樹脂層4の上面にまたがって、絶縁層及び導電層を重ねた配線層6が形成され、配線層6の上面に外部接続端子としてハンダボール7が設けられる。各半導体素子2A,2Bの回路形成面に設けられた電極は、配線層6内の配線を介して対応するハンダボール7に電気的に接続される。なお、配線層の形成は周知の半導体製造技術を用いることにより可能であり、その説明は省略する。
【0033】
半導体素子2A,2Bの厚みは50μm程度であり、接着剤3の厚みは5μm〜20μm程度である。したがって、充填樹脂層4を、厚みが50+5〜20μmとなるように形成することにより、半導体素子2A,2Bの上面(回路形成面)と充填樹脂層4の上面とを略同一平面とすることができる。接着剤3の厚みは半導体素子の厚みには依存しないため、充填樹脂層4の厚みを、(半導体素子の厚み)+(5μm〜20μm)とすることで半導体素子の上面(回路形成面)と充填樹脂層4の上面とを略同一平面とすることができる。
【0034】
なお、上述の実施例では、接着剤3は半導体素子2A,2Bの背面を固定するためであり、回路形成面に塗布されるものではない。このため、接着剤3は特別な特性を必要とせず、充填樹脂層4と同じ材料とすることもできる。この場合、充填樹脂層4を流動させる工程において、接着剤3も流動させることができ、接着剤3と充填樹脂層4の密着性をより一層向上することができる。
【0035】
次に、本発明の第4実施例について図7を参照しながら説明する。本発明の第4実施例による半導体装置は、半導体素子を基板に固定するための接着剤を、上述の第1実施例と同様な半硬化特性を有する樹脂としたものである。
【0036】
まず、図7(a)に示すように、基板1上に形成した充填樹脂層8に開口8aを形成し、半導体素子2を開口8a内に配置する。充填樹脂層8は、上述の実施例とは異なり、完全に硬化した状態である。半導体素子2の背面には上述の充填樹脂層4と同様な材料の接着剤3Aが予め塗布され、半硬化状態とされている。次に、図7(b)に示すように接着剤3Aを加熱して流動可能な状態としながら、ボンディングツール10を下降させる。この際、接着剤3Aは半導体素子2により押圧されて流動し、半導体素子2と充填樹脂層8の側面8bとの間に入り込む。流動性の増した充填樹脂層8は、基板1への粘着性が増すため、半導体素子2を基板1に接着することができる。そして、ボンディングツール10の下面が充填樹脂層8の上面8cに当接した位置でボンディングツール10の下降を止め、この状態で接着剤3Aを200℃以上に加熱して、ほぼ完全(90%以上)に硬化させる。
【0037】
以上の方法によれば、半導体素子2と充填樹脂層8との間の間隙を接着剤3Aにより充填することができ、且つ半導体素子2の上面と充填樹脂層8の上面8cとを精度よく同一平面とすることができる。
【0038】
また、ボンディングツール10の下面が充填樹脂層8の上面に当接して充填樹脂層8を押さえているため、接着剤3Aの硬化時の収縮に起因して半導体素子2が変形することを防止することができる。さらに、接着剤3Aは間隙を充填することができるような量が塗布され、半導体素子2による押圧力により間隙を充填していくので、接着材3Aは基板1と完全に密着し、接着剤の濡れ不足や這い上がり現象が防止される。
【0039】
ここで、図7に示す半導体素子2に接着剤3Aを塗布して半硬化状態とする工程について、図8を参照しながら説明する。
【0040】
まず、図8(a)に示すように、ウェハ9上に回路を形成して複数の半導体素子を形成する。次に、図8(b)に示すように、ウェハ9の回路形成面とは反対側の背面に接着剤3Aを塗布し、100℃以下で硬化させて接着剤3Aを半硬化状態とする。接着剤3Aを100℃以下で硬化させることにより、50μm程度の厚みの薄型ウェハを用いた半導体素子に対しても、本実施例による方法を適用することが可能となる。そして、図8(c)に示すように、ウェハ9を個片化して、半硬化状態の接着剤3Aが背面に設けられた半導体素子2とする。この状態が、図7(a)に示すボンディングツール10に支持された半導体素子2に相当する。
【0041】
なお、上述のように、ボンディングツール10の下面を充填樹脂層8の上面8cに当接させながら接着剤を硬化させる方法は、半硬化状態の接着剤でなくても適用することができる。すなわち、半導体素子2を基板1に固定するための接着剤が、B−ステージ樹脂ではなく通常の接着剤であっても、半導体素子2の上面と充填樹脂層8の上面8cとを精度よく同一平面とすることができるとういう効果を得ることができる。
【0042】
まず、基板1上に形成した充填樹脂層8に開口8aを形成し、半導体素子2を開口8a内に配置する。充填樹脂層8は、完全に硬化した状態である。半導体素子2の背面には通常の接着剤3Bが予め塗布されている。次に、図9(a)に示すように、ボンディングツール10を下降させて、ボンディングツール10の下面が充填樹脂層8の上面8cに当接した位置でボンディングツール10の下降を止める。この状態で接着剤3Bを加熱して完全に硬化させる。接着剤3Bが硬化した後、ボンディングツール10を充填樹脂層8の上面8cから離すと、図9(b)に示すように、充填樹脂層8の上面8cと半導体素子の上面とは精度よく同一平面となる。
【0043】
以上のように、本明細書は以下の発明を開示する。
【0044】
(付記1) 基板と、
該基板上に搭載された半導体素子と、
該半導体素子の周囲に設けられ、前記半導体素子の高さを同じ高さになるように形成された樹脂充填層と
を有する半導体装置であって、
前記充填樹脂層は、半硬化状態において加熱された際に軟化し流動化する特性を有する半硬化性樹脂であり、前記充填樹脂層は前記半導体素子の側面に密着していることを特徴とする半導体装置。
【0045】
(付記2) 付記1記載の半導体装置であって、
前記充填樹脂層を形成する半硬化性樹脂の、半硬化状態における軟化点は60℃以上であることを特徴とする半導体装置。
【0046】
(付記3) 付記1記載の半導体装置であって、
前記充填樹脂層を形成する半硬化性樹脂は、B−ステージエポキシ樹脂であることを特徴とする半導体装置。
【0047】
(付記4) 付記1記載の半導体装置であって、
前記半導体素子は接着剤により前記基板に固定され、該接着剤は前記半硬化性樹脂よりなることを特徴とする半導体装置。
【0048】
(付記5) 付記1記載の半導体装置であって、
前記半導体素子の厚みは50μm以下であることを特徴とする半導体装置。
【0049】
(付記6) 付記1記載の半導体装置であって、
複数個の半導体素子が前記基板上に搭載され、半導体素子間に前記充填樹脂層が設けられていることを特徴とする半導体装置。
【0050】
(付記7) 半導体素子が間に配置された半硬化状態の充填樹脂層を基板上に形成し、
該半硬化状態の充填樹脂層を加熱して流動化させ、半導体素子と前記充填樹脂層の間の間隙に前記充填樹脂層を流動させて間隙をなくし、
前記充填樹脂層を加熱して完全に硬化させる
ことを特徴とする半導体装置の製造方法。
【0051】
(付記8) 付記7記載の半導体装置の製造方法であって、
前記半導体素子を前記基板に搭載した後に、前記半硬化状態の充填樹脂層を前記半導体素子の周囲に形成することを特徴とする半導体装置の製造方法。
【0052】
(付記9) 付記7記載の半導体装置の製造方法であって、
前記半導体素子を前記基板に搭載する前に、前記半導体素子配置するための開口を有する前記半硬化状態の充填樹脂層を前記基板上に形成することを特徴とする半導体装置の製造方法。
【0053】
(付記10) 付記7記載の半導体装置の製造方法であって、
前記半硬化状態の充填樹脂層を、印刷法を用いて前記基板に転写することを特徴とする半導体装置の製造方法。
【0054】
(付記11) 付記7記載の半導体装置の製造方法であって、
前記半硬化状態の充填樹脂層の側面と前記半導体素子の側面との間の距離を、前記半導体素子の厚みより小さくなるように前記半硬化状態の充填樹脂層を前記基板上に形成することを特徴とする半導体装置の製造方法。
【0055】
(付記12) 付記7記載の半導体装置の製造方法であって、
前記硬化状態の充填樹脂層を加熱して流動化させる前に、前記充填樹脂層と前記半導体素子にわたってフィルムを貼り付けることを特徴とする半導体装置の製造方法。
【0056】
(付記13) 付記12記載の半導体装置の製造方法であって、
前記半硬化状態の充填樹脂層において流動化させたくない部分の前記フィルムの部分を除去しておくことを特徴とする半導体装置の製造方法。
【0057】
(付記14) 付記13記載の半導体装置の製造方法であって、
前記フィルムとして感光性フィルムを用い、部分的に感光させて除去することを特徴とする半導体装置の製造方法。
【0058】
(付記15) 付記7記載の半導体装置の製造方法であって、
前記半硬化状態の充填樹脂層を、100℃以上の温度で加熱して流動化させることを特徴とする半導体装置の製造方法。
【0059】
(付記16) 付記7記載の半導体装置の製造方法であって、
前記半硬化状態の充填樹脂層の厚みが、前記半導体素子の厚みより大きくなるように形成することを特徴とする半導体装置の製造方法。
【0060】
(付記17) 付記7記載の半導体装置の製造方法であって、
前記半導体素子に接着剤を5μm〜20μmの厚みに塗布し、該接着剤により前記半導体素子を前記基板に固定することを特徴とする半導体装置の製造方法。
【0061】
(付記18) 付記17記載の半導体装置の製造方法であって、
前記接着剤として前記半硬化性樹脂を用いることを特徴とする半導体装置の製造方法。
【0062】
(付記19) 付記18記載の半導体装置の製造方法であって、
前記接着剤を100℃以下の温度で加熱して半硬化状態とすることを特徴とする半導体装置の製造方法。
【0063】
(付記20) 付記7記載の半導体装置の製造方法であって、
前記半導体素子として、厚みが50μm以下の半導体素子を用いることを特徴とする半導体装置の製造方法。
【0064】
(付記21) 開口を有する充填樹脂層を基板上に形成し、且つ半硬化性樹脂よりなる接着剤が設けられた半導体素子を準備し、
該開口に前記半導体素子を配置し、
半硬化状態における前記接着剤を加熱して流動化させながら、前記半導体素子を前記接着剤を介して前記基板に対して押圧し、
前記半導体素子の上面が前記充填樹脂層の上面と同一面となる位置で前記半導体素子を維持しながら、前記接着剤を加熱し硬化させる
ことを特徴とする半導体装置の製造方法。
【0065】
(付記22) 付記21記載の半導体装置の製造方法であって、
前記半導体装置の上面をボンディングツールの下面で支持し、該ボンディングツールの下面が前記充填樹脂層の上面に当接した状態で、前記接着剤を硬化させることを特徴とする半導体装置の製造方法。
【0066】
(付記23) 開口を有する充填樹脂層を基板上に形成し、且つ接着剤が設けられた半導体素子を準備し、
前記半導体装置の上面をボンディングツールの下面で支持して該開口に前記半導体素子を配置し、
ボンディングツールの下面が前記充填樹脂層の上面に当接した状態で、前記接着剤を硬化させる
ことを特徴とする半導体装置の製造方法。
【0067】
【発明の効果】
上述の発明によれば、充填樹脂層の材料として半硬化性樹脂を用いることにより、半導体素子と充填樹脂層との間の間隙を、軟化した半硬化性樹脂で充填することができ、半導体素子と充填樹脂層との間に間隙がない半導体装置を容易に製造することができる。
【0068】
また、本発明によれば、半導体素子と充填樹脂層との間の間隙を接着剤により充填することができ、且つ半導体素子の上面と充填樹脂層の上面とを精度よく同一平面とすることができる。接着剤間隙を充填することができるような量が塗布され、半導体素子による押圧力により間隙を充填していくので、接着材は基板と完全に密着し、接着剤の濡れ不足や這い上がり現象が防止される。
【図面の簡単な説明】
【図1】本発明の第1実施例による半導体装置の製造工程を説明するための図である。
【図2】充填樹脂層の形成工程を説明するための図である。
【図3】充填樹脂層の形成工程を説明するための図である。
【図4】充填樹脂層と半導体素子の厚みとの関係を説明するための図である。
【図5】本発明の第2実施例による半導体装置の製造工程を説明するための図である。
【図6】本発明の第3実施例による半導体装置の断面図である。
【図7】本発明の第4実施例による半導体装置の製造工程を説明するための図である。
【図8】半導体素子に接着剤を塗布して半硬化状態とする工程を説明するための図である。
【図9】充填樹脂層の上面と半導体素子の上面とを同一平面にする方法を説明するための図である。
【符号の説明】
1 基板
2 半導体素子
3,3A,3B 接着剤
4,8 充填樹脂層
6 配線層
5 感光性フィルム
7 ハンダボール
9 ウェハ
10 ボンディングツール

Claims (10)

  1. 基板と、
    該基板上に搭載された半導体素子と、
    該半導体素子の周囲に設けられ、前記半導体素子の高さを同じ高さになるように形成された樹脂充填層と
    を有する半導体装置であって、
    前記充填樹脂層は、半硬化状態において加熱された際に軟化し流動化する特性を有する半硬化性樹脂であり、前記充填樹脂層は前記半導体素子の側面に密着していることを特徴とする半導体装置。
  2. 請求項1記載の半導体装置であって、
    前記充填樹脂層を形成する半硬化性樹脂の、半硬化状態における軟化点は60℃以上であることを特徴とする半導体装置。
  3. 請求項1記載の半導体装置であって、
    前記充填樹脂層を形成する半硬化性樹脂は、B−ステージエポキシ樹脂であることを特徴とする半導体装置。
  4. 請求項1記載の半導体装置であって、
    前記半導体素子は接着剤により前記基板に固定され、該接着剤は前記半硬化性樹脂よりなることを特徴とする半導体装置。
  5. 半導体素子が間に配置された半硬化状態の充填樹脂層を基板上に形成し、
    該半硬化状態の充填樹脂層を加熱して流動化させ、半導体素子と前記充填樹脂層の間の間隙に前記充填樹脂層を流動させて間隙をなくし、
    前記充填樹脂層を加熱して完全に硬化させる
    ことを特徴とする半導体装置の製造方法。
  6. 請求項5記載の半導体装置の製造方法であって、
    前記半硬化状態の充填樹脂層の側面と前記半導体素子の側面との間の距離を、前記半導体素子の厚みより小さくなるように前記半硬化状態の充填樹脂層を前記基板上に形成することを特徴とする半導体装置の製造方法。
  7. 請求項5記載の半導体装置の製造方法であって、
    前記硬化状態の充填樹脂層を加熱して流動化させる前に、前記充填樹脂層と前記半導体素子にわたってフィルムを貼り付けることを特徴とする半導体装置の製造方法。
  8. 請求項7記載の半導体装置の製造方法であって、
    前記半硬化状態の充填樹脂層において流動化させたくない部分の前記フィルムの部分を除去しておくことを特徴とする半導体装置の製造方法。
  9. 開口を有する充填樹脂層を基板上に形成し、且つ半硬化性樹脂よりなる接着剤が設けられた半導体素子を準備し、
    該開口に前記半導体素子を配置し、
    半硬化状態における前記接着剤を加熱して流動化させながら、前記半導体素子を前記接着剤を介して前記基板に対して押圧し、
    前記半導体素子の上面が前記充填樹脂層の上面と同一面となる位置で前記半導体素子を維持しながら、前記接着剤を加熱し硬化させる
    ことを特徴とする半導体装置の製造方法。
  10. 請求項9記載の半導体装置の製造方法であって、
    前記半導体装置の上面をボンディングツールの下面で支持し、該ボンディングツールの下面が前記充填樹脂層の上面に当接した状態で、前記接着剤を硬化させることを特徴とする半導体装置の製造方法。
JP2002316076A 2002-05-31 2002-10-30 半導体装置の製造方法 Expired - Fee Related JP4408015B2 (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP2002316076A JP4408015B2 (ja) 2002-10-30 2002-10-30 半導体装置の製造方法
CN03104458A CN1463038A (zh) 2002-05-31 2003-02-14 半导体器件及其制造方法
EP03253279A EP1367645A3 (en) 2002-05-31 2003-05-23 Semiconductor device and manufacturing method thereof
EP14193115.4A EP2866258B1 (en) 2002-05-31 2003-05-23 Semiconductor device and manufacturing method thereof
TW092114595A TWI234253B (en) 2002-05-31 2003-05-29 Semiconductor device and manufacturing method thereof
CNB03138174XA CN100435334C (zh) 2002-05-31 2003-05-30 半导体器件及其制造方法
KR1020030034580A KR100907232B1 (ko) 2002-05-31 2003-05-30 반도체 장치 및 그 제조 방법
US10/448,444 US6836025B2 (en) 2002-05-31 2003-05-30 Semiconductor device configured to be surface mountable

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002316076A JP4408015B2 (ja) 2002-10-30 2002-10-30 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2004152983A true JP2004152983A (ja) 2004-05-27
JP4408015B2 JP4408015B2 (ja) 2010-02-03

Family

ID=32459881

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002316076A Expired - Fee Related JP4408015B2 (ja) 2002-05-31 2002-10-30 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP4408015B2 (ja)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01134938A (ja) * 1987-11-19 1989-05-26 Nec Corp マルチチップモジュールの封止方法
JP2000091473A (ja) * 1998-09-09 2000-03-31 Lintec Corp 電気回路の封止構造体の製造方法および該封止構造体
JP2001028376A (ja) * 1999-07-14 2001-01-30 Toshiba Corp 半導体装置製造方法および半導体装置の製造装置
JP2001217381A (ja) * 2000-01-28 2001-08-10 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
JP2002246758A (ja) * 2000-12-15 2002-08-30 Ibiden Co Ltd プリント配線板
JP2002299546A (ja) * 2001-04-04 2002-10-11 Sony Corp チップ状電子部品及びその製造方法、並びにその製造に用いる疑似ウエーハ及びその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01134938A (ja) * 1987-11-19 1989-05-26 Nec Corp マルチチップモジュールの封止方法
JP2000091473A (ja) * 1998-09-09 2000-03-31 Lintec Corp 電気回路の封止構造体の製造方法および該封止構造体
JP2001028376A (ja) * 1999-07-14 2001-01-30 Toshiba Corp 半導体装置製造方法および半導体装置の製造装置
JP2001217381A (ja) * 2000-01-28 2001-08-10 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
JP2002246758A (ja) * 2000-12-15 2002-08-30 Ibiden Co Ltd プリント配線板
JP2002299546A (ja) * 2001-04-04 2002-10-11 Sony Corp チップ状電子部品及びその製造方法、並びにその製造に用いる疑似ウエーハ及びその製造方法

Also Published As

Publication number Publication date
JP4408015B2 (ja) 2010-02-03

Similar Documents

Publication Publication Date Title
US7125798B2 (en) Circuit device and manufacturing method of circuit device
JP5065586B2 (ja) 半導体装置の製造方法
TWI295500B (ja)
US8293576B2 (en) Semiconductor device and method of manufacturing the same
CN102256452B (zh) 具有内置半导体芯片的电路板以及制造该电路板的方法
US7906857B1 (en) Molded integrated circuit package and method of forming a molded integrated circuit package
JP2003068931A (ja) 半導体パッケージ及びその製造方法
JP2010153498A (ja) 樹脂封止パッケージ及びその製造方法
JP2002033411A (ja) ヒートスプレッダ付き半導体装置及びその製造方法
JPH09199635A (ja) 回路基板形成用多層フィルム並びにこれを用いた多層回路基板および半導体装置用パッケージ
JP2958692B2 (ja) ボールグリッドアレイ半導体パッケージ用部材、その製造方法、及びボールグリッドアレイ半導体パッケージの製造方法
JP4178715B2 (ja) 半導体装置およびその製造方法
JP4621595B2 (ja) 半導体装置の製造方法
JP4594777B2 (ja) 積層型電子部品の製造方法
JP2004128286A (ja) チップ状電子部品及びその製造方法、その製造に用いる疑似ウェーハ及びその製造方法、並びに実装構造
JP4421118B2 (ja) 半導体装置製造方法
JP4408015B2 (ja) 半導体装置の製造方法
JP2000260817A (ja) 半導体装置およびその製造方法
JP5456113B2 (ja) 樹脂封止パッケージ
JP2001135662A (ja) 半導体素子および半導体装置の製造方法
JP2011082404A (ja) 半導体装置の製造方法
JP2002141371A (ja) フリップチップ実装方法
JP2002252326A (ja) 半導体装置の製造方法
JP3257931B2 (ja) 半導体パッケージとその製造方法および半導体装置
JP4286640B2 (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050708

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070405

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080311

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080509

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20080728

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090811

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091007

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20091104

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20091105

R150 Certificate of patent or registration of utility model

Ref document number: 4408015

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121120

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121120

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121120

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121120

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131120

Year of fee payment: 4

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees