KR101109559B1 - 경사 프로파일을 갖는 리디스트리뷰션 라인으로의 본드 패드의 연결 - Google Patents

경사 프로파일을 갖는 리디스트리뷰션 라인으로의 본드 패드의 연결 Download PDF

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Abstract

집적 회로 구조는 전면과 후면을 포함하는 반도체 기판을 포함한다. 관통 실리콘 비아(through-silicon via; TSV)는 상기 반도체 기판을 관통하며, 상기 반도체 기판의 상기 후면까지 연장하는 백 엔드(back end)를 포함한다. 리디스트리뷰션 라인(redistribution line; RDL)은 상기 반도체 기판의 상기 후면 위에 형성되며, 상기 TSV의 상기 백 엔드와 연결된다. 부동화 레이어(passivation layer)는 상기 RDL 위에 있으며, 상기 RDL의 상부 표면 및 상기 RDL의 측벽의 일부를 노출시키는 개구를 구비한다. 메탈 피니쉬(metal finish)는 상기 개구에 형성되며, 상기 RDL의 상기 상부 표면 및 상기 측벽의 상기 일부와 접촉한다.
반도체 기판, 관통 실리콘 비아(TSV), 리디스트리뷰션 라인(RDL)

Description

경사 프로파일을 갖는 리디스트리뷰션 라인으로의 본드 패드의 연결{Bond Pad Connection to Redistribution Lines Having Tapered Profiles}
본 발명은 일반적으로 집적 회로 구조(integrated circuit structure)에 관한 것으로, 특히 관통 실리콘 비아(through-silicon via)에 관한 것이며, 더욱 상세하게는 관통 실리콘 비아에 연결되는 본드 패드(bond pad)의 형성에 관한 것이다.
집적 회로의 발명 이후로, 다양한 전자 소자(예컨대, 트랜지스터, 다이오드, 저항기, 축전기 등등)의 집적 밀도가 계속 발전하였기 때문에 반도체 산업은 연속적이고 급격한 성장을 하였다. 대부분, 직접 밀도의 이런 발전은 많은 소자들이 주어진 칩 영역으로 집적될 수 있도록 계속 최소 소자 크기(minimum feature size)를 줄임으로써 이루어져 왔다.
집적 소자들이 차지하는 용적은 근본적으로 반도체 웨이퍼의 표면에 있는 점에서, 이런 집적율의 발전은 기본적으로 2차원(2D)적이다. 비록 리소그래피(lithography)의 현격한 발전이 2D 집적 회로 형성에 상당한 발전을 가져왔지만, 2차원에서 달성할 수 있는 집적 밀도에는 물리적인 한계가 있다. 이런 한계 중의 하나는 이런 소자들을 만드는데 필요한 최소 크기에 있다. 또한, 많은 소자가 하나의 칩에 장착될 때에는 더욱 복잡하게 설계되는 것이 요구된다.
또 다른 한계는 소자의 수가 증가함에 따라 소자 사이의 인터커넥션(interconnection)의 개수 및 길이가 상당히 증가한다는 것이다. 인터커넥션의 개수 및 길이가 증가하게 되면, 회로의 RC 딜레이와 전력 소모가 모두 증가하게 된다.
전술한 한계를 해결하기 위한 노력 중에서, 3차원 집적 회로(3DIC)와 적층 다이(stacked die)가 통상적으로 사용된다. 따라서 관통 실리콘 비아(through-silicon via; TSV)가 3DIC 및 다이의 연결을 위한 적층 다이에 사용된다. 이 경우, TSV는 대개 다이 위에 있는 집적 회로를 다이의 후면(backside)으로 연결하는데 사용된다. 또한, TSV는 다이의 후면을 통하여 집적 회로를 접지시키기 위한 짧은 접지 통로를 제공하는데에도 사용된다. 이 경우 다이의 후면에는 접지 금속 필름(grounded metallic film)이 덮여질 수 있다.
도 1은 칩(104)에 형성된 통상적인 TSV(102)를 보여준다. TSV(102)는 기판(106; substrate) 안에 위치한다. 금속화 레이어(metallization layer) 안에 있는 인터커넥션(미 도시된 금속 배선 및 비아)을 통하여, TSV(102)는 칩(104)의 전면에 있는 본드 패드(108; bond pad)에 전기적으로 연결된다. TSV(102)는 구리 기둥(copper post)의 형태로 기판(106)의 후면을 통해 노출된다. 칩(104)이 다른 칩에 접합될 때, TSV(102)는 다른 칩에 있는 본드 패드에 접합된다. 이 경우 TSV(102)와 다른 칩에 있는 본드 패드 사이에는 솔더(solder)가 있거나 없을 수도 있다. 이런 방법에는 단점이 존재한다. 이런 TSV 접합은 TSV 사이에 상대적으로 큰 피치(pitch)를 요구하기 때문에, TSV의 위치가 제한되며 TSV 사이의 거리가 예컨대 솔더 볼(solder ball)을 위한 공간을 제공할 정도로 충분히 클 필요가 있게 된다. 따라서 새로운 후면 구조가 필요해진다.
본 출원은 다음의 미국 가출원을 우선권 주장한 것이다 (출원번호: 61/104,186, 출원일: 2008년 10월 09일, 명칭: "Bond Pads Contacting Sidewalls of RDL for Reliable TSV Connection"). 따라서 상기 선출원의 참조에 의해 상기 선출원의 내용은 본 출원에 병합된다.
본 발명의 일 측면에 따르면, 집적 회로 구조는 전면과 후면을 포함하는 반도체 기판을 포함한다. 관통 실리콘 비아(through-silicon via; TSV)는 상기 반도체 기판을 관통하며, 상기 반도체 기판의 상기 후면까지 연장하는 백 엔드(back end)를 포함한다. 리디스트리뷰션 라인(redistribution line; RDL)은 상기 반도체 기판의 상기 후면 위에 형성되며, 상기 TSV의 상기 백 엔드와 연결된다. 부동화 레이어(passivation layer)는 상기 RDL 위에 있으며, 상기 RDL의 상부 표면 및 상기 RDL의 측벽의 일부를 노출시키는 개구를 구비한다. 메탈 피니쉬(metal finish)는 상기 개구에 형성되며, 상기 RDL의 상기 상부 표면 및 상기 측벽의 상기 일부와 접촉한다.
본 발명의 다른 측면에 따르면, 집적 회로 구조는 전면과 후면을 포함하는 반도체 기판을 포함한다. TSV는 상기 반도체 기판을 관통하며, 상기 반도체 기판의 상기 후면을 넘어서 연장하는 백 엔드를 포함한다. RDL은 상기 반도체 기판의 상기 후면 위에 있으며, 상기 TSV의 상기 백 엔드와 연결된다. 상기 RDL은, 상기 TSV와 접촉하는 RDL 스트립(RDL strip); 및 상기 RDL 스트립보다 큰 폭을 가지는 RDL 패드(RDL pad);를 포함한다. 상기 집적 회로 구조는, 상기 RDL 위에 있는 부동화 레 이어(passivation layer); 상기 부동화 레이어에 있으며, 상기 RDL 패드의 실질적인 모든 측벽을 노출시키는 개구; 및 상기 개구에서 상기 RDL 패드의 상기 측벽과 접촉하는 메탈 피니쉬 레이어;를 더 포함한다. 상기 메탈 피니쉬 레이어는 상기 RDL 패드의 실질적인 모든 측벽과 접촉한다. 상기 메탈 피니쉬 레이어의 상부 표면은 상기 부동화 레이어의 상부 표면보다 높다.
본 발명의 또 다른 측면에 따르면, 집적 회로 구조는 전면과 후면을 포함하는 반도체 기판; 및 상기 반도체 기판을 관통하는 TSV;를 포함한다. 상기 TSV는 상기 반도체 기판의 상기 후면을 넘어서 연장하는 백 엔드를 포함한다. RDL은 상기 반도체 기판의 상기 후면 위에 있으며, 상기 TSV의 상기 백 엔드와 연결된다. RDL은 경사 프로파일을 가져서, 상기 RDL의 상부가 상기 RDL의 하부보다 좁다. 상기 집적 회로 구조는, 상기 RDL 위에 있는 부동화 레이어(passivation layer); 상기 부동화 레이어에 있는 개구;를 더 포함한다. 상기 RDL의 일부는 상기 개구를 통해 노출된다. 메탈 피니쉬는 상기 개구에 형성되며 상기 RDL의 상기 일부와 접촉한다. 상기 메탈 피니쉬 레이어는 니켈 레이어(nickel layer), 팔라듐 레이어(palladium layer), 및/또는 금 레이어(gold layer)를 포함할 수 있다.
본 발명의 유리한 특징은 메탈 피니쉬와 RDL 사이의 융착(adhesion)이 향상되는 것을 포함한다. 또한, 잔류물을 제거하는 것이 쉬어져서 더욱 신뢰성 있는 결합 구조가 달성될 수 있다.
첨부된 도면과 함께 후술되는 설명을 참조한다면, 본 발명 및 본 발명의 장 점은 온전히 이해될 수 있을 것이다. 여기서,
도 1은 관통 실리콘 비아(through-silicon via; TSV)를 포함하는 통상적인 집적 회로 구조를 나타낸 것으로, TSV는 기판의 후면을 통해 돌출하여 구리 기둥의 형태로 다른 칩에 있는 본드 패드(bond pad)에 접합된다.
도 2 내지 8은 본 발명의 일 실시 예에 따르는 제조 중간 단계에서의 평면도와 단면도이다.
본 발명의 바람직한 실시 예의 제조 및 이용에 대하여 아래에서 상세히 설명될 것이다. 그러나, 본 발명은 매우 다양한 특정 구성으로서 구체화되어 적용될 수 있는 발명적 개념을 제공한다는 것임을 이해하여야 할 것이다. 아래에서 설명될 특정 실시 예는 단지 본 발명을 제조하고 이용하는 특정 방법의 예시일 뿐이며, 발명의 범위를 한정하지는 않는다.
관통 실리콘 비아(through-silicon via; TSV)에 연결되는 새로운 후면 연결 구조 및 이를 형성하는 방법이 제공될 것이다. 본 발명의 바람직한 일 실시 예를 제조하는 중간 단계가 설명될 것이다. 바람직한 일 실시 예에 대한 변형 실시 예가 설명될 것이다. 본 발명의 다양한 관점 및 예시적인 실시 예에 걸쳐서, 동일한 참조부호가 동일한 구성 요소를 지칭하는데 사용될 것이다.
도 2를 참조하면, 기판(10) 및 기판(10) 안에 있는 집적 회로(미 도시)를 포함하는 칩(2)이 제공된다. 기판(10)은 바람직하게 벌크 실리콘 기판(bulk silicon substrate)와 같은 반도체 기판이다. 또한, 기판(10)은 III족, IV족, 및/또는 V족 원소와 같은 다른 반도체 물질을 포함할 수도 있다. 트랜지스터(미 도시)와 같은 반도체 소자들이 기판(10)의 전면(도 2에서 아래쪽을 향하는 면)에 형성될 수 있다. 인터커넥트 구조(12; interconnect structure)는 기판(10) 아래에 형성되며 전술한 반도체 소자에 연결된다. 인터커넥트 구조(12)는 그 안에 형성된 미 도시된 금속 배선(metal line) 및 비아(via)를 포함할 수 있다. 금속 배선 및 비아는 구리 또는 구리 합금으로 형성될 수 있으며, 잘 알려진 다마신 공정(damascene process)을 사용하여 형성될 수 있다. 인터커넥트 구조(12)는 통상적으로 알려진 ILD(inter-layer dielectic) 및 IMD(inter-metal dielectric)를 포함할 수 있다. 본드 패드(14)는 칩(2)의 전면 측(도 2에서 아래쪽을 향하는 측)에 형성되며, 칩(2)의 전면보다 더 돌출한다.
TSV(20)는 기판(10) 안에 형성되며, 후면(도 2에서 위쪽을 향하는 면)에서 전면(능동 회로가 형성되는 면)으로 연장한다. 도 2에 도시된 바와 같이, 제1실시 예에서 TSV(20)는 비아 퍼스트 방식(via-first approach)을 사용하여 인터커넥트 구조(12)를 형성하기 전에 먼저 형성된다. 따라서, 단지 TSV(20)는 능동 소자를 커버하는데 사용되는 ILD 까지만 연장하고, 인터커넥트 구조(12)에 있는 IMD 레이어 까지는 연장하지 않는다. 다른 실시 예에서는, TSV(20)가 비아 라스트 방식(via-last approach)을 사용하여 인터커넥트 구조(12)를 형성한 후에 형성될 수 있다. 따라서, 이 경우 TSV(20)는 기판 및 인터커넥트 구조(12)를 모두 관통하게 된다. 격리 레이어(22; isolation layer)는 TSV(20)의 측벽에 형성되며, 기판(10)으로부터 TSV(20)를 전기적으로 절연시킨다. 격리 레이어(22)는 실리콘 질화물, 실리콘 산화물(예컨대, TEOS(tetra-ethyl-ortho-silicate) 산화물), 및 이와 유사한 물질 과 같이 통상적으로 이용되는 유전체 물질로 형성될 수 있다.
TSV(20)는 기판(10)의 후면을 통하여 노출되며, 기판(10)의 후면보다 더 돌출한다. 바람직하게는, 후측 격리 레이어(24; backside isolation layer)가 기판(10)의 추측을 덮도록 형성된다. 예시적인 일 실시 예에서, 후측 격리 레이어(24)의 형성 과정은, 기판(10) 후면의 에칭, 후측 격리 레이어(24)의 블랭킷(blanket) 형성, 및 TSV(20) 바로 위에 있는 후측 격리 레이어(24)의 일부를 제거하기 위한 가벼운 화학적 기계적 연마의 수행을 포함한다. 따라서, TSV(20)는 후측 격리 레이어(24)에 있는 개구를 통하여 노출된다. 다른 실시 예서는, TSV(20)가 노출되는 후측 격리 레이어(24)에 있는 개구는 에칭에 의해 형성될 수 있다.
도 3을 참조하면, UBM(under-bump metallurgy)로도 칭해지는 얇은 시드 레이어(26; seed layer)는 후측 격리 레이어(24) 및 TSV(20) 위에 형성되는 블랭킷(blanket)이다. UBM(26)으로 사용될 수 있는 물질은 구리 또는 구리 합금을 포함한다. 그러나, 은, 금, 알루미늄, 및 이들의 화합물과 같은 다른 물질을 포함할 수도 있다. 일 실시 예에서, UBM(26)은 스퍼터링(sputtering)을 사용하여 형성된다. 다른 실시 예에서는, PVD(physical vapor deposition) 또는 전기 도금이 사용될 수도 있다.
도 3은 마스크(46)의 형성을 보여준다. 마스크(46)는 포토레지스트(photoresist)로 형성될 수 있다. 포토레지스트는 드라이 필름(dry film) 또는 액상 포토레지스트가 될 수 있다. 이후에 마스크(46)는 패터닝되어 마스크(46) 안에 개구(50)를 형성하게 되는데, TSV(20)는 이 개구(50)를 통하여 노출된다.
도 4에서, 개구(50)는 금속 물질이 선택적으로 채워져서(filled), 개구(50) 안에 리디스트리뷰션 라인(redistribution line; RDL)을 형성한다. TSV(20)가 기판(10)의 후면을 넘어서 돌출되기 때문에, TSV(20)는 RDL(52) 안으로 연장한다. 이는 TSV(20)와 RDL(52) 사이의 결합의 강도를 증가시키게 만든다. 일 실시 예에서, 충전 물질(filling material)은 구리 또는 구리 합금을 포함한다. 그러나, 알루미늄, 은, 금, 및 이들의 화합물과 같은 다른 물질이 사용될 수도 있다. 바람직하게 이런 형성 방법은 ECP(electro-chemical plating), 무전극 도금(electroless plating), 또는 통상적으로 이용되는 스퍼터링(sputtering), 프린팅(printing), 및 CVD(chemical vapor deposition) 방법과 같은 다른 증착 방법을 포함한다. 이후에 마스크(46)는 제거된다. 결과적으로, 마스크(46) 아래에 있는 UBM(26)의 일부가 노출된다.
도 5를 참조하면, UBM(26)의 노출된 부분은 플래시 에칭(flash etching)에 의해 제거된다. 남아있는 RDL(52)는 TSV(20) 바로 위에서 TSV(20)에 연결되는 부분을 포함하는 RDL 스트립(521;RDL strip)을 포함할 수 있으며, RDL 스트립(521)과 연결되는 RDL 패드(522;RDL pad)를 선택적으로 포함할 수 있다. 이런 RDL(52)의 가능한 평면도는 도 7A 및 7B에 나타나 있다. 도 5 및 이후의 도면에서, UBM(26)은 도시되지 않았는데, 이는 UBM(26)이 전형적으로 RDL(52)과 동일한 물질로 형성되기 때문이다. 따라서 UBM(26)은 RDL(52)에 병합되는 것처럼 보인다. 바람직한 실시 예에서는, RDL(52)은 상부 폭 및 상부 길이가 각각의 하부 폭 및 하부 길이보다 큰 경사 프로파일(tapered profile)을 갖는다. 즉, RDL(52)의 측벽(53)이 90도보다 작은 내각(α)을 가지고 경사지게 된다. 여기서 내각은 보다 바람직하게는 약 80도보다 작고, 더욱 바람직하게는 약 70도보다 작다. 이런 경사 프로파일은 UBM(26)의 노출된 부분을 제거하는데 사용되는 플래시 에칭에서 오버 에칭(over-etching)을 수행함으로써 형성될 수 있다. 예컨대, 에칭 시간을 노출된 UBM(26)을 제거하는데 필요한 시간의 2배 내지 3배 만큼 연장하는 것이다. RDL(52)이 경사 프로파일을 가짐으로써, 부동화 레이어(56; passivation layer)를 패터닝하는 동안에 부동화 레이어(56)의 원하지 않는 부분을 완전히 제거하는 것이 쉬어진다.
다음에는 도 6A에 도시된 바와 같이, 부동화 레이어(56)가 블랭킷으로 형성되며 개구(58)를 형성하도록 패터닝된다. 부동화 레이어(56)는 질화물, 산화물, 폴리이미드(polyimide), 및 이와 유사한 물질로 형성될 수 있다. RDL 패드(522)의 일부는 부동화 레이어(56)에 있는 개구(58)를 통하여 노출된다. 바람직하게는 RDL 패드(522)의 중앙부 이외에, RDL 패드(522)의 측벽도 개구(58)를 통하여 노출된다. RDL 스트립(521)은 부동화 레이어(56)에 의해 덮어진 채로 남아있게 된다. 칩(2)의 평면도인 도 6B에 도시된 바와 같이, 하나의 칩이 복수의 TSV(20)를 포함할 수도 있다는 것이 이해되어야 할 것이다. 바람직한 일 실시 예에서, 칩(2) 전체에 걸친 개구(58)의 크기는 실질적으로 균일하다. 개구(58)의 균일한 크기는 복수의 TSV 각각을 접합하는데 필요한 솔더의 양이 동일해지게 만들며, 따라서 콜드 조인트(cold joint)나 논-조인트(non-joint)를 가질 가능성이 감소한다.
도 7A는 개구(58) 및 RDL(52)의 평면도를 나타낸다. 바람직하게는, RDL(52)의 적어도 하나의 측벽(53)은 개구(58)를 통하여 노출된다. 따라서, 부동화 레이어(56)의 남아있는 부분은 바람직하게 측벽(53)에서 떨어져 있다. 개구(58)는 RDL 패드(522)보다 큰 면적을 가질 수 있다. 따라서 이 경우 RDL 패드(522)의 전체(또는 예컨대 RDL 패드(522) 면적의 약 90% 이상과 같은 실질적인 전체)가 개구(58)를 통하여 노출된다. 따라서, RDL 패드(522)의 다른 측벽(53)도 역시 노출된다. 다른 방법으로, RDL 패드(522)의 오직 일부만이 노출될 수도 있다. 예시적인 일 실시 예에서, RDL 스트립(521)은 약 5㎛와 약 15㎛ 사이에 있는 폭(W1)을 갖는다. 개구(58)는 약 100㎛의 폭(W3)을 갖는 반면에, RDL 패드(522)는 약 60㎛에서 약 80㎛까지의 폭(W2)을 갖는다. 설명된 구성의 치수는 균일한 비율로 도시되지 않았음을 주의해야 할 것이다. 다른 실시 예에서는, 도 7B에 도시된 바와 같이 RDL(52)이 RDL 스트립(521)보다 폭이 넓은 RDL 패드(522)를 가지지 않을 수 있다. 따라서, 이 경우 개구(58)는 단지 - 바람직하게는 RDL 스트립(521)의 일단을 포함한 - RDL 스트립(521)을 노출시킨다.
다음에는 도 8에 도시된 바와 같이, 메탈 피니쉬(60; metal finish)가 개구(58)에 형성된다. 메탈 피니쉬(60)의 형성 방법은 ECP, 무전극 도금, 및 이와 유사한 것을 포함한다. 바람직한 실시 예에서, 메탈 피니쉬(60)는 RDL 패드(522) 바로 위에서 RDL 패드(522)와 접촉하는 니켈 레이어(62; nickel layer)를 포함한다. 선택적으로, 금 레이어(66; gold layer), 또는 팔라듐 레이어(64; palladium layer) 위에 있는 금 레이어(66)와 같은 추가적인 레이어가 니켈 레이어(62) 위에 형성될 수 있다. 니켈 레이어(62)의 두께는 부동화 레이어(56)의 두께보다 커서, 니켈 레이어(62)의 상부 표면은 부동화 레이어(56)의 상부 표면보다 높다. 팔라듈 레이어(64) 및 금 레이어(66)의 형성은 메탈 피니쉬(60)의 높이를 더욱 증가시킨다. 따라서 칩(2)(그리고 칩(2)이 위치하는 각각의 웨이퍼) 사이의 격리(standoff)는 후속되는 패키징 단계에서 채워질 언더필(underfill)이 흐르는데 충분하게 된다. 전술한 바와 같은 메탈 피니쉬를 형성함으로써, 개구(58)에 구리 패드(copper pad) 또는 공융 본드 패드(eutectic bond pad)를 형성할 필요가 없어진다. 여기서 전형적으로 공용 본드 패드는 예컨대 Sb-Pb 합금으로 형성되는 공융 솔더 물질(eutectic solder material)을 포함한다.
본 발명의 실시 예들은 다수의 유리한 특징이 있다. 경사 프로파일을 갖는 RDL을 형성함으로써, 부동화 레이어의 잔재와 같은 잔류물을 제거하는 것이 쉬어진다(특히 RDL의 측벽에 인접한 영역에서). 메탈 피니쉬가 RDL 스트립 및/또는 RDL 패드의 측벽과 접촉함으로써, 메탈 피니쉬와 밑에 있는 RDL 사이의 융착(adhesion)이 향상되어 더욱 신뢰성 있는 패키지 구조가 달성된다.
본 발명 및 그 장점이 상세히 설명되었지만, 첨부된 청구항이 정의하는 발명의 범위를 벗어나지 않으면서 다양한 변경, 치환, 및 개조를 할 수 있다는 것이 이 해되어야만 할 것이다. 특히, 본 발명의 범위는 상세한 설명에서 기재된 공정, 장치, 제조, 및 물질의 조성, 수단, 방법, 및 단계의 특정한 실시 예에 한정되지 않는다. 해당 분야에 통상적인 기술을 가진 자가 본 발명의 내용을 이해하게 된다면, 현재 존재하거나 추후에 개발될 수 있는 공정, 장치, 제조, 물질의 조성, 수단, 방법 또는 단계로서 여기서 설명된 실시 예에 대응되는 것과 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성할 수 있는 공정, 장치, 제조, 물질의 조성, 수단, 방법 또는 단계는 본 발명을 따라서 실시될 수 있을 것이다. 따라서, 첨부된 청구항은 이런 범위 내에서 공정, 장치, 제조, 물질의 조성, 수단, 방법, 또는 단계를 포함하도록 의도된다.
도 1은 관통 실리콘 비아(through-silicon via; TSV)를 포함하는 통상적인 집적 회로 구조를 나타낸 것이다.
도 2 내지 8은 본 발명의 일 실시 예에 따르는 제조 중간 단계에서의 평면도와 단면도이다.

Claims (10)

  1. 전면과 후면을 포함하는 반도체 기판;
    상기 반도체 기판을 관통하며, 상기 반도체 기판의 상기 후면까지 연장하는 백 엔드(back end)를 포함하는 관통 실리콘 비아(TSV);
    상기 반도체 기판의 상기 후면 위에 있으며, 상기 TSV의 상기 백 엔드와 연결되는 리디스트리뷰션 라인(RDL);
    상기 RDL 위에 있으며, 상기 RDL의 상부 표면 및 상기 RDL의 측벽의 일부를 노출시키는 개구를 구비하는 부동화 레이어(passivation layer); 및
    상기 RDL의 상기 상부 표면 및 상기 측벽의 노출된 상기 일부와 접촉하는 메탈 피니쉬(metal finish);를 포함하는 것을 특징으로 하는 집적 회로 구조.
  2. 제1항에 있어서,
    상기 RDL은 경사 프로파일을 가져서, 상기 RDL의 상부가 상기 RDL의 하부보다 좁은 것을 특징으로 하는 집적 회로 구조.
  3. 제1항에 있어서, 상기 RDL은,
    상기 TSV에 연결되는 RDL 스트립(RDL strip); 및
    상기 RDL 스트립의 폭보다 큰 폭을 갖는 RDL 패드(RDL pad);를 포함하고,
    상기 개구를 통해 노출되는 상기 RDL의 상기 측벽은 상기 RDL 패드의 측벽을 포함하는 것을 특징으로 하는 집적 회로 구조.
  4. 제3항에 있어서,
    상기 RDL 패드의 모든 측벽은 상기 개구를 통해 노출되고,
    상기 메탈 피니쉬는 상기 RDL 패드의 모든 측벽과 접촉하는 것을 특징으로 하는 집적 회로 구조.
  5. 전면과 후면을 포함하는 반도체 기판;
    상기 반도체 기판을 관통하며, 상기 반도체 기판의 상기 후면을 넘어서 연장하는 백 엔드(back end)를 포함하는 관통 실리콘 비아(TSV);
    상기 반도체 기판의 상기 후면 위에 있으며, 상기 TSV의 상기 백 엔드와 연결되는 리디스트리뷰션 라인(RDL)으로서,
    상기 TSV와 접촉하는 RDL 스트립(RDL strip); 및
    상기 RDL 스트립보다 큰 폭을 가지며, 상기 RDL 스트립과 연결되는 RDL 패드(RDL pad);를 포함하는 리디스트리뷰션 라인(RDL);
    상기 RDL 위에 있는 부동화 레이어(passivation layer);
    상기 부동화 레이어에 있으며, 상기 RDL 패드의 모든 측벽을 노출시키는 개구; 및
    상기 개구에서 상기 RDL 패드의 상기 측벽과 접촉하는 니켈 레이어(nickel layer);를 포함하고,
    상기 니켈 레이어는 상기 RDL 패드의 모든 측벽과 접촉하고,
    상기 니켈 레이어의 상부 표면은 상기 부동화 레이어의 상부 표면보다 높은 것을 특징으로 하는 집적 회로 구조.
  6. 제5항에 있어서,
    상기 RDL은 경사 프로파일을 가져서, 상기 RDL의 상부가 상기 RDL의 하부보다 좁은 것을 특징으로 하는 집적 회로 구조.
  7. 전면과 후면을 포함하는 반도체 기판;
    상기 반도체 기판을 관통하며, 상기 반도체 기판의 상기 후면을 넘어서 연장하는 백 엔드(back end)를 포함하는 관통 실리콘 비아(TSV);
    상기 반도체 기판의 상기 후면 위에 있으며, 상기 TSV의 상기 백 엔드와 연결되며, 경사 프로파일을 가져서 상부가 하부보다 좁은 리디스트리뷰션 라인(RDL);
    상기 RDL 위에 있는 부동화 레이어(passivation layer);
    상기 부동화 레이어에 있으며, 상기 RDL의 일부를 노출시키는 개구; 및
    상기 개구에서 상기 RDL의 상기 일부와 접촉하는 메탈 피니쉬(metal finish)를 포함하는 것을 특징으로 하는 집적 회로 구조.
  8. 제7항에 있어서, 상기 RDL은,
    상기 TSV에 연결되는 RDL 스트립(RDL strip); 및
    상기 RDL 스트립의 폭보다 큰 폭을 갖는 RDL 패드(RDL pad);를 포함하고,
    상기 RDL 패드의 일 측벽은 상기 메탈 피니쉬와 접촉하는 것을 특징으로 하는 집적 회로 구조.
  9. 제8항에 있어서,
    상기 RDL 패드의 모든 측벽은 상기 개구를 통하여 노출되어 상기 메탈 피니쉬와 접촉하는 것을 특징으로 하는 집적 회로 구조.
  10. 제7항에 있어서,
    상기 RDL 전체는 균일한 폭을 가지며,
    상기 RDL은 제1단 및 상기 TSV의 반대편에 있는 제2단을 포함하고,
    상기 제1단의 측벽은 상기 메탈 피니쉬와 접촉하는 것을 특징으로 하는 집적 회로 구조.
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