KR101094085B1 - 자기 주사형 발광소자 어레이의 구동방법 - Google Patents

자기 주사형 발광소자 어레이의 구동방법 Download PDF

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Abstract

자기 주사형 발광소자 어레이에 있어서, 발광부 급전선에 단선이 생겼더라도, 단선 고장이 나 있는 발광점의 인접하는 발광점을 점등시키는 동시에, 발광점의 전송을 계속할 수 있는 구동방법을 제공한다. 2상(相)의 클록 펄스에 의해서, 전송부 사이리스터의 온상태를 전송하는 경우에, 인접하는 사이리스터의 온상태가 겹치는 제 1 기간(t3-t2)을 형성하고, 상기 제 1 기간 후에, 온상태에 있는 전송부 사이리스터에 대응하는 발광점을, 발광신호에 의해서 점등시킬 때까지의 제 2 기간(t4-t3)을 형성하며, 제 2 기간 후에, 온상태에 있는 전송부 사이리스터의 후단으로, 오프상태에 있는 전송부 사이리스터를 온하는 동시에, 점등하고 있는 발광점을 소등시킬 때까지의 제 3 기간(t5-t4)을 형성하고, 제 2 기간을 점등시키고자 하는 발광점이 단선 고장에 의해 점등하지 않는 경우에는 단선 고장이 나 있는 발광점의 후단의 발광점을 점등 가능하게 하는 길이의 기간으로 한다.
Figure R1020050030988
자기 주사형 발광소자, 전송부 사이리스터, 클록 펄스, 전원 배선, 게이트 부하 저항

Description

자기 주사형 발광소자 어레이의 구동방법{Method of driving a self-scanning type light-emitting element array}
도 1a는 종래의 자기 주사형 발광소자 어레이의 등가 회로도.
도 1b는 도 1a의 자기 주사형 발광소자 어레이의 동작을 도시하는 파형도.
도 2a는 발광부 사이리스터(L5)에 대한 캐소드선이 단선되어 있는 자기 주사형 발광소자 어레이의 등가 회로도.
도 2b는 도 2a의 자기 주사형 발광소자 어레이의 동작을 도시하는 파형도.
도 3은 도 2a의 자기 주사형 발광소자 어레이에 있어서 발광부 사이리스터(L4)에서의 전송정지를 설명하기 위한 파형도.
도 4는 실시예 1에 있어서의 구동방법을 설명하기 위한 파형도.
도 5는 실시예 1에 있어서, 발광부 사이리스터(L5)의 대신에 발광부 사이리스터(L6)가 점등하는 상태를 설명하는 파형도.
도 6은 실시예 2에 있어서의 구동방법을 설명하기 위한 파형도.
도 7은 실시예 2에 있어서, 발광부 사이리스터(L5)의 대신에 발광부 사이리 스터(L4)가 점등하는 상태를 설명하는 파형도.
* 도면의 주요 부분에 대한 설명 *
10: 전원 배선 12, 14: 클록 펄스(φ1, φ2) 배선
16: 발광신호(φI) 배선 R1, R2: 전류 제한용 저항
φ1, φ2: 2상 클록 펄스 Ln: 발광부 사이리스터
1. 발명의 분야
본 발명은 자기 주사형 발광소자 어레이의 구동방법, 특히 발광부 사이리스터(thyristor) 배전선의 단선에 의해, 발광할 수 없는 발광부 사이리스터가 존재하더라도, 화상에 영향을 주기 어려운 구동방법에 관한 것이다.
2. 종래 기술
다수개의 발광소자를 동일 기판상에 집적한 발광소자 어레이는 그 구동용 IC와 조합하여 광 프린터 등의 광 기록 헤드로서 이용되고 있다. 본 발명자 등은 발광소자 어레이의 구성요소로서 PNPN 구조를 갖는 3단자 발광 사이리스터에 주목하여, 발광부 사이리스터의 자기 주사를 실현할 수 있는 것을 이미 특허출원(일본 공개특허공보 제(평)1-238962호, 일본 공개특허공보 제(평)2-14584호, 일본 공개특허 공보 제(평)2-92650호, 일본 공개특허공보 제(평)2-92651호 참조)하고, 광 프린터용 헤드로서 실장상 간편해지는 것, 발광소자 피치를 좁게 할 수 있는 것, 조밀한 자기 주사형 발광소자 어레이를 제작할 수 있는 것 등을 개시하였다.
또한 본 발명자 등은 스위치소자(발광 사이리스터) 어레이를 전송부로 하여, 발광부인 발광소자(발광 사이리스터) 어레이와 분리한 자기 주사형 발광소자 어레이를 제안하고 있다(특허 제2683781호 공보 참조).
도 1a에, 전송부와 발광부를 분리한 타입의 자기 주사형 발광소자 어레이의 등가 회로도를 도시한다. 이 자기 주사형 발광소자 어레이는 사이리스터(S1, S2, S3, …)를 포함하는 전송부와 사이리스터(L1, L2, L3, …)를 포함하는 발광부를 구비하고 있다. 전송부의 구성은 다이오드 결합방식을 사용하고 있다. 즉, 사이리스터(S1, S2, S3, …)의 게이트 사이는 다이오드(D1, D2, D3, …)로 결합되어 있다. VGA는 전원이고, 전원 배선(10)으로부터 게이트 부하 저항(Rg1, Rg2, Rg3, …)을 거쳐서 각 전송부 사이리스터의 게이트(g1, g2, g3, …)에 접속되어 있다. 또한, 전송부 사이리스터의 게이트는 저항(Rp1, Rp2, Rp3, …)을 통해서 대응하는 발광부 사이리스터의 게이트(g'1, g'2, g'3, …)에도 접속된다. 전송부 사이리스터의 캐소드는 교대로 2개의 전송용 클록 펄스(φ1, φ2) 배선(12, 14)에 접속되어 있다. φ1, φ2 배선(12, 14)에는 전류 제한용 저항(R1, R2)이 각각 형성되어 있다.
발광부 사이리스터(L1, L2, L3, …)의 캐소드는 발광신호(φI) 배선(16)에 접 속되어 있다. φI 배선에는 전류 제한용 저항(RI)이 형성되어 있다.
이러한 구조의 자기 주사형 발광소자 어레이의 구동에 있어서는 2상 클록 펄스(φ1, φ2)로 구동하는 전송부 사이리스터의 온상태로 지정하는 발광부 사이리스터(발광부 사이리스터)를 점등/소등시킴으로써 화상을 묘화한다.
도 1b는 클록 펄스(φ1, φ2), 발광신호(φI)의 하이/로우(H/L) 레벨, 전송부 사이리스터의 온/오프상태, 발광부 사이리스터의 점등/소등의 상태를 도시하지만, 도 1b에 도시하는 바와 같이, 클록 펄스(φ1과 φ2)가 모두 L이 되는 기간 ta(=t3-t2), 전송 후 어떤 클록이 하이 레벨(H)이 된 후, 발광신호(φI)를 L로 할 때까지의 기간 tb(=t4-t3), 및, 전송주기 T(=t5-t2)로 기술할 수 있다. 여기에서, 발광시간을 벌기 위해서, 발광신호(φI)를 H로 하는 시각은 다음의 전송 클록 펄스가 L이 되는 시각과 동시에 설정되어 있었다. 즉 발광 가능시간은 T-ta-tb이다.
일례로서는 전송주기 T=t5-t2=500ns, 기간 ta=t3-t2=20ns, 기간 tb=t4-t3=20ns이다.
발광부 사이리스터로 전류를 공급하는 배선은 폭이 좁고, 전류밀도가 크기 때문에, 일렉트로 마이그레이션 등으로 단선 고장에 도달할 가능성이 있다. 종래의 구동방법에서는 배선이 단선된 경우 등, 전송 동작이 불안정해져, 단선 개소 이후의 발광부 사이리스터를 점등할 수 없는 경우가 있다. 이 경우, 단선 개소의 위치에도 의하지만, 최악의 경우, 수밀리미터에 걸쳐 화상이 보이드(void)가 되는 화 상 불량이 되어, 상당히 눈에 띄게 된다. 1대의 1200dpi(dots per inch)-A3사이즈 컬러프린터에는 6만개의 발광부 사이리스터가 있고, 발광부 사이리스터에 대한 배선이 1개 하나라도 단선되면 심각한 화상 불량이 되기 때문에, 하나 하나의 발광부 사이리스터에 대단히 높은 신뢰성이 필요하게 되어, 코스트가 상승된다.
전송 동작 이상이 되는 이유를, 이하에 설명한다. 도 2a에 도시하는 바와 같이, 발광부 사이리스터(L5)에 대한 캐소드 배선이 단선되어 있는 것으로 한다. 도 2b는 이 경우에 있어서의, 클록 펄스(φ1, φ2), 발광신호(φI)의 H/L의 레벨, 전송부 사이리스터의 온/오프상태, 발광부 사이리스터의 점등/소등의 상태를 도시한다.
도 2b에 도시하는 바와 같이, 시각(t1)에 있어서, 클록 펄스(φ1)가 H, 클록 펄스(φ2)가 L, 발광신호(φI)가 L이고, 전송부 사이리스터(S4)가 온되어 있는 것 및 발광부 사이리스터(L4)가 점등하고 있는 것으로 한다. 시각(t2)에서 클록 펄스(φ1)가 L, 발광신호(φI)가 H가 되고, 사이리스터(S5)가 온되고, 발광부 사이리스터(L4)가 소등한다. 계속해서 시각(t3)에서 클록 펄스(φ2)가 H가 되고, 사이리스터(S4)가 오프된다. 계속해서, 시각(t4)에서 발광신호(φI)가 L이 되지만, 온되어 있는 사이리스터(S5)에 접속된 발광부 사이리스터(L5)는 단선 때문에 점등할 수 없다. 이 때, φI 배선(16)에 접속되어 있는 발광부 사이리스터(L1 내지 L6)의 게이트(g'1 내지 g'6)의 전압이 가장 전압이 높은 발광부 사이리스터가 점등한다.
시각(t2) 이후의 게이트(g4, g6, g'4, g'6)의 전압의 변화를 도 3에 도시한다. 시각(t2)에서 발광신호(φI)가 H가 되고, 발광부 사이리스터(L4)가 소등하지만, 클록 펄스(φ2)가 아직 L이기 때문에, 발광부 게이트(g'4)의 전압은 전송부 게이트(g4)의 전압과 함께, 거의 0V로 되어 있다. 시각(t3)에서 클록 펄스(φ2)가 H가 되면, 사이리스터(S4)도 오프되고, 게이트(g4, g'4)는 저항(Rg4 및 Rp4)을 통해서 풀다운(pull-down)되어 있기 때문에, VGA 전압(-5V)을 향해서 각각 시정수(τg, τg')로 내려간다. 도 3에서는 시각(t4)에서의 게이트(g4' g'4)의 전압을, 각각 g4(t4), g'4(t4)로 도시한다. 이 때, 발광부 사이리스터 게이트(g'4)쪽이 저항이 높아 보이기 때문에, 시정수(τg')가 커지고, 전압의 저하는 느려진다.
한편, 시각(t2)에서 사이리스터(S5)가 온하기 때문에, 시각(t2)에서 게이트(g6 및 g'6)의 전압은 거의 -VD(VD는 결합 다이오드(D)의 순방향 상승 전압)이 된다. 다음에, 시각(t4)에 발광신호(φI)가 L이 되었을 때, 게이트(g'4, g'5, g'6)의 전압은,
게이트(g'4)의 전압=g'4(t4)
게이트(g'5)의 전압=약 OV
게이트(g'6)의 전압=g'6(t4)
이 된다. 게이트(g'5)의 전압이 가장 높기 때문에, 통상이라면 발광부 사이리스터(L5)가 점등하지만, 발광부 사이리스터(L5)의 캐소드선이 단선되어 있기 때문에, 발광부 사이리스터(L5)는 점등할 수 없다. 이 경우, g'4(t4)와 g'6(t4) 중, 보다 높은 전압의 발광부 사이리스터가 점등한다. 도 3에서는 g'4(t4)>g'6(t4)이기 때문에, 발광부 사이리스터(L4)가 다시 점등하게 된다. 이 때, 전송부는 사이리스터(S5)가 온되고, 발광부는 사이리스터(L4)가 점등하고 있다고 하는 「비틀린 상태」가 생기고 있다.
다음에, 시각(t5)에, 클록 펄스(φ2)가 L이 된다. 정상인 경우는 게이트 전압(g6(t5))이 약 -VD로, 클록 펄스(φ2) 배선(14)에 접속되어 있는 사이리스터 중에서는 가장 게이트 전압이 높아지지만, 발광부 사이리스터(L4)가 점등하고 있기 때문에, 게이트(g4)의 전압은 저항(Rp4와 Rg4)으로 분압된 전압이 된다. 예를 들면, Rp4=5kΩ, Rg4=20kΩ의 경우, g4(t5)는 약 -1V가 된다. 이 때문에, 발광신호(φI)가 H가 되고, 발광부 사이리스터(L4)가 소등하는 시각(t5)에서는 g4(t5)>g6(t5)이 된다. 이 때문에, 도 3b에 도시하는 바와 같이, 사이리스터(S4)가 온되어 버린다. 시각(t7)에서 발광신호(φI)가 L이 되면, 발광부 사이리스터(L4)가 다시 점등한다. 이 후, 반복이 되어, 도 2b에 도시하는 바와 같이, 발광부 사이리스터(L4)가 점등을 반복하고, 발광부 사이리스터(L5) 이후의 발광부 사이리스터는 점등하지 않는다. 발광부 사이리스터의 전송이 정지하여, 「보이드」 고장이 된다.
본 발명의 목적은 발광부의 배선에 단선이 발생하였더라도, 단선 고장이 나 있는 발광부 사이리스터의 인접하는 발광부 사이리스터를 점등시키는 동시에, 발광상태의 전송을 계속할 수 있는 구동방법을 제공하는 것이다.
본 발명은 전송용의 복수개의 3단자 발광 사이리스터가 1차원으로 배열되고, 인접하는 사이리스터의 게이트 사이는 다이오드로 결합되고, 각 게이트는 부하 저항을 거쳐서 전원이 공급되며, 캐소드 또는 애노드에는 2상의 제 1 및 제 2 클록 펄스가 교대로 주어지는 전송부와; 발광용의 복수개의 3단자 발광 사이리스터가 1차원으로 배열되고, 각 사이리스터의 게이트는 상기 전송부의 대응하는 사이리스터의 게이트에 저항을 통해서 접속되며, 캐소드 또는 애노드에는 발신신호가 주어지는 발광부를 구비하는 자기 주사형 발광소자 어레이에 있어서, 상기 2상의 클록 펄스에 의해 전송부 사이리스터를 순차 온하여, 온상태에 있는 전송부 사이리스터에 대응하는 발광부 사이리스터를 상기 발광신호에 의해 순차 점등시키는 구동방법이 다.
제 1 형태의 구동방법에 의하면,
상기 2상의 클록 펄스에 의해서, 전송부 사이리스터의 온상태를 전송하는 경우에, 인접하는 2개의 사이리스터의 온상태가 겹치는 제 1 기간을 형성하고,
상기 제 1 기간 후에, 온상태에 있는 전송부 사이리스터에 대응하는 발광부 사이리스터를, 상기 발광신호에 의해서 점등시킬 때까지의 제 2 기간을 형성하며,
상기 제 2 기간 후에, 상기 온상태에 있는 전송부 사이리스터의 후단의 오프상태에 있는 전송부 사이리스터를 온하는 동시에, 상기 점등하고 있는 발광부 사이리스터를 소등시킬 때까지의 제 3 기간을 형성하고,
상기 제 2 기간을, 점등시키고자 하는 발광부 사이리스터가 단선 고장에 의해 점등하지 않는 경우에는 단선 고장이 나 있는 발광부 사이리스터의 후단의 사이리스터를 점등 가능하게 하는 길이의 기간으로 한다.
상기 제 2 기간은 단선 고장이 나 있는 발광부 사이리스터의 전단의 사이리스터 및 후단의 사이리스터의 각각의 게이트 전압의 변화에 기초하여 정해진다.
제 2 형태의 구동방법에 의하면,
상기 2상의 클록 펄스에 의해서, 전송부 사이리스터의 온상태를 전송하는 경우에, 인접하는 2개의 사이리스터의 온상태가 겹치는 제 1 기간을 형성하고,
상기 제 1 기간 후에, 온상태에 있는 전송부 사이리스터에 대응하는 발광부 사이리스터를, 상기 발광신호에 의해서 점등시킬 때까지의 제 2 기간을 형성하며,
상기 제 2 기간 후에, 상기 점등하고 있는 발광부 사이리스터를 소등시킬 때 까지의 제 3 기간을 형성하고,
상기 제 3 기간 후에, 상기 온상태에 있는 전송부 사이리스터의 후단의 전송부 사이리스터가 온할 때까지의 제 4 기간을 형성하며,
상기 제 4 기간을, 점등시키고자 하는 발광부 사이리스터가 단선 고장에 의해 점등하지 않는 경우에는 단선 고장이 나 있는 발광부 사이리스터의 후단의 발광부 사이리스터를 점등 가능하게 하는 길이의 기간으로 한다.
상기 제 4 기간은 단선 고장이 나 있는 발광부 사이리스터의 전단의 사이리스터 및 후단의 사이리스터의 각각의 게이트 전압의 변화에 기초하여 정해진다.
본 발명의 구동방법에 의하면, 단선 고장이 난 발광부 사이리스터가 있더라도, 이 발광부 사이리스터의 대신에 인접하는 발광부 사이리스터를 점등시키는 동시에, 발광부 사이리스터의 전송을 계속시킬 수 있기 때문에, 「보이드」 고장을 없앨 수 있다.
바람직한 실시예의 상세한 설명
이하에 본 발명의 실시예를, P형 기판을 사용한 애노드 커먼 타입에 관해서 설명하지만, 본 발명은 적당히 변경하여, 캐소드 커먼 타입에도 적용할 수 있다.
발광신호(φI)를 L로 하는 시각과 클록 펄스(φ1, φ2)의 L레벨이 겹치는 시각의 관계를 한정함으로써, 단선 고장이 난 발광부 사이리스터의 대신에, 그 발광부 사이리스터의 전단 또는 후단의 발광부 사이리스터가 점등하고, 이후에도 정상의 구동이 가능해지도록 한다. 이 때문에, 점등한 사이리스터의 총수는 변화하지 않고, 발광하는 위치가 원래의 위치보다도 1도트분 어긋날 뿐으로 되기 때문에, 결점이 눈에 띄기 어렵다.
이것을 실현하는 방법은 2가지 있다.
(1) 기간 tb(=t4-t3)를 시각(τb) 이상으로 하는 것으로, 단선 고장시에는 반드시 단선 고장 발광부 사이리스터(Ln)의 후단의 발광부 사이리스터(Ln+1)를 점등할 수 있다. 단, 시간(τb)은 발광부 사이리스터(Ln+1)의 게이트(g'n+1)의 전압이 발광부 사이리스터(Ln-1)의 게이트(g' n-1)의 전압보다도 커지는 데 필요한 시간이다.
(2) 발광신호(φI)가 H가 되는 시각과 클록 펄스(φ1, φ2)가 모두 L이 되는 시각과의 사이에 기간(tc)을 형성하여, 시간(τc) 이상으로 하는 것으로, 설령 단선 고장 발광부 사이리스터(Ln)의 대신에 전단의 발광부 사이리스터(Ln-1)가 점등하고 있더라도, 발광부 사이리스터(Ln+1) 이후를 정상으로 전송할 수 있다. 단, τc는 클록 펄스(φ1, φ2)가 모두 L이 되는 타이밍이며, 전송부 사이리스터(Sn+1)의 게이트(gn+1)의 전압이 전송부 사이리스터(Sn-1)의 게이트(gn-1)의 전압보다도 커지는 데 필요한 시간이다.
실시예 1
본 실시예는 상기한 방법(1)에 근거하는 것이다. 종래의 도 1의 파형은 모든 발광부 사이리스터가 정상인 것이 전제이기 때문에, 기간(tb)의 길이를 필요 최 소한으로 취하고 있다. 그러나, 이 기간(tb)을, 단선 고장 발광부 사이리스터를 Ln으로 한 경우에, 후단의 발광부 사이리스터(Ln+1)의 게이트(g'n+1)의 전압이 전단의 발광부 사이리스터(Ln-1)의 게이트(g'n-1)보다도 커지는 데 필요한 시간인 τb 이상이 되도록 선택하면, 단선 고장시에는 반드시 단선 고장 발광부 사이리스터(Ln)의 후단의 발광부 사이리스터(Ln+1)를 점등할 수 있다.
도 4에, 클록 펄스(φ1, φ2) 및 발광신호(φI)의 파형을 도시한다. 도 1b의 파형에서는 전송주기 T=t5-t2=500ns, 기간 ta=t3-t2=20ns, 기간 tb=t4-t3=20ns, VGA=-5V, H전압=OV, L전압=-5V로 하였지만, 도 4의 파형에서는 기간(tb)을 80ns로 확대하였다. 이것에 의해, 도 4의 시각(t4)에서는 g'4(t4)<g'6(t4)가 되고, 도 5에 도시하는 바와 같이 단선 고장 발광부 사이리스터(L5)의 대신에 그 후단의 발광부 사이리스터(L6)를 점등할 수 있다.
시각(t5)에서 다음의 전송부 사이리스터(S6)를 온시키고자 할 때, 시각(t5)에서의 사이리스터(S6)의 게이트 전압(g6(t5))이, φ2 배선(14)에 접속된 전송부 사이리스터의 게이트 전압 중 가장 전압이 높아져 있고, 순서대로 사이리스터(S6)를 온할 수 있다. 이 때문에, 도 5에 도시하는 바와 같이 이후에도 정상으로 전송할 수 있다.
도 4의 파형에서는 중간 정도의 농도의 화상을 출력하였을 때에, 단선 고장 발광부 사이리스터(L5)에 대응한 부분에, 희미하게 줄기가 보이지만 그다지 눈에 띄지 않는다. 이것은 전면 흑의 출력에서는 1도트분 정도의 보이드는 없어져 버려 보이지 않고, 저농도의 부분에서는 면적 계조가 되기 때문에, 1도트분 데이터가 어긋나더라도 그다지 영향이 없기 때문이다.
실시예 2
본 실시예는 상기한 방법(2)에 근거하는 것이다. 즉, 발광신호(φI)가 H가 되는 시각과 클록 펄스(φ1, φ2)가 모두 L이 되는 시각과의 사이에 기간(tc)을 형성하고, 이 기간(tc)을, 클록 펄스(φ1, φ2)가 모두 L이 되는 시각에서, 전송부 사이리스터(Sn+1)의 게이트(gn+1)의 전압이, 전송부 사이리스터(Sn-1)의 게이트(gn-1)의 전압보다도 커지는 데 필요한 시간인 τc 이상이 되도록 선택하면, 발광부 사이리스터(Ln+1) 이후를 정상으로 전송시킬 수 있다.
도 6에, 클록 펄스(φ1, φ2) 및 발광신호(φI)의 파형을 도시한다. 발광신호(φI)가 H가 되는 시각을, 도 3의 발광신호 파형(φI)과 비교하여 tc만큼 빨리 한다. 그 외에는 도 3의 파형과 같다.
따라서, 도 3의 파형으로 설명한 바와 같이, 종래와 같이 시각(t4)은 g'4(t4)>g'6(t4)이기 때문에, 도 7에 도시하는 바와 같이, 단선 고장 발광부 사이리 스터(L5)의 대신에 발광부 사이리스터(L4)가 다시 점등하고, 시각(t8)에서 소등한다. 이 후, tc=t5-t8의 시간을 두고, 시각(t5)에서 클록 펄스(φ2)가 L이 되기 때문에, g6(t5)>g4(t5)가 된다. 이 때문에, 사이리스터(S5)의 다음에 사이리스터(S6)가 온되고, 시각(t7)에서 발광부 사이리스터(L6)가 점등하고, 이후 정상으로 전송할 수 있다.
본 실시예에서는 시각(t8)에 있어서의 게이트 전압(g4(t8)과 g6(t8))의 차는 작기 때문에, 약간의 길이의 기간(tc)을 형성하는 것만으로 좋다. 도 6의 파형에서는 tc=20ns에서 정상의 전송이 가능해졌다.
이 때문에, 본 실시예 2에서는 발광할 수 있는 시간을 실시예 1보다도 40ns 증가시키고, 노광량을 약 10% 증가시킬 수 있었다.
또한, 본 발명은 발광소자 어레이 칩을 사용한, 광 기록 헤드에 적용할 수 있다. 또한, 실질적으로 광 기록 헤드의 수명이 연장되고, 보수가 간단해지기 때문에, 광 프린터, 복사기에 적절하다.
본 발명에 의하면, 발광부의 배선에 단선이 발생하였더라도, 단선 고장이 나 있는 발광부 사이리스터의 인접하는 발광부 사이리스터를 점등시키는 동시에, 발광상태의 전송을 계속할 수 있는 구동방법을 제공할 수 있다.

Claims (4)

  1. 전송용의 복수개의 3단자 발광 사이리스터(thyristor)가 1차원으로 배열되고, 인접하는 사이리스터의 게이트 사이는 다이오드로 결합되고, 각 게이트는 부하 저항을 거쳐서 전원이 공급되며, 캐소드 또는 애노드에는 2상(相)의 제 1 및 제 2 클록 펄스가 교대로 주어지는 전송부와;
    발광용의 복수개의 3단자 발광 사이리스터가 1차원으로 배열되고, 각 사이리스터의 게이트는 상기 전송부의 대응하는 사이리스터의 게이트에 저항을 통해서 접속되며, 캐소드 또는 애노드에는 발광신호가 주어지는 발광부를 구비하는 자기 주사형 발광소자 어레이에서, 상기 2상의 클록 펄스에 의해 전송부 사이리스터를 순차 온하여, 온상태에 있는 전송부 사이리스터에 대응하는 발광부 사이리스터를 상기 발광신호에 의해 순차 점등시키는 구동방법에 있어서,
    상기 2상의 클록 펄스에 의해서, 전송부 사이리스터의 온상태를 전송하는 경우에, 인접하는 2개의 전송부 사이리스터의 온상태가 겹치는 제 1 기간을 형성하는 스텝과,
    상기 제 1 기간 후에, 온상태에 있는 전송부 사이리스터에 대응하는 발광부 사이리스터를, 상기 발광신호에 의해서 점등시킬 때까지의 제 2 기간을 형성하는 스텝과,
    상기 제 2 기간 후에, 상기 온상태에 있는 전송부 사이리스터의 후단의 오프상태에 있는 전송부 사이리스터를 온하는 동시에, 상기 점등하고 있는 발광부 사이리스터를 소등시킬 때까지의 제 3 기간을 형성하는 스텝을 포함하고,
    상기 제 2 기간을, 점등시키고자 하는 발광부 사이리스터가 단선 고장에 의해 점등하지 않는 경우에는 단선 고장이 나 있는 발광부 사이리스터의 후단의 사이리스터를 점등 가능하게 하는 길이의 기간으로 하는 것을 특징으로 하는, 구동방법.
  2. 제 1 항에 있어서,
    상기 제 2 기간은 단선 고장이 나 있는 발광부 사이리스터의 전단의 사이리스터 및 후단의 사이리스터의 각각의 게이트 전압의 변화에 기초하여 정하는 것을 특징으로 하는, 구동방법.
  3. 전송용의 복수개의 3단자 발광 사이리스터가 1차원으로 배열되고, 인접하는 사이리스터의 게이트 사이는 다이오드로 결합되고, 각 게이트는 부하 저항을 거쳐서 전원이 공급되며, 캐소드 또는 애노드에는 2상의 제 1 및 제 2 클록 펄스가 교대로 주어지는 전송부와;
    발광용의 복수개의 3단자 발광 사이리스터가 1차원으로 배열되고, 각 사이리스터의 게이트는 상기 전송부의 대응하는 사이리스터의 게이트에 저항을 통해서 접속되며, 캐소드 또는 애노드에는 발광신호가 주어지는 발광부를 구비하는 자기 주사형 발광소자 어레이에서, 상기 2상의 클록 펄스에 의해 전송부 사이리스터를 순차 온하여, 온상태에 있는 전송부 사이리스터에 대응하는 발광부 사이리스터를 상기 발광신호에 의해 순차 점등시키는 구동방법에 있어서,
    상기 2상의 클록 펄스에 의해서, 전송부 사이리스터의 온상태를 전송하는 경우에, 인접하는 2개의 전송부 사이리스터의 온상태가 겹치는 제 1 기간을 형성하는 스텝과,
    상기 제 1 기간 후에, 온상태에 있는 전송부 사이리스터에 대응하는 발광부 사이리스터를, 상기 발광신호에 의해서 점등시킬 때까지의 제 2 기간을 형성하는 스텝과,
    상기 제 2 기간 후에, 상기 점등하고 있는 발광부 사이리스터를 소등시킬 때까지의 제 3 기간을 형성하는 스텝과,
    상기 제 3 기간 후에, 상기 온상태에 있는 전송부 사이리스터의 후단의 전송부 사이리스터가 온할 때까지의 제 4 기간을 형성하는 스텝을 포함하고,
    상기 제 4 기간을, 점등시키고자 하는 발광부 사이리스터가 단선 고장에 의해 점등하지 않는 경우에는 단선 고장이 나 있는 발광부 사이리스터의 후단의 발광부 사이리스터를 점등 가능하게 하는 길이의 기간으로 하는 것을 특징으로 하는, 구동방법.
  4. 제 3 항에 있어서,
    상기 제 4 기간은 단선 고장이 나 있는 발광부 사이리스터의 전단의 사이리 스터 및 후단의 사이리스터의 각각의 게이트 전압의 변화에 기초하여 정하는 것을 특징으로 하는, 구동방법.
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