KR101090259B1 - 패키지형 전자부품에 있어서의 리드 단자의 절단 방법 - Google Patents

패키지형 전자부품에 있어서의 리드 단자의 절단 방법 Download PDF

Info

Publication number
KR101090259B1
KR101090259B1 KR1020057006634A KR20057006634A KR101090259B1 KR 101090259 B1 KR101090259 B1 KR 101090259B1 KR 1020057006634 A KR1020057006634 A KR 1020057006634A KR 20057006634 A KR20057006634 A KR 20057006634A KR 101090259 B1 KR101090259 B1 KR 101090259B1
Authority
KR
South Korea
Prior art keywords
lead terminal
cutting
notch
electronic component
lead
Prior art date
Application number
KR1020057006634A
Other languages
English (en)
Other versions
KR20050053777A (ko
Inventor
마사히코 코바야카와
Original Assignee
로옴가부시기가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 로옴가부시기가이샤 filed Critical 로옴가부시기가이샤
Publication of KR20050053777A publication Critical patent/KR20050053777A/ko
Application granted granted Critical
Publication of KR101090259B1 publication Critical patent/KR101090259B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4842—Mechanical treatment, e.g. punching, cutting, deforming, cold welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

반도체 칩 등을 패키징하는 몰드부로부터 상기 반도체 칩에 대한 리드 단자를 돌출해서 이루어지는 전자 부품에 있어서, 상기 리드 단자의 표면에 상기 몰드부를 성형하기 전에 절단용의 메인 노치를 그 양단에 노치가 없는 부분을 남겨서 형성하고, 다음에 상기 몰드부를 형성한 후에 상기 리드 단자를 상기 메인 노치의 개소에서 절단함으로써 이 절단면에 발생하는 절단 버를 작고 적게 한다.
패키지형 전자부품, 리드 단자, 절단 방법

Description

패키지형 전자부품에 있어서의 리드 단자의 절단 방법{METHOD FOR CUTTING LEAD TERMINAL OF PACKAGE TYPE ELECTRONIC COMPONENT}
본 발명은 반도체 칩 등과 같은 소자의 부분을 합성 수지제의 몰드부에서 상기 소자에 대한 리드 단자가 상기 몰드부로부터 돌출하도록 패키징해서 이루어지는 전자부품에 있어서, 상기 리드 단자 중 상기 몰드부로부터 돌출하는 부분을 절단하는 방법에 관한 것이다.
선행 기술로서의 일본 특허 공개 평3-248551호 공보 등은 도 1 및 도 2에 도시된 바와 같이, 반도체 칩(4')을 적어도 좌우 한쌍의 리드 단자(2',3') 중 한 쪽의 리드 단자(2')의 선단 상면에 탑재하고, 이 반도체 칩(4')과 다른 쪽의 리드 단자(3')의 선단 상면의 사이를 가는 금속선(5')에 의한 와이어 본딩(wire bonding)으로 해서 전기적으로 접속하고, 상기 반도체 칩(4') 및 금속선(5')의 부분을 열경화성 합성수지제의 몰드부(6')에서 상기 각 리드 단자(2',3')가 상기 몰드부(6')에 있어서의 저면(6a')을 따라 외향으로 돌출하도록 패키징해서 이루어지는 전자부품(1)을 제공하고 있다.
또한, 종래, 상기한 구성의 패키지형 전자부품(1)을 제조할 때에 있어서는 종래부터 잘 알려져 있고, 또한, 도 3에 도시된 바와 같이, 얇은 금속판으로부터 타발된 리드 프레임(A')을 사용하고, 이 리드 프레임(A')에 상기 한쌍의 리드 단자(2',3')를 내향으로 서로 대향하도록 형성하고, 이 양 리드 단자(2',3')의 선단을 단상(段狀)으로 구부려 가공한 후, 한 쪽의 리드 단자(2')의 선단 상면에 반도체 칩(4')을 탑재하고, 이 반도체 칩(4')과 다른 쪽의 리드 단자(3')의 선단 상면의 사이를 가는 금속선(5')에 의한 와이어 본딩으로 전기적으로 접속하고, 다음에 전체를 패키징하는 몰드부(6')를 성형함으로써 전자부품(1')의 완성품으로 하고, 이 리드 프레임(A')에 있어서의 각 전자부품(1')을, 도 4에 도시된 바와 같이, 그 각 리드 단자(2',3') 중 절단선(B1',B2')의 개소를 고정 펀치(C1')와 상하 이동 펀치(C2')로 절단함으로써, 상기 리드 프레임(A')으로부터 떼어 낸다고 하는 방법을 채용하고 있다.
상기 패키지형의 전자부품(1')은 상기한 바와 같이, 그 각 리드 단자(2',3') 중 절단선(B1',B2')의 개소를 고정 펀치(C1')와 상하 이동 펀치(C2')로 절단함으로써, 리드 프레임(A')으로부터 떼어 냄으로써 상기 각 리드 단자(2',3')에 있어서의 절단면(2e',3e')에는 도 1에 도시된 바와 같이, 절단에 의한 절단 버(burr)(D1,D2)가 상기 리드 단자(2',3')에 있어서의 표면(상면)(2a',3a') 및 이면(하면)(2b',3b') 중 이면(2b',3b')으로부터 하향으로 돌출하도록 형성되게 되어서 이 절단 버(D1,D2)가 상기 각 리드 단자(2',3')의 굽힘가공을 저해할 뿐만아니라 상기 각 리드 단자(2',3')의 회로 기판 등에 대한 납땜을 저해한다든지, 각 리드 단자(2',3')가 회로 기판으로부터 상기 절단 버(Dl,D2) 때문에 부상됨으로써 전자부품(1)으로부터 회로 기판 등으로의 방열성이 악화하는 등의 불량을 초래한다.
이것에 더하여, 상기 고정 펀치(C1')와 상하 이동 펀치(C2')로 절단할 때에, 큰 절단력을 필요로 해서 상기 리드 단자(2',3')에는 큰 충격이 작용하기 때문에, 각 리드 단자(2',3')가 몰드부(6')로부터 떨어져 몰드부(6')에 대한 밀착 밀봉성이 손상되게 된다.
특히, 상기한 납땜을 저해하는 것 및 방열성의 악화 등의 불량은 상기한 바와 같이, 몰드부(6')로부터 돌출하는 각 리드 단자(2',3')를 상기 몰드부(6')의 저면(6a')을 따라 외향으로 연장되도록 구성한 형식의 전자부품(1')의 경우에 있어서 현저하게 발생하는 것이었다.
그래서, 본 발명에 가까운 선행 기술로서의 일본 특허 공개 평5-55436호 공보는 도 5에 도시된 바와 같이, 상기 각 리드 단자(2',3')의 하면(2b',3b')에 상기 리드 단자(2',3')를 절단하기 전에 있어서 절단용의 노치(7',8')를 이 노치(7',8')가 리드 단자(2',3')에 있어서의 좌우 양 긴 측면(2c',2d',3c',3d')에 도달하도록, 환언하면 상기 리드 단자(2',3') 폭 전체를 횡단하도록 펀치의 타발 등으로 오목하게 새기고 있고, 상기 리드 단자(2',3')를 이 노치(7',8')의 개소에 있어서의 절단선(B1',B2')을 따라 고정 펀치(C1)와 상하 이동 펀치(C2)로 절단함으로써 절단시에 발생하는 절단 버(D1,D2)가 각 리드 단자(2',3')의 하면(2b',3b')으로부터 하향으로 돌출하는 일이 없도록 함과 아울러, 절단에 요하는 절단력을 경감하도록 하고 있다.
그러나, 이렇게 각 리드 단자(2',3')의 하면(2b',3b')에 절단용의 노치(7',8')를 리드 단자(2',3') 폭 전체를 횡단하도록 오목하게 새기고, 상기 리드 단 자(2',3')를 이 노치(7',8')의 개소에 있어서 절단한다고 하는 방법은 이하에 서술하는 바와 같은 문제가 있었다.
즉, 상기 절단용의 노치(7',8')의 새김을 몰드부(6')를 성형한 후에 있어서 행하는 것은 상기 각 리드 단자(2',3')에 상기 노치(7',8')를 새길 때에 있어서의 큰 충격이 미쳐서 각 리드 단자(2',3')가 몰드부(6')로부터 떨어지게 되기 때문에 상기 몰드부(6')의 각 리드 단자(2',3')에 대한 밀착 밀봉성이 손상될 우려가 크다고 하는 문제가 있다.
한편, 상기 절단용의 노치(7',8')의 새김을 몰드부(6')를 성형하기 전에 있어서 행하는 것은 상기 각 리드 단자(2',3')의 몰드부(6')로의 밀착 밀봉성은 확보할 수 있고, 또한, 상기 노치(7',8')의 내면에 땜납 도금층을 형성할 수 있는 등의 이점을 갖지만, 그 반면, 상기 몰드부(6')를 성형할 때 그 용융 합성 수지의 일부가 이 노치(7',8') 내에 들어가서 경화함으로써 상기 노치(7',8') 내에는 합성 수지의 버가 가득찬 상태가 된다.
이 상태에서, 각 리드 단자(2',3')를 상기 노치(7',8')의 개소에 있어서 절단하는 것은 절단칼의 손상이 증대할 뿐만아니라 절단면이 평활하게 되지 않고, 게다가 절단시에 리드 단자에 미치는 충격이 경감되지 않기 때문에, 상기 몰드부(6')를 성형한 후에 상기 리드 단자(2',3')를 절단하기 전에 있어서 각 리드 단자(2',3')에 대하여 상기 노치(7',8') 내에 들어가서 경화되어 있는 합성 수지의 버를 제거하기 위한 성가신 버 제거 공정을 실시하는 것이 필요해지고, 이것에 많은 수고를 필요로 하기 때문에 가격의 대폭 상승을 초래하는 것이고, 소형의 반도체장 치, 즉 좁은 폭치수의 리드 단자에 있어서는 상기의 버 제거를 할 수 없는 경우가 있다고 하는 문제가 있었다.
본 발명은 이들 문제를 초래할 일이 없도록 한 절단 방법을 제공하는 것을 기술적 과제로 하는 것이다.
본 발명에 있어서의 제 1국면은, 반도체 칩 등의 소자를 합성 수지제의 몰드부에서 상기 소자에 대한 리드 단자가 상기 몰드부로부터 돌출하도록 패키징해서 이루어지는 전자부품에 있어서 상기 리드 단자에 있어서의 표리 양면 중 적어도 한 쪽의 면에 상기 몰드부의 성형 공정보다도 전의 공정에서 절단용의 메인 노치를 상기 메인 노치와 리드 단자의 좌우 양 긴 측면의 사이에 노치가 없는 부분을 남겨서 새기고, 다음에 상기 몰드부의 성형 공정보다도 후의 공정에서 상기 리드 단자를 상기 메인 노치의 개소에 있어서 절단하는 것을 특징으로 하고 있다.
이렇게, 리드 단자에 대하여 몰드부의 성형 공정보다도 전의 공정에서 절단용의 메인 노치를 상기 메인 노치와 리드 단자의 좌우 양 긴 측면의 사이에 노치가 없는 부분을 남겨서 새기고, 그 후에 있어서 상기 몰드부를 성형함으로써 상기 리드 단자를 절단할 때에 리드 단자에 미치는 충격을 상기 메인 노치의 존재에 의해 경감할 수 있으므로, 리드 단자의 몰드부로의 밀착 밀봉성을 확실하게 확보할 수 있는 한편, 상기 몰드부를 성형할 때에 있어서 용융 합성 수지가 상기 리드 단자에 대한 절단용의 메인 노치 내에 들어가는 것을 상기 메인 노치의 양단에 있어서의 노치가 없는 부분에 의해 확실하게 저지할 수 있다.
그리고, 상기 리드 단자를 상기 절단용 메인 노치의 개소에 있어서 절단함으로써 그 절단면에 발생하는 절단 버는 상기 절단용 메인 노치의 양단에 있어서의 노치가 없는 부분만으로 되어서 상기 절단 버를 작게 또한 적게 할 수 있는 한편, 상기 리드 단자를 절단할 때에 리드 단자에 미치는 충격을 상기 메인 노치의 존재에 의해 경감할 수 있기 때문에, 리드 단자의 몰드부로의 밀착 밀봉성을 확실하게 확보할 수 있다.
즉, 제 1국면에 의하면, 리드 단자의 절단시에 그 절단면에 발생하는 절단 버를 몰드부의 성형 후에 있어서 리드 단자에 대하여 합성 수지의 버 제거를 행하는 공정을 생략해서 가격의 저감을 도모하는 상태이고, 리드 단자의 몰드부에 대한 밀착 밀봉성을 확보한 상태하에서 확실하게 작게 또한 적게 할 수 있다.
다음에, 본 발명에 있어서의 제 2국면은, 반도체 칩 등의 소자를 합성 수지제의 몰드부에서 상기 소자에 대한 리드 단자가 상기 몰드부로부터 돌출하도록 패키징해서 이루어지는 전자부품에 있어서, 상기 리드 단자에 있어서의 표리 양면 중 적어도 한 쪽의 면에 상기 몰드부의 성형 공정보다도 전의 공정에서 절단용의 메인 노치를 상기 메인 노치와 리드 단자의 좌우 양 긴 측면의 사이에 노치가 없는 부분을 남겨서 새기고, 다음에 상기 몰드부의 성형 공정보다도 후의 공정에서 상기 양쪽 노치가 없는 부분에 절단용의 서브 노치를 새긴 후, 상기 리드 단자를 상기 메인 노치 및 서브 노치의 개소에 있어서 절단하는 것을 특징으로 하고 있다.
이 제 2국면은, 상기 제 1국면에 더하여 상기 메인 노치의 양단에 있어서의 노치가 없는 부분에 몰드부를 성형한 후에 있어서 절단용의 서브 노치를 새기고, 다음에 상기 리드 단자를 상기 메인 노치 및 서브 노치의 개소에 있어서 절단함으로써 절단면에 발생하는 절단 버는 상기 서브 노치 내에 돌출하게 되므로, 이 절단 버가 리드 단자에 있어서의 한 쪽의 면에 돌출하지 않도록 할 수 있다.
이 경우에 있어서, 상기 노치가 없는 부분에 대한 절단용 서브 노치의 새김은 몰드부를 성형한 후에 있어서 행하게 되는지, 이 절단용의 서브 노치는 리드 단자에 있어서의 폭치수로부터 상기 메인 노치를 뺀 극히 좁은 영역의 노치가 없는 부분에 대하여 새김으로써, 리드 단자에 미치는 충격이 상기 종래와 같이 절단용의 노치를 리드 단자를 횡단하도록 새길 경우보다도 매우 작기 때문에, 리드 단자의 몰드부에 대한 밀착성이 손상되는 것을 근소하게 막을 수 있다.
본 발명에 있어서의 제 3국면은, 상기 제 1국면 또는 상기 제 2국면에 있어서 상기 리드 단자가 몰드부의 저면을 따라 외향으로 연장되고 있고, 이 리드 단자 중 상기 메인 노치 또는 메인 노치 및 서브 노치를 형성하는 한 쪽의 면이 상기 몰드부에 있어서의 저면측의 면인 것을 특징으로 하고 있다.
이 제 3국면에 의하면, 상기한 제 1국면 또는 제 2국면에 의한 효과를 도 1에 도시된 바와 같이, 리드 단자를 몰드부의 저면을 따라 외향으로 연장되도록 배치해서 이루어지는 형식의 전자부품에 대하여 발휘할 수 있다.
본 발명에 있어서의 제 4국면은, 상기 제 1국면에 있어서 상기 메인 노치를 새기는 공정과 상기 리드 단자를 절단하는 공정의 사이에 상기 리드 단자에 대하여 금속 도금 처리를 실시하는 공정을 구비하고 있는 것을 특징으로 하고 있다.
또한, 본 발명에 있어서의 제 5국면은, 상기 제 2국면에 있어서 적어도 상기서브 노치를 새기는 공정과 상기 리드 단자를 절단하는 공정의 사이에 상기 리드 단자에 대하여 금속 도금 처리를 실시하는 공정을 구비하고 있는 것을 특징으로 하고 있다.
이들, 제 4 또는 제 5국면에 의하면, 리드 단자에 있어서의 절단면 중 상기 메인 노치의 내면에 있어서의 부분에 금속 도금층을 형성할 수 있는지, 혹은 상기 메인 노치의 내면에 있어서의 부분에 금속 도금층을 형성할 수 있는 것에 더하여 상기 서브 노치의 내면의 부분에도 금속 도금층을 형성할 수 있기 때문에, 리드 단자에 있어서의 땜납성을 가격의 대폭 상승을 초래할 일 없이 확실하게 향상할 수 있다.
또한, 본 발명에 있어서의 제 6국면은, 상기 제 2국면에 있어서 적어도 상기 메인 노치를 새기는 공정과 상기 리드 단자를 절단하는 공정의 사이에 상기 리드 단자에 대하여 제 1금속 도금 처리를 실시하는 공정을 구비하고, 또한, 상기 서브 노치를 새기는 공정과 상기 리드 단자를 절단하는 공정의 사이에 상기 리드 단자에 대하여 제 2금속 도금 처리를 실시하는 공정을 구비하는 것을 특징으로 하므로, 이것에 의해 상기 서브 노치의 내면의 부분에 제 2금속 도금 처리에서 금속 도금층을 형성할 수 있는 것에 더하여 상기 메인 노치의 내면의 부분에 있어서의 금속 도금층을 상기 제 1금속 도금 처리와 상기 제 2금속 도금 처리의 양쪽에 의해 보다 두껍게 할 수 있기 때문에, 땜납성을 더욱 향상할 수 있다.
도 1은 종래에 있어서의 전자부품을 나타내는 종단 정면도,
도 2는 상기 도 1의 저면도,
도 3은 상기 전자부품의 제조에 사용하는 리드 프레임을 나타내는 사시도,
도 4는 상기 리드 프레임으로부터 전자부품을 절단하고 있는 상태를 나타내는 도면,
도 5는 상기 도 4의 요부를 나타내는 확대도,
도 6은 본 발명에 있어서 리드 프레임에 절단용의 메인 노치를 새긴 상태를 나타내는 도면,
도 7은 상기 도 6의 저면도,
도 8은 본 발명에 있어서 리드 프레임에 반도체 칩을 탑재한 후 몰드부에 패키징한 상태를 제시하는 도면,
도 9는 본 발명에 있어서 리드 프레임에 절단용의 서브 노치를 새긴 상태를 나타내는 도면,
도 10은 상기 도 9의 저면도,
도 11은 본 발명에 있어서 리드 프레임으로부터 전자부품을 절단하고 있는 상태를 나타내는 도면,
도 12는 본 발명에 의한 전자부품을 나타내는 종단 정면도,
도 13은 상기 도 12의 저면도,
도 14는 본 발명을 적용하는 전자부품의 예를 나타내는 도면,
도 15는 본 발명을 적용하는 전자부품의 다른 예를 나타내는 도면,
도 16은 본 발명을 적용하는 전자부품의 또 다른 예를 나타내는 도면.
이하, 본 발명의 실시형태를 도면에 대해서 설명한다.
도 6∼도 13은 제 1실시형태를 나타낸다.
이 도면에 있어서, 부호 2,3은 금속판제로 리드 프레임(A)에 서로 대향하도록 일체로 형성해서 이루어지는 리드 단자를 나타낸다.
도 6 및 도 7에 도시된 바와 같이, 상기 리드 프레임(A)에 있어서의 상기 양쪽 리드 단자(2,3)에 있어서의 선단을 얇은 두께(T)의 박판상체(2f,3f)로 소성 변형하는 한편, 상기 양쪽 리드 단자(2,3)에 있어서의 표면(상면)(2a,3a) 및 이면(하면)(2b,3b) 중 이면(하면)(2b,3b)에는 상기 리드 단자(2,3)에 있어서의 절단선(B1,B2)의 개소에 절단용의 메인 노치(7,8)를 도시하지 않은 펀치의 타발 등으로 오목하게 새긴다.
상기 메인 노치(7,8)가 오목하게 새겨질 때에 있어서는, 이 메인 노치(7,8)의 양단과 리드 단자(2,3)에 있어서의 좌우 양 긴 측면(2c,2d,3c,3d)의 사이에 비교적 좁은 치수(S)의 노치가 없는 부분(9,10,11,12)을 남기도록 해서 새긴다.
다음에, 상기 리드 프레임(A)에 있어서의 각 리드 단자(2,3) 중 적어도 후술하는 몰드부(6)로부터 돌출하는 부분에는, 예를 들면 기초로서의 니켈 도금층이 기초 도금 처리로 형성됨과 아울러, 상기 니켈 도금층에 겹쳐서 주석 또는 땜납 등과 같은 땜납성이 우수한 금속 도금층이 마무리 도금 처리로 형성된다.
다음에, 도 8에 도시된 바와 같이, 상기 양쪽 리드 단자(2,3) 중 한 쪽의 리드 단자(2)에 있어서의 선단의 박판상체(2f)의 상면에 반도체 칩(4)을 탑재하고, 이 반도체 칩(4)과 다른 쪽의 리드 단자(3)의 선단의 박판상체(3f)의 상면의 사이를 가는 금속선(5)에 의한 와이어 본딩으로 전기적으로 접속한 후, 상기 반도체 칩(4) 및 금속선(5)의 부분을 패키징하는 몰드부(6)를 예를 들면, 에폭시 수지 등의 열경화성 합성 수지로 상기 양쪽 리드 단자(2,3)가 상기 몰드부(6)에 있어서의 저면(하면)(6a)을 따라 외향으로 연장되도록 성형함으로써 전자부품(1)의 완성품으로 한다.
이 경우에 있어서, 상기 양쪽 리드 단자(2,3)의 하면(2b,3b)에 있어서의 메인 노치(7,8)의 양단에는 노치가 없는 부분(9,10,11,12)이 존재하고 있음으로써 상기 몰드부(6)를 성형할 때에 이 메인 노치(7,8) 내에 용융된 합성 수지가 들어가서 경화하는 것을 상기 노치가 없는 부분(9,10,11,12)으로 확실하게 저지할 수 있다.
다음에, 도 9 및 도 10에 도시된 바와 같이, 상기 양쪽 리드 단자(2,3)의 하면(2b,3b)에 있어서의 노치가 없는 부분(9,10,11,12)에 절단용의 서브 노치(13,14,15,16)를 도시하지 않은 펀치의 타발 등에 의해 오목하게 새긴다.
이 서브 노치(13,14,15,16)의 새김은 상기한 비교적 치수(S)의 노치가 없는 부분(9,10,11,12)에 대해 새김으로써 이 서브 노치(13,14,15,16)를 새기기 때문에, 리드 단자(2,3)에 대하여 미치는 충격을 상기 종래와 같이 절단용의 노치를 리드 단자 폭 전체를 횡단하도록 새길 경우보다도 매우 작게 할 수 있다.
다음에, 상기 리드 프레임(A)에 있어서의 전자부품(1)을 도 11에 도시된 바와 같이, 그 각 리드 단자(2,3) 중 메인 노치(7,8) 및 서브 노치(13,14,15,16)의 개소를 절단선(B1,B2)을 따라 고정 펀치(C1)와 상하 이동 펀치(C2)로 절단함으로써 상기 리드 프레임(A)으로부터 떼어낸다.
그리하여 얻어진 전자부품(1)은 도 12 및 도 13에 도시된 바와 같이, 반도체 칩(4)에 대한 각 리드 단자(2,3)가 상기 반도체 칩(4)을 패키징하는 합성 수지제 몰드부(6)에 있어서의 저면(6a)을 따라 외향으로 연장되도록 돌출된다고 하는 구성이다.
이 구성의 전자부품(1)에 있어서의 각 리드 단자(2,3)는 그 하면(2b,3b)에 메인 노치(7,8) 및 서브 노치(13,14,15,16)를 오목하게 새겨서 이 개소에 있어서 절단한 것으로써 그 절단면(2e,3e)에 절단 버가 발생해도 이 절단 버는 상기 메인 노치(7,8) 및 서브 노치(13,14,15,16) 내에 돌출할 뿐이며, 상기 각 리드 단자(2,3)에 있어서의 하면(2b,3b)측으로 돌출할 일은 없는 것이다.
따라서, 상기 구성의 전자부품(1)을 회로 기판 등에 대하여 납땜할 경우에 그 각 리드 단자(2,3)가 회로 기판 등에 있어서의 전극에 밀접할 수 있기 때문에, 확실한 납땜이 가능함과 아울러, 전자부품(1)으로부터 회로 기판 등으로의 방열성을 확보할 수 있다.
또, 상기 각 리드 단자(2,3)에 있어서의 절단면(2e,3e) 중 상기 메인 노치(7,8)의 내면에 있어서의 부분에는 몰드부(6)를 성형하기 전의 공정에 있어서의 상기 니켈에 의한 기초 도금 처리와 주석 또는 납에 의한 마무리 도금 처리로 이루어지는 금속 도금 처리에 의해 기초로서의 니켈 도금층과 이것에 겹친 주석 또는 땜납 등의 땜납성이 우수한 금속 도금층으로 이루어지는 금속 도금층이 형성되어 있다.
한편, 상기 절단면(2e,3e) 중 상기 서브 노치(13,14,15,16)의 내면에 있어서의 부분에는 이 서브 노치(13,14,15,16)를 상기 금속 도금 처리보다도 후의 공정에서 새김으로써 금속 도금층이 상기 보다도 얇게 연장된 상태로 형성되어 있다.
이것에 의해, 회로 기판 등에 대해서 납땜할 경우에는 각 리드 단자(2,3)에 있어서의 절단면(2e,3e)에 대해서도 납땜할 수 있기 때문에, 땜납성을 확실하게 향상할 수 있다.
이 경우에 있어서, 상기 니켈에 의한 기초 도금 처리와 주석 또는 땜납에 의한 마무리 도금 처리로 이루어지는 금속 도금 처리를 몰드부(6)를 성형하기 전에 행하는 제 1금속 도금 처리와, 상기 서브 노치(13,14,15,16)를 새긴 후에 있어서 행하는 제 2금속 도금 처리의 2회에 걸쳐 행함으로써 상기 각 리드 단자(2,3)에 있어서의 절단면(2e,3e) 중 서브 노치(13,14,15,16) 내에 기초로서의 니켈 도금층과 이것에 겹친 주석 또는 땜납 등의 땜납성이 우수한 금속 도금층으로 이루어지는 금속 도금층을 두껍게 해서 확실하게 형성할 수 있는 한편, 상기 절단면(2e,3e) 중 메인 노치(7,8) 내에 있어서의 금속 도금층의 두께를 2회에 걸친 금속 도금 처리로 더욱 두껍게 할 수 있다.
이 경우, 상기 각 리드 단자(2,3)에 있어서의 서브 노치(13,14,15,16) 내에는 상기 서브 노치의 새김보다도 전에 시행된 상기 제 1금속 도금 처리에 의한 금속 도금층이 상기한 바와 같이, 얇게 연장된 상태로 남아있음으로써 상기 제 2금속 도금 처리는 주석 또는 땜납 등의 땜납성이 우수한 금속에 의한 도금 처리만으로 좋고, 상기 제 2금속 도금 처리 중 니켈 도금 처리를 생략할 수 있기 때문에, 가격 을 저감할 수 있다.
또한, 본 발명은 상기 실시형태와 같이, 각 리드 단자를 몰드부의 저면을 따라 외향으로 연장되도록 배치해서 이루어지는 형식의 전자부품에 한정하지 않고, 도 14에 도시된 바와 같이, 몰드부(61)의 측면(61b)으로부터 돌출하는 리드 단자(21)를 상기 몰드부(61)의 저면(61a)을 따라서 외향으로 굽힘가공해서 이루어지는 형식의 전자부품이라든지, 또는 도 15에 도시된 바와 같이, 몰드부(62)의 측면(62b)으로부터 돌출하는 리드 단자(22)를 상기 몰드부(62)의 저면(62a)를 따르도록 내향으로 굽힘가공해서 이루어지는 형식의 전자부품이라든지, 혹은 도 16에 도시된 바와 같이, 몰드부(63)의 저면(63a)으로부터 하향 돌출하는 리드 단자(23)를 횡으로 굽힘가공해서 이루어지는 형식의 전자부품에 대하여도 마찬가지로 적용할 수 있는 것은 말할 필요도 없다.
이에 더하여, 본 발명은 상기 실시형태와 같이, 2개의 리드 단자를 2단자형의 전자부품에 한정하지 않고, 트랜지스터 등과 같이 3개이상의 리드 단자를 구비한 전자부품은 물론, 반도체 칩과 각 리드 단자의 사이를 가는 금속선에 의한 와이어 본딩으로 접속해서 이루어지는 전자부품에 대하여도 마찬가지로 적용할 수 있다.

Claims (21)

  1. 삭제
  2. 반도체 칩 소자가 패키징된 합성 수지제의 몰드부에서, 상기 소자에 대한 리드 단자가 상기 몰드부로부터 돌출하도록 패키징해서 이루어지는 전자부품에 있어서,
    상기 리드 단자에 있어서 표리 양면 중 적어도 한 쪽 면에, 상기 몰드부의 성형 공정보다도 전의 공정에서, 절단용 메인 노치를 그 메인 노치와 리드 단자의 좌우 양쪽 긴 측면과의 사이에 노치가 없는 부분을 남기고 새겨서 설치하고, 다음에 상기 몰드부의 성형 공정보다도 후의 공정에서, 상기 양쪽 노치가 없는 부분에 절단용의 서브 노치를 새겨서 설치한 후, 상기 리드 단자를 상기 메인 노치 및 서브 노치의 개소에서 절단하는 것을 특징으로 하는 패키지형 전자부품에 있어서의 리드 단자의 절단 방법.
  3. 제 2항에 있어서,
    상기 리드 단자가 몰드부의 저면을 따라 외향으로 연장되고 있고, 이 리드 단자 중 메인 노치 및 서브 노치를 형성하는 한 쪽의 면이 상기 몰드부에 있어서의 저면측의 면인 것을 특징으로 하는 패키지형 전자부품에 있어서의 리드 단자의 절단 방법.
  4. 제 2항에 있어서,
    적어도 상기 메인 노치를 새기는 공정과, 상기 리드 단자를 절단하는 공정의 사이에 상기 리드 단자에 대하여 금속 도금 처리를 실시하는 공정을 구비하고 있는 것을 특징으로 하는 패키지형 전자부품에 있어서의 리드 단자의 절단 방법.
  5. 제 2항에 있어서,
    적어도 상기 서브 노치를 새기는 공정과 상기 리드 단자를 절단하는 공정의 사이에 상기 리드 단자에 대하여 금속 도금 처리를 실시하는 공정을 구비하고 있는 것을 특징으로 하는 패키지형 전자부품에 있어서의 리드 단자의 절단 방법.
  6. 제 2항에 있어서,
    적어도 상기 메인 노치를 새기는 공정과 상기 리드 단자를 절단하는 공정의 사이에 상기 리드 단자에 대하여 제 1금속 도금 처리를 실시하는 공정을 구비하고, 상기 서브 노치를 새기는 공정과 상기 리드 단자를 절단하는 공정의 사이에 상기 리드 단자에 대하여 제 2금속 도금 처리를 실시하는 공정을 구비하고 있는 것을 특징으로 하는 패키지형 전자부품에 있어서의 리드 단자의 절단 방법.
  7. 제 4항 또는 제 5항에 있어서,
    상기 금속 도금 처리가 기초로서의 니켈에 의한 도금 처리와, 이것에 겹친 땜납성이 우수한 금속에 의한 도금 처리인 것을 특징으로 하는 패키지형 전자부품에 있어서의 리드 단자의 절단 방법.
  8. 제 6항에 있어서,
    상기 제 1금속 도금 처리가 기초로서의 니켈에 의한 도금 처리와 이것에 겹친 땜납성이 우수한 금속에 의한 도금 처리이고, 상기 제 2금속 도금 처리가 땜납성이 우수한 금속에 의한 도금 처리인 것을 특징으로 하는 패키지형 전자부품에 있어서의 리드 단자의 절단 방법.
  9. 제 2항에 있어서,
    메인 노치를 새기기 전에 상기 리드 단자에 있어서의 단부의 선단을 얇은 판상으로 소성 변형하는 공정을 구비하고 있는 것을 특징으로 하는 패키지형 전자부품에 있어서의 리드 단자의 절단 방법.
  10. 제 2항에 있어서,
    상기 메인 노치를 타발로 새김으로써 오목부를 형성하는 공정을 포함하는 것을 특징으로 하는 패키지형 전자부품에 있어서의 리드 단자의 절단 방법.
  11. 제 2항에 있어서,
    상기 메인 노치가 저면측에 형성되어 있는 것을 특징으로 하는 패키지형 전자부품에 있어서의 리드 단자의 절단 방법.
  12. 제 2항에 있어서,
    상기 서브 노치가 저면측에 형성되어 있는 것을 특징으로 하는 패키지형 전자부품에 있어서의 리드 단자의 절단 방법.
  13. 제 2항에 있어서,
    상기 리드 단자에 있어서의 단부의 선단 상면에 반도체칩을 탑재하는 공정을 가지는 것을 특징으로 하는 패키지형 전자부품에 있어서의 리드 단자의 절단 방법.
  14. 제 10항에 있어서,
    상기 반도체칩과 다른쪽의 리드 단자의 선단 상면과의 사이를 얇은 금속선에 의한 와이어 본딩으로 해서 전기적으로 접속하는 공정을 가지는 것을 특징으로 하는 패키지형 전자부품에 있어서의 리드 단자의 절단 방법.
  15. 제 11항에 있어서,
    상기 반도체칩을 패키징하는 몰드부를 열경화성 합성수지로, 상기 양 리드단자가 상기 몰드부에 있어서의 저면을 따라 외향으로 연장되도록 성형하는 공정을 가지는 것을 특징으로 하는 패키지형 전자부품에 있어서의 리드 단자의 절단 방법.
  16. 제 2항에 있어서,
    상기 메인 노치가 상기 서브 노치보다 크게 형성되어 있는 것을 특징으로 하는 패키지형 전자부품에 있어서의 리드 단자의 절단 방법.
  17. 제 12항에 있어서,
    상기 반도체칩에 대한 상기 리드단자가 상기 합성수지제 몰드부에 있어서의 저면을 따라 외향으로 연장되도록 돌출하는 것을 특징으로 하는 패키지형 전자부품에 있어서의 리드 단자의 절단 방법.
  18. 제 12항에 있어서,
    금속 도금층의 두께가 서브 노치의 내면에 있어서, 상기 금속 도금층이 상기 서브 노치의 외면보다 얇은 것을 특징으로 하는 패키지형 전자부품에 있어서의 리드 단자의 절단 방법.
  19. 제 2항에 있어서,
    상기 리드 단자에 있어서의 절단면 중, 상기 메인 노치 및 상기 서브 노치 내에 있어서의 금속 도금층의 두께가 상기 메인 노치 및 상기 서브 노치보다 두꺼운 것을 특징으로 하는 패키지형 전자부품에 있어서의 리드 단자의 절단 방법.
  20. 제 2항에 있어서,
    상기 반도체 장치에서, 상기 몰드부의 저면으로부터 하향으로 돌출하는 상기 리드 단자를 횡으로 굽힘가공하여 이루어지는 것을 특징으로 하는 패키지형 전자부품에 있어서의 리드 단자의 절단 방법.
  21. 제 2항에 있어서,
    상기 리드 단자를 세개이상 가지는 것을 특징으로 하는 패키지형 전자부품에 있어서의 리드 단자의 절단 방법.
KR1020057006634A 2002-10-17 2003-10-17 패키지형 전자부품에 있어서의 리드 단자의 절단 방법 KR101090259B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2002-00302984 2002-10-17
JP2002302984A JP3666594B2 (ja) 2002-10-17 2002-10-17 パッケージ型電子部品におけるリード端子の切断方法
PCT/JP2003/013287 WO2004036647A1 (ja) 2002-10-17 2003-10-17 パッケージ型電子部品におけるリード端子の切断方法

Publications (2)

Publication Number Publication Date
KR20050053777A KR20050053777A (ko) 2005-06-08
KR101090259B1 true KR101090259B1 (ko) 2011-12-06

Family

ID=32105062

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020057006634A KR101090259B1 (ko) 2002-10-17 2003-10-17 패키지형 전자부품에 있어서의 리드 단자의 절단 방법

Country Status (6)

Country Link
US (1) US7364947B2 (ko)
JP (1) JP3666594B2 (ko)
KR (1) KR101090259B1 (ko)
CN (1) CN100382297C (ko)
AU (1) AU2003273038A1 (ko)
WO (1) WO2004036647A1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080210065A1 (en) * 2005-01-21 2008-09-04 Rohm Co., Ltd. Method For Cutting Lead Terminal Of Packaged Electronic Component
JP2008117793A (ja) * 2005-01-21 2008-05-22 Rohm Co Ltd パッケージ型電子部品におけるリード端子の切断方法
JP2006294857A (ja) * 2005-04-11 2006-10-26 Sharp Corp リードフレーム、半導体装置、半導体装置の製造方法および射出成型用金型
JP2008218525A (ja) * 2007-02-28 2008-09-18 Sanyo Electric Co Ltd 導電部材の切断方法および回路装置の製造方法
JP5217800B2 (ja) 2008-09-03 2013-06-19 日亜化学工業株式会社 発光装置、樹脂パッケージ、樹脂成形体並びにこれらの製造方法
JP5755186B2 (ja) * 2012-06-25 2015-07-29 三菱電機株式会社 半導体装置の製造方法および半導体装置
WO2016117015A1 (ja) * 2015-01-20 2016-07-28 三菱電機株式会社 パワーモジュール

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11260981A (ja) * 1998-03-13 1999-09-24 Matsushita Electric Works Ltd リードフレームの製造方法
JP2000114426A (ja) * 1998-10-07 2000-04-21 Mitsui High Tec Inc 片面樹脂封止型半導体装置

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4862246A (en) * 1984-09-26 1989-08-29 Hitachi, Ltd. Semiconductor device lead frame with etched through holes
JPH01220466A (ja) * 1988-02-26 1989-09-04 Mitsui High Tec Inc リードフレーム及び該リードフレームを使った半導体装置の製造方法
JPH0821670B2 (ja) 1990-02-27 1996-03-04 ローム株式会社 合成樹脂封止型電子部品
JP3008470B2 (ja) 1990-09-27 2000-02-14 大日本印刷株式会社 リードフレーム
US5391439A (en) * 1990-09-27 1995-02-21 Dai Nippon Printing Co., Ltd. Leadframe adapted to support semiconductor elements
JP2583353B2 (ja) 1990-11-05 1997-02-19 九州日本電気株式会社 半導体装置用リードフレーム
JPH051246U (ja) * 1991-06-21 1993-01-08 山形日本電気株式会社 表面実装型半導体装置用リードフレーム
JPH051246A (ja) 1991-06-26 1993-01-08 Showa Highpolymer Co Ltd 防汚塗料組成物
JPH0555436A (ja) 1991-08-28 1993-03-05 Nec Corp 半導体装置用リードフレーム
JP3275413B2 (ja) * 1993-01-21 2002-04-15 凸版印刷株式会社 リードフレームおよびその製造方法
US5647124A (en) * 1994-04-25 1997-07-15 Texas Instruments Incorporated Method of attachment of a semiconductor slotted lead to a substrate
JP3257904B2 (ja) * 1994-08-11 2002-02-18 新光電気工業株式会社 リードフレームとその製造方法
JPH11354705A (ja) * 1998-06-04 1999-12-24 Toshiba Corp 半導体装置及び半導体装置の製造方法
US6498099B1 (en) * 1998-06-10 2002-12-24 Asat Ltd. Leadless plastic chip carrier with etch back pad singulation
US6452255B1 (en) * 2000-03-20 2002-09-17 National Semiconductor, Corp. Low inductance leadless package
US6399415B1 (en) * 2000-03-20 2002-06-04 National Semiconductor Corporation Electrical isolation in panels of leadless IC packages
US6355502B1 (en) * 2000-04-25 2002-03-12 National Science Council Semiconductor package and method for making the same
JP2001320007A (ja) * 2000-05-09 2001-11-16 Dainippon Printing Co Ltd 樹脂封止型半導体装置用フレーム
US6483178B1 (en) * 2000-07-14 2002-11-19 Siliconware Precision Industries Co., Ltd. Semiconductor device package structure
US6400004B1 (en) * 2000-08-17 2002-06-04 Advanced Semiconductor Engineering, Inc. Leadless semiconductor package
JP2003023134A (ja) * 2001-07-09 2003-01-24 Hitachi Ltd 半導体装置およびその製造方法
US6812552B2 (en) * 2002-04-29 2004-11-02 Advanced Interconnect Technologies Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11260981A (ja) * 1998-03-13 1999-09-24 Matsushita Electric Works Ltd リードフレームの製造方法
JP2000114426A (ja) * 1998-10-07 2000-04-21 Mitsui High Tec Inc 片面樹脂封止型半導体装置

Also Published As

Publication number Publication date
CN100382297C (zh) 2008-04-16
AU2003273038A1 (en) 2004-05-04
US7364947B2 (en) 2008-04-29
JP2004140156A (ja) 2004-05-13
WO2004036647A1 (ja) 2004-04-29
KR20050053777A (ko) 2005-06-08
US20060141672A1 (en) 2006-06-29
JP3666594B2 (ja) 2005-06-29
CN1703777A (zh) 2005-11-30

Similar Documents

Publication Publication Date Title
US6897093B2 (en) Method of manufacturing a resin molded or encapsulation for small outline non-leaded (SON) or quad flat non-leaded (QFN) package
KR101156520B1 (ko) 면실장형 전자부품 및 그 제조방법
US7247931B2 (en) Semiconductor package and leadframe therefor having angled corners
KR101090259B1 (ko) 패키지형 전자부품에 있어서의 리드 단자의 절단 방법
US5703396A (en) Plastic encapsulated semiconductor device having wing leads
JP4334364B2 (ja) 半導体装置及び半導体装置の製造方法
KR100192870B1 (ko) 리드 프레임
US4592131A (en) Method for manufacturing resin-sealed semiconductor device
JP4500819B2 (ja) 面実装型電子部品の製造方法
JP2603814B2 (ja) 半導体装置及びその製造方法
JP2714526B2 (ja) ワイヤーボンディング方法
JP2593365Y2 (ja) 電子部品用リードフレームの構造
JP2700902B2 (ja) リードフレームの製造方法
JP4200150B2 (ja) リードフレームの製造方法
JP3805767B2 (ja) リードフレームの製造方法およびそれを用いた半導体装置の製造方法
JP3986189B2 (ja) 半導体装置の製造方法
JP2555989B2 (ja) 樹脂封止型半導体装置およびリードフレーム
JP2963244B2 (ja) 電子部品用リードフレームの構造
JP3054244B2 (ja) 電子部品用リードフレームの構造
JPH02205060A (ja) 半導体装置用リードフレーム
JP2708343B2 (ja) 半導体装置の製造方法およびリードフレーム
JP2635851B2 (ja) 電子部品の製造に使用するリードフレームの構造
JPH01128456A (ja) 面実装型半導体デバイスおよびリードフレーム
CN115547840A (zh) 制造半导体器件的衬底的方法、对应衬底和半导体器件
KR200160429Y1 (ko) 리드프레임 패드 챔퍼용 금형

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20141103

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20151102

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20171107

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20181121

Year of fee payment: 8