KR100956229B1 - 전해 도금으로 돌기전극을 형성하는 반도체장치 및 그제조방법 - Google Patents

전해 도금으로 돌기전극을 형성하는 반도체장치 및 그제조방법 Download PDF

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Abstract

돌기전극을 구비한 CSP라 불리는 반도체장치의 제조방법에 있어서, 드라이필름 레지스트의 형성 및 박리 공정을 불필요하게 할 수 있고 또한 전해 도금에 의해 돌기전극을 형성할 수 있다.
배선을 포함한 보호막의 상면에, 배선의 접속패드부에 대응하는 부분에 개구부를 갖는 폴리이미드계 수지 등으로 이루어지는 오버코트막을 형성한다. 다음에, 하지금속층을 형성한다. 다음에, 하지금속층을 도금 전류로로 한 동의 전해 도금을 실행하는 것에 의해, 오버코트막의 개구부 내에 있어서의 배선의 접속패드부 상에 돌기전극을 형성한다.
이 경우, 드라이필름 레지스트의 형성 및 박리 공정을 불필요하게 할 수 있고 또한 전해 도금에 의해 돌기전극을 형성할 수 있다.
Figure R1020070113162
돌기전극, 오버코트막, 땜납볼, 개구부, 전해 도금

Description

전해 도금으로 돌기전극을 형성하는 반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE HAVING PROJECTING ELECTRODE FORMED BY ELECTROLYTIC PLATING, AND MANUFACTURING METHOD THEREOF}
본 발명은 전해 도금으로 돌기전극을 형성하는 반도체장치 및 그 제조방법에 관한 것이다.
종래의 반도체장치에는 CSP(chip size package)라 불리는 것으로서 예를 들면 일본국 특허공개공보 제2006-229113호에 개시되어 있는 바와 같이, 반도체기판 상에 설치된 절연막의 상면에 배선이 설치되고, 배선의 접속패드부 상면에 기둥형상 전극이 설치되며, 배선을 포함한 절연막의 상면에 밀봉막이 그의 상면이 기둥형상 전극의 상면과 면일치로 되도록 설치되고, 기둥형상 전극의 상면에 땜납볼이 설치된 것이 있다.
그런데, 상기 종래의 반도체장치의 제조방법에서는 배선의 접속패드부 상면에 기둥형상 전극을 형성할 때, 드라이필름 레지스트를 이용한다. 그러나, 드라이필름 레지스트를 박리할 때, 완전히 제거하는 것은 곤란하며, 하층의 배선간에 잔사(찌꺼기)로서 남기 쉽다. 이와 같이, 레지스트 잔사가 있으면, 배선패턴간의 단락이나 절연불량 등의 결함의 원인으로 된다고 하는 문제가 있었던 바, 본 발명은 이를 해결하는 것을 발명의 해결하고자 하는 기술적 과제로 한다.
본 발명은 상기 목적을 달성하기 위해, 반도체기판 상에 형성된 복수의 배선, 상기 배선을 포함한 상기 반도체기판 상에 형성되고 상기 배선의 접속패드부에 대응하는 부분에 개구부를 갖는 오버코트막, 상기 오버코트막의 개구 둘레가장자리부 및 상기 오버코트막의 개구부 내에 형성된 하지금속층, 상기 오버코트막의 개구부 내의 하지금속층 내 및 상기 개구 둘레가장자리부의 하지금속층의 단면의 바로 위를 포함하는 하지금속층 위의 전체면에 형성된 돌기전극, 및 상기 오버코트막의 상면에 형성된 하지금속층의 단면 및 상부 돌기전극부를 덮고 있는 땜납볼을 포함하고, 상기 돌기전극은 상기 오버코트막의 개구부 내에 형성된 하부 돌기전극부 및 상기 하부 돌기전극부의 상면과 그 주위에 있어서의 상기 오버코트막 상에 형성된 상기 상부 돌기전극부로 이루어지는 것을 특징으로 하는 것이다.
또한 본 발명의 다른 실시예에 의하면, 반도체기판 상에 복수의 배선을 형성하는 공정, 상기 배선을 포함한 상기 반도체기판 상에, 상기 배선의 접속패드부에 대응하는 부분에 개구부를 갖는 오버코트막을 형성하는 공정, 상기 오버코트막의 개구 둘레 가장자리부 및 상기 오버코트막의 개구부 내에 하지금속층을 형성하는 공정, 상기 오버코트막의 개구부의 하지금속층 내 및 상기 오버코트막의 개구 둘레가장자리부의 하지금속층의 단면의 바로 위를 포함하는 하지금속층 위의 전체면에 걸쳐 전해 도금에 의해, 상기 오버코트막의 개구부 내에 형성된 하부 돌기전극부와, 상기 하부 돌기전극부의 상면 및 그 주위에 있어서의 상기 오버코트막 상에 형성된 상부 돌기전극부로 이루어지는 돌기전극을 형성하는 공정, 및 상기 오버코트막의 상면에 형성된 하지금속층의 단면 및 상기 상부 돌기전극부를 덮도록 땜납볼을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법이 제공된다.
본 발명에 따르면, 배선의 접속패드부에 대응하는 부분에 개구부를 갖도록 오버코트막을 형성하고, 오버코트막의 개구부 내에 하지금속층을 형성하고 있으므로, 드라이필름 레지스트의 형성 및 박리 공정을 불필요하게 할 수 있고 땜납볼로부터 돌기전극 계면의 박리를 방지할 수 있는 돌기전극을 전해도금에 의하여 형성할 수 있다.
<제 1 실시형태>
도 1은 본 발명의 제 1 실시형태로서의 반도체장치의 단면도를 나타낸다. 이 반도체장치는 CSP라 불리는 것으로서, 실리콘기판(반도체기판)(1)을 구비하고 있다. 실리콘기판(1)의 상면에는 집적회로(도시하지 않음)가 설치되고, 상면 주변부에는 알루미늄계 금속 등으로 이루어지는 복수의 접속패드(2)가 집적회로에 접속되어 설치되어 있다.
접속패드(2)의 중앙부를 제외한 실리콘기판(1)의 상면에는 산화실리콘 등으로 이루어지는 절연막(3)이 설치되고, 접속패드(2)의 중앙부는 절연막(3)에 설치된 개구부(4)를 통해 노출되어 있다. 절연막(3)의 상면에는 폴리이미드계 수지 등으로 이루어지는 보호막(5)이 설치되어 있다. 절연막(3)의 개구부(4)에 대응하는 부분에 있어서의 보호막(5)에는 개구부(6)가 설치되어 있다.
보호막(5)의 상면에는 동 등으로 이루어지는 하지금속층(7)이 설치되어 있다. 하지금속층(7)의 상면 전체에는 동으로 이루어지는 배선(8)이 설치되어 있다. 하지금속층(7)을 포함한 배선(8)의 일단부는 절연막(3) 및 보호막(5)의 개구부(4, 6)를 통해 접속패드(2)에 접속되어 있다. 배선(8)을 포함한 보호막(5)의 상면에는 폴리이미드계 수지 등으로 이루어지는 오버코트막(9)이 설치되어 있다. 배선(8)의 접속패드부에 대응하는 부분에 있어서의 오버코트막(9)에는 개구부(10)가 설치되어 있다.
오버코트막(9)의 개구부(10)를 통해 노출된 배선(8)의 접속패드부 상면, 오버코트막(9)의 개구부(10)의 내벽면 및 그 주위에 있어서의 오버코트막(9)의 상면에는 동 등으로 이루어지는 하지금속층(11)이 설치되어 있다. 하지금속층(11)의 상면 전체에는 동으로 이루어지는 돌기전극(12)이 설치되어 있다.
이 경우, 돌기전극(12)은 오버코트막(9)의 개구부(10) 내에 설치된 하부 돌기전극부(12a)와, 하부 돌기전극부(12a)의 상면 및 그 주위에 있어서의 오버코트막(9) 상에 설치된 상부 돌기전극부(12b)로 이루어져 있다. 오버코트막(9)의 상면에 설치된 하지금속층(11)의 단면을 포함한 돌기전극(12)의 상부 돌기전극부(12b)의 상면에는 땜납볼(13)이 설치되어 있다.
<제조방법의 일예>
다음에, 이 반도체장치의 제조방법의 일예에 대해 설명한다. 우선, 도 2에 나타내는 바와 같이, 웨이퍼 상태의 실리콘기판(이하, 반도체 웨이퍼(21)라 함)의 상면에 알루미늄계 금속 등으로 이루어지는 접속패드(2), 산화실리콘 등으로 이루어지는 절연막(3) 및 폴리이미드계 수지 등으로 이루어지는 보호막(5)이 형성되고, 접속패드(2)의 중앙부가 절연막(3) 및 보호막(5)에 형성된 개구부(4, 6)를 통해 노출된 것을 준비한다.
이 경우, 반도체 웨이퍼(21)의 상면에 있어서 각 반도체장치가 형성되는 영역에는 소정 기능의 집적회로(도시하지 않음)가 형성되며, 접속패드(2)는 각각 대 응하는 부분에 형성된 집적회로에 전기적으로 접속되어 있다. 또한, 도 2에 있어서, ‘22’로 나타내는 영역은 다이싱라인에 대응하는 영역이다.
다음에, 도 3에 나타내는 바와 같이, 절연막(3) 및 보호막(5)의 개구부(4, 6)를 통해 노출된 접속패드(2)의 상면을 포함한 보호막(5)의 상면 전체에 하지금속층(7)을 형성한다. 이 경우, 하지금속층(7)은 무전해도금에 의해 형성된 동층만이어도 좋고, 또 스퍼터에 의해 형성된 동층만이어도 좋으며, 또한 스퍼터에 의해 형성된 티탄 등의 박막층 상에 스퍼터에 의해 동층을 형성한 것이어도 좋다.
다음에, 하지금속층(7)의 상면에 도금 레지스트막(23)을 패턴 형성한다. 이 경우, 배선(8) 형성 영역에 대응하는 부분에 있어서의 도금 레지스트막(23)에는 개구부(24)가 형성되어 있다. 다음에, 하지금속층(7)을 도금 전류로로 한 동의 전해 도금을 실행하는 것에 의해, 도금 레지스트막(23)의 개구부(24) 내의 하지금속층(7)의 상면에 배선(8)을 형성한다. 다음에, 도금 레지스트막(23)을 박리하고, 다음에, 배선(8)을 마스크로 하여 배선(8) 아래 이외의 영역에 있어서의 하지금속층(7)을 에칭하여 제거하면, 도 4에 나타내는 바와 같이, 배선(8) 아래에만 하지금속층(7)이 잔존된다.
다음에, 도 5에 나타내는 바와 같이, 배선(8)을 포함한 보호막(5)의 상면에, 스핀코트법, 트랜스퍼몰드법 등에 의해, 폴리이미드계 수지 등으로 이루어지는 오버코트막(9)을 형성한다. 다음에, 배선(8)의 접속패드부에 대응하는 부분에 있어서의 오버코트막(9)에, 포토리소그래피법에 의해 개구부(10)를 형성한다.
다음에, 도 6에 나타내는 바와 같이, 오버코트막(9)의 개구부(10)를 통해 노 출된 배선(8)의 접속패드부 상면을 포함한 오버코트막(9)의 상면 전체에, 동의 스퍼터 등에 의해 하지금속층(11)을 형성한다. 다음에, 하지금속층(11)의 상면에 도금 레지스트막(25)을 패턴 형성한다.
이 경우, 돌기전극(12)의 상부 돌기전극부(12b) 형성 영역에 대응하는 부분에 있어서의 도금 레지스트막(25)에는 오버코트막(9)의 개구부(10)보다 약간 큰 개구부(26)가 형성되어 있다. 도금 레지스트막(25)의 개구부(26)를 오버코트막(9)의 개구부(10)보다 약간 크게 하는 것은 각 개구부(10, 26)를 형성할 때의 맞춤 정밀도를 고려했기 때문이다.
다음에, 하지금속층(11)을 도금 전류로로 한 동의 전해 도금을 실행하는 것에 의해, 오버코트막(9)의 개구부(10) 내의 하지금속층(11) 내에 하부 돌기전극부(12a)를 형성하고, 계속해서, 도금 레지스트막(25)의 개구부(26) 내의 하부 돌기전극부(12a) 및 하지금속층(11)의 상면에 상부 돌기전극부(12b)를 형성한다.
이 경우, 도금 레지스트막(25)의 개구부(26)는 오버코트막(9)의 개구부(10)보다 약간 크므로, 도금 레지스트막(25)의 개구부(26) 내에 있어서는 도금이 등방적으로 퇴적된다. 이 때문에, 도금 레지스트막(25)의 개구부(26) 내에 형성되는 상부 돌기전극부(12b)는 부풀어 오른 형상으로 된다. 이와 같이 해서, 하부 돌기전극부(12a) 및 상부 돌기전극부(12b)로 이루어지는 돌기전극(12)이 형성된다.
다음에, 도금 레지스트막(25)을 박리하고, 다음에, 돌기전극(12)을 마스크로 하여 돌기전극(12) 아래 이외의 영역에 있어서의 하지금속층(11)을 에칭하여 제거하면, 도 7에 나타내는 바와 같이, 돌기전극(12) 아래에만 하지금속층(11)이 잔존 하게 된다. 다음에, 돌기전극(12)의 상부 돌기전극부(12b)의 상면에, 스크린인쇄법에 의해 플럭스(도시하지 않음)를 도포하고, 다음에, 플럭스의 상면에 땜납볼(도시하지 않음)을 탑재한다.
다음에, 리플로 공정을 경유하면, 플럭스의 상면에 탑재된 땜납볼이 용해된 후에 표면장력에 의해 둥글게 되어 고화되고, 도 8에 나타내는 바와 같이, 오버코트막(9)의 상면에 형성된 하지금속층(11)의 단면을 포함한 돌기전극(12)의 상부 돌기전극부(12b)의 상면에 땜납볼(13)이 형성된다. 다음에, 도 9에 나타내는 바와 같이, 반도체 웨이퍼(21), 절연막(3), 보호막(5) 및 오버코트막(9)을 다이싱라인(22)을 따라 절단하면, 도 1에 나타내는 반도체장치가 복수개 얻어진다.
이상과 같이, 이 반도체장치의 제조방법의 일예에서는 배선(8)을 포함한 보호막(5) 상에, 배선(8)의 접속패드부에 대응하는 부분에 개구부(10)를 갖는 오버코트막(9)을 형성하고, 오버코트막(9)의 개구부(10) 내에 있어서의 배선(8)의 접속패드부 상에 전해 도금에 의해 돌기전극(12)을 형성하고 있으므로, 연삭이라는 특수 공정을 불필요하게 할 수 있다.
그런데, 상기 특허문헌 1에 기재된 반도체장치의 제조방법에서는 도 3을 참조하여 설명하면, 도금 레지스트막(23)을 박리하고, 배선(8)을 포함한 하지금속층(7)의 상면에, 배선(8)의 접속패드부에 대응하는 부분에 개구부를 갖는 돌기전극 형성용 도금 레지스트막을 형성하고, 하지금속층(7)을 도금 전류로로 한 전해 도금을 실행하는 것에 의해, 돌기전극 형성용 도금 레지스트막의 개구부 내의 배선(8)의 접속패드부 상면에 돌기전극을 형성하고, 돌기전극 형성용 도금 레지스트막을 레지스트 박리액을 이용하여 박리하고, 배선(8)을 마스크로 하여 배선(8) 아래 이외의 영역에 있어서의 하지금속층(7)을 에칭하여 제거하고 있다.
그러나, 상기 특허문헌 1에 기재된 반도체장치의 제조방법에 있어서, 돌기전극 형성용 도금 레지스트막으로서 드라이필름 레지스트를 이용한 경우, 돌기전극 형성용 도금 레지스트막을 레지스트 박리액을 이용하여 박리할 때, 돌기전극 형성용 도금 레지스트막이 주로 그의 상면측으로부터만 박리되기 대문에, 배선간의 간격이 좁아지면, 배선간에 레지스트 잔사가 발생하는 경우가 있다. 이 레지스트 잔사는 배선을 마스크로 하여 하지금속층을 에칭할 때 마스크로 되어 에칭 불량을 일으키고, 배선간의 단락의 원인으로 되어 버린다.
이에 대해, 상기 반도체장치의 제조방법의 일예에서는 도 6에 나타내는 바와 같이, 배선(8)을 포함한 보호막(5)의 상면에 오버코트막(9)을 형성하고, 오버코트막(9)의 상면 전체에 형성된 하지금속층(11)의 상면에 도금 레지스트막(25)을 형성하고 있으므로, 배선(8) 간에 도금 레지스트막(25)이 비집고 들어갈 여지가 없고, 더 나아가서는 도금 레지스트막(25)을 박리했을 때에 레지스트 잔사가 잘 생기지 않도록 할 수 있다.
<제조방법의 다른 예>
다음에, 도 1에 나타내는 반도체장치의 제조방법의 다른 예에 대해 설명한다. 우선, 도 6에 나타내는 바와 같은 공정에 있어서, 도 10에 나타내는 바와 같이, 하지금속층(11)의 상면에 도금 레지스트막(31)을 패턴 형성한다. 이 경우, 도금 레지스트막(31)의 두께는 도 6에 나타내는 도금 레지스트막(25)의 두께보다 어 느 정도 두껍게 되어 있다. 또, 돌기전극(12)의 상부 돌기전극부(12b) 형성 영역에 대응하는 부분에 있어서의 도금 레지스트막(31)에는 개구부(32)가 형성되어 있다.
다음에, 하지금속층(11)을 도금 전류로로 한 동의 전해 도금을 실행하는 것에 의해, 오버코트막(9)의 개구부(10) 내의 하지금속층(11) 내에 하부 돌기전극부(12a)를 형성하고, 계속해서, 도금 레지스트막(31)의 개구부(32) 내의 하부 돌기전극부(12a) 및 하지금속층(11)의 상면에 상부 돌기전극부(12b)를 형성한다. 이렇게 하여, 하부 돌기전극부(12a) 및 상부 돌기전극부(12b)로 이루어지는 돌기전극(12)이 형성된다.
다음에, 하지금속층(11)을 도금 전류로로 한 땜납의 전해 도금을 실행하는 것에 의해, 도금 레지스트막(31)의 개구부(32) 내의 돌기전극(12)의 상부 돌기전극부(12b)의 상면에 땜납볼 형성용 땜납층(13a)을 형성한다. 따라서, 이 경우, 상기 반도체장치의 제조방법의 일예에 있어서의 플럭스 도포 공정 및 땜납볼 탑재 공정을 생략할 수 있다.
다음에, 도금 레지스트막(31)을 박리하고, 다음에, 땜납볼 형성용 땜납층(13a)을 마스크로 하여 땜납볼 형성용 땜납층(13a) 아래 이외의 영역에 있어서의 하지금속층(11)을 에칭하여 제거하면, 도 11에 나타내는 바와 같이, 땜납볼 형성용 땜납층(13a) 아래의 돌기전극(12) 아래에만 하지금속층(11)이 잔존하게 된다.
다음에, 리플로 공정을 경유하면, 땜납볼 형성용 땜납층(13a)이 용해된 후에 표면장력에 의해 둥글게 되어 고화되고, 도 8에 나타내는 바와 같이, 오버코트막(9)의 상면에 형성된 하지금속층(11)의 단면을 포함한 돌기전극(12)의 상부 돌기 전극부(12b)의 상면에 땜납볼(13)이 형성된다. 이하의 공정은 상기 반도체장치의 제조방법의 일예의 경우와 동일하므로, 그 설명을 생략한다.
여기서, 도 1에 나타내는 반도체장치의 일부의 치수의 일예에 대해 설명한다. 보호막(5)의 두께는 2∼10㎛이다. 하지금속층(7, 11)의 동(銅)층의 두께는 0.3∼1㎛이다. 배선(8)의 두께는 1∼20㎛, 바람직하게는 3∼8㎛이다. 오버코트막(9)의 두께는 20∼120㎛, 바람직하게는 30∼80㎛이지만, 100∼120㎛로 비교적 두껍게 해도 좋다. 오버코트막(9)의 개구부의 직경은 80∼300㎛이지만, 배선(8)의 미세화 등에 수반하여, 돌기전극(12)의 하부 돌기전극부(12a)의 직경을 작게 하는 경우에는 20∼200㎛로 해도 좋다. 돌기전극(12)의 상부 돌기전극부(12b)의 높이는 오버코트막(9)의 상면을 기준으로 하여, 10㎛ 이하이다.
그런데, 도 1에 나타내는 반도체장치에서는 돌기전극(12)을 하부 돌기전극부 (12a) 상에 상부 돌기전극부(12b)를 갖는 구조로 하고, 상부 돌기전극부(12b)의 높이를 오버코트막(9)의 상면을 기준으로 하여 10㎛이하로 한 경우에 대해 설명했지만, 이것에 한정되는 것은 아니다. 즉, 돌기전극(12)은 상면이 오버코트막(9)의 상면과 면일치인 하부 돌기전극부(12a)만으로 이루어지는 구조이어도 좋다. 단, 이러한 면일치로 하는 것은 프로세스적으로 곤란하기 때문에, 어느 쪽인가 하면, 상술한 바와 같이, 돌기전극(12)은 오버코트막(9)의 상면측에 약간 예를 들면 10㎛ 이하 돌출되도록 해도 좋다.
<제 2 실시형태>
도 12는 본 발명의 제 2 실시형태로서의 반도체장치의 단면도를 나타낸다. 이 반도체장치에 있어서 도 1에 나타내는 반도체장치와 다른 점은 돌기전극(12)에 있어서, 상부 돌기전극부(12b)의 직경은 동일하지만, 하부 돌기전극부(12a)(오버코트막(9)의 개구부(10))의 직경을 어느 정도 작게 한 점이다.
이와 같이 한 경우에는 도 1에 나타내는 반도체장치에 비해, 돌기전극(12)의 피치가 일정할 때, 땜납볼(13)의 지지부로 되는 상부 돌기전극부(12b)의 직경이 동일해도, 하부 돌기전극부(12a)(오버코트막(9)의 개구부(10))의 직경을 어느 정도 작게 하여, 하부 돌기전극부(12a)의 지지부로 되는 배선(8)(하지금속층(7)을 포함)의 접속패드부의 직경을 어느 정도 작게 할 수 있으므로, 배선(8)의 접속패드부간의 간격을 크게 할 수 있고, 더 나아가서는 배선(8)의 접속패드부간에 배치할 수 있는 배선(8)의 둘러침선부의 개수를 증가시키는 것이 가능하게 되거나, 혹은 배선(8)의 둘러침선부의 폭 등에 여유를 갖게 한 설계가 가능하게 된다.
<제 3 실시형태>
도 13은 본 발명의 제 3 실시형태로서의 반도체장치의 단면도를 나타낸다. 이 반도체장치에 있어서 도 12에 나타내는 반도체장치와 다른 점은 땜납볼(13)의 실질적인 직경이 동일해도, 돌기전극(12)의 상부 돌기전극부(12b)의 높이를 높게 하고, 상부 돌기전극부(12b)의 표면에 형성된 땜납볼(13)과 상부 돌기전극부(12b)의 접합 면적을 크게 한 점이다. 이와 같이 한 경우에는 땜납볼(13)과 상부 돌기전극부(12b)의 접합 면적을 크게 할 수 있으므로, 땜납볼(13)의 상부 돌기전극부(12b)에 대한 접합 강도를 크게 할 수 있다.
다음에, 이 반도체장치의 제조방법의 일예에 대해 설명한다. 이 경우, 도 10 에 나타내는 바와 같은 공정에 있어서, 도 14에 나타내는 바와 같이, 도금 레지스트막(31)의 개구부(32) 내에 상부 돌기전극부(12b)를 그의 높이가 20∼200㎛, 바람직하게는 30∼80㎛로 되도록 형성하고, 그 위에 땜납볼 형성용 땜납층(13a)을 그의 높이가 10∼100㎛, 바람직하게는 20∼50㎛로 되도록 형성한다.
다음에, 도금 레지스트막(31)을 박리하고, 다음에, 땜납볼 형성용 땜납층(13a)을 마스크로 하여 땜납볼 형성용 땜납층(13a) 아래 이외의 영역에 있어서의 하지금속층(11)을 에칭하여 제거하면, 도 15에 나타내는 바와 같이, 땜납볼 형성용 땜납층(13a) 아래의 돌기전극(12) 아래에만 하지금속층(11)이 잔존하게 된다. 다음에, 리플로 공정 및 다이싱 공정을 경유하면, 도 13에 나타내는 반도체장치가 복수개 얻어진다.
<제 4 실시형태>
도 16은 본 발명의 제 4 실시형태로서의 반도체장치의 단면도를 나타낸다. 이 반도체장치에 있어서 도 13에 나타내는 반도체장치와 다른 점은 땜납볼(13)을 생략하고, 돌기전극(12)의 상부 돌기전극부(12b)의 상면에 표면 처리층(14)을 형성한 점이다. 이 경우, 예를 들면, 도 14에 나타내는 바와 같은 공정에 있어서, 하지금속층(11)을 도금 전류로로 한 니켈 및 금의 전해 도금을 연속해서 실행하면, 도금 레지스트막(31)의 개구부(32) 내의 상부 돌기전극부(12b)의 상면에 니켈 및 금으로 이루어지는 2층 구조의 표면 처리층(14)이 형성된다.
도 1은 본 발명의 제 1 실시형태로서의 반도체장치의 단면도.
도 2는 도 1에 나타내는 반도체장치의 제조방법의 일예에 있어서, 당초 준비한 것의 단면도.
도 3은 도 2에 계속되는 공정의 단면도.
도 4는 도 3에 계속되는 공정의 단면도.
도 5는 도 4에 계속되는 공정의 단면도.
도 6은 도 5에 계속되는 공정의 단면도.
도 7은 도 6에 계속되는 공정의 단면도.
도 8은 도 7에 계속되는 공정의 단면도.
도 9는 도 8에 계속되는 공정의 단면도.
도 10은 도 1에 나타내는 반도체장치의 제조방법의 다른 예에 있어서 소정의 공정의 단면도.
도 11은 도 12에 계속되는 공정의 단면도.
도 12는 본 발명의 제 2 실시형태로서의 반도체장치의 단면도.
도 13은 본 발명의 제 3 실시형태로서의 반도체장치의 단면도.
도 14는 도 13에 나타내는 반도체장치의 제조방법의 일예에 있어서 소정의 공정의 단면도.
도 15는 도 14에 계속되는 공정의 단면도.
도 16은 본 발명의 제 4 실시형태로서의 반도체장치의 단면도.

Claims (15)

  1. 반도체기판 상에 형성된 복수의 배선;
    상기 배선을 포함한 상기 반도체기판 상에 형성되고 상기 배선의 접속패드부에 대응하는 부분에 개구부를 갖는 오버코트막;
    상기 오버코트막의 개구 둘레가장자리부 및 상기 오버코트막의 개구부 내에 형성된 하지금속층;
    상기 오버코트막의 개구부 내의 하지금속층 내 및 상기 개구 둘레가장자리부의 하지금속층의 단면의 바로 위를 포함하는 하지금속층 위의 전체면에 형성된 돌기전극; 및
    상기 오버코트막의 상면에 형성된 하지금속층의 단면 및 상부 돌기전극부를 덮고 있는 땜납볼을 포함하고,
    상기 돌기전극은 상기 오버코트막의 개구부 내에 형성된 하부 돌기전극부 및 상기 하부 돌기전극부의 상면과 그 주위에 있어서의 상기 오버코트막 상에 형성된 상기 상부 돌기전극부로 이루어지는 것을 특징으로 하는 반도체장치.
  2. 반도체기판 상에 복수의 배선을 형성하는 공정;
    상기 배선을 포함한 상기 반도체기판 상에, 상기 배선의 접속패드부에 대응하는 부분에 개구부를 갖는 오버코트막을 형성하는 공정;
    상기 오버코트막의 개구 둘레 가장자리부 및 상기 오버코트막의 개구부 내에 하지금속층을 형성하는 공정;
    상기 오버코트막의 개구부의 하지금속층 내 및 상기 오버코트막의 개구 둘레가장자리부의 하지금속층의 단면의 바로 위를 포함하는 하지금속층 위의 전체면에 걸쳐 전해 도금에 의해, 상기 오버코트막의 개구부 내에 형성된 하부 돌기전극부와 상기 하부 돌기전극부의 상면 및 그 주위에 있어서의 상기 오버코트막 상에 형성된 상부 돌기전극부로 이루어지는 돌기전극을 형성하는 공정; 및
    상기 오버코트막의 상면에 형성된 하지금속층의 단면 및 상기 상부 돌기전극부를 덮도록 땜납볼을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제 2 항에 있어서,
    상기 하지금속층의 상면에, 오버코트막의 개구부보다 큰 개구부를 갖는 도금 레지스트막을 형성한 후, 상기 돌기전극을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제 2 항에 있어서,
    상기 돌기전극의 상부 돌기전극부를 형성한 후에, 해당 상부 돌기전극부의 상면에 전해 도금에 의해 땜납층을 형성하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제 4 항에 있어서,
    상기 땜납층을 형성한 후에, 리플로에 의해, 상기 돌기전극의 상부 돌기전극부의 표면에 상기 땜납층으로 이루어지는 땜납볼을 형성하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8492263B2 (en) 2007-11-16 2013-07-23 Taiwan Semiconductor Manufacturing Company, Ltd. Protected solder ball joints in wafer level chip-scale packaging
JP2010062170A (ja) * 2008-09-01 2010-03-18 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2010062176A (ja) * 2008-09-01 2010-03-18 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2010087229A (ja) * 2008-09-30 2010-04-15 Sanyo Electric Co Ltd 半導体モジュール、半導体モジュールの製造方法および携帯機器
US8803319B2 (en) 2010-02-11 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Pillar structure having a non-planar surface for semiconductor devices
US8318596B2 (en) * 2010-02-11 2012-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Pillar structure having a non-planar surface for semiconductor devices
KR101701380B1 (ko) * 2010-08-17 2017-02-01 해성디에스 주식회사 소자 내장형 연성회로기판 및 이의 제조방법
JP5587702B2 (ja) * 2010-08-26 2014-09-10 株式会社テラプローブ 半導体装置及び半導体装置の製造方法
JP2012074581A (ja) * 2010-09-29 2012-04-12 Teramikros Inc 半導体装置及びその製造方法
JP5535114B2 (ja) * 2011-03-25 2014-07-02 株式会社東芝 発光装置、発光モジュール、発光装置の製造方法
JP5782823B2 (ja) * 2011-04-27 2015-09-24 日亜化学工業株式会社 窒化物半導体発光素子およびその製造方法
KR102227866B1 (ko) * 2011-12-08 2021-03-15 루미리즈 홀딩 비.브이. 두꺼운 금속 층들을 갖는 반도체 발광 디바이스
US9230932B2 (en) 2012-02-09 2016-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect crack arrestor structure and methods
US9515036B2 (en) 2012-04-20 2016-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for solder connections
DE102015214228A1 (de) * 2015-07-28 2017-02-02 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Bauelements und ein Bauelement
US11296030B2 (en) * 2019-04-29 2022-04-05 Advanced Semiconductor Engineering, Inc. Embedded component package structure and manufacturing method thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050056865A (ko) * 2003-12-10 2005-06-16 후지쯔 가부시끼가이샤 반도체 장치 및 그 제조 방법
KR20050108308A (ko) * 2004-05-12 2005-11-16 후지쯔 가부시끼가이샤 반도체 장치 및 그 제조 방법

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001144228A (ja) 1999-11-12 2001-05-25 Sanyo Electric Co Ltd 半導体装置とその製造方法
JP2002064163A (ja) * 2000-08-21 2002-02-28 Ibiden Co Ltd 半導体チップ
JP3886712B2 (ja) 2000-09-08 2007-02-28 シャープ株式会社 半導体装置の製造方法
US6870276B1 (en) * 2001-12-26 2005-03-22 Micron Technology, Inc. Apparatus for supporting microelectronic substrates
TW577160B (en) 2002-02-04 2004-02-21 Casio Computer Co Ltd Semiconductor device and manufacturing method thereof
US6770971B2 (en) * 2002-06-14 2004-08-03 Casio Computer Co., Ltd. Semiconductor device and method of fabricating the same
EP1527480A2 (en) * 2002-08-09 2005-05-04 Casio Computer Co., Ltd. Semiconductor device and method of manufacturing the same
TWI244129B (en) * 2002-10-25 2005-11-21 Via Tech Inc Bonding column process
JP2004335915A (ja) 2003-05-12 2004-11-25 Shinko Electric Ind Co Ltd 半導体装置の製造方法
JP4130158B2 (ja) * 2003-06-09 2008-08-06 三洋電機株式会社 半導体装置の製造方法、半導体装置
JP4381191B2 (ja) * 2004-03-19 2009-12-09 Ｏｋｉセミコンダクタ株式会社 半導体パッケージ及び半導体装置の製造方法
JP4042749B2 (ja) 2005-02-21 2008-02-06 カシオ計算機株式会社 半導体装置の製造方法
JP4395775B2 (ja) * 2005-10-05 2010-01-13 ソニー株式会社 半導体装置及びその製造方法
JP4755486B2 (ja) * 2005-11-17 2011-08-24 Ｏｋｉセミコンダクタ株式会社 半導体装置およびその製造方法
JP4609317B2 (ja) * 2005-12-28 2011-01-12 カシオ計算機株式会社 回路基板
US8749065B2 (en) * 2007-01-25 2014-06-10 Tera Probe, Inc. Semiconductor device comprising electromigration prevention film and manufacturing method thereof
JP4538764B2 (ja) * 2008-07-24 2010-09-08 カシオ計算機株式会社 半導体装置およびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050056865A (ko) * 2003-12-10 2005-06-16 후지쯔 가부시끼가이샤 반도체 장치 및 그 제조 방법
KR20050108308A (ko) * 2004-05-12 2005-11-16 후지쯔 가부시끼가이샤 반도체 장치 및 그 제조 방법

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