KR102227866B1 - 두꺼운 금속 층들을 갖는 반도체 발광 디바이스 - Google Patents

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Abstract

본 발명의 실시예에 따른 디바이스는 n-타입 영역 및 p-타입 영역 사이에 개재된 발광 층을 포함하는 반도체 구조물, 및 제1 금속 컨택트 및 제2 금속 컨택트를 포함하고, 제1 금속 컨택트는 n-타입 영역과 직접 접촉하고 제2 금속 컨택트는 p-타입 영역과 직접 접촉한다. 제1 및 제2 금속 층은 제1 및 제2 금속 컨택트 상에 각각 배치된다. 제1 및 제2 금속 층은 반도체 구조물을 기계적으로 지지하기에 충분히 두껍다. 제1 및 제2 금속 층 중 하나의 측벽(sidewall)은 삼차원 피쳐(feature)를 포함한다.

Description

두꺼운 금속 층들을 갖는 반도체 발광 디바이스{SEMICONDUCTOR LIGHT EMITTING DEVICE WITH THICK METAL LAYERS}
본 발명은 두꺼운 금속 층들을 갖는 반도체 발광 디바이스에 관한 것이다.
LED들(light emitting diodes), RCLED들(resonant cavity light emitting diodes), 표면-발광 레이저들과 같은 수직 공진형 레이저 다이오드들(VCSELs; vertical cavity laser diodes such as surface-emitting lasers) 및 에지 발광 레이저들을 포함하는 반도체 발광 디바이스들은 현재 이용가능한 광원들(light sources) 중 가장 효율적이다. 가시 스펙트럼에 걸쳐 동작할 수 있는 고휘도(high-brightness) 발광 디바이스들의 생산에서 현재 관심 받는 물질계들은 3-5족 반도체들, 특히 갈륨, 알루미늄, 인듐 및 3족 질화물이라고도 지칭되는 질소의 이원계, 삼원계 및 사원계 합금들을 포함한다. 전형적으로, 3족 질화물 발광 디바이스들은, MOCVD(metal-organic chemical vapor deposition), MBE(molecular beam epitaxy) 또는 다른 에피택셜(epitaxial) 기법들에 의해, 사파이어, 실리콘 카바이드(silicon carbide), 3족 질화물 또는 다른 적합한 기판 상에 상이한 조성들 및 도펀트 농도들(dopant concentrations)을 갖는 반도체 층들의 스택을 에피택셜하게 성장시킴으로써 제조된다. 스택은 종종 기판 상에 형성된, 예를 들어 실리콘으로 도핑된 하나 이상의 n-타입 층들, n-타입 층 또는 층들 위에 형성된 활성 영역에 있는 하나 이상의 발광 층들, 및 활성 영역 상에 형성된, 예를 들어 마그네슘으로 도핑된 하나 이상의 p-타입 층들을 포함한다. n-타입 및 p-타입 영역에 전기적 컨택트들이 형성된다.
도 1은 넓은 영역의 금속-금속 인터커넥트들(metal-to-metal interconnects)을 포함하는 LED를 도시하고, 이것은 US 특허 7,348,212에 더 세부적으로 기술되어 있다. 도 1에 도시된 구조는 마운트(70)에 부착된 플립 칩(flip chip) 발광 디바이스를 포함한다. 플립 칩 디바이스는 n-타입 영역 및 p-타입 영역 사이에 배치된 적어도 하나의 발광 또는 활성 층을 포함하는 반도체 디바이스 층들(74)에 부착된 기판(73)을 포함한다. n-타입 컨택트(71) 및 p-타입 컨택트(72)는 반도체 구조물(74)의 n-타입 및 p-타입 영역에 전기적으로 연결되어 있다. 얇은 금속 층들(76a 및 77a)은 컨택트들(71 및 72) 상에 형성되고, 얇은 금속 층들(76b 및 77b)은 마운트(70) 상에 형성된다. 두꺼운 연성 금속 층들(78 및 79)은 마운트(70) 또는 컨택트들(71 및 72) 위에, 따라서 영역들(76a 및 77a) 또는 영역들(76b 및 77b) 위에 도금된다(plated). 연성이도록 선택된 금속 층들(78 및 79)은 높은 열 전도성 및 전기 전도성을 갖고, 산화에 상당히 강하다. 예를 들어, 금속 층들(78 및 79)은 좋은 열 전도성을 갖는 금(Au); 금보다 더 나은 열 전도성을 갖는 구리(Cu); 니켈(Ni); 또는 금 또는 구리보다 저렴한 알루미늄(Al)일 수 있다. 금속 층들(78 및 79)은 1 내지 50 마이크론의 두께일 수 있고, 흔히 5 내지 20 마이크론의 두께이다.
본 발명의 목적은 반도체 디바이스를 지지하는 데 마운트가 필요하지 않도록 반도체 디바이스를 기계적으로 지지하는 두꺼운 금속 층을 포함하는 반도체 디바이스를 제공하는 것이다.
본 발명의 실시예에 따른 디바이스는 n-타입 영역 및 p-타입 영역 사이에 개재된 발광 층을 포함하는 반도체 구조물, 및 제1 금속 컨택트 및 제2 금속 컨택트를 포함하고, 제1 금속 컨택트는 n-타입 영역과 직접 접촉하고 제2 금속 컨택트는 p-타입 영역과 직접 접촉한다. 제1 및 제2 금속 층은 제1 및 제2 금속 컨택트 상에 각각 배치된다. 제1 및 제2 금속 층은 반도체 구조를 기계적으로 지지하기에 충분히 두껍다. 제1 및 제2 금속 층 중 하나의 측벽(sidewall)은 삼차원 피쳐(feature)를 포함한다.
본 발명의 실시예들에 따른 방법은 반도체 디바이스들의 웨이퍼를 제공하는 단계를 포함하는데, 웨이퍼는 각각의 반도체 디바이스에 대하여, n-타입 영역과 p-타입 영역 사이에 개재된 발광 층을 포함하는 반도체 구조물, 및 제1 금속 컨택트와 제2 금속 컨택트를 포함하고 각각의 제1 금속 컨택트는 n-타입 영역과 직접적으로 접촉하고 각각의 제2 금속 컨택트는 p-타입 영역과 직접적으로 접촉한다. 제1 및 제2 금속 층은, 웨이퍼 상의 각 반도체 디바이스의 제1 및 제2 금속 컨택트 위에 각각 형성된다. 제1 및 제2 금속 층은 나중의 프로세싱 동안 반도체 구조를 지지하기에 충분히 두껍다. 제1 및 제2 금속 층을 형성하는 것은 제1 및 제2 금속 층 중 하나의 측벽에 삼차원 피쳐(feature)를 형성하는 것을 포함한다. 제1 및 제2 금속 층을 형성한 후, 제1 및 제2 금속 층 사이의 공간을 채우는 전기 절연 층이 형성된다.
도 1은 두꺼운 연성 금속 인터커넥트들을 가진 종래 기술의 LED를 도시함.
도 2는 본 발명의 실시예들에서 사용하기 적합한 반도체 LED를 도시함.
도 3은 반도체 LED의 금속 컨택트들 위에 형성된 두꺼운 금속 층들을 도시함.
도 4는 전기 절연 층을 평탄화(planarizing)한 후의 도 3의 구조물을 도시함.
도 5는 도 4에서 단면도로 도시된 구조물의 평면도.
도 6은 두꺼운 금속 층들 상에 형성된 전기 절연 층을 패터닝한 후의 도 4의 구조물을 도시함.
도 7은 본딩 패드들을 형성한 후의 도 6의 구조물을 도시함.
도 8은 반도체 LED의 컨택트들 위에 형성된 두꺼운 금속 층들 및 도금된 재배선 층들(plated redistribution layers)을 도시함.
도 9는 도 8에 단면도로 도시된 구조물의 평면도.
도 10은 전기 절연 층을 형성하고 평탄화한 후의 도 8의 구조물을 도시함.
도 11은 본딩 패드들을 형성한 후의 도 10의 구조물을 도시함.
도 12a 및 도 12b는 도 11에 단면도로 도시된 구조물의 상이한 구현들의 평면도들.
도 13은 전기 절연 물질을 앵커링(anchor)하기 위한 함몰부(depression)를 갖는 두꺼운 금속 층의 일부분을 도시함.
도 14는 전기 절연 물질을 앵커링하기 위한 돌출부(protrusion)를 갖는 두꺼운 금속 층의 일부분을 도시함.
도 15는 전기 절연 물질을 앵커링하기 위한 다수의 피쳐들을 갖는 두꺼운 금속 층의 일부를 도시함.
도 16, 17, 18, 19, 20 및 21은 도 14에 도시된 돌출 앵커링 피쳐를 형성하는 것을 도시함.
도 22는 반사성 측벽들을 갖는 디바이스를 도시함.
도 2는 본 발명의 실시예들에서 사용하기 적합한 반도체 발광 디바이스를 도시한다. 이하의 논의에서 반도체 발광 디바이스는 청색 또는 UV 광을 방출하는 3족 질화물 LED이지만, LED들 외의 레이저 다이오드들과 같은 반도체 발광 디바이스들, 및 다른 3-5족 물질들, 3족 인화물, 3족 아세나이드, 2-6족 물질들, 산화 아연(ZnO) 또는 실리콘(Si)-계 물질들로 만들어진 반도체 발광 디바이스들이 사용될 수 있다.
도 2에 도시된 디바이스는, 종래 기술에서 알려진 바와 같이, 처음에 성장 기판(10) 위에 반도체 구조물을 성장시킴으로써 형성될 수 있다. 성장 기판(10)은 예를 들면, 사파이어, 실리콘 탄화물(SiC), 실리콘(Si), 질화 갈륨(GaN) 또는 복합 기판들(composite substrates)과 같은 임의의 적합한 기판일 수 있다. n-타입 영역(14)은 첫 번째로 성장될 수 있고, 상이한 조성들 및 도펀트 농도를 갖는 다수의 층들, 예컨대, 버퍼 층들 또는 핵형성 층들(nucleation layers)과 같은 준비 층들(preparation layers) 및/또는 n-타입이거나 의도적이지 않게 도핑될 수 있는 성장 기판의 제거를 용이하게 하기 위해 설계된 층들 및, 발광 영역이 효율적으로 빛을 방출하기에 바람직한 특정 광학, 물질, 또는 전기적 특성들을 위해 설계된 n-타입 또는 심지어 p-타입 층들을 포함할 수 있다. 발광 또는 활성 영역(16)은 n-타입 영역 상에서 성장한다. 적합한 발광 영역들의 예는, 하나의 두껍거나 얇은 발광 층, 또는 베리어 층들에 의해 분리된 다수의 얇거나 두꺼운 발광 층들을 포함하는 다중 양자 우물(multiple quantum well) 발광 영역을 포함한다. 그 후 p-타입 영역(18)이 발광 영역 상에서 성장될 수 있다. n-타입 영역과 유사하게, p-타입 영역은, 의도적이지않게 도핑된 층들을 포함하는, 상이한 조성, 두께 및 도펀트 농도를 가진 다수의 층들, 또는 n-타입 층들을 포함할 수 있다. 디바이스에 있는 모든 반도체 물질의 총 두께는, 일부 실시예에서는 10㎛ 미만이고, 일부 실시예에서는 6㎛ 미만이다.
p-컨택트 금속(20)은 p-타입 영역에 형성된다. p-컨택트 금속(20)은 반사성일 수 있고 다층 스택(multi-layer stack)일 수도 있다. 예를 들면, p-컨택트 금속은 p-타입 반도체 물질에 오믹 컨택트(ohmic contact)를 만들기 위한 층, 반사성 금속 층 및 반사성 금속의 이동을 방지하거나 감소시키는 가드 금속 층(guard metal layer)을 포함할 수 있다. 그 후 반도체 구조물은 표준 포토리소그래픽 동작들(photolithographic operations)에 의해 패터닝(patterned)되고, 금속 n-컨택트(22)가 형성되는 n-타입 영역(14)의 표면을 드러내는 적어도 하나의 메사(mesa)를 형성하기 위해 p-컨택트 금속의 전체 두께의 일부, p-타입 영역의 전체 두께의 일부 및 발광 영역의 전체 두께의 일부를 제거하도록 에칭된다.
도 2에 도시된 디바이스의 평면도는 도 5에 도시된 평면도와 유사해보일 수 있다. n-컨택트(22)는 이하 기술되는, 두꺼운 금속 층(26)과 동일한 상을 가질 수 있다. p-컨택트(20)는 이하 기술되는, 두꺼운 금속 층(28)과 동일한 상을 가질 수 있다. n-컨택트와 p-컨택트는 고체, 유전체, 전기 절연 물질, 공기, 주위 가스, 또는 다른 임의의 적합한 물질로 채워질 수 있는 갭(24)에 의해 전기적으로 격리된다. p-컨택트 및 n-컨택트는 임의의 적합한 형태일 수 있고 임의의 적합한 방식으로 배열될 수 있다. 반도체 구조물을 패터닝하는 것과 n-컨택트 및 p-컨택트를 형성하는 것은 당해 기술 분야에서 통상의 지식을 가진 자들에게 잘 알려져 있다. 따라서, n-컨택트 및 p-컨택트의 상 및 배열은 도 2 및 도 5에 도시된 실시예로 제한되지 않는다.
또한, 도 2에 하나의 발광 디바이스가 도시되어 있지만, 도 2에 도시된 디바이스는 매우 많은 그러한 디바이스들을 포함하는 웨이퍼 위에서 형성된다는 점이 이해될 것이다. 도 2에 도시된 바와 같이, 디바이스들의 웨이퍼 위의 개별 디바이스들 간의 영역들(13)에서, 반도체 구조물은, 반도체 구조물의 일부인 절연 반도체 층일 수 있는 절연 층 또는 성장 기판까지 에칭될 수 있다.
n-타입 영역, p-타입 영역, 및 발광 영역을 포함하는 반도체 구조물, 및 n-컨택트와 p-컨택트를 포함하는 도 2에 도시된 LED 구조물은, 이하의 도면들에서 구조물(12)로써 단순화된 형식으로 표현된다.
본 발명의 실시예들에서, 두꺼운 금속 층들은 LED의 n-컨택트 및 p-컨택트 위에 형성된다. 두꺼운 금속 층들은, 디바이스들의 웨이퍼가 개별 디바이스들 또는 작은 그룹들의 디바이스들로 다이싱되기 전에 웨이퍼 규모에 형성될 수 있다. 일부 실시예들에서 두꺼운 금속 층들은 디바이스들의 웨이퍼가 다이싱된 후에 도 2의 디바이스 구조물을 지지할 수 있고, 성장 기판의 제거 동안 도 2의 디바이스 구조물을 지지할 수 있다.
도 3은 LED(12)의 n-컨택트 및 p-컨택트 위에 형성된 두꺼운 금속 층들을 도시한다. 일부 실시예들에서, 도 3에 도시되지 않은 베이스 층이 처음 형성된다. 베이스 층은 두꺼운 금속 층들이 그 위에 퇴적되는 금속 층 또는 층들이다. 예를 들면, 베이스 층은, n-컨택트 및 p-컨택트로의 양호한 접착을 위해 재료가 선택된 접착 층(adhesion layer), 및 두꺼운 금속 층들로의 양호한 접착을 위해 재료가 선택된 시드 층(seed layer)을 포함할 수 있다. 접착 층에 적합한 물질들의 예들은 티타늄(Ti), 텅스텐(W), 및 티타늄텅스텐(TiW)과 같은 합금들을 포함하지만 이들로 제한되지 않는다. 시드 층에 적합한 물질들의 예들은 구리(Cu)를 포함하지만 이로 제한되지 않는다. 베이스 층 또는 층들은 예컨대 스퍼터링(sputtering) 또는 증착법(evaporation)을 포함하는 임의의 적합한 기법에 의해 형성될 수 있다.
베이스 층 또는 층들은 두꺼운 금속 층들이 형성될 곳에만 베이스 층이 존재하도록, 표준 리소그래픽 기법들에 의해 패터닝될 수 있다. 대안적으로, 두꺼운 금속 층들이 형성될 개구들(openings)을 형성하기 위해서, 포토레지스트 층(photoresist layer)이 베이스 층 상에 형성되고 표준 리소그래픽 기법들에 의해 패터닝될 수 있다.
두꺼운 금속 층들(26 및 28)은 LED(12)의 n-컨택트 및 p-컨택트 상에 동시에 형성된다. 두꺼운 금속 층들(26 및 28)은 예를 들면, 구리, 니켈, 금, 팔라듐, 니켈-구리 합금 또는 다른 합금들과 같은 임의의 적합한 금속일 수 있다. 두꺼운 금속 층들(26 및 28)은 예컨대 도금(plating)을 포함하는 임의의 적합한 기법에 의해 형성될 수 있다. 두꺼운 금속 층들(26 및 28)은 일부 실시예들에서 20㎛와 500㎛사이, 일부 실시예들에서는 30㎛와 200㎛사이, 일부 실시예들에서는 50㎛와 100㎛사이일 수 있다. 두꺼운 금속 층들(26 및 28)은 이후의 프로세싱 단계들, 특히 성장 기판의 제거 동안 반도체 구조물을 지지하고, 반도체 구조물로부터의 열을 다른 데로 전도하는 열적 경로(thermal pathway)를 제공하며, 이는 디바이스의 효율성을 개선할 수 있다.
두꺼운 금속 층들(26 및 28)이 형성된 후, 전기 절연 물질(32)이 웨이퍼 상에 형성된다. 전기 절연 물질(32)은 두꺼운 금속 층들(26 및 28) 간의 갭들(30)을 채우고, LED들(12) 간의 갭들(34)도 채운다. 전기 절연 물질(32)은 두꺼운 금속 층들(26 및 28)의 상부들 상에 선택적으로 배치될 수 있다. 전기 절연 물질(32)은 금속 층들(26 및 28)을 전기적으로 격리시키고, 두꺼운 금속 층들(26 및 28)에 있는 금속(들)의 열팽창 계수와 일치하거나 그에 비교적 근접한 열 팽창 계수를 갖도록 선택된다. 예를 들면, 전기 절연 물질(32)은 일부 실시예들에서 에폭시 또는 실리콘(silicone)일 수 있다. 전기 절연 물질(32)은 예를 들어, 오버몰딩(overmolding), 인젝션 몰딩(injection molding), 스피닝 온(spinning on), 및 스프레잉 온(spraying on)을 포함하는 임의의 적합한 기법에 의해 형성될 수 있다. 오버몰딩은 다음과 같이 수행된다: 적절한 크기 및 형태의 몰드가 제공된다. 몰드는, 경화(cured)되었을 때 단단한(hardened) 전기 절연 물질을 형성하는 실리콘 또는 에폭시와 같은 액체 물질로 채워진다. 몰드 및 LED 웨이퍼는 합쳐진다. 그 후 몰드는 전기 절연 물질을 경화시키기 위해 (단단하게 하기 위해) 가열된다. 몰드 및 LED 웨이퍼는 그 후 분리되고, LED 상에, LED들 간에 전기 절연 물질(32)을 남기고, 각 LED위에 있는 임의의 갭들을 채운다. 일부 실시예들에서는, 최적화된 물리적 및 물질적 특성들을 갖는 합성 물질들을 형성하기 위해 하나 이상의 충전제(fillers)가 몰딩 화합물에 추가된다.
도 4는 예컨대, 두꺼운 금속 층들(26 및 28)을 덮고 있는 임의의 전기 절연 물질을 제거함으로써, 디바이스가 평탄화되는 선택적인 프로세싱 단계를 도시한다. 전기 절연 물질(32)은, 예컨대 마이크로비드 블라스팅(microbead blasting), 플라이 커팅(fly cutting), 블레이드로 커팅(cutting with blade), 그라인딩(grinding), 연마, 또는 기계화학적 연마(chemical mechanical polishing)를 포함하는 임의의 적합한 기법에 의해 제거될 수 있다. 두꺼운 금속 층들(26 및 28) 사이의 전기 절연 물질(30)은 제거되지 않고, 근접한 LED들 간의 전기 절연 물질(34)도 제거되지 않는다.
도 5는 도 4에서 단면도로 도시된 구조물의 평면도이다. 도 4에 도시된 단면은 도 5에 도시된 축에서 횡단되었다. 도 2에 도시된 n-컨택트 위에 형성된 두꺼운 금속 층(26)은 원형이지만, 어떠한 형태라도 가질 수 있다. 두꺼운 금속 층(26)은 도 2에 도시된 p-컨택트 위에 형성된 두꺼운 금속 층(28)에 의해 둘러싸인다. 두꺼운 금속 층들(26 및 28)은 두꺼운 금속 층(26)을 둘러싸는 전기 절연 물질(30)에 의해 전기적으로 격리된다. 전기 절연 물질(34)은 디바이스를 둘러싼다.
n-타입 및 p-타입 영역과 전기적으로 연결된 금속 층들의 형상 및 배치는 도 6 및 도 7에 도시된 바와 같이, 절연 물질 및 금속들의 부가적인 층들을 형성함으로써 변할 수 있다(즉, 두꺼운 금속 층들(26 및 28)은 재배치될 수 있다). 도 6에서, 전기 절연 층(36)이 형성되고, 그 후 두꺼운 금속 층(26)에 정렬된 개구(38) 및 두꺼운 금속 층(28)에 정렬된 개구(40)를 형성하기 위해 표준 리소그래픽 기법으로 패터닝된다. 전기 절연 층(36)은 유전 층, 폴리머, 벤조사이클로부텐(benzocyclobutene), 실리콘 산화물, 실리콘 질화물, 실리콘 및 에폭시를 포함하나 이것들로 제한되지 않는 임의의 적합한 물질일 수 있다. 전기 절연 층(36)은 플라즈마 강화 CVD(plasma enhanced CVD), 스피닝 온, 스프레잉 온 및 몰딩을 포함하나 이것들로 제한되지 않는 임의의 적합한 기법에 의해 형성될 수 있다.
도 7에서, 금속 본딩 패드들(42 및 44)은 개구들(38 및 40) 내에서 두꺼운 금속 층들(26 및 28) 위에 각각 형성된다. 일부 실시예들에서, 금속 본딩 패드들(42 및 44)은, 예컨대 리플로우 납땜(reflow soldering)에 의한, PC 보드와 같은 구조물로의 연결에 적합하다. 예를 들어, 본딩 패드들(42 및 44)은 니켈, 금, 알루미늄, 합금, 금속들의 스택들 또는 납땜(solder)일 수 있다. 본딩 패드들(42 및 44)은 예를 들면, 도금, 스퍼터링, 증착법 또는 스크린 프린팅을 포함하는 임의의 적합한 기법에 의해 형성될 수 있다. 본딩 패드(42)는 도 1의 n-타입 영역(14)과 전기적으로 연결되어 있다. 본딩 패드(44)는 도 1의 p-타입 영역(18)과 전기적으로 연결되어 있다.
두꺼운 금속 층들 및 본딩 패드들을 갖는 디바이스를 형성하기 위한 대안적인 프로세스가 도 8에서 시작하여 도시되어 있다. 도 8에서, 두꺼운 금속 층들(26 및 28)이 도 3을 참조하여 상기 기술된 바와 같이 형성된다. 그 후 재배선 층들(redistribution layers)(46 및 48)이 두꺼운 금속 층들(26 및 28) 위에 각각 형성된다. 재배선 층들(46 및 48)은 두꺼운 금속 층들(26 및 28)보다 작다. 예를 들면, 재배선 층들(46 및 48)은, 처음에 두꺼운 금속 층들(26 및 28) 상에 포토레지스트 층을 형성하고, 그 후 재배선 층들(46 및 48)이 형성될 곳에 포토레지스트 층에 있는 개구들이 배치되도록 포토레지스트 층을 패터닝함에 따라 형성될 수 있다. 재배선 층들(46 및 48)은 그 후 임의의 적합한 기법에 의해 형성된다. 예를 들면, 재배선 층들(46 및 48)은 도금에 의해 형성되는 구리일 수 있다.
도 9는 도 8에서 단면도로 도시된 구조물의 평면도이다. 재배선 층(46)이, 두꺼운 금속 층(28)에 의해 둘러싸인 두꺼운 금속 층(26) 위에 형성된다. 갭(24)은 두꺼운 금속 층들(26 및 28)을 전기적으로 격리시킨다. 재배선 층(48)은 두꺼운 금속 층(28) 위에 형성되지만, 두꺼운 금속 층(28)보다 측면 길이(lateral extent)가 더 작다.
도 10에서, 전기 절연 물질(50)은 도 3을 참조하여 상기 기술된 바와 같이 도 8에 도시된 구조물 상에 형성된다. 전기 절연 물질은 그 후 도 4를 참조하여 상기 기술된 바와 같이 평탄화된다. 전기 절연 물질(50)은 두꺼운 금속 층들(26 및 28) 사이의 갭들(51), 재배선 층들(46 및 48) 사이의 갭(52), 및 이웃하는 LED들 사이의 갭들(54)을 채운다.
도 11에서, 본딩 패드들(56 및 58)이 각각 재배선 층들(46 및 48) 상에 형성된다. 본딩 패드들(56 및 58)은 도 7을 참조하여 기술된 본딩 패드들과 동일할 수 있다. 도 12a 및 12b는 도 11에서 단면도로 도시된 구조물의 평면도의 예들을 나타낸다. 도 12a에 도시된 실시예에서, 재배선 층(46)과 전기적으로 연결된 본딩 패드(56)는 재배선 층(46) 및 두꺼운 금속 층(26)보다 측면 길이가 훨씬 더 길다. 재배선 층(48)과 전기적으로 연결된 본딩 패드(58)는 재배선 층(48)과 비슷한 측면 길이를 갖는다. 도 12b에 도시된 실시예에서, 본딩 패드(56)는 본딩 패드(58)와 실질적으로 동일한 크기 및 형상이다. 갭(57)은 본딩 패드들(56 및 58)을 전기적으로 격리시킨다.
일부 실시예들에서, 성장 기판(10)은 도 7에 도시된 구조물 또는 도 11에 도시된 구조물로부터 제거된다. 성장 기판은 예를 들어, 레이저 리프트-오프(lift-off), 에칭, 그라인딩과 같은 기계적 기법들 또는 기법들의 조합을 포함하는 임의의 적합한 기법에 의해 제거될 수 있다. 일부 실시예들에서, 성장 기판은 사파이어이고, 웨이퍼-스케일의 레이저 리프트-오프에 의해 제거된다. 사파이어 기판은 제거 전에 얇아질 필요가 없고 다이싱되지 않기 때문에, 성장 기판으로 재사용될 수 있다. 성장 기판을 제거함으로써 노출된, 전형적으로 n-타입 영역(14)의 표면인 반도체 구조물의 표면은 예컨대 광전화학적 에칭(photoelectrochemical etching)에 의해, 선택적으로 얇아지고 조면화(roughened)될 수 있다. 일부 실시예들에서, 성장 기판의 전부 또는 일부가 최종 디바이스 구조물의 부분으로 남는다.
그 후 디바이스들의 웨이퍼는 개별 LED들 또는 LED들의 그룹들로 다이싱된다. 개별 LED들 또는 LED들의 그룹들은 소잉(sawing), 스크라이빙(scribing), 브레이킹(breaking), 커팅에 의해, 또는 그렇지 않으면 이웃하는 LED들 간의 전기 절연 물질(34 또는 54)을 분리함으로써 분리될 수 있다.
도 7 및 11에 도시된 바와 같이, 이웃하는 LED들 간의 전기 절연 물질(34, 54)은 그것의 높이에 비해 좁을 수 있고, 이는 다이싱 동안 LED(12) 및 두꺼운 금속 층(26 또는 28)의 측면으로부터 전기 절연 물질이 떨어지는 것을 야기한다. 만약 전기 절연 물질(34, 54)이 LED(12)로부터 떨어지면, 지지 부족으로 인해 LED(12)가 갈라지는 것을 야기할 수 있고, 이는 부실한 디바이스 성능 또는 심지어 디바이스 고장으로 이어질 수 있다.
일부 실시예들에서, 전기 절연 물질(34, 54)을 제자리에 앵커링하기 위하여, LED(12)의 에지에서 전기 절연 물질(34, 54)과 접촉하는 두꺼운 금속 층의 측면에 삼차원 앵커링 피쳐들이 형성된다. 삼차원 앵커링 피쳐들은 두꺼운 금속 층의 부드럽고 평평한 측벽에 방해가 된다. 앵커링 피쳐들의 예는 도 13, 14 및 15에 도시되어 있다. 도 13, 14 및 15는 p-타입 영역(18)과 전기적으로 연결된 두꺼운 금속 층(28)의 측벽에 형성된 앵커링 피쳐들을 보여주지만, 앵커링 피쳐들은 두꺼운 금속 층(26) 또는 두꺼운 금속 층(28) 중 하나에, 또는 둘 모두에 형성될 수 있다. 또한 디바이스의 에지를 대면하는 측벽에 앵커링 피쳐들을 형성하는 것에 대안적으로 또는 부가하여, 앵커링 피쳐들은 LED의 내부에 있는 두꺼운 금속 층의 측벽(예를 들어, 도 11에 도시된 바와 같이, 전기 절연 물질(51)과 접촉하는 두꺼운 금속 층(26 또는 28)의 측벽) 상에 형성될 수 있다.
도 13에 도시된 구조물에서, 앵커링 피쳐는 그것이 없었더라면 평평했을 두꺼운 금속 층(28)의 측벽에 형성된 함몰부(depression)(60)이다. 함몰부(60)는 전기 절연 물질을 앵커링하기 위하여 전기 절연 물질(34, 54)로 채워진다.
도 14에 도시된 구조물에서, 앵커링 피쳐는 그것이 없었더라면 평평했을 두꺼운 금속 층(28)의 측벽으로부터 돌출된 돌출부(protrusion)(62)이다.
도 15에 도시된 구조물에서, 앵커링 피쳐는 일련의 함몰부들 및/또는 돌출부들(64)이다.
함몰부(60) 또는 돌출부(62)는 도 16, 17, 18, 19, 20 및 21에 도시된 바와 같이 금속 형성, 전기 절연 물질 형성, 평탄화 및 패터닝 단계의 연속에 의해 형성될 수 있다. 오직 두꺼운 금속 층(28)의 일부만 도시되었다. 앵커링 피쳐들을 가진 두꺼운 금속 층(26) 또한 도시된 바와 같이 형성될 수 있다. 도 16, 17, 18, 19, 20 및 21에 도시된 프로세스는 도 3, 4, 6 및 7에 도시된 프로세스 또는 도 8, 10, 및 11에 도시된 프로세스 중 하나와 함께 사용될 수도 있다. 이하의 기술에서, 금속 층 부분들은 도금에 의해 형성되고 전기 절연 물질 부분들은 몰딩에 의해 형성되었지만, 임의의 적합한 금속 퇴적 또는 절연 물질 퇴적 기법이 사용될 수 있다.
도 16에서, 상기 기술된 바와 같이, 두꺼운 금속 층의 제1 부분(28A)이 LED(12) 상에 도금된다. 도 17에서, 전기 절연 물질(34 또는 54)의 제1 부분(34A)이 상기 기술된 바와 같이 제1 금속 부분(28A) 상에 몰딩된 다음 평탄화된다. 그 후 두꺼운 금속 층(28)의 제2 부분(28B)이 형성될 곳에 개구들을 형성하기 위하여 포토레지스트 층이 형성되고 패터닝된다. 도 18에서, 제2 금속 부분(28B)이 제1 금속 부분(28A) 위에 도금된다. 도 18에 도시된 바와 같이, 제2 금속 부분(28B)은 제1 금속 부분(28A)보다 더 큰 측면 길이를 가진다. 도 19에서, 전기 절연 물질(34 또는 54)의 제2 부분(34B)이 제2 금속 부분(28B) 상에 몰딩된 다음, 평탄화된다. 그 후 두꺼운 금속 층(28)의 제3 부분(28C)이 형성될 곳에 개구들을 형성하기 위하여 포토레지스트 층이 형성되고 패터닝된다. 도 20에서, 제3 금속 부분(28C)은 제2 금속 부분(28B) 위에 도금된다. 도 20에서 보여지는 바와 같이, 제3 금속 부분(28C)은 제2 금속 부분(28B)보다 더 작은 측면 길이를 가진다. 제1 금속 부분(28A) 및 제3 금속 부분(28C)을 넘어 연장되는 제2 금속 부분(28B)의 부분은, 전기 절연 물질(34A, 34B 및 34C)을 앵커링하는 돌출부(62)를 형성한다. 도 16, 17, 18, 19, 20 및 21에 도시된 프로세싱 단계들이 도 13, 14 및 15에 도시된 구조들 중 임의의 것을 형성하기 위해서 변경 및/또는 반복될 수 있다는 점은 당해 기술 분야에서 통상의 지식을 가진 자에게 자명할 것이다.
상기 기술된 구조들에서, 디바이스의 측면들, 즉 도 7의 전기 절연 물질(34) 및 도 11의 전기 절연 물질(54)의 측면들은 빛을 흡수할 수 있다. 특히 혼합 챔버들(mixing chambers)을 사용하는 응용들에서는 모든 표면들이 가능한 한 반사성인 것이 중요하다. 일부 실시예들에서, 절연 물질(34, 54)에 반사성 물질이 부가되어, 다이싱 후에 전기 절연 물질(34, 54)의 측면들이 반사성이게 된다. 예를 들면, 고 반사성인 TiO2 및/또는 칼슘 실리케이트(calcium silicate) 입자들이, 예컨대 도 3을 참조하여 상기 기술된 바와 같이, 웨이퍼 상에 몰딩되거나 다르게 배치되는 에폭시 또는 실리콘일 수 있는 전기 절연 물질과 섞일 수 있다.
일부 실시예들에서, 반사성 물질에 부가하여 또는 그를 대신하여, 열전도성 물질이 절연 물질(34, 54)에 부가될 수 있다. 예를 들면, 구조물의 열전도성을 개선하기 위해서 및/또는 절연 물질의 CTE(coefficient of thermal expansion)를 반도체 구조물, 두꺼운 금속 층들 또는 둘 모두의 CTE에 더 근접하게 일치되도록 조작(engineer)하기 위해서 질화 알루미늄, SiO2, 흑연, BN 또는 임의의 다른 적합한 물질의 입자들이 절연 물질(34, 54)에 부가될 수 있다.
도 22에 도시된 바와 같이, 일부 실시예들에서, 디바이스가 다이싱되어, 디바이스의 에지들은 전기 절연 물질(34, 54)이기 보다는, 두꺼운 금속 층(28)의 측벽들이게 된다. 일부 실시예들에서, 다이싱 후에 두꺼운 금속 층(28)의 측벽들이 표면 거칠기를 감소시키기 위하여, 예를 들면 습식 화학적 에칭에 의해 처리된다(treated). 표면 거칠기를 감소시키는 것은 측벽들의 반사율을 증가시킬 수 있다. 일부 실시예들에서, 다이싱 후에 디바이스가 다이싱에 사용되는 핸들링 포일(handling foil)에 여전히 부착되어 있는 동안, 예컨대 물리적 증착법 또는 무전해 도금(electroless plating)에 의해 두꺼운 금속 층(28)의 측면들 위에 Al, Ni, Cr, Pd 또는 Ag 코팅, 반사성 합금, 또는 반사성 코팅들의 스택과 같은 반사성 금속 코팅(66)이 형성된다.
일부 실시예들에서, 측면 코팅(66)은 디바이스가 다이싱된 후, 디바이스가 여전히 다이싱용 핸들링 포일에 부착되어 있는 동안 디바이스의 측벽들 상에 놓여지는 절연 반사성 물질이다. 예를 들면, 개별 디바이스들은 분리될 수 있고, 핸들링 포일에 개별 디바이스들이 있는 동안, 분리 레인들(separation lanes)은 고 반사성 물질로 채워질 수 있다. 고 반사성 물질은 그 후에 다시 분리될 수 있다. 디바이스들의 웨이퍼가 두 개의 분리 단계를 수용하기에 충분히 넓은 분리 레인들을 갖고서 형성될 수 있거나, 두 개의 분리 단계를 수용하기 위하여 핸들링 포일이 두 차례 신장될 수 있다(stretched). 적합한 반사성 물질들의 예들은 실리콘 또는 TiO2 입자들과 같은 반사성 입자들로 채워진 실리콘이나 에폭시와 같은 투명한 물질들을 포함한다.
필터들, 렌즈들, 이색성 물질들(dichroic materials) 또는 파장 변환 물질들과 같은 하나 이상의 선택적인 구조물들은, 다이싱 전 또는 후에 LED들 상에 형성될 수 있다. 파장 변환 물질은 발광 디바이스에 의해 방출되어 파장 변환 물질(wavelength converting material)에 입사하는 빛의 전부 또는 일부가 파장 변환 물질에 의해 변환될 수 있도록 형성될 수 있다. 발광 디바이스에 의해 방출된, 변환되지 않은 빛은, 그럴 필요가 있는 것은 아니지만 빛의 최종 스펙트럼의 부분일 수 있다. 흔한 조합들의 예들은 황색-방출 파장 변환 물질과 결합된 청색-발광 LED, 녹색- 및 적색-방출 파장 변환 물질과 결합된 청색-발광 LED, 청색- 및 황색-방출 파장 변환 물질과 결합된 UV-발광 LED, 그리고 청색-, 녹색- 및 적색-방출 파장 변환 물질들과 결합된 UV-발광 LED를 포함한다. 다른 색상들의 빛을 방출하는 파장 변환 물질들은 디바이스로부터 방출되는 빛의 스펙트럼을 조정(tailor)하기 위해서 부가될 수 있다. 파장 변환 물질은 전통적인 인광 입자들(phosphor particles), 양자점들(quantum dots), 유기 반도체들, 2-6 또는 3-5족 반도체들, 2-6 또는 3-5족 반도체 양자점들 또는 나노크리스탈들, 염료들, 폴리머들, 또는 GaN과 같은 발광하는(luminesce) 물질들일 수 있다. Y3Al5O12:Ce(YAG), Lu3Al5O12:Ce(LuAG), Y3Al5-xGaxO12:Ce(YAlGaG), (Ba1-xSrx)SiO3:Eu(BOSE)와 같은 가넷(garnet)계 인광 물질들 및 (Ca,Sr)AlSiN3:Eu와 (Ca,Sr,Ba)2Si5N8:Eu와 같은 질화물계 인광 물질들을 포함하는 임의의 적합한 인광물질이 사용될 수 있으나, 이들로 한정되지 않는다.
두꺼운 금속 층들(26 및 28), 및 두꺼운 금속 층들의 사이와 이웃하는 LED들 사이의 갭들을 채우는 전기 절연 물질은 반도체 구조물에 기계적 지지를 제공하여, 실리콘 또는 세라믹 마운트와 같은 부가적인 마운트가 필요하지 않게 한다. 마운트를 제거하는 것은 디바이스의 비용을 감소시킬 수 있고 디바이스를 형성하기 위해 필요한 프로세싱을 간소화할 수 있다.
본 발명을 상세히 기술한 바, 당해 기술 분야에서 통상의 지식을 가진 자들은 주어진 본 발명의 개시에 대하여 본 명세서에 기술된 발명의 개념의 진정한 의미에서 벗어나지 않고 발명의 변경들이 이루어질 수 있다는 것을 인정할 것이다. 그러므로, 본 발명의 범위는, 도시되고 기술된 특정한 실시예들로 제한되지 않는다는 점이 의도된다.

Claims (7)

  1. n-타입 영역 및 p-타입 영역 사이에 개재된 발광 층을 포함하는 반도체 구조물; 및
    각각의 반도체 디바이스에 대한 제1 및 제2 금속 컨택트 - 각각의 제1 금속 컨택트는 상기 n-타입 영역과 직접 접촉하고, 각각의 제2 금속 컨택트는 상기 p-타입 영역과 직접 접촉함 -
    를 포함하는, 반도체 디바이스들의 웨이퍼를 제공하는 단계;
    상기 웨이퍼 위에 있는 각각의 반도체 디바이스의 상기 제1 및 제2 금속 컨택트 위에 제1 및 제2 금속 층을 각각 형성하는 단계 - 상기 제1 및 제2 금속 층은 이후의 프로세싱 동안 상기 반도체 구조물을 지지하도록 50㎛보다 두껍고, 상기 제1 및 제2 금속 층을 형성하는 단계는 상기 제1 및 제2 금속 층 중 하나의 측벽 위에 삼차원 피쳐를 형성하는 단계를 포함하며, 상기 삼차원 피쳐의 위와 아래에서의 상기 제1 또는 제2 금속 층의 폭은 동일하고, 상기 삼차원 피쳐의 영역 내에서의 상기 제1 또는 제2 금속 층의 폭은 상기 삼차원 피쳐의 위와 아래에서의 폭과 상이함 -;
    상기 제1 및 제2 금속 층의 형성 후, 상기 제1 및 제2 금속 층 사이의 공간들을 채우는 제1 전기 절연 층을 형성하는 단계;
    상기 웨이퍼 상에 제2 전기 절연 층을 배치하는 단계;
    상기 제2 전기 절연 층에 상기 제1 금속 층에 정렬된 제1 개구를, 상기 제2 전기 절연 층에 상기 제2 금속 층에 정렬된 제2 개구를 형성하는 단계; 및
    상기 제1 개구에 정렬된 제1 금속 본딩 패드를 형성하고, 상기 제2 개구에 정렬된 제2 금속 본딩 패드를 형성하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 제1 및 제2 금속 층을 형성하는 단계는 상기 웨이퍼 위에 제1 및 제2 금속 층을 도금(plating)하는 단계를 포함하는, 방법.
  3. 제2항에 있어서,
    상기 삼차원 피쳐를 형성하는 단계는:
    상기 제1 및 제2 금속 층의 제1 부분을 도금하는 단계;
    상기 제1 및 제2 금속 층의 상기 제1 부분 위에 상기 제1 및 제2 금속 층의 제2 부분을 도금하는 단계 - 상기 제2 부분은 상기 제1 부분과는 상이한 측면 길이(lateral extent)를 가짐 -; 및
    상기 제1 및 제2 금속 층의 상기 제2 부분 위에 상기 제1 및 제2 금속 층의 제3 부분을 도금하는 단계 - 상기 제3 부분은 상기 제2 부분과는 상이한 측면 길이를 가짐 -
    를 포함하는, 방법.
  4. 제3항에 있어서,
    제1 부분의 도금 후에, 상기 제1 및 제2 금속 층의 상기 제1 부분 상에 제1 전기 절연 층의 제1 부분을 몰딩하는 단계;
    제2 부분의 도금 후에, 상기 제1 및 제2 금속 층의 상기 제2 부분 상에 제1 전기 절연 층의 제2 부분을 몰딩하는 단계; 및
    제3 부분의 도금 후에, 상기 제1 및 제2 금속 층의 상기 제3 부분 상에 제1 전기 절연 층의 제3 부분을 몰딩하는 단계
    를 더 포함하는, 방법.
  5. 삭제
  6. 제1항에 있어서,
    상기 반도체 구조물은 성장 기판 위에서 성장되고,
    상기 방법은, 상기 제1 및 제2 금속 층의 형성 후에 상기 성장 기판을 제거하는 단계
    를 더 포함하는 방법.
  7. 제1항에 있어서,
    상기 제1 및 제2 금속 층의 형성 후에 개별 반도체 디바이스들 또는 반도체 디바이스들의 그룹들로 웨이퍼를 다이싱하는 단계
    를 더 포함하는 방법.
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