KR100908053B1 - 개별 반도체 소자를 분리하는 방법 - Google Patents

개별 반도체 소자를 분리하는 방법 Download PDF

Info

Publication number
KR100908053B1
KR100908053B1 KR1020047016176A KR20047016176A KR100908053B1 KR 100908053 B1 KR100908053 B1 KR 100908053B1 KR 1020047016176 A KR1020047016176 A KR 1020047016176A KR 20047016176 A KR20047016176 A KR 20047016176A KR 100908053 B1 KR100908053 B1 KR 100908053B1
Authority
KR
South Korea
Prior art keywords
substrate
delete delete
sapphire
individual semiconductor
sub
Prior art date
Application number
KR1020047016176A
Other languages
English (en)
Other versions
KR20050026380A (ko
Inventor
염근영
유명철
울프럼 어바넥
성윤준
정창현
김경남
김동우
Original Assignee
엘지전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지전자 주식회사 filed Critical 엘지전자 주식회사
Publication of KR20050026380A publication Critical patent/KR20050026380A/ko
Application granted granted Critical
Publication of KR100908053B1 publication Critical patent/KR100908053B1/ko

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B33/00—After-treatment of single crystals or homogeneous polycrystalline material with defined structure
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/16—Oxides
    • C30B29/20—Aluminium oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0095—Post-treatment of devices, e.g. annealing, recrystallisation or short-circuit elimination
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Led Devices (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Weting (AREA)

Abstract

본 발명은 유도 결합 플라즈마 반응성 이온 에칭(ICP RIE)을 사용하는 기판의 박막화 및 절단에 관한 것이다. 절단할 때, 스크라이브 라인을 뚜렷하게 하는 경질 포토레지스트 패턴 및 금속 마스크 패턴이 리소그래피 기술에 의해 사파이어 기판 또는 반도체 에피택시얼 층에 형성되는 것이 유리하다. 그런 후에, 에칭 채널을 형성하기 위해 스크라이브 라인을 따라 기판이 에칭된다. BCl3 및/또는 BCl3/Cl 2로 이루어진 에칭 가스가 사용된다(선택적으로, Ar이 첨가될 수 있다). 그런 후에,응력 라인이 에칭 채널을 따라 기판을 통해 생성된다. 그런 후에, 기판은 응력 라인을 따라 절단된다. 박막화할 때, 기판의 표면은 BCl3 및/또는 BCl3/Cl2 가스, 가능하면 약간의 Ar을 사용하여 유도 결합 플라즈마 반응성 이온 에칭(ICP RIE)된다. ICP RIE는 사파이어 및 다른 경질 기판을 작업할 때 특히 유리하다.
유도 결합 플라즈마 반응성 이온 에칭(ICP RIE)

Description

개별 반도체 소자를 분리하는 방법 {Method for Separating Individual Semiconductor device}
본 발명은 반도체 제작에 관한 것이다. 보다 구체적으로, 본 발명은 반도체 제작에서 반응성 이온 에칭을 이용하여 개별 반도체 소자를 분리하는 방법에 관한 것이다.
통상 "LED"라고 불리는 발광 소자는 전류를 빛으로 전환하는 주지된 반도체 소자이다. LED에 의해 발광되는 빛의 색(파장)은 LED를 제작하는데 사용되는 반도체 재료에 좌우된다. 이는 발광된 빛의 파장이 가전자대와 전도대 전자 사이의 에너지 차이를 나타내는 반도체 재료의 밴드-갭 에너지에 의존하기 때문이다.
갈륨-질화물(GaN)은 청색 발광에 적절한 밴드-갭 에너지를 갖기 때문에, 최근 LED 연구자들로부터 많은 관심을 받고 있다. 청색 발광 LED는 광 기록매체와 같은 응용에 유익한 짧은 청색 파장, 적색 및 녹색 LED와 사용될 때 넓은 범위의 색을 나타내는 가능성 때문에 중요하다. 따라서, GaN 기술은 발전되어 왔고 계속 빠르게 발전되고 있다. 예를 들어, GaN LED의 효율은 백열광의 효율을 추월하고 있다. 따라서, GaN-계 LED에 대한 시장의 성장은 빠르다.
GaN 기술의 발전에도 불구하고, GaN-계 소자는 대부분의 응용에 사용하기에 너무 고가이다. 이에 대한 한 가지 이유는 GaN-계 소자의 높은 제작 비용과 GaN 에피택시층의 성장의 어려움 및 사파이어 또는 실리콘 카바이드와 같은 경질 기판상 에 GaN 소자 가공의 어려움이다.
고품질 GaN층에 적층 성장층은 일반적으로 사파이어 기판에 제작된다. 이는 사파이어 격자가 GaN과 잘 일치하기 때문이다. 또한, 사파이어 결정은 화학적 및 열적으로 안정하고, 높은 용융점, 높은 결합 에너지(122.4Kcal/mole) 및 높은 유전 상수를 가진다. 화학적으로, 사파이어는 결정 산화 알루미늄, Al2O3이다.
사파이어의 수 많은 장점에도 불구하고, 중대한 문제점들을 가진다. 예를 들어, 사파이어는 매우 단단하고, 자연스런 깨짐 각이 없이 결정 배열을 가지고, 절단과 기계적인 연마(저비용, 고품질 소자의 생산에 크게 기여하는 공정)가 어렵다. 또한, 사파이어의 높은 결합력이 습식 화학적 에칭에 대한 저항력을 갖는 화학적 구성을 갖게 한다. 그 결과, 사파이어는 소자 기판으로 사용될 때 특별한 가공 기술이 필요하다.
사파이어상에 반도체 소자를 제작하는 것은 일반적으로 MOCVD(금속 유기 화학적 기상 증착) 또는 MBE(분자 광선 에피택시)를 사용하여 사파이어 기판상에 GaN 에피택시층을 성장시킴으로써 수행된다. 그런 후에, 통상적인 반도체 가공 기술을 사용하여 GaN LED와 같은 다수의 개별 소자가 에피택시층에 제작된다.
개별 소자들이 제작된 후, 개별 소자들은 반드시 사파이어 기판으로부터 분리(절단)되어야 한다. 이를 위해 사파이어 기판은 먼저 기계적으로 접지되고, 래핑되고, 및/또는 연마되어 평탄한 뒷면을 갖는 박막 웨이퍼를 생성하게 된다. 이런 기계적 단계는 시간이 소여되고 고가라는 것을 알아야 한다. 박막화 및 연마 후에, 사파이어 기판은 지지 테이프에 부착된다. 그런 후에, 다이아몬드 칼 또는 탐침으로 개별 소자들 사이에 스크라이브 라인(scribe line)을 형성한다. 이런 스크라이빙은 일반적으로 2''기판(웨이퍼)을 가공하는데 적어도 1 시간이 소요되고, 더 많은 제작 비용이 소요된다. 또한, 스크라이브 라인이 연속 절단이 가능하도록 비교적 넓어야 하기 때문에, 소자 수율이 감소하고, 더 많은 제작 비용이 소요된다. 스크라이빙 후에, 사파이어 기판은 스틸 롤러를 사용하여 펼쳐지거나 전단 절단 가공이 사용되어, 개별 반도체 소자를 연속적으로 절단하거나 분리시키는 응력 균열(stress crack)을 생성한다.
비용 문제 때문에, 실제로는 한 번에 하나 이상의 기판을 가공하는 것이 매우 유익하다. 그러나, 기계적 래핑(lapping)에 의한 이의 수행과 스크라이브 라인 절단은 현재 실용적이지 못하다. 따라서, 기계적 작업 공정은 각 기판이 개별적으로 작업되기 때문에 비용이 증가된다. 또한, 기계적 작업 공정은 필요한 처리 단계 때문에 수율이 감소되는 경향이 있다.
따라서, 여러 면으로 매우 유익하지만, 사파이어 기판은 심각한 문제점들을 가진다. 그러므로, 사파이어 기판 또는 일반적으로 임의의 다른 기판상에 제작된 소자들을 절단하는 새로운 방법이 유익할 것이다. 더 적은 기계적 처리 단계로 소자를 절단하는 새로운 방법이 더욱 더 유익할 것이다. 이런 방법들은 소자 수율을 증가시킨다면 특히 유용할 것이다. 여러 기판을 동시에 가공할 수 있는 방법들이 특히 유용할 것이다. 또한, 얇고, 정확하게 제어된 절단 라인을 따라 비교적 빠른 속도로 사파이어 기판을 절단하고 최소의 기계적 단계를 갖는 방법이 특히 유익할 것이다. 또한, 사파이어 기판의 비기계적 박막화 방법이 특히 유익할 것이다.
본 발명의 다음 설명은 본 발명에 독특한 일부 발명적 특성을 이해하는데 용이하도록 제공되고, 완전한 설명은 아니다. 본 발명의 다양한 양태의 전체적인 이해는 전체 명세서, 청구항, 도면 및 요약서 전체를 고려하여 이루어질 수 있다.
본 발명의 원리는 기판상에 제작된 개별 반도체 소자를 분리하기 위해 기판을 절단하는 새로운 방법을 제공한다. 이런 원리를 사용함으로써, 일부 기판으로부터 여러 허용가능한 개별 반도체 소자(칩)가 증가될 수 있어, 반도체 제작 공정의 생산성을 향상시킨다. 본 발명의 원리는 사파이어 및 실리콘 카바이드와 같은 매우 단단한 기판상에 제작된 GaN LED와 같은 반도체 소자를 분리시킬 때 특히 유용하다.
본 발명의 원리에 따라 개별 반도체 소자들을 분리하기 위해 기판을 절단하는 방법은 기판 또는 소자-측면상에 마스크 패턴을 형성하는 단계를 포함한다. 마스크 패턴은 에칭을 위해 기판 또는 소자-측면을 노출시키는 스크라이브 라인을 포함한다. 이런 마스크 패턴은 포토리소그래피와 연속적 현상을 사용하여 유익하게 생성된다. 유익한 것은, 마스크 패턴은 비교적 두껍고, 경질 포토 레지스트, 경질 금속 마스크(Cr, Mo, 등) 또는 금속 및 포토레지스트의 조합으로 이루어진다. 그런 후에, 유도 결합 플라즈마 반응성 이온 에칭(Inductively Coupled Plasma Reactive Ion Etching)(ICP RIE))을 사용하여 기판 또는 소자-측면이 스크라이브 라인을 따 라 에칭된다. 에칭 가스는 BCl3 및/또는 BCl3/Cl2로 이루어지고, 가능하면 Ar이 첨가된다. 에칭은 기판 속으로 이어진 트렌치를 형성한다. 그런 후에, 에칭된 기판이 응력 가공된다. 응력 가공은 기판을 통해 트렌치로부터 이어진 응력 라인을 생성한다. 이 응력 라인은 개별 반도체 소자들을 분리시키기 위해 제어된 방식으로 기판을 분리시킨다. 응력은 기판을 지지하는 지지 테이프를 붙이고 지지 테이프의 뒷면을 가로질러 롤러를 굴리거나 트렌치에 대해 나이프 에지를 가하는 것과 같은 다양한 방식으로 가해질 수 있다. 대부분의 가공 단계는 여러 기판상에서 동시에 수행될 수 있는 것이 유익하다.
본 발명의 원리는 사파이어 또는 SiC와 같은 매우 단단한 기판상에 제작된 반도체 소자들을 분리할 때 특히 유익하다. 사용될 수 있는 다른 기판들은 Si, GaAs, InP, ZnSe, ZnO 및 GaP를 포함한다. 본 발명의 원리는 여러 기판의 동시 가공을 하면서 필요한 기계적 처리 단계 수를 감소시킬 수 있다. 또한, 본 발명의 원리는 얇고, 정확하게 제어된 스크라이브 라인을 따라 절단하고 최소의 기계적 작업으로 경질 기판의 빠른 절단을 가능하게 한다.
본 발명의 원리에 따른 경질 기판의 절단 방법은 기판 또는 소자-측면을 노출시키는 스크라이브 라인을 갖는 마스크 패턴으로 경질 기판상에 마스크 패턴(상기 참조)을 형성하는 것을 포함한다. 그런 후에, 기판 또는 소자-측면은 BCl3 및/또는 BCl3/Cl2로 이루어지고, 가능하면 Ar이 첨가된 에칭 가스로 유도 결합 플라즈마 반응성 이온 에칭(ICP RIE)을 사용하여 스크라이브 라인을 따라 에칭된다. 에칭은 경질 기판 속으로 이어진 트렌치를 생성한다. 그런 후에, 경질 기판에 응력이 가해진다. 응력 공정은 롤링(rolling), 나이프 에지(knife-edge)의 사용 또는 다른 적절한 장치에 의해 이루어질 수 있다. 최종 응력 가공은 경질 기판을 통해 트렌치로부터 이어진 응력 라인을 생성한다. 경질 기판은 개별 소자들을 분리하기 위해 응력 라인을 따라 절단될 수 있다.
ICP RIE가 수행되어 트렌치가 트렌치의 바닥 선단에서 노치와 함께 형성된다. 이런 노치는 응력 라인을 따라 쉽게 분리될 수 있다.
또한, 본 발명의 원칙은 BCl3 및/또는 BCl3/Cl2로 이루어지고, 가능하면 Ar이 첨가된 에칭 가스로 유도 결합 플라즈마 반응성 이온 에칭(ICP RIE)을 사용하여 기판을 연마하는 방법을 제공한다.
본 발명의 새로운 특징은 본 발명의 상세한 설명을 검토하면 당업자에게 보다 명확해질 수 있거나 본 발명을 실시하여 배울 수 있다. 그러나, 본 발명의 상세한 설명과 제공된 특정한 실시예들은 본 발명의 어떤 실시예들을 가리키는 반면, 본 발명의 취지 및 범위 내에서 다양한 변화와 변형이 본 발명의 상세한 설명 및 청구항으로부터 당업자에게 명백해 질 것이기 때문에 단지 예시적 목적을 위해 제공된다는 것을 이해해야 한다.
유사한 참조 번호는 동일하거나 또는 기능적으로 유사한 부품들을 의미하고 본 명세서에 포함되고 일부를 형성하고 본 발명을 나타내는 첨부된 도면은 본 발명은 상세한 설명과 함께 본 발명의 원리를 설명하는 역할을 한다.
도 1은 여러 개별 반도체 소자를 가진 기판을 나타낸다.
도 2는 박막화된 후의 도 1의 기판을 나타낸다.
도 3은 마스크 패턴이 뒷면 또는 앞면(소자-측면)상에 형성된 후의 도 2의 기판을 나타낸다.
도 4는 ICP RIE 에칭 및 마스크 패턴 잔여물의 제거 후의 도 3의 기판의 단면도이다.
도 5a 및 5b는 거의 최적화된 ICP RIE 에칭 공정에 의해 형성된 트렌치의 단면도 및 투시 주사형 전자 현미경 사진이다.
도 6a 및 6b는 다른 거의 최적화된 ICP RIE 에칭 공정에 의해 형성된 트렌치의 단면도 및 투시 주사형 전자 현미경 사진이다.
도 7은 지지 테이프가 기판의 뒷면에 부착된 후의 도 4의 기판을 나타낸다.
도 8은 스틸 롤러에 의해 굴린 후의 도 7의 기판을 나타낸다.
도 9는 뒤집혀서 나이프 에지로 응력을 가한 후의 도 4의 기판을 나타낸다.
도 10은 기판상에 ICP RIE를 수행하기에 적절한 장치를 나타낸다.
이하에서 개별 반도체 소자를 분리하기 위해 기판을 절단하고 기판을 박막화하는 공정을 일반적으로 기술한다. 상기한 공정은 사파이어 및 SiC와 같은 경질 기판을 절단 및 박막화할 때 특히 유리하다. 사용되는 다른 기판들은 Si, GaAs, InP, ZnSe, ZnO 및 GaP를 포함한다. 경질 반도체 기판상에 제작된 모든 반도체 소자는 ICP RIE 스크라이빙 방법에 의해 분리될 수 있다. 또한, 일부 금속들은 상기한 공정을 사용하여 에칭될 수 있다. 그러나, 이하에서 본 발명의 원리와 일치하는 많은 다른 실시예들의 단지 일부를 기술한다는 것을 이해해야 한다. 따라서, 본 발명은 아래의 청구항 및 이의 등가물에 의해 포함되는 모든 실시예들을 포함하는 것으로 이해된다.
본 발명의 원리는 기판에 미리 형성되어진 개별 반도체 소자들을 분리하기 위해 유도 결합 플라즈마 반응성 이온 에칭(ICP RIE)을 사용한다. 본 발명의 동기가 사파이어 상에 제작되어진 GaN-계 소자를 분리하는 것이기 때문에, 기술된 실시예들은 사파이어 기판을 절단하고 박막화되었다. 그러나, 다른 재료들도 유사하게 가공될 수 있다. 따라서, 사파이어 기판상에 형성된 개별 부품들을 절단하기 위한 일반적인 공정이 먼저 기술될 것이고, 이어 ICP RIE 공정이 보다 상세하게 기술되고, 이어서 기판 박막화 및 연마에서 ICP RIE의 논의가 이어진다.
도 1은 여러 개별 반도체 소자(14)를 갖는 사파이어 기판(12)을 나타낸다. 예를 들어, 반도체 소자들은 사파이어 기판(12) 상의 에피택시층을 증착 및 가공함으로써 제작되는 GaN-계 LED일 수 있다. 이런 GaN-계 LED 소자들은 도핑되지 않은 GaN, Si로 도핑된 n-형, InGaN/GaN 층을 가진 다중 양자 우물(multiple quantum well), Mg로 도핑된 p-형 및 Mg로 도핑된 p-형 GaN의 여러 에피택시층으로 이루어질 수 있다. 물론, 레이저 다이오드 및/또는 전자 소자와 같은 다른 형태의 반도체 소자가 사파이어 기판(12)상에 형성될 수 있다.
ICP RIE를 사용하여 스크라이브 라인을 형성하는 두 가지 방식이 있다; 반도 체 소자(14)가 형성되기 전 또는 에피택시어 성장 직후. 마스크 패턴(16)은 포토리소그래피 공정을 사용하여 기판 웨이퍼의 에피택시층상에 형성된다. 마스크 패턴(16)은 개별 반도체 소자(14)를 뚜렷하게 하는 정확하게 제어된 스크라이브 라인(15)을 제공한다. 실제로, 스크라이브 라인(15)의 넓이는 5㎛ 또는 10㎛가 유리하다. 마스크 패턴(16)의 두께는 마스크 패턴(16)을 통해 사파이어 기판의 에칭 선택성에 대해 영향을 미친다. 따라서, 마스크 패턴(16)의 두께는 적절한 에칭 선택성을 제공하기 위해 필요한대로 조절될 수 있다.
도 2에서, 개별 반도체 소자(14)가 형성된 후에, 사파이어 기판(12)의 뒷면은 기계적 그라인딩 및 래핑에 의해 박막화되고 및/또는 연마된다. 선택적으로, 뒤이어 기술한대로, 사파이어 기판(12)은 ICP RIE 에칭을 사용하여 박막화 될 수 있다(그러나, ICP RIE 에칭 속도가 약 0.3㎛/min이기 때문에, ICP RIE를 사용하여 두꺼운 사파이어 기판을 박막화하는 것은 실용적이지 못하다). 일반적으로 최초 사파이어 기판은 약 330 내지 430㎛의 두께를 가질 수 있고, 박막화 후에 그 두께는 100㎛이하로 감소될 수 있다. 다른 방법은 소자 형성 및 웨이퍼 박막화 및 연마 후에 스크라이브 라인을 형성하는 것이다.
도 3에서, 박막화 후에, 마스크 패턴(16)은 포토리소그래피 공정을 사용하여 박막화된 사파이어 웨이퍼(12)의 뒷면상에 형성된다. 마스크 패턴(16)은 개별 반도체 소자(14)를 뚜렷하게 하는 정확하게 제어된 스크라이브 라인(15)을 제공한다. 실제로, 스크라이브 라인(15)의 넓이는 5㎛ 또는 10㎛가 유리하다. 스크라이브 라인 넓이는 다이아몬드-커팅 휠 또는 탐침을 사용하여 형성된 50 내지 150㎛의 스크 라이브 라인보다 휠씬 더 적다. 마스크 패턴(16)의 두께는 마스크 패턴(16)을 통해 사파이어 기판의 에칭 선택성에 대해 영향을 미친다. 따라서, 마스크 패턴(16)의 두께는 적절한 에칭 선택성을 제공하기 위해 필요한대로 조절될 수 있다
마스크 패턴(16)은 강한 플라즈마에 견디는 비교적 단단한 포토레지스트, 강한 플라즈마에 견디는 금속 재료 또는 이 모두로 제작되는 것이 유리하다. 예를 들어, 도 3에서, 마스크 패턴(16)은 포토레지스트층(16a), 금속층(16b) 또는 이 모두를 포함할 수 있다. 이 포토레지스트층(16a)은 AZ 92620(클라이란트 사의 제품)일 수 있고, 스크라이브 라인(15)을 형성하기 위해 포토레지스트층(16a)을 현상시키는데 사용되는 현상액은 AZ MIF 500(클라이란트 사의 다른 제품)일 수 있다. 적절한 금속층(16b)은 Cr, Ni 또는 Mo 등이다. 대략 100nm-두께의 경질 금속층이 물리적 기상 증착(PVD)에 의해 제조될 수 있다.
이하는 주로 적절한 포토레지스트층(16a)의 제작에 관한 것이다. 포토레지스트 증착 이전에, 탈수에 의해 사파이어 기판으로부터 물 분자를 제거하기 위해 실온 HMDS 처리가 수행된다. 그런 후에, 약 12 마이크론(바람직하게는 10-20 마이크론)의 두께를 갖는 포토레지스트를 생성하기 위해 스핀 코팅에 의한 포토레지스트 코팅제가 도포된다. 실제로, 포토레지스트의 두께는 사파이어 기판 속의 에칭 깊이와 거의 동일해야 한다. 깊이가 동일하면 포토레지스트가 사피이어 에칭 동안 손상하지 않도록 만든다. 한 단계에서 12 마이크론 두께의 포토레지스트 코팅을 형성하기가 어렵기 때문에, 포토레지스트는 각각 6 마이크론의 두께로 두 번 코팅제가 도포되는 것이 유리하다. 제 1 포토레지스트 코팅제는 스핀 코팅되고 약 15분 동안 90℃에서 약하게 구워진다. 그런 후에, 제 2 포토레지스트 코팅제는 유사한 방식으로 도포되나, 약 8 분 동안 110℃에서 약하게 구워진다.
도 3에서, 포토레지스트 코팅은 스크라이브 라인(15)를 형성하도록 패턴화된다. 이것은 리소그래피 기술을 사용하여 수행하는 것이 유리하다. 포토레지스트 코팅의 두께 때문에 현상은 비교적 오랜 시간이 소요된다. 현상 후에, 포토레지스트 패턴(16)은 약 30분 동안 약 80℃에서 강하게 구워진다. 그런 후에, 강하게 구워진 포토레지스트는 약 3.5분 동안 MCB(금속 클로로벤젠)처리제에 담그는 것이 유리하다. 이런 디핑(dipping)은 포토레지스트를 더 강하게 한다.
금속층(16b)은 표준 금속 증착/도금 기술을 사용하여 형성될 수 있다. 물론, 문헌을 참조할 수 있다.
도 4에서, 마스크 패턴(16)이 제조된 후에, 사파이어 기판(12)은 마스크 패턴(16)을 통해 ICP RIE(이후에 보다 상세하게 기술됨)에 의해 에칭된다. 임의의 잔여 마스크 재료는 제거된다. 에칭은 사파이어 기판(12) 속으로 이어진 트렌치(17)를 형성한다.
개별 반도체 소자의 연속적인 분리를 돕기 위하여, 트렌치 에칭은 노치를 보호하도록 최적화 된다. 노치는 트렌치의 측벽으로부터 아래로 이어진 특히 깊고, 날카롭게 파인 부분이다. 도 5a 및 도 5b는 ICP RIE 에칭을 사용하여 포토레지스트 층에 형성된 노치를 가진 트렌치의 주사형 전자 현미경 사진이다. 또한, 도 6a 및 6b는 ICP RIE 에칭을 사용하여 금속(Mo)층에 형성된 노치를 갖는 트렌치의 주사형 전자 현미경 사진이다. 도 5a 및 5b 및 도 6a 및 6b에 나타낸 트렌치를 제작하는데 적절한 조건의 예들이 뒤이어 제공된다.
트렌치 형성 후에, 사파이어 기판상에 개별 반도체는 반드시 분리되어야 한다. 도 7 및 도 8은 기판(12) 분리의 한 방법을 나타낸다. 도 7에서, 지지 테이프(18)은 사파이어 기판(12)의 뒷면에 부착된다. 스틸 롤러(20)는 지지 테이프(18)의 뒷면을 가로질러서 굴러간다. 이 작용으로 사파이어 기판(12)을 통과하는 에칭 채널(17)로부터 이어진 응력 라인(22)을 생성한다. 트렌치에 노치를 형성하면 응력 라인(22)의 생성을 돕는다.
그런 후에, 도 8에 나타낸대로, 스틸 롤러를 더 굴리면 응력 라인이 파괴되어 에칭 채널(17)을 따라 사파이어 기판(12)이 절단되어 개별 반도체 소자(14)가 분리된다. 그런 후에, 지지 테이프는 신장(연장)되고 개별 반도체 소자(14)는 테이프로부터 제거될 수 있다. 이들 개별 반도체 소자(14)들은 지지 테이프로부터 제거될 수 있고 뒤이어 소자 패키지 또는 하이 레벨 어셈블리에 집적된다.
도 9는 개별 반도체 소자(14)를 분리하는 다른 방법을 나타낸다. 분리하기 위해, 지지 테이프(18)가 사파이어 기판(12)의 뒷면에 다시 부착된다. 도 7 참조. 이 구조물은 뒤집히고 트렌치에 대해 위에서 아래로 나이프 에지(24)가 가해진다. 이 작용은 주로 전단 절단(shear cutting)으로 불리고, 사파이어 기판(12)을 통과하는 에칭 채널(17)로부터 이어진 응력 라인(22)을 생성한다. 트렌치에 노치를 형성하면 이 작용을 돕는다. 그런 후에, 지지 테이프는 신장되고 개별 반도체 소자(14)는 제거된다.
상기에는 마스크 패턴(16)과 이의 스크라이브 라인(15)이 사파이어 기판의 뒷면상에 있는 경우 만을 기술하였다. 그러나, 반드시 이렇게 해야 하는 것은 아니다. 예를 들어, 포토레지스트 패턴은 개별 반도체 소자 위에 형성될 수 있다. 이것은 트렌치(17)를 개별 반도체 소자들 사이에 위치시킨다. 이것은 트렌치가 기판의 박막화에 의해 영향을 받지 않는 뚜렷한 장점을 가진다.
상기한 ICP RIE 공정은 평면형 ICP가 유리하다. ICP RIE 에칭에 적절한 장치는 도 10에 나타내었다. 두 바퀴 반 회전되거나 원형인 구리 코일(70)(1cm 두께 석영 창이 유리하다)이 챔버(75)를 형성하기 위해 접지된 금속 실드(74)를 덮는 상기 절연 창(72) 상에 위치된다. 13,56MHz의 무선 주파수 전력이 RF 공급기(77)로부터 코일(70)에 가해진다. RF 전력에 의해 창(72)을 절연하기 위해 적절한 각도에서 자기장이 형성되어야 한다.
도 10에서, 사파이어 기판(12)은 바닥 전극(116) 상의 챔버(75)에 위치한다. 이 바닥 전극(116)은 에칭을 일으키도록 사파이어 기판(12)을 편향시키는 바이어스 전압 공급기(118)와 연결된다. 바이어스 전압 공급기(118)는 13,56MHz의 무선 주파수 전력 및 DC 바이어스 전압을 공급하는 게 유리하다. 절연 창(72)부터 바닥 전극(116)까지의 거리는 약 6.5cm가 유리하다. Cl2 및 BCl3, 가능하면 Ar의 가스 혼합물은 반응성 가스 포트(120)를 통해 챔버 내로 주입된다. 또한, 전자는 포트(122)를 통해 챔버 내로 주입된다.
코일(70)에 의해 생성된 전자기장에 존재하는 전자는 주입된 가스의 중성 입자와 충돌하여, 플라즈마를 생성하는 이온과 중성 원자를 형성한다. 플라즈마 내의 이온은 바이어스 전압 공급기(118)에 의해 전극(116)에 공급된 바이어스 전압에 의해 사파이어 기판(12)을 향해 가속된다. 가속된 전자는 사파이어 기판(12)상의 스크라이브 라인(15)을 통과하여, 에칭 채널(14)을 형성시킨다(도 4 및 5 참조).
모든 챔버와 모든 응용에서 최적은 아니지만, 적절한 ICP RIE 가공 변수들은 400W 내지 2,000W의 RF 전력, -100 내지 -400VDC의 바이어스 전압 공급 및 5 내지 40m Torr의 가공 압력을 포함한다. 상기한대로, ICP RIE 공정은 트렌치 에칭 및 박막화에 모두 적절하다. 물론, 트렌치 에칭 및 박막화 사이에서 지속 시간은 다르다. 또한, 박막화는 포토레지스트 없이 수행된다.
에칭에 의해 얻어지는 평활(smoothing)의 등급을 조사하기 위해, 12.95nm의 표면 거침도를 갖는 절단된 미가공 사파이어 웨이퍼와 연마 웨이퍼는 에칭 형태 및 에칭 선택성을 측정하기 위해 통상적인 포토레지스트를 사용하여 패턴화되었다. 사파이어의 에칭 특성은 다양한 유도 전력(400 ~ 800와트), 바이어스 전압(-100 ~ -300 볼트) 및 작동 압력(1.33 ~ 5.33Pa) 레벨에서 Cl2/BCl3 및 Ar/Cl2/BCl 3의 가스 조합의 함수로서 측정되었다. 모든 경우에, 사파이어 기판 온도는 약 70℃로 고정되었다. 사파이어 및 포토레지스트의 에칭 속도는 탐침 표면조도계를 사용하여 포토레지스트의 제거 전후의 외형 깊이를 측정함으로써 측정되었다. 결과는 다음과 같다.
상기한대로, 금속(Cr)과 포토레지스트 마스크 패턴을 사용함으로써, 유도 결합 플라즈마 에칭 동안 Cl2 및 BCl3 및 Ar의 여러 가스 혼합물을 사용하여 일정한 깊이의 에칭이 수행되었다. 600W 및 800W의 RF 전력, -300VDS 바이어스 전압, 4.0 Pa 가공 압력, 및 70℃에서, Cl2/BCl3에서 BCl3의 비율을 50% 증가시키면 일반적으로 사파이어 에칭 속도가 증가된다. 그러나, BCl3을 50% 이상으로 더 증가시키면 에칭 속도가 감소되기 시작한다. 더 높은 유도 전력은 사파이어 속도를 증가시켰다. 800W의 유도 전력에서 50% Cl2 및 50% BCl3을 사용하여 얻은 가장 높은 사파이어 에칭 속도는 362.7nm/min이었다. 그러나, 사파이어 대 포토레지스트의 가장 높은 에칭 선택성은 800W의 유도 전력에서 100% BCl3을 사용하여 얻었다.
20% Ar 내지 50% Cl2 + 50% BCl3의 첨가는 사파이어 에칭 속도를 약간 증가시켰다. 그러나, Ar을 더 증가시키면 에칭 속도가 빠르게 감소하였다. 800W의 유도 전력에서 Ar/Cl2/BCl3을 사용하여 얻은 가장 높은 사파이어 에칭 속도는 377.5nm/min이었다. 사파이어 대 포토레지스트의 에칭 선택성은 Ar을 증가시킴에 따라 일반적으로 감소되었다.
사파이어 에칭 속도에 대한 RF 전력, dc-바이어스 및 가공 압력의 효과가 연구되었다. 일반적으로 RF 전력의 증가는 사파이어 에칭 속도 및 에칭 선택성을 증가시킨다. 이것은 증가된 반응성 라디칼 밀도와 플라즈마 이온 밀도에 의해 증가된 사파이어의 화학적 및 물리적 반응과 관련된 것으로 생각된다. 에칭 선택성의 증가는 사파이어 대 포토레지스트의 향상된 화학적 반응과 관련이 있는 것으로 생각된다.
dc-바이어스 전압의 증가는 사파이어 에칭 속도를 증가시킨다. 그러나, 에칭 선택성은 dc-바이어스 전압에 상대적으로 무감각한 것으로 발견되었다. 증가된 dc-바이어스 전압에 따른 사파이어 에칭 속도의 증가는 이온 충돌 에너지의 증가에 의한 증가된 물리적 스퍼터링(sputtering)과 관련된 것으로 생각된다. 에칭 선택성의 상대적 무감각성은 증가된 이온 충돌에 따른 포토레지스트와 사파이어 모두의 증가된 에칭 속도와 관련이 있다.
사파이어 에칭 속도 및 에칭 선택성은 적어도 4.0Pa에 도달할 때까지 증가된 가공 압력에 따라 증가되는 것으로 발견되었다. 가공 압력을 더 증가시키면 사파이어 에칭 속도 및 에칭 선택성은 감소되는 것으로 발견되었다. 증가된 가공 압력에 따른 사파이어 에칭 속도의 증가는 플라즈마 내의 라디칼 밀도의 증가와 관련이 있는 것으로 생각된다. 그러나, 더 높은 가공 압력에서 사파이어 에칭 속도의 감소는 입사 이온의 분산 및 에칭 산물의 재증착 모두에 의해 발생하는 것으로 생각된다. 얻어진 가장 높은 사파이어 에칭 속도 및 에칭 선택성은 30m Torr 작동 압력 및 800W의 RF 전력에서 377.5nm/min이었다.
상기한대로, 트렌치에서 노치 형성은 노치가 응력 균열을 효과적으로 일으키기 때문에 다이(die) 분리를 향상시킨다. 이것은 노치가 트렌치 내의 지역보다 더 높은 응력 집중 인자를 갖기 때문이다. 그 결과, 균열은 노치 내에서 선택적으로 일어나서, 경질 기판을 더 쉽게 파괴되게 한다. 이 노치는 적절한 ICP RIE 가스 조합 및 에칭 변수의 결과이다. 매우 우수한 결과는 600W/-300W의 전력/바이어스 전압, 및 30m Torr의 작동 압력으로 셋업된 도 10의 ICP RIE 장치와 40%BCl3/40%Cl2/20%Ar의 ICP RIE 가스 조성물을 사용하여 얻었다. 도 3에서, 도 5a 및 5b를 생성하는데 사용된 마스크 패턴(16)은 약 24㎛ 두께의 포토레지스트층(16a)으로 이루어졌다. 사파이어 기판 속의 에칭 깊이는 약 12㎛이었다. 도 5a 및 5b에서 나타낸대로, ICP RIE 공정 동안 고밀도 플라즈마는 GaN과 사파이어인 측벽을 만곡시키고 심한 손상을 가한다. 그러나, 포토레지스트 마스크 패턴(16)은 에칭 공정을 이겨낸다.
마스크 패턴(16) 열화는 각각 금속 또는 합금 및 포토레지스트 마스크 패턴(16)을 사용함으로써 감소될 수 있다. 도 6a 및 6b는 Cr 또는 Mo 마스크 패턴(16)을 사용하는 GaN/사파이어 웨이퍼의 전형적인 에칭 형태를 나타낸다(마스크 패턴 (16b)이 됨). 포토레지스트 마스크를 사용할 때, 금속 마스크 패턴을 사용할 때와는 다르게, 측벽은 에칭 공정 동안 이들의 수직성을 유지한다. 또한, 금속 마스크 패턴(16)을 사용할 때, 노치는 얕은 에칭 깊이에서 형성된다는 것을 알아야 한다. 예를 들어, 도 6a 및 도 6b는 5㎛의 셀(개별 반도체 소자(14)) 사이의 거리, 80%BCl3/20%Cl2(24/6sccm)의 가스 조성물 및 800W/-250V의 전력/전압의 ICP RIE 셋업 및 6.2m Torr의 작동 압력으로 70-90㎛ 두께인 사파이어 기판(12)상에 1.8㎛-두께 Mo 마스크 패턴을 사용한 결과를 나타낸다. 우수한 노치는 2.7㎛의 에칭 깊이에서 생성되었다.
사파이어를 박막화 할 때 에칭 형태를 20%Ar/40%Cl2/40%BCl3, 800W의 유도 전력, 4.0Pa의 작동 압력, -300V의 dc-바이어스 전압 및 70℃의 기판 온도의 에칭 조건에서 검사하였다. 포토레지스트 마스크 사파이어를 에칭하였고 에칭 형태는 SEM(주사형 전자 현미경) 및 AFM(원자력 현미경)을 사용하여 관찰하였다. ICP RIE를 사용하여 12분 동안 사파이어 표면을 에칭한 후에, 표면 거침도는 1.43nm인 반면, 기계적으로 절단되고 연마된 사파이어 표면 거침도는 12.95nm 및 5.38nm로 나타났다. 따라서, 결과는 평탄한 에칭 형태가 얻어질 수 있다는 것뿐만 아니라 평탄한 에칭 표면이 ICP RIE 건식 에칭을 사용하여 생성될 수 있다는 것을 나타낸다.
ICP RIE 에칭의 하이라이트는 다음과 같다:
상기한 유도 결합 플라즈마 반응성 이온 에칭은 경질 기판상에 반도체 소자를 제작할 때 많은 유익을 제공한다. 그 유익은 다음과 같다:
유도 결합 플라즈마 반응성 이온 에칭(ICP RIE)은 기판상의 개별 반도체 소자를 분리하는데 사용되는 주장치로서 적합하다.
ICP RIE는 경질 기판상에 제작된 많은, 가능하면 모든 타입의 반도체 소자에 적합하다.
ICP RIE는 경질 기판상에 제작된 반도체 소자를 분리시키는데 표준 리소그래피 기술(마스크 패턴)을 사용할 수 있게 한다.
ICP RIE는 스크라이브 라인 형성뿐만 아니라 웨이퍼 박막화 및 연마에 사용될 수 있다.
ICP RIE는 좁은 스크라이브 라인(5㎛ 또는 10㎛)을 형성시켜, 소자 수율을 증가시킨다.
ICP RIE는 트렌치 바닥 위에 위치하여 균열을 개시와 현상을 돕는 노치(특히 깊고, 날카롭게 파인 부분)를 형성할 수 있다.
ICP RIE 에칭은 평면 방식으로 수행될 수 있다.
ICP RIE 에칭은 가스(Cl2 및 BCl3, HBr 및 Ar) 및 통상의 RIE 조건을 사용할 수 있는 표준(또는 약간 변형된)RIE 장치를 사용하여 수행될 수 있다.
ICP RIE는 평탄한 사파이어 표면(ICP RIE 연마 사파이어 표면의 거침도는 1,43nm로 나타났다)를 생성할 수 있다.
실험 조건들에 관한 다음 설명들은 도움이 될 수 있다.
ICP RIE 마스크 패턴은 경질 포토레지스트 재료, 강한 플라즈마를 견디는 금속 재료 또는 모두로 제조되는 것이 유리하다.
포토레지스트 두께는 사파이어 기판 속의 에칭 깊이와 거의 동일해야 한다.
노치를 얻는 한 방식은 24㎛ 두께 포토레지스트 마스크를 통해 사파이어 기판 속에 약 12㎛를 에칭하는 것이다.
PR 마스크를 사용하여 노치를 형성하는데 사용되는 가공 변수들은 각각600W/-300V의 전력/바이어스 전압, 30m Torr의 가공 압력으로 셋업된 ICP RIE와 40%BCl3/40%Cl2/20%Ar의 가스 조성물이다.
노치를 얻는 다른 방법은 70-90㎛ 두께, 5㎛의 셀 간격을 가진 사파이어 기판상에 1.8㎛ 두께 Mo 마스크를 포함시키는 것이다. 사파이어 기판 속의 에칭 깊이는 약 2.7㎛이어야 한다. 노치를 형성하는데 사용되는 가공 변수들은 각각800W/-250V의 전력/바이어스 전압, 6.2m Torr의 가공 압력으로 셋업된 ICP RIE와 80%BCl3/20%Cl2의 가스 조성물이다.
사파이어는 12분 동안 20%Ar/40%Cl2/40%BCl3의 조성물, 800W의 유도 전력, 4.0Pa의 작동 압력, -300V의 dc-바이어스 전압 및 70℃ 기판 온도로 ICP RIE를 사용하여 연마된다.
본 명세서에 나열된 실시예들은 본 발명 및 이의 실제적 응용을 잘 설명하기 위해 제공되어 당업자가 본 발명을 만들고 사용하기 위해 제공된다. 그러나, 당업자들은 상기 설명과 실시예들은 단지 설명과 예시의 목적으로 제공되었다는 것을 인식하게 될 것이다. 본 발명의 다른 변이 및 변형은 당업자에게 명백해 질 것이고 첨부된 청구항은 이런 변이 및 변형을 포함한다. 상기한 설명은 본 발명의 범위를 한정하려는 것이 아니다. 다음 청구항의 취지 및 범위를 벗어나지 않고 상기 교시로부터 많은 변형과 변이들이 가능하다. 본 발명의 용도는 다른 특징들을 갖는 성분들을 포함할 수 있다. 본 발명은 첨부된 청구항에 의해 정의되어야 하고, 모든 양태에서 등가물을 전부 고려해야 한다.
본 발명의 내용 중에 있음

Claims (47)

  1. 다수의 개별 소자 영역으로 구획된 반도체층이 형성된 기판을 준비하는 단계;
    상기 기판을 얇게 하는 단계;
    상기 개별 반도체 소자가 형성된 기판의 반대면 상에 상기 개별 소자의 구분 영역 상에 노출 영역을 갖는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 이용하여 유도 결합 플라스마 반응성 이온 에칭(ICP RIE)을 사용하여 상기 개별 반도체 소자가 형성된 기판의 반대면 상에 트렌치 및 기판의 균열의 개시를 돕는 노치를 형성하고 기판을 연마하는 단계; 및
    상기 트렌치가 형성된 기판을 상기 트렌치가 형성된 영역을 통해 분리함으로써 개별 반도체 소자로 분리하는 단계를 포함하는 개별 반도체 소자를 분리하는 방법.
  2. 제 1 항에 있어서,
    상기 ICP RIE가 BCl3를 함유하는 반응 가스를 사용하여 수행되는 개별 반도체 소자를 분리하는 방법.
  3. 제 2 항에 있어서,
    상기 반응 가스가 Cl2를 더 함유하는 개별 반도체 소자를 분리하는 방법.
  4. 제 2 항에 있어서,
    상기 반응 가스가 Ar을 더 함유하는 개별 반도체 소자를 분리하는 방법.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 마스크 패턴을 형성하는 단계가 금속층을 형성하는 것을 포함하는 개별 반도체 소자를 분리하는 방법.
  7. 제 6 항에 있어서,
    상기 금속층이 Cr 또는 Mo을 포함하는 개별 반도체 소자를 분리하는 방법.
  8. 제 1 항에 있어서,
    상기 마스크 패턴을 형성하는 단계가 포토레지스트층을 형성하는 것을 포함하는 개별 반도체 소자를 분리하는 방법.
  9. 제 1 항에 있어서,
    상기 기판을 준비하는 단계가 GaN 반도체층을 가지는 사파이어 기판을 준비하는 것을 포함하는 개별 반도체 소자를 분리하는 방법.
  10. 제 1 항에 있어서,
    상기 기판을 준비하는 단계가 SiC 함유 기판을 준비하는 것을 포함하는 개별 반도체 소자를 분리하는 방법.
  11. 제 1 항에 있어서, 상기 기판을 개별 반도체 소자로 분리하는 단계는,
    기판을 압박하는 단계를 더 포함하는 개별 반도체 소자를 분리하는 방법.
  12. 제 11 항에 있어서, 상기 기판을 압박하는 단계는,
    기판을 롤러로 롤링하는 것을 포함하는 개별 반도체 소자를 분리하는 방법.
  13. 제 12 항에 있어서, 상기 기판을 압박하는 단계는,
    상기 트렌치의 나이프 에지를 가하는 것을 포함하는 개별 반도체 소자를 분리하는 방법.
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 제 1 항에 있어서,
    상기 기판을 준비하는 단계가 사파이어, SiC, SiGaAs, InP, ZnSe, ZnO 및 GaP로 이루어지는 그룹으로부터의 선택된 어느 하나의 기판을 준비하는 단계를 포함하는 개별 반도체 소자를 분리하는 방법.
  23. 삭제
  24. 삭제
  25. 삭제
  26. 제 1 항에 있어서,
    상기 마스크 패턴을 형성하는 단계가 12㎛두께보다 큰 마스크 패턴을 형성하는 개별 반도체 소자를 분리하는 방법.
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
  32. 삭제
  33. 삭제
  34. 삭제
  35. 제 1 항에 있어서,
    상기 개별 반도체 소자가 발광 다이오드인 개별 반도체 소자를 분리하는 방법.
  36. 삭제
  37. 삭제
  38. 삭제
  39. 삭제
  40. 삭제
  41. 삭제
  42. 삭제
  43. 삭제
  44. 삭제
  45. 삭제
  46. 삭제
  47. 삭제
KR1020047016176A 2002-04-09 2003-03-31 개별 반도체 소자를 분리하는 방법 KR100908053B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/118,318 US6818532B2 (en) 2002-04-09 2002-04-09 Method of etching substrates
US10/118,318 2002-04-09
PCT/US2003/009503 WO2003088319A2 (en) 2002-04-09 2003-03-31 Method of etching substrates

Publications (2)

Publication Number Publication Date
KR20050026380A KR20050026380A (ko) 2005-03-15
KR100908053B1 true KR100908053B1 (ko) 2009-07-15

Family

ID=28674402

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020047016176A KR100908053B1 (ko) 2002-04-09 2003-03-31 개별 반도체 소자를 분리하는 방법

Country Status (7)

Country Link
US (2) US6818532B2 (ko)
EP (1) EP1502283B1 (ko)
JP (1) JP4662717B2 (ko)
KR (1) KR100908053B1 (ko)
AT (1) ATE511219T1 (ko)
AU (1) AU2003230752A1 (ko)
WO (1) WO2003088319A2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9206038B2 (en) 2013-08-26 2015-12-08 Samsung Electronics Co., Ltd. Capacitive micro-machined ultrasonic transducer and method of singulating the same

Families Citing this family (86)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050263854A1 (en) * 1998-10-23 2005-12-01 Shelton Bryan S Thick laser-scribed GaN-on-sapphire optoelectronic devices
US6839362B2 (en) * 2001-05-22 2005-01-04 Saint-Gobain Ceramics & Plastics, Inc. Cobalt-doped saturable absorber Q-switches and laser systems
JP4321173B2 (ja) * 2002-10-04 2009-08-26 セイコーエプソン株式会社 ダイシング方法、カバーガラス、液晶パネル、液晶プロジェクタ、撮像装置及びデジタル画像認識装置
US6897128B2 (en) * 2002-11-20 2005-05-24 Matsushita Electric Industrial Co., Ltd. Method of manufacturing semiconductor device, plasma processing apparatus and plasma processing method
JP4342832B2 (ja) * 2003-05-16 2009-10-14 株式会社東芝 半導体装置およびその製造方法
US6890836B2 (en) * 2003-05-23 2005-05-10 Texas Instruments Incorporated Scribe street width reduction by deep trench and shallow saw cut
JP3813599B2 (ja) * 2003-06-13 2006-08-23 ローム株式会社 白色発光の発光ダイオード素子を製造する方法
US7045223B2 (en) * 2003-09-23 2006-05-16 Saint-Gobain Ceramics & Plastics, Inc. Spinel articles and methods for forming same
US7326477B2 (en) * 2003-09-23 2008-02-05 Saint-Gobain Ceramics & Plastics, Inc. Spinel boules, wafers, and methods for fabricating same
US20050061230A1 (en) * 2003-09-23 2005-03-24 Saint-Gobain Ceramics & Plastics, Inc. Spinel articles and methods for forming same
CA2545628A1 (en) * 2003-11-12 2005-05-26 Cree, Inc. Methods of processing semiconductor wafer backsides having light emitting devices (leds) thereon and leds so formed
US7183137B2 (en) * 2003-12-01 2007-02-27 Taiwan Semiconductor Manufacturing Company Method for dicing semiconductor wafers
KR100576856B1 (ko) * 2003-12-23 2006-05-10 삼성전기주식회사 질화물 반도체 발광소자 및 제조방법
TWI324829B (en) * 2004-02-06 2010-05-11 Advanced Semiconductor Eng Optical semiconductor package and method for manufacturing the same
US7179670B2 (en) * 2004-03-05 2007-02-20 Gelcore, Llc Flip-chip light emitting diode device without sub-mount
EP1749308A4 (en) * 2004-04-28 2011-12-28 Verticle Inc SEMICONDUCTOR DEVICES WITH VERTICAL STRUCTURE
EP1756857B1 (en) * 2004-06-11 2013-08-14 Showa Denko K.K. Production method of compound semiconductor device wafer
TWI433343B (zh) * 2004-06-22 2014-04-01 Verticle Inc 具有改良光輸出的垂直構造半導體裝置
US7507638B2 (en) * 2004-06-30 2009-03-24 Freescale Semiconductor, Inc. Ultra-thin die and method of fabricating same
TWI389334B (zh) * 2004-11-15 2013-03-11 Verticle Inc 製造及分離半導體裝置之方法
US20060124941A1 (en) * 2004-12-13 2006-06-15 Lee Jae S Thin gallium nitride light emitting diode device
JP2006210401A (ja) * 2005-01-25 2006-08-10 Disco Abrasive Syst Ltd ウェーハの分割方法
US7919815B1 (en) 2005-02-24 2011-04-05 Saint-Gobain Ceramics & Plastics, Inc. Spinel wafers and methods of preparation
JP4707450B2 (ja) * 2005-05-18 2011-06-22 イーストマン コダック カンパニー 画像処理装置及びホワイトバランス調整装置
KR100606551B1 (ko) * 2005-07-05 2006-08-01 엘지전자 주식회사 발광소자 제조방법
US20070015343A1 (en) * 2005-07-18 2007-01-18 Genesis Photonics Inc. Method for dicing a semiconductor wafer
US7262115B2 (en) * 2005-08-26 2007-08-28 Dynatex International Method and apparatus for breaking semiconductor wafers
US20070072338A1 (en) * 2005-09-26 2007-03-29 Advanced Chip Engineering Technology Inc. Method for separating package of WLP
US7829909B2 (en) * 2005-11-15 2010-11-09 Verticle, Inc. Light emitting diodes and fabrication methods thereof
KR100675001B1 (ko) * 2006-01-04 2007-01-29 삼성전자주식회사 웨이퍼 다이싱 방법 및 그 방법을 이용하여 제조된 다이
TWI300593B (en) * 2006-02-07 2008-09-01 Touch Micro System Tech Method of segmenting wafer
US7458358B2 (en) * 2006-05-10 2008-12-02 Federal Mogul World Wide, Inc. Thermal oxidation protective surface for steel pistons
KR101262386B1 (ko) 2006-09-25 2013-05-08 엘지이노텍 주식회사 질화물 반도체 발광소자의 제조 방법
KR101239850B1 (ko) * 2006-09-26 2013-03-06 서울옵토디바이스주식회사 수직형 발광 다이오드 및 그 제조방법
KR20080030404A (ko) * 2006-09-30 2008-04-04 서울옵토디바이스주식회사 발광 다이오드 칩 제조방법
JP2008098456A (ja) * 2006-10-13 2008-04-24 Eudyna Devices Inc 半導体装置の製造方法
US20080191318A1 (en) * 2007-02-09 2008-08-14 Advanced Micro Devices, Inc. Semiconductor device and method of sawing semiconductor device
JP5101157B2 (ja) * 2007-05-07 2012-12-19 オンセミコンダクター・トレーディング・リミテッド 半導体装置の製造方法
KR100871742B1 (ko) * 2007-05-25 2008-12-05 김구영 발광다이오드의 다중 제어 장치
JP5493275B2 (ja) * 2008-02-27 2014-05-14 富士電機株式会社 半導体装置の製造方法
US8399995B2 (en) 2009-01-16 2013-03-19 Infineon Technologies Ag Semiconductor device including single circuit element for soldering
EP2224469A3 (en) * 2009-02-25 2015-03-25 Imec Method for etching 3d structures in a semiconductor substrate, including surface preparation
US8278191B2 (en) * 2009-03-31 2012-10-02 Georgia Tech Research Corporation Methods and systems for metal-assisted chemical etching of substrates
JP2011091374A (ja) * 2009-09-11 2011-05-06 Samco Inc サファイア基板のエッチング方法
JP5368957B2 (ja) * 2009-12-04 2013-12-18 シャープ株式会社 半導体レーザチップの製造方法
TWI467798B (zh) * 2009-12-28 2015-01-01 Hon Hai Prec Ind Co Ltd 發光二極體晶片之製備方法
CN102110746A (zh) * 2009-12-29 2011-06-29 比亚迪股份有限公司 一种led晶片的分割方法
JP5298035B2 (ja) * 2010-01-14 2013-09-25 パナソニック株式会社 基板の加工方法
US8519298B2 (en) * 2010-03-25 2013-08-27 Veeco Instruments, Inc. Split laser scribe
FR2960562B1 (fr) 2010-05-31 2012-05-25 Saint Gobain Cristaux Et Detecteurs Monocristal texture
US8361884B2 (en) * 2010-06-22 2013-01-29 Infineon Technologies Ag Plasma dicing and semiconductor devices formed thereof
US9070851B2 (en) 2010-09-24 2015-06-30 Seoul Semiconductor Co., Ltd. Wafer-level light emitting diode package and method of fabricating the same
CN102024898B (zh) * 2010-11-03 2013-03-27 西安神光安瑞光电科技有限公司 发光二极管及其制造方法
CN102130285B (zh) * 2010-11-03 2012-12-26 映瑞光电科技(上海)有限公司 发光二极管及其制造方法
CN102130238B (zh) * 2010-12-29 2014-02-19 映瑞光电科技(上海)有限公司 蓝宝石衬底led芯片的切割方法
US8802545B2 (en) 2011-03-14 2014-08-12 Plasma-Therm Llc Method and apparatus for plasma dicing a semi-conductor wafer
EP2720282A4 (en) * 2011-05-11 2014-12-03 Sunsun Lighting China Co Ltd LED PASTILLE UNIT, METHOD FOR MANUFACTURING SAME, AND LED MODULE
US8912077B2 (en) 2011-06-15 2014-12-16 Applied Materials, Inc. Hybrid laser and plasma etch wafer dicing using substrate carrier
JP5803457B2 (ja) * 2011-09-08 2015-11-04 三菱電機株式会社 レーザダイオード素子の製造方法
TW201318215A (zh) * 2011-10-18 2013-05-01 Chi Mei Lighting Tech Corp 發光二極體及其製造方法
TW201324843A (zh) * 2011-12-09 2013-06-16 Chi Mei Lighting Tech Corp 發光二極體之製作方法
US10052848B2 (en) 2012-03-06 2018-08-21 Apple Inc. Sapphire laminates
US9221289B2 (en) 2012-07-27 2015-12-29 Apple Inc. Sapphire window
US9232672B2 (en) 2013-01-10 2016-01-05 Apple Inc. Ceramic insert control mechanism
US9362366B2 (en) 2013-05-13 2016-06-07 Panasonic Intellectual Property Management Co., Ltd. Semiconductor element, semiconductor element manufacturing method, semiconductor module, semiconductor module manufacturing method, and semiconductor package
KR102231083B1 (ko) 2013-07-22 2021-03-23 루미리즈 홀딩 비.브이. 기판 웨이퍼 상에 형성된 발광 디바이스들을 분리시키는 방법
JP6255192B2 (ja) * 2013-09-04 2017-12-27 株式会社ディスコ 光デバイス及び光デバイスの加工方法
US9678540B2 (en) 2013-09-23 2017-06-13 Apple Inc. Electronic component embedded in ceramic material
US9632537B2 (en) 2013-09-23 2017-04-25 Apple Inc. Electronic component embedded in ceramic material
DE102013111503B4 (de) 2013-10-18 2021-08-05 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronischer Halbleiterchip, optoelektronisches Bauelement und Verfahren zur Vereinzelung von Halbleiterchips
US9154678B2 (en) 2013-12-11 2015-10-06 Apple Inc. Cover glass arrangement for an electronic device
US9318694B2 (en) * 2013-12-26 2016-04-19 Intel Corporation Methods of forming a magnetic random access memory etch spacer and structures formed thereby
US9225056B2 (en) 2014-02-12 2015-12-29 Apple Inc. Antenna on sapphire structure
US20160268165A1 (en) * 2015-03-10 2016-09-15 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor device
CN107667437B (zh) 2015-06-19 2021-12-24 英特尔公司 封盖的磁性存储器
EP3314673A4 (en) 2015-06-26 2019-02-20 Intel Corporation VERTICAL MAGNETIC MEMORY WITH FILAMENT LINE
US10406634B2 (en) 2015-07-01 2019-09-10 Apple Inc. Enhancing strength in laser cutting of ceramic components
US9847258B2 (en) * 2015-09-30 2017-12-19 Nxp B.V. Plasma dicing with blade saw patterned underside mask
CN105470354B (zh) * 2015-12-11 2019-01-08 佛山市国星半导体技术有限公司 Led芯片及其制作方法
CN105355731B (zh) * 2015-12-11 2019-01-08 佛山市国星半导体技术有限公司 Led芯片及其制作方法
JP6666173B2 (ja) * 2016-03-09 2020-03-13 株式会社ディスコ レーザー加工装置
CN205944139U (zh) 2016-03-30 2017-02-08 首尔伟傲世有限公司 紫外线发光二极管封装件以及包含此的发光二极管模块
JP6524594B2 (ja) * 2016-07-07 2019-06-05 パナソニックＩｐマネジメント株式会社 素子チップの製造方法
CN111640827B (zh) * 2019-03-01 2021-03-12 山东浪潮华光光电子股份有限公司 一种GaAs基LED芯片的切割方法
US20210066547A1 (en) 2019-08-28 2021-03-04 Tslc Corporation Semiconductor Components And Semiconductor Structures And Methods Of Fabrication
KR102366381B1 (ko) * 2019-11-14 2022-02-25 주식회사 오이솔루션 반도체 웨이퍼를 가공하기 위한 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11238705A (ja) * 1998-02-20 1999-08-31 Nec Corp 半導体装置の製造方法
US5972781A (en) * 1997-09-30 1999-10-26 Siemens Aktiengesellschaft Method for producing semiconductor chips
KR20020014486A (ko) * 2000-08-18 2002-02-25 윤종용 마이크로 액튜에이터 및 그 제조방법

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04215456A (ja) * 1990-12-14 1992-08-06 Nikon Corp スクライブライン付きウエハ並びに、その製造方法
JP3027864B2 (ja) * 1991-04-02 2000-04-04 富士電機株式会社 半導体装置の製造方法
JPH07335625A (ja) * 1994-06-10 1995-12-22 Sony Corp プラズマエッチング方法
US5607542A (en) * 1994-11-01 1997-03-04 Applied Materials Inc. Inductively enhanced reactive ion etching
JP3636835B2 (ja) * 1996-08-07 2005-04-06 ローム株式会社 基板分割方法およびその基板分割を用いた発光素子製造方法
JP2904167B2 (ja) * 1996-12-18 1999-06-14 日本電気株式会社 半導体装置の製造方法
JPH10275936A (ja) * 1997-03-28 1998-10-13 Rohm Co Ltd 半導体発光素子の製法
JP3769872B2 (ja) * 1997-05-06 2006-04-26 ソニー株式会社 半導体発光素子
JPH1172606A (ja) * 1997-08-29 1999-03-16 Shimadzu Corp ＳｉＣのパターンエッチング方法
US6541164B1 (en) * 1997-10-22 2003-04-01 Applied Materials, Inc. Method for etching an anti-reflective coating
JP3395620B2 (ja) * 1997-12-16 2003-04-14 日亜化学工業株式会社 半導体発光素子及びその製造方法
JPH11265934A (ja) * 1998-03-16 1999-09-28 Mitsubishi Electric Corp 接続部の形成方法
US6027595A (en) * 1998-07-02 2000-02-22 Samsung Electronics Co., Ltd. Method of making optical replicas by stamping in photoresist and replicas formed thereby
JP2000091636A (ja) * 1998-09-07 2000-03-31 Rohm Co Ltd 半導体発光素子の製法
US6294456B1 (en) * 1998-11-27 2001-09-25 Taiwan Semiconductor Manufacturing Company Method of prefilling of keyhole at the top metal level with photoresist to prevent passivation damage even for a severe top metal rule
JP2000223671A (ja) * 1999-02-01 2000-08-11 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2000196197A (ja) * 1998-12-30 2000-07-14 Xerox Corp 成長基板が除去された窒化物レ―ザダイオ―ドの構造及び窒化物レ―ザダイオ―ドアレイ構造の製造方法
JP3437517B2 (ja) * 1999-02-16 2003-08-18 キヤノン株式会社 二次元位相型光学素子の作製方法
US6214703B1 (en) * 1999-04-15 2001-04-10 Taiwan Semiconductor Manufacturing Company Method to increase wafer utility by implementing deep trench in scribe line
DE60033218T2 (de) * 1999-07-02 2007-11-15 Canon K.K. Verfahren zur Herstellung eines Flüssigkeitsausstosskopfes, damit hergestellter Flüssigkeitsausstosskopf, Kopfkassette, Flüssigkeitsausstossvorrichtung, Verfahren zur Herstellung einer Siliziumplatte und damit hergestellte Siliziumplatte
CA2386133A1 (en) * 1999-09-29 2001-04-05 Thomas E. Pierson Method of forming smooth morphologies in inp-based semiconductors
JP4190118B2 (ja) * 1999-12-17 2008-12-03 三菱電機株式会社 半導体装置、液晶表示装置および半導体装置の製造方法
JP3893874B2 (ja) * 1999-12-21 2007-03-14 日亜化学工業株式会社 窒化物半導体発光素子の製造方法
US6261929B1 (en) * 2000-02-24 2001-07-17 North Carolina State University Methods of forming a plurality of semiconductor layers using spaced trench arrays
JP3795298B2 (ja) * 2000-03-31 2006-07-12 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体発光素子の製造方法
US6562648B1 (en) * 2000-08-23 2003-05-13 Xerox Corporation Structure and method for separation and transfer of semiconductor thin films onto dissimilar substrate materials
JP3711858B2 (ja) * 2000-10-26 2005-11-02 株式会社村田製作所 薄膜回路基板の製造方法
US7067849B2 (en) * 2001-07-17 2006-06-27 Lg Electronics Inc. Diode having high brightness and method thereof
US6617261B2 (en) * 2001-12-18 2003-09-09 Xerox Corporation Structure and method for fabricating GaN substrates from trench patterned GaN layers on sapphire substrates
US6884717B1 (en) * 2002-01-03 2005-04-26 The United States Of America As Represented By The Secretary Of The Air Force Stiffened backside fabrication for microwave radio frequency wafers
JP2003229381A (ja) * 2002-02-04 2003-08-15 Hitachi Ltd 半導体装置の製造方法
KR100576854B1 (ko) * 2003-12-20 2006-05-10 삼성전기주식회사 질화물 반도체 제조 방법과 이를 이용한 질화물 반도체

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5972781A (en) * 1997-09-30 1999-10-26 Siemens Aktiengesellschaft Method for producing semiconductor chips
JPH11238705A (ja) * 1998-02-20 1999-08-31 Nec Corp 半導体装置の製造方法
KR20020014486A (ko) * 2000-08-18 2002-02-25 윤종용 마이크로 액튜에이터 및 그 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9206038B2 (en) 2013-08-26 2015-12-08 Samsung Electronics Co., Ltd. Capacitive micro-machined ultrasonic transducer and method of singulating the same

Also Published As

Publication number Publication date
ATE511219T1 (de) 2011-06-15
AU2003230752A8 (en) 2003-10-27
US6818532B2 (en) 2004-11-16
AU2003230752A1 (en) 2003-10-27
EP1502283B1 (en) 2011-05-25
JP2005522874A (ja) 2005-07-28
EP1502283A4 (en) 2008-06-11
JP4662717B2 (ja) 2011-03-30
US20050026396A1 (en) 2005-02-03
KR20050026380A (ko) 2005-03-15
US7012012B2 (en) 2006-03-14
US20030190770A1 (en) 2003-10-09
EP1502283A2 (en) 2005-02-02
WO2003088319A3 (en) 2004-01-08
WO2003088319A2 (en) 2003-10-23

Similar Documents

Publication Publication Date Title
KR100908053B1 (ko) 개별 반도체 소자를 분리하는 방법
US10453998B2 (en) Vertical topology light emitting device
EP2863444B1 (en) Vertical structure LEDs
EP1422748A1 (en) Group iii nitride semiconductor film and its production method
US20120064642A1 (en) Method to remove sapphire substrate
KR20050104151A (ko) 질화물계 반도체 발광다이오드 및 그의 제조방법
US8841207B2 (en) Reusable substrates for electronic device fabrication and methods thereof
KR100269649B1 (ko) 질화갈륨계 반도체박막을 건식 식각하기 위한 유도결합형플라즈마 식각공정방법 및 그 장치

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130624

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20140609

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20150605

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20160607

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20170612

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20190612

Year of fee payment: 11