DE102013111503B4

DE102013111503B4 - Optoelektronischer Halbleiterchip, optoelektronisches Bauelement und Verfahren zur Vereinzelung von Halbleiterchips

Info

Publication number: DE102013111503B4
Application number: DE102013111503.9A
Authority: DE
Inventors: Simon Jerebic; Mathias Kämpf; Ingo Neudecker; Günter Spath; Michael Huber
Original assignee: Osram Opto Semiconductors GmbH
Current assignee: Ams Osram International GmbH
Priority date: 2013-10-18
Filing date: 2013-10-18
Publication date: 2021-08-05
Anticipated expiration: 2033-10-19
Also published as: US10115869B2; DE102013111503A1; US20160254415A1; WO2015055647A1

Abstract

Optoelektronischer Halbleiterchip (10) mit einem Träger (2) und einem Halbleiterkörper (1) aufweisend eine zur Erzeugung elektromagnetischer Strahlung vorgesehene aktive Schicht (13), bei dem- der Träger (2) eine dem Halbleiterkörper zugewandte erste Hauptfläche (2A), eine dem Halbleiterkörper abgewandte zweite Hauptfläche (2B) und eine zwischen der ersten Hauptfläche und der zweiten Hauptfläche angeordnete Seitenflanke (2C) aufweist,- der Träger einen strukturierten Bereich (21, 22, 23, 2C) zur Vergrößerung einer Gesamtoberfläche der Seitenflanke aufweist, wobei der strukturierte Bereich Vereinzelungsspuren aufweist, und- der strukturierte Bereich auf der Seitenflanke (2C) eine Mehrzahl von Einbuchtungen (21) sowie eine von den Hauptflächen (2A) und (2B) beabstandete, konkav gekrümmte Barrierenut (22) aufweist, wobei die Barrierenut (22) eine den Träger (2) vollständig umlaufende Vertiefung ist und eine laterale Ausdehnung (W) aufweist, die mindestens zweimal und höchstens zehnmal so groß wie eine laterale Breite (B) der Einbuchtungen (21) und zwischen einschließlich 3 µm und einschließlich 60 µm ist.

Description

Die Anmeldung betrifft einen optoelektronischen Halbleiterchip, ein optoelektronisches Bauelement und ein Verfahren zur Vereinzelung von Halbleiterchips.
Ein herkömmliches optoelektronisches Bauelement kann einen Halbleiterchip und eine Vergussmasse aufweisen, wobei der Halbleiterchip in die Vergussmasse eingebettet ist. Eine schlechte Haftung der Vergussmasse an dem Halbleiterchip kann zu einer unzureichenden mechanischen Stabilität zwischen dem Halbleiterchip und der Vergussmasse führen.
Druckschrift EP 1 256 134 B1 beschreibt ein lichtemittierendes Halbleiterbauelement mit einer Mehrschichtstruktur, einer aktiven Schicht innerhalb der Mehrschichtstruktur, elektrischen Kontakten, die mit der aktiven Schicht elektrisch verbunden sind und einem transparenten Fenster, das an einer Seite der Mehrschichtstruktur anliegt. Das transparente Fenster ist ausschließlich auf einer Seite der Mehrschichtstruktur angeordnet und weist mindestens eine Seitenfläche auf, die relativ zur Mehrschichtstruktur derart schräg oder konkav verläuft oder gestuft ist, dass sich das Fenster in Richtung von der Mehrschichtstruktur weg verengt, und weist einen senkrecht zur Mehrschichtstruktur verlaufenden Seitenwandteil auf, der, gesehen von der Mehrschichtstruktur, der schräg oder konkav verlaufenden oder gestuften Seitenfläche nachgeordnet ist und sich an diese anschließt.
Druckschrift US 2012 / 0 267 656 A1 beschreibt ein Verfahren zur Herstellung eines Halbleiterchips mit Hilfe eines Epitaxie-Verfahrens. Zur Aufrauhung einer Oberfläche einer Halbleiterschicht wird ein Ätzverfahren angewandt.
Druckschrift WO 2004 / 032 247 A2 zielt zur Verminderung bzw. Kompensation der thermischen Spannungen in einem Bauelement. Hierfür werden ein Halbleiterbauelement mit einer lichtemittierenden Halbleiterschicht oder einem lichtemittierenden Halbleiterelement, zwei Kontaktstellen und einem vertikal oder horizontal strukturierten Trägersubstrat, und ein Verfahren zur Herstellung eines Halbleiterbauelements entwickelt. Die thermischen Spannungen entstehen durch Temperaturwechsel während der Prozessierung und im Betrieb und aufgrund der unterschiedlichen Ausdehnungskoeffizienten des Halbleiters und Trägersubstrats. Das Trägersubstrat wird so strukturiert, dass die thermischen Spannungen ausreichend vermindert bzw. kompensiert sind, dass das Bauelement nicht ausfällt.
Druckschriften US 2008/ 0 061 307 A1 und US 2011 / 0 198 665 A1 beschreiben Halbleiterchips und verschiedene Verfahren zur Herstellung von Halbleiterchips.
Eine Aufgabe ist es, die mechanische Stabilität sowie die Lebensdauer eines optoelektronischen Bauelements aufweisend einen optoelektronischen Halbleiterchip zu erhöhen. Als eine weitere Aufgabe soll ein Verfahren zur Vereinzelung von solchen Halbleiterchips angegeben werden.
Diese Aufgaben werden unter anderem durch einen optoelektronischen Halbleiterchip und ein Verfahren zur Vereinzelung solcher Halbleiterchips gemäß den unabhängigen Patentansprüchen gelöst. Weitere Ausgestaltungen und Weiterbildungen sind Gegenstand der abhängigen Patentansprüche.
Gemäß zumindest einer Ausführungsform eines optoelektronischen Halbleiterchips weist dieser einen Träger und einen Halbleiterkörper auf. Der Halbleiterkörper ist auf dem Träger angeordnet. Der Träger kann ein Aufwachssubstrat sein, auf dem die Halbleiterschichten schichtenweise epitaktisch abgeschieden sind. Alternativ kann der Träger verschieden von einem Aufwachssubstrat sein. Insbesondere ist der Halbleiterchip in diesem Fall frei von einem Aufwachssubstrat.
Der Halbleiterkörper kann eine Mehrzahl von Halbleiterschichten aufweisen. Insbesondere enthält der Halbleiterkörper eine aktive Schicht, die im Betrieb des Halbleiterchips elektromagnetische Strahlungen erzeugt. Die aktive Schicht ist beispielsweise zwischen einer ersten Halbleiterschicht und einer zweiten Halbleiterschicht angeordnet. Insbesondere ist die aktive Schicht eine p-n-Übergangszone. Die aktive Schicht kann dabei einschichtig oder mehrschichtig ausgebildet sein. Insbesondere enthält der Halbleiterkörper lediglich Halbleiterschichten. Der Halbleiterkörper weist eine Seitenfläche auf, die senkrecht oder schräg zu einer Haupterstreckungsebene der aktiven Schicht gerichtet sein kann.
Gemäß zumindest einer Ausführungsform des Halbleiterchips weist der Träger eine dem Halbleiterkörper zugewandte erste Hauptfläche und eine dem Halbleiterkörper abgewandte zweite Hauptfläche auf. Beispielsweise ist der Halbleiterkörper in vertikaler Richtung von der ersten Hauptfläche und von der zweiten Hauptfläche begrenzt. Unter einer vertikalen Richtung wird eine Richtung verstanden, die senkrecht zu der Haupterstreckungsebene der aktiven Schicht gerichtet ist. Insbesondere ist die vertikale Richtung parallel zu einer Aufwachsrichtung der Halbleiterschichten gerichtet.
Gemäß zumindest einer Ausführungsform des Halbleiterchips weist der Träger zwischen der ersten Hauptfläche und der zweiten Hauptfläche eine Seitenflanke auf. Insbesondere ist der Träger in lateraler Richtung durch die Seitenflanke begrenzt. Unter einer lateralen Richtung wird eine Richtung verstanden, die parallel zu der Haupterstreckungsebene der aktiven Schicht gerichtet ist. Die laterale Richtung und die vertikale Richtung sind zueinander orthogonal. Insbesondere bilden die Seitenflanke des Trägers und die Seitenfläche des Halbleiterkörpers zusammen eine Seitenfläche des Halbleiterchips.
Gemäß zumindest einer Ausführungsform des Halbleiterchips weist der Träger einen strukturierten Bereich zur Vergrößerung einer Gesamtoberfläche der Seitenflanke auf. Der strukturierte Bereich kann eine durchgehend strukturierte Seitenflanke oder lokale Vertiefungen oder Erhebungen auf der Seitenflanke des Trägers sein. Unter einer strukturierten Seitenflanke wird eine Seitenflanke verstanden, die insbesondere lokale Erhebungen oder lokale Vertiefungen, etwa Einbuchtungen oder Ausbuchtungen, aufweist. Zusätzlich oder alternativ kann die Seitenflanke schräg zu den Hauptflächen des Trägers oder global gekrümmt, etwa global konvex oder konkav gekrümmt, ausgebildet sein. Oberflächen mit Rauigkeiten, die im Rahmen der Herstellungstoleranzen zufällig oder unvermeidbar durch ein Herstellungsverfahren erzeugt sind, zählen nicht zu einem hier beschriebenen gezielt strukturierten Bereich des Trägers.
Gemäß zumindest einer Ausführungsform des Halbleiterchips weist die Seitenflanke, insbesondere der strukturierte Bereich des Trägers, Vereinzelungsspuren auf. Beispielsweise weist die Seitenflanke an den strukturierten Stellen, etwa an den Erhebungen, Vertiefungen oder entlang der schräg oder gekrümmt ausgebildeten Abschnitten der Seitenflanke, Vereinzelungsspuren auf. Auch kann die gesamte Seitenflanke zwischen der ersten Hauptfläche und der zweiten Hauptfläche Vereinzelungsspuren aufweisen. Unter Vereinzelungsspuren sind verfahrenstypische Spuren aus einem Vereinzelungsprozess der Halbleiterchips zu verstehen, etwa typische Spuren aus einem Ätzprozess zur Vereinzelung von Halbleiterchips. Weisen die strukturierten Stellen der Seitenflanke Vereinzelungsspuren auf, ist es insbesondere ein Beleg dafür, dass die Seitenflanke bereits während der Vereinzelung strukturiert ist und die Strukturierung insbesondere durch das Vereinzelungsverfahren erfolgt. Insbesondere weist die gesamte Seitenflanke des Trägers dieselben verfahrenstypischen Vereinzelungsspuren auf.
In mindestens einer Ausführungsform des optoelektronischen Halbleiterchips weist dieser einen Träger und einen Halbleiterkörper auf. Der Halbleiterkörper enthält eine aktive Schicht, die im Betrieb des Halbleiterchips eine elektromagnetische Strahlung erzeugt. Der Träger weist eine dem Halbleiterkörper zugewandte erste Hauptfläche und eine dem Halbleiterkörper abgewandte zweite Hauptfläche auf. Der Träger weist zwischen der ersten Hauptfläche und der zweiten Hauptfläche eine Seitenflanke auf. Der Träger weist einen strukturierten Bereich zur Vergrößerung einer Gesamtoberfläche der Seitenflanke auf, wobei der strukturierte Bereich Vereinzelungsspuren aufweist.
Wird der Träger mit dem strukturierten Bereich, etwa mit einer strukturierten Seitenflanke, beispielsweise von einer Vergussmasse umgeben, vergrößert sich eine Grenzfläche zwischen dem Halbleiterchip und der Vergussmasse, sodass die mechanische Stabilität eines Verbundes aus dem Halbleiterchip und der Vergussmasse erhöht ist. Des Weiteren bildet der Träger im Hinblick auf die strukturierte Seitenflanke insbesondere eine Verankerungsstruktur für die Vergussmasse, sodass die Vergussmasse in die Verankerungsstruktur eingreifen kann und an dem Halbleiterchip verankert wird, wodurch die mechanische Stabilität des Verbundes zusätzlich erhöht ist. Weist die Seitenflanke lokale Vertiefungen oder lokale Erhebungen auf und/oder ist die Seitenflanke des Trägers relativ zu den Hauptflächen schräg oder gekrümmt ausgebildet, kann eine Verschiebung des Halbleiterchips relativ zur Vergussmasse, die zu Einbußen in der Arbeitsleistung oder sogar zum Ausfall des optoelektronischen Bauelements führen kann - etwa wenn sich ein Bonddraht durch die Verschiebung von einer Kontaktstelle löst -, weitgehend verhindert werden.
Gemäß der Ausführungsform des Halbleiterchips weist der strukturierte Bereich eine den Träger umlaufende konkav gekrümmte Barrierenut auf der Seitenflanke ausgebildet. Die Barrierenut ist eine Vertiefung, eine in lateraler Richtung geschlossen umlaufende Vertiefung, in dem Träger. Die Barrierenut weist eine laterale Ausdehnung auf, die zwischen einschließlich 3 µm und einschließlich 60 µm, insbesondere zwischen einschließlich 4 µm und einschließlich 30 µm, etwa zwischen einschließlich 5 µm und einschließlich 15 µm, ist. Die laterale Ausdehnung der Barrierenut ist insbesondere eine laterale Breite der Vertiefung in den Träger. Die Seitenflanke kann eine Mehrzahl von Barrierenuten aufweisen.
Die Barrierenut ist von der ersten Hauptfläche und von der zweiten Hauptfläche beabstandet. Insbesondere ist ein vertikaler Abstand zwischen der Barrierenut und der ersten Hauptfläche kleiner, etwa um mindestens 30 % kleiner, als ein vertikaler Abstand zwischen der Barrierenut und der zweiten Hauptfläche. Zusätzlich oder alternativ kann die Seitenflanke eine Barrierenut aufweisen, deren vertikaler Abstand zu der ersten Hauptfläche größer, etwa um mindestens 30 % größer, als ein vertikaler Abstand zwischen der Barrierenut und der zweiten Hauptfläche ist.
Gemäß der Ausführungsform des Halbleiterchips weist der strukturierte Bereich eine Mehrzahl von Einbuchtungen auf der Seitenflanke auf. Insbesondere ist eine Einbuchtung ein lateraler Einschnitt in den Träger. Beispielsweise weist die Einbuchtung eine laterale Breite auf, die zwischen einschließlich 0,3 µm und einschließlich 6 µm, insbesondere zwischen einschließlich 0,5 µm und einschließlich 3 µm, ist. Die laterale Breite der Einbuchtung ist insbesondere eine maximale laterale Ausdehnung der Einbuchtung.
Gemäß der Ausführungsform des Halbleiterchips ist laterale Ausdehnung der Barrierenut mindestens 2-mal und höchstens 10-mal, etwa mindestens 3-mal und höchstens 5-mal, so groß wie die laterale Breite der Einbuchtung.
Gemäß zumindest einer Ausführungsform des Halbleiterchips weist die Einbuchtung eine vertikale Tiefe auf, die zwischen einschließlich 1 µm und einschließlich 18 µm ist. Insbesondere beträgt die vertikale Tiefe zwischen einschließlich 2 µm und einschließlich 12 µm, etwa zwischen einschließlich 3 µm und einschließlich 8 µm. Die vertikale Tiefe der Einbuchtung ist insbesondere eine maximale vertikale Ausdehnung der Einbuchtung.
Gemäß zumindest einer Ausführungsform des Halbleiterchips beträgt die vertikale Tiefe der Einbuchtung höchstens das 5-Fache, insbesondere höchstens das 3-Fache der lateralen Breite der Einbuchtung. Insbesondere ist die vertikale Tiefe mindestens genauso groß wie die laterale Breite der Einbuchtung. Eine derartige Einbuchtung auf der Seitenflanke lässt sich zum Beispiel vereinfacht durch eine gezielte Ätzung während der Vereinzelung der Halbleiterchips ausbilden.
Gemäß zumindest einer Ausführungsform des Halbleiterchips umläuft die Einbuchtung den Träger in lateraler Richtung vollständig. Eine solche Einbuchtung verhindert das Kriechen von Vergussmaterialien oder Klebstoffen insbesondere zu einer Strahlungsaustrittsfläche des Halbleiterchips.
Gemäß zumindest einer Ausführungsform des Halbleiterchips weist die Seitenflanke mehrere Einbuchtungen auf. Insbesondere sind die Einbuchtungen in vertikaler Richtung voneinander beabstandet.
Gemäß zumindest einer Ausführungsform des Halbleiterchips weist die Seitenflanke eine Ausbuchtung auf. Die Ausbuchtung ist insbesondere in der vertikalen Richtung zwischen zwei benachbarten Einbuchtungen ausgebildet. Insbesondere weist die Ausbuchtung Vereinzelungsspuren auf. Die Seitenflanke des Trägers kann eine Mehrzahl von Ausbuchtungen aufweisen.
Gemäß zumindest einer Ausführungsform des Halbleiterchips ist der strukturierte Bereich die gesamte Seitenflanke. Die Seitenflanke des Trägers ist beispielsweise entlang der vertikalen Richtung global konkav oder global konvex gekrümmt ausgebildet. Insbesondere ist die Seitenflanke des Trägers - abgesehen von den Einbuchtungen und Ausbuchtungen, die als lokale Vertiefungen beziehungsweise lokale Erhebungen anzusehen sind - global konkav oder konvex gekrümmt ausgebildet. Die Einbuchtungen und Ausbuchtungen der Seitenflanke sind somit als mikroskopische Strukturen der Seitenflanke anzusehen. Die Seitenflanke ist global konkav oder konvex gekrümmt ausgebildet, wenn diese insbesondere makroskopisch gesehen konkav oder konvex gekrümmt ausgebildet ist. Mit anderen Worten kann die Seitenflanke eine global konvex oder global konkave Grundform aufweisen, wobei in dieser Grundform Einbuchtungen oder Ausbuchtungen vorgesehen sein können. Die Seitenflanke des Trägers kann auch frei von den Einbuchtungen oder Ausbuchtungen ausgebildet sein.
Die erste Hauptfläche weist eine erste maximale Ausdehnung und die zweite Hauptfläche eine zweite maximale Ausdehnung auf. Beispielsweise sind die erste und zweite maximale Ausdehnung ein Durchmesser oder eine Kantenlänge der ersten beziehungsweise der zweiten Hauptfläche. Bei einer global konvex gekrümmten Seitenflanke weist der Träger an einer vertikalen Stelle zwischen der ersten Hauptfläche und der zweiten Hauptfläche eine dritte, zu der ersten und zweiten maximalen Ausdehnung korrespondierende, maximale laterale Ausdehnung auf, die größer als die erste maximale Ausdehnung und größer als die zweite maximale Ausdehnung ist. Bei einer global konkav gekrümmten Seitenflanke ist die dritte maximale laterale Ausdehnung kleiner als die erste maximale Ausdehnung und kleiner als die zweite maximale Ausdehnung.
Beispielsweise unterscheidet sich die dritte maximale laterale Ausdehnung von der ersten maximalen Ausdehnung oder von der zweiten maximalen Ausdehnung um eine Länge, die zwischen einschließlich dem 5-Fachen und einschließlich dem 50-Fachen, bevorzugt zwischen einschließlich dem 5-Fachen und einschließlich dem 20-Fachen der lateralen Breite der Einbuchtung ist. Insbesondere unterscheidet sich die dritte maximale laterale Ausdehnung von der ersten oder von der zweiten maximalen Ausdehnung um mindestens 3 µm, beispielsweise um mindestens 8 µm, etwa um mindestens 20 µm.
Gemäß zumindest einer Ausführungsform des Halbleiterchips weisen die erste Hauptfläche und die zweite Hauptfläche in Draufsicht unterschiedlich große Querschnitte auf. Die erste Hauptfläche kann größer oder kleiner als die zweite Hauptfläche sein. Beispielsweise unterscheidet sich die erste maximale Ausdehnung der ersten Hauptfläche von der zweiten maximalen Ausdehnung der zweiten Hauptfläche um mindestens die 5-Fache, insbesondere um mindestens die 20-Fache oder um mindestens die 50-Fache der lateralen Breite der Einbuchtung. Insbesondere unterscheidet sich die erste maximale Ausdehnung von der zweiten maximalen Ausdehnung um mindestens 3 µm, beispielsweise um mindestens 8 µm, etwa um mindestens 20 µm.
Gemäß zumindest einer Ausführungsform des Halbleiterchips ist die Seitenflanke des Trägers zu den Hauptflächen des Trägers schräg ausgebildet. Insbesondere bildet die Seitenflanke mit der zweiten Hauptfläche oder mit der ersten Hauptfläche einen inneren spitzen Winkel. Unter einem inneren Winkel wird ein Winkel verstanden, der im Träger liegt. Die erste und die zweite Hauptfläche sind insbesondere parallel zueinander. Die schräg ausgebildete Seitenflanke des Trägers kann frei von den Einbuchtungen oder Ausbuchtungen sein.
Gemäß zumindest einer Ausführungsform eines optoelektronischen Bauelements weist dieses einen Halbleiterchip und eine Vergussmasse auf. Beispielsweise ist der Halbleiterchip von der Vergussmasse in lateraler Richtung vollständig umgeben. Die Vergussmasse greift insbesondere in den strukturierten Bereich des Trägers ein und bedeckt die Seitenflanke zumindest bereichsweise.
Gemäß zumindest einer Ausführungsform des Bauelements weist dieses ein Gehäuse auf. Das Gehäuse enthält zum Beispiel eine Kavität, in der der Halbleiterchip und die Vergussmasse so angeordnet sind, dass die Vergussmasse den Halbleiterchip lateral umschließt. In Draufsicht bedeckt die Vergussmasse den Halbleiterchip insbesondere vollständig.
Gemäß zumindest einer Ausführungsform des Bauelements weist die Vergussmasse eine erste strahlungsreflektierende Teilschicht auf. Die erste Teilschicht umschließt den Träger in lateraler Richtung. Insbesondere ist die aktive Schicht in Draufsicht frei von der ersten Teilschicht. Elektromagnetische Strahlung, die von der aktiven Schicht im Betrieb des Halbleiterchips erzeugt wird, kann an der ersten Teilschicht in eine vorgegebene vertikale Abstrahlrichtung umgelenkt werden, sodass die Strahlungsauskopplung aus der Strahlungsaustrittsfläche des Bauelements erhöht werden kann.
Gemäß zumindest einer Ausführungsform des Bauelements weist der strukturierte Bereich eine den Träger umlaufende Barrierenut auf. Die Barrierenut ist insbesondere als eine Trennbarriere für die erste Teilschicht ausgebildet, sodass die erste Teilschicht die Kavität des Gehäuses höchstens bis einschließlich der Barrierenut auffüllt. Durch die Barrierenut kann das Kriechen eines Materials, etwa eines reflektierenden Vergussmaterials, auf eine vertikale Höhe der aktiven Schicht oder gar auf die Strahlungsaustrittsfläche des Halbleiterchips verhindert werden.
In einer Ausführungsform eines Verfahrens zur Vereinzelung eines Verbunds aus einem Trägersubstrat und einer Halbleiterschichtenfolge mit einer zur Erzeugung elektromagnetischer Strahlung vorgesehenen aktiven Schicht zu einer Mehrzahl von optoelektronischen Halbleiterchips wird zunächst der Verbund bereitgestellt. Ein Graben wird ausgebildet, sodass sich der Graben in das Trägersubstrat hinein erstreckt. Der Graben kann sich teilweise oder vollständig durch das Trägersubstrat hindurch erstrecken. Das Trägersubstrat wird zur Vergrößerung eine Gesamtoberfläche einer Seitenflanke der zu vereinzelnden Halbleiterchips während des Ausbildens des Grabens gezielt strukturiert. Die vereinzelten Halbleiterchips umfassen jeweils einen Halbleiterkörper mit der aktiven Schicht und einen Träger mit der Seitenflanke aus dem Trägersubstrat, wobei der Träger einen zur Vergrößerung der Seitenflanke strukturierten Bereich mit Vereinzelungsspuren aufweist, der Träger eine dem Halbleiterkörper zugewandte erste Hauptfläche, eine dem Halbleiterkörper abgewandte zweite Hauptfläche und eine zwischen der ersten Hauptfläche und der zweiten Hauptfläche angeordnete Seitenflanke aufweist, und wobei der strukturierte Bereich auf der Seitenflanke eine Mehrzahl von Einbuchtungen sowie eine von den Hauptflächen und beabstandete, konkav gekrümmte Barrierenut aufweist. Die Barrierenut ist eine den Träger vollständig umlaufende Vertiefung und weist eine laterale Ausdehnung auf, die mindestens zweimal und höchstens zehnmal so groß wie eine laterale Breite der Einbuchtungen und zwischen einschließlich 3 µm und einschließlich 60 µm ist.
Insbesondere ist der Graben bei dessen Ausbildung in einer lateralen Richtung durch eine strukturierte Seitenflanke begrenzt. Insbesondere weist die Seitenflanke Vereinzelungsspuren auf. Auch eine Mehrzahl von Gräben kann ausgebildet werden, wobei die Gräben jeweils durch strukturierte Seitenflanken begrenzt sein können.
Der Verbund wird durch den Graben beziehungsweise durch die Mehrzahl von Gräben zu einer Mehrzahl von Halbleiterchips vereinzelt.
Gemäß zumindest einer Ausführung des Verfahrens wird der Verbund aus der Halbleiterschichtenfolge und dem Substrat vor der Vereinzelung auf einer flexiblen Trägerfolie angeordnet. Die Trägerfolie ist insbesondere in der lateralen Richtung dehnbar ausgebildet, sodass die Vereinzelung der Halbleiterchips vereinfacht durchgeführt werden kann. Des Weiteren liegen die Halbleiterchips nach der Vereinzelung geordnet auf der flexiblen Trägerfolie vor, wodurch eine Weiterverarbeitung der Halbleiterchips in einem nachfolgenden Prozessschritt vereinfacht werden kann.
Gemäß zumindest einer Ausführungsform des Verfahrens wird der Graben durch ein trockenchemisches Trennverfahren ausgebildet. Das Strukturieren des Trägersubstrats wird insbesondere während der Ausbildung des Grabens durch gezielte Variation zumindest eines Parameters des Trennverfahrens erzeugt.
Gemäß zumindest einer Ausführungsform des Verfahrens wird zur Vereinzelung der Halbleiterchips ein Plasmatrennverfahren angewandt. Zur Bildung unterschiedlicher Formen des Grabens und somit unterschiedlicher Geometrie der Seitenflanke des Trägers wird zumindest ein Parameter des Trennverfahrens während der Vereinzelung gezielt variiert. Die Variation des Parameters kann beispielsweise eine gezielt gesteuerte Veränderung der Gasflüsse oder der Ätzdauer sein.
Durch ein solches Trennverfahren, insbesondere durch die gezielte Variation der Parameter des Trennverfahrens, kann die Seitenflanke des Trägers gegenüber einer in der vertikalen Richtung geradlinig verlaufenden, etwa durch konventionell gesägten oder mittels Laser getrennten, Seitenflanke gezielt vergrößert werden. Die Vergrößerung der Seitenflanke und die Änderung einer Seitenflankengeometrie, die beispielsweise verschieden von der Geometrie einer geradlinig und senkrecht zu einer Hauptfläche des Trägers verlaufenden Seitenflanke ist, führen zu einer verbesserten Wärmeableitung und zu einer verbesserten Haftung beispielsweise von Vergussmaterialien an der Seitenfläche des Halbleiterchips. Bei Volumenemittern, beispielsweise bei auf GaAs basierten Halbleiterchips, wobei insbesondere mindestens 30 % der von der aktiven Schicht erzeugten Strahlung durch eine Seitenfläche des Halbleiterchips austritt, kann die Halbleiterchipoberfläche gezielt vergrößert werden, wodurch eine erhöhte Lichtausbeute erzielt wird.
Gemäß zumindest einer Ausführungsform des Verfahrens wird beim Plasmatrennverfahren eine Ätzmaske verwendet. Die Ätzmaske kann eine Maskierungsschicht sein, die auf eine dem Trägersubstrat abgewandte Oberfläche der Halbleiterschichtenfolge aufgebracht wird. Die Ätzmaske kann zum Beispiel ein Dielektrikum, etwa Siliziumoxid (SiO2) oder Siliziumnitrid (Si3N4), ein Metall, etwa Gold oder Platin, ein Polymer, etwa einen Photolack, oder eine Kombination davon aufweisen. Die Ätzmaske kann nach der Vereinzelung teilweise oder vollständig entfernt werden.
Gemäß zumindest einer Ausführungsform des Verfahrens wird eine Passivierungsschicht, insbesondere eine Polymerpassivierungsschicht, auf der Seitenflanke ausgebildet. Zur Veränderung der Oberflächenbenetzbarkeit der Seitenflanke kann die Passivierungsschicht bereichsweise gezielt entfernt werden. Des Weiteren kann zur Erzielung lokaler, unterschiedlicher Oberflächenbenetzbarkeit der Seitenflanke eine Passivierungsdauer bei der Bildung der Passivierungsschicht an verschiedenen Stellen der Seitenflanke unterschiedlich lang eingestellt werden oder anschließend teilweise oder vollständig entfernt oder strukturiert werden.
Das Verfahren ist besonders geeignet für die Herstellung eines vorstehend beschriebenen Halbleiterchips. In Zusammenhang mit dem Halbleiterchip beschriebene Merkmale können daher auch für das Verfahren herangezogen werden und umgekehrt.
Weitere Vorteile, bevorzugte Ausführungsformen und Weiterbildungen des optoelektronischen Halbleiterchips und des optoelektronischen Bauelements sowie des Verfahrens ergeben sich aus den im Folgenden in Verbindung mit den 1 bis 5B erläuterten Ausführungsbeispielen. Es zeigen:

1 ein nicht beanspruchtes Ausführungsbeispiel für einen Halbleiterchip in schematischer Schnittansicht,
2A bis 2E weitere nicht beanspruchte Ausführungsbeispiele für einen optoelektronischen Halbleiterchip in schematischer Schnittansicht,
3 ein Ausführungsbeispiel für einen Halbleiterchip in schematischer Schnittansicht,
4A und 4B Ausführungsbeispiele für ein optoelektronisches Bauelement in schematischer Schnittansicht, und
5A sowie 5B schematische Schnittansichten verschiedener Verfahrensstadien eines Ausführungsbeispiels für ein Verfahren zur Vereinzelung von Halbleiterchips.

Ein erstes Ausführungsbeispiel für einen optoelektronischen Halbleiterchip ist in 1 dargestellt. Der Halbleiterchip 10 weist einen Halbleiterkörper 1 und einen Träger 2 auf. Der Halbleiterkörper 1 ist auf dem Träger 2 angeordnet. Der Halbleiterkörper 1 weist eine erste Halbleiterschicht 11 eines ersten Ladungsträgertyps, eine aktive Schicht 13 und eine zweite Halbleiterschicht 12 eines zweiten Ladungsträgertyps auf. Die aktive Schicht 13 ist zur Erzeugung einer elektromagnetischen Strahlung vorgesehen und ist zwischen der ersten Halbleiterschicht 11 und der zweiten Halbleiterschicht 12 angeordnet. Die Halbleiterschichten 11 und 12 sowie die aktive Schicht 13 können jeweils einschichtig oder mehrschichtig ausgebildet sein.
Der Träger 2 kann verschieden von einem Aufwachssubstrat sein, auf dem die Halbleiterschichten des Halbleiterkörpers epitaktisch aufgewachsen sind. Insbesondere ist der Halbleiterchip 10 frei von einem Aufwachssubstrat.
Zwischen dem Halbleiterkörper 1 und dem Träger 2 ist eine Zwischenschicht 3 angeordnet. Die Zwischenschicht 3 kann eine oder mehrere Schichten enthalten. Beispielsweise ist die Zwischenschicht 3 eine Verbindungsschicht, etwa eine Klebstoffschicht oder eine Lotschicht. Die Zwischenschicht 3 kann eine reflektierende Schicht aufweisen oder reflektierend ausgebildet sein. Die Zwischenschicht 3 kann elektrisch leitfähig ausgebildet sein.
Zur elektrischen Kontaktierung des Halbleiterkörpers ist eine erste Kontaktschicht 51 direkt auf der ersten Halbleiterschicht 11 angeordnet. Eine zweite Kontaktschicht 52 ist seitlich des Halbleiterkörpers auf der Zwischenschicht 3 angeordnet. Davon abweichend ist es auch denkbar, dass die zweite Kontaktschicht 52 an die zweiten Halbleiterschicht 12 angrenzt, oder dass der Träger 2 elektrisch leitfähig ausgebildet ist, sodass der Halbleiterkörper 1 über die erste Kontaktschicht 51 und über den Träger 2 extern elektrisch kontaktierbar ist.
Der Träger 2 weist eine dem Halbleiterkörper 1 zugewandte erste Hauptfläche 2A und eine dem Halbleiterkörper 1 abgewandte zweite Hauptfläche 2B auf. Die erste Hauptfläche 2A und die zweite Hauptfläche 2B begrenzen den Träger 2 in der vertikalen Richtung. Insbesondere sind die erste und die zweite Hauptfläche eben ausgebildet und weisen im Rahmen der Herstellungstoleranzen keine Erhebungen oder Vertiefungen auf. In 1 sind die erste und die zweite Hauptfläche zueinander parallel ausgebildet. Die Querschnittsflächen dieser Hauptflächen sind gleich oder zumindest im Rahmen der Herstellungstoleranzen gleich. Die erste Hauptfläche 2A und die zweite Hauptfläche 2B können jeweils kreisförmig, oval oder mehreckig, etwa rechteckig oder quadratisch, ausgebildet sein.
Der Halbleiterchip weist eine Seitenfläche 10C auf. Die Seitenfläche 10C enthält eine Seitenfläche des Halbleiterkörpers 1 und eine Seitenflanke 2C des Trägers 2.
Der Träger 2 weist einen strukturierten Bereich zur Vergrößerung einer Gesamtoberfläche der Seitenflanke 2C auf. Der strukturierte Bereich weist Vereinzelungsspuren auf. Der strukturierte Bereich weist Einbuchtungen 21,Ausbuchtungen 23 und eine Barrierenut 22 auf der Seitenflanke 2C auf.
Die Seitenflanke 2C weist eine Einbuchtung 21 auf. Die Einbuchtung 21 weist eine laterale Breite auf, die beispielsweise zwischen einschließlich 0,3 µm und einschließlich 6 µm ist. Die Einbuchtung 21 weist eine vertikale Tiefe T auf. Die vertikale Tiefe T ist beispielsweise zwischen einschließlich 1 µm und einschließlich 18 µm. Insbesondere sind die laterale Breite B und die vertikale Tiefe T der Einbuchtung 21 derart ausgebildet, dass die vertikale Tiefe T mindestens genauso groß wie die laterale Breite B und höchstens 5-mal so groß wie die laterale Breite B ist.
Die Seitenflanke 2C weist mehrere Einbuchtungen 21 auf, die in der vertikalen Richtung voneinander beabstandet sind. Insbesondere umläuft die Einbuchtung 21 oder die Mehrzahl von Einbuchtungen 21 den Träger 2 und somit den Halbleiterchip in der lateralen Richtung vollständig. Die Einbuchtung 21 ist somit als eine den Halbleiterchip 10 umlaufende Vertiefung ausgebildet.
Die Seitenflanke 2C des Trägers 2 weist eine Mehrzahl von Ausbuchtungen 23 auf. Zwischen zwei benachbarten Ausbuchtungen 23 ist jeweils eine Einbuchtung 21 angeordnet. In der Schnittdarstellung weisen die Ausbuchtungen 23 jeweils eine Position der maximalen lateralen Erhebung der Ausbuchtungen 23 auf. In 1 ist eine Verbindungslinie 20 der Positionen der maximalen lateralen Erhebungen der Ausbuchtungen 23 senkrecht zu der ersten Hauptfläche 2A und zu der zweiten Hauptfläche 2B gerichtet. Global oder makroskopisch gesehen - das heißt bis auf lokale Schwankungen aufgrund der Einbuchtungen 21 und Ausbuchtungen 23 - ist die Seitenflanke 2C des Trägers 2 senkrecht zu den Hauptflächen.
Die Seitenflanke 2C ist bereichsweise von einer Passivierungsschicht 4 bedeckt. Davon abweichend kann die Passivierungsschicht 4 die Seitenflanke 2C vollständig bedecken.
Der Träger 2 kann ein Aufwachssubstrat sein. Beispielsweise ist der Träger 2 strahlungsdurchlässig ausgebildet. Von der 1 abweichend kann der Halbleiterchip 10 frei von einer Zwischenschicht 3 sein. Zum Beispiel ist der Halbleiterchip 10 ein Volumenemitter.
In 2A ist eine Mehrzahl von optoelektronischen Halbleiterchips 10 schematisch dargestellt. Der strukturelle Aufbau der in diesem Ausführungsbeispiel dargestellten Halbleiterchips entspricht dem strukturellen Aufbau des in der 1 exemplarisch dargestellten Halbleiterchips 10.
In der 2A sind die Halbleiterchips 10 auf einer Trägerfolie 6 angeordnet. Zwei benachbarte Halbleiterchips 10 sind durch einen Graben 8 lateral voneinander beabstandet. Der Graben 8 ist in lateralen Richtungen durch die Seitenflanke 2C der Träger 2 der benachbarten Halbleiterchips 10 begrenzt. Die Seitenflanke 2C weist jeweils eine Mehrzahl von Einbuchtungen 21 und Ausbuchtungen 23 auf. Die in der 2A exemplarisch dargestellten Halbleiterchips 10 können aus einem gemeinsamen Verbund, insbesondere durch die Ausbildung der Gräben 8, hervorgehen.
In 2B ist eine Mehrzahl von optoelektronischen Halbleiterchips 10 gemäß einem weiteren Ausführungsbeispiel schematisch dargestellt. Dieses Ausführungsbeispiel entspricht im Wesentlichen dem Ausführungsbeispiel in 2A. Im Unterschied hierzu bildet die Verbindungslinie 20 einen inneren spitzen Winkel mit der zweiten Hauptfläche 2B. Beispielsweise ist der spitze Winkel zwischen einschließlich 50° und einschließlich 85°, bevorzugt zwischen einschließlich 60° und 85° und besonders bevorzugt zwischen einschließlich 70° und einschließlich 85°.
In Draufsicht weisen die erste Hauptfläche 2A und die zweite Hauptfläche 2B unterschiedlich große Querschnitte auf. Die erste Hauptfläche 2A weist eine erste maximale Ausdehnung und die zweite Hauptfläche 2B eine zweite maximale Ausdehnung auf, wobei die erste maximale Ausdehnung kleiner als die zweite maximale Ausdehnung ist. Die erste und die zweite maximale Ausdehnung können eine Kantenlänge oder ein Durchmesser der ersten Hauptfläche 2A beziehungsweise der zweiten Hauptfläche 2B sein. Beispielsweise unterscheiden sich die erste maximale Ausdehnung und die zweite maximale Ausdehnung um mindestens das 5-Fache, insbesondere um mindestens das 20-Fache oder mindestens das 50-Fache der lateralen Breite der Einbuchtung 21.
Der Graben 8 ist durch die Seitenflanke 2C der Träger2 der benachbarten Halbleiterchips 10 in der lateralen Richtung begrenzt, wobei der Graben 8 einen lateralen Querschnitt aufweist, dessen Fläche entlang der vertikalen Richtung von der zweiten Hauptfläche 2B zur ersten Hauptfläche 2A abgesehen von Schwankungen aufgrund der Einbuchtungen 21 und der Ausbuchtungen 23 stetig zunimmt. Das bedeutet, dass der Graben 8, makroskopisch gesehen, als ein von der zweiten Hauptfläche 2B zur ersten Hauptfläche 2A hin geöffneter Graben ausgebildet ist.
In 2C ist eine Mehrzahl von Halbleiterchips 10 gemäß einem weiteren Ausführungsbeispiel schematisch dargestellt. Dieses Ausführungsbeispiel entspricht im Wesentlichen dem Ausführungsbeispiel in 2B. Im Unterschied hierzu bildet die Verbindungslinie 20 einen stumpfen inneren Winkel mit der zweiten Hauptfläche 2B. Insbesondere beträgt der stumpfe innere Winkel mindestens 95° und höchstens 110°, bevorzugt höchstens 120° und besonders bevorzugt höchstens 130°.
Die zweite maximale Ausdehnung der zweiten Hauptfläche 2B ist kleiner als die erste maximale Ausdehnung der ersten Hauptfläche 2A. Beispielsweise unterscheiden sich die erste maximale Ausdehnung und die zweite maximale Ausdehnung um mindestens das 5-Fache, bevorzugt um mindestens das 20-Fache und besonders bevorzugt um mindestens das 50-Fache der lateralen Breite der Einbuchtung 21. Der laterale Querschnitt des Trägers 2 weist von der zweiten Hauptfläche 2B zur ersten Hauptfläche 2A hin, abgesehen von Schwankungen aufgrund der Einbuchtungen 21 und Ausbuchtungen 23, eine stetig wachsende Querschnittsfläche auf. Makroskopisch oder global gesehen ist der Graben 8 als ein von der ersten Hauptfläche 2A zur zweiten Hauptfläche 2B hin geöffneter Graben ausgebildet.
In 2D ist eine Mehrzahl von Halbleiterchips gemäß einem weiteren Ausführungsbeispiel schematisch dargestellt. Dieses Ausführungsbeispiel entspricht im Wesentlichen dem in 2C schematisch dargestellten Ausführungsbeispiel. Im Unterschied hierzu bildet die Verbindungslinie 20 sowohl mit der ersten Hauptfläche 2A als auch mit der zweiten Hauptfläche 2B einen stumpfen inneren Winkel. Makroskopisch beziehungsweise global gesehen ist die Seitenflanke 2C des Trägers konvex gekrümmt ausgebildet. Mit anderen Worten ist die Verbindungslinie 20 zwischen der ersten Hauptfläche 2A und der zweiten Hauptfläche 2B global konvex gekrümmt ausgebildet. Die erste Hauptfläche 2A und die zweite Hauptfläche 2B weisen beispielsweise jeweils einen Querschnitt mit gleichen Querschnittsflächen auf.
Der Träger 2 weist an einer Stelle zwischen der ersten Hauptfläche 2A und der zweiten Hauptfläche 2B einen Querschnitt mit einer maximalen Querschnittsfläche des Trägers 2 auf. Beispielsweise unterscheidet sich eine maximale laterale Ausdehnung dieses Querschnitts von der ersten maximalen Ausdehnung der ersten Hauptfläche 2A oder von der zweiten maximalen Ausdehnung der zweiten Hauptfläche 2B um mindestens das 5-Fache, bevorzugt um mindestens das 20-Fache und besonders bevorzugt um mindestens das 50-Fache der lateralen Breite der Einbuchtung 21. Der Graben 8 weist eine Sanduhrform auf. Das heißt, der Graben 8 ist sowohl zur ersten Hauptfläche 2A hin als auch zur zweiten Hauptfläche 2B hin geöffnet.
In 2E ist eine Mehrzahl von Halbleiterchips gemäß einem weiteren Ausführungsbeispiel schematisch dargestellt. Dieses Ausführungsbeispiel entspricht im Wesentlichen dem in der 2D schematisch dargestellten Ausführungsbeispiel. Im Unterschied hierzu bildet die Verbindungslinie 20 sowohl mit der ersten Hauptfläche 2A als auch mit der zweiten Hauptfläche 2B einen spitzen inneren Winkel. Makroskopisch oder global gesehen ist die Verbindungslinie 20 zwischen der ersten Hauptfläche 2A und der zweiten Hauptfläche 2B konkav ausgebildet. Mit anderen Worten ist die Seitenflanke 2C des Trägers 2, global beziehungsweise makroskopisch gesehen, konkav gekrümmt ausgebildet.
Der Graben 10 ist in lateralen Richtungen durch konkav gekrümmte Seitenflanken 2C der benachbarten Halbleiterchips 10 begrenzt. Der Träger 2 weist an einer Stelle zwischen der ersten Hauptfläche 2A und der zweiten Hauptfläche 2B einen lateralen Querschnitt mit einer minimalen Querschnittsfläche des Trägers 2 auf. Beispielsweise unterscheidet sich eine maximale laterale Ausdehnung dieses Querschnitts von der ersten maximalen Ausdehnung der ersten Hauptfläche 2A oder von der zweiten maximalen Ausdehnung der zweiten Hauptfläche 2B um mindestens das 5-Fache, bevorzugt um mindestens das 20-Fache und besonders bevorzugt um mindestens das 50-Fache der lateralen Breite der Einbuchtung 21.
Abweichend von den 2B bis 2E ist es auch möglich, dass der Graben 8 derart ausgebildet ist, dass die Seitenflanke 2C im Rahmen der Herstellungstoleranzen frei von den Einbuchtungen 21 und den Ausbuchtungen 23 ist und die Seitenflanke 2C im Wesentlichen die Form der Verbindungslinie 20 annimmt. Makroskopisch gesehen weist der Träger 2 mit einer solchen schräg oder gekrümmt strukturierten Seitenflanke 2C bereits eine Verankerungsstruktur des Halbleiterchips 10 auch bei Abwesenheit der mikroskopisch strukturierten Einbuchtungen 21 und Ausbuchtungen 23 auf.
In 3 ist ein Ausführungsbeispiel für einen optoelektronischen Halbleiterchip schematisch dargestellt. Dieses Ausführungsbeispiel entspricht im Wesentlichen dem in der 1 schematisch dargestellten Ausführungsbeispiel. Im Unterschied hierzu weist die Seitenflanke 2C eine Barrierenut 22 auf. Die Barrierenut 22 ist zwischen der ersten Hauptfläche 2A und der zweiten Hauptfläche 2B angeordnet und ist von den Hauptflächen beanstandet. Ein vertikaler Abstand von der Barrierenut zu der ersten Hauptfläche 2A ist kleiner als ein vertikaler Abstand von der Barrierenut 22 zu der zweiten Hauptfläche 2B. Die Barrierenut 22 umläuft den Halbleiterchip 10.
Die Barrierenut weist eine laterale Ausdehnung W auf, die zwischen einschließlich 3 µm und einschließlich 60 µm ist. Die laterale Ausdehnung W ist mindestens 2-mal und höchstens 10-mal so groß wie die laterale Breite B der Einbuchtung 21. Bevorzugt ist die laterale Ausdehnung W der Barrierenut 22 mindestens 3-mal und höchstens 5-mal so groß wie die laterale Breite B der Einbuchtung. Die Barrierenut 22 weist eine vertikale Ausdehnung D auf. Die vertikale Ausdehnung D ist insbesondere mindestens 2-mal und höchstens 10-mal, beispielsweise mindestens 3-mal und höchstens 5-mal so groß wie die vertikale Tiefe T der Einbuchtung 21 ist.
Von der 3 abweichend kann die Seitenflanke 2C des Trägers 2, eine Mehrzahl von umlaufenden Barrierenuten 22 aufweisen, wobei die Barrierenuten 22 in der vertikalen Richtung voneinander beabstandet sind. Abweichend von der 3 ist es auch möglich, dass die Seitenflanke 2C frei von den Einbuchtungen 21 und den Ausbuchtungen 23 ausgebildet ist.
In 4A ist ein Ausführungsbeispiel für ein optoelektronisches Bauelement 100 schematisch in Schnittansicht dargestellt.
Das optoelektronische Bauelement 100 umfasst einen Halbleiterchip 10 und ein Gehäuse 90. Der in 4A dargestellte Halbleiterchip 10 entspricht dem exemplarisch in der 3 dargestellten Halbleiterchip 10. Das Gehäuse 90 weist eine Kavität 91 auf. In der Kavität 91 sind der Halbleiterchip 10 und eine Vergussmasse 7 angeordnet. Davon abweichend kann auch eine Mehrzahl von Halbleiterchips 10 in der Kavität 91 angeordnet sein. Die Vergussmasse 7 umgibt den Halbleiterchip in lateraler Richtung vollständig. In Draufsicht bedeckt die Vergussmasse 7 den Halbleiterchip 10 vollständig.
Die Vergussmasse 7 greift in die Einbuchtungen 21 und in die Barrierenut 22 ein. Durch das Eingreifen der Vergussmasse 7 entsteht eine besonders mechanisch stabile Verbindung zwischen der Vergussmasse 7 und dem Halbleiterchip 10, wodurch eine Verschiebung des Halbleiterchips 10 relativ zu der Vergussmasse 7 weitgehend vermieden wird.
Die Vergussmasse 7 weist eine erste Teilschicht 71 auf. Die Teilschicht 71 ist reflektierend ausgebildet. Insbesondere enthält die Teilschicht 71 Weißpigmente, etwa Titanoxid-Partikel. Die erste Teilschicht 71 umschließt den Träger 2 in lateraler Richtung. Des Weiteren ist die aktive Schicht 13 frei von der ersten Teilschicht. Die erste Teilschicht ist somit als ein Reflektor für die von der aktiven Schicht 13 erzeugte Strahlung ausgebildet. Die Barrierenut 22 ist als eine Grenzbarriere für die erste Teilschicht 71 ausgebildet. Die Teilschicht 71 füllt die Kavität 71 höchstens bis einschließlich der Barrierenut 22 auf.
Die Barrierenut 22 ist von der ersten Hauptfläche 2A und von der zweiten Hauptfläche 2B beabstandet. Ein vertikaler Abstand zwischen der Barrierenut 22 und der ersten Hauptfläche 2A ist kleiner, etwa um mindestens 30 % kleiner, als ein vertikaler Abstand zwischen der Barrierenut 22 und der zweiten Hauptfläche 2B. Zwischen der Barrierenut 22 und der ersten Hauptfläche 2A ist eine Einbuchtung 21 angeordnet. Davon abweichend kann auch eine Mehrzahl von Einbuchtungen 21 zwischen der Barrierenut 22 und der ersten Hauptfläche 2A angeordnet sein.
Die Vergussmasse 7 weist eine zweite Teilschicht 72 auf. Die zweite Teilschicht 72 ist strahlungsdurchlässig, insbesondere transparent, für die von der aktiven Schicht 13 erzeugte Strahlung ausgebildet. Beispielweise ist die Teilschicht 72 ein Silikonverguss. Die zweite Teilschicht 72 umgibt den Halbleiterkörper 1 in lateraler Richtung vollständig. In Draufsicht bedeckt die zweite Teilschicht 72 den Halbleiterchip 10 vollständig. In der Kavität 91 grenzt die zweite Teilschicht 72 an die erste strahlungsreflektierende Teilschicht 71 an.
Zur elektrischen Kontaktierung des Halbleiterchips 10 ist eine erste Kontaktschicht 51 über einen Bonddraht 5 mit einer externen elektrischen Stromquelle elektrisch verbunden. In der 4A weist der Halbleiterchip 10 auf einer der zweiten Hauptfläche 2B zugewandten Seite des Halbleiterchips eine zweite Kontaktschicht 52 auf. Insbesondere ist der Träger 2 elektrisch leitfähig ausgebildet. Der Halbleiterchip 10 ist somit über die erste Kontaktschicht 51 und über die zweite Kontaktschicht 52 extern elektrisch kontaktierbar. Abweichend davon ist es auch denkbar, dass die Zwischenschicht 3 elektrisch leitfähig ausgebildet ist und der Halbleiterchip 10 über die erste Kontaktschicht 51 und über eine zweite Kontaktschicht 52, die an die Zwischenschicht 3 angrenzt, extern elektrisch kontaktierbar ist.
In 4B ist ein weiteres Ausführungsbeispiel für ein optoelektronisches Bauelement 100 schematisch in Schnittansicht dargestellt. Dieses Ausführungsbeispiel entspricht im Wesentlichen dem in der 4A schematisch dargestellten Ausführungsbeispiel. Im Unterschied hierzu weist die Seitenflanke 2C eine Barrierenut 22 auf, wobei der vertikale Abstand zwischen der Barrierenut 22 und der ersten Hauptfläche 2A größer, etwa um mindestens 30 % größer, als der vertikale Abstand zwischen der Barrierenut 22 und der zweiten Hauptfläche 2B ist. Zwischen der Barrierenut 22 und der zweiten Hauptfläche 2B ist eine Einbuchtung 21 angeordnet. Davon abweichend kann auch eine Mehrzahl von Einbuchtungen 21 zwischen der Barrierenut 22 und der zweiten Hauptfläche 2B angeordnet sein.
Das Bauelement 100 weist außerdem eine Befestigungsschicht 54 auf. Die Befestigungsschicht 54 umschließt den Träger 2 in lateraler Richtung. Die Befestigungsschicht 54 greift in die Barrierenut 22 ein. Die Barrierenut 22 ist als eine Grenzbarriere für die Befestigungsschicht 54 ausgebildet. Die Befestigungsschicht 54 bedeckt eine Bodenfläche der Kavität 71 teilweise. Davon abweichend kann die Befestigungsschicht 54 die Bodenfläche der Kavität 71 vollständig bedecken. Zwischen einschließlich der Barrierenut 22 und der zweiten Hauptfläche 2B ist die Seitenflanke 2C von der Befestigungsschicht 54 bedeckt. Die Befestigungsschicht 54 befestigt somit den Halbleiterchip 10 an der Bodenfläche der Kavität 71. Die Befestigungsschicht 54 weist zum Beispiel einen Klebstoff auf. Insbesondere ist die Befestigungsschicht 54 elektrisch leitfähig ausgebildet. Von der 4B abweichend kann die Seitenflanke 2C eine Mehrzahl von Barrierenuten 22 aufweisen.
In den 5A und 5B ist ein Ausführungsbeispiel eines Verfahrens zur Vereinzelung eines Verbunds 103 zu einer Mehrzahl von optoelektronischen Halbleiterchips 10 schematisch dargestellt.
Der Verbund 103 umfasst eine Halbleiterschichtenfolge 101 und ein Trägersubstrat 102. Die Halbleiterschichtenfolge 101 ist auf dem Trägersubstrat 102 angeordnet. Zwischen der Halbleiterschichtenfolge 101 und dem Trägersubstrat 102 ist eine Verbindungsschicht 3 angeordnet. Der Verbund 103 ist auf einer Trägerfolie 6 angeordnet. Die Trägerfolie 6 ist insbesondere dehnbar und elastisch ausgebildet. Das Anordnen des Verbunds 103 auf einer Trägerfolie ist jedoch optional.
Auf die Halbleiterschichtenfolge 1 wird eine Kontaktschicht 51 aufgebracht.
In der 5B ist eine Mehrzahl von Halbleiterkörpern 1 dargestellt. Die Halbleiterkörper 1 stammen aus der gemeinsamen Halbleiterschichtenfolge 101. Zwischen den Halbleiterkörpern 1 wird eine Mehrzahl von Gräben 8 mittels eines Trennverfahrens, etwa mittels eines Plasmatrennverfahrens, ausgebildet. Die Gräben 8 erstrecken sich in das Trägersubstrat 102 hinein. Die Gräben 8 werden so ausgebildet, dass die Gräben 8 jeweils in der lateralen Richtung durch eine Seitenflanke 2C begrenzt sind.
Eine Ätzmaske 53 wird auf eine dem Trägersubstrat abgewandte Oberfläche der Halbleiterschichtenfolge aufgebracht. Die Ätzmaske kann durch eine Maskierungsschicht gebildet sein, die strukturiert oder zunächst ganzflächig auf die Oberfläche der Halbleiterschichtenfolge aufgebracht und anschließend strukturiert wird. Die Ätzmaske kann ein Dielektrikum, etwa Siliziumoxid (SiO2) oder Siliziumnitrid (Si3N4), ein Metall, etwa Gold oder Platin, oder ein Polymer, etwa einen Photolack, oder eine Kombination davon aufweisen. Die Ätzmaske 53 kann nach der Vereinzelung teilweise oder vollständig entfernt werden. Bevorzugt weist die Ätzmaske 53 ein Siliziumoxid oder einen Photolack auf. Eine solche Ätzmaske lässt sich vereinfacht auf die Halbleiterschichtenfolge aufbringen und strukturieren. Auch lässt sich eine solche Ätzmaske nach der Vereinzelung der Halbleiterchips leicht entfernen. Besonders bevorzugt weist die Ätzmaske ein Metall und ein Dielektrikum oder ein Polymer auf. Das Polymer kann nach der Vereinzelung vollständig entfernt werden, wobei das Dielektrikum und das Metall zweckmäßig auf der Halbleiterschichtenfolge verbleiben können. Das auf der Halbleiterschichtenfolge verbleibende Metall kann für die elektrische Kontaktierung der vereinzelten Halbleiterchips verwendet werden. Insbesondere bildet das verbleibende Metall die erste Kontaktschicht 51 der Halbleiterchips.
Die Seitenflanke 2C weist eine Mehrzahl von Einbuchtungen 21 auf. Die Einbuchtung 21 weist eine laterale Breite B auf, die insbesondere zwischen einschließlich 0,3 µm und einschließlich 6 µm sein kann. Die Gräben 8 werden derart ausgebildet, dass diese sich durch das Trägersubstrat 102 hindurch erstrecken, sodass der Verbund 103 in eine Mehrzahl von Halbleiterchips 10 vereinzelt wird. Die vereinzelten Halbleiterchips 10 weisen jeweils einen Halbleiterkörper 1 mit der aktiven Schicht 13, einen Träger 2 aus dem Trägersubstrat 102 und die Seitenflanke 2C auf. Abweichend davon kann die Seitenflanke 2C lediglich eine Einbuchtung 21 oder lediglich eine Barrierenut 22 aufweisen. Auch kann die Seitenflanke 2C eine Mehrzahl von Barrierenuten 22 aufweisen.
Die Gräben 8 können jeweils als ein Graben, welcher wie in den 2A bis 2E dargestellt ist, ausgebildet sein.
Zur Ausbildung der Einbuchtung 21 kann ein trockenchemisches Trennverfahren, etwa ein Plasmatrennverfahren, angewandt werden. Die Seitenflanke 2C, die beispielsweise durch einen Ätzprozess, etwa durch einen Plasmatrennprozess, strukturiert ist, weist verfahrenstypische Vereinzelungsspuren auf. Solche strukturierte Seitenflanke weist Vereinzelungsspuren auf und unterscheidet sich eindeutig von einer typischen Oberflächenrauigkeit, die beispielsweise zufällig bei einem Trennverfahren, etwa durch Sägen oder Lasertrennung, erzeugt ist.
Die Einbuchtung 21 oder die Barrierenut 22 können während der Ausbildung des Grabens durch gezielte Variation zumindest eines Parameters des Trennverfahrens erzeugt werden. Die Variation des zumindest einen Parameters kann durch gezielt gesteuerte Veränderung der Gasflüsse oder der Ätzdauer realisiert sein. Zur Ausbildung der Seitenflanken 2C kann ein reaktives Ionentiefenätzen (englisch: deep reactive ion etching, DRIE) angewandt werden. Bei einem solchen Prozess kann Schwefelhexafluorid (SF6) als Reaktionsgaslieferant und Argon als Trägergas dienen. Zur Ausbildung einer Einbuchtung mit einer lateralen Breite zwischen einschließlich 0,3 µm und einschließlich 6 µm wird eine Ätzzeit von zirka 15 bis 40 Sekunden eingestellt. Zur Bildung einer Barrierenut 22 kann die Ätzzeit 3- bis 5-mal so lang wie die Ätzzeit für eine Einbuchtung betragen. Zur Beschleunigung des Ätzprozesses können die Gasflüsse entsprechend eingestellt sein.
Durch eine gezielte Einstellung der Gasflüsse und/oder der Ätzdauer bei unterschiedlichen Ätzphasen können verschiedene Formen des Grabens 8, etwa wie in den 2A bis 2E dargestellt, ausgebildet werden. Der Graben 8 ist dabei in der lateralen Richtung insbesondere von der strukturierten Seitenflanke 2C begrenzt, die verfahrenstypische Vereinzelungsspuren aufweist.
Abweichend von den 5A und 5B kann eine Passivierungsschicht 4 auf der Seitenflanke 2C ausgebildet werden. Zur Ausbildung der Passivierungsschicht 4 wird beispielsweise ein gasförmiges perfluoriertes Alken, etwa Perfluorisobuten (C4F8), oder ein Gasgemisch aus Tetrafluormethan (CF4) und Wasserstoff (H2) verwendet. Dabei kann Argon (Ar) als Trägergas zur Beschleunigung der Gasflüsse dienen. Die auf der Seitenflanke 2C ausgebildete Passivierungsschicht 4 kann zur Einstellung der lokalen Oberflächenbenetzbarkeit der Seitenflanke 2C teilweise oder vollständig entfernt werden.
Der Verbund 103 aus dem Halbleiterkörper 101 und dem Trägersubstrat 102 kann vor der Vereinzelung auf einer flexiblen Trägerfolie 6 angeordnet werden. Die flexible Trägerfolie 6 ist dehnbar und elastisch ausgebildet, wodurch die Ausbildung verschiedener Formen des Grabens 8 durch unterschiedlich starke Dehnung der flexiblen Trägerfolie 6 vereinfacht werden kann. Außerdem liegen die Halbleiterchips 10 nach der Vereinzelung geordnet auf der flexiblen Trägerfolie vor, wodurch eine Weiterverarbeitung der Halbleiterchips 10 in einem nachfolgenden Prozessschritt vereinfacht werden kann.
Der Graben 8 kann so ausgebildet sein, dass sich dieser in der vertikalen Richtung nicht vollständig bis zur Trägerfolie 6 erstreckt. Das Trägersubstrat 102 kann anschließend durch einen mechanischen Prozessschritt, insbesondere durch Brechen, in eine Mehrzahl von Trägern 2 der Halbleiterchips 10 vereinzelt werden. Die Trägerfolie 6 muss somit nicht notwendigerweise resistent gegenüber Ätzmitteln ausgebildet sein.
Mittels eines strukturierten Trägers eines Halbleiterchips wird die mechanische Stabilität eines optoelektronischen Bauelements umfassend den Halbleiterchip und eine Vergussmasse erhöht. Der strukturierte Träger kann dabei die eine schräge, global konkav oder konvex gekrümmte Seitenflanke aufweisen. Zusätzlich oder alternativ kann die Seitenflanke derart strukturiert sein, dass sie lokale Einbuchtungen aufweisen. Das Strukturieren der Träger der Halbleiterchips während der Vereinzelung reduziert den Kostenaufwand bei der Herstellung einer Mehrzahl von solchen Halbleiterchips.

Claims

Optoelektronischer Halbleiterchip (10) mit einem Träger (2) und einem Halbleiterkörper (1) aufweisend eine zur Erzeugung elektromagnetischer Strahlung vorgesehene aktive Schicht (13), bei dem - der Träger (2) eine dem Halbleiterkörper zugewandte erste Hauptfläche (2A), eine dem Halbleiterkörper abgewandte zweite Hauptfläche (2B) und eine zwischen der ersten Hauptfläche und der zweiten Hauptfläche angeordnete Seitenflanke (2C) aufweist, - der Träger einen strukturierten Bereich (21, 22, 23, 2C) zur Vergrößerung einer Gesamtoberfläche der Seitenflanke aufweist, wobei der strukturierte Bereich Vereinzelungsspuren aufweist, und - der strukturierte Bereich auf der Seitenflanke (2C) eine Mehrzahl von Einbuchtungen (21) sowie eine von den Hauptflächen (2A) und (2B) beabstandete, konkav gekrümmte Barrierenut (22) aufweist, wobei die Barrierenut (22) eine den Träger (2) vollständig umlaufende Vertiefung ist und eine laterale Ausdehnung (W) aufweist, die mindestens zweimal und höchstens zehnmal so groß wie eine laterale Breite (B) der Einbuchtungen (21) und zwischen einschließlich 3 µm und einschließlich 60 µm ist.
Optoelektronischer Halbleiterchip nach Anspruch 1, bei dem der strukturierte Bereich die gesamte Seitenflanke (2C) ist, wobei der Träger (2) derart strukturiert ist, dass die Seitenflanke (2C) in vertikaler Richtung global konkav oder global konvex gekrümmt ausgebildet ist.
Optoelektronischer Halbleiterchip nach einem der vorhergehenden Ansprüche, bei dem der strukturierte Bereich die gesamte Seitenflanke (2C) ist, wobei der Träger (2) derart strukturiert ist, dass die erste Hauptfläche (2A) und die zweite Hauptfläche (2B) in Draufsicht unterschiedlich große Querschnitte aufweisen, und die Seitenflanke mit der zweiten Hauptfläche oder mit der ersten Hauptfläche einen inneren spitzen Winkel bildet.
Optoelektronischer Halbleiterchip nach einem der vorhergehenden Ansprüche, bei dem die laterale Breite (B) der Einbuchtungen zwischen einschließlich 0,3 µm und einschließlich 6 µm ist.
Optoelektronischer Halbleiterchip nach dem vorhergehenden Anspruch, bei dem die Einbuchtungen (21) jeweils eine vertikale Tiefe (T) aufweisen, die zwischen einschließlich dem 1,0-fachen und dem 5-fachen der lateralen Breite (B) der jeweiligen Einbuchtungen ist.
Optoelektronischer Halbleiterchip nach einem der vorhergehenden Ansprüche, bei dem der strukturierte Bereich eine Mehrzahl von Einbuchtungen (21) und eine Mehrzahl von Barrierenuten (22) aufweist, die den Träger (2) in lateraler Richtung vollständig umlaufen und in vertikaler Richtung voneinander beabstandet sind.
Optoelektronisches Bauelement (100) mit einem Halbleiterchip (10) nach einem der Ansprüche 1 bis 6 und einem Gehäuse (90), bei dem das Gehäuse eine Kavität (91) aufweist, in der der Halbleiterchip und eine Vergussmasse (7) so angeordnet sind, dass die Vergussmasse den Halbleiterchip lateral umschließt und in Draufsicht vollständig bedeckt.
Optoelektronisches Bauelement nach dem vorhergehenden Anspruch, bei dem die Vergussmasse (7) eine erste strahlungsreflektierende Teilschicht (71) aufweist, wobei die erste Teilschicht den Träger (2) lateral umschließt und die aktive Schicht (13) in Draufsicht frei von der ersten Teilschicht ist.
Optoelektronisches Bauelement nach dem vorhergehenden Anspruch, bei dem die erste Teilschicht (71) die Kavität (91) höchstens bis einschließlich der Barrierenut (22) auffüllt.
Verfahren zur Vereinzelung eines Verbunds (103) aus einer Halbleiterschichtenfolge (101) und einem Trägersubstrat (102) zu einer Mehrzahl von optoelektronischen Halbleiterchips (10), wobei - die Halbleiterschichtenfolge eine zur Erzeugung elektromagnetischer Strahlung vorgesehene aktive Schicht (13) aufweist und auf dem Trägersubstrat angeordnet ist, - zumindest ein Graben (8) in dem Trägersubstrat ausgebildet wird, wobei das Trägersubstrat zur Vergrößerung eine Gesamtoberfläche einer Seitenflanke (2C) der zu vereinzelnden Halbleiterchips während des Ausbildens des Grabens gezielt strukturiert wird, und - die vereinzelten Halbleiterchips jeweils einen Halbleiterkörper (1) mit der aktiven Schicht (13) und einen Träger (2) mit der Seitenflanke (2C) aus dem Trägersubstrat umfassen, wobei der Träger (2) eine dem Halbleiterkörper zugewandte erste Hauptfläche (2A), eine dem Halbleiterkörper abgewandte zweite Hauptfläche (2B) und eine zwischen der ersten Hauptfläche und der zweiten Hauptfläche angeordnete Seitenflanke (2C) aufweist, der Träger einen zur Vergrößerung der Seitenflanke (2C) strukturierten Bereich mit Vereinzelungsspuren aufweist, und der strukturierte Bereich auf der Seitenflanke (2C) eine Mehrzahl von Einbuchtungen (21) sowie eine von den Hauptflächen (2A) und (2B) beabstandete, konkav gekrümmte Barrierenut (22) aufweist, wobei die Barrierenut (22) eine den Träger (2) vollständig umlaufende Vertiefung ist und eine laterale Ausdehnung (W) aufweist, die mindestens zweimal und höchstens zehnmal so groß wie eine laterale Breite (B) der Einbuchtungen (21) und zwischen einschließlich 3 µm und einschließlich 60 µm ist.
Verfahren nach dem vorhergehenden Anspruch, bei dem der Graben (8) durch ein trockenchemisches Trennverfahren ausgebildet wird, wobei das Strukturieren des Trägersubstrats (102) durch gezielte Variation zumindest eines Parameters des Trennverfahrens realisiert wird.
Verfahren nach dem vorhergehenden Anspruch, bei dem das trockenchemische Trennverfahren ein Plasmatrennverfahren ist und die Variation des zumindest einen Parameters durch gezielte Änderung der Gasflüsse oder der Ätzdauer realisiert wird.
Verfahren nach einem der Patentansprüche 10 bis 12, bei dem eine Passivierungsschicht (4) auf der Seitenflanke (2C) ausgebildet wird.
Verfahren nach einem der Patentansprüche 10 bis 13, bei dem die Halbleiterschichtenfolge (101) und das Trägersubstrat (102) vor der Vereinzelung auf einer flexiblen Trägerfolie (6) angeordnet werden.
Verfahren nach Anspruch 14, bei dem der Graben (8) so ausgebildet wird, dass sich dieser in vertikaler Richtung nicht vollständig bis zur Trägerfolie (6) erstreckt und das Trägersubstrat (102) durch einen mechanischen Prozessschritt in eine Mehrzahl von Trägern (2) der Halbleiterchips (10) vereinzelt wird.
Optoelektronisches Bauelement (100) mit einem Halbleiterchip (10) nach Anspruch 1 und einem Gehäuse (90), bei dem - das Gehäuse eine Kavität (91) aufweist, in der der Halbleiterchip und eine Vergussmasse (7) so angeordnet sind, dass die Vergussmasse den Halbleiterchip lateral umschließt und in Draufsicht vollständig bedeckt, - der Halbleiterchip (10) und eine strahlungsreflektierende Teilschicht (71) der Vergussmasse in der Kavität so angeordnet sind, dass die strahlungsreflektierende Teilschicht die Kavität höchstens bis einschließlich der Barrierenut (22) auffüllt und den Halbleiterchip lateral umschließt.
Optoelektronisches Bauelement (100) mit einem Halbleiterchip (10) nach Anspruch 1 und einem Gehäuse (90), bei dem - das Gehäuse eine Kavität (91) aufweist, in der der Halbleiterchip und eine Vergussmasse (7) so angeordnet sind, dass die Vergussmasse den Halbleiterchip lateral umschließt und in Draufsicht vollständig bedeckt, und - der Halbleiterchip von einer Befestigungsschicht (54) an einer Bodenfläche der Kavität befestigt ist, wobei die Befestigungsschicht in die Barrierenut (22) eingreift und die Barrierenut als Grenzbarriere für die Befestigungsschicht ausgebildet ist.