WO2015011028A1 - Optoelektronischer halbleiterchip, halbleiterbauelement und verfahren zur herstellung von optoelektronischen halbleiterchips - Google Patents

Optoelektronischer halbleiterchip, halbleiterbauelement und verfahren zur herstellung von optoelektronischen halbleiterchips Download PDF

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semiconductor
carrier
trench
semiconductor chip
region
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Ralph Wagner
Thomas Veit
Björn HOXHOLD
Philipp SCHLOSSER
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Osram Opto Semiconductors Gmbh
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Definitions

  • Optoelectronic semiconductor chip semiconductor component and method for producing optoelectronic
  • the present application relates to an optoelectronic semiconductor chip, to a semiconductor component having such a semiconductor chip, and to a method for producing optoelectronic semiconductor chips.
  • One object is to provide an optoelectronic semiconductor chip, in which the risk of an electric
  • Short circuit is reduced in the electrical contact. Furthermore, a method is to be specified with which reliable electrically contactable semiconductor chips can be produced in a simple and cost-effective manner.
  • the semiconductor chip has a
  • the active region is arranged between a first semiconductor layer of a first conductivity type and a second semiconductor layer of a second conductivity type different from the first conductivity type.
  • the semiconductor body in particular the active region, contains a III-V compound semiconductor material.
  • the semiconductor chip has a carrier.
  • the carrier extends in a vertical direction between a first body facing the semiconductor body
  • Main surface and a second main surface facing away from the semiconductor body Main surface and a second main surface facing away from the semiconductor body.
  • a side surface connects the first main surface and the second main surface with each other.
  • the carrier is in particular different from a growth substrate for the epitaxial deposition of the semiconductor layers of the semiconductor body.
  • the carrier contains a semiconductor material, such as silicon, germanium or gallium arsenide.
  • the semiconductor body is provided with a
  • Connecting layer is a cohesive
  • connection formed between the semiconductor body and the carrier In a cohesive connection, the in particular prefabricated connection partners are held together by means of atomic and / or molecular forces.
  • the compound layer is particularly suitable
  • connection layer contains a solder or an electrically conductive adhesive.
  • the side surface of the carrier has a first region, the first region having a recess. In plan view of the semiconductor chip, the carrier has a smaller one at the level of the first area
  • the second area adjoins the first area, in particular in the vertical direction.
  • the second area is especially vertical
  • the indentation adjoins the first main surface of the carrier.
  • a vertical extent of the indentation is
  • the semiconductor chip has a
  • Insulation layer on.
  • the insulation layer runs
  • Insulation layer in plan view of the semiconductor chip all areas of the semiconductor chip, which are not intended for external electrical contact.
  • the insulating layer is formed as a contiguous layer formed in a single deposition step that covers both the first and second layers
  • the insulating layer covers the
  • Insulation layer the first area of the side surface
  • Carrier material in the lateral direction so not free, but is covered by the material of the insulating layer.
  • the second region is free of the
  • the second region of the side surface is formed during the production of the semiconductor chips, in particular when singulating the semiconductor chips from a composite. In the second area of the side surface of the
  • Semiconductor chip therefore traces of a separating step, for example, traces of material removal, have.
  • the material can be removed by means of coherent radiation, chemically and / or mechanically.
  • the semiconductor chip has a carrier and a semiconductor body with an active region provided for generating and / or receiving radiation, wherein the semiconductor body is fastened to the carrier with a connection layer.
  • the carrier extends in a vertical direction between a first main surface facing the semiconductor body and a second main surface facing away from the semiconductor body, wherein a side surface interconnects the first main surface and the second main surface combines.
  • a first region of the side surface of the carrier has a recess.
  • the semiconductor chip has an insulation layer which at least partially covers the semiconductor body and the first region. The second area is free of the insulation layer.
  • the insulating layer thus covers the carrier not only on the first main surface, but also at least partially, in particular completely, in the region of the indentation. In the region of the indentation, the side surface of the carrier is therefore not exposed, but is covered by the insulating layer.
  • the carrier is electrically conductive.
  • Contacting of the semiconductor chip can take place through the carrier, in particular via the material of the carrier itself.
  • the insulation layer overlaps a laterally over the
  • a semiconductor device according to at least one
  • Embodiment on a semiconductor chip and a molded body may in particular comprise at least one or more features of the above-described
  • the molding is on the
  • Semiconductor chip formed and covers the first region and the second region of the side surface of the carrier in each case at least partially.
  • the molding compound can completely cover the second area.
  • Radiation passage surface is, for example, is free of material of the molding.
  • the semiconductor device on a contact track, which from one of the second main surface of the carrier remote from the front side of the semiconductor chip over the first region of the carrier on a front side of
  • the semiconductor component may have one or more electrical contacts for external electrical contacting on the front side of the molding and / or on the back side of the molding.
  • the contact track does not directly adjoin the carrier at any point. The risk of an electrical short circuit between the contact track and the carrier is avoided.
  • the semiconductor layer sequence comprises in particular one for the production and / or for
  • Receiving radiation provided active area and is For example, in a plurality of semiconductor bodies
  • the semiconductor layer sequence is on the
  • Carrier composite disposed and attached, for example by means of a cohesive connection with the carrier composite.
  • the carrier composite has a side facing the semiconductor layer sequence and one of the
  • the method comprises the formation of trench-shaped depressions, which are at least partially between adjacent ones
  • Semiconductor bodies run and extend into the carrier network.
  • the trench-shaped depressions do not extend completely through the carrier composite in the vertical direction.
  • the carrier composite in the vertical direction.
  • trench-shaped depressions by means of coherent radiation, in particular by means of a laser in the pulse mode, for example with a pulse duration in the picosecond or nanosecond range formed.
  • a chemical method can be used, for example
  • a mechanical process such as a grinding process or a sawing process.
  • a wafer saw is suitable.
  • the formation of the trench-shaped depressions can be any shape.
  • Semiconductor bodies are parallel to a first direction.
  • the method comprises forming an insulation layer that covers the semiconductor layer sequence and the side surfaces of the semiconductor layer
  • trench-shaped depressions each covered at least partially.
  • the formation of the insulation layer takes place
  • CVD Chemical Vapor Deposition
  • PVD Physical Vapor
  • an ALD method (Atomic Layer.) Is suitable for the deposition of the insulation layer
  • a conformal covering of the composite ie a coating following the topography of the composite, can be achieved in a particularly reliable manner. This can already be very thin
  • the method comprises singulating the composite into the plurality of semiconductor chips, wherein the singulation is performed by
  • Separation cuts take place, which run at least partially along the trench-shaped depressions.
  • separating cuts in this context does not imply any limitation with respect to the method of production. ⁇ br /> ⁇ br/>
  • the separating cuts can be formed in particular mechanically, for example by splitting, breaking or sawing, chemically, for example by wet-chemical or dry-chemical etching or by means of coherent radiation where the singulation cuts run along the trench-shaped depressions, the
  • Singulation cuts are formed in particular in a plan view of the composite completely within the trench-shaped recesses.
  • a front side of the carrier composite facing the semiconductor layer sequence is free of metallic material when singulated in the region of the trench-shaped depressions. When singling is therefore no front-applied metallic
  • a rear side of the semiconductor layer sequence facing away from the semiconductor layer sequence is
  • the carrier composite is thinned, in particular after the formation of the trench-shaped depressions.
  • the carrier composite can mechanically stabilize the semiconductor layer sequence particularly reliably prior to thinning.
  • the singulation cuts running along the trench-shaped depressions have a smaller width during singulation than the trench-shaped depressions. Forming the singulation cuts within the trench-like
  • an electrical contact surface is formed on the semiconductor bodies and those along the trench-shaped depressions extending singulation cuts are each formed between adjacent semiconductor bodies such that a center line of the singulation cuts further from the nearest contact surface of the adjacent
  • Semiconductor body is removed as a centerline of the associated trench-shaped depression.
  • the contact surfaces are in particular not centered on the respective
  • Semiconductor bodies arranged such that the contact surface of a semiconductor chip adjacent on one side of the trench-shaped depression closer to the trench-shaped recesses than the contact surface of the adjacent on the other side of the trench-shaped depression semiconductor chip.
  • the carrier when separating from the trench-shaped
  • the carrier composite can also be separated from the side, on which the trench-shaped
  • Recesses are formed, in particular of the
  • a material modification that is complete in the vertical direction or only in regions takes place, for example, a material removal, by laser radiation.
  • a material removal for example, a laser ablation process, for example by means of a laser in pulsed operation with pulse durations in the nanosecond or
  • the singulation can be carried out along by the material modification
  • the material modification can induce a mechanical stress in the material, which the break points
  • a stealth dicing method is suitable for this purpose.
  • a chemical reaction takes place during singulation in the carrier composite
  • the method described is particularly suitable for producing a semiconductor chip described above.
  • the semiconductor chip mentioned features can therefore be used for the process and
  • FIG. 1 shows an exemplary embodiment of a semiconductor chip in a schematic sectional view
  • Figures 2A and 2B an embodiment of a
  • Figures 3A to 3F a first embodiment of a
  • FIG. 1 An exemplary embodiment of a semiconductor chip 1 is shown in FIG. 1 in a schematic sectional view.
  • Semiconductor chip 1 comprises a semiconductor body 2 and a carrier 5.
  • the semiconductor body 2 comprises one for generating radiation and / or for receiving radiation provided active region 20, between a first semiconductor layer 21 of a first conductivity type
  • n-type (For example, n-type) is arranged.
  • III-V compound semiconductor material is suitable for the semiconductor layer sequence.
  • III-V compound semiconductor materials are for generating radiation in the
  • Al x In y Gai x - y N in particular for blue to green radiation
  • Al x In y Gai x - y P in particular for yellow to red
  • the semiconductor body 2 is fastened to the carrier by means of a connection layer 6, for example a solder layer or an electrically conductive adhesive layer.
  • the support 5 is used for the mechanical stabilization of the semiconductor body 2.
  • a growth substrate for the particular epitaxial deposition of the semiconductor layers of the semiconductor body is no longer necessary for this and therefore removed.
  • Semiconductor chip in which the growth substrate is removed, is also referred to as a thin-film semiconductor chip.
  • the carrier 5 itself to be the growth substrate for the semiconductor layers of the Semiconductor body 2 is. In this case, a connecting layer between the semiconductor body and the carrier is not required.
  • the carrier 5 extends in a vertical direction between a first main surface 53 facing the semiconductor body 2 and a second main surface 54. Between the first main surface and the second main surface there extends a lateral surface 51, which lateral the semiconductor body
  • Semiconductor material for example silicon, germanium or gallium arsenide.
  • another material is conceivable, for example a metal.
  • the side surface 51 has a first region 511 and a second region 512 adjoining the first region. In the first area, the carrier 5 has a recess 55. The side surface 51 extends in the vertical direction in
  • the lateral extent of the indentation is preferably at least 0.5 ym and at most 20 ym.
  • the second region extends in the vertical direction between the first region 511 and the second main surface 54.
  • the indentation 55 adjoins the first main surface 53 of the carrier 5.
  • the carrier in the region of the indentation has a smaller cross-sectional area than in the second region 512.
  • Another side surface 52 of the carrier is free of a recess.
  • the carrier may also be on more than one side surface, for example on two opposite
  • the semiconductor chip On the side facing away from the second main surface 54, the semiconductor chip has a contact surface 81 for the electrical contacting of the semiconductor chip. In the shown
  • Semiconductor body 2 in plan view of the semiconductor chip.
  • the contact surface can also be arranged laterally spaced from the semiconductor body 2 on the carrier 5.
  • the semiconductor chip 1 further comprises an insulation layer 4.
  • the insulation layer is formed on a front side 11 of the semiconductor chip.
  • the insulation layer 4 covers the semiconductor body 2, in particular its side surfaces. Furthermore, the insulating layer covers over the
  • the insulating layer 4 covers the first region 511 of the side surface 51. In the first region 511, the carrier 5 is therefore not exposed, but rather is of the
  • Insulation layer especially completely covered.
  • the second area 512 is free of the insulation layer.
  • the carrier 5 is therefore free in the second area.
  • an oxide for example, alumina (such as Al 2 O 3 ) or
  • Silicon oxide or a nitride, such as silicon nitride An exemplary embodiment of a semiconductor component is shown schematically in FIGS. 2A and 2B.
  • the semiconductor chip 1 is as in FIGS. 2A and 2B.
  • the semiconductor device 10 further comprises a molded body 7.
  • a molded body 7 In the manufacture of the semiconductor device is a
  • Molding material for the molded body 7 to the semiconductor chip 1, in particular to the carrier 5, integrally formed is suitable for forming the shaped body.
  • a casting process is generally understood to mean a process by means of which a molding compound can be designed according to a predetermined shape, for example by means of molding, injection molding or
  • the molded body 7 adjoins the side surface 51, in particular in the first region 511 and in the second region 512
  • the shaped body adjoins the carrier.
  • a plastic for example a silicone
  • the shaped body can furthermore be mixed with reflective particles, for example TiO 2 particles.
  • From the front side 11 of the semiconductor chip is a
  • the semiconductor device 10 may have two front-side contacts for external electrical contact or two rear-side contacts or a front-side contact and a rear-side contact. The contacts are not explicitly shown for ease of illustration.
  • FIGS. 3A to 3F show a first exemplary embodiment of a method for producing semiconductor chips
  • a composite 9 is provided that has a carrier assembly 50 and a semiconductor layer sequence 200.
  • the carrier assembly extends in the vertical direction between one of the semiconductor layer sequence 200 facing front 501 and an opposite Rear 502. From the carrier composite will be in the later
  • Separation step formed the individual carriers of the semiconductor chips.
  • the semiconductor layer sequence 200 is fastened to the carrier composite 50 with a bonding layer 6.
  • Deviating from the carrier composite can also by a growth substrate for the
  • Semiconductor layer sequence 200 may be formed.
  • the semiconductor layer sequence 200 is subdivided by means of mesa trenches 25 into spaced-apart semiconductor bodies 2.
  • a trench-shaped recess 56 is formed from the front side.
  • the trench-shaped depression extends in the vertical direction in the
  • the trench-shaped depressions 56 extend between adjacent semiconductor bodies 2.
  • the formation of the trench-shaped depressions can be any shape.
  • trench-shaped depressions are also produced by a chemical process, such as a dry chemical etching process. Furthermore, a mechanical process, such as a dry chemical etching process. Furthermore, a mechanical process, such as a dry chemical etching process. Furthermore, a mechanical process, such as a dry chemical etching process. Furthermore, a mechanical process, such as a dry chemical etching process. Furthermore, a mechanical process, such as a dry chemical etching process. Furthermore, a mechanical process, such as a dry chemical etching process. Furthermore, a mechanical process, such as a dry chemical etching process. Furthermore, a mechanical process, such as a dry chemical etching process. Furthermore, a mechanical process, such as a dry chemical etching process. Furthermore, a mechanical process, such as a dry chemical etching process. Furthermore, a mechanical process, such as a dry chemical etching process. Furthermore, a mechanical process, such as a dry chemical etching process. Furthermore, a mechanical process, such as a dry chemical
  • Procedures such as a grinding process or sawing application.
  • a wafer saw is suitable.
  • the connecting layer 6 can be continuous over the
  • Connecting layer takes place in this case so when forming the trench-shaped depression.
  • a pulsed laser Especially with a pulse duration in the picosecond range, this is particularly suitable because of the low
  • an insulating layer 4 is applied to the front side of the composite.
  • the insulating layer also covers the trench-shaped depressions and borders in the region of the trench-shaped depressions
  • the insulating layer is further formed so that it covers all areas of the front of the composite 9, which are not intended for electrical contacting of the later semiconductor chips. Only the contact surface 81 remains free of the insulating layer 4.
  • Insulation layer is particularly suitable for an ALD method. However, it may also find another deposition method, such as a CVD method, such as vapor deposition, or a PVD method, such as sputtering apply.
  • a CVD method such as vapor deposition
  • PVD method such as sputtering
  • the carrier composite 50 is thinned from the back 502 forth.
  • the vertical extent of the trench-shaped depressions 56 is preferably between including 10% and including 70%, more preferably between 20% inclusive and 50% inclusive of the thickness of the carrier composite 50 (Figure 3C).
  • the composite 9 is separated by means of a stealth dicing method (FIG. 3D). For this purpose, first by means of radiation-induced material modification
  • Break point 32 generated so that the irradiated material is under mechanical stress.
  • trench-shaped depressions through the carrier by means of optical methods, for example by means of an im
  • the trench-shaped depressions 56 manifest themselves in their metal-free configuration, while metallic layers are present between the trench-shaped depressions, for example a solder layer as the connecting layer 6.
  • the back of the carrier assembly 50 is also free of metallic material.
  • the separating section 3 forms the second area 512 of the side surface 51 of the carrier 5 of the semiconductor chip which is formed during the singulation. In this area, the side surface is free of material of the insulating layer 4th
  • the second area may at least partially have traces of the singulation section.
  • Insulation layer 4 completely covered.
  • the second area 512 arises only after the formation of the
  • Insulation layer and is thus free of material
  • FIGS. 4A to 4C A second embodiment of a method is shown in FIGS. 4A to 4C.
  • Embodiment the provision of the composite, the formation of the trench-shaped depressions and the formation of the insulating layer 4 and the thinning of the carrier composite as described in connection with Figures 3A to 3C.
  • the separation in this exemplary embodiment takes place from the front side of the composite 9, as shown in FIG. 4A.
  • singulation is performed by means of laser ablation with a pulsed laser with pulse durations in the picosecond or nanosecond range.
  • the separating cut 3 can in this case have a width comparable to the grave-shaped recess 56.
  • the formation of the singulation section takes place relative to the associated trench-shaped depression 56 such that a centerline 31 of the singulation section 3 extends in a plan view of the composite 9 parallel to a centerline 561 of the trench-shaped depression.
  • the separating cut is offset such that the center line 31 of the separating section 3 to the nearest contact surface 81 has a greater distance than the center line of the trench-shaped depression 56. In this way it is ensured that the
  • Insulation layer 4 is covered.
  • Figures 4B and 4C show the position of the trench-shaped recesses 56 and the separating cuts 3 in plan view of the composite 9. While the trench-shaped recesses are formed only along the first direction, singulation is along the first direction and additionally perpendicular thereto along the second direction ,
  • the back 502 of the carrier composite 50 of the described embodiment may deviate also with a metallization, for example for the external
  • the separation can also take place by means of a chemical process, for example by means of a plasma process.
  • the singulation can also be like in the Related to Figures 3A to 3F described from the back or as described in connection with Figures 4A to 4C forth from the front of the composite ago. In a singling from the front, the
  • Insulating layer before forming the separating cut in the region of the separation cut to be performed, ie at the bottom of the trench-shaped recesses 56 are removed. This can be done for example by means of laser ablation, for example by a pulsed laser with pulse durations in the picosecond range.

Abstract

Es wird ein optoelektronischer Halbleiterchip (1) angegeben, der einen Träger (5) und einen Halbleiterkörper (2) mit einem zur Erzeugung und/oder zum Empfangen von Strahlung vorgesehenen aktiven Bereich (20) aufweist, wobei - der Halbleiterkörper mit einer Verbindungsschicht (6) an dem Träger befestigt ist; - der Träger sich in einer vertikalen Richtung zwischen einer dem Halbleiterkörper zugewandten ersten Hauptfläche (53) und einer dem Halbleiterkörper abgewandten zweiten Hauptfläche (54) erstreckt, wobei eine Seitenfläche (51) die erste Hauptfläche und die zweite Hauptfläche miteinander verbindet; - ein erster Bereich (511) der Seitenfläche des Trägers eine Einbuchtung (55) aufweist; - ein zweiter Bereich der Seitenfläche in vertikaler Richtung zwischen der Einbuchtung und der zweiten Hauptfläche verläuft; - der Halbleiterchip eine Isolationsschicht (4) aufweist, die den Halbleiterkörper und den ersten Bereich jeweils zumindest teilweise bedeckt; und - der zweite Bereich frei von der Isolationsschicht ist. Weiterhin werden ein Halbleiterbauelement und ein Verfahren zur Herstellung von optoelektronischen Halbleiterchips angegeben.

Description

Beschreibung
Optoelektronischer Halbleiterchip, Halbleiterbauelement und Verfahren zur Herstellung von optoelektronischen
Halbleiterchips
Die vorliegende Anmeldung betrifft einen optoelektronischen Halbleiterchip, ein Halbleiterbauelement mit einem solchen Halbleiterchip sowie ein Verfahren zur Herstellung von optoelektronischen Halbleiterchips.
Bei Halbleiterchips, für deren elektrische Kontaktierung eine Kontaktbahn über die Kante des Halbleiterchips hinausgeführt wird, besteht die Gefahr eines elektrischen Kurzschlusses des Halbleiterchips im Bereich der Kante.
Eine Aufgabe ist es, einen optoelektronischen Halbleiterchip anzugeben, bei dem die Gefahr eines elektrischen
Kurzschlusses bei der elektrischen Kontaktierung vermindert ist. Weiterhin soll ein Verfahren angegeben werden, mit dem zuverlässig elektrisch kontaktierbare Halbleiterchips auf einfache und kostengünstige Weise hergestellt werden können.
Diese Aufgaben werden unter anderem durch einen
optoelektronischen Halbleiterchip beziehungsweise ein
Verfahren gemäß den unabhängigen Patentansprüchen gelöst. Weitere Ausbildungen und Zweckmäßigkeiten sind Gegenstand der abhängigen Patentansprüche. Gemäß zumindest einer Ausführungsform des optoelektronischen Halbleiterchips weist der Halbleiterchip einen
Halbleiterkörper mit einem zur Erzeugung und/oder zum
Empfangen von Strahlung vorgesehenen aktiven Bereich auf. Beispielsweise ist der aktive Bereich zwischen einer ersten Halbleiterschicht eines ersten Leitungstyps und einer zweiten Halbleiterschicht eines vom ersten Leitungstyp verschiedenen zweiten Leitungstyps angeordnet. Beispielsweise enthält der Halbleiterkörper, insbesondere der aktive Bereich, ein III-V- Verbindungs-Halbleitermaterial .
Gemäß zumindest einer Ausführungsform des optoelektronischen Halbleiterchips weist der Halbleiterchip einen Träger auf. Der Träger erstreckt sich in einer vertikalen Richtung zwischen einer dem Halbleiterkörper zugewandten ersten
Hauptfläche und einer vom Halbleiterkörper abgewandten zweiten Hauptfläche. Eine Seitenfläche verbindet die erste Hauptfläche und die zweite Hauptfläche miteinander. Die
Seitenfläche begrenzt also den Träger in lateraler Richtung. Der Träger ist insbesondere von einem Aufwachssubstrat für die epitaktische Abscheidung der Halbleiterschichten des Halbleiterkörpers verschieden. Beispielsweise enthält der Träger ein Halbleitermaterial, etwa Silizium, Germanium oder Galliumarsenid .
Gemäß zumindest einer Ausführungsform des optoelektronischen Halbleiterchips ist der Halbleiterkörper mit einer
Verbindungsschicht an dem Träger befestigt. Insbesondere ist mittels der Verbindungsschicht eine Stoffschlüssige
Verbindung zwischen dem Halbleiterkörper und dem Träger gebildet. Bei einer Stoffschlüssigen Verbindung werden die insbesondere vorgefertigten Verbindungspartner mittels atomarer und/oder molekularer Kräfte zusammengehalten. Für die Verbindungsschicht eignet sich insbesondere eine
elektrisch leitfähige Verbindungsschicht. Beispielsweise enthält die Verbindungsschicht ein Lot oder ein elektrisch leitfähiges Klebemittel. Gemäß zumindest einer Ausführungsform des optoelektronischen Halbleiterchips weist die Seitenfläche des Trägers einen ersten Bereich auf, wobei der erste Bereich eine Einbuchtung aufweist. In Draufsicht auf den Halbleiterchip weist der Träger auf Höhe des ersten Bereichs eine kleinere
Querschnittsfläche auf als in einem von dem ersten Bereich verschiedenen zweiten Bereich. Der zweite Bereich grenzt insbesondere in vertikaler Richtung an den ersten Bereich an. Der zweite Bereich verläuft insbesondere in vertikaler
Richtung zwischen der Einbuchtung und der zweiten
Hauptfläche. Beispielsweise grenzt die Einbuchtung an die erste Hauptfläche des Trägers an. Eine vertikale Ausdehnung der Einbuchtung beträgt
beispielsweise zwischen einschließlich 5 % und einschließlich 70 %, insbesondere zwischen einschließlich 10 % und
einschließlich 60 % der vertikalen Ausdehnung des Trägers. Gemäß zumindest einer Ausführungsform des optoelektronischen Halbleiterchips weist der Halbleiterchip eine
Isolationsschicht auf. Die Isolationsschicht verläuft
zumindest bereichsweise auf der dem Träger abgewandten Seite des Halbleiterkörpers. Insbesondere bedeckt die
Isolationsschicht in Draufsicht auf den Halbleiterchip alle Bereiche des Halbleiterchips, die nicht für eine externe elektrische Kontaktierung vorgesehen sind. Mit anderen Worten ist beispielsweise eine Kontaktfläche für die externe
elektrische Kontaktierung des Halbleiterchips frei von der Isolationsschicht. Insbesondere ist die Isolationsschicht als eine zusammenhängende, in einem einzigen Abscheidungsschritt ausgebildete Schicht ausgebildet, die sowohl den ersten
Bereich des Trägers als auch den Halbleiterkörper zumindest bereichsweise bedeckt und insbesondere unmittelbar jeweils daran angrenzt.
Gemäß zumindest einer Ausführungsform des optoelektronischen Halbleiterchips bedeckt die Isolationsschicht den
Halbleiterkörper und den ersten Bereich der Seitenfläche jeweils zumindest teilweise. Insbesondere bedeckt die
Isolationsschicht den ersten Bereich der Seitenfläche
vollständig. Im Bereich der Einbuchtung liegt das
Trägermaterial in lateraler Richtung also nicht frei, sondern ist von dem Material der Isolationsschicht bedeckt.
Gemäß zumindest einer Ausführungsform des optoelektronischen Halbleiterchips ist der zweite Bereich frei von der
Isolationsschicht. Der zweite Bereich der Seitenfläche entsteht während der Herstellung der Halbleiterchips, insbesondere beim Vereinzeln der Halbleiterchips aus einem Verbund. Im zweiten Bereich der Seitenfläche kann der
Halbleiterchip daher Spuren eines Vereinzelungsschritts, beispielsweise Spuren eines Materialabtrags, aufweisen. Der Materialabtrag kann mittels kohärenter Strahlung, chemisch und/oder mechanisch erfolgen.
In mindestens einer Ausführungsform des optoelektronischen Halbleiterchips weist der Halbleiterchip einen Träger und einen Halbleiterkörper mit einem zur Erzeugung und/oder zum Empfangen von Strahlung vorgesehenen aktiven Bereich auf, wobei der Halbleiterkörper mit einer Verbindungsschicht an dem Träger befestigt ist. Der Träger erstreckt sich in einer vertikalen Richtung zwischen einer dem Halbleiterkörper zugewandten ersten Hauptfläche und einer vom Halbleiterkörper abgewandten zweiten Hauptfläche, wobei eine Seitenfläche die erste Hauptfläche und die zweite Hauptfläche miteinander verbindet. Ein erster Bereich der Seitenfläche des Trägers weist eine Einbuchtung auf. Ein zweiter Bereich der
Seitenfläche verläuft in vertikaler Richtung zwischen der Einbuchtung und der zweiten Hauptfläche. Der Halbleiterchip weist eine Isolationsschicht auf, die den Halbleiterkörper und den ersten Bereich jeweils zumindest teilweise bedeckt. Der zweite Bereich ist frei von der Isolationsschicht.
Die Isolationsschicht bedeckt also den Träger nicht nur auf der ersten Hauptfläche, sondern auch zumindest bereichsweise, insbesondere vollständig, im Bereich der Einbuchtung. Im Bereich der Einbuchtung liegt die Seitenfläche des Trägers also nicht frei, sondern ist von der Isolationsschicht bedeckt. Die Gefahr eines elektrischen Kurzschlusses bei der externen elektrischen Kontaktierung des Halbleiterchips, beispielsweise über eine über die Kante des Halbleiterchips hinaus geführte, etwa in Form einer Beschichtung
ausgebildete, Kontaktbahn, ist dadurch vermindert. Weiterhin kann auf eine zusätzlich zur Isolationsschicht vorgesehene und erst nach dem Vereinzeln in Halbleiterchips aufgebrachte isolierende Schicht verzichtet werden.
Gemäß zumindest einer Ausführungsform des Halbleiterchips ist der Träger elektrisch leitfähig. Eine elektrische
Kontaktierung des Halbleiterchips kann durch den Träger hindurch, insbesondere über das Material des Trägers selbst, erfolgen .
Gemäß zumindest einer Ausführungsform des Halbleiterchips überdeckt die Isolationsschicht einen lateral über den
Halbleiterkörper hinausragenden Teil der Verbindungsschicht vollständig. Mit anderen Worten liegt die Verbindungsschicht an keiner Stelle des Halbleiterchips frei. Ein Halbleiterbauelement weist gemäß zumindest einer
Ausführungsform einen Halbleiterchip und einen Formkörper auf. Der Halbleiterchip kann insbesondere zumindest eines oder mehrere Merkmale des vorstehend beschriebenen
Halbleiterchips aufweisen. Der Formkörper ist an dem
Halbleiterchip angeformt und bedeckt den ersten Bereich und den zweiten Bereich der Seitenfläche des Trägers jeweils zumindest bereichsweise. Insbesondere kann die Formmasse den zweiten Bereich vollständig bedecken. Eine Vorderseite des Halbleiterchips, die insbesondere als
Strahlungsdurchtrittsfläche dient, ist beispielsweise frei von Material des Formkörpers.
Gemäß zumindest einer Ausführungsform des
Halbleiterbauelements weist das Halbleiterbauelement eine Kontaktbahn auf, die von einer der zweiten Hauptfläche des Trägers abgewandten Vorderseite des Halbleiterchips über den ersten Bereich des Trägers auf eine Vorderseite des
Formkörpers geführt ist. Das Halbleiterbauelement kann zur externen elektrischen Kontaktierung auf der Vorderseite des Formkörpers und/oder auf der Rückseite des Formkörpers jeweils einen oder mehrere elektrische Kontakte aufweisen.
Die Kontaktbahn grenzt an keiner Stelle unmittelbar an den Träger an. Die Gefahr eines elektrischen Kurzschlusses zwischen der Kontaktbahn und dem Träger ist so vermieden.
Gemäß zumindest einer Ausführungsform des Verfahrens zur Herstellung einer Mehrzahl von Halbleiterchips wird ein Verbund mit einer Halbleiterschichtenfolge und einem
Trägerverbund bereitgestellt. Die Halbleiterschichtenfolge umfasst insbesondere einen zur Erzeugung und/oder zum
Empfangen von Strahlung vorgesehenen aktiven Bereich und ist beispielsweise in eine Mehrzahl von Halbleiterkörpern
unterteilt. Die Halbleiterschichtenfolge ist auf dem
Trägerverbund angeordnet und beispielsweise mittels einer Stoffschlüssigen Verbindung mit dem Trägerverbund befestigt.
Der Trägerverbund weist eine der Halbleiterschichtenfolge zugewandte Vorderseite und eine von der
Halbleiterschichtenfolge abgewandte Rückseite auf. Gemäß zumindest einer Ausführungsform des Verfahrens umfasst das Verfahren das Ausbilden von grabenförmigen Vertiefungen, die zumindest bereichsweise zwischen benachbarten
Halbleiterkörpern verlaufen und sich in den Trägerverbund hinein erstrecken. Die grabenförmigen Vertiefungen erstrecken sich in vertikaler Richtung jedoch nicht vollständig durch den Trägerverbund hindurch. Beispielsweise werden die
grabenförmigen Vertiefungen mittels kohärenter Strahlung, insbesondere mittels eines Lasers im Pulsbetrieb, etwa mit einer Pulsdauer im Picosekunden- oder Nanosekundenbereich, ausgebildet. Alternativ oder ergänzend kann beispielsweise ein chemisches Verfahren Anwendung finden, etwa
nasschemisches oder trockenchemisches Ätzen. Auch ein
mechanisches Verfahren, etwa ein Schleifverfahren oder ein Sägeverfahren. Zum Beispiel eignet sich eine Wafersäge.
Das Ausbilden der grabenförmigen Vertiefungen kann
beispielsweise jeweils zwischen benachbarten
Halbleiterkörpern parallel zu einer ersten Richtung erfolgen. Zusätzlich kann das Ausbilden der grabenförmigen Vertiefungen in einer schräg oder senkrecht zur ersten Richtung
verlaufenden zweiten Richtung erfolgen. Gemäß zumindest einer Ausführungsform des Verfahrens umfasst das Verfahren das Ausbilden einer Isolationsschicht, die die Halbleiterschichtenfolge und die Seitenflächen der
grabenförmigen Vertiefungen jeweils zumindest bereichsweise bedeckt. Das Ausbilden der Isolationsschicht erfolgt
beispielsweise mittels eines CVD-Verfahrens (Chemical Vapor Deposition) oder eines PVD-Verfahrens (Physical Vapor
Deposition) . Insbesondere eignet sich für die Abscheidung der Isolationsschicht ein ALD-Verfahren (Atomic Layer
Deposition) . Mittels eines ALD-Verfahrens kann eine konforme Bedeckung des Verbunds, also eine der Topografie des Verbunds folgende Beschichtung, auf besonders zuverlässige Weise erzielt werden. Dadurch kann bereits bei sehr dünnen
Schichten eine zuverlässige Isolation von zu überformenden Kanten erzielt werden.
Gemäß zumindest einer Ausführungsform des Verfahrens umfasst das Verfahren das Vereinzeln des Verbunds in die Mehrzahl von Halbleiterchips, wobei das Vereinzeln durch
Vereinzelungsschnitte erfolgt, die zumindest bereichsweise entlang der grabenförmigen Vertiefungen verlaufen.
Der Begriff „Vereinzelungsschnitte" impliziert hierbei keinerlei Einschränkung hinsichtlich der Art der Herstellung. Die Vereinzelungsschnitte können insbesondere mechanisch, beispielsweise durch Spalten, Brechen oder Sägen, chemisch, beispielsweise durch nasschemisches oder trockenchemisches Ätzen, oder mittels kohärenter Strahlung ausgebildet werden. In den Bereichen, in denen die Vereinzelungsschnitte entlang der grabenförmigen Vertiefungen verlaufen, können die
Vereinzelungsschnitte insbesondere in Draufsicht auf den Verbund vollständig innerhalb der grabenförmigen Vertiefungen ausgebildet werden. Gemäß zumindest einer Ausführungsform des Verfahrens ist eine der Halbleiterschichtenfolge zugewandte Vorderseite des Trägerverbunds beim Vereinzeln im Bereich der grabenförmigen Vertiefungen frei von metallischem Material. Beim Vereinzeln wird also kein vorderseitig aufgebrachtes metallisches
Material durchtrennt.
Gemäß zumindest einer Ausführungsform des Verfahrens ist eine der Halbleiterschichtenfolge abgewandte Rückseite des
Trägerverbunds beim Vereinzeln frei von metallischem
Material. Auf der Rückseite des Trägerverbunds ist also kein metallisches Material vorgesehen.
Gemäß zumindest einer Ausführungsform des Verfahrens wird der Trägerverbund gedünnt, insbesondere nach dem Ausbilden der grabenförmigen Vertiefungen. Durch das Dünnen kann die
Bauhöhe der herzustellenden Halbleiterchips verringert werden. Gleichzeitig kann der Trägerverbund vor dem Dünnen die Halbleiterschichtenfolge besonders zuverlässig mechanisch stabilisieren.
Gemäß zumindest einer Ausführungsform des Verfahrens weisen die entlang der grabenförmigen Vertiefungen verlaufenden Vereinzelungsschnitte beim Vereinzeln eine geringere Breite auf als die grabenförmigen Vertiefungen. Ein Ausbilden der Vereinzelungsschnitte innerhalb der grabenförmigen
Vertiefungen wird dadurch vereinfacht. Weiterhin kann so der erforderliche Abstand zwischen benachbarten Halbleiterkörpern minimiert werden.
Gemäß zumindest einer Ausführungsform des Verfahrens ist auf den Halbleiterkörpern jeweils eine elektrische Kontaktfläche ausgebildet und die entlang der grabenförmigen Vertiefungen verlaufenden Vereinzelungsschnitte werden zwischen benachbarten Halbleiterkörpern jeweils so ausgebildet, dass eine Mittellinie der Vereinzelungsschnitte weiter von der nächstgelegenen Kontaktfläche der benachbarten
Halbleiterkörper entfernt ist als eine Mittellinie der zugeordneten grabenförmigen Vertiefung. Die Kontaktflächen sind insbesondere nicht mittig auf den jeweiligen
Halbleiterkörpern angeordnet, sodass die Kontaktfläche eines auf einer Seite der grabenförmigen Vertiefung angrenzenden Halbleiterchips näher an den grabenförmigen Vertiefungen liegt als die Kontaktfläche des auf der anderen Seite der grabenförmigen Vertiefung angrenzenden Halbleiterchips.
Gemäß zumindest einer Ausführungsform des Verfahrens wird der Träger beim Vereinzeln von der den grabenförmigen
Vertiefungen gegenüberliegenden Seite her vereinzelt, insbesondere von der Rückseite des Trägerverbunds her. Eine Positionierung der Vereinzelungsschnitte relativ zu den grabenförmigen Vertiefungen kann mittels einer optischen Erkennung der grabenförmigen Vertiefungen durch den
Trägerverbund hindurch erfolgen. Insbesondere kann ein hoher optischer Kontrast durch metallfreie grabenförmigen
Vertiefungen und dazwischen angeordnetes metallisches
Material erzielt werden.
Alternativ kann der Trägerverbund auch von der Seite her vereinzelt werden, auf der auch die grabenförmigen
Vertiefungen ausgebildet sind, insbesondere von der
Vorderseite des Trägerverbunds her.
Gemäß zumindest einer Ausführungsform des Verfahrens erfolgt beim Vereinzeln im Trägerverbund eine in vertikaler Richtung vollständige oder nur bereichsweise Materialmodifikation, beispielsweise ein Materialabtrag, durch Laserstrahlung. Für einen vollständigen Materialabtrag eignet sich beispielsweise ein Laserablationsverfahren, etwa mittels eines Lasers im Pulsbetrieb mit Pulsdauern im Nanosekunden- oder
Picosekunden-Bereich .
Bei einer nur bereichsweisen Materialmodifikation kann das Vereinzeln entlang von durch die Materialmodifikation
definierten Bruchstellen mechanisch induziert werden.
Insbesondere kann die Materialmodifikation eine mechanische Spannung im Material induzieren, die die Bruchstellen
definiert. Beispielsweise eignet sich hierfür ein Stealth- Dicing-Verfahren . Gemäß zumindest einer Ausführungsform des Verfahrens erfolgt beim Vereinzeln im Trägerverbund ein chemischer
Materialabtrag. Hierfür eignet sich insbesondere ein
trockenchemisches Verfahren, beispielsweise ein
Plasmatrennverfahren .
Das beschriebene Verfahren ist zur Herstellung eines weiter oben beschriebenen Halbleiterchips besonders geeignet. Im Zusammenhang mit dem Halbleiterchip genannte Merkmale können daher auch für das Verfahren herangezogen werden und
umgekehrt.
Weitere Merkmale, Ausgestaltungen und Zweckmäßigkeiten ergeben sich aus der folgenden Beschreibung der
Ausführungsbeispiele in Verbindung mit den Figuren.
Gleiche, gleichartige oder gleich wirkende Elemente sind in den Figuren mit gleichen Bezugszeichen versehen. Die Figuren und die Größenverhältnisse der in den Figuren dargestellten Elemente untereinander sind nicht als
maßstäblich zu betrachten. Vielmehr können einzelne Elemente und insbesondere Schichtdicken zur besseren Darstellbarkeit und/oder zum besseren Verständnis übertrieben groß
dargestellt sein.
Es zeigen: Figur 1 ein Ausführungsbeispiel für einen Halbleiterchip in schematischer Schnittansicht;
Figuren 2A und 2B ein Ausführungsbeispiel für ein
Halbleiterbauelement in schematischer
Schnittansicht (Figur 2A) und schematischer
Draufsicht (Figur 2B) ;
Figuren 3A bis 3F ein erstes Ausführungsbeispiel für ein
Verfahren zur Herstellung von Halbleiterchips anhand von Zwischenschritten in schematischer
Schnittansicht (Figuren 3A bis 3D) und in Draufsicht (Figuren 3E und 3F) ; und
Figuren 4A bis 4C ein zweites Ausführungsbeispiel für ein
Verfahren zur Herstellung von Halbleiterchips in
Schnittansicht (Figur 4A) und in Draufsicht
(Figuren 4B und 4C) .
Ein Ausführungsbeispiel für einen Halbleiterchip 1 ist in Figur 1 in schematischer Schnittansicht gezeigt. Der
Halbleiterchip 1 umfasst einen Halbleiterkörper 2 und einen Träger 5. Der Halbleiterkörper 2 umfasst einen zur Erzeugung von Strahlung und/oder zum Empfangen von Strahlung vorgesehenen aktiven Bereich 20, der zwischen einer ersten Halbleiterschicht 21 eines ersten Leitungstyps
(beispielsweise p-leitend) und einer zweiten
Halbleiterschicht 22 eines zweiten Leitungstyps
(beispielsweise n-leitend) angeordnet ist.
Für die Halbleiterschichtenfolge eignet sich insbesondere ein III-V-Verbindungs-Halbleitermaterial . III-V-Verbindungs- Halbleitermaterialien sind zur Strahlungserzeugung im
ultravioletten (Alx Iny Gai-x-y N) über den sichtbaren
(Alx Iny Gai-x-y N, insbesondere für blaue bis grüne Strahlung, oder Alx Iny Gai-x-y P, insbesondere für gelbe bis rote
Strahlung) bis in den infraroten (Alx Iny Gai-x-y As)
Spektralbereich besonders geeignet. Hierbei gilt jeweils O ^ x ^ l, O ^ y ^ l und x + y < 1, insbesondere mit x + 1, y + 1, x + 0 und/oder y + 0. Mit III-V- Verbindungs- Halbleitermaterialien, insbesondere aus den genannten
Materialsystemen, können weiterhin bei der
Strahlungserzeugung hohe interne Quanteneffizienzen erzielt werden.
Der Halbleiterkörper 2 ist mittels einer Verbindungsschicht 6, beispielsweise einer Lotschicht oder einer elektrisch leitfähigen Klebeschicht, an dem Träger befestigt. Der Träger 5 dient der mechanischen Stabilisierung des Halbleiterkörpers 2. Ein Aufwachssubstrat für die insbesondere epitaktische Abscheidung der Halbleiterschichten des Halbleiterkörpers ist hierfür nicht mehr erforderlich und daher entfernt. Ein
Halbleiterchip, bei dem das Aufwachssubstrat entfernt ist, wird auch als Dünnfilm-Halbleiterchip bezeichnet.
Davon abweichend ist jedoch auch denkbar, dass der Träger 5 selbst das Aufwachssubstrat für die Halbleiterschichten des Halbleiterkörpers 2 ist. In diesem Fall ist eine Verbindungsschicht zwischen Halbleiterkörper und Träger nicht erforderlich . Der Träger 5 erstreckt sich in einer vertikalen Richtung zwischen einer dem Halbleiterkörper 2 zugewandten ersten Hauptfläche 53 und einer zweiten Hauptfläche 54. Zwischen der ersten Hauptfläche und der zweiten Hauptfläche verläuft eine Seitenfläche 51, die den Halbleiterkörper in lateraler
Richtung, also in einer parallel zu einer
Haupterstreckungsebene der Halbleiterschichten des
Halbleiterkörpers verlaufenden Richtung begrenzt.
Für den Träger eignet sich insbesondere ein
Halbleitermaterial, beispielsweise Silizium, Germanium oder Galliumarsenid . Alternativ ist auch ein anderes Material denkbar, beispielsweise ein Metall.
Die Seitenfläche 51 weist einen ersten Bereich 511 und einen an den ersten Bereich angrenzenden zweiten Bereich 512 auf. Im ersten Bereich weist der Träger 5 eine Einbuchtung 55 auf. Die Seitenfläche 51 verläuft in vertikaler Richtung im
Unterschied zu herkömmlichen Halbleiterchips zwischen der ersten Hauptfläche 53 und der zweiten Hauptfläche nicht vollständig in einer Ebene. Vielmehr ist die laterale
Ausdehnung des Trägers im ersten Bereich, also im Bereich der Einbuchtung, gezielt verringert. Die laterale Ausdehnung der Einbuchtung beträgt vorzugsweise mindestens 0,5 ym und höchstens 20 ym. Der zweite Bereich verläuft in vertikaler Richtung zwischen dem ersten Bereich 511 und der zweiten Hauptfläche 54. Die Einbuchtung 55 grenzt an die erste Hauptfläche 53 des Trägers 5 an. In Draufsicht auf den Halbleiterchip 1 weist der Träger im Bereich der Einbuchtung eine kleinere Querschnittsfläche auf als im zweiten Bereich 512.
Eine weitere Seitenfläche 52 des Trägers ist frei von einer Einbuchtung. Der Träger kann jedoch auch auf mehr als einer Seitenfläche, beispielsweise an zwei gegenüberliegenden
Seitenflächen und/oder an zwei aneinander angrenzenden
Seitenflächen oder auch an allen Seitenflächen eine solche Einbuchtung aufweisen.
Auf der der zweiten Hauptfläche 54 abgewandten Seite weist der Halbleiterchip eine Kontaktfläche 81 für die elektrische Kontaktierung des Halbleiterchips auf. In dem gezeigten
Ausführungsbeispiel überlappt die Kontaktfläche mit dem
Halbleiterkörper 2 in Draufsicht auf den Halbleiterchip.
Davon abweichend kann die Kontaktfläche jedoch auch lateral beabstandet von dem Halbleiterkörper 2 auf dem Träger 5 angeordnet sein. Der Halbleiterchip 1 umfasst weiterhin eine Isolationsschicht 4. Die Isolationsschicht ist auf einer Vorderseite 11 des Halbleiterchips ausgebildet. Die Isolationsschicht 4 bedeckt den Halbleiterkörper 2, insbesondere dessen Seitenflächen. Weiterhin bedeckt die Isolationsschicht die über den
Halbleiterkörper 2 lateral hinausragenden Bereiche der
Verbindungsschicht 6 und die erste Hauptfläche 53 des
Trägers. Weiterhin bedeckt die Isolationsschicht 4 den ersten Bereich 511 der Seitenfläche 51. Im ersten Bereich 511 liegt der Träger 5 also nicht frei, sondern ist von der
Isolationsschicht insbesondere vollständig bedeckt. Die
Gefahr eines Kurzschlusses über den Träger bei der
elektrischen Kontaktierung des Halbleiterchips wird so vermieden. Eine zusätzlich zur Isolationsschicht 4, die die Seitenflächen des Halbleiterkörpers 2 bedeckt, vorgesehene Isolationsschicht ist also nicht erforderlich.
Der zweite Bereich 512 ist frei von der Isolationsschicht. Der Träger 5 liegt im zweiten Bereich also frei. Als Material für die Isolationsschicht eignet sich beispielsweise ein Oxid, beispielsweise Aluminiumoxid (etwa AI2O3) oder
Siliziumoxid oder ein Nitrid, etwa Siliziumnitrid. Ein Ausführungsbeispiel für ein Halbleiterbauelement ist in den Figuren 2A und 2B schematisch dargestellt. In diesem Ausführungsbeispiel ist der Halbleiterchip 1 wie im
Zusammenhang mit Figur 1 beschrieben ausgeschrieben. Das Halbleiterbauelement 10 umfasst weiterhin einen Formkörper 7. Bei der Herstellung des Halbleiterbauelements wird eine
Formmasse für den Formkörper 7 an den Halbleiterchip 1, insbesondere an den Träger 5, angeformt. Beispielsweise eignet sich für das Ausbilden des Formkörpers ein Gie߬ verfahren .
Unter einem Gießverfahren wird allgemein ein Verfahren verstanden, mit dem eine Formmasse gemäß einer vorgegebenen Form ausgestaltet werden kann, beispielsweise mittels Gießens (molding), Spritzgießens (injection molding) oder
Spritzpressens (transfer molding) .
Der Formkörper 7 grenzt insbesondere im ersten Bereich 511 und im zweiten Bereich 512 der Seitenfläche 51 an den
Halbleiterchip 1 an. Im ersten Bereich ist zwischen dem
Träger 5 und dem Formkörper 7 die Isolationsschicht 4
ausgebildet. Im zweiten Bereich grenzt der Formkörper an den Träger an. Für den Formkörper eignet sich beispielsweise ein Kunststoff, beispielsweise ein Silikon. Der Formkörper kann weiterhin mit reflektierenden Partikeln, beispielsweise Ti02-Partikeln, versetzt sein.
Von der Vorderseite 11 des Halbleiterchips ist eine
Kontaktbahn 8 von der Kontaktfläche 81 des Halbleiterchips über eine Kante des Halbleiterchips in lateraler Richtung über den Halbleiterchip hinaus auf eine Vorderseite 71 des Formkörpers 7 geführt. Das Halbleiterbauelement 10 kann beispielsweise zwei vorderseitige Kontakte für die externe elektrische Kontaktierung oder zwei rückseitige Kontakte oder einen vorderseitigen Kontakt und einen rückseitigen Kontakt aufweisen. Die Kontakte sind zur vereinfachten Darstellung nicht explizit gezeigt.
Mittels der Isolationsschicht 4 ist gewährleistet, dass die Kontaktbahn 8 an keiner Stelle unmittelbar an den Träger 5 angrenzt. Die Gefahr eines elektrischen Kurzschlusses
zwischen der Kontaktbahn und dem Träger, insbesondere an der Seitenfläche des Trägers, wird so vermieden.
In den Figuren 3A bis 3F ist ein erstes Ausführungsbeispiel für ein Verfahren zur Herstellung von Halbleiterchips
gezeigt. In den Darstellung in Schnittansicht ist jeweils ein Ausschnitt gezeigt, aus dem bei der Herstellung zwei
Halbleiterchips hervorgehen.
Wie in Figur 3A gezeigt, wird ein Verbund 9 bereitgestellt, der einen Trägerverbund 50 und eine Halbleiterschichtenfolge 200 aufweist. Der Trägerverbund erstreckt sich in vertikaler Richtung zwischen einer der Halbleiterschichtenfolge 200 zugewandten Vorderseite 501 und einer gegenüberliegenden Rückseite 502. Aus dem Trägerverbund werden im späteren
Vereinzelungsschritt die einzelnen Träger der Halbleiterchips ausgebildet. In dem gezeigten Ausführungsbeispiel ist die Halbleiterschichtenfolge 200 mit einer Verbindungsschicht 6 an dem Trägerverbund 50 befestigt. Davon abweichend kann der Trägerverbund auch durch ein Aufwachssubstrat für die
Halbleiterschichtenfolge 200 gebildet sein.
Die Halbleiterschichtenfolge 200 ist mittels Mesa-Gräben 25 in voneinander beabstandete Halbleiterkörper 2 unterteilt. In dem Trägerverbund wird von der Vorderseite her eine grabenförmige Vertiefung 56 ausgebildet. Die grabenförmige Vertiefung erstreckt sich in vertikaler Richtung in den
Trägerverbund hinein, durchtrennt den Trägerverbund jedoch in vertikaler Richtung nicht vollständig. In Draufsicht auf den Verbund verlaufen die grabenförmigen Vertiefungen 56 zwischen benachbarten Halbleiterkörpern 2.
Das Ausbilden der grabenförmigen Vertiefungen kann
beispielsweise mittels Laserablation, etwa durch einen gepulsten Laser mit einer Pulsdauer im Picosekunden- oder Nanosekundenbereich erfolgen. Alternativ können die
grabenförmigen Vertiefungen auch mittels eines chemischen Verfahrens, etwa eines trockenchemischen Ätzverfahrens, hergestellt werden. Weiterhin kann auch ein mechanisches
Verfahren, etwa ein Schleifverfahren oder ein Sägeverfahren Anwendung finden. Zum Beispiel eignet sich eine Wafersäge.
Vor dem Ausbilden der grabenförmigen Vertiefungen 56 kann sich die Verbindungsschicht 6 durchgängig über den
Trägerverbund erstrecken. Die Strukturierung der
Verbindungsschicht erfolgt in diesem Fall also beim Ausbilden der grabenförmigen Vertiefung. Ein gepulster Laser, insbesondere mit einer Pulsdauer im Picosekundenbereich, eignet sich hierfür besonders aufgrund der geringen
Materialselektivität bei der Abtragung. Wie in Figur 3E dargestellt, ist es bereits ausreichend, wenn die grabenförmigen Vertiefungen nur entlang einer ersten Richtung parallel zueinander verlaufen. Zwischen
Halbleiterkörpern, die entlang dieser Richtung nebeneinander angeordnet sind, erfolgt also kein Ausbilden von
grabenförmigen Vertiefungen. Davon abweichend ist jedoch auch denkbar, die grabenförmigen Vertiefungen zusätzlich entlang einer schräg oder senkrecht zur ersten Richtung verlaufenden zweiten Richtung auszubilden. Nach dem Ausbilden der grabenförmigen Vertiefungen wird, wie in Figur 3B dargestellt, eine Isolationsschicht 4 auf der Vorderseite des Verbunds aufgebracht. Die Isolationsschicht überdeckt insbesondere auch die grabenförmigen Vertiefungen und grenzt im Bereich der grabenförmigen Vertiefungen
unmittelbar an den Trägerverbund 50 an. Die Isolationsschicht wird weiterhin so ausgebildet, dass sie alle Bereiche der Vorderseite des Verbunds 9 bedeckt, die nicht für eine elektrische Kontaktierung der späteren Halbleiterchips vorgesehen sind. Lediglich die Kontaktfläche 81 bleibt frei von der Isolationsschicht 4. Für das Ausbilden der
Isolationsschicht eignet sich insbesondere ein ALD-Verfahren . Es kann jedoch auch ein anderes Abscheideverfahren, etwa ein CVD-Verfahren, beispielsweise Aufdampfen, oder ein PVD- Verfahren, beispielsweise Sputtern, Anwendung finden.
Nachfolgend wird der Trägerverbund 50 von der Rückseite 502 her gedünnt. Nach dem Dünnen beträgt die vertikale Ausdehnung der grabenförmigen Vertiefungen 56 vorzugsweise zwischen einschließlich 10 % und einschließlich 70 %, besonders bevorzugt zwischen einschließlich 20 % und einschließlich 50 % der Dicke des Trägerverbunds 50 (Figur 3C) . Nachfolgend wird der Verbund 9 mittels eines Stealth Dicing- Verfahrens vereinzelt (Figur 3D) . Hierfür wird zunächst mittels strahlungsinduzierter Materialmodifikation eine
Bruchstelle 32 erzeugt, so dass das bestrahlte Material unter mechanischer Spannung steht.
Nachfolgend wird ein Bruch des Trägers mechanisch induziert. Der so entstehende Vereinzelungsschnitt 3 verläuft entlang der ersten Richtung jeweils im Bereich der grabenförmigen Vertiefungen 56. Die Vereinzelung erfolgt hierbei entlang der ersten Richtung und der senkrecht dazu verlaufenden zweiten Richtung (Figur 3F) .
Für eine Justage der Vereinzelungsschnitte 3 relativ zu den grabenförmigen Vertiefungen 56 kann die Position der
grabenförmigen Vertiefungen durch den Träger hindurch mittels optischer Methoden, beispielsweise mittels einer im
infraroten Spektralbereich empfindlichen Kamera, ermittelt werden. Hierbei äußern sich die grabenförmigen Vertiefungen 56 in ihrer metallfreien Ausgestaltung, während zwischen den grabenförmigen Vertiefungen metallische Schichten vorhanden sind, beispielsweise eine Lotschicht als Verbindungsschicht 6.
Die Rückseite des Trägerverbunds 50 ist ebenfalls frei von metallischem Material. Hierdurch wird eine Durchsicht durch den Träger für die Justage der Vereinzelungsschnitte 3 relativ zu den grabenförmigen Vertiefungen 56 vereinfacht. Durch den Vereinzelungsschnitt 3 entsteht der zweite Bereich 512 der Seitenfläche 51 des beim Vereinzeln entstehenden Trägers 5 des Halbleiterchips. In diesem Bereich ist die Seitenfläche frei von Material der Isolationsschicht 4.
Abhängig von der Art der Ausbildung des Vereinzelungsschnitts kann der zweite Bereich zumindest bereichsweise Spuren des Vereinzelungsschnitts aufweisen.
Durch die grabenförmigen Vertiefungen 56 werden die
Einbuchtungen 55 im ersten Bereich 511 der Seitenfläche gebildet. Diese ersten Bereiche sind von der
Isolationsschicht 4 vollständig bedeckt. Der zweite Bereich 512 entsteht dagegen erst nach dem Ausbilden der
Isolationsschicht und ist somit frei von Material der
Isolationsschicht.
Ein zweites Ausführungsbeispiel für ein Verfahren ist in den Figuren 4A bis 4C gezeigt. Bei diesem zweiten
Ausführungsbeispiel kann das Bereitstellen des Verbunds, das Ausbilden der grabenförmigen Vertiefungen und das Ausbilden der Isolationsschicht 4 sowie das Dünnen des Trägerverbunds wie im Zusammenhang mit den Figuren 3A bis 3C beschrieben erfolgen . Im Unterschied zum ersten Ausführungsbeispiel erfolgt das Vereinzeln bei diesem Ausführungsbeispiel wie in Figur 4A gezeigt von der Vorderseite des Verbunds 9 her.
Beispielsweise erfolgt das Vereinzeln mittels Laserablation mit einem gepulsten Laser mit Pulsdauern im Picosekunden- oder Nanosekundenbereich . Der Vereinzelungsschnitt 3 kann hierbei eine zur grabenförmigen Vertiefung 56 vergleichbare Breite aufweisen. Vorzugsweise erfolgt das Ausbilden des Vereinzelungsschnitts relativ zu der zugeordneten grabenförmigen Vertiefung 56 derart, dass eine Mittellinie 31 des Vereinzelungsschnitts 3 in Draufsicht auf den Verbund 9 parallel versetzt zu einer Mittellinie 561 der grabenförmigen Vertiefung verläuft.
Insbesondere ist der Vereinzelungsschnitt derart versetzt, dass die Mittellinie 31 des Vereinzelungsschnitts 3 zu der nächstgelegenen Kontaktfläche 81 einen größeren Abstand aufweist als die Mittellinie der grabenförmigen Vertiefung 56. Auf diese Weise ist gewährleistet, dass der beim
Vereinzeln des Trägerverbunds 50 entstehende Träger 5 der vereinzelten Halbleiterchips an zumindest einer Seitenfläche 51 eine Einbuchtung 55 aufweist, die mit der
Isolationsschicht 4 bedeckt ist.
Die Figuren 4B und 4C zeigen die Position der grabenförmigen Vertiefungen 56 und der Vereinzelungsschnitte 3 in Draufsicht auf den Verbund 9. Während die grabenförmigen Vertiefungen nur entlang der ersten Richtung ausgebildet werden, erfolgt das Vereinzeln entlang der ersten Richtung und zusätzlich senkrecht dazu entlang der zweiten Richtung.
Bei der beschriebenen Vereinzelung von der Vorderseite des Verbunds 9 her kann die Rückseite 502 des Trägerverbunds 50 von dem beschriebenen Ausführungsbeispiel abweichend auch mit einer Metallisierung, beispielsweise für die externe
elektrische Kontaktierung des Halbleiterchips 2, versehen sein . Von den vorstehend beschriebenen Ausführungsbeispielen abweichend kann das Vereinzeln auch mittels eines chemischen Verfahrens, beispielsweise mittels eines Plasmaverfahrens, erfolgen. Das Vereinzeln kann hierbei ebenfalls wie im Zusammenhang mit den Figuren 3A bis 3F beschrieben von der Rückseite her oder wie im Zusammenhang mit den Figuren 4A bis 4C beschrieben von der Vorderseite des Verbunds her erfolgen. Bei einem Vereinzeln von der Vorderseite her kann die
Isolationsschicht vor dem Ausbilden des Vereinzelungsschnitts im Bereich des auszuführenden Vereinzelungsschnitts, also am Boden der grabenförmigen Vertiefungen 56, entfernt werden. Dies kann beispielsweise mittels Laserablation, etwa durch einen gepulsten Laser mit Pulsdauern im Picosekundenbereich, erfolgen.
Diese Patentanmeldung beansprucht die Priorität der deutschen Patentanmeldung 10 2013 107 971.7, deren Offenbarungsgehalt hiermit durch Rückbezug aufgenommen wird.
Die Erfindung ist nicht durch die Beschreibung anhand der Ausführungsbeispiele beschränkt. Vielmehr umfasst die
Erfindung jedes neue Merkmal sowie jede Kombination von
Merkmalen, was insbesondere jede Kombination von Merkmalen in den Patentansprüchen beinhaltet, auch wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den
Patentansprüchen oder Ausführungsbeispielen angegeben ist.

Claims

Patentansprüche
1. Optoelektronischer Halbleiterchip (1), der einen Träger (5) und einen Halbleiterkörper (2) mit einem zur Erzeugung und/oder zum Empfangen von Strahlung vorgesehenen aktiven Bereich (20), wobei
- der Halbleiterkörper mit einer Verbindungsschicht (6) an dem Träger befestigt ist;
- der Träger sich in einer vertikalen Richtung zwischen einer dem Halbleiterkörper zugewandten ersten Hauptfläche (53) und einer vom Halbleiterkörper abgewandten zweiten Hauptfläche (54) erstreckt, wobei eine Seitenfläche (51) die erste
Hauptfläche und die zweite Hauptfläche miteinander verbindet;
- ein erster Bereich (511) der Seitenfläche des Trägers eine Einbuchtung (55) aufweist;
- ein zweiter Bereich der Seitenfläche in vertikaler Richtung zwischen der Einbuchtung und der zweiten Hauptfläche
verläuft ;
- der Halbleiterchip eine Isolationsschicht (4) aufweist, die den Halbleiterkörper und den ersten Bereich jeweils zumindest teilweise bedeckt; und
- der zweite Bereich frei von der Isolationsschicht ist.
2. Halbleiterchip nach Anspruch 1,
wobei der Träger elektrisch leitfähig ist.
3. Halbleiterchip nach Anspruch 1 oder 2,
wobei die Isolationsschicht einen lateral über den
Halbleiterkörper hinausragenden Teil der Verbindungsschicht vollständig überdeckt.
4. Halbleiterchip nach einem der vorhergehenden Ansprüche, wobei eine vertikale Ausdehnung der Einbuchtung zwischen einschließlich 10% und einschließlich 70% der vertikalen Ausdehnung des Trägers beträgt.
5. Halbleiterbauelement mit einem Halbleiterchip (1) nach einem der vorhergehenden Ansprüche und mit einem Formkörper ( 7 ) , wobei
- der Formkörper an den Halbleiterchip angeformt ist und den ersten Bereich und den zweiten Bereich der Seitenfläche des Trägers jeweils zumindest bereichsweise bedeckt; und
- das Halbleiterbauelement eine Kontaktbahn (8) aufweist, die von einer der zweiten Hauptfläche des Trägers abgewandten Vorderseite (11) des Halbleiterchips (2) über den ersten Bereich des Trägers auf eine Vorderseite (71) des Formkörpers geführt ist.
6. Verfahren zur Herstellung einer Mehrzahl von
Halbleiterchips mit den Schritten
a) Bereitstellen eines Verbunds (9) mit einer
Halbleiterschichtenfolge (200), die einen zur Erzeugung und/oder zum Empfangen von Strahlung vorgesehenen aktiven Bereich (20) aufweist und in eine Mehrzahl von
Halbleiterkörpern (2) unterteilt ist, und mit einem
Trägerverbund (50), auf dem die Halbleiterschichtenfolge angeordnet ist;
b) Ausbilden von grabenförmigen Vertiefungen (56) , die zumindest bereichsweise zwischen benachbarten
Halbleiterkörpern verlaufen und sich in den Trägerverbund hinein erstrecken;
c) Ausbilden einer Isolationsschicht (4), die die
Halbleiterschichtenfolge und die Seitenflächen (560) der grabenförmigen Vertiefungen jeweils zumindest bereichsweise bedeckt; und d) Vereinzeln des Verbunds in die Mehrzahl von
Halbleiterchips, wobei das Vereinzeln mittels
Vereinzelungsschnitten (3) erfolgt, die zumindest
bereichsweise entlang der grabenförmigen Vertiefungen
verlaufen.
7. Verfahren nach Anspruch 6,
bei dem eine der Halbleiterschichtenfolge zugewandte
Vorderseite (501) des Trägerverbunds in Schritt d) im Bereich der grabenförmigen Vertiefungen frei von metallischem
Material ist.
8. Verfahren nach Anspruch 6 oder 7,
bei dem eine der Halbleiterschichtenfolge abgewandte
Rückseite (502) des Trägerverbunds in Schritt d) frei von metallischem Material ist.
9. Verfahren nach einem der Ansprüche 6 bis 8,
bei dem der Trägerverbund nach Schritt b) gedünnt wird.
10. Verfahren nach einem der Ansprüche 6 bis 9,
bei dem die entlang der grabenförmigen Vertiefungen
verlaufenden Vereinzelungsschnitte in Schritt d) eine
geringere Breite aufweisen als die grabenförmigen
Vertiefungen.
11. Verfahren nach einem der Ansprüche 6 bis 10,
bei dem auf den Halbleiterkörpern jeweils eine elektrische Kontaktfläche (81) ausgebildet ist und die entlang der grabenförmigen Vertiefungen verlaufenden
Vereinzelungsschnitte zwischen benachbarten Halbleiterkörpern jeweils so ausgebildet werden, dass eine Mittellinie (31) der Vereinzelungsschnitte weiter von der am nächsten gelegenen Kontaktfläche der benachbarten Halbleiterkörper entfernt ist als eine Mittellinie (561) der zugeordneten grabenförmigen Vertiefung .
12. Verfahren nach einem der Ansprüche 6 bis 11,
bei dem der Trägerverbund in Schritt d) von der den
grabenförmigen Vertiefungen gegenüber liegenden Seite her vereinzelt wird.
13. Verfahren nach Anspruch 12,
wobei eine Positionierung der Vereinzelungsschnitte relativ zu den grabenförmigen Vertiefungen mittels einer optischen Erkennung der grabenförmigen Vertiefungen durch den
Trägerverbund hindurch erfolgt.
14. Verfahren nach einem der Ansprüche 6 bis 13,
bei dem in Schritt d) im Trägerverbund eine in vertikaler Richtung vollständige oder nur bereichsweise
Materialmodifikation durch Laserstrahlung erfolgt.
15. Verfahren nach einem der Ansprüche 6 bis 13,
bei dem in Schritt d) im Trägerverbund ein chemischer
Materialabtrag erfolgt.
16. Verfahren nach einem der Ansprüche 6 bis 15,
bei dem die grabenförmigen Vertiefungen in Schritt b) mittels kohärenter Strahlung und/oder chemisch und/oder mechanisch ausgebildet werden.
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