DE102016112584A1

DE102016112584A1 - Halbleiterchip, Verfahren zur Herstellung eines Halbleiterchips und Vorrichtung mit einer Mehrzahl von Halbleiterchips

Info

Publication number: DE102016112584A1
Application number: DE102016112584.9A
Authority: DE
Inventors: Isabel Otto; Patrick Rode
Original assignee: Osram Opto Semiconductors GmbH
Current assignee: Ams Osram International GmbH
Priority date: 2016-07-08
Filing date: 2016-07-08
Publication date: 2018-01-11
Also published as: WO2018007151A1; US10903119B2; US20200168505A1

Abstract

Es wird ein Halbleiterchip (100) mit einem Substrat (10) und einer auf dem Substrat (10) aufgebrachten Halbleiterschicht (2) angegeben, wobei das Substrat (10) an einer der Halbleiterschicht (2) zugewandten Seite eine Oberseite (11) mit einer Breite B1 in einer ersten lateralen Richtung (91) und an einer der Oberseite (11) gegenüberliegenden Seite eine Unterseite (13) mit einer Breite B3 in der ersten lateralen Richtung (91) aufweist, das Substrat (10) auf halber Höhe (12) zwischen der Oberseite (11) und der Unterseite (13) eine Breite B2 in der ersten lateralen Richtung (91) aufweist, für die Breiten B1, B2 und B3 gilt: B1 – B2 < B2 – B3 und B1 ≥ B2 > B3. Weiterhin werden ein Verfahren zur Herstellung eines Halbleiterchips sowie eine Vorrichtung mit einer Mehrzahl von Halbleiterchips angegeben.

Description

Es werden ein Halbleiterchip, ein Verfahren zur Herstellung eines Halbleiterchips sowie eine Vorrichtung mit einer Mehrzahl von Halbleiterchips angegeben.
Zur Herstellung von Halbleiterchips wird üblicherweise ein Wafer mit einer Vielzahl der gewünschten Halbleiterstrukturen hergestellt, der anschließend mittels Zerteilen in eine Mehrzahl von einzelnen Halbleiterchips vereinzelt wird. Hierfür wird typischerweise ein Lasertrennverfahren eingesetzt, bei dem ein Laser alle Schichten einschließlich bereits aufgebrachter metallischer Kontaktschichten durchtrennt. Hierfür werden jedoch relativ breite Mesagräben zwischen benachbarten Halbleiterchips benötigt. Das Lasertrennen erzeugt darüber hinaus mechanischen Schaden an den Chipflanken und in der entstehenden Schmelze. Dieser verringert die Bruchstabilität der Chips. Zudem enden die metallischen Kontaktschichten bündig mit den Chipkanten, so dass die Gefahr besteht, bei einer engen Montage von zwei oder mehr Halbleiterchips diese kurzzuschließen.
Zumindest eine Aufgabe von bestimmten Ausführungsformen ist es, einen Halbleiterchip anzugeben. Zumindest eine weitere Aufgabe von bestimmten Ausführungsformen ist es, ein Verfahren zur Herstellung eines Halbleiterchips anzugeben. Zumindest eine weitere Aufgabe von bestimmten Ausführungsformen ist es, eine Vorrichtung mit einer Mehrzahl von Halbleiterchips anzugeben.
Diese Aufgaben werden durch Gegenstände und Verfahren gemäß den unabhängigen Patentansprüchen gelöst. Vorteilhafte Ausführungsformen und Weiterbildungen der Gegenstände und Verfahren sind in den abhängigen Ansprüchen gekennzeichnet und gehen weiterhin aus der nachfolgenden Beschreibung und den Zeichnungen hervor.
Gemäß zumindest einer Ausführungsform weist ein Halbleiterchip ein Substrat und eine auf dem Substrat aufgebrachte Halbleiterschicht auf. Die Halbleiterschicht kann insbesondere auch als Halbleiterschichtenfolge mit einer Mehrzahl von Halbleiterschichten ausgebildet sein, die auf dem Substrat aufgebracht ist. Sofern im Folgenden beispielsweise in Bezug auf einzelne Ausführungsformen oder Merkmale nicht ausdrücklich anders beschrieben umfasst der Begriff „Halbleiterschicht“ daher eine einzelne Schicht sowie auch eine Halbleiterschichtenfolge mit zwei oder mehr Halbleiterschichten.
Gemäß zumindest einer weiteren Ausführungsform weist ein Verfahren zur Herstellung eines Halbleiterchips zumindest einen Verfahrensschritt auf, bei dem ein Substratwafer mit einer großflächig darauf aufgebrachten Halbleiterschicht bereitgestellt wird. In einem weiteren Verfahrensschritt werden der Substratwafer und die darauf aufgebrachte Halbleiterschicht durchtrennt und so in einzelne Halbleiterchips vereinzelt.
Gemäß zumindest einer weiteren Ausführungsform weist eine Vorrichtung einen Träger und eine Mehrzahl von Halbleiterchips auf dem Träger auf.
Die vorab und im Folgenden beschriebenen Merkmale und Ausführungsbeispiele gelten gleichermaßen für den Halbleiterchip, das Verfahren zur Herstellung des Halbleiterchips sowie für die Vorrichtung mit der Mehrzahl von Halbleiterchips.
Gemäß einer weiteren Ausführungsform ist der Halbleiterchip als optoelektronischer Halbleiterchip ausgebildet. Insbesondere kann der Halbleiterchip in diesem Fall ein Licht emittierender und/oder Licht detektierender Halbleiterchip sein, also etwa eine Leuchtdiode, eine Laserdiode, eine Fotodiode oder eine Solarzelle. Alternativ hierzu kann der Halbleiterchip auch als elektronischer Halbleiterchip ohne optoelektronische Eigenschaften ausgebildet sein, etwa als Transistor oder als integrierter Schaltkreis. Darüber hinaus sind auch Mischformen und Kombinationen der genannten Funktionalitäten möglich. Der Halbleiterchip kann auf einem nitridischen, phosphidischen und/oder arsenidischen Verbindungshalbleitermaterial basieren, also zumindest eine Halbleiterschicht oder eine Halbleiterschichtenfolge mit einer Mehrzahl von Halbleiterschichten aufweisen, die auf In_xAl_yGa_1-x-yN, In_xAl_yGa_1-x-yP und/oder In_xAl_yGa_1-x-yAs, jeweils mit 0 ≤ x ≤ 1, 0 ≤ y ≤ 1 und x + y ≤ 1, basieren. Darüber hinaus kann der Halbleiterchip auch auf Siliziumbasis und/oder Germaniumbasis ausgebildet sein und entsprechend zumindest eine Halbleiterschicht oder eine Halbleiterschichtenfolge mit einer Mehrzahl von Halbleiterschichten aufweisen, die auf Silizium und/oder Germanium basieren. Weiterhin sind auch andere Halbleitermaterialien denkbar, beispielsweise II-VI-Verbindungshalbleitermaterialsysteme. Die auf dem Substrat aufgebrachte Halbleiterschicht kann entsprechend der gewünschten Funktionalität des Halbleiterchips ausgebildet sein und beispielsweise eine oder mehrere aktive Schichten, beispielsweise im Falle eines optoelektronischen Halbleiterchips zur Lichterzeugung und/oder Lichtdetektion, und/oder weitere funktionale Schichten und funktionale Bereiche aufweisen, etwa p- und/oder n-dotierte Ladungsträgertransportschichten, undotierte und/oder p- und/oder n-dotierte Confinement-, Cladding- und/oder Wellenleiterschichten, Barriereschichten, Planarisierungsschichten, Pufferschichten und/oder Schutzschichten. Zusätzlich kann der Halbleiterchip eine oder mehrere Kontaktmetallisierungen aufweisen, mittels derer der Halbleiterchip elektrisch kontaktiert werden kann.
Weiterhin kann die Halbleiterschicht mittels eines Epitaxieverfahrens, beispielsweise metallorgansicher Gasphasenepitaxie (MOVPE) oder Molekularstrahlepitaxie (MBE), auf dem als Aufwachssubstratwafer ausgebildeten Substratwafer aufgewachsen und mit Kontaktmetallisierungen versehen werden. Alternativ dazu kann die Halbleiterschicht nach dem Aufwachsen und vor dem Vereinzeln auf einen als Trägersubstratwafer ausgebildeten Substratwafer übertragen werden und der Aufwachssubstratwafer kann gedünnt oder ganz entfernt werden. Halbleiterchips, die als Substrat ein Trägersubstrat anstelle des Aufwachssubstrats aufweisen, können auch als so genannte Dünnfilm-Halbleiterchips bezeichnet werden. Weiterhin können zwischen dem Substrat und der Halbleiterschicht noch eine oder mehrere weitere Schichten aus einem Material verschieden von einem Halbleitermaterial angeordnet sein, ausgewählt beispielsweise aus Reflektorschichten, Passivierungsschichten, Verbindungsschichten.
Der Substratwafer und damit auch das Substrat des Halbleiterchips können ein Halbleitermaterial, beispielsweise ein oben im Hinblick auf die Halbleiterschicht beschriebenes Halbleitermaterial, und/oder eine Keramikmaterial aufweisen oder daraus sein. Beispielsweise kann der Substratwafer und damit auch das Substrat des Halbleiterchips GaAs, GaP, GaN, InP, SiC, Si, Ge, SiN, AlN sowie Mischungen, Verbundmaterialien und Kombinationen hieraus aufweisen oder daraus sein. Insbesondere können der Substratwafer und damit auch das Substrat des Halbleiterchips ein Material aufweisen, das mittels eines Trockenätzverfahrens ätzbar ist, wie weiter unten beschrieben ist. Der Substratwafer und damit das Substrat des Halbleiterchips kann eine Dicke von größer oder gleich 50 µm oder bevorzugt von größer oder gleich 100 µm aufweisen.
Gemäß einer weiteren Ausführungsform weisen der Substratwafer und damit auch das Substrat eine der Halbleiterschicht zugewandte Oberseite und eine der Oberseite gegenüberliegende Unterseite auf. Richtungen parallel zur Ober- und Unterseite und damit zur Haupterstreckungsebene der Halbleiterschicht und des Substrats beziehungsweise des Substratwafers werden hier und im Folgenden als laterale Richtungen bezeichnet, während eine Richtung, die von der Unter- zur Oberseite zeigt, als vertikale Richtung bezeichnet wird. Die vertikale Richtung, die der Anordnungsrichtung und Aufwachsrichtung der Halbleiterschicht entspricht, kann insbesondere senkrecht auf einer durch die lateralen Richtungen aufgespannten Ebene stehen.
Gemäß einer weiteren Ausführungsform weist das Substrat an der Oberseite in einer ersten lateralen Richtung eine Breite B1 und an der der Oberseite gegenüberliegenden Unterseite in der ersten lateralen Richtung eine Breite B3 auf. Auf halber Höhe zwischen der Ober- und der Unterseite weist das Substrat eine Breite B2 in der ersten lateralen Richtung auf. Als Höhe wird hierbei die Erstreckung des Substrats von der Unter- zur Oberseite in vertikaler Richtung bezeichnet. Die Breite B2 wird somit in Bezug auf die vertikale Richtung in der Mitte zwischen der Ober- und der Unterseite gemessen. Für die Breiten B1, B2 und B3 gilt insbesondere:
B1 – B2 < B2 – B3 und
B1 ≥ B2 > B3.
Dies kann insbesondere bedeuten, dass das Substrat zumindest in einer lateralen Richtung an der Oberseite die gleiche oder eine größere Breite als auf halber Höhe aufweist und dass das Substrat weiterhin an der Unterseite eine geringere Breite als auf halber Höhe aufweist. Weiterhin bedeutet dies, dass der Unterschied zwischen Breite B1 an der Oberseite und der Breite B2 auf halber Höhe kleiner ist als der Unterschied zwischen der Breite B2 auf halber Höhe und der Breite B3 an der Unterseite des Substrats, sich das Substrat von der Oberseite zur Unterseite hin somit unterhalb der halben Höhe stärker verschmälert als oberhalb der halben Höhe. Weist das Substrat an der Oberseite im Wesentlichen die gleiche Breite wie auf halber Höhe auf, so kann insbesondere gelten:
B1 = B2 > B3,
während für den Fall, dass das Substrat an der Oberseite die größte Breite aufweist, gilt:
B1 > B2 > B3.
Gemäß einer weiteren Ausführungsform weist das Substrat zumindest eine Seitenfläche auf, die die Oberseite und die
Unterseite miteinander verbindet, und in der eine Stufe vorhanden ist. Insbesondere kann die Stufe näher an der Unterseite als an der Oberseite angeordnet sein, also unterhalb der halben Höhe des Substrats. Durch die Stufe kann es möglich sein, dass sich die Breite des Substrats unterhalb der halben Höhe stärker zwischen der Unterseite und der halben Höhe ändert als oberhalb der halben Höhe zwischen der halben Höhe und der Oberseite. Die Stufe kann insbesondere eine Höhe aufweisen, die der Breite der Stufe in lateraler Richtung entspricht, wobei letztere der Breite B3 entsprechen kann.
Gemäß einer weiteren Ausführungsform ist die Stufe lateral umlaufend ausgebildet. Das bedeutet mit anderen Worten, dass die oben und auch im Folgenden genannten Beziehungen zwischen den Breiten B1, B2 und B3 in jeder lateralen Richtung gelten. Insbesondere kann das Substrat in diesem Fall einen Sockel aufweisen, der von der lateral umlaufenden Stufe umschlossen wird. Die vorab und im Folgenden beschriebenen Beziehungen zwischen den Breiten B1, B2 und B3 können somit in diesem Fall insbesondere auch für die Fläche des Sockels an der Unterseite des Substrats, die Querschnittsfläche des Substrats bei halber Höhe des Substrats sowie die Fläche an der Oberseite des Substrats gelten.
Gemäß einer weiteren Ausführungsform ist auf der Unterseite des Substrats eine Kontaktmetallisierung aufgebracht. Die Kontaktmetallisierung kann beispielsweise zur Montage und/oder elektrischen Kontaktierung des Halbleiterchips von der Unterseite her vorgesehen und eingerichtet sein. Die Kontaktmetallisierung kann hierzu eines oder mehrere Metalle ausgewählt aus Al, Ag, Au, Pt, Ti, Sn, In , Ni, Cu, Rh und Ir sowie Legierungen und/oder Mischung und/oder Schichtkombinationen hiermit aufweisen. Die Kontaktmetallisierung kann bevorzugt eine Dicke von einigen Mikrometern aufweisen, beispielsweise von größer oder gleich 2 µm und kleiner oder gleich 4 µm. Insbesondere kann die Kontaktmetallisierung angrenzend an die Unterseite des Substrats in der ersten lateralen Richtung eine Breite aufweisen, die gleich der Breite B3 ist. Dies kann insbesondere bedeuten, dass die Kontaktmetallisierung zumindest in der ersten lateralen Richtung und bevorzugt in allen lateralen Richtungen nicht über die Unterseitenfläche des Substrats hinausragt. Im Vergleich zur Breite des Substrats auf halber Höhe und zur Breite an der Oberseite des Substrats kann die Kontaktmetallisierung somit in lateraler Richtung zurückgezogen sein. Wird eine Mehrzahl von Halbleiterchips, also zwei oder mehr Halbleiterchips, auf einem Träger montiert, wobei jeder der Halbleiterchips mit der dem Träger zugewandten Unterseite mittels einer Verbindungsschicht auf dem Träger befestigt wird, können unmittelbar benachbarte Halbleiterchips jeweils einen minimalen Abstand A1 zueinander aufweisen, während die Verbindungsschichten von unmittelbar benachbarten Halbleiterchips entsprechend der Ausdehnung der Unterseiten und/oder der Kontaktmetallisierungen der Halbleiterchips einen minimalen Abstand A2 aufweisen, wobei gilt: A1 < A2. Mit anderen Worten sind die Kontaktmetallisierungen und damit auch die für die Befestigung vorgesehenen Verbindungsschichten auch bei eng zusammengesetzten Halbleiterchips weiter voneinander entfernt als der minimale Abstand zwischen den Halbleiterchips, so dass unerwünschte elektrische Verbindungen zwischen benachbarten Halbleiterchips durch zu gering voneinander beabstandete Verbindungsschichten vermieden werden können. Dadurch kann die Gefahr des so genannten elektrischen Bridging auch bei eng gesetzten Mehr-Chip-Anwendungen vermieden werden.
Gemäß einer weiteren Ausführungsform gilt B1 – B3 ≥ 20 µm. Das bedeutet, dass bevorzugt der Unterschied zwischen der Breite an der Oberseite zur Breite an der Unterseite des Substrats größer oder gleich 20 µm ist. Daraus folgt, dass bei einer engen Montage von zwei solchen Halbleiterchips, die sich zumindest im Bereich der Oberseite des Substrats nahezu oder sogar tatsächlich berühren, die Unterseiten einen Abstand von größer oder gleich 20 µm aufweisen, wodurch die vorab beschriebene vorteilhafte Beabstandung von Verbindungsschichten zur Montage der Halbleiterchips erreicht werden kann. Weiterhin kann bevorzugt gelten: B1 – B2 ≤ 10 µm. Von der Oberseite her bis zur halben Höhe des Substrats weist dieses somit bevorzugt eine möglichst geringe Anschrägung der Seitenfläche auf.
Besonders bevorzugt kann weiterhin gelten:
B2 – B3 > X∙(B1 – B2) mit X = 2 oder 3 oder 5 oder 10.
Das kann insbesondere bedeuten, dass sich die Breite des Substrats von der halben Höhe zur Unterseite hin um mehr als einen Faktor 2, 3, 5 oder 10 verringert als von der Oberseite zur halben Höhe des Substrats hin.
Gemäß einer weiteren Ausführungsform erfolgt die Durchtrennung des Substratwafers und der Halbleiterschicht zur Herstellung einzelner Halbleiterchips mittels eines Ätzverfahrens. Insbesondere kann zumindest zur Durchtrennung des Substratwafers und der Halbleiterschicht ausschließlich ein Trennverfahren verwendet werden, das auf Ätzen basiert.
Dieses kann insbesondere mehrstufig sein und ein erstes Ätzverfahren und ein zweites Ätzverfahren aufweisen. Insbesondere können mittels des Trennverfahrens eine Vielzahl von Gräben nebeneinander in der Halbleiterschicht und dem Substratwafer erzeugt werden, durch die die Halbleiterschicht und der Substratwafer in eine Vielzahl von Halbleiterchips getrennt werden. Die Vielzahl der Gräben kann insbesondere eine Gitteranordnung der Gräben bilden, die die Halbleiterschicht und den Substratwafer in die Halbleiterchips bildende vereinzelte Teile zertrennen. Im Folgenden wird das Trennverfahren anhand zumindest eines ersten und zweiten Grabens erläutert, die zusammen einen durch die Halbleiterschicht und den Substratwafer reichenden Trenngraben bilden. Entsprechend können gemäß der Beschreibung vorab eine Vielzahl von ersten und zweiten Gräben erzeugt werden zur Trennung der Halbleiterschicht und des Substratwafers in eine Vielzahl von Halbleiterchips.
Gemäß einer weiteren Ausführungsform wird beim Durchtrennen des Substratwafers und der Halbleiterschicht ein erstes Ätzverfahren zur Ausbildung zumindest eines ersten Grabens durchgeführt, der durch die Halbleiterschicht und einen Teil des Substratwafers reicht. Das erste Ätzverfahren wird somit von der Seite der Halbleiterschicht her ausgeführt und dient der Erzeugung des ersten Grabens zur Durchtrennung der Halbleiterschicht und eines Teils des Substratwafers von dessen Oberseite her.
Das erste Ätzverfahren kann insbesondere ein anisotropes Ätzverfahren sein, das sich dadurch auszeichnen kann, dass stärker in vertikaler Richtung als in lateraler Richtung geätzt wird, so dass bevorzugt ein relativ schmaler erster Graben erzeugt werden kann. Insbesondere kann das erste Ätzverfahren reaktives Ionentiefätzen aufweisen oder ein solches Verfahren sein. Reaktives Ionentiefätzen („deep reactive ion etching“, DRIE) ist ein hoch anisotroper Trockenätzprozess, mit dem ein hohes Aspektverhältnis, also ein Verhältnis von Grabentiefe zu Grabenbreite von bis zu 50:1 hergestellt werden kann. Hierzu wird ein zweistufiger, alternierender Trockenätzprozess verwendet, bei dem sich Ätz- und Passivierungsschritte abwechseln. Hierzu kann auf die Halbleiterschicht eine Maske aufgebracht werden, beispielsweise aufweisend einen Fotolack oder eine Hartmaske, etwa mit Siliziumdioxid, Siliziumnitrid oder anderen Materialien, die alle Bereiche der Halbleiterschicht und des Substratwafers abdeckt, die nicht geätzt werden sollen. Mittels plasmaunterstütztem Trockenätzen mit einem geeigneten Ätzmittel wie beispielsweise Schwefelhexafluorid in einem Trägergas, etwa Argon, wird in einem ersten Ätzschritt zumindest ein Teil der Halbleiterschicht oder der Halbleiterschicht und des Substratwafers geätzt. Der Ätzschritt wird nach kurzer Zeit unterbrochen und ein fluorhaltiges Gasgemisch, beispielsweise Octafluorcyclobutan und Argon oder CF₄ und H₂ werden zugeleitet, die im Plasma aktiviert werden und eine Passivierungsschicht auf allen freien Oberflächen bilden. Insbesondere wird hierdurch eine Passivierungsschicht mit einem fluorhaltigen Polymer gebildet. Auf diese Weise können Seitenwände des bereits geätzten ersten Grabens vor weiterem chemischem Materialabtrag geschützt werden, so dass in einem anschließend wiederholten Ätzschritt die Passivierungsschicht und somit auch zu entfernendes Material der Halbleiterschicht und/oder des Substratwafers am Grabenboden deutlich schneller entfernt werden kann als an den Seitenwänden des Grabens, wodurch wiederum stärker in vertikaler als in lateraler Richtung geätzt werden kann. Durch eine Wiederholung von Ätz- und Passivierungsschritten kann eine gewünschte Tiefe des ersten Grabens bei einer relativ geringen Breite erreicht werden. Durch ein derartiges Verfahren wird eine lamellen- oder wellenartige Oberflächenstruktur der Grabenseitenflächen und damit der Seitenflächen der später fertiggestellten Halbleiterchips bewirkt. Die vorab und im Folgenden beschriebenen Breiten im Bereich solcher lamellen- oder wellenartigen Strukturen beziehen sich auf über eine oder mehrere Wellenstrukturen gemittelte Breiten, wobei die Breitenvariationen aufgrund derartiger Strukturen im Vergleich zu den Werten der Substratbreiten vernachlässigbar sind.
Weiterhin wird nach Ausbildung des ersten Grabens ein zweites Ätzverfahren zur Ausbildung zumindest eines zweiten Grabens durchgeführt, der an den ersten Graben anschließt, insbesondere an dessen Boden, und der den Substratwafer komplett durchtrennt. Insbesondere wird das zweite Ätzverfahren von derselben Seite wie das erste Ätzverfahren her durchgeführt, wobei der zweite Graben den ersten Graben in vertikaler Richtung fortsetzt. Das zweite Ätzverfahren kann insbesondere ein isotropes Ätzverfahren sein, so dass, im Vergleich zum anisotropen ersten Ätzverfahren, mit größer werdender Tiefe des zweiten Grabens auch eine größere Grabenbreite erreicht werden kann. Dadurch kann der erste Graben in lateraler Richtung eine maximale Breite B4 und der zweite Graben an einer Unterseite des Substratwafers nach dem vollständigen Durchtrennen des Substratwafers eine Breite B5 aufweisen, wobei gilt: B5 > B4.
Gemäß einer weiteren Ausführungsform wird vor dem Durchtrennen des Substratwafers und der Halbleiterschicht auf der der Halbleiterschicht abgewandten Unterseite des Substratwafers eine Kontaktmetallisierung aufgebracht. Die Kontaktmetallisierung bleibt während der Durchführung des Trennverfahrens zur Durchtrennung des Substratwafers und der Halbleiterschicht zusammenhängend und wird bevorzugt erst nach dem Trennverfahren selbst durchtrennt.
Durch das hier beschriebene Verfahren ist eine Trennung des Substratwafers und damit eine Chipvereinzelung mittels eines Ätzverfahrens anstelle eines üblichen Lasertrennverfahrens möglich. Durch Vermeidung der Nachteile von Lasertrennverfahren kann beispielsweise die Bruchstabilität der so hergestellten Halbleiterchips deutlich erhöht werden. Insbesondere kann so auch die Bruchkraft von Halbleiterchips mit Substraten erhöht werden, deren thermischer Ausdehnungskoeffizient nicht an den thermischen Ausdehnungskoeffizienten des Halbleitermaterials der Halbleiterschicht angepasst sind, da im Vergleich zum Lasertrennverfahren keine wesentliche Erwärmung während der Vereinzelung stattfindet. Außerdem kann es möglich sein, eine nur sehr geringe Unterätzung, insbesondere von kleiner oder gleich 5 µm, oder auch gar keine Unterätzung des Substratwafers und damit des Substrats auf der dem Halbleiter zugewandten Seite zu erzeugen.
Durch das zweistufige Ätzverfahren wird eine partielle Verbreiterung des Trenngrabens insbesondere im Bereich der Grenzfläche zur Kontaktmetallisierung an der Unterseite des Substratwafers erzeugt, so dass ein Halbleiterchip erzeugt wird, dessen Substrat in der oben beschriebenen Weise an der der Halbleiterschicht zugewandten Seite breiter ist als an der der Halbleiterschicht abgewandten Seite. Insbesondere ist der Unterschied in der Breite des Substrats zwischen der der Halbleiterschicht zugewandten Seite und der halben Höhe bevorzugt deutlich kleiner als der Unterschied zwischen der Breite des Substrats auf halber Höhe und der Breite des Substrats an der der Halbleiterschicht abgewandten Seite. Somit ist gleichzeitig eine Kontaktmetallisierung an der Unterseite des Substrats im Vergleich zur Chipoberkante zurückgezogen. Hierdurch kann auch ein Reservoire für überschüssiges Material einer Verbindungsschicht, also beispielsweise ein Lotmetall oder ein Kleber, erzeugt werden, wodurch etwa im Fall eines Lotmetalls eine Reduktion des so genannten „solder bulgings“ erreicht werden kann. Zusätzlich sind durch das beschriebene Ätzverfahren die Seitenfläche und die Chipkante frei von typischen, durch Lasertrennen bewirkte Schäden, so dass wie beschrieben die Bruchkraft des Halbleiterchips deutlich erhöht werden kann.
Da während des ersten Ätzverfahrens prozessbedingt ein Fluorpolymer als Passivierung an den Seitenflächen des Halbleiterchips abgeschieden wird, kann durch dieses ein Schutz der Seitenflächen des Halbleiterchips erreicht werden. Weiterhin kann die Passivierung bewusst zur Erhöhung der Haftung und Oberflächenbenetzung beispielsweise von Kleber-, Lot-, Verguss- oder Linsenmaterialien wie Epoxid, Silikon und ähnlichem genutzt und/oder modifiziert werden. Darüber hinaus kann es auch möglich sein, die Passivierung zumindest stellenweise oder ganz von den Chipseitenflächen zu entfernen.
Weitere Vorteile, vorteilhafte Ausführungsformen und Weiterbildungen ergeben sich aus den im Folgenden in Verbindung mit den Figuren beschriebenen Ausführungsbeispielen.
Es zeigen:
1A bis 1F schematische Darstellungen von Verfahrensschritten eines Verfahrens zur Herstellung eines Halbleiterchips sowie schematische Darstellungen eines Halbleiterchips gemäß einem Ausführungsbeispiel,
2A bis 2E schematische Darstellungen von Verfahrensschritten eines Verfahrens zur Herstellung eines Halbleiterchips gemäß einem weiteren Ausführungsbeispiel,
3A bis 3C schematische Darstellungen von weiteren Merkmalen des Verfahrens und des Halbleiterchips gemäß weiteren Ausführungsbeispielen,
4 eine Elektronenmikroskopaufnahme nach einem Verfahrensschritt gemäß einem weiteren Ausführungsbeispiel und
5 eine Vorrichtung mit einer Mehrzahl von Halbleiterchips gemäß einem weiteren Ausführungsbeispiel.
In den Ausführungsbeispielen und Figuren können gleiche, gleichartige oder gleich wirkende Elemente jeweils mit denselben Bezugszeichen versehen sein. Die dargestellten Elemente und deren Größenverhältnisse untereinander sind nicht als maßstabsgerecht anzusehen, vielmehr können einzelne Elemente, wie zum Beispiel Schichten, Bauteile, Bauelemente und Bereiche, zur besseren Darstellbarkeit und/oder zum besseren Verständnis übertrieben groß dargestellt sein.
In Verbindung mit den 1A bis 1F sind ein Verfahren zur Herstellung eines Halbleiterchips 100 sowie Merkmale des Halbleiterchips 100 beschrieben. In einem ersten Verfahrensschritt wird hierzu, wie in 1A gezeigt ist, ein in einem Ausschnitt gezeigter Substratwafer 1 mit einer großflächig darauf aufgebrachten Halbleiterschicht 2 bereitgestellt. Insbesondere weist der Substratwafer 1 eine der Halbleiterschicht zugewandte Oberseite 11 und eine der Halbleiterschicht 2 abgewandte Unterseite 13 auf. Die Halbleiterschicht 2, die auch als Halbleiterschichtenfolge mit einer Mehrzahl von Halbleiterschichten gemäß der Beschreibung im allgemeinen Teil ausgeführt sein kann, kann auf der Oberseite 11 des Substratwafers aufgewachsen sein. Alternativ hierzu kann es auch möglich sein, dass die Halbleiterschicht 2 auf einem Aufwachssubstratwafer aufgewachsen wurde und anschließend auf den als Trägersubstratwafer ausgebildeten Substratwafer 1 übertragen wurde. Der Substratwafer 1 kann entsprechend entweder ein Aufwachssubstratwafer oder ein Trägersubstratwafer sein. Der Substratwafer 1 weist ein wie oben im allgemeinen Teil beschriebenes Material auf, insbesondere ein für die im Folgenden beschriebenen Ätzverfahrensschritte geeignetes Material, beispielsweise ein Halbleitermaterial wie etwa Silizium oder GaP oder ein Keramikmaterial. Zusätzlich zur Halbleiterschicht 2 können weitere Schichten auf dem Substratwafer 1 und/oder der Halbleiterschicht 2 aufgebracht sein, etwa Passivierungsschichten und/oder Kontaktschichten wie etwa Kontaktmetallisierungen.
In einem weiteren Verfahrensschritt werden der Substratwafer 1 und die darauf aufgebrachte Halbleiterschicht 2 durchtrennt. Insbesondere wird durch das Durchtrennen eine Mehrzahl von Halbleiterchips wie der im Zusammenhang mit den 1D bis 1F näher erläuterte Halbleiterchip 100 hergestellt. Daher wird bevorzugt anstelle des in den 1B und 1C rein beispielhaft gezeigten einen Trenngrabens eine Mehrzahl von nebeneinander angeordneten Gräben, insbesondere in einer gitterartgien Anordnung, in der Halbleiterschicht 2 und im Substratwafer 1 erzeugt.
In einem ersten Ätzverfahren wird, wie in 1B gezeigt ist, von der Halbleiterschicht 2 beziehungsweise der Oberseite 11 her ein erster Graben 4 hergestellt, der durch die Halbleiterschicht 2 und einen Teil des Substratwafers 1 reicht. Das erste Ätzverfahren ist insbesondere ein anisotropes Ätzverfahren, das es erlaubt, einen Graben 4 mit einem hohen Aspektverhältnis, also einem großen Verhältnis von Grabentiefe zu Grabenbreite herzustellen. Hierzu wird als erstes Ätzverfahren reaktives Ionentiefätzen verwendet, das oben im allgemeinen Teil näher erläutert ist. Dadurch ist es möglich, eine relativ geringe Unterätzung der Oberseite 11 des Substratwafers 1 zu erreichen, also eine relativ geringe Verbreiterung des ersten Grabens 4 mit zunehmender Tiefe. Die Seitenflächen des Grabens 4 bilden Teile der Seitenflächen 15 der später hergestellten Halbleiterchips 100. Das anisotrope erste Ätzverfahren wird insbesondere so lange durchgeführt, bis der Substratwafer 1 von der Oberseite 11 her zu mehr als der Hälfte durchtrennt ist.
In einem zweiten Ätzverfahren wird, wie in 1C gezeigt ist, ein zweiter Graben 5 erzeugt, der an den ersten Graben 4 anschließt und durch den der Substratwafer 1 komplett durchtrennt wird. Der zweite Graben 5 setzt somit den ersten Graben 4 in vertikaler Richtung nach unten hin fort und bildet zusammen mit dem ersten Graben 4 den Trenngraben, der die Halbleiterschicht 2 und den Substratwafer 1 vollständig durchtrennt.
Das zweite Ätzverfahren weist insbesondere ein isotopes Ätzverfahren auf, so dass eine partielle Verbreiterung des Trenngrabens zur Unterseite 13 des Substratwafers hin erreicht werden kann. Das bedeutet, dass in einer lateralen Richtung 91, die in 1C angedeutet ist, der erste Graben 4 eine maximale Breite aufweist, die sich im gezeigten Ausführungsbeispiel mit größer werdendem Abstand zur Oberseite 11 des Substratwafers 1 bis zur Unterkante des ersten Grabens 4 leicht vergrößert. An der Unterkante des ersten Grabens 4 weist dieser somit eine maximale Breite B4 auf. Der zweite Graben 5 weist an der Unterseite 13 eine Breite B5 auf, die größer als die Breite B4 ist. Entsprechend wird im Substratwafer 1 an den Seitenflächen 15 der späteren Halbleiterchips 100 eine Stufe 14 ausgebildet, die näher an der Unterseite 13 als an der Oberseite 11 des Substratwafers 1 liegt.
Ein durch die beschriebene Vereinzelung hergestellter Halbleiterchip 100 ist in 1D gezeigt. Dieser weist ein Substrat 10 auf, das durch das Durchtrennen des Substratwafers 1 hergestellt wurde und das Seitenflächen 15 aufweist, die durch die beschriebenen Ätzverfahren erzeugt werden. Insbesondere weist der Halbleiterchip 100 wie vorab beschrieben eine Stufe 14 in den Seitenflächen 15 auf, die näher an der Unterseite 13 als an der Oberseite 11 liegen. Wie im allgemeinen Teil beschrieben ist, können durch das beschriebene Ätzverfahren die durch Lasertrennverfahren bewirkten Nachteile vermieden werden.
In 1E ist eine Ansicht auf die Unterseite 13 des Halbleiterchips 100 dargestellt. Wie gezeigt ist, ist die Stufe 14 lateral umlaufend ausgebildet, also in jeder lateralen Richtung vorhanden, wobei rein beispielhaft vier unterschiedliche laterale Richtungen 91, 91‘, 91‘‘, 91‘‘‘ gezeigt sind. Somit weist das Substrat 10 einen Sockel 16 auf, der von der Stufe 14 umschlossen wird, und dessen Fläche die Unterseite 13 des Halbleiterchips 100 bildet.
In 1F ist eine schematische Darstellung des beschriebenen Halbleiterchips 100 mit Bemaßungen gezeigt. Der Halbleiterchip 100 weist an der Oberseite 11 des Substrats 10 eine Breite B1 und an der Unterseite 13 des Substrats 11 eine Breite B3 auf. Auf halber Höhe 12, die durch die horizontale gestrichelte Linie angedeutet ist, weist der Halbleiterchip 100 eine Breite B2 auf. Die halbe Höhe entspricht hierbei dem halben Abstand zwischen der Oberseite 11 und der Unterseite 13 in der angedeuteten vertikalen Richtung 92. Die Breiten B1, B2 und B3 sind in einer ersten lateralen Richtung 91 gemessen, wobei die im Folgenden beschriebenen Beziehungen in mehreren lateralen Richtungen oder auch in allen lateralen Richtungen, insbesondere zur Bildung eines vorab beschriebenen Sockels 16, gelten können.
Für die Breiten B1, B2 und B3 gilt:
B1 – B2 < B2 – B3 und B1 ≥ B2 > B3.
Wenn, wie in den hier dargestellten Figuren gezeigt ist, während des ersten Ätzverfahrens eine Verbreiterung des ersten Grabens 4 mit zunehmender von der Oberseite 11 gemessener Tiefe erzeugt wird, gilt insbesondere B1 > B2 > B3.
Die Dicke des Substrats 10, also die Abmessung in vertikaler Richtung 92, kann bevorzugt größer oder gleich 50 µm und insbesondere größer oder gleich 100 µm sein. Besonders bevorzugt kann weiterhin gelten: B1 – B3 ≥ 20 µm und bevorzugt B1 – B3 ≥ B 25 µm, so dass bei einer auch sehr engen Anordnung zweier solcher Halbleiterchips 100 unmittelbar nebeneinander deren Unterseiten 13 einen Abstand von zumindest 20 µm oder bevorzugt von zumindest 25 µm zueinander aufweisen. Weiterhin gilt bevorzugt B1 – B2 ≤ 10 µm und in diesem Zusammenhang auch B2 – B3 > X∙(B1 – B2) mit X = 2 oder 3 oder 5 oder 10. Das bedeutet mit anderen Worten, dass der Unterschied in der Breite des Substrats 10 zwischen der Oberseite 11 und der halben Höhe 12 deutlich kleiner als der Unterschied zwischen der Breite des Substrats 10 auf halber Höhe 12 der Breite an der Unterseite 13 ist. Dies kann auch über die in 1F angedeuteten Parameter D12 und D23 ausgedrückt werden, die jeweils ein Maß für den Überhang beziehungsweise die Verjüngung des Substrats 10 geben mit D12 = (B1 – B2)/2 und D23 = (B2 – B3)/2. Entsprechend den vorherigen Angaben gilt D12 < D23. Unter Berücksichtigung der vorher angegebenen quantitativen Angaben gilt entsprechend D12 ≤ 5 µm und D12 + D23 ≥ 10 µm sowie D23 > X D12 mit X = 2, 3, 5 oder 10. Weiterhin kann D12 bevorzugt größer oder gleich 0 µm oder größer oder gleich 2 µm oder größer oder gleich 4 µm und kleiner oder gleich 10 µm oder kleiner oder gleich 7 µm sein, während D23 bevorzugt größer oder gleich 10 µm und kleiner oder gleich 15 µm sein kann. Die Höhe der Stufe 14 von der Unterseite 13 her gemessen kann weiterhin bevorzugt in etwa D23 entsprechen. Das bedeutet, dass die Höhe der Stufe 14 und D23 um weniger als 20% oder weniger als 10% oder sogar weniger als 5% voneinander abweichen.
In Verbindung mit den 2A bis 2E ist ein weiteres Ausführungsbeispiel für ein Verfahren zur Herstellung eines Halbleiterchips 100 und für einen entsprechend hergestellten Halbleiterchip 100 gezeigt, bei dem im Vergleich zum vorherigen Ausführungsbeispiel vor dem Durchtrennen des Substratwafers 1 und der Halbleiterschicht 2 auf der der Halbleiterschicht 2 abgewandten Unterseite 13 des Substratwafers 1 eine Kontaktmetallisierung 3 aufgebracht wird. Diese weist eine Dicke von größer oder gleich 1 µm und kleiner oder gleich 5 µm und bevorzugt von etwa 3 µm auf.
Die in den 2B und 2C gezeigten Verfahrensschritte zur Herstellung des ersten Grabens 4 und des zweiten Grabens 5 zur Durchtrennung des Substratwafers 1 und der Halbleiterschicht 2 entsprechen den oben in Verbindung mit den 1B und 1C beschriebenen Verfahrensschritten. Bei der Durchtrennung des Substratwafers 1 und der Halbleiterschicht 2 verbleibt die Kontaktmetallisierung 3 zusammenhängend und wird erst anschließend an das Durchtrennen des Substratwafers 1 und der Halbleiterschicht 2 ebenfalls durchtrennt, wie in 2D gezeigt ist. Insbesondere wird die Kontaktmetallisierung 3 derart durchtrennt, dass sie im zweiten Graben 5 entfernt wird, so dass die Kontaktmetallisierung 3 angrenzend an die Unterseite 13 nicht über diese hinaus in den Graben 2 hineinragt.
In 2E ist ein entsprechend hergestellter Halbleiterchip 100 gezeigt, der dem in Verbindung mit den 1D bis 1F beschriebenen Halbleiterchip 100 entspricht, wobei zusätzlich auf der Unterseite 13 die Kontaktmetallisierung 3 aufgebracht ist.
Entsprechend der oben beschriebenen Entfernung der Kontaktmetallisierung 3 im zweiten Graben 5 weist die Kontaktmetallisierung 3 angrenzend an die Unterseite 13 in lateraler Richtung eine Breite auf, die der Breite der Unterseite 13, also der oben in Verbindung mit 1F beschriebenen Breite B3, entspricht. Insbesondere gilt dies bevorzugt für alle lateralen Richtungen, so dass die Kontaktmetallisierung bevorzugt in keiner lateralen Richtung über die Unterseite 13 hinausragt.
In den 3A bis 3C sind weitere Merkmale zu den beschriebenen Verfahren gemäß weiteren Ausführungsbeispielen gezeigt. Insbesondere kann, wie in 3A gezeigt ist, der zweite Graben 5 anstelle einer eher kantigen Stufenform eine abgerundete Stufenform aufweisen. Die Form des zweiten Grabens 5 und damit die Form der Stufe 14 kann insbesondere durch geeignete Wahl der Verfahrensparameter während der Herstellung des zweiten Grabens 5 eingestellt werden, also insbesondere durch eine Wahl von geeigneten Ätzparametern.
Wie weiterhin in 3B gezeigt ist, kann die Seitenfläche 15 im ersten Graben 4, die auch der späteren entsprechenden Seitenfläche 15 des Halbleiterchips 100 entspricht, eine lamellen- beziehungsweise wellenförmige Struktur aufweisen, die durch die oben im allgemeinen Teil beschriebenen Teilschritte bei der Durchführung der Herstellung des ersten Grabens 4 bewirkt werden können.
Wie in 3C gezeigt ist, kann auf der Seitenfläche 15 eine Passivierung 17 aufgebracht werden, die ebenfalls durch die oben im allgemeinen Teil beschriebenen Verfahrensschritte beim Herstellen des ersten Grabens 4 erzeugt werden kann. Insbesondere kann die Passivierung 17 daher eine Schicht mit einem Fluorpolymer aufweisen oder daraus sein. Insbesondere kann es somit möglich sein, dass die Passivierung 17 nur auf der Seitenfläche des ersten Grabens 4, nicht aber auf der Seitenfläche des zweiten Grabens 5 und damit nicht im Bereich der Stufe 14 und nicht angrenzend an die Unterseite 13 vorhanden ist. Entsprechend gilt dies auch für den Halbleiterchip 100.
Die Passivierung 17 kann auf dem Halbleiterchip 100 verbleiben und so bewusst zur Haftung und/oder Oberflächenbenetzung beispielsweise von Klebstoff, Lot, Verguss- oder Linsenmaterialien wie Epoxid oder Silikon genutzt werden. Weiterhin kann die Passivierung 17 auch zur Einstellung gewünschter Benetzungseigenschaften modifiziert werden. Darüber hinaus kann es auch möglich sein, dass die Passivierung 17 zumindest teilweise oder gänzlich von der Seitenfläche 15 entfernt wird.
In 4 ist eine Elektronenmikroskopaufnahme von einem Zustand während der Herstellung von Halbleiterchips gezeigt, der dem in 2C gezeigten Verfahrensschritt entspricht. Die beiden Ausschnitte in der rechten Seite des Bildes zeigen vergrößert den Bereich des ersten Grabens 4 und der Halbleiterschicht 2 (oberer Ausschnitt) und den Bereich um den zweiten Graben 5 herum (unterer Ausschnitt). Die Breite des zweiten Grabens 5 beträgt in diesem Ausführungsbeispiel etwa 24 µm. Gut zu erkennen ist im Bereich des ersten Grabens 4 auch die lamellen- oder wellenförmige Struktur an den Seitenflächen des Grabens, wie in Verbindung mit 3B und 3C beschrieben ist.
In 5 ist eine Vorrichtung 1000 gezeigt, die auf einem Träger 101 eine Mehrzahl von Halbleiterchips 100 aufweist, die gemäß einem der vorab beschriebenen Ausführungsbeispiele ausgeführt sein können. Bei dem Träger 101 kann es sich beispielsweise um eine Leiterplatte, einen Keramikträger, ein Bauteilgehäuse wie etwa einem QFN-Gehäuse, einen Leiterrahmen oder ähnliches handeln. Die Halbleiterchips 100 sind jeweils mittels Verbindungsschichten 102 auf dem Träger befestigt, wobei die Verbindungsschichten 102 beispielsweise ein Klebstoff oder ein Lot sein können. Durch die vorab beschriebene Struktur der Halbleiterchips 100 ist es möglich, dass unmittelbar benachbarte Halbleiterchips 100 jeweils einen minimalen Abstand A1 zueinander aufweisen, der beispielsweise dem Abstand der Chipoberkanten zueinander entsprechen kann, während die Verbindungsschichten 102 der unmittelbar benachbarten Halbleiterchips 100 einen minimalen Abstand A2 aufweisen, wobei A1 < A2 ist. Dadurch ist es möglich, die Halbleiterchips 100 sehr eng nebeneinander auf dem Träger 101 zu montieren, ohne dass es zu einem so genannten Bridging, also einer durch die Verbindungsschichten 102 hervorgerufenen elektrischen Verbindung zwischen Halbleiterchips 100, kommt. Alternativ zum gezeigten Ausführungsbeispiel können auch mehr als zwei Halbleiterchips auf dem Träger 101 montiert sein.
Durch die Stufe nahe der Unterseite der Halbleiterchips 100 kann außerdem ein Reservoir für überschüssiges Lotmetall oder Klebstoff der Verbindungsschichten 102 gebildet werden, so dass im Fall von Lot das Problem des so genannten Solder Bulgings vermieden werden kann.
Die in den Figuren beschriebenen Ausführungsbeispiele können gemäß weiteren Ausführungsbeispielen auch miteinander kombiniert werden, auch wenn solche Kombinationen nicht explizit beschrieben sind. Darüber hinaus können die in den Figuren beschriebenen Ausführungsbeispiele weitere oder alternative Merkmale gemäß den im allgemeinen Teil beschriebenen Ausführungsformen und Merkmalen aufweisen.
Die Erfindung ist nicht durch die Beschreibung anhand der Ausführungsbeispiele auf diese beschränkt. Vielmehr umfasst die Erfindung jedes neue Merkmal sowie jede Kombination von Merkmalen, was insbesondere jede Kombination von Merkmalen in den Patentansprüchen beinhaltet, auch wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den Patentansprüchen oder Ausführungsbeispielen angegeben ist.
Bezugszeichenliste

1: Substratwafer
2: Halbleiterschicht
3: Kontaktmetallisierung
4, 5: Graben
10: Substrat
11: Oberseite
12: halbe Höhe
13: Unterseite
14: Stufe
15: Seitenfläche
16: Sockel
17: Passivierung
91, 91‘, 91‘‘, 91‘‘‘: laterale Richtung
92: vertikale Richtung
100: Halbleiterchip
101: Träger
102: Verbindungsschicht
A1, A2: Abstand
B1, B2, B3, B4, B5: Breite
D12, D23: Differenz

Claims

Halbleiterchip (100) mit einem Substrat (10) und einer auf dem Substrat (10) aufgebrachten Halbleiterschicht (2), wobei – das Substrat (10) an einer der Halbleiterschicht (2) zugewandten Seite eine Oberseite (11) mit einer Breite B1 in einer ersten lateralen Richtung (91) und an einer der Oberseite (11) gegenüberliegenden Seite eine Unterseite (13) mit einer Breite B3 in der ersten lateralen Richtung (91) aufweist, – das Substrat (10) auf halber Höhe (12) zwischen der Oberseite (11) und der Unterseite (13) eine Breite B2 in der ersten lateralen Richtung (91) aufweist, – für die Breiten B1, B2 und B3 gilt: B1 – B2 < B2 – B3 und B1 ≥ B2 > B3.
Halbleiterchip (100) nach Anspruch 1, wobei gilt: B1 > B2 > B3.
Halbleiterchip (100) nach Anspruch 1 oder 2, wobei das Substrat (10) eine Stufe (14) in einer Seitenfläche (15) aufweist und die Stufe (14) näher an der Unterseite (13) als an der Oberseite (11) angeordnet ist.
Halbleiterchip (100) nach Anspruch 3, wobei die Stufe (14) lateral umlaufend ausgebildet ist.
Halbleiterchip (100) nach Anspruch 4, wobei das Substrat (10) einen Sockel (16) aufweist, der von der Stufe (14) umschlossen wird.
Halbleiterchip (100) nach einem der vorherigen Ansprüche, wobei auf der Unterseite (13) eine Kontaktmetallisierung (3) aufgebracht ist.
Halbleiterchip (100) nach Anspruch 6, wobei die Kontaktmetallisierung (3) angrenzend an die Unterseite (13) in der ersten lateralen Richtung (91) eine Breite gleich der Breite B3 aufweist.
Halbleiterchip (100) nach einem der vorherigen Ansprüche, wobei gilt: B1 – B3 ≥ 20 µm.
Halbleiterchip (100) nach einem der vorherigen Ansprüche, wobei gilt B1 – B2 ≤ 10 µm.
Halbleiterchip (100) nach einem der vorherigen Ansprüche, wobei gilt: B2 – B3 > 2·(B1 – B2).
Halbleiterchip (100) nach einem der vorherigen Ansprüche, wobei für die Breiten B1, B2 und B3 in allen lateralen Richtungen (91, 91‘, 91‘‘, 91‘‘‘) gilt: B1 – B2 < B2 – B3 und B1 ≥ B2 > B3.
Verfahren zur Herstellung eines Halbleiterchips gemäß einem der Ansprüche 1 bis 11, mit den Schritten: A) Bereitstellen eines Substratwafers (1) mit einer großflächig darauf aufgebrachten Halbleiterschicht (2), B) Durchtrennen des Substratwafers (1) und der Halbleiterschicht (2) in einzelne Halbleiterchips, aufweisend die Teilschritte: B1) Durchführung eines ersten Ätzverfahrens zur Ausbildung zumindest eines ersten Grabens (4), der durch die Halbleiterschicht (2) und einen Teil des Substratwafers (1) reicht, B2) Durchführung eines zweiten Ätzverfahrens zur Ausbildung eines zweiten Grabens (5), der an den ersten Graben (4) anschließt, zur kompletten Durchtrennung des Substratwafers (1), wobei der erste Graben (4) in lateraler Richtung (91) eine maximale Breite B4 und der zweite Graben (5) an einer Unterseite (13) des Substratwafers (1) eine Breite B5 aufweisen, wobei gilt: B5 > B4.
Verfahren nach Anspruch 12, bei dem das erste Ätzverfahren ein anisotropes Ätzverfahren ist und das zweite Ätzverfahren ein isotropes Ätzverfahren ist.
Verfahren nach Anspruch 13, beim das erste Ätzverfahren reaktives Ionentiefenätzen aufweist.
Verfahren nach einem der Ansprüche 12 bis 14, bei dem vor dem Schritt B auf der der Halbleiterschicht (2) abgewandten Unterseite (13) des Substratwafers (1) eine Kontaktmetallisierung (3) aufgebracht wird.
Verfahren nach Anspruch 15, bei dem die Kontaktmetallisierung (3) während der Durchführung des Verfahrensschritts B zusammenhängend verbleibt und erst nach dem Verfahrensschritt B durchtrennt wird.
Vorrichtung, aufweisend – einen Träger (101) und – eine Mehrzahl von Halbleiterchips (100) gemäß einem der Ansprüche 1 bis 11, wobei jeder der Halbleiterchips (100) mit der dem Träger zugewandten Unterseite (13) mittels einer Verbindungsschicht (102) auf dem Träger befestigt ist, wobei unmittelbar benachbarte Halbleiterchips (100) jeweils einen minimalen Abstand A1 zueinander aufweisen, wobei die Verbindungsschichten (102) der unmittelbar benachbarten Halbleiterchips (100) einen minimalen Abstand A2 aufweisen, wobei gilt: A1 < A2.