WO2018007151A1 - Halbleiterchip, verfahren zur herstellung eines halbleiterchips und vorrichtung mit einer mehrzahl von halbleiterchips - Google Patents

Halbleiterchip, verfahren zur herstellung eines halbleiterchips und vorrichtung mit einer mehrzahl von halbleiterchips Download PDF

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WO2018007151A1
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semiconductor
semiconductor chip
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Isabel OTTO
Patrick Rode
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Osram Opto Semiconductors Gmbh
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    • H01L2933/0033—Processes relating to semiconductor body packages

Definitions

  • Specified plurality of semiconductor chips is usually a
  • a plurality of individual semiconductor chips is singulated.
  • Laser cutting also causes mechanical damage to the chip edges and in the resulting melt. This reduces the breakage stability of the chips.
  • the metallic contact layers terminate flush with the chip edges, so that there is a risk of short-circuiting them when two or more semiconductor chips are tightly mounted.
  • At least one object of certain embodiments is to provide a semiconductor chip. At least one more object of certain embodiments is to Specify a method for producing a semiconductor chip, At least one more object of certain
  • Embodiments is to provide a device with a plurality of semiconductor chips.
  • the semiconductor layer may in particular also be formed as a semiconductor layer sequence with a plurality of semiconductor layers, which is applied to the substrate. Unless mentioned below
  • semiconductor layer therefore includes a single layer as well as a semiconductor layer sequence having two or more
  • a method for producing a semiconductor chip has at least one method step, in which a substrate wafer with a semiconductor layer applied to it over a large area is provided. In a further method step, the substrate wafer and the applied thereto
  • an apparatus comprises a carrier and a plurality of
  • the semiconductor chip is formed as an optoelectronic semiconductor chip.
  • the semiconductor chip may be a light-emitting and / or light-detecting semiconductor chip, that is to say a light-emitting diode, a laser diode, a
  • the semiconductor chip may also be embodied as an electronic semiconductor chip without optoelectronic properties, for example as a transistor or as an integrated circuit.
  • the semiconductor chip may be on a nitridic, phosphidic and / or arsenidic
  • Compound semiconductor material based so have at least one semiconductor layer or a semiconductor layer sequence with a plurality of semiconductor layers, the on
  • the semiconductor chip may also be based on silicon and / or
  • Germaniumbasis be formed and accordingly have at least one semiconductor layer or a semiconductor layer sequence with a plurality of semiconductor layers based on silicon and / or germanium. Furthermore, other semiconductor materials are conceivable, for example II-VI compound semiconductor material systems. The on the
  • Substrate applied semiconductor layer may be formed according to the desired functionality of the semiconductor chip and, for example, one or more active layers, for example in the case of an optoelectronic
  • Charge carrier transport layers undoped and / or
  • Waveguide layers Waveguide layers, barrier layers, and
  • the semiconductor chip can have one or more contact metallizations, by means of which the semiconductor chip can be electrically contacted.
  • the semiconductor layer can by means of a
  • MOVPE Gas Phase Epitaxy
  • MBE Molecular Beam Epitaxy
  • Carrier substrate wafer can be transferred to formed substrate wafer and the growth substrate wafer can be thinned or completely removed.
  • Carrier substrate instead of the growth substrate may also be referred to as so-called thin-film semiconductor chips
  • Semiconductor material may be arranged, for example selected from reflector layers, passivation layers,
  • Semiconductor chips may comprise or be a semiconductor material, for example a semiconductor material described above with regard to the semiconductor layer, and / or a ceramic material.
  • the substrate wafer and thus also the substrate of the semiconductor chip may comprise GaAs, GaP, GaN, InP, SiC, Si, Ge, SiN, AlN and mixtures,
  • the substrate wafer and thus also the substrate of the semiconductor chip may comprise a material that can be etched by means of a dry etching method, as described below.
  • Substrate of the semiconductor chip may have a thickness of greater than or equal to 50 ym or preferably greater than or equal to 100 ym.
  • the substrate wafer and thus also the substrate have an upper side facing the semiconductor layer and an underside opposite the upper side.
  • Directions parallel to the top and bottom and thus to the main extension plane of the semiconductor layer and the substrate or the substrate wafer are referred to herein and hereinafter as lateral directions, while a direction pointing from bottom to top is referred to as vertical direction.
  • the vertical direction corresponding to the arrangement direction and growth direction of the semiconductor layer may be perpendicular to a plane spanned by the lateral directions.
  • the substrate has a width Bl at the upper side in a first lateral direction and a width B3 at the underside opposite the upper side in the first lateral direction.
  • the substrate has a width B2 in the first lateral direction.
  • the height here is the extent of the substrate from the bottom to the top in the vertical direction.
  • the width B2 is thus measured with respect to the vertical direction in the middle between the top and the bottom.
  • widths Bl, B2 and B3 are:
  • the substrate has the same or a greater width than at half the height at least in a lateral direction at the upper side, and that the substrate further has a smaller width at the lower side than at half the height. Furthermore, this means that the difference between the width Bl at the top and the width B2 at half height is smaller than the difference between the width B2 at half height and the width B3 at the bottom of the substrate, the substrate from the
  • the substrate has at least one side surface which connects the top side and the bottom side, and in which a step is present.
  • the step may have a height which corresponds to the width of the step in the lateral direction, the latter being able to correspond to the width B3.
  • the step is laterally encircling.
  • the substrate may in this case have a base, which is enclosed by the laterally encircling step.
  • the relationships between the widths B 1, B 2 and B 3 described above and in the following can thus in this case in particular also apply to the surface of the base on the underside of the substrate, the cross-sectional area of the base
  • Substrate at half the height of the substrate and the surface at the top of the substrate apply.
  • a contact metallization is applied on the underside of the substrate.
  • the contact metallization can, for example, for mounting and / or electrical contacting of the semiconductor chip may be provided and set up from the underside.
  • the contact metallization can for this purpose one or more metals selected from Al, Ag, Au, Pt, Ti, Sn, In, Ni, Cu, Rh and Ir and alloys and / or mixture and / or
  • Contact metallization may preferably have a thickness of a few microns, for example greater than or equal to 2 ym and less than or equal to 4 ym. In particular, the contact metallization adjacent to the bottom of the
  • Substrate in the first lateral direction have a width which is equal to the width B3. This can
  • the contact metallization may thus be retracted in the lateral direction.
  • Connection layer is mounted on the carrier, immediately adjacent semiconductor chips can each one
  • Bl - B3 ⁇ 20 ym This means that preferably the difference between the width at the top to the width at the bottom of the
  • Substrate is greater than or equal to 20 ym. It follows that with a close assembly of two such semiconductor chips, which touch almost or even actually at least in the region of the upper side of the substrate, the undersides one
  • Connection layers for mounting the semiconductor chips can be achieved. Furthermore, the following may preferably apply:
  • Etching method In particular, only a separation method based on etching can be used at least for the purpose of cutting through the substrate wafer and the semiconductor layer. This can in particular be multi-level and a first
  • a multiplicity of trenches can be produced next to each other in the semiconductor layer and the substrate wafer, by means of which the semiconductor layer and the substrate wafer are separated into a multiplicity of semiconductor chips.
  • the plurality of trenches may in particular form a grid arrangement of the trenches, which the
  • Trenches are generated for separating the semiconductor layer and the substrate wafer into a plurality of semiconductor chips.
  • An etching method for forming at least a first trench performed, which extends through the semiconductor layer and a portion of the substrate wafer.
  • the first etching process is thus carried out from the side of the semiconductor layer and serves to generate the first trench for the separation of the
  • the first etching method may be an anisotropic etching method, which may be distinguished by etching more in the vertical direction than in the lateral direction, so that preferably a relatively narrow first trench can be produced.
  • the first anisotropic etching method may be distinguished by etching more in the vertical direction than in the lateral direction, so that preferably a relatively narrow first trench can be produced.
  • Etching method have reactive ion etching or be such a method.
  • Reactive ion etching (“deep reactive ion etching", DRIE) is a highly anisotropic one
  • Dry etching process with a high aspect ratio, ie a ratio of trench depth to trench width of up to
  • 50: 1 can be made.
  • a two-stage, alternating dry etching process is used in which etching and passivation steps alternate.
  • a mask can be applied to the semiconductor layer,
  • a photoresist or a hard mask for example comprising a photoresist or a hard mask, such as with silicon dioxide, silicon nitride or others
  • Etching step is interrupted after a short time and a
  • fluorine-containing gas mixture for example octafluorocyclobutane and argon or CF 4 and H 2 are fed, which are activated in the plasma and form a passivation layer on all free surfaces.
  • this is a passivation layer with a fluorine-containing polymer
  • the etching step repeats the passivation layer and thus also to be removed material of the semiconductor layer and / or the substrate wafer at the trench bottom can be removed much faster than on the side walls of the trench, which in turn more vertical than lateral
  • Direction can be etched.
  • etching and passivation steps By repeating etching and passivation steps, a desired depth of the first trench can be achieved with a relatively small width.
  • widths in the range of such lamellar or wave-like structures refer to one or more wave structures averaged widths, wherein the
  • a second etching process is carried out to form at least one second trench which adjoins the first trench,
  • the second edge especially at its bottom, and the substrate wafer completely cut through.
  • the second edge especially at its bottom, and the substrate wafer completely cut through.
  • the second etching method may be an isotropic etching method, such that, as the depth of the second trench increases, compared with the anisotropic first etching method, a larger one may also be used
  • Trench width can be achieved. This can be the first
  • Trench in the lateral direction a maximum width B4 and the second trench on an underside of the substrate wafer after the completely cut through the substrate wafer have a width B5, where: B5> B4.
  • Substrate wafer applied a contact metallization.
  • the contact metallization remains coherent during the implementation of the separation process for the separation of the substrate wafer and the semiconductor layer and is preferably severed only after the separation process itself.
  • the breaking strength of the semiconductor chips thus produced can be significantly increased.
  • the breaking strength of semiconductor chips can be increased with substrates whose thermal
  • Semiconductor layer are adjusted, as compared to
  • the two-stage etching process becomes a partial
  • the substrate in the manner described above at the side facing the semiconductor layer is wider than at the side facing away from the semiconductor layer.
  • the difference in the width of the substrate between the semiconductor layer side facing and the half height is preferably significantly smaller than the difference between the width of the substrate at half height and the width of the
  • Semiconductor chips is deposited, can be achieved by this protection of the side surfaces of the semiconductor chip.
  • the passivation can be deliberately used and / or modified to increase the adhesion and surface wetting of, for example, adhesive, solder, potting or lens materials such as epoxy, silicone and the like.
  • FIGS 1A to 1F are schematic representations of
  • FIGS. 1A to 2E are schematic representations of
  • FIGS 3A to 3C are schematic representations of others
  • Figure 5 shows a device with a plurality of
  • identical, identical or identically acting elements can each be provided with the same reference numerals.
  • the illustrated Elements and their proportions with each other are not to be regarded as true to scale, but individual elements, such as layers, components, components and areas, for better presentation and / or better understanding may be exaggerated.
  • the method step is, as shown in FIG. 1A, a substrate wafer 1 shown in a section with a semiconductor layer 2 applied over a large area thereon
  • the substrate wafer 1 has an upper side 11 facing the semiconductor layer and an underside 13 facing away from the semiconductor layer 2.
  • Semiconductor layer 2 which is also used as a semiconductor layer sequence with a plurality of semiconductor layers according to the
  • the substrate wafer 1 may be either a growth substrate wafer or a carrier substrate wafer.
  • the substrate wafer 1 has a material as described above in the general part, in particular one for the im
  • suitable material such as a semiconductor material such as silicon or GaP or a ceramic material.
  • a semiconductor material such as silicon or GaP or a ceramic material.
  • the substrate wafer 1 and the semiconductor layer 2 applied thereto are
  • a plurality of semiconductor chips such as the semiconductor chip 100 explained in more detail in connection with FIGS. 1D to 1F is produced by the severing. Therefore, instead of the isolation trench shown purely by way of example in FIGS. 1B and 1B, a plurality of trenches arranged side by side, in particular in a grating arrangement, in the semiconductor layer 2 and in the substrate wafer 1 is preferably produced. In a first etching process, as shown in Figure 1B, of the semiconductor layer 2 and the
  • the first etching process is in particular a
  • Anisotropic etching process which makes it possible to produce a trench 4 with a high aspect ratio, ie a large ratio of trench depth to trench width.
  • the first etching method used is reactive ion etching, which is explained in greater detail above in the general part. This makes it possible to achieve a relatively low undercut of the upper side 11 of the substrate wafer 1, ie a relatively small broadening of the first trench 4 with increasing depth.
  • the side surfaces of the trench 4 form parts of the side surfaces 15 of the semiconductor chips 100 produced later.
  • the anisotropic first etching process is carried out, in particular, until the substrate wafer 1 has been severed more than halfway from the top side 11.
  • a second trench 5 is created, which adjoins the first trench 4 and through which the substrate wafer 1 is complete
  • the second trench 5 thus continues the first trench 4 downwards in the vertical direction and, together with the first trench 4, forms the separation trench which completely cuts through the semiconductor layer 2 and the substrate wafer 1.
  • the second etching process has in particular an isotope
  • the first trench 4 has a maximum width as shown in FIG. 1C
  • Width B5 which is greater than the width B4. Accordingly, a step 14 is formed in the substrate wafer 1 on the side surfaces 15 of the later semiconductor chips 100, which is closer to the bottom 13 than to the top 11 of the substrate wafer 1.
  • FIG. 1D This has a substrate 10, which by the severing of the
  • Substrate wafer 1 has been prepared and the side surfaces 15, which are produced by the described etching process.
  • the semiconductor chip 100 has a step 14 in the side surfaces 15, which closer to the bottom 13 than to the top 11.
  • the described etching process can avoid the disadvantages caused by laser separation processes.
  • Figure IE is a view of the bottom 13 of the
  • step 14 is formed laterally encircling, so in each
  • the substrate 10 has a base 16, which is enclosed by the stage 14, and whose surface forms the bottom 13 of the semiconductor chip 100.
  • Figure 1F is a schematic representation of the
  • the semiconductor chip 100 has a width Bl at the upper side 11 of the substrate 10 and a width B3 at the lower side 13 of the substrate 11.
  • a width Bl at the upper side 11 of the substrate 10
  • B3 at the lower side 13 of the substrate 11.
  • Half height 12 which is indicated by the horizontal dashed line, has the semiconductor chip
  • the half height here corresponds to half the distance between the upper side 11 and the lower side 13 in the indicated vertical direction 92.
  • the widths Bl, B2 and B3 are measured in a first lateral direction 91, wherein the relationships described below in several lateral directions or also in all lateral directions, in particular for the formation of an advance
  • measured depth is generated, in particular
  • the thickness of the substrate 10, that is to say the dimension in the vertical direction 92, may preferably be greater than or equal to 50 ⁇ m and in particular greater than or equal to 100 ⁇ m. Particular preference may also be given to: Bl - B3 ⁇ 20 ym and
  • the difference in the width of the substrate 10 between the upper side 11 and the half-height 12 is significantly smaller than that of the substrate 10, B 2> (B 1 - B 2) Difference between the width of the substrate 10 at half height 12 of the width at the bottom 13 is.
  • This can also be expressed via the parameters D12 and D23 indicated in FIG. 1F, which are each a measure of the overhang or the
  • D12 + D23> 10 ym and D23> X D12 where X 2, 3, 5 or 10.
  • D12 may preferably be greater than or equal to 0 ym or greater than or equal to 2 ym or greater than or equal to 4 ym and less than or equal to 10 ym or be less than or equal to 7 ym
  • D23 is preferably greater than or equal to 10 ym and smaller or equal to 15 ym.
  • the height of the step 14 measured from the underside 13 can furthermore preferably correspond approximately to D23. This means that levels of levels 14 and D23 are less than 20% or less than 10% or even less than 5%.
  • FIGS. 2A to 2E a further exemplary embodiment of a method for producing a semiconductor chip 100 and for a correspondingly produced semiconductor chip 100 is shown in which, in comparison with FIGS. 2A to 2E.
  • Substrate wafer 1 a contact metallization 3 is applied. This has a thickness of greater than or equal to 1 ym and less than or equal to 5 ym and preferably of about 3 ym.
  • Semiconductor layer 2 correspond to the method steps described above in connection with FIGS. 1B and 1C. In the transection of the substrate wafer 1 and the
  • the contact metallization 3 remains contiguous and is only after the
  • Cutting the substrate wafer 1 and the semiconductor layer 2 is also severed, as shown in Figure 2D.
  • FIG. 2E shows a correspondingly produced semiconductor chip 100 which corresponds to the semiconductor chip 100 described in conjunction with FIGS. 1D to 1F, the contact metallization 3 additionally being applied to the underside 13.
  • Contact metallization 3 adjacent to the bottom 13 in the lateral direction has a width corresponding to the width of the
  • Contact metallization preferably protrudes beyond the bottom 13 in any lateral direction.
  • FIGS. 3A to 3C show further features of the invention
  • the second trench 5 may have a rounded stepped shape instead of a more angular step shape.
  • the shape of the second trench 5 may have a rounded stepped shape instead of a more angular step shape.
  • Trench 5 and thus the shape of the step 14 can be adjusted in particular by a suitable choice of the process parameters during the production of the second trench 5, ie in particular by a choice of suitable etching parameters.
  • the side surface 15 in the first trench 4 which also corresponds to the later corresponding side surface 15 of the semiconductor chip 100, may have a lamellar or wavy structure, which is described by those described above in the general part
  • a passivation 17 can be applied to the side face 15, which can also be produced by the method steps described above in the general part during the production of the first trench 4.
  • the passivation 17 may therefore comprise or be a layer with a fluoropolymer.
  • the passivation 17 may thus be possible for the passivation 17 to be present only on the side surface of the first trench 4, but not on the side surface of the second trench 5 and thus not in the region of the step 14 and not adjacent to the underside 13. Accordingly, this also applies to the
  • the passivation 17 may be on the semiconductor chip 100
  • FIG. 4 is an electron micrograph of a
  • the width of the second trench 5 is about 24 ym in this embodiment. Good to see is in the area of the first ditch 4 also the lamellar or wavy structure to the
  • FIG. 5 shows a device 1000 which has on a carrier 101 a plurality of semiconductor chips 100 which may be embodied according to one of the exemplary embodiments described above.
  • the carrier 101 may be, for example, a printed circuit board, a ceramic carrier, a component housing such as a QFN package, a lead frame, or the like.
  • the semiconductor chips 100 are each fastened on the carrier by means of connecting layers 102, the connecting layers 102 being, for example, a
  • Glue or a solder can be.
  • the spacing of the chip top edges may correspond to one another, while the connection layers 102 of the immediately adjacent semiconductor chips 100 have a minimum distance A2, where AI ⁇ A2.
  • AI ⁇ A2
  • more than two semiconductor chips may be mounted on the carrier 101.
  • the stage near the bottom of the semiconductor chips 100 may also form a reservoir for excess solder or adhesive of the interconnect layers 102, so that in the case of solder the problem of so-called solder bulging can be avoided.

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Abstract

Es wird ein Halbleiterchip (100) mit einem Substrat (10) und einer auf dem Substrat (10) aufgebrachten Halbleiterschicht (2) angegeben, wobei das Substrat (10) an einer der Halbleiterschicht (2) zugewandten Seite eine Oberseite (11) mit einer Breite B1 in einer ersten lateralen Richtung (91) und an einer der Oberseite (11) gegenüberliegenden Seite eine Unterseite (13) mit einer Breite B3 in der ersten lateralen Richtung (91) aufweist, das Substrat (10) auf halber Höhe (12) zwischen der Oberseite (11) und der Unterseite (13) eine Breite B2 in der ersten lateralen Richtung (91) aufweist, für die Breiten B1, B2 und B3 gilt: B1 - B2 < B2 - B3 und B1 ≥ B2 > B3. Weiterhin werden ein Verfahren zur Herstellung eines Halbleiterchips sowie eine Vorrichtung mit einer Mehrzahl von Halbleiterchips angegeben.

Description

Beschreibung
Halbleiterchip, Verfahren zur Herstellung eines
Halbleiterchips und Vorrichtung mit einer Mehrzahl von
Halbleiterchips
Diese Patentanmeldung beansprucht die Priorität der deutschen Patentanmeldung 10 2016 112 584.9, deren Offenbarungsgehalt hiermit durch Rückbezug aufgenommen wird.
Es werden ein Halbleiterchip, ein Verfahren zur Herstellung eines Halbleiterchips sowie eine Vorrichtung mit einer
Mehrzahl von Halbleiterchips angegeben. Zur Herstellung von Halbleiterchips wird üblicherweise ein
Wafer mit einer Vielzahl der gewünschten Halbleiterstrukturen hergestellt, der anschließend mittels Zerteilen in eine
Mehrzahl von einzelnen Halbleiterchips vereinzelt wird.
Hierfür wird typischerweise ein Lasertrennverfahren
eingesetzt, bei dem ein Laser alle Schichten einschließlich bereits aufgebrachter metallischer Kontaktschichten
durchtrennt. Hierfür werden jedoch relativ breite Mesagräben zwischen benachbarten Halbleiterchips benötigt. Das
Lasertrennen erzeugt darüber hinaus mechanischen Schaden an den Chipflanken und in der entstehenden Schmelze. Dieser verringert die Bruchstabilität der Chips. Zudem enden die metallischen Kontaktschichten bündig mit den Chipkanten, so dass die Gefahr besteht, bei einer engen Montage von zwei oder mehr Halbleiterchips diese kurzzuschließen.
Zumindest eine Aufgabe von bestimmten Ausführungsformen ist es, einen Halbleiterchip anzugeben. Zumindest eine weitere Aufgabe von bestimmten Ausführungsformen ist es, ein Verfahren zur Herstellung eine Halbleiterchips anzugeben, Zumindest eine weitere Aufgabe von bestimmten
Ausführungsformen ist es, eine Vorrichtung mit einer Mehrzahl von Halbleiterchips anzugeben.
Diese Aufgaben werden durch Gegenstände und Verfahren gemäß den unabhängigen Patentansprüchen gelöst. Vorteilhafte
Ausführungsformen und Weiterbildungen der Gegenstände und Verfahren sind in den abhängigen Ansprüchen gekennzeichnet und gehen weiterhin aus der nachfolgenden Beschreibung und den Zeichnungen hervor.
Gemäß zumindest einer Ausführungsform weist ein
Halbleiterchip ein Substrat und eine auf dem Substrat
aufgebrachte Halbleiterschicht auf. Die Halbleiterschicht kann insbesondere auch als Halbleiterschichtenfolge mit einer Mehrzahl von Halbleiterschichten ausgebildet sein, die auf dem Substrat aufgebracht ist. Sofern im Folgenden
beispielsweise in Bezug auf einzelne Ausführungsformen oder Merkmale nicht ausdrücklich anders beschrieben umfasst der Begriff „Halbleiterschicht" daher eine einzelne Schicht sowie auch eine Halbleiterschichtenfolge mit zwei oder mehr
Halbleiterschichten .
Gemäß zumindest einer weiteren Ausführungsform weist ein Verfahren zur Herstellung eines Halbleiterchips zumindest einen Verfahrensschritt auf, bei dem ein Substratwafer mit einer großflächig darauf aufgebrachten Halbleiterschicht bereitgestellt wird. In einem weiteren Verfahrensschritt werden der Substratwafer und die darauf aufgebrachte
Halbleiterschicht durchtrennt und so in einzelne
Halbleiterchips vereinzelt. Gemäß zumindest einer weiteren Ausführungsform weist eine Vorrichtung einen Träger und eine Mehrzahl von
Halbleiterchips auf dem Träger auf. Die vorab und im Folgenden beschriebenen Merkmale und
Ausführungsbeispiele gelten gleichermaßen für den
Halbleiterchip, das Verfahren zur Herstellung des
Halbleiterchips sowie für die Vorrichtung mit der Mehrzahl von Halbleiterchips.
Gemäß einer weiteren Ausführungsform ist der Halbleiterchip als optoelektronischer Halbleiterchip ausgebildet.
Insbesondere kann der Halbleiterchip in diesem Fall ein Licht emittierender und/oder Licht detektierender Halbleiterchip sein, also etwa eine Leuchtdiode, eine Laserdiode, eine
Fotodiode oder eine Solarzelle. Alternativ hierzu kann der Halbleiterchip auch als elektronischer Halbleiterchip ohne optoelektronische Eigenschaften ausgebildet sein, etwa als Transistor oder als integrierter Schaltkreis. Darüber hinaus sind auch Mischformen und Kombinationen der genannten
Funktionalitäten möglich. Der Halbleiterchip kann auf einem nitridischen, phosphidischen und/oder arsenidischen
Verbindungshalbleitermaterial basieren, also zumindest eine Halbleiterschicht oder eine Halbleiterschichtenfolge mit einer Mehrzahl von Halbleiterschichten aufweisen, die auf
InxAlyGai-x-yN, InxAlyGai-x-yP und/oder InxAlyGai-x-yAs , jeweils mit 0 < x < l, O ^ y ^ l und x + y < 1, basieren. Darüber hinaus kann der Halbleiterchip auch auf Siliziumbasis und/oder
Germaniumbasis ausgebildet sein und entsprechend zumindest eine Halbleiterschicht oder eine Halbleiterschichtenfolge mit einer Mehrzahl von Halbleiterschichten aufweisen, die auf Silizium und/oder Germanium basieren. Weiterhin sind auch andere Halbleitermaterialien denkbar, beispielsweise II-VI-Verbindungshalbleitermaterialsysteme . Die auf dem
Substrat aufgebrachte Halbleiterschicht kann entsprechend der gewünschten Funktionalität des Halbleiterchips ausgebildet sein und beispielsweise eine oder mehrere aktive Schichten, beispielsweise im Falle eines optoelektronischen
Halbleiterchips zur Lichterzeugung und/oder Lichtdetektion, und/oder weitere funktionale Schichten und funktionale
Bereiche aufweisen, etwa p- und/oder n-dotierte
Ladungsträgertransportschichten, undotierte und/oder
p- und/oder n-dotierte Confinement- , Cladding- und/oder
Wellenleiterschichten, Barriereschichten,
Planarisierungsschichten, Pufferschichten und/oder
Schutzschichten. Zusätzlich kann der Halbleiterchip eine oder mehrere Kontaktmetallisierungen aufweisen, mittels derer der Halbleiterchip elektrisch kontaktiert werden kann.
Weiterhin kann die Halbleiterschicht mittels eines
Epitaxieverfahrens, beispielsweise metallorgansicher
Gasphasenepitaxie (MOVPE) oder Molekularstrahlepitaxie (MBE) , auf dem als Aufwachssubstratwafer ausgebildeten Substratwafer aufgewachsen und mit Kontaktmetallisierungen versehen werden. Alternativ dazu kann die Halbleiterschicht nach dem
Aufwachsen und vor dem Vereinzeln auf einen als
Trägersubstratwafer ausgebildeten Substratwafer übertragen werden und der Aufwachssubstratwafer kann gedünnt oder ganz entfernt werden. Halbleiterchips, die als Substrat ein
Trägersubstrat anstelle des Aufwachssubstrats aufweisen, können auch als so genannte Dünnfilm-Halbleiterchips
bezeichnet werden. Weiterhin können zwischen dem Substrat und der Halbleiterschicht noch eine oder mehrere weitere
Schichten aus einem Material verschieden von einem
Halbleitermaterial angeordnet sein, ausgewählt beispielsweise aus Reflektorschichten, Passivierungsschichten,
Verbindungsschichten .
Der Substratwafer und damit auch das Substrat des
Halbleiterchips können ein Halbleitermaterial, beispielsweise ein oben im Hinblick auf die Halbleiterschicht beschriebenes Halbleitermaterial, und/oder eine Keramikmaterial aufweisen oder daraus sein. Beispielsweise kann der Substratwafer und damit auch das Substrat des Halbleiterchips GaAs, GaP, GaN, InP, SiC, Si, Ge, SiN, A1N sowie Mischungen,
Verbundmaterialien und Kombinationen hieraus aufweisen oder daraus sein. Insbesondere können der Substratwafer und damit auch das Substrat des Halbleiterchips ein Material aufweisen, das mittels eines Trockenätzverfahrens ätzbar ist, wie weiter unten beschrieben ist. Der Substratwafer und damit das
Substrat des Halbleiterchips kann eine Dicke von größer oder gleich 50 ym oder bevorzugt von größer oder gleich 100 ym aufweisen . Gemäß einer weiteren Ausführungsform weisen der Substratwafer und damit auch das Substrat eine der Halbleiterschicht zugewandte Oberseite und eine der Oberseite gegenüberliegende Unterseite auf. Richtungen parallel zur Ober- und Unterseite und damit zur Haupterstreckungsebene der Halbleiterschicht und des Substrats beziehungsweise des Substratwafers werden hier und im Folgenden als laterale Richtungen bezeichnet, während eine Richtung, die von der Unter- zur Oberseite zeigt, als vertikale Richtung bezeichnet wird. Die vertikale Richtung, die der Anordnungsrichtung und Aufwachsrichtung der Halbleiterschicht entspricht, kann insbesondere senkrecht auf einer durch die lateralen Richtungen aufgespannten Ebene stehen . Gemäß einer weiteren Ausführungsform weist das Substrat an der Oberseite in einer ersten lateralen Richtung eine Breite Bl und an der der Oberseite gegenüberliegenden Unterseite in der ersten lateralen Richtung eine Breite B3 auf. Auf halber Höhe zwischen der Ober- und der Unterseite weist das Substrat eine Breite B2 in der ersten lateralen Richtung auf. Als Höhe wird hierbei die Erstreckung des Substrats von der Unter- zur Oberseite in vertikaler Richtung bezeichnet. Die Breite B2 wird somit in Bezug auf die vertikale Richtung in der Mitte zwischen der Ober- und der Unterseite gemessen. Für die
Breiten Bl, B2 und B3 gilt insbesondere:
Bl - B2 < B2 - B3 und
Bl > B2 > B3.
Dies kann insbesondere bedeuten, dass das Substrat zumindest in einer lateralen Richtung an der Oberseite die gleiche oder eine größere Breite als auf halber Höhe aufweist und dass das Substrat weiterhin an der Unterseite eine geringere Breite als auf halber Höhe aufweist. Weiterhin bedeutet dies, dass der Unterschied zwischen Breite Bl an der Oberseite und der Breite B2 auf halber Höhe kleiner ist als der Unterschied zwischen der Breite B2 auf halber Höhe und der Breite B3 an der Unterseite des Substrats, sich das Substrat von der
Oberseite zur Unterseite hin somit unterhalb der halben Höhe stärker verschmälert als oberhalb der halben Höhe. Weist das Substrat an der Oberseite im Wesentlichen die gleiche Breite wie auf halber Höhe auf, so kann insbesondere gelten: Bl = B2 > B3, während für den Fall, dass das Substrat an der Oberseite die größte Breite aufweist, gilt: Bl > B2 > B3.
Gemäß einer weiteren Ausführungsform weist das Substrat zumindest eine Seitenfläche auf, die die Oberseite und die Unterseite miteinander verbindet, und in der eine Stufe vorhanden ist. Insbesondere kann die Stufe näher an der
Unterseite als an der Oberseite angeordnet sein, also
unterhalb der halben Höhe des Substrats. Durch die Stufe kann es möglich sein, dass sich die Breite des Substrats unterhalb der halben Höhe stärker zwischen der Unterseite und der halben Höhe ändert als oberhalb der halben Höhe zwischen der halben Höhe und der Oberseite. Die Stufe kann insbesondere eine Höhe aufweisen, die der Breite der Stufe in lateraler Richtung entspricht, wobei letztere der Breite B3 entsprechen kann .
Gemäß einer weiteren Ausführungsform ist die Stufe lateral umlaufend ausgebildet. Das bedeutet mit anderen Worten, dass die oben und auch im Folgenden genannten Beziehungen zwischen den Breiten Bl, B2 und B3 in jeder lateralen Richtung gelten. Insbesondere kann das Substrat in diesem Fall einen Sockel aufweisen, der von der lateral umlaufenden Stufe umschlossen wird. Die vorab und im Folgenden beschriebenen Beziehungen zwischen den Breiten Bl, B2 und B3 können somit in diesem Fall insbesondere auch für die Fläche des Sockels an der Unterseite des Substrats, die Querschnittsfläche des
Substrats bei halber Höhe des Substrats sowie die Fläche an der Oberseite des Substrats gelten.
Gemäß einer weiteren Ausführungsform ist auf der Unterseite des Substrats eine Kontaktmetallisierung aufgebracht. Die Kontaktmetallisierung kann beispielsweise zur Montage und/oder elektrischen Kontaktierung des Halbleiterchips von der Unterseite her vorgesehen und eingerichtet sein. Die Kontaktmetallisierung kann hierzu eines oder mehrere Metalle ausgewählt aus AI, Ag, Au, Pt, Ti, Sn, In , Ni, Cu, Rh und Ir sowie Legierungen und/oder Mischung und/oder
Schichtkombinationen hiermit aufweisen. Die
Kontaktmetallisierung kann bevorzugt eine Dicke von einigen Mikrometern aufweisen, beispielsweise von größer oder gleich 2 ym und kleiner oder gleich 4 ym. Insbesondere kann die Kontaktmetallisierung angrenzend an die Unterseite des
Substrats in der ersten lateralen Richtung eine Breite aufweisen, die gleich der Breite B3 ist. Dies kann
insbesondere bedeuten, dass die Kontaktmetallisierung
zumindest in der ersten lateralen Richtung und bevorzugt in allen lateralen Richtungen nicht über die Unterseitenfläche des Substrats hinausragt. Im Vergleich zur Breite des
Substrats auf halber Höhe und zur Breite an der Oberseite des Substrats kann die Kontaktmetallisierung somit in lateraler Richtung zurückgezogen sein. Wird eine Mehrzahl von
Halbleiterchips, also zwei oder mehr Halbleiterchips, auf einem Träger montiert, wobei jeder der Halbleiterchips mit der dem Träger zugewandten Unterseite mittels einer
Verbindungsschicht auf dem Träger befestigt wird, können unmittelbar benachbarte Halbleiterchips jeweils einen
minimalen Abstand AI zueinander aufweisen, während die
Verbindungsschichten von unmittelbar benachbarten
Halbleiterchips entsprechend der Ausdehnung der Unterseiten und/oder der Kontaktmetallisierungen der Halbleiterchips einen minimalen Abstand A2 aufweisen, wobei gilt: AI < A2. Mit anderen Worten sind die Kontaktmetallisierungen und damit auch die für die Befestigung vorgesehenen
Verbindungsschichten auch bei eng zusammengesetzten
Halbleiterchips weiter voneinander entfernt als der minimale Abstand zwischen den Halbleiterchips, so dass unerwünschte elektrische Verbindungen zwischen benachbarten
Halbleiterchips durch zu gering voneinander beabstandete Verbindungsschichten vermieden werden können. Dadurch kann die Gefahr des so genannten elektrischen Bridging auch bei eng gesetzten Mehr-Chip-Anwendungen vermieden werden.
Gemäß einer weiteren Ausführungsform gilt Bl - B3 ^ 20 ym. Das bedeutet, dass bevorzugt der Unterschied zwischen der Breite an der Oberseite zur Breite an der Unterseite des
Substrats größer oder gleich 20 ym ist. Daraus folgt, dass bei einer engen Montage von zwei solchen Halbleiterchips, die sich zumindest im Bereich der Oberseite des Substrats nahezu oder sogar tatsächlich berühren, die Unterseiten einen
Abstand von größer oder gleich 20 ym aufweisen, wodurch die vorab beschriebene vorteilhafte Beabstandung von
Verbindungsschichten zur Montage der Halbleiterchips erreicht werden kann. Weiterhin kann bevorzugt gelten:
Bl - B2 < 10 ym. Von der Oberseite her bis zur halben Höhe des Substrats weist dieses somit bevorzugt eine möglichst geringe Anschrägung der Seitenfläche auf.
Besonders bevorzugt kann weiterhin gelten: B2 - B3 > X· (Bl - B2) mit X = 2 oder 3 oder 5 oder 10.
Das kann insbesondere bedeuten, dass sich die Breite des Substrats von der halben Höhe zur Unterseite hin um mehr als einen Faktor 2, 3, 5 oder 10 verringert als von der Oberseite zur halben Höhe des Substrats hin.
Gemäß einer weiteren Ausführungsform erfolgt die
Durchtrennung des Substratwafers und der Halbleiterschicht zur Herstellung einzelner Halbleiterchips mittels eines
Ätzverfahrens. Insbesondere kann zumindest zur Durchtrennung des Substratwafers und der Halbleiterschicht ausschließlich ein Trennverfahren verwendet werden, das auf Ätzen basiert. Dieses kann insbesondere mehrstufig sein und ein erstes
Ätzverfahren und ein zweites Ätzverfahren aufweisen.
Insbesondere können mittels des Trennverfahrens eine Vielzahl von Gräben nebeneinander in der Halbleiterschicht und dem Substratwafer erzeugt werden, durch die die Halbleiterschicht und der Substratwafer in eine Vielzahl von Halbleiterchips getrennt werden. Die Vielzahl der Gräben kann insbesondere eine Gitteranordnung der Gräben bilden, die die
Halbleiterschicht und den Substratwafer in die
Halbleiterchips bildende vereinzelte Teile zertrennen. Im Folgenden wird das Trennverfahren anhand zumindest eines ersten und zweiten Grabens erläutert, die zusammen einen durch die Halbleiterschicht und den Substratwafer reichenden Trenngraben bilden. Entsprechend können gemäß der
Beschreibung vorab eine Vielzahl von ersten und zweiten
Gräben erzeugt werden zur Trennung der Halbleiterschicht und des Substratwafers in eine Vielzahl von Halbleiterchips.
Gemäß einer weiteren Ausführungsform wird beim Durchtrennen des Substratwafers und der Halbleiterschicht ein erstes
Ätzverfahren zur Ausbildung zumindest eines ersten Grabens durchgeführt, der durch die Halbleiterschicht und einen Teil des Substratwafers reicht. Das erste Ätzverfahren wird somit von der Seite der Halbleiterschicht her ausgeführt und dient der Erzeugung des ersten Grabens zur Durchtrennung der
Halbleiterschicht und eines Teils des Substratwafers von dessen Oberseite her. Das erste Ätzverfahren kann insbesondere ein anisotropes Ätzverfahren sein, das sich dadurch auszeichnen kann, dass stärker in vertikaler Richtung als in lateraler Richtung geätzt wird, so dass bevorzugt ein relativ schmaler erster Graben erzeugt werden kann. Insbesondere kann das erste
Ätzverfahren reaktives Ionentiefätzen aufweisen oder ein solches Verfahren sein. Reaktives Ionentiefätzen („deep reactive ion etching", DRIE) ist ein hoch anisotroper
Trockenätzprozess , mit dem ein hohes Aspektverhältnis, also ein Verhältnis von Grabentiefe zu Grabenbreite von bis zu
50:1 hergestellt werden kann. Hierzu wird ein zweistufiger, alternierender Trockenätzprozess verwendet, bei dem sich Ätz- und Passivierungsschritte abwechseln. Hierzu kann auf die Halbleiterschicht eine Maske aufgebracht werden,
beispielsweise aufweisend einen Fotolack oder eine Hartmaske, etwa mit Siliziumdioxid, Siliziumnitrid oder anderen
Materialien, die alle Bereiche der Halbleiterschicht und des Substratwafers abdeckt, die nicht geätzt werden sollen.
Mittels plasmaunterstütztem Trockenätzen mit einem geeigneten Ätzmittel wie beispielsweise Schwefelhexafluorid in einem Trägergas, etwa Argon, wird in einem ersten Ätzschritt zumindest ein Teil der Halbleiterschicht oder der
Halbleiterschicht und des Substratwafers geätzt. Der
Ätzschritt wird nach kurzer Zeit unterbrochen und ein
fluorhaltiges Gasgemisch, beispielsweise Octafluorcyclobutan und Argon oder CF4 und H2 werden zugeleitet, die im Plasma aktiviert werden und eine Passivierungsschicht auf allen freien Oberflächen bilden. Insbesondere wird hierdurch eine Passivierungsschicht mit einem fluorhaltigen Polymer
gebildet. Auf diese Weise können Seitenwände des bereits geätzten ersten Grabens vor weiterem chemischem
Materialabtrag geschützt werden, so dass in einem
anschließend wiederholten Ätzschritt die Passivierungsschicht und somit auch zu entfernendes Material der Halbleiterschicht und/oder des Substratwafers am Grabenboden deutlich schneller entfernt werden kann als an den Seitenwänden des Grabens, wodurch wiederum stärker in vertikaler als in lateraler
Richtung geätzt werden kann. Durch eine Wiederholung von Ätz- und Passivierungsschritten kann eine gewünschte Tiefe des ersten Grabens bei einer relativ geringen Breite erreicht werden. Durch ein derartiges Verfahren wird eine lamellen- oder wellenartige Oberflächenstruktur der Grabenseitenflächen und damit der Seitenflächen der später fertiggestellten
Halbleiterchips bewirkt. Die vorab und im Folgenden
beschriebenen Breiten im Bereich solcher lamellen- oder wellenartigen Strukturen beziehen sich auf über eine oder mehrere Wellenstrukturen gemittelte Breiten, wobei die
Breitenvariationen aufgrund derartiger Strukturen im
Vergleich zu den Werten der Substratbreiten vernachlässigbar sind .
Weiterhin wird nach Ausbildung des ersten Grabens ein zweites Ätzverfahren zur Ausbildung zumindest eines zweiten Grabens durchgeführt, der an den ersten Graben anschließt,
insbesondere an dessen Boden, und der den Substratwafer komplett durchtrennt. Insbesondere wird das zweite
Ätzverfahren von derselben Seite wie das erste Ätzverfahren her durchgeführt, wobei der zweite Graben den ersten Graben in vertikaler Richtung fortsetzt. Das zweite Ätzverfahren kann insbesondere ein isotropes Ätzverfahren sein, so dass, im Vergleich zum anisotropen ersten Ätzverfahren, mit größer werdender Tiefe des zweiten Grabens auch eine größere
Grabenbreite erreicht werden kann. Dadurch kann der erste
Graben in lateraler Richtung eine maximale Breite B4 und der zweite Graben an einer Unterseite des Substratwafers nach dem vollständigen Durchtrennen des Substratwafers eine Breite B5 aufweisen, wobei gilt: B5 > B4.
Gemäß einer weiteren Ausführungsform wird vor dem
Durchtrennen des Substratwafers und der Halbleiterschicht auf der der Halbleiterschicht abgewandten Unterseite des
Substratwafers eine Kontaktmetallisierung aufgebracht. Die Kontaktmetallisierung bleibt während der Durchführung des Trennverfahrens zur Durchtrennung des Substratwafers und der Halbleiterschicht zusammenhängend und wird bevorzugt erst nach dem Trennverfahren selbst durchtrennt.
Durch das hier beschriebene Verfahren ist eine Trennung des Substratwafers und damit eine Chipvereinzelung mittels eines Ätzverfahrens anstelle eines üblichen Lasertrennverfahrens möglich. Durch Vermeidung der Nachteile von
Lasertrennverfahren kann beispielsweise die Bruchstabilität der so hergestellten Halbleiterchips deutlich erhöht werden. Insbesondere kann so auch die Bruchkraft von Halbleiterchips mit Substraten erhöht werden, deren thermischer
Ausdehnungskoeffizient nicht an den thermischen
Ausdehnungskoeffizienten des Halbleitermaterials der
Halbleiterschicht angepasst sind, da im Vergleich zum
Lasertrennverfahren keine wesentliche Erwärmung während der Vereinzelung stattfindet. Außerdem kann es möglich sein, eine nur sehr geringe Unterätzung, insbesondere von kleiner oder gleich 5 ym, oder auch gar keine Unterätzung des
Substratwafers und damit des Substrats auf der dem Halbleiter zugewandten Seite zu erzeugen.
Durch das zweistufige Ätzverfahren wird eine partielle
Verbreiterung des Trenngrabens insbesondere im Bereich der Grenzfläche zur Kontaktmetallisierung an der Unterseite des Substratwafers erzeugt, so dass ein Halbleiterchip erzeugt wird, dessen Substrat in der oben beschriebenen Weise an der der Halbleiterschicht zugewandten Seite breiter ist als an der der Halbleiterschicht abgewandten Seite. Insbesondere ist der Unterschied in der Breite des Substrats zwischen der der Halbleiterschicht zugewandten Seite und der halben Höhe bevorzugt deutlich kleiner als der Unterschied zwischen der Breite des Substrats auf halber Höhe und der Breite des
Substrats an der der Halbleiterschicht abgewandten Seite. Somit ist gleichzeitig eine Kontaktmetallisierung an der Unterseite des Substrats im Vergleich zur Chipoberkante zurückgezogen. Hierdurch kann auch ein Reservoire für
überschüssiges Material einer Verbindungsschicht, also beispielsweise ein Lotmetall oder ein Kleber, erzeugt werden, wodurch etwa im Fall eines Lotmetalls eine Reduktion des so genannten „solder bulgings" erreicht werden kann. Zusätzlich sind durch das beschriebene Ätzverfahren die Seitenfläche und die Chipkante frei von typischen, durch Lasertrennen bewirkte Schäden, so dass wie beschrieben die Bruchkraft des
Halbleiterchips deutlich erhöht werden kann.
Da während des ersten Ätzverfahrens prozessbedingt ein
Fluorpolymer als Passivierung an den Seitenflächen des
Halbleiterchips abgeschieden wird, kann durch dieses ein Schutz der Seitenflächen des Halbleiterchips erreicht werden. Weiterhin kann die Passivierung bewusst zur Erhöhung der Haftung und Oberflächenbenetzung beispielsweise von Kleber-, Lot-, Verguss- oder Linsenmaterialien wie Epoxid, Silikon und ähnlichem genutzt und/oder modifiziert werden. Darüber hinaus kann es auch möglich sein, die Passivierung zumindest
stellenweise oder ganz von den Chipseitenflächen zu
entfernen . Weitere Vorteile, vorteilhafte Ausführungsformen und Weiterbildungen ergeben sich aus den im Folgenden in Verbindung mit den Figuren beschriebenen
Ausführungsbeispielen .
Es zeigen:
Figuren 1A bis 1F schematische Darstellungen von
Verfahrensschritten eines Verfahrens zur
Herstellung eines Halbleiterchips sowie schematische Darstellungen eines Halbleiterchips gemäß einem Ausführungsbeispiel,
Figuren 2A bis 2E schematische Darstellungen von
Verfahrensschritten eines Verfahrens zur
Herstellung eines Halbleiterchips gemäß einem weiteren Ausführungsbeispiel,
Figuren 3A bis 3C schematische Darstellungen von weiteren
Merkmalen des Verfahrens und des Halbleiterchips gemäß weiteren Ausführungsbeispielen,
Figur 4 eine Elektronenmikroskopaufnahme nach einem
Verfahrensschritt gemäß einem weiteren Ausführungsbeispiel und
Figur 5 eine Vorrichtung mit einer Mehrzahl von
Halbleiterchips gemäß einem weiteren
Ausführungsbeispiel .
In den Ausführungsbeispielen und Figuren können gleiche, gleichartige oder gleich wirkende Elemente jeweils mit denselben Bezugszeichen versehen sein. Die dargestellten Elemente und deren Größenverhältnisse untereinander sind nicht als maßstabsgerecht anzusehen, vielmehr können einzelne Elemente, wie zum Beispiel Schichten, Bauteile, Bauelemente und Bereiche, zur besseren Darstellbarkeit und/oder zum besseren Verständnis übertrieben groß dargestellt sein.
In Verbindung mit den Figuren 1A bis 1F sind ein Verfahren zur Herstellung eines Halbleiterchips 100 sowie Merkmale des Halbleiterchips 100 beschrieben. In einem ersten
Verfahrensschritt wird hierzu, wie in Figur 1A gezeigt ist, ein in einem Ausschnitt gezeigter Substratwafer 1 mit einer großflächig darauf aufgebrachten Halbleiterschicht 2
bereitgestellt. Insbesondere weist der Substratwafer 1 eine der Halbleiterschicht zugewandte Oberseite 11 und eine der Halbleiterschicht 2 abgewandte Unterseite 13 auf. Die
Halbleiterschicht 2, die auch als Halbleiterschichtenfolge mit einer Mehrzahl von Halbleiterschichten gemäß der
Beschreibung im allgemeinen Teil ausgeführt sein kann, kann auf der Oberseite 11 des Substratwafers aufgewachsen sein. Alternativ hierzu kann es auch möglich sein, dass die
Halbleiterschicht 2 auf einem Aufwachssubstratwafer
aufgewachsen wurde und anschließend auf den als
Trägersubstratwafer ausgebildeten Substratwafer 1 übertragen wurde. Der Substratwafer 1 kann entsprechend entweder ein Aufwachssubstratwafer oder ein Trägersubstratwafer sein. Der Substratwafer 1 weist ein wie oben im allgemeinen Teil beschriebenes Material auf, insbesondere ein für die im
Folgenden beschriebenen Ätzverfahrensschritte geeignetes Material, beispielsweise ein Halbleitermaterial wie etwa Silizium oder GaP oder ein Keramikmaterial. Zusätzlich zur Halbleiterschicht 2 können weitere Schichten auf dem
Substratwafer 1 und/oder der Halbleiterschicht 2 aufgebracht sein, etwa Passivierungsschichten und/oder Kontaktschichten wie etwa Kontaktmetallisierungen.
In einem weiteren Verfahrensschritt werden der Substratwafer 1 und die darauf aufgebrachte Halbleiterschicht 2
durchtrennt. Insbesondere wird durch das Durchtrennen eine Mehrzahl von Halbleiterchips wie der im Zusammenhang mit den Figuren 1D bis 1F näher erläuterte Halbleiterchip 100 hergestellt. Daher wird bevorzugt anstelle des in den Figuren 1B und IC rein beispielhaft gezeigten einen Trenngrabens eine Mehrzahl von nebeneinander angeordneten Gräben, insbesondere in einer gitterartgien Anordnung, in der Halbleiterschicht 2 und im Substratwafer 1 erzeugt. In einem ersten Ätzverfahren wird, wie in Figur 1B gezeigt ist, von der Halbleiterschicht 2 beziehungsweise der
Oberseite 11 her ein erster Graben 4 hergestellt, der durch die Halbleiterschicht 2 und einen Teil des Substratwafers 1 reicht. Das erste Ätzverfahren ist insbesondere ein
anisotropes Ätzverfahren, das es erlaubt, einen Graben 4 mit einem hohen Aspektverhältnis, also einem großen Verhältnis von Grabentiefe zu Grabenbreite herzustellen. Hierzu wird als erstes Ätzverfahren reaktives Ionentiefätzen verwendet, das oben im allgemeinen Teil näher erläutert ist. Dadurch ist es möglich, eine relativ geringe Unterätzung der Oberseite 11 des Substratwafers 1 zu erreichen, also eine relativ geringe Verbreiterung des ersten Grabens 4 mit zunehmender Tiefe. Die Seitenflächen des Grabens 4 bilden Teile der Seitenflächen 15 der später hergestellten Halbleiterchips 100. Das anisotrope erste Ätzverfahren wird insbesondere so lange durchgeführt, bis der Substratwafer 1 von der Oberseite 11 her zu mehr als der Hälfte durchtrennt ist. In einem zweiten Ätzverfahren wird, wie in Figur IC gezeigt ist, ein zweiter Graben 5 erzeugt, der an den ersten Graben 4 anschließt und durch den der Substratwafer 1 komplett
durchtrennt wird. Der zweite Graben 5 setzt somit den ersten Graben 4 in vertikaler Richtung nach unten hin fort und bildet zusammen mit dem ersten Graben 4 den Trenngraben, der die Halbleiterschicht 2 und den Substratwafer 1 vollständig durchtrennt . Das zweite Ätzverfahren weist insbesondere ein isotopes
Ätzverfahren auf, so dass eine partielle Verbreiterung des Trenngrabens zur Unterseite 13 des Substratwafers hin
erreicht werden kann. Das bedeutet, dass in einer lateralen Richtung 91, die in Figur IC angedeutet ist, der erste Graben 4 eine maximale Breite aufweist, die sich im gezeigten
Ausführungsbeispiel mit größer werdendem Abstand zur
Oberseite 11 des Substratwafers 1 bis zur Unterkante des ersten Grabens 4 leicht vergrößert. An der Unterkante des ersten Grabens 4 weist dieser somit eine maximale Breite B4 auf. Der zweite Graben 5 weist an der Unterseite 13 eine
Breite B5 auf, die größer als die Breite B4 ist. Entsprechend wird im Substratwafer 1 an den Seitenflächen 15 der späteren Halbleiterchips 100 eine Stufe 14 ausgebildet, die näher an der Unterseite 13 als an der Oberseite 11 des Substratwafers 1 liegt.
Ein durch die beschriebene Vereinzelung hergestellter
Halbleiterchip 100 ist in Figur 1D gezeigt. Dieser weist ein Substrat 10 auf, das durch das Durchtrennen des
Substratwafers 1 hergestellt wurde und das Seitenflächen 15 aufweist, die durch die beschriebenen Ätzverfahren erzeugt werden. Insbesondere weist der Halbleiterchip 100 wie vorab beschrieben eine Stufe 14 in den Seitenflächen 15 auf, die näher an der Unterseite 13 als an der Oberseite 11 liegen. Wie im allgemeinen Teil beschrieben ist, können durch das beschriebene Ätzverfahren die durch Lasertrennverfahren bewirkten Nachteile vermieden werden.
In Figur IE ist eine Ansicht auf die Unterseite 13 des
Halbleiterchips 100 dargestellt. Wie gezeigt ist, ist die Stufe 14 lateral umlaufend ausgebildet, also in jeder
lateralen Richtung vorhanden, wobei rein beispielhaft vier unterschiedliche laterale Richtungen 91, 91 91 λ λ, 91 λ λ λ gezeigt sind. Somit weist das Substrat 10 einen Sockel 16 auf, der von der Stufe 14 umschlossen wird, und dessen Fläche die Unterseite 13 des Halbleiterchips 100 bildet. In Figur 1F ist eine schematische Darstellung des
beschriebenen Halbleiterchips 100 mit Bemaßungen gezeigt. Der Halbleiterchip 100 weist an der Oberseite 11 des Substrats 10 eine Breite Bl und an der Unterseite 13 des Substrats 11 eine Breite B3 auf. Auf halber Höhe 12, die durch die horizontale gestrichelte Linie angedeutet ist, weist der Halbleiterchip
100 eine Breite B2 auf. Die halbe Höhe entspricht hierbei dem halben Abstand zwischen der Oberseite 11 und der Unterseite 13 in der angedeuteten vertikalen Richtung 92. Die Breiten Bl, B2 und B3 sind in einer ersten lateralen Richtung 91 gemessen, wobei die im Folgenden beschriebenen Beziehungen in mehreren lateralen Richtungen oder auch in allen lateralen Richtungen, insbesondere zur Bildung eines vorab
beschriebenen Sockels 16, gelten können. Für die Breiten Bl, B2 und B3 gilt:
Bl - B2 < B2 - B3 und Bl > B2 > B3. Wenn, wie in den hier dargestellten Figuren gezeigt ist, während des ersten Ätzverfahrens eine Verbreiterung des ersten Grabens 4 mit zunehmender von der Oberseite 11
gemessener Tiefe erzeugt wird, gilt insbesondere
Bl > B2 > B3.
Die Dicke des Substrats 10, also die Abmessung in vertikaler Richtung 92, kann bevorzugt größer oder gleich 50 ym und insbesondere größer oder gleich 100 ym sein. Besonders bevorzugt kann weiterhin gelten: Bl - B3 ^ 20 ym und
bevorzugt Bl - B3 ^ B 25 ym, so dass bei einer auch sehr engen Anordnung zweier solcher Halbleiterchips 100
unmittelbar nebeneinander deren Unterseiten 13 einen Abstand von zumindest 20 ym oder bevorzugt von zumindest 25 ym zueinander aufweisen. Weiterhin gilt bevorzugt
Bl - B2 < 10 ym und in diesem Zusammenhang auch
B2 - B3 > X· (Bl - B2) mit X=2 oder 3 oder 5 oder 10. Das bedeutet mit anderen Worten, dass der Unterschied in der Breite des Substrats 10 zwischen der Oberseite 11 und der halben Höhe 12 deutlich kleiner als der Unterschied zwischen der Breite des Substrats 10 auf halber Höhe 12 der Breite an der Unterseite 13 ist. Dies kann auch über die in Figur 1F angedeuteten Parameter D12 und D23 ausgedrückt werden, die jeweils ein Maß für den Überhang beziehungsweise die
Verjüngung des Substrats 10 geben mit D12= (Bl - B2)/2 und D23 = (B2 - B3)/2. Entsprechend den vorherigen Angaben gilt D12 < D23. Unter Berücksichtigung der vorher angegebenen quantitativen Angaben gilt entsprechend D12 < 5 ym und
D12 + D23 > 10 ym sowie D23 > X D12 mit X=2, 3, 5 oder 10. Weiterhin kann D12 bevorzugt größer oder gleich 0 ym oder größer oder gleich 2 ym oder größer oder gleich 4 ym und kleiner oder gleich 10 ym oder kleiner oder gleich 7 ym sein, während D23 bevorzugt größer oder gleich 10 ym und kleiner oder gleich 15 ym sein kann. Die Höhe der Stufe 14 von der Unterseite 13 her gemessen kann weiterhin bevorzugt in etwa D23 entsprechen. Das bedeutet, dass die Höhe der Stufe 14 und D23 um weniger als 20% oder weniger als 10% oder sogar weniger als 5% voneinander abweichen.
In Verbindung mit den Figuren 2A bis 2E ist ein weiteres Ausführungsbeispiel für ein Verfahren zur Herstellung eines Halbleiterchips 100 und für einen entsprechend hergestellten Halbleiterchip 100 gezeigt, bei dem im Vergleich zum
vorherigen Ausführungsbeispiel vor dem Durchtrennen des Substratwafers 1 und der Halbleiterschicht 2 auf der der Halbleiterschicht 2 abgewandten Unterseite 13 des
Substratwafers 1 eine Kontaktmetallisierung 3 aufgebracht wird. Diese weist eine Dicke von größer oder gleich 1 ym und kleiner oder gleich 5 ym und bevorzugt von etwa 3 ym auf.
Die in den Figuren 2B und 2C gezeigten Verfahrensschritte zur Herstellung des ersten Grabens 4 und des zweiten Grabens 5 zur Durchtrennung des Substratwafers 1 und der
Halbleiterschicht 2 entsprechen den oben in Verbindung mit den Figuren 1B und IC beschriebenen Verfahrensschritten. Bei der Durchtrennung des Substratwafers 1 und der
Halbleiterschicht 2 verbleibt die Kontaktmetallisierung 3 zusammenhängend und wird erst anschließend an das
Durchtrennen des Substratwafers 1 und der Halbleiterschicht 2 ebenfalls durchtrennt, wie in Figur 2D gezeigt ist.
Insbesondere wird die Kontaktmetallisierung 3 derart
durchtrennt, dass sie im zweiten Graben 5 entfernt wird, so dass die Kontaktmetallisierung 3 angrenzend an die Unterseite 13 nicht über diese hinaus in den Graben 2 hineinragt. In Figur 2E ist ein entsprechend hergestellter Halbleiterchip 100 gezeigt, der dem in Verbindung mit den Figuren 1D bis 1F beschriebenen Halbleiterchip 100 entspricht, wobei zusätzlich auf der Unterseite 13 die Kontaktmetallisierung 3 aufgebracht ist .
Entsprechend der oben beschriebenen Entfernung der
Kontaktmetallisierung 3 im zweiten Graben 5 weist die
Kontaktmetallisierung 3 angrenzend an die Unterseite 13 in lateraler Richtung eine Breite auf, die der Breite der
Unterseite 13, also der oben in Verbindung mit Figur 1F beschriebenen Breite B3, entspricht. Insbesondere gilt dies bevorzugt für alle lateralen Richtungen, so dass die
Kontaktmetallisierung bevorzugt in keiner lateralen Richtung über die Unterseite 13 hinausragt.
In den Figuren 3A bis 3C sind weitere Merkmale zu den
beschriebenen Verfahren gemäß weiteren Ausführungsbeispielen gezeigt. Insbesondere kann, wie in Figur 3A gezeigt ist, der zweite Graben 5 anstelle einer eher kantigen Stufenform eine abgerundete Stufenform aufweisen. Die Form des zweiten
Grabens 5 und damit die Form der Stufe 14 kann insbesondere durch geeignete Wahl der Verfahrensparameter während der Herstellung des zweiten Grabens 5 eingestellt werden, also insbesondere durch eine Wahl von geeigneten Ätzparametern.
Wie weiterhin in Figur 3B gezeigt ist, kann die Seitenfläche 15 im ersten Graben 4, die auch der späteren entsprechenden Seitenfläche 15 des Halbleiterchips 100 entspricht, eine lamellen- beziehungsweise wellenförmige Struktur aufweisen, die durch die oben im allgemeinen Teil beschriebenen
Teilschritte bei der Durchführung der Herstellung des ersten Grabens 4 bewirkt werden können. Wie in Figur 3C gezeigt ist, kann auf der Seitenfläche 15 eine Passivierung 17 aufgebracht werden, die ebenfalls durch die oben im allgemeinen Teil beschriebenen Verfahrensschritte beim Herstellen des ersten Grabens 4 erzeugt werden kann.
Insbesondere kann die Passivierung 17 daher eine Schicht mit einem Fluorpolymer aufweisen oder daraus sein. Insbesondere kann es somit möglich sein, dass die Passivierung 17 nur auf der Seitenfläche des ersten Grabens 4, nicht aber auf der Seitenfläche des zweiten Grabens 5 und damit nicht im Bereich der Stufe 14 und nicht angrenzend an die Unterseite 13 vorhanden ist. Entsprechend gilt dies auch für den
Halbleiterchip 100. Die Passivierung 17 kann auf dem Halbleiterchip 100
verbleiben und so bewusst zur Haftung und/oder
Oberflächenbenetzung beispielsweise von Klebstoff, Lot, Verguss- oder Linsenmaterialien wie Epoxid oder Silikon genutzt werden. Weiterhin kann die Passivierung 17 auch zur Einstellung gewünschter Benetzungseigenschaften modifiziert werden. Darüber hinaus kann es auch möglich sein, dass die Passivierung 17 zumindest teilweise oder gänzlich von der Seitenfläche 15 entfernt wird. In Figur 4 ist eine Elektronenmikroskopaufnahme von einem
Zustand während der Herstellung von Halbleiterchips gezeigt, der dem in Figur 2C gezeigten Verfahrensschritt entspricht. Die beiden Ausschnitte in der rechten Seite des Bildes zeigen vergrößert den Bereich des ersten Grabens 4 und der
Halbleiterschicht 2 (oberer Ausschnitt) und den Bereich um den zweiten Graben 5 herum (unterer Ausschnitt) . Die Breite des zweiten Grabens 5 beträgt in diesem Ausführungsbeispiel etwa 24 ym. Gut zu erkennen ist im Bereich des ersten Grabens 4 auch die lamellen- oder wellenförmige Struktur an den
Seitenflächen des Grabens, wie in Verbindung mit Figuren 3B und 3C beschrieben ist. In Figur 5 ist eine Vorrichtung 1000 gezeigt, die auf einem Träger 101 eine Mehrzahl von Halbleiterchips 100 aufweist, die gemäß einem der vorab beschriebenen Ausführungsbeispiele ausgeführt sein können. Bei dem Träger 101 kann es sich beispielsweise um eine Leiterplatte, einen Keramikträger, ein Bauteilgehäuse wie etwa einem QFN-Gehäuse, einen Leiterrahmen oder ähnliches handeln. Die Halbleiterchips 100 sind jeweils mittels Verbindungsschichten 102 auf dem Träger befestigt, wobei die Verbindungsschichten 102 beispielsweise ein
Klebstoff oder ein Lot sein können. Durch die vorab
beschriebene Struktur der Halbleiterchips 100 ist es möglich, dass unmittelbar benachbarte Halbleiterchips 100 jeweils einen minimalen Abstand AI zueinander aufweisen, der
beispielsweise dem Abstand der Chipoberkanten zueinander entsprechen kann, während die Verbindungsschichten 102 der unmittelbar benachbarten Halbleiterchips 100 einen minimalen Abstand A2 aufweisen, wobei AI < A2 ist. Dadurch ist es möglich, die Halbleiterchips 100 sehr eng nebeneinander auf dem Träger 101 zu montieren, ohne dass es zu einem so
genannten Bridging, also einer durch die Verbindungsschichten 102 hervorgerufenen elektrischen Verbindung zwischen
Halbleiterchips 100, kommt. Alternativ zum gezeigten
Ausführungsbeispiel können auch mehr als zwei Halbleiterchips auf dem Träger 101 montiert sein. Durch die Stufe nahe der Unterseite der Halbleiterchips 100 kann außerdem ein Reservoir für überschüssiges Lotmetall oder Klebstoff der Verbindungsschichten 102 gebildet werden, so dass im Fall von Lot das Problem des so genannten Solder Bulgings vermieden werden kann.
Die in den Figuren beschriebenen Ausführungsbeispiele können gemäß weiteren Ausführungsbeispielen auch miteinander kombiniert werden, auch wenn solche Kombinationen nicht explizit beschrieben sind. Darüber hinaus können die in den Figuren beschriebenen Ausführungsbeispiele weitere oder alternative Merkmale gemäß den im allgemeinen Teil
beschriebenen Ausführungsformen und Merkmalen aufweisen.
Die Erfindung ist nicht durch die Beschreibung anhand der Ausführungsbeispiele auf diese beschränkt. Vielmehr umfasst die Erfindung jedes neue Merkmal sowie jede Kombination von Merkmalen, was insbesondere jede Kombination von Merkmalen in den Patentansprüchen beinhaltet, auch wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den
Patentansprüchen oder Ausführungsbeispielen angegeben ist.
Bezugs zeichenliste
1 Substratwafer
2 Halbleiterschicht
3 Kontaktmetallisierung
4, 5 Graben
10 Substrat
11 Oberseite
12 halbe Höhe
13 Unterseite
14 Stufe
15 Seitenfläche
16 Sockel
17 Passivierung
91, 91 91 λ λ, 91λ λ λ laterale Richtung
92 vertikale Richtung
100 Halbleiterchip
101 Träger
102 Verbindungsschicht
AI, A2 Abstand
Bl, B2, B3, B4, B5 Breite
D12, D23 Differenz

Claims

Patentansprüche
1. Halbleiterchip (100) mit einem Substrat (10) und einer auf dem Substrat (10) aufgebrachten Halbleiterschicht (2), wobei
das Substrat (10) an einer der Halbleiterschicht (2) zugewandten Seite eine Oberseite (11) mit einer Breite Bl in einer ersten lateralen Richtung (91) und an einer der
Oberseite (11) gegenüberliegenden Seite eine Unterseite (13) mit einer Breite B3 in der ersten lateralen Richtung (91) aufweist,
das Substrat (10) auf halber Höhe (12) zwischen der Oberseite (11) und der Unterseite (13) eine Breite B2 in der ersten lateralen Richtung (91) aufweist,
- für die Breiten Bl, B2 und B3 gilt:
Bl - B2 < B2 - B3 und
Bl > B2 > B3.
2. Halbleiterchip (100) nach Anspruch 1, wobei gilt:
Bl > B2 > B3.
3. Halbleiterchip (100) nach Anspruch 1 oder 2, wobei das Substrat (10) eine Stufe (14) in einer Seitenfläche (15) aufweist und die Stufe (14) näher an der Unterseite (13) als an der Oberseite (11) angeordnet ist.
4. Halbleiterchip (100) nach Anspruch 3, wobei die Stufe (14) lateral umlaufend ausgebildet ist.
5. Halbleiterchip (100) nach Anspruch 4, wobei das Substrat (10) einen Sockel (16) aufweist, der von der Stufe (14) umschlossen wird.
6. Halbleiterchip (100) nach einem der vorherigen
Ansprüche, wobei auf der Unterseite (13) eine
Kontaktmetallisierung (3) aufgebracht ist.
7. Halbleiterchip (100) nach Anspruch 6, wobei die
Kontaktmetallisierung (3) angrenzend an die Unterseite (13) in der ersten lateralen Richtung (91) eine Breite gleich der Breite B3 aufweist.
8. Halbleiterchip (100) nach einem der vorherigen
Ansprüche, wobei gilt: Bl - B3 > 20 ym.
9. Halbleiterchip (100) nach einem der vorherigen
Ansprüche, wobei gilt Bl - B2 < 10 ym.
10. Halbleiterchip (100) nach einem der vorherigen
Ansprüche, wobei gilt: B2 - B3 > 2 · (Bl - B2) .
11. Halbleiterchip (100) nach einem der vorherigen
Ansprüche, wobei für die Breiten Bl, B2 und B3 in allen lateralen Richtungen (91, 91 91 λ λ, 91λ λ λ) gilt:
Bl - B2 < B2 - B3 und
Bl > B2 > B3.
12. Verfahren zur Herstellung eines Halbleiterchips gemäß einem der Ansprüche 1 bis 11, mit den Schritten:
A) Bereitstellen eines Substratwafers (1) mit einer
großflächig darauf aufgebrachten Halbleiterschicht (2),
B) Durchtrennen des Substratwafers (1) und der
Halbleiterschicht (2) in einzelne Halbleiterchips, aufweisend die Teilschritte:
Bl) Durchführung eines ersten Ätzverfahrens zur Ausbildung zumindest eines ersten Grabens (4), der durch die Halbleiterschicht (2) und einen Teil des Substratwafers (1) reicht,
B2) Durchführung eines zweiten Ätzverfahrens zur Ausbildung eines zweiten Grabens (5), der an den ersten Graben (4) anschließt, zur kompletten Durchtrennung des Substratwafers (1) ,
wobei der erste Graben (4) in lateraler Richtung (91) eine maximale Breite B4 und der zweite Graben (5) an einer
Unterseite (13) des Substratwafers (1) eine Breite B5 aufweisen, wobei gilt: B5 > B4.
13. Verfahren nach Anspruch 12, bei dem das erste
Ätzverfahren ein anisotropes Ätzverfahren ist und das zweite Ätzverfahren ein isotropes Ätzverfahren ist.
14. Verfahren nach Anspruch 13, beim das erste Ätzverfahren reaktives Ionentiefenätzen aufweist.
15. Verfahren nach einem der Ansprüche 12 bis 14, bei dem vor dem Schritt B auf der der Halbleiterschicht (2)
abgewandten Unterseite (13) des Substratwafers (1) eine Kontaktmetallisierung (3) aufgebracht wird.
16. Verfahren nach Anspruch 15, bei dem die
Kontaktmetallisierung (3) während der Durchführung des
Verfahrensschritts B zusammenhängend verbleibt und erst nach dem Verfahrensschritt B durchtrennt wird.
17. Vorrichtung, aufweisend
- einen Träger (101) und
eine Mehrzahl von Halbleiterchips (100) gemäß einem der Ansprüche 1 bis 11, wobei jeder der Halbleiterchips (100) mit der dem Träger zugewandten Unterseite (13) mittels einer Verbindungsschicht (102) auf dem Träger befestigt ist,
wobei unmittelbar benachbarte Halbleiterchips (100) jeweils einen minimalen Abstand AI zueinander aufweisen,
wobei die Verbindungsschichten (102) der unmittelbar
benachbarten Halbleiterchips (100) einen minimalen Abstand A2 aufweisen,
wobei gilt: AI < A2.
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