KR100834833B1 - 커패시터, 커패시터 내장 회로기판 및 그들 제조 방법 - Google Patents
커패시터, 커패시터 내장 회로기판 및 그들 제조 방법 Download PDFInfo
- Publication number
- KR100834833B1 KR100834833B1 KR1020020011120A KR20020011120A KR100834833B1 KR 100834833 B1 KR100834833 B1 KR 100834833B1 KR 1020020011120 A KR1020020011120 A KR 1020020011120A KR 20020011120 A KR20020011120 A KR 20020011120A KR 100834833 B1 KR100834833 B1 KR 100834833B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- capacitor
- metal
- forming
- wiring layer
- Prior art date
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 162
- 238000000034 method Methods 0.000 title claims description 73
- 229910052751 metal Inorganic materials 0.000 claims abstract description 164
- 239000002184 metal Substances 0.000 claims abstract description 164
- 239000007784 solid electrolyte Substances 0.000 claims abstract description 29
- 239000010955 niobium Substances 0.000 claims abstract description 15
- 229910052758 niobium Inorganic materials 0.000 claims abstract description 13
- 229910052715 tantalum Inorganic materials 0.000 claims abstract description 13
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 12
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 12
- 239000010936 titanium Substances 0.000 claims abstract description 12
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims abstract description 11
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 claims abstract description 11
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims abstract description 11
- 229910052719 titanium Inorganic materials 0.000 claims abstract description 11
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 11
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 11
- 239000010937 tungsten Substances 0.000 claims abstract description 11
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 claims abstract description 10
- 229910052720 vanadium Inorganic materials 0.000 claims abstract description 10
- 229910052726 zirconium Inorganic materials 0.000 claims abstract description 10
- -1 bizmouth Chemical compound 0.000 claims abstract description 9
- 229910052735 hafnium Inorganic materials 0.000 claims abstract description 9
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims abstract description 9
- LEONUFNNVUYDNQ-UHFFFAOYSA-N vanadium atom Chemical compound [V] LEONUFNNVUYDNQ-UHFFFAOYSA-N 0.000 claims abstract description 6
- 239000010408 film Substances 0.000 claims description 74
- 239000000758 substrate Substances 0.000 claims description 51
- 238000004519 manufacturing process Methods 0.000 claims description 34
- 239000004065 semiconductor Substances 0.000 claims description 30
- 239000000463 material Substances 0.000 claims description 21
- 229910044991 metal oxide Inorganic materials 0.000 claims description 19
- 150000004706 metal oxides Chemical class 0.000 claims description 19
- 230000015572 biosynthetic process Effects 0.000 claims description 18
- 239000010409 thin film Substances 0.000 claims description 18
- 229920001940 conductive polymer Polymers 0.000 claims description 13
- 239000002861 polymer material Substances 0.000 claims description 9
- 238000007743 anodising Methods 0.000 claims description 6
- 238000007788 roughening Methods 0.000 claims description 4
- 229910052797 bismuth Inorganic materials 0.000 claims description 2
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 claims description 2
- 230000003746 surface roughness Effects 0.000 claims 5
- 239000010410 layer Substances 0.000 abstract description 264
- 239000011229 interlayer Substances 0.000 abstract description 3
- 238000010030 laminating Methods 0.000 abstract 1
- 239000010949 copper Substances 0.000 description 39
- 229910052802 copper Inorganic materials 0.000 description 28
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 25
- 230000008569 process Effects 0.000 description 16
- 238000004544 sputter deposition Methods 0.000 description 12
- 239000010931 gold Substances 0.000 description 10
- 238000007747 plating Methods 0.000 description 9
- 238000012545 processing Methods 0.000 description 9
- 238000002048 anodisation reaction Methods 0.000 description 8
- 239000003822 epoxy resin Substances 0.000 description 8
- 229920000647 polyepoxide Polymers 0.000 description 8
- 229920005989 resin Polymers 0.000 description 8
- 239000011347 resin Substances 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 150000001875 compounds Chemical class 0.000 description 7
- 230000000694 effects Effects 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 239000004020 conductor Substances 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 150000002739 metals Chemical class 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 229910052737 gold Inorganic materials 0.000 description 5
- 238000001771 vacuum deposition Methods 0.000 description 5
- GPPXJZIENCGNKB-UHFFFAOYSA-N vanadium Chemical compound [V]#[V] GPPXJZIENCGNKB-UHFFFAOYSA-N 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- KRKNYBCHXYNGOX-UHFFFAOYSA-N citric acid Chemical compound OC(=O)CC(O)(C(O)=O)CC(O)=O KRKNYBCHXYNGOX-UHFFFAOYSA-N 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 239000003792 electrolyte Substances 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- 238000006116 polymerization reaction Methods 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 239000000956 alloy Substances 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000007864 aqueous solution Substances 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000011889 copper foil Substances 0.000 description 2
- 238000007772 electroless plating Methods 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- AMWRITDGCCNYAT-UHFFFAOYSA-L hydroxy(oxo)manganese;manganese Chemical compound [Mn].O[Mn]=O.O[Mn]=O AMWRITDGCCNYAT-UHFFFAOYSA-L 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 2
- 229910001887 tin oxide Inorganic materials 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 239000004254 Ammonium phosphate Substances 0.000 description 1
- NLZUEZXRPGMBCV-UHFFFAOYSA-N Butylhydroxytoluene Chemical compound CC1=CC(C(C)(C)C)=C(O)C(C(C)(C)C)=C1 NLZUEZXRPGMBCV-UHFFFAOYSA-N 0.000 description 1
- 229910018487 Ni—Cr Inorganic materials 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229920000265 Polyparaphenylene Polymers 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910000148 ammonium phosphate Inorganic materials 0.000 description 1
- 235000019289 ammonium phosphates Nutrition 0.000 description 1
- 239000010407 anodic oxide Substances 0.000 description 1
- 235000013405 beer Nutrition 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 229910010293 ceramic material Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000007795 chemical reaction product Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 150000001879 copper Chemical class 0.000 description 1
- MNNHAPBLZZVQHP-UHFFFAOYSA-N diammonium hydrogen phosphate Chemical compound [NH4+].[NH4+].OP([O-])([O-])=O MNNHAPBLZZVQHP-UHFFFAOYSA-N 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 238000005868 electrolysis reaction Methods 0.000 description 1
- 239000008151 electrolyte solution Substances 0.000 description 1
- 125000001495 ethyl group Chemical group [H]C([H])([H])C([H])([H])* 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910000464 lead oxide Inorganic materials 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- YEXPOXQUZXUXJW-UHFFFAOYSA-N oxolead Chemical compound [Pb]=O YEXPOXQUZXUXJW-UHFFFAOYSA-N 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229920000767 polyaniline Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 229920000128 polypyrrole Polymers 0.000 description 1
- 229920000123 polythiophene Polymers 0.000 description 1
- 238000000197 pyrolysis Methods 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 230000035484 reaction time Effects 0.000 description 1
- 230000010076 replication Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- VSZWPYCFIRKVQL-UHFFFAOYSA-N selanylidenegallium;selenium Chemical compound [Se].[Se]=[Ga].[Se]=[Ga] VSZWPYCFIRKVQL-UHFFFAOYSA-N 0.000 description 1
- 239000001509 sodium citrate Substances 0.000 description 1
- NLJMYIDDQXHKNR-UHFFFAOYSA-K sodium citrate Chemical compound O.O.[Na+].[Na+].[Na+].[O-]C(=O)CC(O)(CC([O-])=O)C([O-])=O NLJMYIDDQXHKNR-UHFFFAOYSA-K 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Chemical compound O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
- H01G9/00—Electrolytic capacitors, rectifiers, detectors, switching devices, light-sensitive or temperature-sensitive devices; Processes of their manufacture
- H01G9/004—Details
- H01G9/022—Electrolytes; Absorbents
- H01G9/025—Solid electrolytes
- H01G9/028—Organic semiconducting electrolytes, e.g. TCNQ
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
- H01G9/00—Electrolytic capacitors, rectifiers, detectors, switching devices, light-sensitive or temperature-sensitive devices; Processes of their manufacture
- H01G9/004—Details
- H01G9/04—Electrodes or formation of dielectric layers thereon
- H01G9/042—Electrodes or formation of dielectric layers thereon characterised by the material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49822—Multilayer substrates
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
- H05K1/162—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
- H01L2924/097—Glass-ceramics, e.g. devitrified glass
- H01L2924/09701—Low temperature co-fired ceramic [LTCC]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12044—OLED
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/01—Dielectrics
- H05K2201/0137—Materials
- H05K2201/0175—Inorganic, non-metallic layer, e.g. resist or dielectric for printed capacitor
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/01—Dielectrics
- H05K2201/0137—Materials
- H05K2201/0179—Thin film deposited insulating layer, e.g. inorganic layer for printed capacitor
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/03—Conductive materials
- H05K2201/032—Materials
- H05K2201/0329—Intrinsically conductive polymer [ICP]; Semiconductive polymer
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/095—Conductive through-holes or vias
- H05K2201/09509—Blind vias, i.e. vias having one side closed
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/03—Metal processing
- H05K2203/0315—Oxidising metal
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
Abstract
커패시터는 회로 기판 내부에서 하부 배선층과 상부 배선층 사이에 형성된다.
알루미늄, 탄탈, 니오브, 텅스텐, 바나듐, 비즈머스, 티타늄, 지르코늄 및 하프늄으로 이루어진 그룹으로부터 선택된 적어도 하나의 밸브 금속으로 이루어진 하부 금속층, 하부 금속층의 밸브 금속과 동일 또는 상이한 밸브 금속의 산화물로 이루어진 유전체층, 고체 전해질로 이루어진 중간층 및 전극 금속으로 이루어진 상부 금속층을 이 순서로 적층함으로써 커패시터를 형성한다.
커패시터, 커패시터 내장 회로기판, 고체 전해질로 이루어진 중간층, 전극 금속으로 이루어진 상부 금속층, 비어, 쓰루홀, 유전체층
Description
도 1은 종래의 커패시터 소자의 1 구성 예를 나타낸 단면도.
도 2는 본 발명에 따른 빌트업 구조를 가진 커패시터 내장 회로기판의 바람직한 하나의 실시예를 나타낸 단면도.
도 3a 내지 3f는 도 2에 나타낸 회로 기판의 제조 방법을 순서에 따라서 나타낸 단면도.
도 4는 본 발명에 따른 커패시터의 바람직한 하나의 실시예를 나타낸 단면도.
도 5는 본 발명에 따른 커패시터의 다른 하나의 바람직한 실시예를 나타낸 단면도.
도 6은 본 발명에 따른 커패시터의 또다른 하나의 바람직한 실시예를 나타낸 단면도.
도 7a 내지 7i는 도 5에 나타낸 커패시터의 제조 방법을 순서에 따라서 나타낸 단면도.
*도면의 주요 부분에 대한 간단한 설명*
1 :코어 기판
2 : 아래 쪽 배선층
3 : 절연막
4 : 위쪽 배선층
10 : 커패시터
11 : 하부 금속층
12 : 유전체층
13 : 중간층
14 : 상부 금속층
15 : 쓰루홀
16 : 비어
50 : 회로 기판
본 발명은, 커패시터와, 그 커패시터를 회로 기판의 내부에 내장한 커패시터 내장 회로 기판, 그리고 그러한 커패시터 및 커패시터 내장 회로 기판의 제조 방법에 관한 것이다.
주지된 바와 같이, 반도체 패키지에 커패시터 부품을 내장할 필요가 있다. 그 요구를 충족시키기 위해서, 반도체 패키지의 최상층에 칩 부품으로서 커패시터 부품을 탑재할지, 그렇지 않으면, 프린트 회로 기판 위에 커패시터 소자를 조립할 지를 일반적으로 행하고 있다. 예를 들면, 특개평 6-252528호 공보에는, 도 1에 나타낸 바와 같이 박막 커패시터 소자가 탑재된 프린트 기판이 개시되어 있다. 프린트 기판(101)은 그 위에 구리(Cu)로 이루어지는 배선층(102), 양극산화가 곤란한 금(Au)으로 이루어진 금속층(하부 전극)(104), 양극 산화가 용이한 금속인 알루미늄(A1)의 양극 산화에 의해 형성된 금속 산화물 유전체막(106), 그리고 하부 전극(104)과 같이 Au로 이루어지거나 그렇지 않으면 Cu로 이루진 금속층(상부 전극)(107)을 이 순서로 갖고 있다. 각각의 박막은 종래의 성막법, 예를 들면, 도금, 진공증착, 스퍼터링, 화학적 기상성장법 (CVD법)등을 사용하여, 소정의 막 두께로 형성될 수 있다. 이러한 적층구조체에 있어서, Au 박막(하부 전극)(104), Al203 박막(유전체막)(106), Au 박막(상부 전극)(107)을 가지고 Al계 박막 커패시터 소자가 구성되어 있다. 또 Al을 대신해서 Ta를 사용하면, Ta계 박막 커패시터 소자를 얻을 수 있다.
그러나, 도 1을 참조하여 상술한 박막 커패시터 소자를 포함한 종래의 커패시터 부품에는 많은 문제점이 여전히 남아 있다. 예를 들면, 반도체 패키지에 커패시터 부품을 탑재하는 경우, 그 패키지의 최표층의 표면적이 제한됨으로써, 부품 탑재 점수(點數)에 한계가 생긴다. 또한, 반도체 칩으로부터 커패시터 부품까지의 거리(배선 거리)가 길어지므로, 원래 소형화하지 않으면 안되는 반도체 패키지의 사이즈가 커지지 않을 수 없다. 또한, 관련 반도체 패키지에서는, 배선을 우회(reroute)시키는 것 때문에 커패시턴스(정전용량)가 증대하여, 고속응답의 장해가 된다. 특히 최근에는 반도체 패키지의 소형화 및 고밀도화가 중요시되고 있기 때문에, 이러한 문제는 심각하다.
또한, 종래와 같이 하부 전극상 상에 형성된 유전체 막 바로 위에 상부 전극이 형성된 소자 구성에서는, 결과적으로 얻어진 커패시터 부품에 있어서 정전용량이 낮아져서, 누설 전류가 증대한다고 하는 문제가 발생한다. 유전체 막의 막 두께를 크게 하여 누설 전류를 감소시키는 것도 생각되지만, 그러한 대책으로는 정전용량의 저하를 해결할 수 없고, 제조의 수율(yield)도 나쁘다.
본 발명은 상술한 바와 같은 종래 기술의 문제점을 해결하기 위한 것이다.
본 발명의 하나 목적은 탑재 커패시터 부품 수에 제약받지 않고 반도페 패키지에 탑재할 수 있고, 또한 반도체 칩으로부터 커패시터 부품까지의 거리를 단축할 수 있어서 반도체 패키지의 소형화 및 고밀도화에 크게 기여할 수 있는 커패시터 부품을 제공하는데 있다.
본 발명의 또 하나의 목적은 정전용량이 크고, 내압성이 높고, 누설 전류가 작은 고성능 커패시터 부품을 제공하는데 있다.
본 발명의 또 하나의 목적은 신뢰성이 높고, 제조의 수율이 좋은 커패시터 부품을 제공하는데 있다.
또한, 본 발명의 또 하나의 목적은 본 발명에 따라서 제공되는 커패시터 부품이 조립된 소형의 고성능 회로 기판을 제공하는데 있다.
또한, 본 발명의 또 하나의 목적은 본 발명의 커패시터 부품 및 커패시터 내 장 회로 기판을 간단한 방법으로 양호한 수율로 제조하는 방법을 제공하는데 있다.
본 발명의 상술한 목적 및 그 밖의 목적은 본 발명의 실시예 및 실시예에 관한 이하의 상세한 설명으로부터 용이하게 이해할 수 있을 것이다.
본 발명은, 그 일 예로서, 회로 기판의 내부에서, 하부 배선층과 상부 배선층 사이에 배치되어 사용되는 커패시터로서, 알루미늄, 탄탈, 니오브(niobium), 텅스텐, 바나듐(vanadium), 비즈머스(bismuth), 티타늄, 지르코늄 또는 하프늄(hafnum)으로 이루어진 그룹으로부터 선택된 적어도 하나의 밸브(valve) 금속, 즉 밸브-활성 금속(valve-acting metal)으로 이루어진 하부 금속층, 상기 하부 금속층과 동일 또는 상이한 상기 밸브 금속의 산화물로 이루어진 유전체층, 고체 전해질로 이루어진 중간층 및 전극 금속으로 이루어진 상부 금속층이 이 순서로 적층 되어 이루어지는 것을 특징으로 하는 커패시터에 있다.
또한, 본 발명은, 또 다른 일 예로서, 본 발명의 커패시터가 하부 배선층과 상부 배선층 사이의 회로 기판 내부에 조립되어 있는 것을 특징으로 하는 커패시터 내장 회로 기판에 있다.
더욱, 본 발명은, 또 다른 일 예로서, 회로 기판의 내부에서, 하부 배선층과 상부 배선층 사이에 조립되어 사용되는 커패시터를 제조하는 방법으로서,
상기 하부 배선층을 형성한 후, 상기 하부 배선층 위에 알루미늄, 탄탈, 니오브, 텅스텐, 바나듐, 비즈머스, 티타늄, 지르코늄 또는 하프늄으로 이루어진 그룹으로부터 선택된 적어도 하나의 밸브 금속으로 하부 금속층을 형성하는 단계,
상기 하부 금속층 위에, 하부 금속층과 동일 또는 상이한 상기 밸브 금속의 산화물로 유전체층을 형성하는 단계,
상기 유전체층 위에 도전성 고분자 재료, 유기 반도체 재료 및 전도성 금속산화물로 이루어진 그룹으로부터 선택된 고체 전해질로 중간층을 형성하는 단계, 및
상기 중간층 위에 전극 금속으로 상부 금속층을 형성하는 단계로 이루어지는 것을 특징으로 하는 커패시터의 제조 방법에 있다.
또한, 본 발명은, 또 다른 일 예로서, 커패시터가, 하부 배선층과 상부 배선층 사이의 회로 기판의 내부에 조립되어 있는 커패시터 내장 회로 기판을 제조하는 방법으로서,
코어 기판 위에 전기 전도성 금속으로 상기 하부 배선층을 형성한 후, 상기 하부 배선층 위에, 알루미늄, 탄탈, 니오브, 텅스텐, 바나듐, 비즈머스, 티타늄, 지르코늄 또는 하프늄으로 이루어진 그룹으로부터 선택된 적어도 하나의 밸브 금속으로 하부 금속층을 형성하는 단계,
상기 하부 금속층 위에, 하부 금속층과 동일 혹은 상이한 상기 밸브 금속 산화물로 유전체층을 형성하는 단계,
상기 유전체층 위에, 전기 전도성 고분자 재료, 유기 반도체 재료 또는 전기 전도성 금속 산화물로 이루어진 그룹으로부터 선택된 고체 전해질로 중간층을 형성하는 단계,
상기 중간층 위에 전극 금속으로 상부 금속층을 형성하는 단계, 및
형성된 커패시터 위에 전기 전도성 금속으로 상기 상부 배선층을 형성하는 단계로 이루어지는 것을 특징으로 하는 커패시터 내장 회로 기판의 제조 방법에 있다.
이 제조 방법에 있어서, 코어 기판 위에 제 1 커패시터를 형성한 후, 상기 제 1 커패시터를 피복하도록 절연 막을 형성하고, 다음으로, 이 절연 막 위에, 상기 제 1 커패시터와 동일한 방법으로, 제 2 커패시터를 형성할 수 있다. 마찬가지로, 제 3, 제 4, … 커패시터를 동일한 방법으로 형성할 수 있다.
본 발명에 따른 커패시터는 필요에 따라서 회로 기판 위에 탑재해서 사용될 수 있지만, 통상, 회로 기판에 내장하는 형태로 사용된다. 또한, 커패시터는 회로 기판 내에 1 개만 내장될 수도 있지만, 바람직하게는, 2개 혹은 그 이상의 커패시터가 회로 기판 내에 임의의 소망하는 배치 패턴으로 내장될 수 있다. 더욱이, 회로 기판내에서, 각각의 커패시터는, 통상, 하부 배선층과 상부 배선층 사이에 샌드위치된 형태로 이용할 수 있다. 또한, 본원 명세서에 사용되는「회로 기판」이란 단어는 전자 공학의 분야에서 일반적인 의미로 사용되고 있다. 즉, 회로 기판은 그 위에 혹은 필요에 따라서 그 내부에 반도체 부품, 회로 부품 및 그 밖의 기능 부품을 탑재하고, 부품 끼리를 배선에 의해서 서로 접속되는 배선 기판을 의미한다. 또한, 회로 기판은 이하에 있어서 설명하는 것 같이, 빌트업 구조를 가진 다층회로 기판 등의 적층기판도 포함한다.
본 발명의 커패시터는 종래부터 일반적으로 사용되고 있는 커패시터와 마찬가지로, 유전체층을 상하의 도체 금속층, 즉, 하부 전극과 상부 전극 사이에 끼운 기본 구성을 채용하고 있다. 그러나, 본 발명의 커패시터는,
(1) 적어도 하나의 밸브 금속으로 이루어지고, 하부 전극으로서 기능을 하는 하부 금속층,
(2) 하부 금속층과 동일 또는 상이한 밸브 금속의 산화물로 이루어진 유전체층,
(3) 고체 전해질로 이루어진 중간층, 및
(4)전극 금속으로 이루어진 상부 금속층으로 이루어지고, 상기 층들이 이 순으로 적층 되어있는 것을 특징으로 하고 있다.
하부 전극으로서 기능을 하는 하부 금속층은 상술한 바와 같이 적어도 하나의 밸브 금속으로 형성된다. 밸브 금속은 고온에서의 열처리를 필요로 하지 않는 금속, 환언하면 밸브 작용을 갖는 금속이고, 바람직하게는, 알루미늄(Al), 탄탈(Ta), 니오브(Nb), 텅스텐(W), 바나듐(V), 비즈머스(Bi), 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf)등을 포함한다. 이들의 밸브는 단독으로 사용할 수도 있고, 그렇지 않으면, 2 또는 그 이상을 조합하여 사용할 수도 있고 또한 어떤 경우에는 화합물의 형태로 사용해도 좋다. 적당한 화합물로서는, 예를 들면 질화물(예를 들면, TiN, TaN 등)을 들 수 있다. 이러한 다수의 밸브 금속이나 그 화합물 중에서도, 본 발명의 실시예에서는 그중에서도 Ta나 Nb 등이 유리하며, 이는 이러한 층이 코어 기판 또는 다른 하부 층 등에 대하여 우수한 밀착력을 갖기 때문이다. 또한, 하부 금속층은 상술한 밸브 금속이나 그 화합물로 형성되지 않고, 상이한 밸브 금속의 화합물끼리의 혼합 물, 밸브 금속의 화합물과 밸브 금속의 혼합 물 또는 밸브 금속의 화합물과 그 밖의 화합물의 혼합 물, 또는 밸브 금속의 합금 등으로 형성할 수도 있다. 밸브 금속의 합금은 예를 들면, Tiw 등을 포함한다.
하부 금속층은 반도체 장치의 제조에 사용되는 종래의 박막 형성 기술 및 다른 박막 형성 기술을 사용하여 소망의 막 두께로 형성할 수 있다. 적절한 성막법으로서는, 예를 들면, 진공 증착법, 스퍼터링법, CVD법 등을 포함한다. 압력, 온도 등의 성막 조건 및 다른 성막 조건은 소망하는 효과나 소망하는 막 두께 등에 따라서 임의로 변경될 수 있다. 또한, 하부 금속층은 통상 단층으로 이용되지만, 필요에 따라서, 2층 혹은 그 이상의 다층구조로 이용될 수 있다. 또한 하부 금속층의 막 두께는 성막 조건에서와 마찬가지로 넓게 변경될 수 있지만, 통상, 2μm 이상이며, 바람직하게는 약 2~5μm의 범위이며, 더욱 바람직하게는 약 2~3μm의 범위이다. 커패시터의 그 밖의 층에 대해서도 동일하지만, 막 두께가 커지는 것은 커패시터의 박막화에 역행하는 것이 되므로 바람직하지 못하다. 반대로, 하부 금속층의 막 두께가 2μm 미만이면, 커패시터로서의 충분한 기능을 얻을 수 없게된다.
또한, 본 발명의 커패시터에서는, 필요에 따라서, 하부 금속층과 하부 배선층, 보통 구리계 배선층과의 사이에 밀착층을 설치하여, 양자의 밀착 강도를 향상시킬 수 있다. 적절한 밀착층으로서는, 예를 들면, Cr층 등을 들 수 있다.
하부 금속층 위에는 하부 금속층의 형성에 사용된 밸브 금속과 동일 또는 상이한 밸브 금속의 산화물로 이루어진 유전체층이 적층 된다. 유전체층의 형성 공정을 단순화 시키기 위해서, 하부 금속층과 그 위의 유전체층은 동일한 밸브 금속으로 형성되는 것이 바람직하며, 그 이유는 유전체층을 하부 금속층의 산화, 바람 직하게는 양극 산화 처리에 의해 형성하는 것이 바람직하기 때문이다. 양극산화 처리는 바람직하게는 정전류 일정 전압법에 의해 행할 수 있다. 유전체층은 바람직하게는 Ta, Nb등의 밸브 금속의 산화물로 형성할 수 있다. 다른 방법에 의하면 유전체층은 적당한 성막 원료를 출발 물질로서 선택하고, 그 물질 또는 그 반응 생성물을 박막으로 하부 금속층에 부착시켜 형성될 수도 있다. 적당한 성막 형성 기술로서는, 예를 들면, 진공증착법, 스퍼터링법, CVD법 등을 들 수 있다.
예를 들면, 하부금속층이 Ta로 이루어질 경우, 그 위에 증착될 유전체층은 하부의 Ta층의 양극산화 공정으로 유리하게 형성될 수 있다. 양극산화 공정은 양극산화에 일반적으로 사용되고 있는 양극산화 장치를 사용하여 실시할 수 있다. 전해액은 예를 들면 0.01 ~ 1.0 중량%의 인산 암모늄 수용액이나 구연산 수용액을 사용할 수 있다. 이 전해 액에 각각 직류 전원에 접속된 양극과 음극을 침지(浸漬)한다. 예를 들면, 양극산화 금속 산화물을 갖는 기판이 양극(anode)으로서 사용되고, 또한, 백금(Pt) 메쉬가 음극(cathode)으로서 사용된다. 정전류 일정 전압법에 따라서 산화를 개시한다. 반응 시간이 경과되어 목표로 하는 전압에 도달한 때에, 정전류 모드로부터 정전압 모드에 변경되고, 산화가 더 계속된다. 산화는 소정의 전류값 이하가 될 때 까지 계속된다. 또한, 하부 배선층에 전해액이 접촉되어 본래 처리할 필요가 없는 영역까지 양극 산화가 행하여지지 않도록 하기 위해서, 하부 배선층을 레지스트 재료 등으로 보호하는 등의 처리를 취하는 것이 바람직하다. 상술한 바와 같이 하여 양극산화를 행한 결과, 하부 금속층으로서의 Ta층의 표면은 일정 깊이로 산화되어 5산화 탄탈 Ta2O5로 이루어진 유전체층이 형성된다.
유전체층은 성막 조건이나 소망하는 효과등에 따라서 그 막 두께를 넓은 범위에서 변경할 수 있다. 일 예를 보면 Ta 유래(由來)의 유전체층의 경우, 그 성막 속도는 1V 당 16Å이고, 또한, Nb 유래의 유전체층의 경우, 1V 당 24Å이므로, 이에 전압(V)을 상승시켜서 최적의 막 두께를 설정할 수 있다. 커패시터의 정전용량(C)은 다음식:
정전 용량 C = ε S/d
(상기 식에 있어서, ε은 커패시터의 유전율을 나타내고, S는 유전체층의 표면적을 나타내고, 그리고 d는 유전체층의 막 두께 를 나타낸다)에 의해 구할 수 있다.
본 발명의 커패시터에서는, 상술한 유전체층과 이하에서 상세히 기술할 상부 금속층과의 사이에, 고체 전해질로 이루어진 중간층을 개재시킨다. 본 발명의 커패시터에서는 유전체층의 막 두께의 감소라는 소기의 목적을 달성할 수 있는 한, 각종 고체 전해질 재료를 중간층의 형성에 사용할 수 있다. 특히, 102 지멘스(S)이상의 컨덕턴스를 나타낼 수 있는 고체전해질재료를 유리하게 사용할 수 있다. 성막성이나 입수 용이성 등을 고려한 사용에 적절한 고체 전해질은 도전성 고분자재료, 유기 반도체 재료, 도전성 금속 산화물 등이다. 예를 들면, 전기 도전성 고분자 재료로서는, 이하에서 열거하고 있는 것에 한정되는 것은 아니지만, 폴리 피롤, 폴리 티오펜, 포리 아닐린 등을 들 수 있다. 또한, 유기 반도체 재료로서는 이하 에서 열거하고 있는 것에 한정되는 것은 아니지만, TCNQ 착체(錯體) 등을 들 수 있다. 더욱, 도전성 금속산화물로서는, 동일하게 이하에서 열거하고 있는 것에 한정되는 것은 아니지만, 산화 주석, 산화 납, 산화 망간 등을 들 수 있다,
고체 전해질의 중간층은 단일층으로서 사용할 수도 있고, 2층 이상의 다층구조로서 사용할 수도 있다. 중간층은 그 층의 형성에 사용된 각각의 고체전해질재료에 적절한 상용의 성막 방법을 사용하여 임의의 막 두께로 형성할 수 있다. 예를 들면, 도전성 폴리머로 이루어지는 중간층은 웨트(wet) 프로세스로 예를 들면 화학 중합법, 전해 중합법 또는 그 조합 등을 사용하여 형성할 수 있다. 한편, 유기반도체로 이루어진 중간층은 드라이 프로세스에서, 예를 들면 진공증착법, 스퍼터링법, CVD법 등을 사용하여 형성할 수 있다. 도전성 금속 산화물로 이루어지는 중간층의 형성도, 동일한 수법으로 행할 수 있다. 중간층의 막 두께는 넓은 범위에 걸쳐 변경할 수 있지만, 통상, 약 1~5μm가 바람직하고, 더욱 바람직하게는 약 1~3μm이다. 중간층을 설치하면, 커패시터의 누설 전류를 저감할 수 있고, 정전 용량의 증가나 내압성의 향상이 실현된다.
고체 전해질의 중간층 위에는 커패시터의 완성 때문에, 전기 전도성의 전극 금속으로 이루어진 상부 금속층이 상부 전극으로서 적층 된다. 상부 금속층은 임의의 전극 금속으로 형성될 수 있지만, 적당한 전극 금속은 이하에서 열거하는 것에 한정되는 것은 아니지만, 예를 들면, Au, Cu등이다. 특히, Au 또는 Cu를 유리하게 사용할 수 있다.
상부 금속층은 상술한 전극 금속으로, 반도체 장치의 제조 등에 있어서 상용하는 박막 형성 기술을 사용하여 소망의 막 두께로 형성될 수 있다. 적당한 성막법으로서는, 예를 들면, 진공증착법, 스퍼터링법, CVD법 등을 들 수 있다. 압력, 온도 등의 성막 조건은 소망하는 효과나 소망하는 막 두께 등에 따라 임의로 변경가능하다. 또한, 상부 금속층은 보통 단층으로 이용하지만, 필요에 따라서 2층 혹은 그 이상의 다층구조로 이용할 수 있다. 상부 금속층의 막 두께는 성막 조건과 마찬가지로 소망하는 효과 등에 따라 널게 변경할 수 있지만, 보통 2μm이상이며, 바람직하게는 약 2~5μm의 범위이며, 더욱 바람직하게는 약 2~3μm의 범위이다. 막 두께가 커지는 것은 커패시터의 박막화에 역행하는 것이 되므로 바람직하지 못하다. 반대로, 상부 금속층의 막 두께가 2μm를 밑돌면, 커패시터로서 충분한 기능을 얻을 수 없게 된다. 또한, 상부 금속층의 형성에 있어서, 그 층의 하부(고체 전해질의 중간층)에 대한 밀착력을 향상시키기 위해서, 상부 금속층의 형성에 앞서, 예를 들면 Cr, Ni등의 밀착층을 형성할 수도 있다.
좀더 구체적으로 설명하면, 상부 금속층은 예를 들면, Cr, Ni, Ni-Cr 등을 박막으로 형성한 후에, Au, Cu 등의 전극 금속을 스퍼터링법 등으로 2~3μm의 막 두께로 성막함으로써 유리하게 형성할 수 있다.
좀더 구체적으로 설명하면, 상부 금속층은 예를 들면, Cr, Ni, Ni-Cr 등을 박막으로 형성한 후에, Au, Cu 등의 전극 금속을 스퍼터링법 등으로 2~3μm의 막 두께로 성막함으로써 유리하게 형성할 수 있다.
상술 한 바와 같은 일련의 처리 공정에 의해 형성된 커패시터는, 그 커패시터가 기판의 내부에 내장된 구성으로 하기 위해서, 이하에서 상세히 설명하는 바와 같이, 절연 막에 의한 밀봉, 배선층의 형성, 배선층과 커패시터의 도통(導通) 등의 상용의 처리 공정에 제공된다.
본 발명의 커패시터는 그것이 재치되어 있는 하부 배선층이 그 표면에 요철 모양을 갖고 있는 것이 바람직하다. 이 하부 배선층의 요철모양이 하부 금속층 그리고 그 위의 유전체층에 순차 전사되고, 복제된 결과, 커패시터 전극 면적을 확대할 수 있고, 그에 의해 정전 용량을 크게 하는 것이 가능해지기 때문이다. 또한, 이렇게 용량이 큰 만큼, 고주파특성도 향상시킬 수 있다. 특히, 본 발명의 커패시터의 경우, 초박형으로 기판 내에 조립되어짐에도 불구하고, 필름 커패시터같은 우수한 임피던스 특성을 얻을 수 있다고 하는 점에서 특별한 가치가 있다. 더욱, 이러한 요철 모양이 유전체층의 표면에 있으면, 그 위에 고체 전해질을 부착시켜 중간층을 형성하는 공정을 용이하게 실시할 수 있어, 중간층의 강고한 부착도 달성할 수 있다.
본 발명의 커패시터에 있어서, 하부 배선층의 요철모양은 배선층을 처리 함으로써 그 층에 직접적으로 형성하는 것이 일반적이지만, 다른 방법으로서, 하부 코어 기판 또는 그에 유사한 것에 요철 모양을 부여하고, 그 요철 모양을 계속되는 성막공정으로 배선층에 전사시키고, 복제하는 방법을 채용해도 좋다. 또한, 만약 가능하면, 하부 금속층 혹은 유전체층에 직접적으로 요철모양을 부여하여 소기의 정전 용량의 증가를 도모해도 좋다. 그런데, 상술 한 바와 같은 요철모양의 복제는, 통상, 유전체층에서 정지되고, 그 위에 고체 전해질로 이루어진 중간층이나 상부 금속층의 표면에 까지 요철 모양이 나타나는 것은 아니다.
하부 배선층의 표면에 있어서 요철모양은 각종 패턴 및 깊이를 채용할 수 있다. 예를 들면, 요철모양은 철부와 요부가 랜덤하게 분포된 패턴이어도 좋고, 그렇지 않으면, 예를 들면 바둑판의 눈과 같이 철부와 요부가 규칙적으로 분포된 패 턴이어도 좋다. 후자의 예 로서는 톱니의 상태의 돌기나 사다리꼴의 돌기가 연속해서 분포된 패턴 등을 들 수 있다. 특히, 세로 방향 및 가로 방향으로 각각 평행한 칼로 벤 자국을 넣고, 세밀한 요부와 철부의 조합으로 이루어진 패턴으로 하는 것이 바람직하다.
패턴의 다양성에 부가하여, 하부 배선층으로부터 유전체층에 이르는 각각의 층의 요철 모양의 깊이도, 소망하는 효과에 따라서 넓은 범위에서 변경할 수 있다. 예를 들면, 하부 금속층의 요철모양의 표면의 거침 정도는 철부의 정점(頂点)과 요부의 저점(底点) 사이의 수직방향의 거리로 나타내고, 5~50μm의 범위인 것이 바람직하다. 하부 금속층의 요철모양의 표면의 검침 정도가 5μm을 밑돌면, 정전 용량의 충분한 증가를 일으키는데 충분한 요철모양을 유전체층에 유도할 수 없고, 반대로 50μm를 상회하면, 요철이 지나치게 현저해져서 인접하는 층간 결합 강도에 악영향을 줄 우려도 있다.
하부 배선층 및 필요에 따라서 그 밖의 층에 대한 요철모양의 부여는 반도체장치나 자기 기록 매체 등의 제조 분야에서 관용의 기법을 사용하여 유리하게 실시할 수 있다. 즉, 조면화법(粗面化法), 텍스처링법 등으로서 일반적으로 잘 알려져진 방법을 요철 모양의 부여에 이용할 수 있다. 일 예를 보면, 레이저 가공에 의해 요철 모양 형성면을 소망의 깊이까지 에칭 해도 좋고, 그렇지 않으면, 연마 테이프 등으로 태핑 해도 좋다.
본 발명은 또한 상술 한 바와 같은 본 발명의 커패시터를 내부에 조립한 회로 기판에 있다. 즉, 본 발명의 커패시터 내장 회로 기판은 알루미늄, 탄탈, 니오브, 텅스텐, 바나듐, 비즈머스, 티타늄, 지르코늄 및 하프늄으로 이루어진 그룹으로부터 선택되는 적어도 하나의 밸브 금속(상술했음)으로 이루어진 하부 금속층, 하부 금속층과 동일 또는 상이한 밸브 금속의 산화물로 이루어진 유전체층, 고체전해질로부 이루어진 중간층, 그리고 전극 금속으로 이루어진 상부 금속층의 순으로 적층된 적어도 1개의 커패시터가 각각 하부 배선층과 상부 배선층 사이에 끼워지도록 하여 회로 기판 내부에 조립되어 있는 것을 특징으로 한다.
본 발명의 커패시터 내장 회로 기판은 이 기술분야에서 공지된 각종 형태를 가질 수 있다. 유용한 커패시터 내장 회로 기판의 일예는 빌트업 구조를 갖는 다층회로 기판이다. 또한, 본 발명의 커패시터는 회로 기판의 임의의 위치에 만들어 넣어질 수 있지만, 예를 들면 빌트업 구조를 갖는 다층회로 기판에서는 탑재되는 반도체 칩의 근방에 커패시터를 조립하는 것이 바람직하다. 이와 같은 구성 함으로써, 배선 저항의 억제, 주파수특성의 향상 등의 효과를 얻을 수 있기 때문이다.
본 발명에 따른 커패시터 내장 회로 기판은 모두 박형이며, 또한, 콤팩트한 것임에도 불구하고, 커패시터나 그 밖의 기능성 소자를 고밀도로 조립할 수 있다. 특히, 본 발명에서는 회로 기판내의 소망의 위치에 필요한 용량의 커패시터를 기판 가공 프로레스의 과정에서 형성할 수 있다고 하는 이점이 있다.
본 발명에 따른 커패시터 내장 회로 기판은 기체(基體) (코어 기판이라고도 함)로 구성된다. 본 발명의 회로 기판에 사용되는 기체는 통상 절연성의 재료로 이루어지고, 회로 기판의 제조에 있어서 일반적으로 사용되고 있는 각종의 재료, 즉, 유기재료(수지재료), 세라믹 재료, 실리콘, 유리, 금속 재료 등을 포함한다. 예를 들면, 적당한 수지재료의 예 로서 에폭시 수지, 폴리 페닐렌 에칠 수지 등을 들 수 있다. 관련하는 기체는 그대로 사용해도 좋지만, 가공성이나 커패시터 특성의 향상을 위해서 표면 처리되어 있어도 좋다. 또한, 배선층의 형성을 간략화하는 등을 위해서, 그 표면에 도체 금속이 피복되어 있어도 좋다. 예를 들면, 상업적으로 용이하게 입수 가능한 구리장 적층수지 기판 등이 이에 상당한다.
상부 및 하부 배선층도 회로 기판의 제조에 있어서 일반적으로 사용되고 있는 각종 도체 금속 및 기법을 사용하여 형성할 수 있다. 배선층의 막 두께는 통상 약5~25μm이다. 일예를 나타내면, Cu 배선층은, 예를 들면, 스퍼터링법에 의해 Cu를 막 두께 O. 5μm로 퇴적시키고, 그 위에 전해 Cu 도금으로 막 두께 10μm로 어 두껍게 하여 형성할 수 있다.
본 발명은 또한 상술한 바와 같은 커패시터나 커패시터 내장 회로 기판의 제조 방법을 제공한다.
본 발명은, 그 일 예로서, 회로 기판의 내부에서 하부 배선층과 상부 배선층 사이에 배치하여 사용되는 커패시터를 제조하는 방법으로서, 상기 하부 배선층을 형성한 후, 상기 하부 배선층 위에, 알루미늄, 탄탈, 니오브, 텅스텐, 바나듐, 비즈머스, 티타늄, 지르코늄 및 하프늄으로 이루어진 그룹으로부터 선택되는 적어도 하나의 밸브 금속으로 하부 금속층을 형성하고, 상기 하부 금속층 위에 하부 금속층과 동일 또는 상이한 상기 밸브 금속의 산화물로 유전체층을 형성하고, 상기 유전체층 위에 전기 전도성 고분자 재료, 유기 반도체 재료, 및 도전성 금속 산화물로 이루어진 그룹으로부터 선택된 고체 전해질로 중간층을 형성하고, 그리고 상기 중간층 위에, 전극 금속으로 상부 금속층을 형성하는 것을 특징으로 하는 커패시터의 제조 방법에 있다.
본 발명의 방법에 있어서, 상술한 바와 같이, 하부 배선층에 소정의 요철 모양을 부여하는 것이 바람직하다. 즉, 코어 기판위에 하부 배선층을 형성한 후, 그 배선층의 표면을 조면화 하고, 계속하여 그 위에 순차 형성되는 하부 금속층 및 유전체층에 까지 미치는 요철 모양을 부여하는 것이 바람직하다. 여기에서, 하부 금속층의 요철 모양의 표면의 거침은 철부의 정점과 요부의 저점 사이의 수직방향의 거리로 나타내고, 5~50μm의 범위로 제어하는 것이 바람직하다. 물론, 요철모양을 다른 방법을 따라서 형성해도 좋은 것은 상술한 바와 마찬가지이다.
본 발명은 또한 커패시터가 하부 배선층과 상부 배선층 사이에 끼우도록 하여 회로 기판의 내부에 조립되어 있는 커패시터 내장 회로 기판을 제조하는 방법으로서, 코어 기판 위에 도체 금속으로 이루어진 하부 배선층을 형성한 후, 본 발명 방법을 따라서 본 발명의 커패시터를 형성하고, 그리고, 형성된 커패시터 위에 도체 금속으로 이루어진 상부 배선층을 더 형성하는 것을 특징으로 하는 커패시터 내장회로 기판의 제조 방법에 있다.
본 발명에 따른 커패시터의 제조 방법 및 커패시터 내장 회로 기판의 제조 방법은 각각 커패시터에 대하여 이전의 상세한 설명 및 첨부의 도면을 참조한 하기의 실시 예의 설명으로부터 용이하게 이해할 수 있을 것이다.
또한, 이하의 설명으로부터 명확해지겠지만, 본 발명의 방법을 사용하면, 기판 가공 프로세스의 과정에서, 고성능인 커패시터를 고밀도로 기판 내에 용이하게 조립할 수 있고, 또한, 이에 따라서, 특히 반도체 패키지의 박형화, 컴팩트화에 기여할 수 있는 커패시터 내장 회로 기판을 제공할 수 있다. 또한, 커패시터의 조립 을 용이하면서도 정확하게 할 수 있으므로, 종래의 방법으로는 40~50% 정도이었던 수율을 실제로 90% 혹은 그 이상까지 높일 수 있다.
또한, 본 발명의 방법을 사용하면, 종래의 기판 제조 장치를 유용해서 본 발명의 커패시터 내장 회로 기판을 제조할 수 있고, 제조비용의 절감을 도모할 수 있다.
본원 명세서에서는 특히 회로 기판에 있어서의 사용을 참조하여 본 발명의 커패시터를 설명하지만, 본 발명의 정신 및 범위를 일탈하지 않고 각종 용도에 커패시터의 사용이 가능한 것으로 이해되어져야 한다.
삭제
이하, 첨부한 도면을 참조하여 본 발명의 실시 예를 설명한다. 한편, 본 발명은 하기의 실시예에 의해서 한정되는 것은 아닌 것으로 이해되어져야 한다.
도 2은 빌트업 구조를 가진 본 발명에 의한 커패시터 내장 회로 기판의 바람직한 일실시예를 나타내는 단면도이다. 빌트업 회로 기판은 종래의 프린트 회로 기판을 기본의 구성 요소로한 것이지만, 그 표면부분에 각각 절연 막을 사이에 끼워서, 고밀도로 배선층을 형성한 것을 특징으로 한다.
도시된 빌트업 회로 기판(50)은 코어 기판(1)의 상하 양면에 각각 복수의 배선층 (2, 4, 24 및 34)을 갖고 있다. 또한, 각각의 배선층은 절연막(3, 23 및 33)을 사이에 끼워져 서로 격리되어 있다. 빌트업 회로 기판(50)은 코어 기판(1)의 위쪽 방향으로, 합계 3개의 커패시터(10)를 갖고 있다. 또한, 도면에서 편의적으로 3개의 커패시터(10)의 배치예를 나타내고 있지만, 커패시터의 수는 회로 기판(50)의 층 구성 등에 따라서 임의로 변경가능하고, 또한, 코어 기판(1)의 아래 쪽으로 커패시터를 배치하는 것도 물론 가능하다. 커패시터나 배선층은 도시된 바와 같이 코어 기판이나 절연 막에 형성된 쓰루홀, 비어에 충전된 도체 금속을 개재하여 서로 접속되어 있다. 또한, 도시된 빌트업 회로 기판(50)에서는 본 발명의 용이한 이해를 위해서 코어 기판(1) 위에 단순한 구성의 고밀도 배선층(빌트업층)을 적층 한 예를 게시했지만, 본 발명의 실시에 맞춘 각종 구성의 고밀도 배선층을 설치할 수 있는 것은 말할 필요도 없다.
커패시터(10)는 예를 들면 도 4 ~ 도 6에 나타낸 바와 같은 구성을 가질 수 있다.
도 4의 커패시터(10)의 경우, 실리콘으로부터 이루어지는 코어 기판(1) 위에 소정의 패턴으로 하부 배선층(2)(여기에서는, Cu를 막 두께 10μm로 도금 하고, 패터닝 하여 형성)이 피착되어 있다. 커패시터(10)는 이 Cu 배선층(2) 위에 순차 적층 된 것이며, 하부 전극으로서의 하부 금속층(11)(여기에서, Ta를 막 두께 2μm로 증착하여 형성), 유전체층(12)(여기에서는, Ta의 양극 산화에 의해 형성된, 막 두께 25Å의 Ta205 층), 고체 전해질로 이루어진 중간층(13)(여기에서, 도전성 폴리머인 폴리피롤(polypyrrol)을 폴리머 도막(塗膜)열분해법에 의해 막 두께 2μm로 형성〕, 그리고 상부 전극으로서의 상부 금속층(14)(여기에서는, 스퍼터링에 의해 형성된 막 두께 2μm의 Cr/Cu층)으로 이루어진다. 이 커패시터(10)에서는 고체 전해질로 이루어지는 중간층(13)을 유전체층(12) 위에 배치했기 때문에, 내압성을 향상시킴과 동시에, 유전체층(12)을 박막화하고, 누설 전류를 대폭 저하시킬 수 있다. 누설 전류의 저하량은 실제 종래의 박막형 커패시터의 1/10 ~ 1/100 정도이다. 또한, 이 커패시터(10)의 주위는 절연성의 수지로 이루어진 절연막(층간 절연 막이라고도 함)(3)으로 밀봉되어 있다. 또한, 여기에서 사용하고 있는 절연성의 수지는 에폭시 수지이지만, 폴리 이미드 수지나 그 밖의 수지를 사용해도 좋다. 또한, 커패시터(10)는 절연막(3)의 소정의 부위에 형성된 도체 금속 충전의 비어(35)를 개재하여 상부 배선층(4)(여기에서는, Cu를 막 두께 10μm로 도금 하고, 패터닝 하여 형성)에 접속되어 있다.
도 5 및 도 6의 커패시터(10)는 도 4의 커패시터(10)의 개량 예를 나타내고 있다. 이들 커패시터(10)에서는 본 발명에 따른 그 유전체층(12)에 요철모양이 부여되어 있기 때문에, 커패시터 전극 면적의 증대의 귀결로서 정전 용량을 현저하게 높일 수 있다.
도 5를 참조하면, 실리콘으로 이루어진 코어 기판(1)은 그 표면에 요철 모양(1a)을 갖고 있다. 요철모양(1a)은 각종 기법에 의해 형성할 수 있지만, 도시된 예의 경우, 코어 기판(1)은 실리콘이므로, 레이저 등에 의한 에칭을 유리하게 사용할 수 있다. 또한, 여기에서 코어 기판(1)의 표면 전체에 요철 모양(1a)을 부여하고 있지만, 필요에 따라서, 코어 기판(1)의 표면의 커패시터 형성 영역에만 요철 모양을 부여해도 좋다. 코어 기판(1)의 요철모양(1a)은 커패시터(10)의 제조 과정에서 각각의 층에 전사 가능하다. 즉, 요철 모양(1a)은 하부 배선층(2)의 표면에 요철 모양(2a)으로서 전사된 후, 하부 금속층(11)의 표면, 그리고 유전체층(12)의 표면에 순차 전사된다. 계속해서 유전체층(12) 위에 고체 전해질로 이루어진 중간층(13)을 형성하지만, 이 단계에서는 유전체층(12)의 표면의 요철모양은 중간층(13)의 표면에 있어서 대부분 재현되지 않는다. 즉, 중간층(13)의 표면은 거의 평활다. 또한, 이에 따라서, 최상층으로서 형성되는 상부 금속층(14)의 표면도 거의 평활하다.
도 6은 도 5에 나타낸 커패시터(10)의 일 변형 예를 나타내고 있다. 도시된 커패시터(10)의 경우, 코어 기판(1)의 표면은 평탄했던 채로 남기고, 그 위에 형성된 하부 배선층(2)의 표면에 요철 모양(2a)을 부여하고 있다. 배선층(2)의 표면에 대한 요철 모양(2a)의 부여도, 상술한 코어 기판의 경우와 마찬가지로, 레이저 등에 의한 에칭이나 그 밖의 방법으로 유리하게 행할 수 있다. 이렇게 하여 형성된 요철모양(2a)의 전사 프로세스는 상술한 경우와 마찬가지이다. 즉, 요철 모양 (2a)은 하부 금속층(11)의 표면, 그리고 유전체층(12)의 표면에 순차 전사된다. 그러나, 계속하여 형성되는 중간층(13)이나, 그 위의 상부 금속층(14의)의 표면에는 이 요철 모양(2a)이 전사되지 않는다.
다시 도 2를 참조하면, 도시된 커패시터 내장 회로 기판 50은 도 3a 내지 도 3f에 순서에 따라서 나타내는 방법에 의해 유리하게 제조할 수 있다. 또한, 여기에서는 코어 기판으로서 실리콘 기판에 대신하여 에폭시 수지기판을 사용한다.
우선, 도 3a의 단계에 나타낸 바와 같이, 에폭시 수지로 이루어진 코어 기판(1)을 준비한다. 또한, 도시되어 있지 않지만, 코어 기판(1)의 표면에는 적어도 커패시터 형성 영역에 있어서, 상술했으며, 이하에서도 설명하는 바와 같이, 소 정의 패턴으로 요철 모양을 부여하는 것이 바람직하다. 또한, 이 코어 기판의 표면에는 아무 것도 피복되어 있지 않지만, 필요하다면, 준비한 코어 기판의 표리 양면에, 배선층 형성을 위한 동박을 압착해도 좋다, 그렇지 않으면, 구리 장 에폭시 수지기판을 준비해도 좋다.
다음으로, 도 3b의 단계에 나타낸 바와 같이, 코어 기판(1)의 소정의 부위에 쓰루홀(15)을 개구한다. 쓰루홀(15)은 예를 들면 레이저 가공에 의해 미세하게 그리고 정확하게 개수할 수 있다.
쓰루홀(15)의 형성에 이어서 무전해 도금 또는 전해 도금에 의해 구리 도금을 행하고, 계속해서, 형성된 구리층을 패터닝하여 그 불필요한 부분을 제거한다. 도 3c의 단계에 나타낸 바와 같이, 구리 배선층(2)을 갖는 코어 기판(1)을 얻을 수 있다. 이 구리 배선층(2)은 본 발명에서 말하는 하부 배선층이 될 수 있다.
구리 배선층(2)의 형성이 완료한 후, 도 3d의 단계에 나타낸 바와 같이, 본 발명의 커패시터(10)를 형성한다. 커패시터(10)는 이하에서 도 7a 내지 도 7i를 참조하여 설명하는 바와 같이, 예를 들면 Ta를 스퍼터링법으로 피착시켜서 하부 전극을 형성한 후, Ta층을 양극산화하여, 유전체층으로서의 양극산화막(Ta205층)을 형성하고, 형성된 유전체층 위에 도전성 폴리머의 전해 중합에 의해, 고체 전해질로 이루어진 중간층을 형성하고, 그리고 최후에, Au를 스퍼터링법으로 피착시켜서 상부 전극을 형성함으로써 완성할 수 있다.
커패시터(10)가 완성된 후, 도 3e의 단계에 나타낸 바와 같이, 동박(4)으로 이루어진 도전성층(4)을 편 면에 구비한 수지 필름(절연막)(3)을 준비한다. 2매의 절연막(3)에 코어 기판(1)을 끼우도록 하여 적층 한다. 코어 기판(1)의 쓰루홀도 절연막(3)으로 충전된다.
계속해서, 커패시터(10)의 도통을 확보하는 공정으로 이행한다. 도 3f의 단계에 나타낸 바와 같이, 절연막(3)을 충전한 쓰루홀의 부분에 다시 쓰루홀을 개구하고, 구리 도금에 의해 접속 도체(Cu)(25)를 충전한다. 마찬가지로, 커패시터(10) 위에도 비어를 개구하고, 구리 도금에 의해 접속 도체(Cu)(35)를 충전한다. 비어의 형성도 레이저 가공 등의 상용의 기법을 사용해서 행할 수 있다. 그 후, 도전성층(4)을 패터닝하여 구리 배선층(4)을 형성한다.
상기한 바와 같이, 단순한 구조의 박형 커패시터 내장 회로 기판을 완성할 수 있다. 계속해서, 앞서 설명한 도 3d 내지 도 3f의 단계를 반복하면, 여기에서는 설명의 중복을 피하기 위해서 각각의 공정을 설명하지 않겠지만, 도 2에 나타낸 커패시터 내장 회로 기판(50)을 완성할 수 있다.
좀더 설명하면, 도 3d의 단계나 도 5에 나타낸 커패시터(10)는 도 7a 내지 도 7i에 나타낸 공정에 따라서 유리하게 제조할 수 있다.
먼저, 도 7a의 단계에 나타낸 바와 같이, 에폭시 수지로 이루어진 코어 기판(1)을 준비한다. 또한, 코어 기판(1)은 그 밖의 수지로 이루어져 있어도 좋고, 그렇지 않으면, 실리콘, 세라믹, 유리 등으로 이루어져 있어도 좋다.
다음으로, 도 7b의 단계에 나타낸 바와 같이, 코어 기판(1)의 표면에 요철 모양 (1a)을 형성한다. 요철모양은 예를 들면 레이저 가공에 의해 소망의 패턴 및 에칭 깊이로 에칭을 행함으로써 유리하게 행할 수 있다. 에칭 깊이는 통상 약 5~50μm이다.
요철 모양의 부여가 완료한 후, 무전해 도금 또는 전해 도금에 의해서 구리 도금을 행한다. 도금 방법은, 관용한 물건을 사용할 수 있다. 도 7c의 단계에 나타낸 바와 같이, 코어 기판(1)의 표면전체에 구리층(막 두께 = 약 10μm)(2)이 형성된다. 구리층(2)의 표면에는 하부의 코어 기판(1)의 요철 모양(1a)에 대응하고, 요철 모양(2a)이 전사된다. 계속해서, 형성된 구리층을 관용의 기법으로 패터닝하여 그 불필요한 부분을 제거한다. 도 7d의 단계에 나타낸 바와 같이, 구리 배선층(2)을 갖는 코어 기판(1)을 얻을 수 있다. 구리 배선층(2)은 그 표면의 요철 모양(2a)을 조정하기 위해서, 예를 들면, 소위 소프트 에칭 처리나 전해 연마 처리와 함께 제공해도 좋다. 구리 배선층(2)은 본 발명에서 말하는 하부 배선층에 상당한다.
구리 배선층(2)의 형성후, 그 위에 본 발명의 커패시터를 형성한다. 도 7e의 단계에 나타낸 바와 같이, 본 발명의 커패시터(10)의 완성후의 상태를 나타낸다. 커패시터(10)는 다음과 같이 하여 형성할 수 있다.
먼저, 하부 전극(하부 금속층)(11)을 형성한다. 하부 전극(11)은 코어 기판(1)의 전극 영역 이외를 포토레지스트로 이루어진 마스크로 피복한 상태로, 예를 들면 Ta를 스퍼터링법으로 부착시킴으로써 형성할 수 있다. 하부 전극(11)의 막 두께는 통상 약 2~3μm이다. 하부 전극(11)의 표면에도 구리 배선층(2)에 유래하는 요철 모양이 형성되어 있다.
계속해서, 하부 전극(11)의 Ta층을 관용 수법에 따라서 양극 산화하여. 유전체층(12)으로서의 양극 산화막(Ta205층)을 수 Å의 막 두께로 형성한다. 양극 산화 공정은 예를 들면, O.1%의 구연산 나트륨 용액을 전해액으로서 준비하고, Ta층 부착 코어 기판(1)을 양극에 접속함으로써 행할 수 있다. 1OmA/㎠의 정전류에 의해 화성 전압으로서 200V 까지 산화한다. 또한, 마스크로서 적용해 둔 포토레지스트는 양극 산화후에 불필요해지므로, 이 단계에서 제거해도 좋고, 그렇지 않으면, 커패시터(10)의 완성후에 제거해도 좋다.
유전체층(12)의 형성후, 그 층 위에 고체 전해질로 이루어진 중간층(13)을 약 1~2μm의 막 두께로 형성한다. 고체 전해질로서는, 예를 들면, 도전성 폴리머나 유기반도체, 도전성 금속 산화물 등을 사용할 수 있다. 사용하는 고체 전해질의 종류등에 따라서 최적의 성막법을 선택하여 사용할 수 있다. 예를 들면, 산화 주석 등의 도전성 금속 산화물은 증착법(CVD법) 등으로 형성될 수 있다.
마지막으로, 상부 전극(상부 금속층)(14)을 형성한다. 상부 전극(14)은 예를 들면 Au, Cu 등의 전극 금속을 스퍼터링법으로 부착시킴으로써 형성할 수 있다. 상부 전극(14)의 막 두께는 통상 약 2~3μm이다. 상부 전극(14)의 막 두께는 구리 배선층(2)에 유래하는 요철 모양은 이미 재현되지 않고 있다.
상술한 바와 같이 일련의 처리 공정을 경유하여 커패시터(10)를 형성한 후, 도 7f의 단계에 나타낸 바와 같이, 에폭시 수지를 도포하거나, 에폭시 수지 필름을 접착하거나 해서, 절연막(3)을 커패시터(10) 위에 형성한다. 도 7g의 단계에 나타낸 바와 같이, 커패시터(10의) 전체가 절연막(3)으로 밀봉된 상태가 된다.
다음으로, 도 7h의 단계에 나타낸 바와 같이, 커패시터(10)의 도통을 확보하기 위해서, 절연막(3)을 레이저 가공하여, 커패시터(10) 위에 2개의 비어(16)를 개구하고, 도 7i의 단계에 나타낸 바와 같이, 구리 도금과 패터닝하여 구리 배선층(4)을 형성한다.
이상은, 도 3d의 단계나 도 5에 나타낸 커패시터(10)의 하나의 바람직한 제조 방법이지만, 도 4 및 도 6에 나타낸 커패시터(10) 또는 도시하지 않은 그 외의 본 발명의 커패시터도 동일한 수법을 따라서 제조할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따르면, 정전 용량이 크고, 내압성이 높고, 누설 전류가 작은 커패시터를 제공할 수 있다.
또한, 본 발명에 따르면, 반도체 패키지에 커패시터를 탑재하는 경우에, 부품 탑재 점수를 제한할 수 없고, 게다가, 반도체 칩과 커패시터까지의 거리를 짧게 할 수 있으므로, 반도체 패키지의 소형화, 고밀도화에 기여할 수 있는 커패시터를 제공할 수 있다.
또한, 본 발명에 따르면, 본 발명에 의한 1개 이상의 커패시터를 내부에 조립한 소형으로 고성능의 회로 기판을 제공할 수 있다.
또한, 본 발명에 따르면, 신뢰성이 높고, 제조의 수율이 양호한 커패시터 및 커패시터 내장회로 기판의 제조 방법을 제공할 수 있다.
Claims (22)
- 회로 기판의 내부에서, 하부 배선층과 상부 배선층 사이에 배치되는 커패시터로서,알루미늄, 탄탈, 니오브(niobium), 텅스텐, 바나듐(vanadium), 비즈머스(bismuth), 티타늄, 지르코늄 및 하프늄(hafnum)으로 이루어진 그룹으로부터 선택된 적어도 하나의 밸브(valve) 금속으로 이루어진 하부 금속층,상기 하부 금속층과 동일 또는 상이한 상기 밸브 금속의 산화물로 이루어진 유전체층,고체 전해질로 이루어진 중간층, 및전극 금속으로 이루어진 상부 금속층이 이 순서로 적층 되어 이루어지는 것을 특징으로 하는 커패시터.
- 제 1 항에 있어서,상기 유전체층은 하부 금속층의 양극산화처리에 의해서, 또는 성막 원료로 박막을 형성함에 의해서 형성된 금속 산화물로 이루어지는 것을 특징으로 하는 커패시터.
- 제 1 항 또는 제 2 항에 있어서,상기 중간층은 도전성 고분자 재료, 유기 반도체 재료 또는 도전성 금속 산 화물로 이루어지는 것을 특징으로 하는 커패시터.
- 제 1 항 또는 제 2 항에 있어서,상기 하부 배선층은 그 표면에 요철 모양을 갖고 있고, 상기 요철 모양은 상기 하부 금속층과 그 위에 형성된 상기 유전체층에 까지 형성되어 있는 것을 특징으로 하는 커패시터.
- 제 4 항에 있어서,상기 하부 금속층의 요철 모양의 표면 러프니스(roughness)는 층에서 철부의 정점과 요부의 저점 사이의 수직 거리로 측정된 것으로서 5~50㎛ 범위에 있는 것을 특징으로 하는 커패시터.
- 알루미늄, 탄탈, 니오브, 텅스텐, 바나듐, 비즈머스, 티탄, 지르코늄, 및 하프늄으로 이루어진 그룹으로부터 선택된 적어도 하나의 밸브 금속으로 이루어진 하부 금속층,상기 하부 금속층과 동일 또는 상이한 상기 밸브 금속의 산화물로 이루어진 유전체층,고체 전해질로 이루어진 중간층, 및전극 금속으로 이루어진 상부 금속층이 이 순서로 적층되어 이루어진 커패시터가, 회로 기판 내부에 하부 배선층과 상부 배선층 사이에 삽입되어 있는 것을 특징으로 하는 커패시터 내장 회로 기판.
- 제 6 항에 있어서,상기 유전체층은 상기 하부 금속층의 양극산화처리에 의해서, 또는 성막 원료로 박막을 형성함에 의해서 형성된 금속 산화물로 이루어지는 것을 특징으로 하는 커패시터 내장 회로 기판.
- 제 6 항 또는 제 7항에 있어서,상기 중간층은 도전성 고분자 재료, 유기 반도체 재료 또는 도전성 금속 산화물로 이루어지는 것을 특징으로 하는 커패시터 내장 회로 기판.
- 제 6 항 또는 제 7 항에 있어서,상기 하부 배선층은 그 표면에 요철 모양을 갖고 있고, 상기 요철 모양은 상기 하부 금속층과 그 위에 형성된 상기 유전체층에 까지 형성되어 있는 것을 특징으로 하는 커패시터 내장 회로 기판.
- 제 9 항에 있어서,상기 하부 금속층의 요철 모양의 표면 러프니스는 층에서 철부의 정점과 요부의 저점 사이의 수직 거리로 측정된 것으로서 5~50㎛ 범위에 있는 것을 특징으로 하는 커패시터 내장 회로 기판.
- 제 6 항 또는 제 7 항에 있어서,상기 회로 기판은 빌드업 구조를 갖는 다층 회로 기판인 것을 특징으로 하는 커패시터 내장 회로 기판.
- 회로 기판의 내부에서, 하부 배선층과 상부 배선층 사이에 배치되는 커패시터를 제조하는 방법으로서,상기 하부 배선층을 형성한 후, 상기 하부 배선층 위에 알루미늄, 탄탈, 니오브, 텅스텐, 바나듐, 비즈머스, 티타늄, 지르코늄 및 하프늄으로 이루어진 그룹으로부터 선택된 적어도 하나의 밸브 금속으로 하부 금속층을 형성하는 단계,상기 하부 금속층 위에, 상기 하부 금속층과 동일 또는 상이한 상기 밸브 금속의 산화물로 유전체층을 형성하는 단계,상기 유전체층 위에 도전성 고분자 재료, 유기 반도체 재료 및 전도성 금속산화물로 이루어진 그룹으로부터 선택된 고체 전해질로 중간층을 형성하는 단계, 및상기 중간층 위에 전극 금속으로 상부 금속층을 형성하는 단계로 이루어지는 것을 특징으로 하는 커패시터 제조 방법.
- 제 12 항에 있어서,상기 유전체층은 상기 하부 금속층의 양극산화처리에 의해서, 또는 성막 원료로 박막을 형성함에 의해서 형성된 금속 산화물로 이루어지는 것을 특징으로 하는 커패시터 제조 방법.
- 제 12 항 또는 제 13항에 있어서,상기 하부 배선층을 형성한 후, 이 배선층의 표면을 러프닝(roughening)하는 단계를 더 구비하고, 계속하여 그 위에 순차 형성되는 상기 하부 금속층 및 상기 유전체층에 요철 모양을 형성하는 것을 특징으로 하는 커패시터 제조 방법.
- 제 14 항에 있어서,상기 하부 금속층의 요철 모양의 표면 러프니스는 철부의 정점과 요부의 저점 사이의 수직 거리로 측정된 것으로서 5~50㎛ 범위에 있도록 제어되는 것을 특징으로 하는 커패시터 제조 방법.
- 커패시터가 회로 기판의 내부에서 하부 배선층과 상부 배선층 사이에 삽입되어 있는 커패시터 내장 회로 기판을 제조하는 방법으로서,코어 기판 위에 전기 전도성 금속으로 이루어진 상기 하부 배선층을 형성한 후, 상기 하부 배선층 위에, 알루미늄, 탄탈, 니오브, 텅스텐, 바나듐, 비즈머스, 티타늄, 지르코늄 및 하프늄으로 이루어진 그룹으로부터 선택된 적어도 하나의 밸브 금속으로 하부 금속층을 형성하는 단계,상기 하부 금속층 위에, 상기 하부 금속층과 동일 혹은 상이한 상기 밸브 금속의 산화물로 유전체층을 형성하는 단계,상기 유전체층 위에, 전기 전도성 고분자 재료, 유기 반도체 재료 및 전기 전도성 금속 산화물로 이루어진 그룹으로부터 선택된 고체 전해질로 중간층을 형성하는 단계,상기 중간층 위에 전극 금속으로 상부 금속층을 형성하는 단계, 및형성된 커패시터 위에 전기 전도성 금속으로 이루어진 상기 상부 배선층을 형성하는 단계로 이루어지는 것을 특징으로 하는 커패시터 내장 회로 기판의 제조 방법.
- 제 16 항에 있어서,상기 유전체층은 상기 하부 금속층의 양극산화처리에 의해서, 또는 성막 원료로 박막을 형성함에 의해서 형성된 금속 산화물로 이루어지는 것을 특징으로 하는 커패시터 내장 회로 기판의 제조 방법.
- 제 16 항 또는 제 17항에 있어서,상기 코어 기판의 표면을 러프닝(roughening)하는 단계를 더 구비하고, 계속하여 그 위에 순차 형성되는 상기 하부 배선층, 상기 하부 금속층 및 상기 유전체층에 요철 모양을 형성하는 것을 특징으로 하는 커패시터 내장 회로 기판의 제조 방법.
- 제 16 항 또는 제 17 항에 있어서,상기 코어 기판 상에 상기 하부 배선층을 형성한 후, 그 배선층의 표면을 러프닝하는 단계를 더 구비하고, 계속하여 그 위에 순차 형성되는 상기 하부 금속층 및 상기 유전체층에 형성된 요철 모양을 상기 배선층의 표면에도 형성하는 것을 특징으로 하는 커패시터 내장 회로 기판의 제조 방법.
- 제 18 항에 있어서,상기 하부 금속층의 요철 모양의 표면 러프니스는 철부의 정점과 요부의 저점 사이의 수직 거리로 측정된 것으로서 5~50㎛ 범위에 있도록 제어되는 것을 특징으로 하는 커패시터 내장 회로 기판의 제조 방법.
- 제 16 항에 있어서,상기 코어 기판 상에 상기 커패시터를 형성하는 후, 상기 커패시터를 피복하도록 절연막을 형성하고, 이 절연막 상에 상기 커패시터와 동일한 형성 방법으로 제 2 커패시터를 형성하는 단계를 더 구비하는 것을 특징으로 하는 커패시터 내장 회로 기판의 제조 방법.
- 제 19 항에 있어서,상기 하부 금속층의 요철 모양의 표면 러프니스는 철부의 정점과 요부의 저점 사이의 수직 거리로 측정된 것으로서 5~50㎛ 범위에 있도록 제어되는 것을 특징으로 하는 커패시터 내장 회로 기판의 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001057281A JP3792129B2 (ja) | 2001-03-01 | 2001-03-01 | キャパシタ、キャパシタ内蔵回路基板及びそれらの製造方法 |
| JPJP-P-2001-00057281 | 2001-03-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020070892A KR20020070892A (ko) | 2002-09-11 |
| KR100834833B1 true KR100834833B1 (ko) | 2008-06-03 |
Family
ID=18917183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020011120A KR100834833B1 (ko) | 2001-03-01 | 2002-02-28 | 커패시터, 커패시터 내장 회로기판 및 그들 제조 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6678144B2 (ko) |
| JP (1) | JP3792129B2 (ko) |
| KR (1) | KR100834833B1 (ko) |
| TW (1) | TWI226812B (ko) |
Families Citing this family (56)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2398238A1 (en) * | 2000-01-25 | 2001-08-02 | Palomar Medical Technologies, Inc. | Method and apparatus for medical treatment utilizing long duration electromagnetic radiation |
| JP2002111222A (ja) * | 2000-10-02 | 2002-04-12 | Matsushita Electric Ind Co Ltd | 多層基板 |
| JP2002299161A (ja) * | 2001-03-29 | 2002-10-11 | Matsushita Electric Ind Co Ltd | 複合電子部品 |
| JP4323137B2 (ja) * | 2002-06-03 | 2009-09-02 | 新光電気工業株式会社 | 基板埋め込み用キャパシタ、基板埋め込み用キャパシタを埋め込んだ回路基板及び基板埋め込み用キャパシタの製造方法 |
| TWI221620B (en) * | 2002-06-18 | 2004-10-01 | Tdk Corp | Solid electrolytic capacitor, board having embedded solid-state electrolytic capacitor and manufacturing method of the same |
| US8003513B2 (en) * | 2002-09-27 | 2011-08-23 | Medtronic Minimed, Inc. | Multilayer circuit devices and manufacturing methods using electroplated sacrificial structures |
| US7138330B2 (en) * | 2002-09-27 | 2006-11-21 | Medtronic Minimed, Inc. | High reliability multilayer circuit substrates and methods for their formation |
| US20040061232A1 (en) * | 2002-09-27 | 2004-04-01 | Medtronic Minimed, Inc. | Multilayer substrate |
| US20040077140A1 (en) * | 2002-10-16 | 2004-04-22 | Andricacos Panayotis C. | Apparatus and method for forming uniformly thick anodized films on large substrates |
| US7265300B2 (en) * | 2003-03-21 | 2007-09-04 | Commscope Solutions Properties, Llc | Next high frequency improvement using hybrid substrates of two materials with different dielectric constant frequency slopes |
| JP2005093597A (ja) * | 2003-09-16 | 2005-04-07 | Shinko Electric Ind Co Ltd | 薄膜キャパシタ及びその製造方法 |
| US8569142B2 (en) * | 2003-11-28 | 2013-10-29 | Blackberry Limited | Multi-level thin film capacitor on a ceramic substrate and method of manufacturing the same |
| JP4937495B2 (ja) | 2003-12-25 | 2012-05-23 | 新光電気工業株式会社 | キャパシタ装置、電子部品実装構造及びキャパシタ装置の製造方法 |
| JP2005197586A (ja) * | 2004-01-09 | 2005-07-21 | Shinko Electric Ind Co Ltd | キャパシタの製造方法、キャパシタ内蔵基板の製造方法、キャパシタ、およびキャパシタ内蔵基板 |
| US7342181B2 (en) * | 2004-03-12 | 2008-03-11 | Commscope Inc. Of North Carolina | Maximizing capacitance per unit area while minimizing signal transmission delay in PCB |
| US7321496B2 (en) * | 2004-03-19 | 2008-01-22 | Matsushita Electric Industrial Co., Ltd. | Flexible substrate, multilayer flexible substrate and process for producing the same |
| US7980900B2 (en) * | 2004-05-14 | 2011-07-19 | Commscope, Inc. Of North Carolina | Next high frequency improvement by using frequency dependent effective capacitance |
| US7190594B2 (en) * | 2004-05-14 | 2007-03-13 | Commscope Solutions Properties, Llc | Next high frequency improvement by using frequency dependent effective capacitance |
| WO2006012279A2 (en) * | 2004-06-28 | 2006-02-02 | Cabot Corporation | High capacitance tantalum flakes and methods of producing the same |
| JP2006080493A (ja) * | 2004-08-12 | 2006-03-23 | Ricoh Microelectronics Co Ltd | 電極基板 |
| US20060289976A1 (en) * | 2005-06-23 | 2006-12-28 | Intel Corporation | Pre-patterned thin film capacitor and method for embedding same in a package substrate |
| US7483274B2 (en) * | 2005-09-29 | 2009-01-27 | Welch Allyn, Inc. | Galvanic isolation of a signal using capacitive coupling embedded within a circuit board |
| KR100714580B1 (ko) * | 2005-11-03 | 2007-05-07 | 삼성전기주식회사 | 박막 커패시터 내장된 인쇄회로기판 제조방법 및 그로부터제조된 인쇄회로기판 |
| KR100802600B1 (ko) * | 2006-04-24 | 2008-02-15 | (주)피앤티 | 동박을 갖는 기판 및 이의 제조 방법 |
| US7572709B2 (en) * | 2006-06-29 | 2009-08-11 | Intel Corporation | Method, apparatus, and system for low temperature deposition and irradiation annealing of thin film capacitor |
| KR100764389B1 (ko) * | 2006-07-12 | 2007-10-05 | 삼성전기주식회사 | 캐패시터 내장형 세라믹 기판 제조방법 |
| JP4738299B2 (ja) * | 2006-09-20 | 2011-08-03 | 富士通株式会社 | キャパシタ、その製造方法、および電子基板 |
| KR100835660B1 (ko) * | 2006-10-17 | 2008-06-09 | 삼성전기주식회사 | 커패시터, 그 제조방법 및 커패시터가 내장된 인쇄회로기판 |
| KR100878414B1 (ko) * | 2006-10-27 | 2009-01-13 | 삼성전기주식회사 | 캐패시터 내장형 인쇄회로기판 및 제조방법 |
| KR100826410B1 (ko) * | 2006-12-29 | 2008-04-29 | 삼성전기주식회사 | 캐패시터 및 이를 이용한 캐패시터 내장형 다층 기판 구조 |
| TWI324901B (en) * | 2007-01-08 | 2010-05-11 | Unimicron Technology Corp | Printed circuit board structure integrating electronic components |
| EP2109124B1 (en) * | 2007-01-26 | 2017-03-29 | Showa Denko K.K. | Capacitor material, method for manufacturing the capacitor material, capacitor containing the capacitor material, wiring board and electronic device |
| JP4992475B2 (ja) * | 2007-02-28 | 2012-08-08 | 富士通株式会社 | キャパシタの製造方法 |
| JP4403187B2 (ja) * | 2007-03-30 | 2010-01-20 | 富士通株式会社 | 設計データ変換プログラム、該プログラムを記録した記録媒体、設計データ変換装置、および設計データ変換方法 |
| JP2008251901A (ja) * | 2007-03-30 | 2008-10-16 | Fuji Electric Device Technology Co Ltd | 複合半導体装置 |
| US7804678B2 (en) * | 2007-04-25 | 2010-09-28 | Industrial Technology Research Institute | Capacitor devices |
| US20080308309A1 (en) * | 2007-06-14 | 2008-12-18 | Phoenix Precision Technology Corporation | Structure of packaging substrate having capacitor embedded therein and method for fabricating the same |
| US7620151B2 (en) * | 2007-08-07 | 2009-11-17 | General Electric Co | High voltage tank assembly for radiation generator |
| KR100881695B1 (ko) * | 2007-08-17 | 2009-02-06 | 삼성전기주식회사 | 캐패시터 내장형 인쇄회로기판 및 그 제조 방법 |
| TW200919676A (en) * | 2007-10-17 | 2009-05-01 | Phoenix Prec Technology Corp | Packaging substrate structure having capacitor embedded therein and method for manufacturing the same |
| TWI373118B (en) * | 2007-12-21 | 2012-09-21 | Ind Tech Res Inst | Through hole capacitor and method of manufacturing the same |
| CN103177873A (zh) * | 2007-12-28 | 2013-06-26 | 财团法人工业技术研究院 | 贯通孔电容器及其制造方法 |
| CN102693975B (zh) * | 2007-12-28 | 2015-09-16 | 财团法人工业技术研究院 | 复合型电容 |
| US8047879B2 (en) * | 2009-01-26 | 2011-11-01 | Commscope, Inc. Of North Carolina | Printed wiring boards and communication connectors having series inductor-capacitor crosstalk compensation circuits that share a common inductor |
| KR20100096625A (ko) * | 2009-02-25 | 2010-09-02 | 삼성전기주식회사 | 커패시터 및 그 제조방법 |
| JP2010212492A (ja) * | 2009-03-11 | 2010-09-24 | Tokyo Electron Ltd | 半導体装置の製造方法 |
| JP5275401B2 (ja) * | 2011-04-18 | 2013-08-28 | 新光電気工業株式会社 | 配線基板、半導体装置及び配線基板の製造方法 |
| WO2012166405A1 (en) * | 2011-06-01 | 2012-12-06 | E. I. Du Pont De Nemours And Company | Low temperature co-fired ceramic structure for high frequency applications and process for making same |
| KR101244919B1 (ko) * | 2012-01-03 | 2013-03-18 | 서울대학교산학협력단 | 절연층 누설전류 평가장치 및 그 제조방법 |
| KR101432138B1 (ko) * | 2012-09-26 | 2014-08-20 | 성균관대학교산학협력단 | 커패시터 및 이를 제조하는 제조방법 |
| JP6110126B2 (ja) * | 2012-12-19 | 2017-04-05 | 太陽誘電ケミカルテクノロジー株式会社 | 非磁性体からなる中間層上に形成された薄膜 |
| US9294064B2 (en) * | 2013-03-15 | 2016-03-22 | Qualcomm Incorporated | Bandpass filter implementation on a single layer using spiral capacitors |
| JP2014216375A (ja) * | 2013-04-23 | 2014-11-17 | イビデン株式会社 | プリント配線板及び多層コア基板の製造方法 |
| US9577025B2 (en) * | 2014-01-31 | 2017-02-21 | Qualcomm Incorporated | Metal-insulator-metal (MIM) capacitor in redistribution layer (RDL) of an integrated device |
| JP7056646B2 (ja) | 2017-03-31 | 2022-04-19 | Tdk株式会社 | 電子部品内蔵基板 |
| CA3170472A1 (en) * | 2020-02-06 | 2021-08-12 | Venkatesh Sundaram | Planar high-density aluminum capacitors for stacking and embedding |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06252528A (ja) * | 1993-02-23 | 1994-09-09 | Mitsubishi Electric Corp | プリント基板およびその製造方法 |
| JPH11346061A (ja) * | 1998-06-02 | 1999-12-14 | Hitachi Ltd | コンデンサ内蔵回路基板およびその製造方法 |
| US6017225A (en) * | 1997-09-03 | 2000-01-25 | Shin-Etsu Polymer Co., Ltd. | Integral holder-connector for capacitor microphone |
| US6410858B1 (en) * | 1999-12-17 | 2002-06-25 | Shinko Electric Industries Co. Ltd. | Multilayered wiring board, a production process for, and semiconductor device using, the same |
| JP2002246272A (ja) * | 2001-02-19 | 2002-08-30 | Sanshin:Kk | 固体電解コンデンサ、電解コンデンサ内蔵型配線基板、およびそれらの製造方法 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4895548A (ko) | 1972-03-17 | 1973-12-07 | ||
| JPS5950097B2 (ja) | 1976-05-12 | 1984-12-06 | 日本電気株式会社 | 薄膜回路の製造方法 |
| JPS63126212A (ja) * | 1986-11-14 | 1988-05-30 | 松下電器産業株式会社 | 固体電解コンデンサ |
| US5035939A (en) | 1989-08-31 | 1991-07-30 | David Sarnoff Research Center, Inc. | Manufacture of printed circuit boards |
| US5142438A (en) | 1991-11-15 | 1992-08-25 | Micron Technology, Inc. | Dram cell having a stacked capacitor with a tantalum lower plate, a tantalum oxide dielectric layer, and a silicide buried contact |
| US5624707A (en) | 1991-12-13 | 1997-04-29 | Symetrix Corporation | Method of forming ABO3 films with excess B-site modifiers |
| US5330931A (en) | 1993-09-22 | 1994-07-19 | Northern Telecom Limited | Method of making a capacitor for an integrated circuit |
| JPH08115851A (ja) | 1994-10-14 | 1996-05-07 | Ngk Spark Plug Co Ltd | 薄膜コンデンサ付きセラミック基板および その製造方法 |
| JPH08213755A (ja) * | 1995-01-31 | 1996-08-20 | Kyocera Corp | コンデンサ内蔵型積層セラミック回路基板及びその製造方法 |
| GB9510085D0 (en) | 1995-05-18 | 1995-07-12 | Sherritt Inc | A connective medium and a process for connecting electronic devices to circuit boards |
| TW275180B (en) | 1995-07-12 | 1996-05-01 | Chem Liner Entpr Co Ltd | An improved process of producing PCB circuit board |
| JP4077888B2 (ja) | 1995-07-21 | 2008-04-23 | 株式会社東芝 | セラミックス回路基板 |
| JPH09153568A (ja) | 1995-09-28 | 1997-06-10 | Toshiba Corp | 窒化珪素セラミック回路基板および半導体装置 |
| US5745334A (en) | 1996-03-25 | 1998-04-28 | International Business Machines Corporation | Capacitor formed within printed circuit board |
| US5687056A (en) * | 1996-08-19 | 1997-11-11 | Motorola, Inc. | Variable voltage, variable capacitance chip capacitor device having lead pins electrically coupled to capacitor subassembly |
| US5936831A (en) | 1997-03-06 | 1999-08-10 | Lucent Technologies Inc. | Thin film tantalum oxide capacitors and resulting product |
| US5872696A (en) | 1997-04-09 | 1999-02-16 | Fujitsu Limited | Sputtered and anodized capacitors capable of withstanding exposure to high temperatures |
| US5923970A (en) | 1997-11-20 | 1999-07-13 | Advanced Technology Materials, Inc. | Method of fabricating a ferrolelectric capacitor with a graded barrier layer structure |
| JP2001131673A (ja) * | 1999-11-05 | 2001-05-15 | Sony Corp | 電子薄膜材料、誘電体キャパシタおよび不揮発性メモリ |
-
2001
- 2001-03-01 JP JP2001057281A patent/JP3792129B2/ja not_active Expired - Fee Related
-
2002
- 2002-02-27 TW TW091103869A patent/TWI226812B/zh not_active IP Right Cessation
- 2002-02-27 US US10/083,788 patent/US6678144B2/en not_active Expired - Fee Related
- 2002-02-28 KR KR1020020011120A patent/KR100834833B1/ko not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06252528A (ja) * | 1993-02-23 | 1994-09-09 | Mitsubishi Electric Corp | プリント基板およびその製造方法 |
| US6017225A (en) * | 1997-09-03 | 2000-01-25 | Shin-Etsu Polymer Co., Ltd. | Integral holder-connector for capacitor microphone |
| JPH11346061A (ja) * | 1998-06-02 | 1999-12-14 | Hitachi Ltd | コンデンサ内蔵回路基板およびその製造方法 |
| US6410858B1 (en) * | 1999-12-17 | 2002-06-25 | Shinko Electric Industries Co. Ltd. | Multilayered wiring board, a production process for, and semiconductor device using, the same |
| JP2002246272A (ja) * | 2001-02-19 | 2002-08-30 | Sanshin:Kk | 固体電解コンデンサ、電解コンデンサ内蔵型配線基板、およびそれらの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6678144B2 (en) | 2004-01-13 |
| JP2002260960A (ja) | 2002-09-13 |
| US20020122283A1 (en) | 2002-09-05 |
| KR20020070892A (ko) | 2002-09-11 |
| TWI226812B (en) | 2005-01-11 |
| JP3792129B2 (ja) | 2006-07-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100834833B1 (ko) | 커패시터, 커패시터 내장 회로기판 및 그들 제조 방법 | |
| US8555474B2 (en) | Method of manufacturing capacitor element | |
| JP4937495B2 (ja) | キャパシタ装置、電子部品実装構造及びキャパシタ装置の製造方法 | |
| JP3838827B2 (ja) | 薄膜コンデンサ素子及びプリント回路基板の製造方法 | |
| US8451582B2 (en) | Capacitors with high energy storage density and low ESR | |
| EP0899992B1 (en) | Method for manufacturing a multi-layer printed circuit board comprising embedded thin film passive components | |
| US7940516B2 (en) | Capacitor and electronic substrate including the same | |
| US20090116173A1 (en) | Solid electrolytic capacitor | |
| US20090154054A1 (en) | Capacitor and method of manufacturing the same | |
| JP4406420B2 (ja) | 薄膜キャパシタが内蔵された印刷回路基板及びその製造方法 | |
| US6754952B2 (en) | Process for manufacturing multiple layer wiring substrate onto which thin film capacitor is incorporated | |
| JPH06318672A (ja) | 薄膜コンデンサの形成方法、薄膜コンデンサの製造方法、薄膜バイパスコンデンサの製造方法および薄膜コンデンサ | |
| TW200929500A (en) | Through hole capacitor and method of manufacturing the same | |
| US10679794B2 (en) | Thin film capacitor and electronic apparatus | |
| US20050144767A1 (en) | Capacitor, circuit board, method of formation of capacitor, and method of production of circuit board | |
| JP4409559B2 (ja) | 薄膜キャパシタが内蔵された印刷回路基板及びその製造方法 | |
| JP2002100533A (ja) | キャパシタ素子の形成方法、複合薄膜素子の形成方法、配線基板及びモジュール基板 | |
| US20050056939A1 (en) | Thin-film capacitor and method of producing the capacitor | |
| JP4599653B2 (ja) | シートコンデンサ | |
| JPH11274002A (ja) | チップ型積層固体電解コンデンサ | |
| JP4973023B2 (ja) | 薄膜キャパシタ及びその製造方法 | |
| JP2003069185A (ja) | キャパシタを内蔵した回路基板 | |
| KR100835086B1 (ko) | 박막 캐패시터 제조방법, 및 박막 캐패시터 내장형인쇄회로기판의 제조방법 | |
| US20020171530A1 (en) | Production method of thin film passive element formed on printed circuit board and thin film passive element produced by the method | |
| JPH03285324A (ja) | 積層型固体電解コンデンサの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |