JP4403187B2 - 設計データ変換プログラム、該プログラムを記録した記録媒体、設計データ変換装置、および設計データ変換方法 - Google Patents
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Description
(設計データ変換装置のハードウェア構成)
まず、この発明の実施の形態1にかかる設計データ変換装置のハードウェア構成について説明する。図1は、この発明の実施の形態1にかかる設計データ変換装置のハードウェア構成を示すブロック図である。
つぎに、この発明の実施の形態1にかかる設計対象システム200の一例について説明する。本実施の形態1にかかる設計対象システム200とは、同種かつ同一タイプの複数のモジュール(CPU、メモリ、DMACなど)を有する設計対象システム200である。
つぎに、この発明の実施の形態1にかかる設計データ変換装置100に用いるライブラリの記憶内容について説明する。図4は、この発明の実施の形態1にかかる設計データ変換装置100に用いるライブラリの記憶内容を示す説明図である。
つぎに、この発明の実施の形態1にかかる設計データ変換装置100に用いる置換DBの記憶内容について説明する。図5は、この発明の実施の形態1にかかる設計データ変換装置100に用いる置換DBの記憶内容を示す説明図である。図5において、置換DB500は、順序回路、入力I/F、出力I/Fごとに、置換モジュール501〜503を記憶している。置換モジュール501〜503は、HDL記述のテキストデータにより表現される。
つぎに、この発明の実施の形態1にかかる設計データ変換装置100の機能的構成について説明する。図6は、この発明の実施の形態1にかかる設計データ変換装置100の機能的構成を示すブロック図である。
つぎに、この発明の実施の形態1にかかる設計データ変換装置100の設計データ変換処理手順について説明する。図13は、この発明の実施の形態1にかかる設計データ変換装置100の設計データ変換処理手順を示すフローチャートである。図13において、まず、入力部601により、設計対象システム200に関する設計データ600(ネットリスト)の入力が受け付けられるまで待ち受け(ステップS1301:No)、設計データ600の入力が受け付けられた場合(ステップS1301:Yes)、解析部602により設計データ600を解析する(ステップS1302)。
ロックCLKでCPU201−i内部の動作をシミュレートし、n+1個目のクロックCLKで、共通I/F1100の動作をシミュレートするように制御する制御回路800を生成する。
つぎに、実施の形態2について説明する。実施の形態1では、1種類の多重化モジュール201を有する設計対象システム200を設計対象とした場合について説明したが、実施の形態2では、複数種類の多重化モジュールを有する設計対象システムを設計対象とする。以降、実施の形態1と相違する点のみについて説明する。なお、実施の形態1で示した構成と同一構成については同一符号を付し、その説明を省略する。
つぎに、実施の形態3について説明する。実施の形態1では、多重化モジュールを有する単一の設計対象システム200を変換対象としたが、実施の形態3では、その設計対象システム200をシステムボードとして複数実装する多重化設計対象システムを変換対象とする。以降、実施の形態1または2と相違する点のみについて説明する。なお、実施の形態1または2で示した構成と同一構成については同一符号を付し、その説明を省略する。
前記入力工程によって入力された設計データに基づいて、前記各モジュールに存在する複数の順序回路を、当該複数の順序回路のそれぞれに存在する共通の順序回路素子群を多重化した多重化回路群に置換させる置換工程と、
前記置換工程によって置換された各多重化回路により多重化された前記共通の順序回路素子群を時分割動作させる制御回路を生成させる生成工程と、
前記入力工程によって入力された設計データに基づいて、前記各モジュールに存在する複数の組み合わせ回路の中から選ばれた一の組み合わせ回路と、前記置換工程によって置換された多重化回路群と、前記生成工程によって生成された制御回路と、からなる単一モジュールを構築させる構築工程と、
前記構築工程によって構築された単一モジュールを有する設計対象システムに関する設計データを出力させる出力工程と、
をコンピュータに実行させることを特徴とする設計データ変換プログラム。
さらに、前記各モジュールに存在する入力ピン群を、前記各モジュールへの入力を前記一の組み合わせ回路に選択出力する入力I/Fに置換させるとともに、前記各モジュールに存在する出力ピン群を、前記一の組み合わせ回路からの出力を前記複数のモジュールを選択出力する出力I/Fに置換させ、
前記生成工程は、
前記置換工程によって置換された各多重化回路により多重化された前記共通の順序回路素子群と前記入力I/Fと前記出力I/Fとを時分割動作させる制御回路を生成させ、
前記構築工程は、
前記一の組み合わせ回路と、前記多重化回路群と、前記入力I/Fと、前記出力I/Fと、前記制御回路と、からなる単一モジュールを構築させることを特徴とする付記1に記載の設計データ変換プログラム。
前記入力工程によって入力された設計データに基づいて、前記タイプごとに存在する複数の多重化モジュールの各モジュール個数のうち最大モジュール個数を検出させる検出工程と、
前記多重化モジュールごとに、前記各モジュールに存在する複数の順序回路を、当該複数の順序回路のそれぞれに存在する共通の順序回路素子群を多重化した多重化回路群に置換させる置換工程と、
前記置換工程によって置換された各多重化回路により多重化された前記共通の順序回路素子群を前記検出工程によって検出された最大モジュール個数で時分割動作させる前記複数の多重化モジュールに共通の制御回路を生成させる生成工程と、
前記入力工程によって入力された設計データに基づいて、前記各モジュールに存在する複数の組み合わせ回路の中から選ばれた一の組み合わせ回路と、前記置換工程によって置換された多重化回路群と、からなる前記多重化モジュールごとの単一モジュールと、前記生成工程によって生成された共通の制御回路と、からなる複合モジュールを構築させる構築工程と、
前記構築工程によって構築された複合モジュールを有する設計対象システムに関する設計データを出力させる出力工程と、
をコンピュータに実行させることを特徴とする設計データ変換プログラム。
さらに、前記多重化モジュールごとに、前記各モジュールに存在する入力ピン群を、前記各モジュールへの入力を前記一の組み合わせ回路に選択出力する入力I/Fに置換させるとともに、前記各モジュールに存在する出力ピン群を、前記一の組み合わせ回路からの出力を前記複数のモジュールを選択出力する出力I/Fに置換させ、
前記生成工程は、
前記置換工程によって置換された各多重化回路により多重化された前記共通の順序回路素子群と前記入力I/Fと前記出力I/Fとを前記最大モジュール個数で時分割動作させる前記複数の多重化モジュールに共通の制御回路を生成させ、
前記構築工程は、
前記一の組み合わせ回路と、前記多重化回路群と、前記入力I/Fと、前記出力I/Fと、前記制御回路と、からなる前記多重化モジュールごとの単一モジュールと、前記生成工程によって生成された共通の制御回路と、からなる複合モジュールを構築させることを特徴とする付記4に記載の設計データ変換プログラム。
前記入力手段によって入力された設計データに基づいて、前記各モジュールに存在する複数の順序回路を、当該複数の順序回路のそれぞれに存在する共通の順序回路素子群を多重化した多重化回路群に置換する置換手段と、
前記置換手段によって置換された各多重化回路により多重化された前記共通の順序回路素子群を時分割動作させる制御回路を生成する生成手段と、
前記入力手段によって入力された設計データに基づいて、前記各モジュールに存在する複数の組み合わせ回路の中から選ばれた一の組み合わせ回路と、前記置換手段によって置換された多重化回路群と、前記生成手段によって生成された制御回路と、からなる単一モジュールを構築する構築手段と、
前記構築手段によって構築された単一モジュールを有する設計対象システムに関する設計データを出力する出力手段と、
を備えることを特徴とする設計データ変換装置。
前記入力手段によって入力された設計データに基づいて、前記タイプごとに存在する複数の多重化モジュールの各モジュール個数のうち最大モジュール個数を検出する検出手段と、
前記多重化モジュールごとに、前記各モジュールに存在する複数の順序回路を、当該複数の順序回路のそれぞれに存在する共通の順序回路素子群を多重化した多重化回路群に置換する置換手段と、
前記置換手段によって置換された各多重化回路により多重化された前記共通の順序回路素子群を前記検出手段によって検出された最大モジュール個数で時分割動作させる前記複数の多重化モジュールに共通の制御回路を生成する生成手段と、
前記入力手段によって入力された設計データに基づいて、前記各モジュールに存在する複数の組み合わせ回路の中から選ばれた一の組み合わせ回路と、前記置換手段によって置換された多重化回路群と、からなる前記多重化モジュールごとの単一モジュールと、前記生成手段によって生成された共通の制御回路と、からなる複合モジュールを構築する構築手段と、
前記構築手段によって構築された複合モジュールを有する設計対象システムに関する設計データを出力する出力手段と、
を備えることを特徴とする設計データ変換装置。
前記入力工程によって入力された設計データに基づいて、前記各モジュールに存在する複数の順序回路を、当該複数の順序回路のそれぞれに存在する共通の順序回路素子群を多重化した多重化回路群に置換する置換工程と、
前記置換工程によって置換された各多重化回路により多重化された前記共通の順序回路素子群を時分割動作させる制御回路を生成する生成工程と、
前記入力工程によって入力された設計データに基づいて、前記各モジュールに存在する複数の組み合わせ回路の中から選ばれた一の組み合わせ回路と、前記置換工程によって置換された多重化回路群と、前記生成工程によって生成された制御回路と、からなる単一モジュールを構築する構築工程と、
前記構築工程によって構築された単一モジュールを有する設計対象システムに関する設計データを出力する出力工程と、
を含んだことを特徴とする設計データ変換方法。
前記入力工程によって入力された設計データに基づいて、前記タイプごとに存在する複数の多重化モジュールの各モジュール個数のうち最大モジュール個数を検出する検出工程と、
前記多重化モジュールごとに、前記各モジュールに存在する複数の順序回路を、当該複数の順序回路のそれぞれに存在する共通の順序回路素子群を多重化した多重化回路群に置換する置換工程と、
前記置換工程によって置換された各多重化回路により多重化された前記共通の順序回路素子群を前記検出工程によって検出された最大モジュール個数で時分割動作させる前記複数の多重化モジュールに共通の制御回路を生成する生成工程と、
前記入力工程によって入力された設計データに基づいて、前記各モジュールに存在する複数の組み合わせ回路の中から選ばれた一の組み合わせ回路と、前記置換工程によって置換された多重化回路群と、からなる前記多重化モジュールごとの単一モジュールと、前記生成工程によって生成された共通の制御回路と、からなる複合モジュールを構築する構築工程と、
前記構築工程によって構築された複合モジュールを有する設計対象システムに関する設計データを出力する出力工程と、
を含んだことを特徴とする設計データ変換方法。
200 設計対象システム
600,610 設計データ
601 入力部
602 解析部
603 生成部
604 置換部
605 構築部
606 出力部
Claims (8)
- 同種かつ同一タイプの複数のモジュールが並列動作する多重化モジュールを有する設計対象システムに関する設計データの入力を受け付けさせる入力工程と、
モジュールごとに種別およびタイプを記憶するライブラリを参照して、前記入力工程によって入力された設計データを解析することにより、前記複数のモジュールが同種かつ同一タイプであることを特定させる解析工程と、
前記解析工程によって解析された解析結果に基づいて、前記各モジュールに存在する複数の順序回路を、当該複数の順序回路のそれぞれに存在する共通の順序回路素子群を多重化した多重化回路に置換させる置換工程と、
前記置換工程によって置換された多重化回路により多重化された前記共通の順序回路素子群を時分割動作させる制御回路を生成させる生成工程と、
前記入力工程によって入力された設計データに基づいて、前記各モジュールに存在する複数の組み合わせ回路の中から選ばれた一の組み合わせ回路と、前記置換工程によって置換された多重化回路と、前記生成工程によって生成された制御回路と、からなる単一モジュールを構築させる構築工程と、
前記構築工程によって構築された単一モジュールを有する設計対象システムに関する設計データを出力させる出力工程と、
をコンピュータに実行させることを特徴とする設計データ変換プログラム。 - 前記置換工程は、
さらに、前記各モジュールに存在する入力ピン群を、前記各モジュールへの入力を前記一の組み合わせ回路に選択出力する入力I/Fに置換させるとともに、前記各モジュールに存在する出力ピン群を、前記一の組み合わせ回路からの出力を前記複数のモジュールを選択出力する出力I/Fに置換させ、
前記生成工程は、
前記置換工程によって置換された多重化回路により多重化された前記共通の順序回路素子群と前記入力I/Fと前記出力I/Fとを時分割動作させる制御回路を生成させ、
前記構築工程は、
前記一の組み合わせ回路と、前記多重化回路と、前記入力I/Fと、前記出力I/Fと、前記制御回路と、からなる単一モジュールを構築させることを特徴とする請求項1に記載の設計データ変換プログラム。 - 前記入力工程により、前記設計対象システムが複数個並列動作する多重化設計対象システムに関する設計データの入力が受け付けられた場合、前記置換工程、前記生成工程、前記構築工程、および前記出力工程を前記設計対象システムの個数分繰り返し実行することにより、前記構築工程によって構築された単一モジュールを有する設計対象システムが複数個並列動作する多重化設計対象システムに関する設計データを出力させることを特徴とする請求項1または2に記載の設計データ変換プログラム。
- 同種かつ同一タイプの複数のモジュールが並列動作する多重化モジュールが前記タイプごとに複数存在する設計対象システムに関する設計データの入力を受け付けさせる入力工程と、
モジュールごとに種別およびタイプを記憶するライブラリを参照して、前記入力工程によって入力された設計データを解析することにより、前記複数のモジュールが同種かつ同一タイプであることを特定させる解析工程と、
前記解析工程によって解析された解析結果に基づいて、前記タイプごとに存在する複数の多重化モジュールの各モジュール個数のうち最大モジュール個数を検出させる検出工程と、
前記解析工程によって解析された解析結果に基づいて、前記多重化モジュールごとに、前記各モジュールに存在する複数の順序回路を、当該複数の順序回路のそれぞれに存在する共通の順序回路素子群を多重化した多重化回路に置換させる置換工程と、
前記置換工程によって置換された多重化回路により多重化された前記共通の順序回路素子群を前記検出工程によって検出された最大モジュール個数で時分割動作させる前記複数の多重化モジュールに共通の制御回路を生成させる生成工程と、
前記入力工程によって入力された設計データに基づいて、前記各モジュールに存在する複数の組み合わせ回路の中から選ばれた一の組み合わせ回路と、前記置換工程によって置換された多重化回路と、からなる前記多重化モジュールごとの単一モジュールと、前記生成工程によって生成された共通の制御回路と、からなる複合モジュールを構築させる構築工程と、
前記構築工程によって構築された複合モジュールを有する設計対象システムに関する設計データを出力させる出力工程と、
をコンピュータに実行させることを特徴とする設計データ変換プログラム。 - 前記置換工程は、
さらに、前記多重化モジュールごとに、前記各モジュールに存在する入力ピン群を、前記各モジュールへの入力を前記一の組み合わせ回路に選択出力する入力I/Fに置換させるとともに、前記各モジュールに存在する出力ピン群を、前記一の組み合わせ回路からの出力を前記複数のモジュールを選択出力する出力I/Fに置換させ、
前記生成工程は、
前記置換工程によって置換された多重化回路により多重化された前記共通の順序回路素子群と前記入力I/Fと前記出力I/Fとを前記最大モジュール個数で時分割動作させる前記複数の多重化モジュールに共通の制御回路を生成させ、
前記構築工程は、
前記一の組み合わせ回路と、前記多重化回路と、前記入力I/Fと、前記出力I/Fと、前記制御回路と、からなる前記多重化モジュールごとの単一モジュールと、前記生成工程によって生成された共通の制御回路と、からなる複合モジュールを構築させることを特徴とする請求項4に記載の設計データ変換プログラム。 - 請求項1〜5のいずれか一つに記載の設計データ変換プログラムを記録した前記コンピュータに読み取り可能な記録媒体。
- 同種かつ同一タイプの複数のモジュールが並列動作する多重化モジュールを有する設計対象システムに関する設計データの入力を受け付ける入力手段と、
モジュールごとに種別およびタイプを記憶するライブラリを参照して、前記入力手段によって入力された設計データを解析することにより、前記複数のモジュールが同種かつ同一タイプであることを特定する解析手段と、
前記解析手段によって解析された解析結果に基づいて、前記各モジュールに存在する複数の順序回路を、当該複数の順序回路のそれぞれに存在する共通の順序回路素子群を多重化した多重化回路に置換する置換手段と、
前記置換手段によって置換された多重化回路により多重化された前記共通の順序回路素子群を時分割動作させる制御回路を生成する生成手段と、
前記入力手段によって入力された設計データに基づいて、前記各モジュールに存在する複数の組み合わせ回路の中から選ばれた一の組み合わせ回路と、前記置換手段によって置換された多重化回路と、前記生成手段によって生成された制御回路と、からなる単一モジュールを構築する構築手段と、
前記構築手段によって構築された単一モジュールを有する設計対象システムに関する設計データを出力する出力手段と、
を備えることを特徴とする設計データ変換装置。 - 入力手段、解析手段、置換手段、生成手段、構築手段、および出力手段を備えるコンピュータが、
前記入力手段により、同種かつ同一タイプの複数のモジュールが並列動作する多重化モジュールを有する設計対象システムに関する設計データの入力を受け付ける入力工程と、
前記解析手段により、モジュールごとに種別およびタイプを記憶するライブラリを参照して、前記入力工程によって入力された設計データを解析することにより、前記複数のモジュールが同種かつ同一タイプであることを特定する解析工程と、
前記置換手段により、前記解析工程によって解析された解析結果に基づいて、前記各モジュールに存在する複数の順序回路を、当該複数の順序回路のそれぞれに存在する共通の順序回路素子群を多重化した多重化回路に置換する置換工程と、
前記生成手段により、前記置換工程によって置換された多重化回路により多重化された前記共通の順序回路素子群を時分割動作させる制御回路を生成する生成工程と、
前記構築手段により、前記入力工程によって入力された設計データに基づいて、前記各モジュールに存在する複数の組み合わせ回路の中から選ばれた一の組み合わせ回路と、前記置換工程によって置換された多重化回路と、前記生成工程によって生成された制御回路と、からなる単一モジュールを構築する構築工程と、
前記出力手段により、前記構築工程によって構築された単一モジュールを有する設計対象システムに関する設計データを出力する出力工程と、
を実行することを特徴とする設計データ変換方法。
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