JP7045921B2 - 半導体lsi設計装置および設計方法 - Google Patents
半導体lsi設計装置および設計方法 Download PDFInfo
- Publication number
- JP7045921B2 JP7045921B2 JP2018086617A JP2018086617A JP7045921B2 JP 7045921 B2 JP7045921 B2 JP 7045921B2 JP 2018086617 A JP2018086617 A JP 2018086617A JP 2018086617 A JP2018086617 A JP 2018086617A JP 7045921 B2 JP7045921 B2 JP 7045921B2
- Authority
- JP
- Japan
- Prior art keywords
- functional block
- circuit
- arithmetic
- calculation
- order
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/327—Logic synthesis; Behaviour synthesis, e.g. mapping logic, HDL to netlist, high-level language to RTL or netlist
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
- G06F30/3308—Design verification, e.g. functional simulation or model checking using simulation
- G06F30/331—Design verification, e.g. functional simulation or model checking using simulation with hardware acceleration, e.g. by using field programmable gate array [FPGA] or emulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Microelectronics & Electronic Packaging (AREA)
Description
半導体LSI設計装置100は、汎用の計算機上に構成することができて、そのハードウェア構成は、CPU(Central Processing Unit)、RAM(Random Access Memory)などにより構成される演算部110、ROM(Read Only Memory)、HDD(Hard Disk Drive)、フラッシュメモリなどを用いたSSD(Solid State Drive)などにより構成される記憶部120、キーボードやマウス等の入力デバイスより構成される入力部130、LCD(Liquid Crystal Display)、有機ELディスプレイなどの表示装置、各種出力装置などにより構成される表示・出力部140、CD-ROM、USBメモリなどの可搬性を有する可搬型記憶媒体の情報を読み出すメディア読取部150、NIC(Network Interface Card)などにより構成される通信部160、などを備える。
通信部160は、ネットワーク170を介して外部の論理回路シミュレータ181、論理合成装置182、および半導体LSI製造装置190などと接続されている。
本実施例の各機能ブロックは、HDL形式は変えずに、図3(B)に示すように演算開始信号入力ピン(C_St_in)と演算終了信号出力ピン(C_End_out)を定義して登録されている。
論理合成配置配線部117は、アプリケーションHDL4を読み込み、ASICまたはFPGAへ実装するための論理合成と配置配線を行い、アプリケーションネットリスト7を出力する。論理等価性判定部118は、アプリケーションHDL4とアプリケーションネットリスト7の論理等価性を判定して、論理等価性判定結果情報8を出力する。論理等価性の判定方法は、論理等価性検証部115と同様の方法とする。
4 アプリケーションHDL
5 検証結果情報
6 順序回路HDL
7 アプリケーションネットリスト
8 論理等価性判定結果情報
16 組合せ回路HDL
17 演算順序情報
18 逆変換組合せ回路HDL
20 組合せ回路HDLのブロック図の例
21~24 機能ブロック
31~34 入力ピン
35~36 出力ピン
40 演算開始信号ピン
41~45 演算開始信号伝播配線
46 演算終了信号ピン
51~60 配線
70 アプリケーションHDLの構成例
71 機能ブロック群
72 演算実行制御部
73 演算順序記憶部
74 メモリ
75 メモリ制御部
76 メモリ入力セレクタ
77 メモリ出力セレクタ
78 入力セレクタ
79 出力セレクタ
81 内部論理削除済み組合せ回路HDL
82 内部論理削除済み逆変換組合せ回路HDL
100 半導体LSI設計装置
101 制御回路設計部
110 演算部
111 組合せ回路設計部
112 組合せ回路-演算順序情報変換部
113 演算順序情報-組合せ回路変換部
114 演算制御部-演算順序情報結合部
115 論理等価性検証部
116 機能ブロック内論理削除部
117 論理合成配置配線部
118 論理等価性判定部
120 記憶部
121 半導体LSI設計プログラム(記憶領域)
122 機能ブロックライブラリ(記憶領域)
123 順序回路HDL(記憶領域)
124 組合せ回路HDL(記憶領域)
125 演算順序情報(記憶領域)
126 逆変換組合せ回路HDL(記憶領域)
127 アプリケーションHDL(記憶領域)
128 検証結果情報(記憶領域)
129A アプリケーションネットリスト(記憶領域)
129B 論理等価性判定結果情報(記憶領域)
130 入力部
140 表示・出力部
150 メディア読取部
160 通信部
170 ネットワーク
181 論理回路シミュレータ
182 論理合成装置
190 半導体LSI製造装置
Claims (9)
- アプリケーション仕様から機能ブロックライブラリで定義される機能ブロックを組み合わせて構成した組合せ回路を、機能ブロックの演算順序の接続情報を付与して生成する手段と、
前記組合せ回路を、機能ブロックを時分割で複数回使用する順序回路に適用可能な演算順序情報へ変換する手段と、
生成された演算順序情報から組合せ回路へ逆変換する手段と、
前記組合せ回路と、逆変換した組合わせ回路の論理等価性を検証する手段と、
前記演算順序情報と、前記順序回路と、機能ブロックを結合する手段を備えたことを特徴とする半導体LSI設計装置。 - アプリケーション仕様から機能ブロックライブラリで定義される機能ブロックを組み合わせて構成した組合せ回路を、機能ブロックの演算順序の接続情報を付与して生成する手段と、
前記組合せ回路を、機能ブロックを時分割で複数回使用する順序回路に適用可能な演算順序情報へ変換する手段と、
生成された演算順序情報から組合せ回路へ逆変換する手段と、
前記組合せ回路と前記逆変換された組合せ回路から機能ブロック内の論理を削除する手段と、
前記機能ブロック内の論理を削除された組合せ回路と逆変換組合せ回路の論理等価性を検証する手段と、
前記演算順序情報と、前記順序回路と、機能ブロックを結合する手段を備えたことを特徴とする半導体LSI設計装置。 - 請求項1または請求項2に記載の半導体LSI設計装置において、
組合せ回路から順序回路の演算順序情報へ変換する手段で対象とする順序回路は、演算順序情報を記憶する演算順序記憶部と、少なくとも前記組合せ回路内に使用されている機能ブロックを種類別に1つずつ並列に接続した機能ブロック群と、入力データ、機能ブロックによる演算結果を逐次記憶するメモリと、前記メモリに記憶されたデータを、前記機能ブロックへの入力として読み出すメモリ制御部と、前記読み出されたデータを前記機能ブロック群への入力として選別する入力セレクタと、前記機能ブロック群の演算結果を選択して前記メモリへ格納する出力セレクタと、及び前記演算順序情報に従い、前記メモリ制御部、前記入力セレクタ、及び前記出力セレクタを制御する演算実行制御部とを有する順序回路であることを特徴とする半導体LSI設計装置。 - 請求項1に記載の半導体LSI設計装置において、
前記演算順序情報と、前記順序回路と、機能ブロックを結合する手段が出力するアプリケーションHDLに対してASICまたはFPGAに実装するために論理合成と配置配線を実行する手段と、
前記アプリケーションHDLと前記論理合成と配置配線を実行して生成されたアプリケーションネットリストとの論理等価性を判定する手段を更に設けたことを特徴とする半導体LSI設計装置。 - 請求項1または請求項2に記載の半導体LSI設計装置において、
機能ブロックライブラリで定義される各機能ブロックには、その機能ブロックが本来実現する機能に対する入出力ピンに加えて、演算内容には無関係の演算開始信号入力ピンと演算終了信号出力ピンとが定義されていることを特徴とする半導体LSI設計装置。 - 請求項5に記載の半導体LSI設計装置において、
前記組合せ回路を機能ブロックを時分割で複数回実行する順序回路に適用可能な演算順序情報へ変換する手段が、前記組合せ回路に対して、演算開始信号ピンから演算終了信号ピンまでを辿り、現れた機能ブロックの順に演算順序情報へ変換することを特徴とする半導体LSI設計装置。 - 計算機が、
各種制御回路で共通に使用される各種機能ブロックを予め検証して登録している機能ブロックライブラリを、ユーザインタフェースに提示し、ユーザが、アプリケーション仕様に基づいて、各種機能ブロックを適宜配置、接続すると共に、演算順序を明示するために、各機能ブロックの演算開始信号入力ピン、演算終了信号出力ピンを接続する設計をユーザインタフェースに入力した情報を受け付けて、HDL形式の組合せ回路を生成する工程と、
前記組合せ回路を、予め作成されて検証されて登録されている、内部に各種機能ブロックを1個ずつ結合されて、演算順序通りに機能ブロックを時分割で複数回実行する順序回路に適用可能な、演算順序情報へ変換する工程と、
生成された演算順序情報から組合せ回路へ逆変換する工程と、
前記組合せ回路と、逆変換して生成した組合せ回路の論理等価性を検証する工程と、
前記演算順序情報と、前記登録されている順序回路と、機能ブロックライブラリより読み出した機能ブロック群を結合して、アプリケーションHDLを構成する工程とを有することを特徴とする半導体LSI設計方法。 - 請求項7に記載の半導体LSI設計方法において、
計算機が、
前記演算順序情報と、前記順序回路と、機能ブロック群を結合する工程が出力するアプリケーションHDLに対してASICまたはFPGAに実装するために論理合成と配置配線を実行する工程と、
前記アプリケーションHDLと前記論理合成と配置配線を実行して生成されたアプリケーションネットリストとの論理等価性を判定する工程を更に設けたことを特徴とする半導体LSI設計方法。 - 請求項7に記載の半導体LSI設計方法において、
機能ブロックライブラリで定義される各機能ブロックには、その機能ブロックが本来実現する機能に対する入出力ピンに加えて、演算内容には無関係の演算開始信号入力ピンと演算終了信号出力ピンとが定義され、
計算機が、
前記組合せ回路を前記順序回路に適用可能な演算順序情報へ変換する工程が、前記組合せ回路に対して、演算開始信号ピンから各機能ブロックの演算開始信号入力ピン、演算終了信号出力ピン、および演算終了信号ピンまでの接続を辿り、現れた機能ブロックの順に演算順序情報へ変換することを特徴とする半導体LSI設計方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018086617A JP7045921B2 (ja) | 2018-04-27 | 2018-04-27 | 半導体lsi設計装置および設計方法 |
CN201910256473.0A CN110414029B (zh) | 2018-04-27 | 2019-03-29 | 半导体lsi设计装置以及设计方法 |
EP19168894.4A EP3564836A1 (en) | 2018-04-27 | 2019-04-12 | Semiconductor lsi design device and design method |
US16/389,332 US10747920B2 (en) | 2018-04-27 | 2019-04-19 | Semiconductor LSI design device and design method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018086617A JP7045921B2 (ja) | 2018-04-27 | 2018-04-27 | 半導体lsi設計装置および設計方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2019192097A JP2019192097A (ja) | 2019-10-31 |
JP7045921B2 true JP7045921B2 (ja) | 2022-04-01 |
Family
ID=66290191
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018086617A Active JP7045921B2 (ja) | 2018-04-27 | 2018-04-27 | 半導体lsi設計装置および設計方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US10747920B2 (ja) |
EP (1) | EP3564836A1 (ja) |
JP (1) | JP7045921B2 (ja) |
CN (1) | CN110414029B (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7045921B2 (ja) * | 2018-04-27 | 2022-04-01 | 株式会社日立製作所 | 半導体lsi設計装置および設計方法 |
JP7240350B2 (ja) * | 2020-03-23 | 2023-03-15 | 株式会社東芝 | 演算装置及び演算方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017224128A (ja) | 2016-06-15 | 2017-12-21 | 株式会社日立製作所 | 半導体lsi設計装置および設計方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3196950B2 (ja) * | 1993-11-30 | 2001-08-06 | 日本電信電話株式会社 | 回路情報の検証システム |
US5644498A (en) * | 1995-01-25 | 1997-07-01 | Lsi Logic Corporation | Timing shell generation through netlist reduction |
US6026220A (en) * | 1996-11-19 | 2000-02-15 | Unisys Corporation | Method and apparatus for incremntally optimizing a circuit design |
JP4371856B2 (ja) * | 2004-03-04 | 2009-11-25 | 株式会社東芝 | 安全保護計装システムおよびその取扱方法 |
JP4403187B2 (ja) * | 2007-03-30 | 2010-01-20 | 富士通株式会社 | 設計データ変換プログラム、該プログラムを記録した記録媒体、設計データ変換装置、および設計データ変換方法 |
US9501408B2 (en) * | 2013-02-19 | 2016-11-22 | Globalfoundries Inc. | Efficient validation of coherency between processor cores and accelerators in computer systems |
JP7045921B2 (ja) * | 2018-04-27 | 2022-04-01 | 株式会社日立製作所 | 半導体lsi設計装置および設計方法 |
-
2018
- 2018-04-27 JP JP2018086617A patent/JP7045921B2/ja active Active
-
2019
- 2019-03-29 CN CN201910256473.0A patent/CN110414029B/zh active Active
- 2019-04-12 EP EP19168894.4A patent/EP3564836A1/en not_active Withdrawn
- 2019-04-19 US US16/389,332 patent/US10747920B2/en active Active
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017224128A (ja) | 2016-06-15 | 2017-12-21 | 株式会社日立製作所 | 半導体lsi設計装置および設計方法 |
Also Published As
Publication number | Publication date |
---|---|
US10747920B2 (en) | 2020-08-18 |
CN110414029B (zh) | 2023-06-27 |
US20190332727A1 (en) | 2019-10-31 |
EP3564836A1 (en) | 2019-11-06 |
JP2019192097A (ja) | 2019-10-31 |
CN110414029A (zh) | 2019-11-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10922462B1 (en) | Intellectual property block validation and design integration for integrated circuits | |
US11914933B2 (en) | Generation of dynamic design flows for integrated circuits | |
US9558308B2 (en) | Compiler for closed-loop 1×N VLSI design | |
US7360180B2 (en) | Computer program product, method, and system for hardware model conversion | |
US7966598B2 (en) | Top level hierarchy wiring via 1×N compiler | |
US11748536B2 (en) | Automated microprocessor design | |
US8181131B2 (en) | Enhanced analysis of array-based netlists via reparameterization | |
US8869091B2 (en) | Incremental clock tree synthesis | |
US8762907B2 (en) | Hierarchical equivalence checking and efficient handling of equivalence checks when engineering change orders are in an unsharable register transfer level | |
JP7045921B2 (ja) | 半導体lsi設計装置および設計方法 | |
JP5830955B2 (ja) | 検証装置、検証方法及び検証プログラム | |
JP6663801B2 (ja) | 半導体lsi設計装置および設計方法 | |
Khan et al. | GHAZI: An Open-Source ASIC Implementation of RISC-V based SoC | |
WO2006025412A1 (ja) | 論理検証方法、論理モジュールデータ、デバイスデータおよび論理検証装置 | |
US20060150136A1 (en) | Systems and methods for designing integrated circuits | |
Laeufer et al. | Open-source formal verification for Chisel | |
KR102545302B1 (ko) | Cmos 기반 디지털 회로의 설계 및 검증 과정 자동화 프레임워크 | |
CN117907812B (zh) | 电路检测方法及装置、电子设备、存储介质、程序产品 | |
US20230205969A1 (en) | Techniques for modeling and verification of convergence for hierarchical domain crossings | |
JP2011053764A (ja) | 動作合成検証補助装置、動作合成検証補助方法、プログラム、及び記録媒体 | |
US20150074626A1 (en) | Determining method, computer product, and determining apparatus | |
JP2000172730A (ja) | 論理合成装置 | |
CN116245073A (zh) | 可扩展片上系统(soc)级连接性验证的简化形式模型的创建 | |
JP2009245148A (ja) | 再構成可能な論理デバイスのデバッグ装置、デバッグ方法及びデバッグプログラム | |
Foster et al. | Assertion Methodology |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20201207 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20211221 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20220104 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20220222 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20220308 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20220322 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7045921 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |