KR100699116B1 - 반도체 ｍｏｓ, ｃｍｏｓ 소자, 그리고 커패시터 소자 및이들 소자의 제작 방법 - Google Patents

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Abstract

본 발명은 회로 소자를 제작하는 방법을 포함한다. 전도성으로 도핑된 실리콘과 유전층 사이에 20 옹스트롬 이하 두께(또는 70 ALD 사이클 이하의 사이클로 형성된 두께)의 금속함유 물질이 형성된다. 전도성으로 도핑된 실리콘은 n형 실리콘일 수 있으며, 상기 유전층은 고유전율 물질일 수 있다. 금속함유 물질은 유전층 바로 위에 형성될 수 있고, 전도성으로 도핑된 실리콘은 상기 금속함유 물질 바로 위에 형성될 수 있다. 이 회로 소자는 커패시터 구조물일 수도 있고, 트랜지스터 구조물일 수도 있다. 회로 소자가 트랜지스터 구조물일 경우, 이러한 회로 소자가 CMOS 어셈블리에 일체형으로 구성될 수 있다. 본 발명의 여러 소자들이 메모리 구조물에 통합될 수도 있으며, 전자시스템에 통합될 수도 있다.

Description

반도체 ＭＯＳ, ＣＭＯＳ 소자, 그리고 커패시터 소자 및 이들 소자의 제작 방법{SEMICONDUCTOR MOS, CMOS DEVICES AND CAPACITORS AND METHOD OF MANUFACTURING THE SAME}
본 발명은 (n-채널 금속-산화물 반도체(NMOS) 소자 및 p-채널 금속산화물 반도체(PMOS) 소자를 포함하는) 트랜스지스터 소자 및 보완형 금속-산화물 반도체(CMOS) 소자 구성에 관한 것이다. 본 발명은 커패시터 소자, 트랜지스터 소자, COMS 소자 제작 방법에 또한 관련된다. 특히, 발명은 트랜지스터 소자, 커패시터 구성 및 CMOS 어셈블리를 포함하는 메모리 기억장치에 관련되며, 일부 태양에 따르면, DRAM에 관련된다. 발명은 커패시터 구조, 트랜지스터 소자, 그리고 CMOS 어셈블리를 포함하는 전자시스템에 또한 관련된다.
가령, 트랜지스터 소자 및 커패시터 소자들같은 소자들을 포함하는 다양한 반도체 구조물에서 유전율이 높은 게이트 유전체를 이용하는 것이 바람직할 수 있다. 유전율이 높은 유전체들은 실리콘이산화물보다 큰 유전상수를 가진 유전물질로 간주되며, 그 예로는 Ta2O5, Al2O3 등이 있다.
유전율이 큰 유전물질을 표준 CMOS 에 일체형으로 구성시키는 것은 많은 관 심을 불러일으켰다. 그러나, CMOS 구조에서 전형적인 실리콘 게이트 전극과 연계하여 사용될 때 이는 여러가지 문제점들을 발생시켰다. 예를 들어, 유전율이 높은 유전체에 실리콘을 직접 증착시키면, 실리콘과 유전체의 계면에 반응층이 생긴다. 이 반응층은 실리콘 증착 중에 발생할 수 있고, 실리콘의 차후 고온 어닐링 과정 중에 발생할 수도 있다. 이 반응층은 실리콘과 유전물질 사이에 실리케이트같은 계면박막을 형성한다. 이 계면층은 유전체 스택의 유효 유전상수를 감소시키고, 따라서, 유전체의 스케일러빌러티(scalability)를 제한한다. 더우기, 계면층은 대전된 원자 결함과, 금속-원자 d 상태들로 인해, 전하 트래핑/전하 고착의 소스가 될 수 있다. 전하 트래핑/전하 고착은 포스트-게이트 어닐링에 의해 영향받을 수 있으며, 트랜지스터 소자의 임계전압에서 제어할 수 없는 변화를 야기할 수 있다. 추가적으로, 상기 임계전압이 p-형 도핑된 실리콘으로부터 높은 유전율의 게이트 유전체로의 붕소 확산에 의해 변화할 수 있다. 이러한 임계전압 변화는 메모리 셀 처리와 같은 고온 처리에 있어 특히 중요하고 문제점이 될 수 있다. 유전체를 통한 붕소 확산은 고유전율 박막 이용시 유전체의 두께 증가에도 불구하고 문제점이 될 수 있다.
상술한 이유로, 고유전율 유전체 물질을 CMOS에 일체형으로 구성하기 위한 새로운 방법이 필요하다. 추가적으로, 고유전율 유전체 물질이 CMOS 어셈블리 외에 다른 반도체 구조물에도 사용되기 때문에, CMOS 외에 다른 반도체 제작에도 이 방법을 적용할 수 있다면 바람직할 것이다. 특히, 이 방법들을 커패시터 소자 제작에 적용할 수 있다면 바람직할 것이다. 또한, 고유전율 물질 뿐 아니라, 다른 유전물질에도 적용할 수 있다면 바람직할 것이다.
한 태양에 따르면, 본 발명은 회로 소자 제작 방법을 포함한다. 기판 위에 유전층이 형성되고, 상기 유전층 바로 위에 금속함유 물질이 형성된다. 상기 금속함유 물질의 예로는 금속실리사이드, 금속나이트라이드 등이 있고, 상기 금속의 예로는 텅스텐, 하프늄, 탄탈륨, 티타늄 등이 있다. 금속함유 물질은 20옹스트롬 이하의 두께로 형성된다. 이어서, 상기 금속함유 물질 바로 위에 전도성으로 도핑된 실리콘이 형성된다. 이 회로 소자는 가령, 트랜지스터 소자이거나 커패시터 소자일 수 있다.
또다른 태양에 따르면, 본 발명은 CMOS를 포함한다. CMOS는 기판 위에 유전층을 포함한다. 상기 유전층 위에 PMOS 게이트와 NMOS 게이트가 형성된다. 상기 유전층 위 PMOS 게이트 내에 제 1 금속함유 물질이 형성되고, 제 1 금속함유 물질의 두께는 20옹스트롬 이상이며, 150 옹스트롬이 일반적이다. 유전층 위 NMOS 게이트 내에 제 2 금속함유 물질이 형성되며, 이때, 제 2 금속함유 물질의 두께는 20옹스트롬 이하이다. 상기 제 1 금속함유 물질 위 PMOS 게이트 내에는 n형으로 도핑된 실리콘 제 1 층이 형성되고, 상기 제 2 금속함유 물질 위 NMOS 게이트 내에는 n형으로 도핑된 실리콘 제 2층이형성된다.
또하나의 태양에 따르면, 발명은 커패시터 구조물을 포함한다. 이구조물은 전도성으로 도핑된 실리콘을 포함하는 제 1 커패시터 전극을 포함한다. 제 1 커패시터 전극에 인접한 위치에 유전층이 배치되며, 상기 제 1 커패시터 전극으로부터 유전층 사이에 제 2 커패시터 전극이 배치된다. 상기 유전층과 상기 제 1 커패시터 전극의 전도성으로 도핑된 실리콘 사이에 금속함유 물질이 배치된다. 금속함유 물질은 20 옹스트롬 이하의 두께를 가진다.
발명의 다양한 구성들이 DRAM 소자같은 메모리 소자에 일체형으로 구성될 수 있다. 또한, 본 발명의 다양한 구성들이 전자시스템에 일체형으로 구성될 수 있다.
도 1은 알루미늄 산화물과 폴리실리콘을 사이에 원자층 증착형(ALD) 티타늄 나이트라이드를 포함하는 다양한 구조물에 대한 전압 대 커패시턴스의 그래프이다. 티타늄 나이트라이드층의 두께는 그래프 내 박스 안에 표시되며, 이 박스는 티타늄 나이트라이드층이 없을 경우, 티타늄 나이트라이드층 형성에 특정 ALD 사이클이 사용될 경우, 또는 100 옹스트롬 두께의 티타늄 나이트라이드층이 존재할 경우를 표시한다. 각각의 ALD 사이클은 0.3 옹스트롬 내지 0.4 옹스트롬까지 티타늄 나이트라이드의 성장속도에 대응한다.
도 2는 예비 공정 단계에서의 반도체 웨이퍼 구조의 부분도로서, 한 쌍의 조각들을 도시한다.
도 3은 도 2의 공정 단계 다음의 공정 단계에서의 웨이퍼 부분 도면.
도 4는 도 3의 공정 단계 다음의 공정 단계에서의 웨이퍼 부분 도면.
도 5는 도 4의 공정 단계 다음의 공정 단계에서의 웨이퍼 부분 도면.
도 6은 도 5의 공정 단계 다음의 공정 단계에서의 웨이퍼 부분 도면.
도 7은 발명의 또다른 실시예에 따른 반도체 웨이퍼 부분의 단면도로서, DRAM 셀을 도시한다.
도 8은 본 발명의 일례의 적용을 위한 컴퓨터의 도면.
도 9는 도 8의 컴퓨터의 마더보드의 특징들을 도시하는 블록도표.
도 10은 본 발명의 일례의 태양에 따른 전자시스템의 하이레벨 블록도표.
도 11은 본 발명의 한 태양에 따른 일례의 전자 시스템의 단순화된 블록도표.
발명의 한 태양은 CMOS 구조물의 NMOS 및 PMOS 소자에서 유전 물질과 전도성으로 도핑된 실리콘과 유전 물질 사이에 금속함유 물질을 일체형으로 구성하는 것이 바람직하다는 점에 착안하였다. 더우기, PMOS소자에 사용되는 금속함유 물질이 NMOS소자에 사용되는 금속함유 물질보다 두꺼운 것이 바람직하며, NMOS소자에 사용되는 금속함유 물질은 얇은 것이 바람직하다. PMOS 소자의 금속함유 물질 두께는 20옹스트롬 이상이며, 100옹스트롬 이상이 바람직하고, 150 옹스트롬 이상인 것이 더욱 바람직하다. NMOS 소자에 사용되는 금속함유 물질 두께는 20옹스트롬 미만이고, 15 옹스트롬 이하인 경우도 많으며, 10옹스트롬 이하인 경우도 많다. 또한, NMOS 소자에 사용되는 금속함유 물질이 70 ALD 사이클 미만으로 형성되는 것이 일반적이다. 50 ALD 사이클 미만인 경우도 많으며, 40 ALD 사이클 미만인 경우도 많다. 본원에 사용되는 전형적인 ALD는 사이클 당 0.3~0.4 옹스트롬의 증착 속도를 가진다.그러나, 사이클 당 0.3~0.4 옹스트롬과는 다른 증착 속도를 가지는 ALD를 이용할 수도 있다. NMOS소자에 이용되는 금속함유층은 얇은 층 두께로 인해 불연속적일 수 있고, 본원 발명의 특별한 적용을 위해 여전히 적합할 수 있다.
특정 태양에 따르면, 금속함유 물질이 티타늄, 하프늄, 탄탈륨, 또는 텅스텐을 포함할 수 있다. 일례의 금속함유 물질은 티타늄, 하프늄, 탄탈륨, , 그리고 텅스텐 중 한가지 이상과, 상기 티타늄, 탄탈륨, 하프늄, 그리고 텅스텐 중 한개 이상의 나이트라이드 및 실리사이드를 포함한다. 일부 태양에서, 금속함유 물질이 탄탈륨나이트라이드, 텅스텐나이트라이드, 하프늄나이트라이드, 그리고 티타늄나이트라이드 중 한가지 이상을 포함하는 것이 바람직할 수 있다.
특정 응용에 따르면, 유전물질과 붕소도핑된 폴리실리콘 사이에 금속함유 물질을 이용함으로서, 유전물질에 대한 붕소확산을 막거나 완화시킬 수 있다. 또한, 금속함유 물질과 p형 실리콘 일함수들 간의 유사성이 PMOS 소자들의 임계전압을 거의 무시할 수 있을 정도만 변화시키도록, 특정 금속함유 물질이 선택될 수 있다. 이러한 경우에 적합한 금속함유 물질은 티타늄 나이트라이드와 텅스텐 나이트라이드이다. 더우기, 고유전율 유전체와 폴리실리콘 물질 사이에 이러한 금속함유 물질을 이용함으로서, 실리케이트같은 실리케이트 계면층 형성을 완화시키거나 방지할 수 있다. 실리콘이 유전물질과 직접 접촉한다면, 이러한 실리케이트 계면층이 형성되어 부작용을 일으킬 수 있는 것이다.
P형 도핑된 실리콘과 유사한 일함수들을 가진 금속함유 물질들이 PMOS 게이트에 이용시 우수한 기능을 보이지만, 이러한 금속함유 물질의 일함수가 NMOS 게이트에서는 문제가 될 수 있다. 예를 들어, 티타늄 나이트라이드는 p형 도핑된 실리콘과 유사한 일함수을 가진 금속함유 물질이며, 두꺼운 티타늄 나이트라이드층은 티타늄 나이트라이드가 없는 게이트에 비해 약 1볼트만큼 NMOS 임계전압을 이동시 킬 것이다. 이러한 문제점은 PMOS게이트에 이용된 것과는 다른 일함수을 가진 금속함유 물질을 NMOS 게이트에 이용함으로서 방지할 수 있다. 그러나, n형 실리콘용으로 훌륭한 대안이 될 수 있는 작은 일함수를 가진 금속들은 고온에서 매우 불안정해지는 경향이 있다. 따라서 이러한 금속들은 반도체 소자 제작 중 사용되는 전형적인 열처리 조건에 부적합하다.
본 발명의 한가지 태양은 NMOS 소자 내에 초박형 금속함유 물질 장벽층을 이용한다. 이때, 상기 금속함유 물질은 n형 실리콘과는 다른 일함수를 가진다. 이 금속함유 물질은 실리콘과 유전물질 사이에 위치한다. 가령, 알루미늄 산화물과 같은 고유전율 물질을 예로 들 수 있다. n형 실리콘과 금속함유 물질의 조합된 일함수를 완전히 지배하는 것을 방지할 수 있도록 금속함유 물질이 얇아야하며, 실리콘과 유전물질의 반응을 방지하거나 완화시킬만큼 상기 금속함유 물질이 두꺼워야 한다. 실리콘과 유전물질의 반응을 완화시킴으로서, 실리콘과 고유전율 물질의 계면에서 전하 트래핑이 발생하는 문제를 피할 수 있고, 이로 인해, NMOS 소자의 임계 전압을 보다 용이하게 제어할 수 있다.
NMOS 소자에 사용되는 얇은 금속함유 물질 장벽층은 원자층 증착(ALD)이나 화학적 기상 증착(CVD)과 같은 임의의 적절한 방법에 의해 형성될 수 있다. 원자층 증착에 따르면, 금속함유 물질의 두께와 균일성을 용이하게 제어할 수 있고, 또한, 금속함유 물질과 직접 접촉하는 유전체의 손상 및 그와의 상호작용을 완화시키거나 방지할 수 있다.
금속함유 물질은 유전 물질 바로 위에 형성되는 것이 일반적이다. "바로 위 에"라는 표현은, 금속함유 물질이 CVD에 의해 형성될 경우 금속함유 물질이 유전 물질과 물리적으로 접촉된 상태로 형성됨을 의미하며, ALD로 형성될 경우, 금속함유 물질 형성에 사용되는 층이 유전 물질과 물리적으로 접촉하는 상태로 증착됨을 의미한다. 일부 태양에 따르면, 금속함유 물질의 덩어리를 형성하기 전에 유전물질의 덩어리 위에 계면층을 형성할 수 있고, 이 계면층 위에 금속함유 물질이 형성될 수 있다. 계면층은 실리콘나이트라이드나 하프늄나이트라이드같은 나이트라이드(다른 표현으로, "질화물")를 포함할 수 있다. 나이트라이드는 특정 표면 유전 물질의 질화작용에 의해, 또는 그외 다른 방법에 의해 형성될 수 있다.
금속함유 물질 위에 형성되는 실리콘은 가령, 화학적 기상 증착을 포함하는 임의의 적절한 방법에 의해 형성될 수 있다. 전도도 향상 도펀트가 증착 중 실리콘 내에 형성될 수 있고, 또는 증착에 이어 적절한 임플랜트로 형성될 수 있다.
금속함유 물질 바로 위에 실리콘을 형성함으로서, 실리콘과 금속함유 물질이 금속 및 실리콘을 지닌 합성물질을 형성하도록 반응할 수 있다. 이러한 합성 물질의 예로는, 티타늄+질소+실리콘(TiNxSiy), 하프늄+질소+실리콘, 텅스텐+질소+실리콘, 또는 탄탈륨+질소+실리콘이 있다. 합성물질이 티타늄+질소+실리콘을 포함할 경우, 이러한 합성물질은 티타늄실리사이드 및 티타늄나이트라이드의 중간치 일함수를 가질 수 있다. 티타늄실리사이드와 티타늄나이트라이드의 일함수는 각각 3.67~4.25 eV와, 4,83~4.95eV에 해당한다.
도 1은 플랫 밴드 전압(Vfb)에서 ALD에 의해 증착되는 티타늄나이트라이드 장벽 두께의 효과를 도시하는 고주파수 커패시턴스/전압 데이터를 도시한다. 100옹스트롬 두께의 티타늄나이트라이드 장벽층은 벌크 티타늄 나이트라이드의 일함수를 나타내며, 플래시 트랜지스터 실험에서 PMOS 임계전압과 부합함을 알 수 있다. 티타늄 나이트라이드 박막을 15 ALD 사이클로 얇게하면(추정 두께는 5~7 옹스트롬), Vbf가 300mV만큼 줄어든다. 추가적으로, 티타늄나이트라이드 장벽을 더 얇게함으로서 Vfb 변화를 얻을 수 있다. 도 1의 데이터는 5 사이클로 ALD 증착된 티타늄나이트라이드가 알루미늄산화물 위에 티타늄나이트라이드를 이용함과 관련하여 전형 영햐을 미치지 않음을 보여주고 있다. 실제로, 3 사이클로부터 형성된 티타늄나이트라이드와 5사이클로부터 형성된 티타늄나이트라이드의 커패시턴스/전압 곡선은 티타늄나이트라이드 장벽의 개입없이 알루미늄산화물 바로 위에 형성되는 폴리실리콘 게이트의 커패시턴스/전압과 동일하다. 뻗어나간 커패시턴스/전압 곡선은 계면 상태에서의 증가치를 표시한다. 이는, 누적 커패시턴스의 감소와 함께, 5사이클 미만의 ALD로부터 형성되는 티타늄나이트라이드가 존재할 때, 또는, 티타늄나이트라이드가 없을 때 계면 실리케이트층의 형성을 지원한다. 도시되는 ALD 사이클은 사이클당 0.3~0.4 옹스트롬의 티타늄나이트라이드 성장속도에 대응한다.
본 발명의 일례의 태양은 도 2-7을 참고하여 설명된다. 도 2에서, 반도체 구조물(10)은 제 1 부분(12)과 제 2 부분(14)을 포함한다. 각 부분(12, 14)은 각각 NMOS 영역과 PMOS 영역에 대응하며, 이들은 CMOS구조에 통합될 수 있다.
구조물(10)은 기판(16)을 포함하며, 상기 기판(16)은 NMOS 영역(12)에서 p형으로 도핑되고 PMOS 영역(14)에서 n형으로 도핑된다. 기판(16)은 가령, 단결정실리 콘을 포함할 수 있다. 본원에서 "반도체 기판"이라 함은, 반도체 웨이퍼와 같은 벌크 반도체 물질과, 반도체 물질층을 포함하는, 반도체 물질을 포함하는 임의의 구조를 의미한다. "기판"이라는 용어는 상술한 반도체 기판을 포함하는 임의의 지지 구조물을 의미한다.
기판(16) 위에 유전 물질(18)이 뻗어간다. 유전물질(18)은 한쌍의 이격된 층을 포함하는 것으로 도시되고 있으며, 얇은 하부층(20)은 기판(16) 윗면 바로 위에 형성되고, 두꺼운 상부층(22)은 얇은 하부층(20) 위에 형성된다. 얇은 하부층(20)은 가령 실리콘 이산화물을 포함할 수 있고, 특정예에서, 단결정 기판(16)의 윗면 위에 형성되는 산화물에 해당할 수 있다. 두꺼운 상부층(22)은 유전물질층(22)으로서, 고유전율 물질같은 적절한 임의의 물질에 해당할 수 있다. 유전물질층(22)은 가령, 한개 이상의 산화물과, 한개 이상의 실리케이트를 포함할 수 있다. 특정 예에서, 유전물질층(22)은 탄탈륨, 하프늄, 그리고 알루미늄 중 한가지 이상을 포함할 것이다. 예를 들어, 유전물질층(22)은 탄탄륨 산화물(가령, Ta2O5), 알루미늄산화물(가령, Al2O3), 하프늄산화물, 하프늄실리케이트를 포함할 수 있고, 일부 예에서는 여러 다른 물질들의 다층구조(가령, Al2O3/HfO2, 등)를 포함할 수도 있다. 다층구조는 가령 나노래미네이트일 수 있다. 유전물질(18)이 두개의 개별 층들을 포함하는 것으로 도시되지만, 유전 물질이 세개 이상의 개별 층들을 포함할 수도 있고, 한개의 층만을 포함할 수도 있다. 특정 공정에서, 실리콘이산화물층(20)이 생략될 수 있고, 유전층(18) 전체에 대해 고유전율 물질이 이용될 수 있다. 그외 다 른 태양에 따르면, 유전물질 전체가 실리콘이산화물같은 고유전율 물질과는 다른 것일 수 있다.
상기 유전물질층(22) 위에 금속함유층(24)이 형성된다. 도시되는 실시예에서, 금속함유층(24)은 유전물질(22)에 물리적으로 접촉하도록 형성되며, 다시 말해서, 유전물질층(22) 바로 위에 형성된다. 금속함유층(24)은 두꺼운 금속함유층, 또는 제 1 금속함유층으로 불릴 수 있다. 이는 나중에 언급할 금속함유층으로부터 상기 금속함유층(24)을 구분하기 위함이다. 금속함유층(24)은, 화학적 기상 증착같은 임의의 적절한 방법에 의해 형성될 수 있다. 금속함유층(24)은 티타늄, 탄탈륨, 텅스텐, 또는 하프늄을 포함할 수 있다. 특정 태양에 따르면, 금속함유층(24)은 티타늄, 탄탈륨, 텅스텐, 그리고 하프늄을 포함할 수 있고, 티타늄, 탄탈륨, 텅스텐, 그리고 하프늄 중 한가지 이상에 대한 나이트라이드나 실리사이드를 포함할 수 있다. 금속함유층(24)은 20옹스트롬 이상의 제 1의 두께로 형성되며, 일반적으로는 100 옹스트롬 이상, 종종 150 옹스트롬 이상으로 형성되는 경우도 많다.
도 3에서, PMOS 영역(14) 위에 금속함유층(24)이 형성되고 NMOS 영역(12) 위에는 형성되지 않도록 금속함유층(24)이 패턴처리된다. 금속함유층(24)의 패턴처리에 의해, 금속함유층이 블록으로 형성된다. 이러한 패턴처리는 가령, 포토리소그래피 처리를 수반하여, 금속함유층(24) 위에 패턴처리된 포토레지스트 마스크(도시되지 않음)를 형성하고, 금속함유층(24)의 적절한 에칭을 통해 패턴을 마스크로부터 금속함유층(24)에 전이하며, 이어서 포토레지스트 마스크를 제거한다. 도 2 및 도 3에 도시되는 과정은 PMOS 영역(14) 위에 금속함유 블록(도 3의 24)을 형성하는 데 사용될 수 있는 여러 방법 중 한가지에 불과하다.
도 4에서는, NMOS 영역(12)과 PMOS 영역(14) 위에 층(30, 32, 34, 36)들의 스택이 형성된다. 층(30)은 금속함유 물질을 포함하며, 20옹스트롬 이하의 제 2의 두께로 형성된다. 층(30)은 제 2 금속함유층으로 불릴 수 있다. 이는 제 1 금속함유층(24)과 구분하기 위함이다. 도시되는 태양에서, 층(30)은 NMOS 영역(12) 사이에서 유전물질층(22)과 물리적으로 접촉하며, PMOS 영역(14) 사이에서 제 1 금속함유층(24)과 물리적으로 접촉한다. 제 2 금속함유층(30)은 원자층 증착(ALD) 공정에 의해 형성될 수 있으며, 그 두께는 15 옹스트롬 이하일 수도 있고, 일부 태양에 따라 10 옹스트롬 이하일 수도 있다. 대안으로, 제 2 금속함유층(30)이 50 ALD 사이클 이하의 사이클로 형성될 수 있고, 또는 30 사이클 이하의 사이클로 형성될 수도 있다. 제 2 금속함유층(30)은 제 1 금속함유층(24)과 같은 조성을 가질 수도 있고, 다른 조성을 가질 수도 있다. 제 2 금속함유층(30)은 주구성요소로 티타늄나이트라이드를 포함할 수 있다. 즉, 질량비로 제 2 금속함유층의 50% 이상이 티타늄나이트라이드일 수 있다. 제 2 금속함유층(30)은 탄탈륨나이트라이드, 텅스텐 나이트라이드, 또는 하프늄나이트라이드를 주구성요소로 포함할 수도 있다. 특정 태양에 따르면, 제 2 금속함유층(30)이 티타늄, 탄탈륨, 텅스텐, 그리고 하프늄 중 한가지 이상을 포함할 수 있다. 그리고, 티타늄, 탄탈륨, 텅스텐, 그리고 하프늄 중 한가지 이상의 나이트라이드나 실리사이드를 포함할 수 있다.
층(32)은 전도성 도핑된 실리콘을 포함할 수 있다. 가령, 전도성으로 도핑된 아모르포스 실리콘이나 전도성으로 도핑된 다결정실리콘을 포함할 수 있다. 도시되 는 태양에서, 실리콘함유층(32)은 금속함유층(30)과 물리적으로 접촉한다. 또한 도시되는 태양에서, 전도성으로 도핑된 실리콘층이 동일하게 NMOS영역과 PMOS 영역 사이에서 뻗어간다. 따라서, 전도성으로 도핑된 층(32)이 주로 n형으로 도핑될 경우, 이러한 물질이 NMOS 영역과 PMOS 영역에 이용된다. NMOS 영역과 PMOS 영역에 서로 다른 전도성 도핑 물질이 이용되는 경우도 본 발명에 물론 포함되며, NMOS영역과 PMOS 영역 중 한 영역에 전도성-도핑 실리콘이 생략되는 경우도 본 발명에 포함된다. 그러나, 도시되는 태양에 따르면, NMOS영역과 PMOS영역에 동일한 전도성-도핑 실리콘이 형성될 경우 공정을 단순화시킬 수 있다.
층(34)은 가령, 금속이나 금속합금을 포함할 수 있으며, 특정 태양에 따르면 텅스텐을 포함할 것이다.
층(36)은 전기절연 캡으로서, 실리콘나이트라이드 등을 포함할 수 있다.
도 5에 따르면, 층(30, 32, 34, 36)들이 패턴처리되어 NMOS영역(12)과 PMOS 영역(14) 위에 게이트 스택(40, 42)을 각기 형성한다. 스택(40, 42)의 패턴처리된 물질들은 제 1, 2 물질로 각기 불릴 수 있다. 이는 특정 스택 내의 물질들을 구분하기 위함이다. 가령, 패턴처리된 실리콘층(32)은 스택(40)의 제 1 실리콘 물질과, 스택(42)의 제 2 실리콘 물질로 불릴 수 있다.
스택(40)과 스택(42)의 주목할만한 차이점은 게이트 스택(40)에서는 전도성으로 도핑된 실리콘층(32)과 유전물질층(22) 사이에 얇은 금속함유층(30)만이 형성됨에 반해, 게이트 스택(42)에서는 전도성으로 도핑된 실리콘층(32)과 유전물질층(22) 사이에 얇은 금속함유층(30) 외에 두꺼운 금속함유층(24)도 형성된다는 점이 다.
게이트 스택(42)에서, 전도성으로 도핑된 실리콘층(32)과 유전물질층(22) 사이의 금속함유 물질은 게이트 스택(42)의 일함수가 순수 금속함유 물질 자체의 일함수와 대등할만큼 두꺼운 것이 바람직하다. 이와는 대조적으로, 게이트 스택(40)에서의 금속함유 물질은 스택(40)의 일함수가 순수 금속함유 물질의 일함수와 다르도록 얇은 것이 바람직하다. 대신에, 전도성으로 도핑된 실리콘층(32)에 의해 스택(40)의 일함수가 변경되도록 하여야 한다. 그러나, 스택(40)의 일함수가 순수 전도성으로 도핑된 실리콘층(32)의 일함수가 아니라, 순수 금속함유층과 순수 전도성으로 도핑된 실리콘의 일함수 사이의 값으로 결정되도록 금속함유층(30)의 두께가 두꺼운 것이 바람직하다. 특정 태양에 따르면, NMOS 스택(40)에서, 전도성으로 도핑된 실리콘층(32)과 금속함유층(30)의 일함수가 순수 형태의 전도성으로 도핑된 실리콘과 금속함유 물질의 일함수에 대해 상대적으로 변화하며, 순수 형태의 금속함유 물질의 일함수로부터 적어도 50mV 이상 변화한다.
NMOS 게이트 스택(40)의 일함수가 전도성으로 도핑된 실리콘층(32)으로부터의 기여분을 포함하는 사례에서, 전도성으로 도핑된 실리콘층(32)의 주-도펀트 종류는 n형일 것이다.
PMOS 게이트 스택(42)의 일함수가 실제론 금속함유층(24)의 일함수이기 때문에, 전도성으로 도핑된 실리콘층(32)은 게이트 스택의 일함수에 관련이 없다. 따라서, PMOS 게이트 스택(42)은 층(32)용으로 n형 실리콘을 포함할 수도 있고 p형 실리콘을 포함할 수도 있다. 그러나, 게이트 스택이 스택(42)의 실리콘으로 n형 실리 콘을 이용하는 것이 바람직하다. 그러면 스택(42)의 실리콘이 도 4의 공정에서처럼 스택(40)의 실리콘과 단일 단계로 형성될 수 있다.
층(30, 32, 34, 36)으로부터 게이트 스택(40)을 형성하는 것은, 이러한 층들의 물질을 NMOS게이트 스택에 일체형으로 구성하는 것으로 간주할 수 있다. 마찬가지로, 층(24, 30, 32, 34, 36)으로부터 게이트 스택(42)을 형성하는 것은 PMOS게이트 스택에 이러한 층들을 일체형으로 구성하는 것으로 간주할 수 있다.
게이트 스택(40, 42) 하의 영역은 발명의 특정 태양에서, 각각 NMOS 게이트 영역과 PMOS 게이트 영역으로 불릴 수 있다. 또한, 게이트 스택(40, 42) 하의 유전물질(20, 22)은 발명의 특정 태양에서 게이트 유전층으로 간주할 수 있다.
금속함유층(30)과 접촉하는 실리콘층(32)은 발명의 여러 태양에서 금속함유 물질과 반응하여, 실리콘과 금속함유 물질의 계면에서 금속, 실리콘, 그리고 부가적으로 질소를 포함하는 조성물을 형성할 수 있다. 이러한 조성물은 금속실리사이드와 금속함유 물질의 중간 일함수를 가질 수 있으며, NMOS 게이트(40)의 경우에, 이러한 일함수는 게이트 스택의 총 일함수에 궁극적으로 영향을 미칠 수 있다.
도 6에 따르면, 게이트 스택(40, 42)의 측벽을 따라 측벽 스페이서(46, 48)들이 형성된다. 스페이서(46, 48)는 가령, 실리콘나이트라이드와 실리콘이산화물 중 한가지 또는 두가지 모두를 포함하는 적절한 임의의 절연물질을 포함할 수 있으며, 적절한 물질을 증착시키고 이 물질을 이방성 에칭함으로서 형성될 수 있다.
NMOS 트랜지스터 소자 형성을 완성하기 위해 게이트 스택(40)에 인접한 위치로 기판(16) 내에 n형 소스/드레인 영역(50)이 형성된다. PMOS소자 형성을 완성하 기 위해 게이트 스택(42)에 인접한 위치로 기판(16) 내에 p형 소스/드레인 영역(52)이 형성된다. 소스/드레인 영역(50, 52)은 임의의 적절한 방법에 의해 형성될 수 있고, 가령, 측벽 스페이서(46, 48)의 형성 이전이나 이후에 발생하는 다양한 임플랜트를 이용하여 형성될 수도 있다.
도 2-6의 공정이 NMOS 트랜지스터와 PMOS 트랜지스터의 형성을 들어 설명되었지만, 발명의 다양한 태양들은 단일 트랜지스터의 형성에도 사용될 수 있다. 가령, 다양한 회로 소자에 일체형으로 구성하기 위해 도 6에 도시된 종류의 NMOS 소자를 단독으로 형성할 수 있다.
NMOS 트랜지스터 소자의 형성을 위해 상술한 공정은 커패시터 소자같은 다른 소자의 형성에도 사용할 수 있다. 도 7에서는, DRMA 유닛 셀(102)을 구비한 구조물(100)을 도시하고 있다. DRAM 유닛 셀은 비트라인(130)과 커패시터 구조물(106)에 전기적으로 연결된 소스/드레인 영역(107)을 구비한 트랜지스터 구조물(104)을 포함한다.
트랜지스터 구조물(104)은 NMOS 구조물로 도시된다. 따라서, 소스/드레인 영역(107)은 n형으로 도핑된 영역이다. 소스/드레인 영역은 p형 기판(108) 내로 뻗어간다. 기판(108)은 단결정 실리콘같은 임의의 구조를 포함할 수 있다. 트랜지스터 소자(104)는 게이트 유전체(112)에 의해 기판(108)으로부터 분리되는 전도성 게이트(110)를 추가로 포함한다. 게이트 유전체(112)는 실리콘이산화물이나 고유전율물질같은 임의의 적절한 물질을 포함할 수 있다. 전도성 게이트 물질(110)은 임의의 적절한 물질이나 그 물질 조합을 포함할 수 있다. 특정 태양에서, 도 7의 NMOS 게 이트 소자는 도 6에 도시된 NMOS 소자에 대응할 것이며, 따라서, 층(30, 32, 34)을 포함할 것이다. 또다른 태양에서는, 게이트(110)가 종래의 통상적 구조를 포함할 수 있다.
전도성 게이트 물질(110) 위에 절연 캡(114)이 형성되고, 전도성 게이트 물질의 측벽을 따라 절연 측벽 스페이서(116)가 형성된다. 캡(114)과 스페이서(116)는 실리콘이산화물과 실리콘나이트라이드 중 한가지 또는 두가지 모두같은 임의의 적절한 물질을 포함할 수 있다.
트랜지스터 소자(104) 둘레로 전기절연물질(118)이 뻗어간다. 절연물질(118)은 보로포ㅅ포실리케이트글래스(BPSG)같은 한가지 이상의 적절한 물질을 포함할 수 있다.
절연물질(118)을 통해 소스/드레인 영역(107) 중 한 영역을 향해 구멍이 뻗어간다. 소스/드레인 영역에 전기적으로 연결된 축받이(120)가 상기 구멍 내에 형성된다. 상기 전도성 축받이(120)는 전도성으로 도핑된 실리콘, 금속, 또는 금속 화합물처럼 임의의 적절한 전도성 물질을 포함할 수 있다.
상기 절연물질(118) 상기 구멍에 커패시터 구조물(106)이 또한 뻗어간다. 사기 커패시터 구조물(118)은 상기 전도성 축받이(120)와 전기적으로 연결된다. 커패시터 구조물(106)은 스토리지 노드(122), 유전물질(124), 그리고 금속함유 물질(126)을 포함한다.
스토리지 노드(122)는 전도성으로 도핑된 울퉁불퉁한 실리콘(가령, 반구형 그레인 실리콘)처럼 임의의 적절한 전도성 물질을 포함할 수 있다.
유전물질(124)은 고유전율 물질, 실리콘이산화물, 또는, 실리콘이산화물 및 실리콘나이트라이드의 조합같은 임의의 적절한 물질을 포함할 수 있다. 특정 태양에서는, 유전물질(124)이 알루미늄산화물과 실리콘이산화물을 포함할 수 있고, 이때, 실리콘이산화물은 알루미늄산화물과 스토리지 노드(122)의 전도성으로 도핑된 실리콘 사이에 박막층(도시되지 않음)으로 형성된다.
금속함유 물질(126)은 금속함유층(30)에 관하여 앞서 설명한 바와 동일한 조성을 포함할 수 있고, ALD나 CVD, 등등에 의해 형성될 수 있다.
커패시터 전극(128)은 가령, 전도성으로 도핑된 실리콘을 포함할 수 있고, p형으로 도핑되거나 n형으로 도핑될 수 있다. 전도성으로 도핑된 실리콘으로 구성된 커패시터 전극(128)과 조합하여 금속함유 박막층(126)을 이용함으로서, 물질(126, 128)을 포함하는 스택의 일함수의 제어 및 조작을 용이하게 할 수 있다.
금속함유 물질(126)이 유전물질(124)과 제 2 커패시터 전극(128) 사이에 위치하는 것으로 도시되지만, 이에 대한 대안으로, 또는 추가적으로, 금속함유 물질(126)이 유전물질과 커패시터 스토리지 노드(122) 사이에 형성될 수도 있다.
본 발명의 방법에 따라 형성되는 울퉁불퉁한 반도체 물질을 포함하는 회로 소자는 컴퓨터 시스템 및 그외 다른 전자시스템과 같은 다양한 어셈블리에 이용될 수 있다.
도 8은 본 발명의 한 태양에 따른 컴퓨터 시스템(400)의 한 실시예를 도시한다. 컴퓨터 시스템(400)은 모니터(401)나 그외 다른 통신 출력 장치, 키보드(402)나 그외 다른 통신 입력 장치, 그리고 마더보드(404)를 포함한다. 마더보드(404)는 마이크로프로세서(406)나 그외 다른 데이터 처리 유닛을 지니고 있고, 한개 이상의 메모리 소자(408)를 또한 지니고 있다. 메모리 소자(408)는 상술한 바와 같이 발명의 여러 태양을 포함할 수 있고, 가령, 트랜지스터 소자, CMOS 구조, 커패시터 구조, 그리고 DRAM 유닛 셀 중 한가지 이상을 포함할 수 있다. 메모리 소자(408)는 메모리 셀들의 어레이를 포함할 수 있으며, 이러한 어레이는 어레이 내 개별 메모리 셀들에 액세스하기 위해 어드레싱 회로에 연결될 수 있다. 더우기, 메모리 셀 어레이는 메모리 셀로부터 데이터를 판독하기 위해 판독 회로에 연결될 수 있다. 어드레싱 및 판독 회로는 메모리 소자(408)와 프로세서(406) 간의 정보 전달에 사용될 수 있다. 이는 도 9에 도시된 마더보드(404)의 블록도표로 도시된다. 이러한 블록도표에서, 어드레싱 회로(410)와 판독 회로(412)가 도시된다.
발명의 특정 태양에 따르면, 메모리 소자(408)는 메모리 모듈에 대응할 수 있다. 예를 들어, 싱글 인-라인 메모리 모듈(SIMM)과 듀얼 인-라인 메모리 모듈(DIMM)이 본 발명의 구현에 사용될 수 있다. 메모리 소자의 메모리 셀로부터 정보를 판독하거나 메모리 셀에 정보를 기입하는 여러가지 다른 방법을 제공하는 다양한 설계 중 한가지에 메모리 소자가 일체형으로 구성될 수 있다. 그 중 한가지 방법은 페이지 모드 동작이다. DRAM에서의 페이지 모드 동작은 메모리 셀 어레이의 행에 액세스하는 방법과, 메모리 셀 어레이의 여러 다른 열에 임의적으로 액세스하는 방법에 의해 정해진다. 행 및 열 교차점에서 저장되는 데이터는 상기 열에 액세스할 때 판독되고 출력된다.
대안의 소자 종류는 확장 데이터 출력(EDO) 메모리로서, 어드레싱된 열이 닫 힌 후, 메모리 어레이 어드레스에 저장된 데이터를 출력부에서 얻을 수 있다. 이 메모리는 메모리 보스 상에서 메모리 출력 데이터를 얻을 수 있는 시간을 감소시키지 않으면서, 더 짧은 액세스 신호를 가능하게 함으로서 일부 통신 속도를 증가시킬 수 있다. 다른 대안의 종류의 소자로는 SDRAM, DDR SDRAM, SLDRAM, VRAM, 디렉트 RDRAM, SRAM, 플래시 메모리 등등이 있다.
도 10은 본 발명의 일례의 전자시스템(700)의 다양한 실시예의 단순화된 블록도표이다. 시스템(700)은 컴퓨터 시스템, 공정 제어 시스템, 또는, 프로세서 및 관련 메모리를 이용하는 그외 다른 시스템에 해당할 수 있다. 전자시스템(700)은 기능 소자들을 구비한다. 가령, 프로세서나 산술/로직 유닛(ALU)(702), 제어 유닛(704), 메모리 소자 유닛(706), 입/출력 소자(708)를 포함할 수 있다. 일반적으로, 전자시스템(700)은 프로세서(702)에 의해 데이터에 대해 실행될 동작들을, 그리고 프로세서(702), 메모리 소자 유닛(706), 그리고 입/출력 소자(708) 간의 그외 다른 상호작용을 명시하는 원본 명령 세트를 가질 것이다. 제어 유닛(704)은 메모리 소자(706)로부터 명령을 인출하여 실행시키는 동작 세트를 통해 연속적으로 사이클링함으로서 프로세서(702), 메모리 소자(046), 그리고 입/출력 장치(708)의 모든 동작들을 조율한다. 다양한 실시예에서, 메모리 소자(706)는 RAM 소자, ROM 소자, 그리고 플라피디스크나 CD-ROM 드라이브같은 주변 장치 등을 포함한다. 도시되는 어떤 전기적 부품들도 본 발명의 다양한 태양에 따른 부품들을 포함하도록 제작될 수 있음을 이해할 수 있을 것이다.
도 11은 일례의 전자시스템(800)의 다양한 실시예에 대한 단순화된 블록도표 이다. 시스템(800)은 메모리 셀 어레이(804), 어드레스 디코더(806), 행 액세스 회로(808), 열 액세스 회로(810), 동작 제어를 위한 판독/기록 제어 회로(812), 그리고 입/출력 회로(814)를 구비한 메모리 소자(802)를 포함한다. 상기 메모리 소자(802)는 전원 회로(816)와 센서(820)를 추가로 포함한다. 메모리 셀이 하한 전도 상태에 있는 지, 또는 상한 전도 상태에 있는 지를 결정하기 위한 전류 센서가 상기 센서(820)의 한가지 예에 해당한다. 도시되는 전원 회로(816)는 전력 공급 회로(880)와, 기준 전압 제공 회로(882), 제 1 워드라인에 펄스를 공급하는 회로(884), 제 2 워드라인에 펄스를 공급하는 회로(886), 그리고 상기 비트라인에 펄스를 제공하는 회로(888)를 포함한다. 시스템(800)은 프로세서(822)나, 메모리 액세싱을 위한 메모리 컨트롤러를 또한 포함한다.
메모리 소자(802)는 배선 또는 금속선을 통해 프로세서(822)로부터 제어 신호(824)들을 수신한다. 메모리 소자(802)는 입/출력 라인을 통해 액세스되는 데이터를 저장하는 데 사용된다. 추가적인 회로 및 제어 신호들을 제공될 수 있으며, 본 발명에 집중하기 위해 메모리 소자(802)가 단순화되었음을 이해할 수 있을 것이다. 프로세서(822)나 메모리 소자(802) 중 한가지 이상이 본원에서 앞서 언급한 종류의 DRAM 셀, CMOS, 커패시터, 또는 트랜지스터를 포함할 수 있다.
본원의 다양한 전자시스템들은 프로세서와 메모리 소자 간의 통신 시간을 단축시키기 위해 단일 패키지 공정 유닛으로 제조될 수 있고, 심지어는 단일 반도체 칩 상에서 제조될 수 있다.
메모리 셀들의 적용예로는, 메모리 모듈, 소자 드라이버, 전력 모듈, 통신 모뎀, 프로세서 모듈, 그리고 전용 모듈 등에 사용하기 위한 전자시스템을 들 수 있으며, 멀티층, 멀티칩 모듈을 포함할 수 있다. 이러한 회로는 시계, TV, 셀폰, PC, 자동차, 산업 제어 시스템, 항공기, 등등과 같이 다양한 전자시스템의 구성요소일 수 있다.

Claims (94)

  1. PMOS 소자 및 NMOS 소자를 제작하는 방법으로서, 상기 방법은,
    - PMOS 게이트 영역 및 NMOS 게이트 영역을 포함하는 기판을 제공하고,
    - 상기 기판의 PMOS 및 NMOS 게이트 영역 위에 게이트 유전층을 형성하며,
    - 제 1의 두께로 형성된 두꺼운 금속함유 물질을 상기 PMOS 게이트 영역 위편에 형성하고, 상기 NMOS 게이트 영역 위편엔 형성하지 않으며,
    - 상기 제 1의 두께보다 얇은 제 2의 두께로 형성된 얇은 금속함유 물질을 PMOS 및 NMOS 게이트 영역 위편에 형성하며, 이때, 상기 얇은 금속함유 물질이 PMOS 게이트 영역 위편에선 상기 두꺼운 금속함유 물질 위에 형성되며,
    - PMOS 및 NMOS 게이트 영역 사이에서 그리고 상기 얇은 금속함유 물질 위에 뻗어가는 전도성으로 도핑된 실리콘층을 형성하고,
    - 상기 두꺼운 금속함유 물질, 상기 얇은 금속함유 물질, 그리고 전도성으로 도핑된 실리콘을 PMOS 게이트 영역 위에 PMOS 트랜지스터 게이트 스택으로 형성시키며, 그리고
    - 상기 얇은 금속함유 물질과 상기 전도성으로 도핑된 실리콘을 상기 NMOS 게이트 영역 위의 NMOS 트랜지스터 게이트 스택으로 형성하는
    단계들을 포함하는 것을 특징으로 하는 PMOS 소자 및 NMOS 소자 제작 방법.
  2. 제 1 항에 있어서, 상기 전도성으로 도핑된 실리콘은 n형을 주종으로 도핑되는 것을 특징으로 하는 PMOS 소자 및 NMOS 소자 제작 방법.
  3. 제 1 항에 있어서, 상기 게이트 유전층은 실리콘이산화물 위에 알루미늄산화물을 포함하는 것을 특징으로 하는 PMOS 소자 및 NMOS 소자 제작 방법.
  4. - 기판 위의 유전층,
    - 상기 유전층 위의 PMOS 게이트 및 NMOS 게이트,
    - 상기 PMOS 게이트 내에서 상기 유전층 위에 제 1 의 두께를 가진 제 1 금속함유 물질,
    - 상기 NMOS 게이트 내에서 상기 유전층 위에 상기 제 1 두께보다 얇은 제 2의 두께를 가진 제 2 금속함유 물질,
    - 상기 PMOS 게이트 내에서 상기 제 1 금속함유 물질 위에 형성되는 n형으로 도핑된 제 1 실리콘층, 그리고
    - 상기 NMOS 게이트 내에서 상기 제 2 금속함유 물질 위에 형성되는 n형으로 도핑된 제 2 실리콘층
    을 포함하는 것을 특징으로 하는 CMOS.
  5. 제 4 항에 있어서, 상기 유전층은 탄탈륨, 하프늄, 그리고 알루미늄 중 한가지 이상을 포함하는 것을 특징으로 하는 CMOS.
  6. 제 4 항에 있어서, 상기 제 1의 두께가 상기 제 2의 두께 10배인 것을 특징으로 하는 CMOS.
  7. 제 4 항에 따른 CMOS를 포함하는 것을 특징으로 하는 전자시스템.
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Families Citing this family (85)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6613620B2 (en) 2000-07-31 2003-09-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US8026161B2 (en) 2001-08-30 2011-09-27 Micron Technology, Inc. Highly reliable amorphous high-K gate oxide ZrO2
US6551893B1 (en) * 2001-11-27 2003-04-22 Micron Technology, Inc. Atomic layer deposition of capacitor dielectric
KR100460273B1 (ko) * 2003-03-25 2004-12-08 매그나칩 반도체 유한회사 모스 바랙터의 제조방법
KR100502426B1 (ko) * 2003-09-18 2005-07-20 삼성전자주식회사 듀얼 게이트를 갖는 반도체 소자 및 그 형성 방법
WO2005074147A1 (en) 2004-01-30 2005-08-11 Universite Laval Multi-user adaptive array receiver and method
KR100634167B1 (ko) * 2004-02-06 2006-10-16 삼성전자주식회사 반도체 소자 및 그 제조 방법
US7514360B2 (en) * 2004-03-17 2009-04-07 Hong Yu Yu Thermal robust semiconductor device using HfN as metal gate electrode and the manufacturing process thereof
US6921691B1 (en) * 2004-03-18 2005-07-26 Infineon Technologies Ag Transistor with dopant-bearing metal in source and drain
US7592678B2 (en) * 2004-06-17 2009-09-22 Infineon Technologies Ag CMOS transistors with dual high-k gate dielectric and methods of manufacture thereof
US8178902B2 (en) * 2004-06-17 2012-05-15 Infineon Technologies Ag CMOS transistor with dual high-k gate dielectric and method of manufacture thereof
US8399934B2 (en) * 2004-12-20 2013-03-19 Infineon Technologies Ag Transistor device
US7145208B2 (en) * 2004-06-25 2006-12-05 United Microelectronics Corp. MOS transistor having a work-function-dominating layer
US7081421B2 (en) 2004-08-26 2006-07-25 Micron Technology, Inc. Lanthanide oxide dielectric layer
US7588988B2 (en) 2004-08-31 2009-09-15 Micron Technology, Inc. Method of forming apparatus having oxide films formed using atomic layer deposition
JP5122818B2 (ja) * 2004-09-17 2013-01-16 シャープ株式会社 薄膜半導体装置の製造方法
US7344934B2 (en) 2004-12-06 2008-03-18 Infineon Technologies Ag CMOS transistor and method of manufacture thereof
US7560395B2 (en) * 2005-01-05 2009-07-14 Micron Technology, Inc. Atomic layer deposited hafnium tantalum oxide dielectrics
US7297588B2 (en) * 2005-01-28 2007-11-20 Freescale Semiconductor, Inc. Electronic device comprising a gate electrode including a metal-containing layer having one or more impurities and a process for forming the same
US7508648B2 (en) 2005-02-08 2009-03-24 Micron Technology, Inc. Atomic layer deposition of Dy doped HfO2 films as gate dielectrics
US7374964B2 (en) 2005-02-10 2008-05-20 Micron Technology, Inc. Atomic layer deposition of CeO2/Al2O3 films as gate dielectrics
US7160781B2 (en) * 2005-03-21 2007-01-09 Infineon Technologies Ag Transistor device and methods of manufacture thereof
US7687409B2 (en) 2005-03-29 2010-03-30 Micron Technology, Inc. Atomic layer deposited titanium silicon oxide films
KR100706244B1 (ko) 2005-04-07 2007-04-11 삼성전자주식회사 반도체 장치 및 그 제조 방법
US7361538B2 (en) * 2005-04-14 2008-04-22 Infineon Technologies Ag Transistors and methods of manufacture thereof
US7572695B2 (en) 2005-05-27 2009-08-11 Micron Technology, Inc. Hafnium titanium oxide films
US20070001231A1 (en) * 2005-06-29 2007-01-04 Amberwave Systems Corporation Material systems for dielectrics and metal electrodes
US7432139B2 (en) * 2005-06-29 2008-10-07 Amberwave Systems Corp. Methods for forming dielectrics and metal electrodes
JP2007019400A (ja) * 2005-07-11 2007-01-25 Renesas Technology Corp Ｍｏｓ構造を有する半導体装置およびその製造方法
US7473637B2 (en) 2005-07-20 2009-01-06 Micron Technology, Inc. ALD formed titanium nitride films
US7927948B2 (en) 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation
US7575978B2 (en) * 2005-08-04 2009-08-18 Micron Technology, Inc. Method for making conductive nanoparticle charge storage element
US7989290B2 (en) 2005-08-04 2011-08-02 Micron Technology, Inc. Methods for forming rhodium-based charge traps and apparatus including rhodium-based charge traps
US7538001B2 (en) * 2005-09-01 2009-05-26 Micron Technology, Inc. Transistor gate forming methods and integrated circuits
US7867845B2 (en) * 2005-09-01 2011-01-11 Micron Technology, Inc. Transistor gate forming methods and transistor structures
US20070052036A1 (en) * 2005-09-02 2007-03-08 Hongfa Luan Transistors and methods of manufacture thereof
US20070052037A1 (en) * 2005-09-02 2007-03-08 Hongfa Luan Semiconductor devices and methods of manufacture thereof
US8188551B2 (en) 2005-09-30 2012-05-29 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
JP2007088122A (ja) * 2005-09-21 2007-04-05 Renesas Technology Corp 半導体装置
US7332433B2 (en) * 2005-09-22 2008-02-19 Sematech Inc. Methods of modulating the work functions of film layers
US7651935B2 (en) * 2005-09-27 2010-01-26 Freescale Semiconductor, Inc. Process of forming an electronic device including active regions and gate electrodes of different compositions overlying the active regions
US7462538B2 (en) * 2005-11-15 2008-12-09 Infineon Technologies Ag Methods of manufacturing multiple gate CMOS transistors having different gate dielectric materials
US7592251B2 (en) 2005-12-08 2009-09-22 Micron Technology, Inc. Hafnium tantalum titanium oxide films
US7495290B2 (en) * 2005-12-14 2009-02-24 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
US7510943B2 (en) * 2005-12-16 2009-03-31 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
US20070152276A1 (en) * 2005-12-30 2007-07-05 International Business Machines Corporation High performance CMOS circuits, and methods for fabricating the same
US20070178634A1 (en) * 2006-01-31 2007-08-02 Hyung Suk Jung Cmos semiconductor devices having dual work function metal gate stacks
KR100662850B1 (ko) * 2006-02-02 2007-01-02 삼성전자주식회사 복수 개의 금속층을 적층한 반도체 소자
US7446026B2 (en) * 2006-02-08 2008-11-04 Freescale Semiconductor, Inc. Method of forming a CMOS device with stressor source/drain regions
US7709402B2 (en) 2006-02-16 2010-05-04 Micron Technology, Inc. Conductive layers for hafnium silicon oxynitride films
US7544559B2 (en) * 2006-03-07 2009-06-09 Micron Technolog, Inc. Methods of forming semiconductor constructions
KR100762238B1 (ko) * 2006-03-21 2007-10-01 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 및 이의 형성 방법
JP4967407B2 (ja) * 2006-03-29 2012-07-04 富士通セミコンダクター株式会社 半導体装置の製造方法
US8153502B2 (en) * 2006-05-16 2012-04-10 Micron Technology, Inc. Methods for filling trenches in a semiconductor material
KR100788371B1 (ko) * 2006-08-02 2008-01-02 동부일렉트로닉스 주식회사 플래시 메모리 소자 제조 방법
US20080050898A1 (en) * 2006-08-23 2008-02-28 Hongfa Luan Semiconductor devices and methods of manufacture thereof
US7605030B2 (en) 2006-08-31 2009-10-20 Micron Technology, Inc. Hafnium tantalum oxynitride high-k dielectric and metal gates
US7759747B2 (en) 2006-08-31 2010-07-20 Micron Technology, Inc. Tantalum aluminum oxynitride high-κ dielectric
US7544604B2 (en) 2006-08-31 2009-06-09 Micron Technology, Inc. Tantalum lanthanide oxynitride films
US7776765B2 (en) 2006-08-31 2010-08-17 Micron Technology, Inc. Tantalum silicon oxynitride high-k dielectrics and metal gates
US7563730B2 (en) 2006-08-31 2009-07-21 Micron Technology, Inc. Hafnium lanthanide oxynitride films
US7432548B2 (en) * 2006-08-31 2008-10-07 Micron Technology, Inc. Silicon lanthanide oxynitride films
KR100843230B1 (ko) * 2007-01-17 2008-07-02 삼성전자주식회사 금속층을 가지는 게이트 전극을 구비한 반도체 소자 및 그제조 방법
US7812414B2 (en) * 2007-01-23 2010-10-12 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid process for forming metal gates
KR100868768B1 (ko) * 2007-02-28 2008-11-13 삼성전자주식회사 Ｃｍｏｓ 반도체 소자 및 그 제조방법
US7435652B1 (en) * 2007-03-30 2008-10-14 International Business Machines Corporation Integration schemes for fabricating polysilicon gate MOSFET and high-K dielectric metal gate MOSFET
US7642616B2 (en) * 2007-05-17 2010-01-05 Micron Technology, Inc. Tunnel and gate oxide comprising nitrogen for use with a semiconductor device and a process for forming the device
KR100852212B1 (ko) * 2007-06-12 2008-08-13 삼성전자주식회사 반도체 소자 및 이를 형성하는 방법
US20090008725A1 (en) * 2007-07-03 2009-01-08 International Business Machines Corporation Method for deposition of an ultra-thin electropositive metal-containing cap layer
JP2009111222A (ja) * 2007-10-31 2009-05-21 Renesas Technology Corp 半導体装置およびその製造方法
US20100123993A1 (en) * 2008-02-13 2010-05-20 Herzel Laor Atomic layer deposition process for manufacture of battery electrodes, capacitors, resistors, and catalyzers
JP5104373B2 (ja) * 2008-02-14 2012-12-19 日本ゼオン株式会社 位相差板の製造方法
US7700469B2 (en) * 2008-02-26 2010-04-20 Micron Technology, Inc. Methods of forming semiconductor constructions
US8536660B2 (en) * 2008-03-12 2013-09-17 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid process for forming metal gates of MOS devices
US8324090B2 (en) * 2008-08-28 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Method to improve dielectric quality in high-k metal gate technology
US20100102393A1 (en) * 2008-10-29 2010-04-29 Chartered Semiconductor Manufacturing, Ltd. Metal gate transistors
US8106455B2 (en) 2009-04-30 2012-01-31 International Business Machines Corporation Threshold voltage adjustment through gate dielectric stack modification
US8124515B2 (en) * 2009-05-20 2012-02-28 Globalfoundries Inc. Gate etch optimization through silicon dopant profile change
US8518758B2 (en) * 2010-03-18 2013-08-27 Globalfoundries Inc. ETSOI with reduced extension resistance
WO2011156650A2 (en) * 2010-06-10 2011-12-15 Applied Materials, Inc. Low resistivity tungsten pvd with enhanced ionization and rf power coupling
US8354703B2 (en) 2010-07-15 2013-01-15 International Business Machines Corporation Semiconductor capacitor
US9276004B2 (en) * 2012-03-30 2016-03-01 Broadcom Corporation ROM arrays having memory cell transistors programmed using metal gates
KR101977286B1 (ko) * 2012-12-27 2019-05-30 에스케이하이닉스 주식회사 듀얼 일함수 게이트스택, 그를 구비한 반도체장치 및 제조 방법
US9218976B2 (en) * 2013-08-13 2015-12-22 Globalfoundries Inc. Fully silicided gate formed according to the gate-first HKMG approach
FR3011382B1 (fr) * 2013-09-27 2019-03-29 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de realisation d'un circuit integre

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001024387A (ja) * 1999-07-07 2001-01-26 Matsushita Electric Ind Co Ltd トレイフィーダにおける部品供給高さ位置の補正方法
JP2002086507A (ja) * 2000-09-18 2002-03-26 Sumitomo Heavy Ind Ltd ディスク成形装置
JP2003023152A (ja) * 2001-07-10 2003-01-24 Sony Corp Ｍｉｓ型トランジスタ及びその製造方法

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3228702A (en) * 1961-11-02 1966-01-11 Union Tank Car Co Inflatable seal for floating roof
JP3104534B2 (ja) * 1994-06-27 2000-10-30 ヤマハ株式会社 半導体装置とその製法
US5705428A (en) 1995-08-03 1998-01-06 Chartered Semiconductor Manufacturing Pte, Ltd. Method for preventing titanium lifting during and after metal etching
JPH10173169A (ja) * 1996-12-16 1998-06-26 Toshiba Corp 半導体装置及びその製造方法
TW389944B (en) * 1997-03-17 2000-05-11 United Microelectronics Corp Method for forming gate oxide layers with different thickness
JPH10303412A (ja) 1997-04-22 1998-11-13 Sony Corp 半導体装置及びその製造方法
US6777759B1 (en) * 1997-06-30 2004-08-17 Intel Corporation Device structure and method for reducing silicide encroachment
KR100276389B1 (ko) 1998-07-03 2000-12-15 윤종용 커패시터 및 그 제조방법
JP3189813B2 (ja) * 1998-11-30 2001-07-16 日本電気株式会社 半導体装置の製造方法
US6319832B1 (en) 1999-02-19 2001-11-20 Micron Technology, Inc. Methods of making semiconductor devices
JP3287403B2 (ja) 1999-02-19 2002-06-04 日本電気株式会社 Ｍｉｓ型電界効果トランジスタ及びその製造方法
US6255698B1 (en) 1999-04-28 2001-07-03 Advanced Micro Devices, Inc. Separately optimized gate structures for n-channel and p-channel transistors in an integrated circuit
US20020063711A1 (en) * 1999-05-12 2002-05-30 Imove Inc. Camera system with high resolution image inside a wide angle view
JP2000349258A (ja) * 1999-06-08 2000-12-15 Mitsubishi Electric Corp メモリセル並びにその制御方法及び製造方法
US6297539B1 (en) * 1999-07-19 2001-10-02 Sharp Laboratories Of America, Inc. Doped zirconia, or zirconia-like, dielectric film transistor structure and deposition method for same
US6373111B1 (en) 1999-11-30 2002-04-16 Intel Corporation Work function tuning for MOSFET gate electrodes
US6780704B1 (en) 1999-12-03 2004-08-24 Asm International Nv Conformal thin films over textured capacitor electrodes
US6573160B2 (en) 2000-05-26 2003-06-03 Motorola, Inc. Method of recrystallizing an amorphous region of a semiconductor
JP2001339061A (ja) 2000-05-30 2001-12-07 Univ Nagoya Ｍｏｓデバイス及びその製造方法
JP2002009169A (ja) * 2000-06-20 2002-01-11 Nec Corp 半導体装置とその製造方法
US6228721B1 (en) * 2000-06-26 2001-05-08 Advanced Micro Devices, Inc. Fabrication of metal oxide structures with different thicknesses on a semiconductor substrate
JP2002057287A (ja) * 2000-08-09 2002-02-22 Rohm Co Ltd 半導体装置
US7217615B1 (en) 2000-08-31 2007-05-15 Micron Technology, Inc. Capacitor fabrication methods including forming a conductive layer
US6436749B1 (en) 2000-09-08 2002-08-20 International Business Machines Corporation Method for forming mixed high voltage (HV/LV) transistors for CMOS devices using controlled gate depletion
JP2002124650A (ja) * 2000-10-17 2002-04-26 Hitachi Ltd 半導体集積回路装置の製造方法
KR100351907B1 (ko) 2000-11-17 2002-09-12 주식회사 하이닉스반도체 반도체 소자의 게이트 전극 형성방법
KR20020056260A (ko) 2000-12-29 2002-07-10 박종섭 반도체 소자의 금속 게이트 형성방법
JP3547419B2 (ja) * 2001-03-13 2004-07-28 株式会社東芝 半導体装置及びその製造方法
US6693333B1 (en) 2001-05-01 2004-02-17 Advanced Micro Devices, Inc. Semiconductor-on-insulator circuit with multiple work functions
US6696345B2 (en) 2002-01-07 2004-02-24 Intel Corporation Metal-gate electrode for CMOS transistor applications
KR100464650B1 (ko) 2002-04-23 2005-01-03 주식회사 하이닉스반도체 이중 유전막 구조를 가진 반도체소자의 캐패시터 및 그제조방법
US6818500B2 (en) * 2002-05-03 2004-11-16 Micron Technology, Inc. Method of making a memory cell capacitor with Ta2O5 dielectric
US6617210B1 (en) 2002-05-31 2003-09-09 Intel Corporation Method for making a semiconductor device having a high-k gate dielectric
US20040005003A1 (en) 2002-07-02 2004-01-08 Koninklijke Philips Electronics N.V. Quality improvement for FGS BL coding with U/V coarse quantization
US7030024B2 (en) 2002-08-23 2006-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. Dual-gate structure and method of fabricating integrated circuits having dual-gate structures
KR100477807B1 (ko) * 2002-09-17 2005-03-22 주식회사 하이닉스반도체 캐패시터 및 그의 제조 방법
US6858524B2 (en) 2002-12-03 2005-02-22 Asm International, Nv Method of depositing barrier layer for metal gates
KR100502426B1 (ko) * 2003-09-18 2005-07-20 삼성전자주식회사 듀얼 게이트를 갖는 반도체 소자 및 그 형성 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001024387A (ja) * 1999-07-07 2001-01-26 Matsushita Electric Ind Co Ltd トレイフィーダにおける部品供給高さ位置の補正方法
JP2002086507A (ja) * 2000-09-18 2002-03-26 Sumitomo Heavy Ind Ltd ディスク成形装置
JP2003023152A (ja) * 2001-07-10 2003-01-24 Sony Corp Ｍｉｓ型トランジスタ及びその製造方法

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