KR100612267B1 - 반도체장치 - Google Patents

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KR100612267B1
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안도히데코
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가부시키가이샤 히타치세이사쿠쇼
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Abstract

본 발명은 반도체장치의 대형화를 억제해서, 노이즈의 발생을 경감시키는 것이다. 본 발명의 반도체장치는 프린트 배선판으로 형성된 코어층(7)의 양면에 표면층(9, 11)이 설치된 베이스(5)와, 베이스(5)에 탑재된 반도체소자(1)를 구비하고, 반도체소자(1)는 한쪽의 표면층(9)과 접합부재(3)에 의해 접합되고, 다른쪽의 표면층(11)에는 복수의 외부단자(55)가 배열되어, 코어층(7)에는 반도체소자(1)와 복수의 외부단자(55)를 전기적으로 접속하는 복수의 스루홀(41, 43, 45, 75, 77)이 형성되고, 복수의 스루홀(41, 43, 45, 75, 77)은 복수의 외부단자(55)의 배열에 대응하여 배치된 복수의 배열스루홀(41, 43, 45)과 복수의 배열스루홀(41, 43, 45) 사이에 설치된 1개 이상의 부가 스루홀(75, 77)을 포함해서 이루어진다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체장치에 관한 것이다.
격자모양으로 단자가 형성된 볼 그리드 어레이 반도체장치(이하, BGA반도체장치라고 칭한다), 핀 그리드 어레이 반도체장치(이하, PGA반도체장치라고 칭한다), 런드 그리드 어레이 반도체장치(이하, LGA반도체장치라고 칭한다), 소자스케일패키지 반도체장치(이하, CSP반도체장치라고 칭한다) 등은 수용할 수 있는 신호선의 수가 많다 등의 이유로 넓게 이용되어 있다.
이들 반도체장치에서는 전기적 노이즈를 저감하기 위해, 일본 특개평 7-153869호 공보에 기재된 반도체장치와 같이, 그라운드층과 전기적으로 접속된 제 1의 그라운드 스루홀에 더하여, 밑바닥면의 소정 부위에 설치된 그라운드패턴에 그라운드층과 전기적으로 접속된 복수의 제 2의 그라운드 스루홀을 설치할 수 있는 것이 제안되어 있다. 예를 들면, 이 일본 특개평 7-153869호 공보에 기재된 반도체장치는 실효적으로 전류가 흐르는 그라운드층의 영역을 확대함으로써, 노이즈 발생을 억제할 수가 있다.
그러나, 이들의 반도체장치에서는 각 전극의 주위를 둘러싸도록, 그라운드패턴을 설치하고, 이 그라운드패턴에 그라운드층과 전기적으로 접속하는 제 2의 그라운드 스루홀을 설치하고 있으므로, 그라운드패턴을 형성한 만큼, 반도체장치가 대형화 해진다. 반도체장치가 대형화 하면, 반도체장치의 비용이 증대하는 것과 동시에, 반도체장치의 실장면적이 커지고, 반도체장치를 탑재하는 전자기기의 비용이 증대하는 등의 문제가 있다.
본 발명의 목적은 반도체장치의 대형화를 억제해서, 노이즈의 발생을 경감시키는 데에 있다.
본 발명은 상기 목적을 다음 수단에 의해 달성한다. 즉, 본 발명은 프린트 배선판에서 형성된 코어층의 양면에 표면층이 설치된 베이스와, 이 베이스에 탑재된 반도체소자를 구비하고, 이 반도체소자는 표면층 가운데 한쪽의 표면층과 접합부재에 의해 접합되어, 표면층 가운데 다른쪽의 표면층에는 복수의 외부단자가 배열되고, 코어층에는 반도체소자와 복수의 외부단자를 전기적으로 접속하는 복수의 스루홀이 형성되며, 이 복수의 스루홀은 복수의 외부단자의 배열에 대응해서 배치된 복수의 배열스루홀과, 이 복수의 배열스루홀 사이에 설치된 1개 이상의 부가 스루홀을 포함하여 이루어지는 반도체장치를 제공한다.
이와 같이, 베이스의 코어층에 외부단자의 배열에 대응하여 배치된 배열스루홀에 더하여, 자기외부단자, 즉 대응하는 외부단자를 갖지 않는 부가 스루홀을 배열스루홀과 배열스루홀 사이에 설치함으로써, 배열스루홀 근방에 부가 스루홀을 설치할 수가 있고, 인덕턴스를 경감할 수가 있다. 또, 부가 스루홀은 대응하는 외부단자를 갖지 않으므로, 스루홀의 외부단자나 패턴을 베이스면에 형성하는 것에 비 하여, 반도체장치의 외부단자의 수를 적게 할 수 있어, 반도체장치를 소형화 할 수가 있다. 이 때문에, 반도체장치의 대형화를 회피하는 것과 동시에, 인덕턴스를 작게 할 수가 있어, 반도체장치에 있어서의 노이즈 발생을 경감할 수가 있다.
또, 본 발명의 반도체장치에서는 복수의 외부단자가 외부신호단자와, 외부전원단자와, 외부그라운드단자로부터 이루어지고, 복수의 스루홀은 외부신호단자와 반도체장치를 전기적으로 접속하는 신호스루홀과, 외부전원단자와 반도체소자를 전기적으로 접속하는 전원스루홀과, 외부그라운드단자와 반도체소자를 전기적으로 접속하는 그라운드스루홀와, 외부전원단자와 반도체소자 또는 외부그라운드단자와 반도제소자를 전기적으로 접속하는 부가스루홀을 포함하여 구성할 수도 있다. 이 때, 스루홀을 외부단자의 수보다 부가 스루홀 만큼 많이 설치할 수도 있다.
이와 같이, 외부신호단자와 반도체소자를 전기적으로 접속하는 신호스루홀과, 외부전원단자와 반도체소자를 전기적으로 접속하는 전원스루홀과, 외부그라운드단자와 반도체소자를 전기적으로 접속하는 그라운드스루홀과, 외부전원단자와 반도체소자를 전기적으로 접속하고, 또는 외부그라운드단자와 반도체소자를 전기적으로 접속하는 부가스루홀을 포함하여 구성된 복수의 스루홀은 외부단자의 수보다 부가스루홀의 분만큼 많이 설치되어 있으므로, 부가 스루홀을 설치한 분, 그라운드나 전원의 인덕턴스를 작게 할 수가 있고, 반도체장치의 노이즈 발생을 경감 할 수가 있다. 또, 외부단자를 설치하지 않는 분, 반도체장치의 대형화를 억제할 수도 있다.
또, 본 발명의 반도체장치는 복수의 스루홀이 복수의 외부단자의 배열에 대응하여 배치된 복수의 배열스루홀과, 이들 배열스루홀과 배열스루홀과의 사이에 설치된 1개 또는 2개 이상의 부가스루홀로부터 이루어진다. 이들 복수의 스루홀은 외부단자의 수보다 부가스루홀의 분만큼 많이 설치되어 있다. 복수의 배열수루홀은 외부신호단자와 반도체소자를 전기적으로 접속하고, 또한 배열된 외부신호단자에 대응하여 배치된 배열신호 스루홀과, 외부전원단자와 반도체소자를 전기적으로 접속하고, 또한, 배열된 외부전원단자에 대응하여 배치된 배열전원 스루홀과, 외부그라운드단자와 반도체단자를 전기적으로 접속하고, 또한, 배열된 외부그라운드단자에 대응하여 배치된 배열그라운드 스루홀을 포함한다. 부가스루홀을 외부전원단자와 반도체소자를 전기적으로 접속, 또는 외부그라운드단자와 반도체소자를 전기적으로 접속하여, 배열해서 설치된 배열신호 스루홀과 배열신호 스루홀과의 사이에 배치할 수도 있다.
이와 같이, 베이스의 코어층에 외부단자의 수보다 부가스루홀의 분만큼 많은 스루홀이 설치되고 있으므로, 부가스루홀의 분만큼, 그라운드 및 전원의 인덕턴스를 경감할 수가 있다. 또, 부가스루홀은 배열신호 스루홀과 배열신호 스루홀과의 사이에 설치되어 있으므로, 배열신호 스루홀의 근방에 부가스루홀을 설치할 수가 있어, 그라운드나 전원의 인덕턴스를 경감할 수가 있다. 또한, 부가스루홀은 자기외부단자를 갖지 않으므로, 외부단자나 패턴을 베이스면에 형성하는 것에 비하여, 반도체장치를 소형화 할 수가 있고, 반도체장치 및 이것을 실제로 장착하는 전자기기의 대형화를 회피해서, 비용의 증대를 억제할 수가 있다. 또한, 외부단자의 지름이 스루홀의 지름에 비하여 큰 경우, 자기외부단자를 갖는 배열전원 스루홀이나 배열그라운드 스루홀에 비하여, 부가스루홀은 자기외부단자를 갖지 않는 분, 배열신호 스루홀의 근방에 설치할 수 있고, 그라운드나 전원의 인덕턴스를 경감할 수가 있다.
또, 본 발명의 반도체장치에서는 베이스를 복수의 영역에 분할해서, 이들 복수의 영역에 배열스루홀을 설치하고, 이들 배열스루홀이 설치된 영역과 영역 사이에 부가스루홀을 설치할 수도 있다.
이와 같이, 베이스를 복수의 영역으로 분할해서, 이들 분할된 영역과 영역 사이에 부가스루홀이 설치되어 있으므로, 베이스의 주위에 그라운드스루홀을 설치하는 것에 비하여, 중앙부에 배치된 외부단자에 대응하는 배열스루홀의 근방에 부가스루홀을 설치할 수 있으므로, 인덕턴스를 작게 할 수가 있다. 또, 부가스루홀에 대응하는 외부단자가 설치되어 있지 않으므로, 반도체장치의 대형화를 억제할 수가 있다.
또, 본 발명의 반도체장치에서는 부가스루홀을 대략 장방형에 형성된 상기 베이스의 대각선상 근방에 설치할 수도 있다. 이와 같이, 베이스를 대각선으로 복수의 영역으로 분할해서, 이들 분할된 영역과 영역 사이에, 부가스루홀을 설치함으로써, 종래의 반도체장치의 배선을 대폭으로 변경하는 일 없이, 부가스루홀을 설치할 수가 있다. 이들 영역은 대각선을 따라 분할된 영역에 한정되는 것이 아니라, 베이스의 배선이 대폭으로 변경되는 일 없도록, 영역을 분할하면 좋고, 예를 들면, 베이스를 직교하는 2직선에 의해 분할된 영역이 대략 장방형이 되도록 4분할하는 등으로 해도 좋다.
또, 반도체장치의 배열스루홀이 중앙부에 설치된 주된 전원스루홀과, 그 주변부에 설치된 신호스루홀과, 이들 신호스루홀 사이에 설치된 전원스루홀 및 그라운드스루홀에 의해 구성되어 있는 경우, 중앙부의 전원스루홀의 영역과, 주변부의 신호스루홀의 영역에 분할해서, 전원스루홀의 영역과 신호스루홀의 영역과의 사이에 부가스루홀을 설치한다. 신호스루홀의 영역을 더욱, 베이스의 대각선 등으로 분할해서, 그들의 사이에 부가스루홀을 설치해도 좋다. 이 경우, 각각의 신호스루홀의 영역은 거의 같은 크기, 또는 거의 같은 배열스루홀의 수가 되도록 분할하는 것이 바람직하다.
또, 신호스루홀은 전원스루홀과 그라운드스루홀과 부가스루홀을 합친 수의 4배 이내, 코어층에 설치되어 있는 것이 바람직하다.
예를 들면, 복수의 신호스루홀이 설치되고, 이들 복수의 신호스루홀의 근방에 그라운드스루홀이 설치되어 있을 경우, 복수의 신호스루홀에 전류가 흐르면, 이 복수의 전류의 유도에 의해 그라운드스루홀에 전류가 흐르면, 이 그라운드스루홀에 흐르는 전류는 전류경로가 겹쳐, 인덕턴스가 커져서 바람직하지 않다. 신호스루홀의 수가 부가스루홀과 전원스루홀과 그라운드스루홀을 합친 수의 4배 이상이라면, 전류경로가 중복하는 것에 의한 그라운드나 전원의 인덕턴스의 증가를 경감할 수가 있다.
본 발명의 다른 목적, 특징 및 장점은 첨부도면에 관한 이하에 본 발명의 실시예의 기재에서 밝혀질 것이다.
도 1은 본 발명의 하나의 실시예에 있어서의 반도체장치의 개략 구성을 나타내는 세로 단면도이다.
도 2는 도 1의 반도체장치의 밑바닥면의 도이다.
도 3은 도 1의 반도체장치의 개략 구성을 나타내는 가로 단면도이다.
도 4는 도 1의 반도체장치의 동작을 설명하는 모식 사시도이다.
도 5는 본 발명의 하나의 실시예에 있어서의 반도체장치의 개략 구성을 나타내는 가로 단면도이다.
이하, 본 발명의 실시예에 대하여, 도 1 ~ 도 5를 참조해서 설명한다.
본 실시예의 BGA반도체장치는 도 1에 도시하는 것과 같이, 반도체소자(1)와, 이 반도체소자(1)에 접합부재, 예를 들면, 납땜볼(3)에 의해 접합된 베이스(5)를 포함하여 구성되어 있다.
반도체소자(1)는 도시하지 않는 단자가 베이스(5)측 면의 일면에 설치되고, 도시하지 않는 단자는 격자모양으로 배열되어 있다.
반도체소자(1)의 격자모양에 배열된 도시하지 않는 각 단자의 간격, 즉 반도체소자(1)의 도시하지 않는 단자의 피치를 확대해서, 전자장치의 마더보드 등에 전기적으로 접속하는 베이스(5)는 프린트배선판에 의해 형성된 코어층(7)과, 이 코어층(7)의 양면에 설치된 고밀도배선 가능한 표면층(9, 11)에 의해 형성되어 있다.
코어층(7)의 양면에 설치된 표면층(9, 11)중, 반도체소자(1)측 면에 설치된 표면층(9)은 반도체소자(1)와 접합부재인 납땜볼(3)에 의해 접합되어, 반도체소자(1)와 표면층(9)과의 사이에, 도시하지 않는 에폭시수지 등의 절연체가 충전되어, 봉지(封止)되어 있다.
반도체소자(1)의 도시하지 않는 복수의 단자는 신호단자, 전원단자, 그라운드단자를 포함하여 구성되며, 이들 도시하지 않는 복수의 단자는 반도체소자(1)의 베이스(5)측 면에 격자모양으로 설치되어 있다.
표면층(9)은 예를 들면, 표면층(9)의 표면, 즉 반도체소자(1)에 대향하는 면에 반도체소자(1)의 도시하지 않는 단자와 접속하는 도체층(13)이 설치되고, 다음으로 절연체층(15), 도체층(17) 및 절연체층(19)이 반도체소자(1)측으로부터 베이스(5)의 코어층(7)을 향해 형성되어, 도체층과 절연체층이 상호로 적층되어 있다.
도체층(13)은 신호선(20), 신호단자(21), 전원단자(23) 및 그라운드단자(25) 등을 포함하여 구성되어 있다. 도체층(13)의 신호단자(21), 전원단자(23), 그라운드단자(25)는 반도체소자(1)에 설치된 도시하지 않는 신호단자, 전원단자, 그라운드단자에 각각 대향하는 위치에 설치되어 있고, 각각 납땜볼(3)에 의해 접속되어 있다.
도체층(17)은 플레인 그라운드 도체층과 이 플레인 그라운드 도체층에 형성된 개구부에 설치된 신호도체층과, 전원도체층을 포함하여 구성되어 있다.
코어층(7)은 코어층(7)의 표면, 즉 표면층(9)의 전열체층(19)과 접하는 면에 도체층(27)이 설치되고, 다음으로 절연체층(29), 도체층(31), 절연체층(33), 도체층(35), 절연체층(37) 및 도체층(39)이 표면층(9)측으로부터 표면층(11)측에 향하여 형성되고, 도체층과 절연체층이 상호 적층되어 있다.
도체층(27)은 플레인 전원 도체층과, 이 플레인 전원 도체층에 형성된 개구부에 설치된 신호도체층과, 그라운드도체층을 포함하여 구성되어 있다.
도체층(31)은 플레인 그라운드 도체층과, 이 플레인 그라운드 도체층에 형성된 개구부에 설치된 전원도체층을 포함하여 구성되어 있다.
도체층(35)은 플레인 전원 도체층과, 이 플레인 전원 도체층에 형성된 개구부에 설치된 그라운드도체층을 포함하여 구성되어 있다.
도체층(39)은 플레인 그라운드 도체층과, 이 플레인 그라운드 도체층에 형성된 개구부에 설치된 신호도체층과, 전원도체층을 포함하여 구성되어 있다.
또, 코어층(7)에는 코어층(7)의 양면에 설치된 신호도체층을 전기적으로 접속하는 배열신호 스루홀(41)과, 동일하게 코어층(7)에 설치된 플레인 전원 도체층 및 전원 도체층을 전기적으로 접속하는 배열전원 스루홀(43)과, 동일하게 코어층(7)에 설치된 플레인 그라운드 도체층 및 그라운드 도체층을 전기적으로 접속하는 배열 그라운드 스루홀(45)이 설치되어 있다.
코어층(7)의 배열신호 스루홀(41), 배열전원 스루홀(43), 배열 그라운드 스루홀(45) 등은 예를 들면, 접속하지 않는 플레인의 도체층에 구멍을 형성해 놓고, 드릴로 도체의 구멍 속을 통하도록 관통하는 스루홀을 형성하고, 무전해 동도금으로 스루홀 내면에 동을 형성함으로써 형성된다. 이 때, 플레인의 도체층과 스루홀 내면에 설치된 동은 절연체에 의해 격리되어 있다. 또, 접속하는 플레인의 도체층에는 구멍을 형성하지 않고, 동일한 드릴로 관통하는 스루홀을 형성한다. 이 때, 스루홀 내면에는 플레인의 도체층의 단면이 노출하고 있으므로, 무전해 동도금으로 스루홀 내면에 동을 형성함으로써, 스루홀과 플레인의 도체층이 접속된다. 이와 같이, 코어층(7)의 스루홀은 코어층(7)인 프린트배선판을 드릴로 구멍을 내고, 이 구멍을 도금 함으로써 형성된다.
배열신호 스루홀(41)은 코어층(7)의 양면에 설치된 신호도체층, 즉 도체층(27)의 신호도체층과 도체층(39)의 신호도체층을 전기적으로 접속한다.
배열전원 스루홀(43)은 코어층(7)의 반도체소자(1)측의 면에 설치된 플레인 전원 도체층, 즉 도체층(27)의 플레인 전원 도체층과, 도체층(35)의 플레인 전원 도체층과, 코어층(7)의 표면층(11)측의 면에 설치된 전원도체층, 즉 도체층(39)의 전원도체층을 전기적으로 접속한다.
배열 그라운드 스루홀(45)은 코어층(7)의 반도체소자(1)측의 면에 설치된 그라운드도체층, 즉 도체층(27)의 그라운드도체층과, 도체층(31)의 플레인 그라운드 도체층과, 코어층(7)의 맡바닥에 설치된 플레인 그라운드 도체층, 즉 도체층(39)의 플레인 그라운드 도체층을 전기적으로 접속한다.
표면층(11)은 예를 들면, 표면층(9)과 동일하게, 표면층(11)의 면 가운데, 코어층(7)에 접하는 면에 절연체층(47)이 설치되고, 다음으로, 도체층(49), 절연체층(51) 및 도체층(53)이 코어층(7)에서 베이스(5)의 밑바닥면에 향해 형성되고, 도체층과 절연체층은 상호로 적층되어 있다.
도체층(49)은 플레인 전원 도체층과, 이 플레인 전원 도체층에 형성된 개구부에 설치된 신호도체층과, 그라운드도체층을 포함하여 구성되어 있다.
도체층(53)은 외부신호단자(55s), 외부전원단자(55v), 외부 그라운드단자(55g) 등의 외부단자(55)에 의해 형성된 도체층이고, 이들 외부단자(55)에는 납땜볼(62)이 접합되어 있다. 납땜볼(62)은 반도체장치를 도시하지 않는 전자장치의 기판에 접속하기 위해 사용된다.
또, 표면층(9)에는 절연체층(15)에 의해 절연된 도체층(13)과 도체층(17), 절연체층(19)에 의해 절연된 도체층(17)과 코어층(7)의 도체층(27)을 각각 전기적으로 접속하는 비어(via)(63)가 설치되어 있다. 표면층(11)에도 절연체층(47)에 의해 절연된 코어층(7)의 도체층(39)과 표면층(11)의 도체층(49), 절연체층(51)에 의해 절연된 도체층(49)과 도체층(53)을 각각 전기적으로 접속하는 비어(63)가 설치되어 있다.
포토리소그래피나 레이저로 절연체층에 구멍을 내고, 전면에 무전해 동도금으로 동을 형성하고, 포토리소그래피로 동을 엣칭해서 배선패턴을 형성한다. 절연체층의 구멍은 그 상층에 형성하는 층의 표면에 함몰모양의 움푹 들어감을 만들게 된다. 포토리소그래피의 제약으로부터 플레인의 도체층의 구멍에 짧은 배선을 형성하고, 하층에의 비어와 상층에의 비어의 위치를 비켜놓아 움푹 들어가는 양을 분산한다.
여기서, 신호의 접속경로는 반도체장치의 도시하지 않는 신호단자로부터, 납땜볼(3), 도체층(13), 비어(63), 도체층(17)의 신호도체층, 비어(63), 도체층(27)의 신호도체층, 배열신호 스루홀(41), 도체층(39)의 신호도체층, 비어(63), 도체층(49)의 신호도체층, 비어(63), 도체층(53)의 외부신호단자(55s), 납땜볼(62)이다. 반도체소자(1)의 도시하지 않는 신호단자는 반도체장치의 출력단자인 도체층(53)의 외부신호단자(55s)와 각각 일대일의 관계로 접속되어 있다.
전원의 접속경로는 반도체장치의 도시하지 않는 전원단자로부터, 납땜볼(62), 도체층(13), 비어(63), 도체층(17)의 전원도체층, 비어(63), 도체층(27)의 플레인전원도체층, 배열전원 스루홀(43), 도체층(35)의 플레인 전원 도체층, 배열전원 스루홀(43), 도체층(39)의 전원도체층, 비어(63), 도체층(49)의 플레인 전원 도체층, 비어(63), 도체층(53)의 외부전원단자(55v), 납땜볼(62)이다.
그라운드의 접속경로는 반도체장치의 도시하지 않는 그라운드단자로부터, 납땜볼(62), 도체층(13), 비어(63), 도체층(17)의 플레인 그라운드 도체층, 비어(63), 도체층(27)의 전원도체층, 배열그라운드 스루홀(45), 도체층(31)의 플레인 그라운드 도체층, 배열그라운드 스루홀(45), 도체층(39)의 플레인 그라운드 도체층, 비어(63), 도체층(49)의 그라운드도체층, 비어(63), 도체층(53)의 외부그라운드단자(55g), 납땜볼(62)이다.
이와 같이, 전원은 비어(63)나 배열전원 스루홀(43)에 의해, 도체층(27)의 플레인 전원 도체층, 도체층(35)의 플레인 전원 도체층, 및 도체층(49)의 플레인 전원 도체층의 플레인에 배치된 전원의 도체층에 접속되고, 그라운드는 비어(63)나 배열그라운드 스루홀(45)에 의해, 도체층(17)의 플레인 그라운드 도체층, 도체층(31)의 플레인 그라운드 도체층, 및 도체층(39)의 플레인 그라운드 도체층의 플레인에 배치된 그라운드의 도체층에 접속되어 있다. 또, 플레인에 배치한 도체층에는 다수의 구멍이 있고, 그 구멍 안에 도체를 형성해서, 신호선을 다른 층에 접속한다.
표면층(11)의 도체층(53)을 형성하는 외부단자(55)는 도 2에 도시하는 것과 같이, 표면층(11)의 표면, 즉 반도체장치의 밑바닥면(64)에 격자모양으로 배열되고, 예를 들면 11행 11열의 121개가 설치되어 있다. 또, 도 2는 설명을 위해, 납땜볼(62)이 생략되어 있다. 외부단자(55)가 격자모양으로 설치된 반도체장치의 밑바닥면(64)은 중앙부에 대략 정방형으로 형성된 내부전원영역(65)과, 이 내부전원영 역(65)의 주위에 형성된 신호선영역(67)에 분할되어 있다. 신호선영역(67)은 베이스(5)의 대각선의 근방에서 4분할되어 있다.
반도체장치의 밑바닥면(64)의 중앙부에 형성된 내부전원영역(65)에는 5행 5열로 격자모양으로 합계 25개의 외부 전원단자(55v)와 외부 그라운드단자(55g)가 설치되어, 외부 전원단자(55v)와 외부 그라운드단자(55g)는 서로 이웃하도록 배치되고, 외부 전원단자(55v)를 외부 그라운드단자(55g)가 둘러싸도록 배치되어 있다.
한편, 외부 그라운드단자(55g)를 둘러싸도록 외부전원단자(55v)가 배치되어 있다. 즉, 내부전원영역(65)에서는 거의 동수의 외부전원단자(55v)와 외부그라운드단자(55g)가 엇갈리게 배치되어 있다.
내부전원영역(65)의 주위에 형성된 신호선영역(67)은 반도체장치의 밑바닥면(64)의 대각선에 의해 4개의 영역에 분할되고, 분할된 신호선영역(67)에는 각각 외부신호단자(55s), 외부전원단자(55v), 외부그라운드단자(55g)가 배치되어 있다. 신호선영역(67)의 내부전원영역(65)에 인접하는 내주부, 및 밑바닥면(64)의 대각선상에는 외부그라운드단자(55g)가 거의 균등한 간격을 갖고 배치되어 있다. 즉, 신호선영역(67)의 내부전원영역(65)측의 각부, 및 신호선영역(67)의 외측의 각부에 외부그라운드단자(55g)가 설치되고, 신호선영역(67)의 내부전원영역(65)측 각부에 설치된 각 외부그라운드단자(55g)의 중간부에도 외부그라운드단자(55)가 설치되어 있다. 이 신호선영역(67)의 내부전원영역(65)측의 각 외부그라운드단자(55g) 사이에는 예를 들면, 외부신호단자(55s)가 2개씩 배치되어 있다. 또한, 신호선영역(67)의 내부전원영역(65)측의 각 외부그라운드단자(55g)는 내부전원영역(65)내의 외부전원단자(55v)에 인접하여 배치되어 있다. 또, 신호선영역(67)에 설치된 외부전원단자(55v)는 신호선영역(67)의 외주부에 거의 균등한 간격을 갖고 배치되어 있고, 이 신호선영역(67)의 외주부에 설치된 각 외부전원단자(55v) 사이에는, 외부신호단자(55s)가 배치되어 있다. 이와 같이, 신호선영역(67)에는 거의 동수의 외부전원단자(55v)와 외부그라운드단자(55g)가 설치되고, 이들 외부전원단자(55v) 및 외부그라운드단자(55g)를 합친수의 거의 3배의 수의 외부신호단자(55s)가 설치되고, 외부전원단자(55v) 및 외부그라운드단자(55g)의 주위에는 외부신호단자(55s)가 인접하여 설치되어 있다.
본 실시예의 반도체장치의 동작과 본 발명의 특징부에 대해 설명한다. 본 실시예의 반도체장치는 도 3에 도시하는 것과 같이, 외부신호단자(55s)에 대응하여 설치된 배열신호 스루홀(41), 외부전원단자(55v)에 대응하여 설치된 배열전원 스루홀(43), 외부그라운드단자(55g)에 대응하여 설치된 배열그라운드 스루홀(45), 대응하는 외부단자(55)를 가지지 않는 부가 그라운드 스루홀(75) 및 대응하는 외부단자(55)를 갖지 않는 부가 전원 스루홀(77)이 설치되어 있다.
코어층(7)에 형성된 복수의 그라운드도체층을 전기적으로 접속하는 부가 그라운드 스루홀(75)과, 동일하게 코어층(7)에 형성된 복수의 전원도체층을 전기적으로 접속하는 부가전원 스루홀(77)은 도 3에 도시하는 것과 같은 거의 동수가 코어층(7)에 형성되어 있다.
부가 그라운드 스루홀(75)은 도 1에 도시하는 것과 같이, 코어층(7)의 표면에 설치된 도체층(27)의 그래드 도체층과, 코어층(7)의 밑바닥면에 설치된 도체층(39)의 플레인 그라운드 도체층을 전기적으로 접속하는 것과 동시에, 코어층(7)에 내층된 도체층(31)의 플레인 그라운드 도체층도 전기적으로 접속한다. 또, 부가 그라운드 스루홀(75)은 대응하는 외부단자(55)를 갖지 않지만, 도체층(31, 39)의 플레인 그라운드 도체층에 의해, 배열그라운드 스루홀(45)이나 외부그라운드단자(55g)와 전기적으로 접속되어 있다.
부가 전원 스루홀(77)은 코어층(7)의 표면에 설치된 도체층(27)의 플레인 전원 도체층과, 코어층(7)의 밑바닥면에 설치된 도체층(39)의 전원도체층을 전기적으로 접속하는 것과 동시에, 코어층(7)에 내층된 도체층(35)의 플레인 전원 도체층도 전기적으로 접속한다. 또, 부가 전원 스루홀(77)은 대응하는 외부단자(55)를 가지지 않지만, 도체층(27, 35)의 플레인 전원 도체층에 의해, 배열전원 스루홀(43)이나 외부전원단자(55v)와 전기적으로 접속되어 있다.
배열신호 스루홀(41), 배열전원 스루홀(43) 및 배열 그라운드 스루홀(45)은 각각 도 2에 도시한 외부신호단자(55s), 외부전원단자(55v) 및 외부그라운드단자(55g)와 거의 동일하게 배치되어 있다. 또, 대각선으로 분할된 신호선영역(67)은 내부전원영역(65)에서 베어스(5)의 외주방향으로 비켜놓고 설치되어 있다. 이 때, 격자모양으로 배열된 스루홀의 각 간격을 1피치로 하면, 각 신호선영역(67)을 반피치 정도 외주방향으로 비켜놓고 설치함으로써, 내부전원영역(65)과 신호선영역(67) 사이, 및 분할된 신호선영역(67)끼리의 사이에 간격을 형성하고, 이 간격에 부가 그라운드 스루홀(75) 및 부가 전원 스루홀(77)이 설치되어 있다. 부가 그라운드 스루홀(75) 및 부가 전원 스루홀(77)은 도 1에 도시하는 것과 같이, 자기단자, 즉 대응하는 반도체소자(1)의 도시하지 않는 단자나 대응하는 외부단자(55)를 가지지 않고, 코어층(7)에 형성되어 있다.
즉, 배열신호 스루홀(41), 배열 전원 스루홀(43) 및 배열 그라운드 스루홀(45)은 도 3에 도시하는 것과 같이, 상대적인 배치가 도 2의 외부단자(55)와 거의 일치하여 배치되어 있고, 부가 그라운드 스루홀(75)과 부가 전원 스루홀(77)은 외부단자(55)의 배열에 없는 위치에 배치되어 있는 것이다.
부가 그라운드 스루홀(75)과 부가 전원 스루홀(77)은 내부전원영역(65)과 신호선영역(67) 사이, 즉 내부전원영역(65)의 주위에 교호로 설치되어 있다. 또, 부가 그라운드 스루홀(75)과 부가 전원 스루홀(77)은 신호선영역(67)과 신호선영역(67) 사이, 즉 베이스(5)의 대각선상에 설치되고, 부가 전원 스루홀(77)은 베이스(5)면의 대각선상에 각각 2개씩 설치되어, 이들 2개의 부가 전원 스루홀(77) 사이에 부가 그라운드 스루홀(75)이 각각 설치되어 있다. 또한, 부가 그라운드 스루홀(75)은 신호선영역(67)의 주위에 거의 균등한 간격을 갖고 설치되어 있다.
다음으로, 본 실시예의 BGA반도체장치의 동작에 대하여, 도 4를 참조하여 설명한다. 도 4는 BGA반도체장치의 동작을 설명하기 위해, 베이스(5)의 구성을 간략화해서 나타낸 도이고, 도체층(13, 49)의 일부의 신호선(79, 81)과, 이들 신호선(79, 81)에 전기적으로 접속된 배열신호 스루홀(41)과, 도체층(17, 39)의 플레인 그라운드 도체층(83, 85)과, 이들 플레인 그라운드 도체층(83, 85)에 전기적으로 접속된 부가 그라운드 스루홀(75)을 도시하고 있고, 다른 구조부재는 생략하고 있다.
베이스(5)는 도 4에 도시하는 것과 같이, 도체층(13)의 신호선(79), 도체층(17)의 플레인 그라운드 도체층(83), 도체층(39)의 플레인 그라운드 도체층(85), 및 도체층(49)의 신호선(81)을 포함하여 구성되어, 이들 도체층 사이에는 각각 도시하지 않는 절연체층이 설치되어 있다. 또, 도체층(13)의 신호선(79)과 도체층(49)의 신호선(81)은 배열신호 스루홀(41)에 의해 전기적으로 접합되고, 도체층(17)의 플레인 그라운드 도체층(83)과 도체층(39)의 플레인 그라운드 도체층(85)은 부가 그라운드 스루홀(75)에 의해 전기적으로 접속되어 있다. 또한, 도체층(17, 39)의 플레인 그라운드 도체층(83, 85)에는 각각 개구부(87, 89)가 형성되어, 이들 개구부(87, 89)에 배열신호 스루홀(41)이 형성되고, 배열신호 스루홀(41)과 플레인 그라운드 도체층(83, 85)은 전기적으로 접합되어 있지 않다.
반도체소자(1)의 신호입출력에서는 예를 들면, 신호의 전압을 L(Low)에서 H(High)로 절환하면, 반도체소자(1)에 접속된 도체층(13)의 반도체소자(1) 근방의 신호선(79)에 전류가 흘러, 그 신호선(79)에 대향하는 도체층(17)의 플레인 그라운드 도체층(83)에 유도에 의해 역방향의 귀환전류가 흐른다.
신호선(79)과, 이 신호선(79)의 근방에 플레인 그라운드 도체층(83)이 설치되어 있는 경우, 신호선(79)에 과도적으로 전류가 흐르면, 자장이 발생하고, 유도전류가 플레인 그라운드 도체층(83)에 흐른다. 유도전류는 전류에 의한 자장이 최소가 되도록 신호선(79)을 흐르는 전류와 반대방향으로, 플레인 그라운드 도체층(83)에 흐른다. 이 반대방향의 전류를 귀환전류라고 칭하고 있다. 부가 그라운드 스루홀(75), 플레인 그라운드 도체층(85)을 흐르는 유도전류도 동일하다.
도체층(13)의 신호선(79)을 흐르는 전류와, 도체층(17)의 플레인 그라운드 도체층(83)에 흐르는 귀환전류는 양자간의 정전용량을 통해 연속적인 전류루프를 형성한다. 이 신호절환시의 전류는 반도체소자(1)의 근방에 흘러, 시간의 경과와 함께 반도체소자(1)에서 먼 쪽에 전파한다. 즉, 같은 1개의 신호선이라도 신호가 전파한 부분에는 전류가 흐르고, 신호가 도달하고 있지 않는 부분에는 전류는 흘러 있지 않는 것이 된다. 귀환전류는 도체층(13)의 신호선(79)과 대향하는 도체층(17)의 플레인 그라운드 도체층(83)에 흘러, 통상, 전류와 귀환전류는 쌍으로 되어 있다. 신호선(79)의 전류가 배열신호 스루홀(41)에 도달하면, 대향하는 플레인 그라운드 도체층(83)을 흐르는 귀환전류도 배열신호 스루홀(41)이 형성된 플레인 그라운드 도체층(83)의 개구부(87)에 도달한다.
배열신호 스루홀(41)에 도달한 전류는 배열신호 스루홀(41)에 전류경로가 있기 때문에, 그대로 배열신호 스루홀(41)을 전해지고, 동시에 부가 그라운드 스루홀(75)에 역방향의 귀환전류를 유도한다. 전류는 배열신호 스루홀(41)을 흘러, 도체층(49)의 신호선(81)에 도달한다. 신호선(81)에 도달한 전류는 신호선(81)에 전류경로가 있으므로, 그대로 도체층(49)의 신호선(81)을 전해지고, 시간의 경과와 함께 배열신호 스루홀(41)에서 먼 쪽으로 전파한다. 신호선(81)에 흐르는 전류는 동시에 도체층(39)의 플레인 그라운드 도체층에 역방향의 귀환전류를 유도한다. 도체층(49)의 신호선(81)을 흐르는 전류와, 도체층(39)의 플레인 그라운드 도체층(85)을 흐르는 귀환전류는 양자 사이의 정전용량을 통해 연속적인 전류루프를 형성한다.
플레인 그라운드 도체층(85)을 흐르는 귀환전류는 도체층(49)의 신호선(81)에 흐르는 전류와 반대방향으로 흐르기 때문에, 배열신호 스루홀(41)을 향해 흐르지만, 배열신호 스루홀(41)은 플레인 그라운드 도체층(85)의 개구부(89)에 설치되어 있으므로, 개구부(89)에 도달한 플레인 그라운드 도체층(85)을 흐르는 귀환전류는 가는 곳이 없다. 이 때문에, 플레인 그라운드 도체층(85)을 흐르는 귀환전류는 플레인 그라운드 도체층(85)의 개구부(89)의 주위에 축적하여 전위가 변화하고, 근방의 부가 그라운드 스루홀(75)에 미결합전류가 되어 들러든다. 또, 플레인 그라운드 도체층(83)을 흐르는 귀환전류는 정전용량을 사용하여 흐르기 때문에, 도전층(17)의 플레인 그라운드 도체층(83)의 개구부(87) 주위의 전위가 내리고, 근방의 부가 그라운드 스루홀(75)에서 미결합전류가 도체층(17)의 플레인 그라운드 도체층(83)의 개구부(87)의 주위에 공급된다.
여기서는 귀환전류가 흐름에 따라 플레인의 도체층의 전위가 변화해서, 이 전위의 변화에 의해 발생하는 전류를 미결합전류라고 칭하고 있다.
배선직하의 플레인 그라운드 도체층(83, 85)을 흐르는 귀환전류는 얇은 절연체층을 끼워 설치된 신호선(79, 81)과, 자장이 조밀하게 결합함으로 인덕턴스가 작지만, 미결합전류는 신호선(79, 81)을 흐르는 전류와의 자장의 결합이 작기 때문에, 큰 인덕턴스를 가지는 것을 알았다. 그라운드의 인덕턴스가 크면 그라운드노이즈가 커진다. 그 때문에, 신호선(79, 81)에 접속된 배열신호 스루홀(41)의 가능한 한 근방에 귀환전류를 흐르는 부가 그라운드 스루홀(75)을 배치하면, 그라운드의 인덕턴스를 작게 할 수 있은 것이 새롭게 알았다. 이 예에서는 신호선(79, 81)에 대향해서 설치되어 있는 것은 플레인 그라운드 도체층(83, 85)이 있지만, 플레인 전원 도체층의 경우도 동일하다.
이와 같이, 부가 그라운드 스루홀(75)과 부가 전원 스루홀(77)을 신호선영역(67)과 신호선영역(67) 사이에 설치함으로써, 부가 그라운드 스루홀(75) 및 부가 전원 스루홀(77)을 배열신호 스루홀(41)의 근방에 설치할 수가 있고, 미결합전류의 인덕턴스를 저감할 수 있으므로, 노이즈를 저감할 수가 있다. 또, 부가 그라운드 스루홀(75)과 부가 전원 스루홀(77)에 대응하는 외부단자(55)를 가지지 않으므로, 외부단자(55)를 증가시키는 일 없이, 그라운드 및 전원의 스루홀을 증가할 수 있으므로, BGA반도체장치의 대형화를 억제해서, 전원이나 그라운드의 인덕턴스를 저감할 수가 있다.
또, 코어층(7)에 있어서, 신호영역(67)을 내부전원영역(65)의 바깥쪽에 배치함으로써, 코너부, 외변부, 내부전원영역(65)과 신호선영역(67)과의 사이의 간격에 부가 그라운드 스루홀(75)이나 부가 전원 스루홀(77)을 배치할 수 있으므로, 배선설계가 용이하게 된다.
또, 반도체소자(1)의 출력회로는 예를 들면, 신호선과 전원을 접속하는 스위치(A)와, 신호선과 그라운드를 접속하는 스위치(B)를 포함하여 구성되어 있다. L의 신호를 출력할 때에는 스위치(B)를 접속상태, 스위치(A)를 절단상태로 하고, H의 신호를 출력할 때에는 반대의 조합으로 한다. 그 때문에, 전류경로는 H에서 L일 때에 신호선의 정전용량에 축적된 전하를 그라운드에 놓치게 되어, 신호선에 흐르는 전류의 유도에 의해 발생하는 귀환전류는 그라운드에 흐른다. 한편, 신호를 L에서 H에 절환할 때에는 신호선의 정전용량을 충전함으로, 신호선에 흐르는 전류의 유도에 의한 귀환전류는 전원의 도체층에 흐른다. 이와 같이, 신호를 전송하기 때문에 귀환전류는 그라운드 도체층과 전원도체층의 양쪽을 흐른다. 이와 같이, 귀환전류는 전원도체층과 그라운드 도체층의 양쪽을 흐르기 때문에, 본 실시예의 반도체장치와 같이, 전원의 스루홀과, 그라운드의 스루홀이 거의 동수 설치되어 있으면, 전원도체층과 그라운드도체층의 양쪽에 있어서, 미결합전류의 인덕턴스를 저감할 수가 있다.
또, 전원도체층에 대신하여, 모든 그라운드 도체층을 이용하는 경우, 반도체소자의 출력트랜지스터의 전원과 그라운드와의 사이에, 큰 정전용량을 설치함으로써, 신호를 절환하는 교류동작에서는 전원과 그라운드를 교류적으로 셔트할 필요가 있다. 이와 같이 하면, 전원과 그라운드를 구별할 필요가 없어지지만, 반도체소자는 면적이 작은 쪽이 바람직하기 때문에, 반도체소자의 출력회로에 충분히 큰 정전용량을 설치할 수가 없을 경우가 있다. 또한, 다수의 종류의 반도체소자에 동일한 베이스를 이용할 경우, 전원과 그라운드의 스루홀의 수를 거의 균등하게 하면, 설계조건이 다른 반도체소자를 이용할 수 있기 때문에 바람직하다.
BGA반도체장치는 수용할 수 있는 신호선의 수가 많은 것, 플레인모양의 전원이나 그라운드의 패턴을 설치함으로써, 전기적인 노이즈의 원인이 되는 전원 인피던스를 저감히기 쉬운 것으로 넓게 사용되어 있다.
동작주파수의 고속화에 따라, BGA반도체장치를 사용해도 전기적인 노이즈가 생기기 쉬워져 있고, 일본국 특개평 7-153869호 공보에 기재된 반도체장치 등과 같이, 전기적인 노이즈를 저감하기 위해, 고리모양의 그라운드 패턴의 부위에 다수의 그라운드 스루홀을 설치한 것 등이 제안되어 있다.
다수의 그라운드 스루홀을 설치하면 그라운드에 흐르는 전류가 분산하기 때문에, 노이즈의 원인이 되는 그라운드 인덕턴스는 저감할 수 있지만, 또한 동작이 고속화하면, 노이즈를 충분히 저감할 수 없는 경우가 있다. 또, BGA반도체장치는 다수의 신호선을 수용하는데 적합하고 있지만, 1000신호 이상을 수용하는 대형의 BGA반도체장치에서는 그라운드 스루홀과, 이 그라운드 스루홀에 접속하는 외부단자를 다수 설치함으로써, BGA반도체장치의 실장면적이 커지고, BGA반도체장치나 BGA반도체장치를 탑재하는 전자장치가 고가가 되는 점에 대해, 충분히 고려되어 있지 않았다.
BGA반도체장치는 반도체장치와 전자장치의 기판을 접속해서 신호를 전달하는 기능을 완수하기 위해, 가능한 한 많은 신호를 고밀도로 수용할 수 있으면 소형, 저가격을 실현할 수 있다. 그를 위해서는 전원과 그라운드의 외부단자를 적게 하면 좋지만, 전원과 그라운드의 외부단자를 적게 하면 전원이나 그라운드의 인덕턴스가 커지고 노이즈가 커지는 문제가 있다.
이에 대해, 본 실시예의 BGA반도체장치는 프린트배선판으로 구성한 코어층(7)의 양면에 표면층(9, 11)이 설치된 베이스(5)에 전기적으로 접속된 반도체소자(1)가 탑재되어, 외부단자(55)의 배열과 대응하는 배열신호 스루홀(41), 배열전원 스루홀(43) 및 배열 그라운드 스루홀(45)에 더하여, 외부단자(55)의 배열로부터 빗나간 위치에 배치한 부가 그라운드 스루홀(75), 부가 전원 스루홀(77)이 설치도어 있다. 이와 같이, 부가 그라운드 스루홀(75) 및 부가 전원 스루홀(77)은 외부단자(55)의 배열 사이에 배치되어 있으므로, 전원, 그라운드에 전기적으로 접속된 스루홀의 수를 증가시켜, 귀환전류의 인덕턴스를 저감할 수가 있다.
또, 반도체의 신호선에 접속하는 배열신호 스루홀(41)을 각각 외부신호단자(55s)에 접속시켜, 반도체장치의 전원 혹은 그라운드에 접속되는 배열전원 스루홀(43), 배열그라운드 스루홀(45), 부가 그라운드 스루홀(75) 및 부가 전원 스루홀(77)이, 전원 혹은 그라운드에 접속하는 외부전원단자(55v), 외부그라운드단자(g)보다도 많이 설치되어 있다. 이와 같이, 부가 그라운드 스루홀(75) 및 부가 전원 스루홀(77)을 더함으로써, 외부단자(55)의 수를 증가시키는 일 없이, 신호절환시에 그라운드나 전원에 흐르는 귀환전류에 의한 인덕턴스를 저감할 수 있으므로, 전기적인 노이즈를 저감할 수가 있다. 또, 외부단자(55)의 수를 증가하지 않으므로, 반도체장치가 대형화 하는 것을 회피하여, 반도체장치의 비용의 증대를 억제할 수가 있다.
또한, 부가 그라운드 스루홀(75)과 부가 전원 스루홀(77)은 베이스(5)의 대각에 배치할 수도 있으므로, 배열신호 스루홀(41)과 배열신호 스루홀(41)의 간격에 부가 그라운드 스루홀(75)이나 부가 전원 스루홀(77)을 배치할 수 있으므로, 배선설계가 용이하게 된다.
또, 본 발명의 반도체장치에 있어서의 스루홀의 배치는 본 실시예의 스루홀의 배치에 대신하여, 도 5에 도시하는 것과 같이 배치할 수도 있다. 단면구조, 외부단자(55)의 배열은 실시형태와 거의 동일이기 때문에 생략한다.
도 5의 실시예에 있어서의 반도체장치의 스루홀은 외부단자(55)의 배열과 거의 동일하게 격자모양으로 배치되어 있다. 이들 격자모양으로 설치된 스루홀의 신호선영역(67)에 거의 동수의 부가 그라운드 스루홀(75)과 부가 전원 스루홀(77)이 설치되어 있다. 내부전원영역(65)에 인접하여 설치된 배열신호 스루홀(41)의 외주부에 거의 균등한 간격을 갖고 부가 전원 스루홀(77)이 설치되어 있다. 이 배열신호 스루홀(41)의 외주부에 설치된 부가 전원 스루홀(77)의 더욱 외주부에 부가 그라운드 스루홀(75)이 설치되어 있다. 이 때, 각각 부가 그라운드 스루홀(75) 및 부가 전원 스루홀(77)은 배열신호 스루홀(41)에 인접하여 설치되어 있다.
즉, 내부전원영역(65)의 주위를 둘러싸는 신호선영역(67)이 안쪽주위, 중앙주위, 바깥쪽의 3단으로 형성되어 있을 경우, 안쪽주위와 중앙주위 사이에 부가 전원 스루홀(77)이 설치되어, 중앙주위와 바깥쪽주위 사이에 부가 그라운드 스루홀(75)이 설치되어 있다.
바꿔 할하면, 격자모양으로 배치된 스루홀이 설치된 영역을 세로방향으로 3분할, 가로방향으로 3분할해서 9분할 한 경우의 신호선영역(67)과 신호선영역(67)과의 사이에 부가 그라운드 스루홀(75) 및 부가 전원 스루홀을 설치하고, 부가 그라운드 스루홀(75)과 부가 전원 스루홀(77)은 각 신호선영역 사이에 각 1개씩 설치되어 있다.
즉, 부가 그라운드 스루홀(75)은 배열된 스루홀의 1행째와 2행째 사이에서 4행째와 5행째 사이, 1행째와 2행째 사이에서 7행째와 8행째 사이, 4행째와 5행째 사이에서 1행째와 2행째 사이, 4행째와 5행째 사이에서 10행째와 11행째 사이, 7행째와 8행째 사이에서 1행째와 2행째 사이, 7행째와 8행째 사이에서 10행째와 11행째 사이, 10행째와 11행째 사이에서 4행째와 5행째 사이, 및 10행째와 11행째 사이에서 7행째와 8행째 사이에 설치되어 있다.
부가 전원 스루홀(77)은 배열된 스루홀의 2행째와 3행째 사이에서 4행째와 5 행째 사이, 2행째와 3행째 사이에서 7행째와 8행째 사이, 4행째와 5행째 사이에서 2행째와 3행째 사이, 4행째와 5행째 사이에서 9행째와 10행째 사이, 7행째와 8행째 사이에서 2행째와 3행째 사이, 7행째와 8행째 사이에서 9행째와 10행째 사이, 9행째와 10행째 사이에서 4행째와 5행째 사이, 및 9행째와 10행째 사이에서 7행째와 8행째 사이에 설치되어 있다.
이와 같이, 배열신호 스루홀(41)의 근방에 부가 그라운드 스루홀(75) 및 부가 전원 스루홀(77)을 설치함으로써, 그라운드나 전원에 흐르는 미결합전류에 의한 인덕턴스를 저감할 수가 있다. 또, 외부단자(55)의 수를 증가시키는 일 없이, 부가 그라운드 스루홀이나 부가 전원 스루홀을 더함으로써, 신호절환시에 그라운드나 전원에 흐르는 귀환전류에 의한 인덕턴스를 저감할 수 있으므로, 전기적인 노이즈를 저감할 수가 있다. 또, 외부단자(55)의 배열에 의해, 스루홀의 배열의 피치가 제한을 받고 있을 경우, 배열신호 스루홀(41), 배열전원 스루홀(43), 배열그라운드 스루홀(45)의 배치를 바꾸는 일 없이, 부가 그라운드 스루홀, 부가 전원 스루홀을 배열신호 스루홀(41) 사이에 설치할 수가 있다.
본 실시예의 반도체장치는 BGA반도체이지만, 본 발명은 프린트기판을 베이스(5)로 한 BGA패키지에 한정되지 않고, PGA반도체장치나 LGA반도체장치 등의 면격자 단자나 에어리어단자 등을 갖는 반도체장치로 할 수도 있다. 또, 외부단자(55) 등의 배열은 격자모양에 한정되지 않고, 지그재그모양으로 배열되어 있어도 좋다.
또, 반도체장치의 외부단자(55)는 실시예의 단자수에 의하지 않고, 32행 32열의 1024핀이나, 40행 40열의 1600핀 등 적당하게 선택할 수가 있다. 이와 같은 경우도, 베이스를 내부전원영역(65)과 신호선영역(67)으로 분할하고, 또한 신호선영역(67)을 적당하게 분할해서, 분할된 신호영역(67)의 주위에 부가 그라운드 스루홀(75)이나 부가 전원 스루홀(77)을 설치하면 좋다.
베이스(5)는 코어층(7)과 표면층(9, 11)에 의해 다층으로 형성되어 있지만, 본 발명의 반도체장치는 본 실시의 베이스(5)의 구성에 한정되는 것이 아니라, BGA반도체장치의 캐리어 배선판 등의 다층배선판 등에, 부가 그라운드 스루홀(75)이나 부가 전원 스루홀(77)을 설치할 수도 있고, 코어층(7) 및 표면층(9, 11)의 층수는 외부단자(55)의 수나 회로의 배선에 의해 적당하게 선택할 수가 있다.
본 발명은 복수의 스루홀을 구비한 다층기판을 구비한 베이스, 및 그 베이스에 반도체소자를 탑재한 반도체장치에 적응할 수가 있다.
상기 기재는 실시예에 대해 이루어졌지만, 본 발명은 그 정신과 첨부 청구항의 범위내에서 각가지 변경 및 수정을 할 수 있는 것은 당업자에 분명하다.

Claims (4)

  1. 프린트 배선판으로 형성된 코어층의 양면에 표면층이 설치된 베이스와,
    상기 베이스에 탑재된 반도체소자를 구비하여,
    상기 반도체소자는 상기 표면층 가운데 한쪽 표면층과 접합부재에 의해 접합되고,
    상기 표면층 가운데 다른쪽 표면층에는 복수의 외부단자가 배열되고,
    상기 코어층은 상기 반도체소자와 상기 복수의 외부단자를 전기적으로 접속하기 위한 상기 외부단자들 중 하나와 각각 대응하는 복수의 전원 스루홀과 복수의 그라운드 스루홀을 갖고,
    상기 베이스는 그 중앙에 위치하는 내부전원영역과 상기 내부전원영역 주위에 형성된 신호선영역을 포함하고,
    상기 내부전원영역은 전원 스루홀과 상기 전원 스루홀과 동일한 수의 그라운드 스루홀과의 격자 모양의 배치를 포함하고,
    상기 신호선영역은 동일한 수의 전원 스루홀과 그라운드 스루홀을 포함하고,
    상기 신호선영역은 상기 전원 스루홀과 상기 그라운드 스루홀을 합친 수의 3배에 해당하는 수의 신호 스루홀을 포함하고,
    상기 신호 스루홀은 상기 전원 스루홀과 상기 그라운드 스루홀의 주위에 인접하여 설치되고,
    상기 신호선영역은 상기 전원 스루홀과 상기 그라운드 스루홀의 사이에 설치되는 적어도 하나 이상의 부가 전원 스루홀과 적어도 하나 이상의 부가 그라운드 스루홀을 더 포함하고,
    상기 부가 전원 스루홀과 상기 부가 그라운드 스루홀은 대응하는 외부단자를 갖지 않는 것을 특징으로 하는 반도체장치.
  2. 프린트 배선판으로 형성된 코어층의 양면에 표면층이 설치된 베이스와,
    상기 베이스에 탑재된 반도체소자를 구비하고,
    상기 반도체소자는 상기 표면층 가운데 한쪽 표면층과 접합부재에 의해 접합되고,
    상기 표면층 가운데 다른쪽 표면층에는 복수의 외부단자가 배열되고,
    상기 코어층에는 상기 반도체소자와 상기 복수의 외부단자를 전기적으로 접속하기 위한 상기 외부단자들 중 하나와 각각 대응하는 복수의 전원 스루홀과 복수의 그라운드 스루홀을 갖고,
    상기 베이스는 그 중앙에 위치하는 내부전원영역과 상기 내부전원영역 주위에 형성된 신호선영역을 포함하고,
    상기 내부전원영역은 전원 스루홀과 상기 전원 스루홀과 동일한 수의 그라운드 스루홀과의 격자 모양의 배치를 포함하고,
    상기 신호선영역은 동일한 수의 전원 스루홀과 그라운드 스루홀을 포함하고,
    상기 신호선영역은 상기 전원 스루홀과 상기 그라운드 스루홀을 합친 수의 3배에 해당하는 수의 신호 스루홀을 포함하고,
    상기 신호 스루홀은 상기 전원 스루홀과 상기 그라운드 스루홀의 주위에 인접하여 설치되고,
    상기 신호선영역은 상기 내부전원영역과 상기 신호선영역의 사이에 설치되는 적어도 하나 이상의 부가 전원 스루홀과 적어도 하나 이상의 부가 그라운드 스루홀을 더 포함하고,
    상기 부가 전원 스루홀과 상기 부가 그라운드 스루홀은 대응하는 외부단자를 갖지 않는 것을 특징으로 하는 반도체장치.
  3. 청구항 1에 있어서,
    상기 부가 전원 스루홀이나 상기 부가 그라운드 스루홀은 장방형과 같은 모양을 갖는 상기 코어층의 대각선상 근방에 설치되어 있는 것을 특징으로 하는 반도체장치.
  4. 청구항 2에 있어서,
    상기 부가 전원 스루홀이나 상기 부가 그라운드 스루홀은 장방형과 같은 모양을 갖는 상기 코어층의 대각선상 근방에 설치되어 있는 것을 특징으로 하는 반도체장치.
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