KR100552010B1 - 적층전자부품 및 그 제조방법 - Google Patents

적층전자부품 및 그 제조방법 Download PDF

Info

Publication number
KR100552010B1
KR100552010B1 KR1019990003238A KR19990003238A KR100552010B1 KR 100552010 B1 KR100552010 B1 KR 100552010B1 KR 1019990003238 A KR1019990003238 A KR 1019990003238A KR 19990003238 A KR19990003238 A KR 19990003238A KR 100552010 B1 KR100552010 B1 KR 100552010B1
Authority
KR
South Korea
Prior art keywords
sheet
via hole
laminated
laminate
conductor
Prior art date
Application number
KR1019990003238A
Other languages
English (en)
Other versions
KR19990072351A (ko
Inventor
오노슈운이치
야마기시마사히코
Original Assignee
다이요 유덴 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP02069998A external-priority patent/JP4290237B2/ja
Priority claimed from JP10094851A external-priority patent/JPH11297531A/ja
Application filed by 다이요 유덴 가부시키가이샤 filed Critical 다이요 유덴 가부시키가이샤
Publication of KR19990072351A publication Critical patent/KR19990072351A/ko
Application granted granted Critical
Publication of KR100552010B1 publication Critical patent/KR100552010B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00—Fixed inductances of the signal type 
    • H01F17/0006—Printed inductances
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F27/00—Details of transformers or inductances, in general
    • H01F27/28—Coils; Windings; Conductive connections
    • H01F27/29—Terminals; Tapping arrangements for signal inductances
    • H01F27/292—Surface mounted devices
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/4902—Electromagnet, transformer or inductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Coils Or Transformers For Communication (AREA)
  • Manufacturing Cores, Coils, And Magnets (AREA)

Abstract

본 발명에 있어서는, 전자소자인 코일(102)을 매설한 적층체(101)와, 이 적층체(101)의 적층방향 양 끝단부에 형성한 단자전극(103)과, 코일(102)을 적층체(101)의 끝단면에 인출함과 동시에 단자전극(103)과 접속하는 인출전극(104)을 가지는 적층전자부품(100)에 있어서, 인출전극(104)을 구성하는 비어 홀(via hole)을, 코일(102)로부터 단자전극(103)을 향하여 직경을 크게 형성하였다.

Description

적층전자부품 및 그 제조방법{MULTILAYER ELECTRONIC COMPONENT AND MANUFACTURING METHOD THEREFOR}
도 1은 제 1 실시형태에 관한 적층인덕터의 개략사시도,
도 2는 제 1 실시형태에 관한 적층인덕터의 측면단면도,
도 3은 적층구조를 나타낸 제 1 실시형태에 관한 적층체의 분해사시도,
도 4는 제 2 실시형태에 관한 적층인덕터의 측면단면도,
도 5는 적층구조를 나타낸 제 2 실시형태에 관한 적층체의 분해사시도,
도 6은 제 3 실시형태에 관한 적층인덕터의 측면단면도,
도 7은 적층구조를 나타낸 제 3 실시형태에 관한 적층체의 분해사시도,
도 8은 제 4 실시형태에 관한 적층인덕터의 측면단면도,
도 9는 적층구조를 나타낸 제 4 실시형태에 관한 적층체의 분해사시도,
도 10은 제 5 실시형태에 관한 적층인덕터의 측면단면도,
도 11은 적층구조를 나타낸 제 5 실시형태에 관한 적층체의 분해사시도,
도 12는 제 6 실시형태에 관한 적층전자부품의 측면단면도,
도 13은 제 6 실시형태에 관한 적층전자부품의 등가회로도,
도 14는 제 7 실시형태에 관한 적층인덕터의 측면단면도,
도 15는 적층구조를 나타낸 제 7 실시형태에 관한 적층체의 분해사시도,
도 16은 적층구조를 나타낸 제 7 실시형태의 변형예에 관한 적층체의 분해사시도,
도 17은 제 8 실시형태에 관한 적층인덕터의 개략사시도,
도 18은 제 8 실시형태에 관한 적층인덕터의 측면단면도,
도 19는 적층구조를 나타낸 제 8 실시형태에 관한 적층체의 분해사시도,
도 20 내지 도 22는 제 8 실시형태에 관한 적층인덕터의 제조공정을 설명하는 사시도.
본 발명은, 적층인덕터 등의 적층전자부품 및 그 제조방법에 관한 것이다.
종래의 적층전자부품은, 대략 직육면체 형상의 적층체의 양 끝단부에 단자전극을 형성한 것이 알려져 있다. 이 적층전자부품은 다음과 같이 하여 제조된다. 먼저, 세라믹 그린 시트를 적층하여 시트적층체를 형성한 후에 이 시트적층체를 단위부품의 크기로 재단한다. 이어서, 재단한 시트적층체를 소성한 후에 연마처리를 실시하여 적층체를 얻는다. 마지막으로, 적층체의 양 끝단부에 단자전극을 형성한다. 이상에 의하여 적층전자부품이 제조된다.
여기서, 그린 시트의 적층방향은, 양 단자전극을 연결하는 방향과 직교하는 방향이다. 그러나, 이와 같은 적층전자부품은, 회로기판 상에 설치하였을 때에 내부전극의 방향이 일정하게 되지 않기 때문에 특성이 안정되지 않는 일이 있었다. 이것은, 특히 적층전자부품의 일례인 적층인덕터에 있어서 현저하였다.
그래서, 최근, 그린 시트의 적층방향이 단자전극을 연결하는 방향과 평행으로 되도록 형성한 적층전자부품이 등장하고 있다. 이와 같은 적층전자부품의 일례 인 적층인덕터에 대하여 설명한다. 이 적층인덕터는, 코일이 되는 내부도체를 형성한 그린시트와, 이 내부도체와 단자전극을 접속하기 위한 인출전극을 형성한 그린 시트를 적층하여 형성된다. 각 그린 시트에는 접속용 도체가 충전된 비어 홀(via hole)이 형성되어 있다. 이 비어 홀에 의하여 그린 시트 사이가 도통 접속되어 있다. 이 적층인덕터에서는, 자속의 방향이 단자전극을 연결하는 방향과 평행하게 된다. 즉, 적층체의 적층방향 양 끝단부에 단자전극이 형성되어 있으므로, 설치시의 자속의 방향이 항상 설치면과 평행하게 된다. 이에 따라 안정된 특성을 얻을 수 있다.
그런데, 이 적층인덕터에서는 인출도체의 형성이 곤란하였다. 즉, 이 적층인덕터에서는, 인출도체가 내부도체로부터 단자전극까지 거의 일직선으로 뻗어 있다. 이 때문에, 그린 시트를 적층할 때에, 응력에 의하여 접속용 도체가 어긋나게 되어 시트간의 도통이 끊어지는 일이 있었다. 즉, 내부도체와 단자전극의 도통이 끊어지는 일이 있었다. 또, 이 적층인덕터에서는, 단자전극을 연결하는 방향과 자속의 방향이 평행이 되도록 형성하므로, 종래의 적층전자부품과 비교하여 적층매수가 많다. 따라서, 적층공정에 장시간을 요하게 되어 생산성이 낮은 것이었다. 또한, 이 적층인덕터에서는, 적층체를 연마할 때에 특히 양 끝단부에 있어서 버르나 이지러짐이 생겨 소망하는 형상이 되지 않는 경우가 있었다. 이와 같이, 이 적층 인덕터는 제조수율이 양호한 것은 아니었다.
본 발명의 목적은, 인출도체에 있어서의 접속불량을 저감할 수 있고, 제조수율이 양호한 적층전자부품 및 그 제조방법을 제공하는 데에 있다.
이 목적을 달성하기 위하여, 본 발명에서는, 전자소자를 매설한 적층체의 적층방향 양 끝단부에 상기 전자소자와 접속하는 단자전극이 형성된 적층전자부품에 있어서, 상기 적층체는, 상기 전자소자와 상기 단자전극을 접속하는 인출전극을 구비하며, 상기 전자소자를 구성하는 소자도체가 형성된 제 1 절연시트를 상기 소자도체가 제 1 비어 홀(via hole)에서 서로 접속하도록 적층함과 동시에, 상기 인출전극을 구성하는 접속용 도체가 형성된 제 2 절연시트를 상기한 접속용 도체가 제 2 비어 홀에서 서로 접속하도록 복수 적층하여 이루어지고, 적어도 일부의 제 2 절연시트 사이에 있어서의 접속용 도체의 접속면적을, 제 1 절연시트 사이에 있어서의 소자도체의 접속면적보다 크게 설정한 것을 특징으로 하는 것을 제안한다.
본 발명에 의하면, 제 2 절연시트를 적층하고 압착하였을 때에, 상하층의 제 2 비어 홀의 위치어긋남의 허용량이 커진다. 이에 따라, 제 2 절연시트 사이의 접속용 도체의 접속이 확실한 것으로 된다.
또, 본 발명에서는, 전자소자를 매설한 적층체의 적층방향 양 끝단부에 상기 전자소자와 접속하는 단자전극이 형성된 적층전자부품에 있어서, 상기 적층체는, 상기 전자소자와 상기 단자전극을 접속하는 인출전극을 구비하며, 상기 전자소자를 구성하는 소자도체가 형성된 제 1 절연시트를 상기 소자도체가 제 1 비어 홀에서 서로 접속하도록 적층함과 동시에, 상기 인출전극을 구성하는 접속용 도체가 형성된 제 2 절연시트를 상기 접속용 도체가 제 2 비어 홀에서 서로 접속하도록 복수 적층하여 이루어지며, 상기한 제 2 비어 홀은 적층방향으로 뻗은 다른 2개 이상의 직선상에 배치되고, 상기한 접속용 도체는 상기한 2개 이상의 직선상의 제 2 비어 홀을 교대로 접속하고 있는 것을 특징으로 하는 것을 제안한다.
본 발명에 의하면, 제 2 절연시트를 적층하였을 때에, 상기한 접속용 도체에 의하여 생기는 단차의 위치가 적층방향으로 뻗은 일직선상에 집중하는 일이 없다. 이에 따라, 단차에 의하여 생기는 응력이 분산되므로, 제 2 비어 홀의 위치어긋남을 저감할 수 있다. 따라서, 제 2 절연시트 사이의 접속용 도체의 접속이 확실한 것으로 된다.
또한, 본 발명은, 전자소자를 매설한 적층체의 적층방향 양 끝단부에 상기 전자소자와 접속하는 단자전극이 형성된 적층전자부품에 있어서, 상기 적층체는, 상기 전자소자와 상기 단자전극을 접속하는 인출전극을 구비하며, 상기 전자소자를 구성하는 소자도체가 형성된 제 1 절연시트를 상기 소자도체가 제 1 비어 홀에서 서로 접속하도록 적층함과 동시에, 상기 인출전극을 구성하는 접속용 도체가 형성된 제 2 절연시트를 상기한 접속용 도체가 제 2 비어 홀에서 서로 접속하도록 복수 적층하여 이루어지고, 제 2 절연시트 상에 형성된 접속용 도체는, 상기한 제 2 절연시트에 형성된 제 2 비어 홀의 개구가장자리부로부터 튀어나와 형성되어 있는 것을 특징으로 하는 것을 제안한다.
본 발명에 의하면, 제 2 절연시트를 적층하고 압착하였을 때에, 내부응력에 의하여 제 2 비어 홀의 위치어긋남이 생기더라도 제 2 절연시트 상에 형성된 접속용 도체에 의하여 제 2 절연시트 사이의 접속용 도체의 접속이 확실한 것으로 된다.
또한, 본 발명에서는, 전자소자를 매설한 적층체에 상기 전자소자와 접속하는 단자전극을 형성한 적층전자부품의 제조방법에 있어서, 도체가 형성된 절연시트를 적층하여 복수의 부분시트적층체를 제작하는 공정과, 복수의 부분시트적층체를 적층하여 시트적층체를 제작하는 공정과, 시트적층체를 재단한 후에 대략 직육면체형상의 적층체를 제작하는 공정과, 적층체에 상기 단자전극을 형성하는 공정을 구비한 것을 특징으로 하는 것을 제안한다.
본 발명에 의하면, 각 부분시트적층체를, 그 부분시트적층체마다 가장 알맞은 효율이 좋은 제조방법으로 제조할 수 있다. 따라서, 적층전자부품의 제조효율이 향상한다. 또, 2 이상의 다른 종류의 적층전자부품으로서, 공통하는 적층부위가 있는 것을 제조하는 경우에는, 이 공통부위를 부분시트적층체로서 모아서 제조함으로써, 각 적층전자부품을 효율적으로 제조할 수 있다. 또한, 부분시트적층체마다 다른 속성의 것을 제작할 수 있다. 예를 들어, 절연시트의 두께나 경도를 다른 부분시트적층체와 서로 다르게 제작하여, 이 부분시트적층체로부터 시트적층체를 제작할 수 있다.
본 발명의 상기 이외의 목적, 구성 및 효과는, 이하의 상세한 설명에 있어서 명백하게 된다.
본 발명의 제 1 실시형태에 관한 적층전자부품에 대하여 도 1 내지 도 3을 참조하여 설명한다. 여기서는, 적층전자부품의 일례로서 적층인덕터에 대하여 설명한다. 도 1은 적층인덕터의 개략사시도, 도 2는 적층인덕터의 측면단면도, 도 3은 적층구조를 나타낸 적층체의 분해사시도이다.
이 적층인덕터(100)는, 대략 직육면체 형상의 적층체(101)와, 적층체(101)에 매설된 전자소자인 코일(102)과, 적층체(101)의 길이 방향 양 끝단부에 형성된 한 쌍의 단자전극(103)을 구비하고 있다. 또, 적층체(101)에는, 코일(102)과 단자전극을 접속하는 인출전극(104)이 매설되어 있다.
적층체(101)는 자성 또는 비자성의 절연재료로 이루어진다. 또, 적층체(101)는 양 단자전극(103)을 연결하는 방향으로 절연시트를 적층하여 형성되어 있다. 즉, 도 3에 나타낸 바와 같이, 직사각형을 이루는 소정 두께의 절연시트인 상층용 시트(111, 112), 코일층용 시트(121 내지 124), 하층용 시트(131, 132)를 적층하여 형성되어 있다. 이하의 설명에 있어서는, 도 3에 대응하여 각 시트의 적층 방향을 상하 방향으로 하여 설명한다.
코일(102)은, 직사각형의 코일층용 시트(121 내지 124)를 적층하여 형성되어 있다. 각 코일층용 시트(121 내지 124)의 윗면에는, 한쪽 끝단부에 비어 홀(141)을 가지는 ㄷ자 형상의 코일용 소자도체(142 내지 145)가 형성되어 있다. 비어 홀(141)의 내부에는 도체가 충전되어 있다. 여기서, 비어 홀(141)의 직경은, 예를 들어 종래와 동일한 50μm이다.
이 코일층용 시트(121 내지 124)를 적층하면, 상하층의 소자도체(142 내지 145)의 한쪽 끝단부와 다른쪽 끝단부가 비어 홀(141)에 의하여 접속된다. 이에 따라, 소자도체(142 내지 145)로 이루어지는 나선형상의 코일(102)이 형성된다.
이하의 설명에 있어서는, 도체가 충전된 비어 홀을 단순히 비어 홀이라고 한다. 또, 「비어 홀에 접속된다」는, 「비어 홀 내부에 충전된 도체에 접속된다」는 의미인 것으로 한다. 또한, 「비어 홀에 의하여 접속된다」는, 「비어 홀 내부에 충전된 도체에 의하여 접속된다」는 의미인 것으로 한다.
인출전극(104)은 이하와 같이 하여 형성되어 있다. 즉, 코일층용 시트(121)의 위에는 상층용 시트(112)가 1층 이상 적층되어 있다. 또한, 도 3에 있어서는 1층이다. 시트(112)에는 비어 홀(151)이 형성되어 있다. 또, 시트(112)의 윗면에는 비어 홀(151)의 내부 및 주위에 접속용 도체(152)가 형성되어 있다. 이 비어 홀(151)에 의하여 접속용 도체(152)와 소자도체(142)의 끝단부가 접속된다.
또, 상층용 시트(112)의 위에는 상층용 시트(111)가 1층 이상 적층되어 있다. 또한, 도 3에 있어서는 1층이다. 시트(111)에는 비어 홀(153)이 형성되어 있다. 또, 시트(112)의 윗면에는 비어 홀(153)의 내부 및 주위에 접속용 도체(154)가 형성되어 있다. 접속용 도체(154)는, 비어 홀(153)에 의하여 접속용 도체(152)에 접속되어 있다. 또, 가장 상층에 위치하는 상층용 시트(111)의 접속용 도체(154)는 단자전극(103)과 접속한다.
또한, 코일층용 시트(124)의 아래에는 하층용 시트(131)가 1층 이상 적층되어 있다. 또한, 도 3에 있어서는 1층이다. 시트(131)에는 비어 홀(161)이 형성되어 있다. 또, 시트(131)의 윗면에는 비어 홀(161)의 내부 및 주위에 접속용 도체(162)가 형성되어 있다. 이 접속용 도체(162)는 상층의 코일층용 시트(124)에 형성되어 있는 비어 홀(141)에 의하여 소자도체(145)와 접속하고 있다.
또한, 하층용 시트(131)의 아래에는 하층용 시트(132)가 1층 이상 적층되어 있다. 또한, 도 3에 있어서는 1층이다. 시트(132)에는 비어 홀(163)이 형성되어 있다. 또, 시트(132)의 윗면에는 비어 홀(163)의 내부 및 주위에 접속용 도체(164)가 형성되어 있다. 이 접속용 도체(164)는 상층의 하층용 시트(131)에 형성되어 있는 비어 홀(161)에 의하여 접속용 도체(162)와 접속되어 있다. 또, 가장 하층에 위치하는 하층용 시트(132)의 접속용 도체(164)는 비어 홀(163)에 의하여 단자전극(103)과 접속한다.
이와 같이 하여 형성된 복수의 접속용 도체(152 및 154, 162 및 164)에 의하여 인출전극(104)이 형성되어 있다.
여기서, 비어 홀(151, 153, 161, 163)의 직경은 소자도체(142 내지 144)를 접속하고 있는 비어 홀(141)의 직경보다 크게 설정되어 있다. 바람직하게는 2배 이상의 크기이다. 또, 비어 홀(153, 163)의 직경은 비어 홀(151, 161)의 직경보다 크게 설정되어 있다. 바람직하게는 1.5배 이상의 크기이다. 본 실시형태에서는, 비어 홀(151, 161)의 직경을 100μm로 하고, 비어 홀(153, 163)의 직경을 150μm로 하였다.
다음으로, 이 적층인덕터(100)의 제조방법에 대하여 설명한다. 제조에 있어서는, 먼저 각 부의 시트(111, 112, 121 내지 124, 131, 132)를 준비한다.
코일(102)이 형성되는 부분의 코일층용 시트(121 내지 124)는, BaO, TiO2계 세라믹재를 주성분으로 하는 절연체 그린 시트의 소정 위치에 비어 홀(141)을 형성한 후, 이 비어 홀(141)에 그 끝단부가 겹치도록 4종류의 ㄷ자 형상의 소자도체(142 내지 145)를 각각 형성함으로써 제작된다. 또한, 이 소자도체(142 내지 145)의 형상은 ㄷ자 형상 이외에도 L자 형상이나 U자 형상 등의 비환상의 것이 채용 가능한 것은 공지의 것이다.
상층용 시트(111, 112) 및 하층용 시트(131, 132)는, 절연체 그린 시트의 상기한 소정 위치에 비어 홀(151, 153, 161, 163)을 형성한 후, 이 비어 홀(151, 153, 161, 163)과 겹치도록 직사각형상의 접속용 도체(152, 154, 162, 164)를 각각 형성함으로써 제작된다.
상기의 비어 홀(141, 151, 161)은, 절연체 그린 시트가 필름으로 지지되어 있을 경우에는 레이저광 조사에 의하여, 또 절연체 그린 시트가 필름으로 지지되어 있지 않을 경우에는 금형 펀칭에 의하여 형성된다.
이어서, 준비한 각 시트를, 필름이 부착된 경우에는 이것을 벗기면서 상기한 순서로 적층하고, 이것을 500kg/cm2 전후의 압력으로 압착하여 시트적층체를 형성한다. 덧붙여서 말하면, 상층용 시트(111, 112) 및 하층용 시트(131, 132)는 인출전극(104)의 길이에 상당하는 매수가 사용된다. 또 코일층용 시트(121 내지 124)는 코일의 길이에 상당하는 매수가 사용된다.
다음으로, 상기 시트적층체를 900℃ 전후의 온도로 소성하고, 소성에 의하여 얻어진 적층체(101)의 적층 방향 양 끝단부에 도체페이스트를 딥(dip)법 등의 수법에 의하여 도포하고, 이것을 용착하여 단자전극(103)을 형성한다. 그 다음에, 필요에 따라 단자전극(103)에 Sn-Pb 등의 도금처리를 실시하여 적층인덕터(100)를 얻는다.
이와 같은 적층인덕터(100)는, 인출전극(104)을 형성하는 비어 홀(151, 153, 161, 163)의 직경이, 코일(102)을 구성하는 비어 홀(141)의 직경보다 크게 설정되어 있다. 이 때문에, 제조시에 있어서, 그린 시트를 적층하여 압착하였을 때에도 상하층의 비어 홀의 위치어긋남의 허용량이 종래보다 커진다. 이에 따라, 접속용 도체간의 접속이 확실한 것으로 된다.
또한, 인출전극(104)을 형성하는 비어 홀(151, 153, 161, 163)의 직경은, 코일(102)의 근방보다 단자전극(103) 근방에 위치하는 것쪽이 크게 형성되어 있다. 이 때문에, 제조시에 있어서, 그린 시트를 적층하여 압착하였을 때, 접속용 도체(152, 154, 162, 164)에 의하여 생기는 단차의 위치가 적층 방향으로 뻗은 일직선 상에 집중하지 않는다. 따라서, 적층시에 생기는 내부응력이 분산되고, 상하층의 비어 홀의 위치어긋남이 저감된다.
이상으로부터, 접속용 도체(152, 154, 162, 164)끼리의 도전접속이 확실한 것으로 되므로, 인출전극(104)에 있어서의 접속불량을 대폭 저감할 수 있다. 즉, 제품수율의 향상을 도모할 수 있다.
또한, 상기 구성에 의하면, 적층체(101)의 끝단면에 있어서의 인출도체(104)의 노출면적이 커지므로, 인출전극(104)과 단자전극(103) 사이의 접속성도 향상한 다.
다음으로, 본 발명의 제 2 실시형태에 관한 적층전자부품에 대하여 도 4 및 도 5를 참조하여 설명한다. 여기서는, 적층전자부품의 일례로서 적층인덕터에 대하여 설명한다. 도 4는 적층인덕터의 측면단면도, 도 5는 적층구조를 나타낸 적층체의 분해사시도이다.
이 적층인덕터(200)는, 상기 적층인덕터(100)와 동일하게, 코일(202)을 매설한 적층체(201)의 양 끝단부에 단자전극(203)을 형성한 것이다. 또, 적층체(201)의 적층 방향은 단자전극(203)을 연결하는 방향과 거의 평행하다.
이 적층인덕터(200)가 상기 적층인덕터(100)와 상위한 점은, 인출전극(204)을 코일(202)로부터 단자전극(203) 방향을 향하여 2개로 분기하여 형성한 데에 있다.
즉, 적층인덕터(200)에서는, 인출전극(204)은, 도 4에 나타낸 바와 같이, 제 1 가지(枝)(211)와, 서로 평행한 제 2 가지(212) 및 제 3 가지(213)로 구성되어 있다.
제 1 가지(211)의 한쪽 끝단은 코일(102)의 한쪽 끝단에 접속하고 있다. 제 1 가지(211)의 다른쪽 끝단은 접속용 도체(220)를 거쳐 제 2 가지(212)의 한쪽 끝단 및 제 3 가지(213)의 한쪽 끝단에 접속하고 있다. 또한, 제 2 가지(212) 및 제 3 가지(213)의 다른쪽 끝단은, 적층체(201)의 끝단면으로 노출하여 단자전극(203)에 접속하고 있다.
이 인출전극(204)은, 제 1 실시형태와 동일하게, 상층용 시트와 하층용 시트 에 비어 홀 및 접속용 도체를 형성함으로써 용이하게 얻어진다.
즉, 도 5에 나타낸 바와 같이, 코일층용 시트(234)의 위에는 상층용 시트(233)가 1층 이상 적층되어 있다. 도 5에 있어서는 1층이다. 시트(233)에는, 비어 홀(241)이 형성되어 있다. 또, 시트(233)에는 비어 홀(241)과 접속하는 접속용 도체(242)가 형성되어 있다. 이 비어 홀(241)에 의하여 접속용 도체(242)와 소자도체(252)의 끝단부가 접속된다.
또한, 상층용 시트(233)의 위에는 상층용 시트(232)가 1층 적층되어 있다. 시트(232)에는 비어 홀(243)이 형성되어 있다. 또, 시트(232)에는 이 비어 홀(243)과 접속하는 접속용 도체(220)가 형성되어 있다. 이 접속용 도체(220)는, 상기한 접속용 도체(242)보다 폭이 넓게 형성되어 있다. 이 비어 홀(243)에 의하여 접속용 도체(242)와 접속용 도체(220)가 접속하고 있다.
또한, 상층용 시트(232)의 위에는 상층용 시트(231)가 1층 이상 적층되어 있다. 도 5에 있어서는 1층이다. 시트(231)에는 소정의 간격을 두고 2개의 비어 홀(244, 245)이 형성되어 있다. 또, 시트(231)에는, 각 비어 홀(244, 245)과 접속하는 접속용 도체(246, 247)가 형성되어 있다. 접속용 도체(246, 247)는 이 비어 홀(244, 245)에 의하여 각각 접속용 도체(220)와 접속한다. 또, 가장 상층에 위치하는 상층용 시트(231)의 접속용 도체(246, 246)는 각각 단자전극(203)과 접속한다.
또, 코일층용 시트(237)의 아래에는 하층용 시트(238)가 1층 이상 적층되어 있다. 도 5에 있어서는 1층이다. 시트(238)에는 비어 홀(261)이 형성되어 있다. 또, 시트(238)에는 비어 홀(261)과 접속하는 접속용 도체(262)가 형성되어 있다. 이 접속용 도체(262)는 코일층용 시트(237)에 형성된 비어 홀(251)에 의하여 소자도체(255)의 끝단부와 접속하고 있다.
또한, 하층용 시트(238)의 아래에는 하층용 시트(239)가 1층 적층되어 있다. 시트(239)에는 소정의 간격을 두고 비어 홀(263, 264)이 형성되어 있다. 또, 시트(239)에는 이 비어 홀(263 및 264)의 양자와 접속하는 접속용 도체(220)가 형성되어 있다. 이 접속용 도체(220)는 상기한 접속용 도체(262)보다 폭이 넓게 형성되어 있다. 이 접속용 도체(220)는 상기한 하층용 시트(238)에 형성된 비어 홀(261)에 의하여 상기한 접속용 도체(262)와 접속하고 있다.
또한, 하층용 시트(239)의 아래에는 하층용 시트(240)가 1층 이상 적층되어 있다. 도 5에 있어서는 1층이다. 시트(240)에는 소정의 간격을 두고 2개의 비어 홀(265, 266)이 형성되어 있다. 또, 시트(240)에는 각 비어 홀(265, 266)과 접속하는 접속용 도체(267, 268)가 형성되어 있다. 각 접속용 도체(267, 268)는 상기한 하층용 시트(239)에 형성된 비어 홀(263, 264)에 의하여 상기한 접속용 도체(220)와 접속하고 있다. 또, 가장 하층에 위치하는 하층용 시트(240)의 접속용 도체(267, 268)는 각각 비어 홀(265, 266)에 의하여 단자전극(203)과 접속하고 있다.
코일(202)은, 제 1 실시형태와 동일하게, 각각 소자도체(252 내지 255)가 형성된 코일층용 시트(234 내지 237)를 적층함으로써 형성되어 있다. 즉, 각 소자도체(252 내지 255)의 끝단부에 형성한 비어 홀(251)에 의하여 소자도체(252 내지 255)가 접속되어 코일(202)을 형성하고 있다.
여기서, 각 비어 홀(241, 243, 244, 245, 261, 263, 264, 265, 266)의 직경은, 제 1 실시형태와 동일하게 하여 규정된다. 즉, 각 비어 홀은 비어 홀(251)의 2배 이상으로 규정되어 있다. 또, 비어 홀(243, 244, 245, 263, 264, 265, 266)은 비어 홀(241, 261)의 약 1.5배 이상으로 규정되어 있다.
이 적층인덕터(200)에서는, 인출전극(204)을 형성하는 비어 홀의 직경을, 코일(202)을 구성하는 비어 홀의 직경보다 크게 설정하고 있다. 이 때문에, 제조시에 있어서, 접속용 도체를 형성한 그린 시트를 적층하여 압착하였을 때에도 상하층의 비어 홀의 위치어긋남의 허용량이 커진다. 따라서, 접속용 도체가 완전히 어긋나는 일이 없어진다.
또한, 인출전극(204)은 2개로 분기하고 있다. 따라서, 분기점, 즉 접속용 도체(220)와의 접속부분에 있어서, 제 1 가지(211)와 제 2 가지(212) 및 제 3 가지(213)의 형성위치가 어긋난다. 이에 따라, 제조시에 있어서, 접속용 도체를 형성한 그린 시트를 적층하였을 때, 접속용 도체에 의하여 생기는 단차의 위치가 적층 방향으로 뻗은 일직선 상에 집중하지 않는다. 따라서, 이들에 의하여 생기는 응력이 분산되므로 비어 홀의 위치어긋남을 저감할 수 있다. 또, 이들 비어 홀에 형성된 접속용 도체끼리의 접속성을 높일 수 있다.
이상에 의하여, 인출전극(204)에 있어서의 접속불량을 대폭 저감할 수 있고, 제품수율의 향상을 도모할 수 있다.
또한, 적층체(201)의 끝단면에 있어서의 인출전극(204)의 노출면적이 증대하 므로 인출전극(204)과 단자전극(203) 사이의 접속성도 향상한다.
또, 인출전극(204)을 형성하는 비어 홀이 분기하고 있기 때문에 인출전극(204)의 표면적이 커진다. 이에 따라 표피효과가 증대하므로 고주파특성이 향상한다.
또, 상기한 제 2 실시형태에서는, 인출전극(204) 각각은 1개소에 있어서 2개로 분기한 것이나 이것으로 한정되는 일은 없다. 예를 들어, 복수 개소에서 분기한 것 또는 3개 이상으로 분기한 것이라면, 더욱 응력을 분산시킬 수 있는 동시에 인출전극(204)을 형성하는 접속도체끼리의 접속성을 높일 수 있다.
다음으로, 본 발명의 제 3 실시형태에 관한 적층전자부품에 대하여 도 6 및 도 7을 참조하여 설명한다. 여기서는, 적층전자부품의 일례로서 적층인덕터에 대하여 설명한다. 도 6은 적층인덕터의 측면단면도, 도 7은 적층구조를 나타낸 적층체의 분해사시도이다.
이 적층인덕터(300)는, 상기 적층인덕터(100)와 동일하게, 코일(302)을 매설한 적층체(301)의 양 끝단부에 단자전극(303)을 형성한 것이다. 또, 적층체(301)의 적층방향은 단자전극(303)을 연결하는 방향과 거의 평행하다.
이 적층인덕터(300)가 상기 적층인덕터(100)와 상위한 점은 코일(302)과 단자전극(303)을 접속하는 인출전극(304)의 구조에 있다. 즉, 인출전극(304)은, 도 6 및 도 7에 나타낸 바와 같이, 적층체(301)의 양 끝단부에 있어서, 적층 방향으로 뻗은 다른 2개의 직선(Y11, Y12, Y21, Y22) 상에 1층마다 교대로 비어 홀(311)을 배치하고, 각각의 비어 홀(311)에 형성된 접속용 도체를 교대로 접속하여 형성되어 있다.
이들 인출전극(304)은, 제 1 실시형태와 마찬가지로 상층용 시트와 하층용 시트에 비어 홀 및 접속용 도체를 형성함으로써 용이하게 얻어진다.
즉, 도 7에 나타낸 바와 같이, 코일층용 시트(323)의 위에는 비어 홀(311)에 접속용 도체(312)가 형성된 상층용 시트(322)가 적층되어 있다. 이 비어 홀(311)에 의하여 접속용 도체(312)와 소자도체(332)의 끝단부가 접속된다.
또한, 상층용 시트(322)의 위에는 비어 홀(311)에 접속용 도체(313)가 형성된 상층용 시트(321)가 적층되어 있다. 이에 따라, 적층시에 있어서 접속용 도체(313과 312)가 접속된다. 또, 가장 상층에 위치하는 상층용 시트(321)의 접속용 도체(313)는 단자전극(303)에 접속한다. 여기서, 비어 홀(311)의 직경은 예를 들어 50μm이다.
또, 코일층용 시트(326)의 아래에는 비어 홀(311)에 접속용 도체(314)가 형성된 하층용 시트(326)가 적층되어 있다. 이 접속용 도체(314)는 코일층용 시트(326)에 형성된 비어 홀(331)에 의하여 소자도체(325)와 접속하고 있다.
또한, 하층용 시트(327)의 아래에는 비어 홀(311)에 접속용 도체(315)가 형성된 하층용 시트(328)가 적층되어 있다. 이에 따라, 적층시에 있어서 접속용 도체(314와 315)가 접속된다. 또, 가장 하층에 위치하는 하층용 시트(328)의 접속용 도체(315)는 비어 홀(311)에 의하여 단자전극(303)에 접속한다.
코일(302)은, 제 1 실시형태와 동일하게, 각각 소자도체(332 내지 335)가 형성된 코일층용 시트(323 내지 326)를 적층함으로써 형성되어 있다. 즉, 각 소자도 체(332 내지 335)의 끝단부에 형성한 비어 홀(331)에 의하여 소자도체(332 내지 335)가 접속되어 코일(302)을 형성하고 있다.
이상의 구성에 의하여, 적층 방향으로 교대로 연결된 복수의 접속용 도체(312 내지 315)에 의하여 인출전극(304)이 형성된다.
이 적층인덕터(300)는, 인출전극(304)을 형성하기 위한 비어 홀(311)이, 적층 방향으로 뻗은 일직선 상에 배치되지 않고, 다른 2개의 직선 상에 1층마다 교대로 배치된다. 따라서, 제조시에 있어서, 접속용 도체를 형성한 그린 시트를 적층하였을 때에, 접속용 도체에 의하여 생기는 단차의 위치가 적층 방향으로 뻗은 일직선 상에 집중하지 않는다. 이에 따라, 적층시에 생기는 응력이 분산되므로 비어 홀의 위치어긋남을 저감할 수 있다. 즉, 비어 홀에 형성된 접속용 도체간의 접속불량을 대폭 저감할 수 있다. 또, 제품수율의 향상을 도모할 수 있다.
또한, 본 실시형태에서는, 인출전극(304)을 형성하는 비어 홀의 직경을 종래와 동일한 50μm으로 하였으나, 본 발명은 이것으로 한정되는 것은 아니다. 예를 들어, 제 1 및 제 2 실시형태와 같이 그 직경을 100μm 이상으로 하면, 제조시에 있어서, 접속용 도체를 형성한 그린 시트를 적층하여 압착하였을 때, 상하층의 비어 홀의 위치어긋남의 허용량이 종래보다 커져서 이들이 완전히 어긋나는 일이 없어진다. 따라서, 또한 인출전극(304)을 형성하는 접속용 도체간의 접속성의 향상을 도모할 수 있다.
또, 본 실시형태에서는, 적층체(301)의 적층 방향으로 뻗은 2개의 직선 상에 배치된 복수의 비어 홀에 접속용 도체를 형성하고, 이들을 접속함으로써 인출전극(304)을 형성하였으나, 본 발명은 이것으로 한정되는 것은 아니다. 예를 들어, 3개 이상의 직선 상에 1층마다 교대로 비어 홀을 배치함과 동시에 이들 비어 홀에 접속용 도체를 형성하고, 이들 접속용 도체를 접속함으로써 인출전극(304)을 형성해도 된다. 이 경우에는, 접속용 도체에 의하여 생기는 단차의 위치를 더욱 분산시킬 수 있다. 따라서, 이들에 의하여 생기는 응력이 더욱 분산되므로 비어 홀의 위치어긋남을 더욱 저감할 수 있다.
다음으로, 본 발명의 제 4 실시형태에 관한 적층전자부품에 대하여 도 8 및 도 9를 참조하여 설명한다. 여기서는, 적층전자부품의 일례로서 적층인덕터에 대하여 설명한다. 도 8은 적층인덕터의 측면단면도, 도 9는 적층구조를 나타낸 적층체의 분해사시도이다.
이 적층인덕터(400)는, 상기 적층인덕터(100)와 마찬가지로, 코일(402)을 매설한 적층체(401)의 양 끝단부에 단자전극(403)을 형성한 것이다. 또, 적층체(401)의 적층 방향은 단자전극(403)을 연결하는 방향과 거의 평행하다.
이 적층인덕터(400)가 상기 적층인덕터(100)와 상위한 점은, 코일(402)과 단자전극(403)을 접속하는 인출전극(404)의 구조에 있다. 즉, 인출전극(404)은, 도 8 및 도 9에 나타낸 바와 같이, 적층체(401)의 양 끝단부에 있어서, 적층 방향으로 뻗은 하나의 직선 상에 배치된 복수의 비어 홀(411)에 형성된 접속용 도체(412)를 접속함으로써 형성되어 있다. 여기서, 비어 홀(411)의 직경은 50μm로 설정되어 있다.
또한, 각 접속용 도체(412)는, 비어 홀(411)의 바깥가장자리부로부터 적어도 반경 이상 튀어나와 형성되어 있다. 즉, 이 접속용 도체(412)의 면적은, 직경이 비어 홀(411)의 2배인 원의 면적 이상으로 된다. 이 접속용 도체(412)의 형상은 반드시 원일 필요는 없고, 상기 조건을 만족시키고 있으면 다른 형상이더라도 좋다. 본 실시형태에 있어서는, 한 변이 100μm의 정사각형상으로 형성되어 있다.
이들의 인출전극(404)은, 제 1 실시형태와 마찬가지로 상층용 시트와 하층용 시트에 비어 홀 및 접속용 도체를 형성함으로써 용이하게 얻어진다.
즉, 도 9에 나타낸 바와 같이, 코일층용 시트(422)의 위에는, 비어 홀(411)에 접속용 도체(412)가 형성된 상층용 시트(421)가 1층 이상 적층되어 있다. 도 9에서는 2층이다. 이 비어 홀(411)에 의하여 접속용 도체(412)와 소자도체(432)의 끝단부가 접속된다. 또, 가장 상층에 위치하는 상층용 시트(421)의 접속용 도체(412)는 단자전극(403)과 접속한다.
또, 코일층용 시트(425)의 아래에는, 비어 홀(411)에 접속용 도체(412)가 형성된 하층용 시트(426)가 1층 이상 적층되어 있다. 도 9에서는 2층이다. 이 비어 홀(411)에 의하여 접속용 도체(412)와 소자도체(435)의 끝단부가 접속된다. 또, 가장 하층에 위치하는 하층용 시트(426)의 접속용 도체(412)는 비어 홀(411)에 의하여 단자전극(403)과 접속한다.
이에 따라, 적층 방향으로 연결된 복수의 접속용 도체(412)에 의하여 인출전극(404)이 형성된다.
코일(402)은, 제 1 실시형태와 마찬가지로, 각각 소자도체(432 내지 435)가 형성된 코일층용 시트(422 내지 425)를 적층함으로써 형성되어 있다. 즉, 각 소자 도체(432 내지 435)의 끝단부에 형성한 비어 홀(431)에 의하여 소자도체(432 내지 435)가 접속되어 코일(402)을 형성하고 있다.
이 적층인덕터(400)에서는, 접속용 도체(412)는, 비어 홀(411)의 바깥가장자리부로부터 적어도 반경 이상 튀어나와 있다. 이 때문에, 제조시에 있어서, 그린 시트를 적층하여 압착하였을 때에, 접속용 도체의 단차에 의하여 응력이 발생하고, 이에 따라 비어 홀의 위치어긋남이 생겼을 경우이더라도 접속용 도체에 의하여 위치어긋남의 허용량이 증대하여, 이들 비어 홀에 형성된 접속용 도체가 도전 접속된다. 이에 따라, 접속용 도체간의 접속불량을 대폭 저감할 수 있고, 제품수율의 향상을 도모할 수 있다.
또한, 본 실시형태에서는, 인출전극(404)의 비어 홀(411)의 직경을 종래와 동일한 50μm로 하였으나, 이것으로 한정되는 것은 아니다. 예를 들어, 제 1 및 제 2 실시형태와 같이 직경을 100μm 이상으로 하고, 또한 접속용 도체의 면적을 더욱 확대해도 된다. 이 경우에는, 제조시에 있어서, 그린 시트를 적층하여 압착하였을 때, 상하층의 비어 홀의 위치어긋남의 허용량이 더욱 커져서 이들이 완전히 어긋나는 일이 없어진다. 따라서, 접속용 도체간의 접속성을 더욱 향상시킬 수 있다.
다음으로, 본 발명의 제 5 실시형태에 관한 적층전자부품에 대하여 도 10 및 도 11을 참조하여 설명한다. 여기서는, 적층전자부품의 일례로서 적층인덕터에 대하여 설명한다. 도 10은 적층인덕터의 측면단면도, 도 11은 적층구조를 나타낸 적층체의 분해사시도이다.
이 적층인덕터(500)는, 상기 적층인덕터(100)와 마찬가지로, 코일(502)을 매설한 적층체(501)의 양 끝단부에 단자전극(503)을 형성한 것이다. 또, 적층체(501)의 적층 방향은 단자전극(503)을 연결하는 방향과 거의 평행하다.
이 적층인덕터(500)가 상기 적층인덕터(100)와 상위한 점은 코일(502)과 단자전극(503)을 접속하는 인출전극(504)의 형성구조에 있다.
인출전극(504)은, 도 10 및 도 11에 나타낸 바와 같이, 적층체(501)의 양 끝단부에 있어서, 비어 홀(511, 512) 각각에 형성된 접속용 도체(513, 514)를 접속함으로써 형성되어 있다. 여기서, 비어 홀(511, 512)의 직경은 제 1 실시형태와 동일한 값으로 설정되어 있다. 즉, 비어 홀(511, 512)은 코일(502)을 구성하는 비어 홀(531)보다 크게 설정되어 있다. 바람직하게는 2배 이상이다. 또, 단자전극(503)쪽의 비어 홀(512)은 코일(502)쪽의 비어 홀(511)보다 크게 설정되어 있다. 바람직하게는 1.5배 이상이다. 본 실시형태에서는, 코일(502)을 구성하는 비어 홀(531)의 직경을 50μm, 코일(502)쪽의 비어 홀(511)의 직경을 100μm, 단자전극(503)쪽의 비어 홀(512)을 150μm로 하였다.
여기서, 본 실시형태와 제 1 실시형태와의 상위점은, 인출도체(504)를 형성하는 상층용 시트(521, 522), 하층용 시트(527, 528)의 층 두께(D1)가 코일층용 시트(523 내지 526)의 층 두께(D2)보다 크게 형성되어 있는 데에 있다.
즉, 본 실시형태에 있어서는, 코일층용 시트(523 내지 526)의 두께(D2)를 50μm로 하고, 상층용 시트(521, 522), 하층용 시트(527, 528)의 두께(D1)를 300μm로 하고 있다.
또, 상층용 시트(521, 522), 하층용 시트(527, 528) 각각은 다음의 위치에 적층된다.
즉, 코일층용 시트(523)의 위에는 비어 홀(511)에 접속용 도체(513)가 형성된 상층용 시트(522)가 1층 이상 적층되어 있다. 도 11에서는 1층이다. 이 비어 홀(511)에 의하여 접속용 도체(513)와 소자도체(532)의 끝단부가 접속된다.
또한, 상층용 시트(522)의 위에는 비어 홀(512)에 접속용 도체(514)가 형성된 상층용 시트(521)가 1층 이상 적층되어 있다. 도 11에서는 1층이다. 이에 따라, 적층시에 있어서 접속용 도체(514)는 접속용 도체(513)에 접속된다. 또, 가장 상층에 위치하는 상층용 시트(521)의 접속용 도체(514)는 단자전극(503)과 접속한다.
또, 코일층용 시트(526)의 아래에는 비어 홀(511)에 접속용 도체(513)를 형성한 하층용 시트(527)가 1층 이상 적층되어 있다. 도 11에서는 1층이다. 접속용 도체(513)는 코일층용 시트(526)에 형성되어 있는 비어 홀(531)에 의하여 소자도체(535)와 접속하고 있다.
또한, 하층용 시트(527)의 아래에는 비어 홀(512)에 접속용 도체(514)가 형성된 하층용 시트(528)가 1층 이상 적층되어 있다. 도 11에서는 1층이다. 이에 따라, 적층시에 있어서 접속용 도체(514)는 접속용 도체(513)에 접속된다. 또, 가장 하층에 위치하는 하층용 시트(527)의 접속용 도체(514)는 비어 홀(512)에 의하여 단자전극(503)과 접속한다.
이에 따라, 복수의 접속용 도체(512 및 513)에 의하여 인출전극(504)이 형성 된다.
코일(502)은, 제 1 실시형태와 동일하게, 각각 소자도체(532 내지 535)가 형성된 코일층용 시트(523 내지 526)를 적층함으로써 형성되어 있다. 즉, 각 소자도체(532 내지 535)의 끝단부에 형성한 비어 홀(531)에 의하여 소자도체(532 내지 535)가 접속되어 코일(502)을 형성하고 있다.
이 적층인덕터(500)에 의하면, 인출전극(504)을 형성하는 절연시트의 두께(D1)가 코일(502)을 형성하는 절연시트의 두께(D2)보다 크게 설정되어 있기 때문에, 인출전극(504)을 구성하는 비어 홀(511, 512)의 수를 저감할 수 있다. 따라서, 제조시에 있어서, 접속용 도체에 의한 단차의 발생을 저감할 수 있는 동시에 단차의 발생위치를 분산할 수 있기 때문에, 이 단차에 의하여 발생하는 응력을 저감할 수 있다. 또, 인출전극을 형성하는 비어 홀의 위치어긋남을 저감할 수 있다. 이에 따라, 접속용 도체간의 도전접속을 확실하게 하고 접속불량을 대폭 저감할 수 있다. 따라서, 제품수율의 향상을 도모할 수 있다.
또, 인출전극(504)을 형성하는 상층용 시트 및 하층용 시트의 적층매수를 삭감할 수 있으므로 생산효율이 향상한다. 또한, 코일(502)로부터 단자전극(503)을 향하는 방향에 있어서, 비어 홀 및 접속용 도체의 수가 적은 것으로 된다. 따라서, 이 방향에 있어서의 인출전극(504)의 표피의 거리가 감소하므로, 표피효과에 의한 실행저항을 작게 억제할 수 있다. 이에 따라, 고주파영역에 있어서의 특성이 향상한 것으로 된다.
다음으로, 본 발명의 제 6 실시형태에 관한 적층전자부품에 대하여 도 12 및 도 13을 참조하여 설명한다. 도 12는 적층전자부품의 측면단면도, 도 13은 적층전자부품의 등가회로도이다.
이 적층전자부품(600)이 상기 적층인덕터(100)와 상위한 점은, 인출전극(604)을 저항성 도전체에 의하여 형성한 점에 있다. 이에 따라, 적층전자부품(600)은, 도 13에 나타낸 바와 같이, 코일(602)과 저항기(605, 606)를 직렬 접속한 복합부품으로 된다. 이와 같이 인출전극(604)을 저항성 도전체에 의하여 형성함으로써 적층체(601) 내에 용이하게 저항기(605, 606)를 형성할 수 있다.
또, 인출전극(604)이 저항성 도전체에 의하여 형성되는 것 이외에는, 상기한 제 1 실시형태와 동일한 구성이고, 제 1 실시형태와 동일한 효과를 얻을 수 있다.
다음으로, 본 발명의 제 7 실시형태에 관한 적층전자부품에 대하여 도 14 및 도 15를 참조하여 설명한다. 여기서는, 적층전자부품의 일례로서 적층인덕터에 대하여 설명한다. 도 14는 적층인덕터의 측면단면도, 도 15는 적층구조를 나타낸 적층체의 분해사시도이다.
이 적층인덕터(700)는, 상기 적층인덕터(100)와 동일하게, 코일(702)을 매설한 적층체(701)의 양 끝단부에 단자전극(703)을 형성한 것이다. 또, 적층체(701)의 적층 방향은 단자전극(703)을 연결하는 방향과 거의 평행하다.
이 적층인덕터(700)가 상기 적층인덕터(100)와 상위한 점은, 인출전극(704)을, 인출 도중에 코일(702)의 자속 중심에 배치되도록 형성한 점에 있다. 즉, 인출전극(704)은, 도 14에 나타낸 바와 같이, 코일(702)의 끝단으로부터 단자전극(703) 방향으로 뻗은 제 1 가지(711)와, 코일(702)의 자속 중심에 있어서 적층체(702)의 끝단면으로부터 코일(702) 방향을 향하여 형성된 제 2 가지(712)로 구성되어 있다. 제 1 가지(711)의 끝단부와 제 2 가지(712)의 끝단부는 접속용 도체(713)에 의하여 접속되어 있다.
이 인출전극(704)은, 제 1 실시형태와 마찬가지로, 상층용 시트와 하층용 시트에 비어 홀 및 접속용 도체를 형성함으로써 용이하게 얻어진다.
즉, 도 15에 나타낸 바와 같이, 코일층용 시트(734)의 위에는 상층용 시트(733)가 1층 이상 적층되어 있다. 도 15에 있어서는 1층이다. 시트(733)에는 비어 홀(751)이 형성되어 있다. 또, 시트(733)에는 비어 홀(751)과 접속하는 접속용 도체(752)가 형성되어 있다. 이 비어 홀(751)에 의하여 접속용 도체(752)와 소자도체(762)의 끝단부가 접속된다.
또한, 상층용 시트(733)의 위에는 상층용 시트(732)가 1층 적층되어 있다. 시트(732)에는 비어 홀(753)이 형성되어 있다. 또, 시트(732)에는 이 비어 홀(753)과 접속하는 상기한 접속용 도체(713)가 형성되어 있다. 이 접속용 도체(713)는, 상기한 비어 홀(753)이 형성되어 있는 가장자리부로부터 시트(732)의 중심부에 걸쳐 L자 형상으로 형성되어 있다. 상기한 비어 홀(753)에 의하여 접속용 도체(752)와 접속용 도체(713)가 접속하고 있다.
또한, 상층용 시트(732)의 위에는 상층용 시트(731)가 1층 이상 적층되어 있다. 도 15에 있어서는 1층이다. 시트(731)의 중심에는 비어 홀(754)이 형성되어 있다. 또, 시트(731)에는 비어 홀(754)과 접속하는 접속용 도체(755)가 형성되어 있다. 이 비어 홀(754)에 의하여 접속용 도체(755)는 접속용 도체(713)와 접속한 다. 또, 가장 상층에 위치하는 상층용 시트(731)의 접속용 도체(755)는 단자전극(703)과 접속한다. 또한, 이 상층용 시트(731)는 다른 상층용 시트(732, 733)보다 두껍게 형성되어 있다.
또, 코일층용 시트(739)의 아래에는 하층용 시트(740)가 1층 이상 적층되어 있다. 도 15에 있어서는 1층이다. 시트(740)에는 비어 홀(771)이 형성되어 있다. 또, 시트(740)에는 비어 홀(771)과 접속하는 접속용 도체(772)가 형성되어 있다. 이 접속용 도체(772)는 코일층용 시트(739)에 형성된 비어 홀(761)에 의하여 소자도체(767)의 끝단부와 접속하고 있다.
또한, 하층용 시트(740)의 아래에는 하층용 시트(741)가 1층 적층되어 있다. 시트(741)의 중심에는 비어 홀(773)이 형성되어 있다. 또, 시트(741)에는 이 비어 홀(773)과 접속하는 접속용 도체(713)가 형성되어 있다. 이 접속용 도체(713)는 비어 홀(773)이 형성되어 있는 중심부로부터 시트(739)의 각부(角部)에 걸쳐 거의 직선상으로 형성되어 있다. 이 접속용 도체(713)는 상기한 하층용 시트(740)에 형성된 비어 홀(771)에 의하여 상기한 접속용 도체(772)와 접속하고 있다. 또한, 이 하층용 시트(741)는 상기한 하층용 시트(740)보다 두껍게 형성되어 있다.
또한, 하층용 시트(741)의 아래에는 하층용 시트(742)가 1층 이상 적층되어 있다. 도 15에 있어서는 1층이다. 시트(742)의 중심에는 비어 홀(774)이 형성되어 있다. 또, 시트(742)에는 비어 홀(774)과 접속하는 접속용 도체(775)가 형성되어 있다. 각 접속용 도체(775)는 상기한 하층용 시트(741)에 형성된 비어 홀(773)에 의하여 상기한 접속용 도체(713)와 접속하고 있다. 또, 가장 하층에 위치하는 하층용 시트(742)의 접속용 도체(775)는 비어 홀(774)에 의하여 단자전극(703)과 접속하고 있다. 또한, 이 하층용 시트(742)는, 상기한 하층용 시트(741)와 마찬가지로, 하층용 시트(740)보다 두껍게 형성되어 있다.
코일(702)은, 제 1 실시형태와 동일하게, 각각 소자도체(762 내지 767)가 형성된 코일층용 시트(734 내지 739)를 적층함으로써 형성되어 있다. 즉, 각 소자도체(762 내지 767)의 끝단부에 형성한 비어 홀(761)에 의하여 소자도체(762 내지 767)가 접속되어 코일(702)을 형성하고 있다.
이와 같은 구성에 의하여 제 1 가지(711) 및 제 2 가지(712)로 이루어지는 인출전극(704)이 형성된다. 여기서 인출전극(704)을 형성하는 각 비어 홀의 직경은, 코일(702)을 형성하는 비어 홀(761)보다 크게 설정되어 있다. 바람직하게는, 약 2배 이상의 크기이다. 또, 제 2 가지(712)를 형성하는 비어 홀(754, 773, 774)의 직경은, 제 1 가지(711)를 형성하는 비어 홀(751, 753, 771)보다 크게 설정되어 있다. 바람직하게는 약 1.5배 이상의 크기이다. 구체적으로는, 코일(702)을 형성하는 비어 홀(761)의 직경을 약 50μm로 하고, 제 1 가지(711)를 형성하는 비어 홀(751, 753, 771)의 직경을 약 100μm로 하며, 제 2 가지(712)를 형성하는 비어 홀(754, 773, 774)의 직경을 약 150μm로 하였다.
이 적층인덕터(700)에서는, 인출전극(704)이 인출 도중에 코일(702)의 자속 중심에 형성되어 있다. 따라서, 상기 인출부인 제 2 가지(712)와 적층체(702)의 측면으로 돌아들어가 형성되어 있는 단자전극(703)과의 거리를 크게 잡을 수 있다. 이에 따라, 인출전극(704)과 단자전극(703) 사이에 생기는 부유용량을 경감할 수 있다. 또, 상기한 제 2 가지(711)는 자속 중심에 형성되어 있기 때문에, 단자전극(703)으로부터의 영향을 받는 일 없이 제 2 가지(711)를 형성하는 비어 홀의 직경을 크게 하여 접속성을 양호한 것으로 할 수 있다. 다른 작용 및 효과에 대해서는 제 1 실시형태에 관한 적층인덕터(100)와 동일하다.
또한, 본 실시형태의 변형예에 대하여 도 16을 참조하여 설명한다. 도 16은 적층인덕터(700a)의 적층구조를 나타낸 분해사시도이다. 도면에 있어서 도 15와 동일 구성요소에 대해서는 동일 부호를 붙였다. 이 적층인덕터(700a)와 상기 적층인덕터(700)와 상위한 점은 코일의 구조에 있다. 즉, 도 16에 나타낸 바와 같이, 코일을 형성하는 소자도체(781a 내지 785a)를 2개씩 병렬 접속하도록 시트(734a 내지 738a)를 적층하고 있다. 이에 따라, 코일의 전기저항을 저감할 수 있다.
또한, 상기한 제 1 내지 5 및 7의 실시형태에서는 적층전자부품으로서 적층인덕터를 예로 들어 설명하였으나, 본 발명은 이것으로 한정되는 일은 없다. 즉, 칩의 적층방향 양 끝단부에 단자전극을 구비한 적층전자부품이라면, 인덕터 이외의 전자부품 또는 복합전자부품 등이더라도 동일한 효과를 얻을 수 있음은 물론이다.
또, 본원 발명은, 인출전극을 형성하는 접속용 도체 및 그 비어 홀의 위치어긋남의 허용량을 늘리는 것, 나아가서는 이 위치어긋남을 야기하는 응력을 분산시킴으로써 접속용 도체간의 접속불량을 저감하는 것이다. 따라서, 상기한 각 실시형태에 한정되는 것이 아니라, 이들 실시형태의 구성을 조합한 것이더라도 거의 동일한 효과를 얻을 수 있다.
다음으로, 다수의 적층전자부품을 효율적으로 제조하는 방법에 대하여 도 17 내지 도 22를 참조하여 설명한다. 본 실시형태에서는 적층전자부품의 일례로서 적층인덕터의 제조방법에 대하여 설명한다. 도 17은 적층인덕터의 개략사시도, 도 18은 적층인덕터의 측면단면도, 도 19는 적층구조를 설명하는 적층체의 분해사시도, 도 20 내지 도 22는 제조공정을 설명하는 사시도이다.
여기서는, 도 17에 나타낸 바와 같은 적층인덕터(800)의 제조방법에 대하여 설명한다. 먼저, 이 적층인덕터(800)의 구조에 대하여 설명한다. 이 적층인덕터(800)는, 코일(802)을 내장하는 대략 직육면체 형상의 적층체(801)와, 적층체(801)의 길이 방향의 양 끝단부에 부설되고, 상기 코일(802)과 도통 접속한 단자전극(803)을 주된 구성요소로 하고 있다. 적층체(801)는, 대략 정사각형 형상을 한 제 1 절연체층(810) 및 제 2 절연체층(811)을 복수 적층하여 형성되어 있다. 여기서, 이 적층체(801)는 길이 방향을 적층 방향으로 하고 있다.
적층체(801)의 적층 방향의 중앙부(805)에 있어서는, 비어 홀(813)을 거쳐 스파이럴형상을 이루도록 복수 종류의 소자도체(814a 내지 814d)가 제 1 절연체층(810)에 형성되어 있다. 즉, 중앙부(805)에 있어서, 소자도체(814a 내지 814d)에 의하여 코일(802)을 구성하고 있다. 또, 적층체(801)의 양 끝단부(806)에 있어서는, 비어 홀(813)을 거쳐 적층체(801)의 끝단면에 내부회로가 노출하도록 접속용 도체(815)가 제 2 절연체층(811)에 형성되어 있다. 단자전극(803)은 적층체(801)의 끝단면에 노출하는 접속용 도체(815)와 접속하도록 형성되어 있다. 즉, 적층체(801)의 끝단부(806)에 있어서, 접속용 도체(815)는, 코일(802)과 단자전극(803)을 접속하는 인출전극(804)을 구성하고 있다.
이 적층인덕터(800)는 이하와 같이 하여 제조된다. 먼저, Ni-Zn-Cu계의 세라믹재료분말과 유기바인더와 용제를 볼 밀에 넣어 충분히 혼합하고, 현탁액인 제 1 슬러리를 제작한다. 다음에, 예를 들어 닥터블레이드법에 의하여 슬러리로부터 세라믹 그린 시트인 제 1 자성체시트(820)를 형성한다. 이 닥터블레이드법에서는, 베이스 필름 상에 슬러리를 흐르게 하고, 그 두께를 닥터블레이드와의 간극으로 조정한다. 그 다음에, 이것을 건조시켜 소정 두께의 제 1 자성체시트(820)를 얻는다. 본 실시형태에서는, 이 제 1 자성체시트(820)의 시트 두께를 약 20μm로 하였다. 그 다음에, 제 1 자성체시트(820)를 소정의 크기로 펀칭한다. 예를 들어 10cm 각의 직사각형의 시트형상으로 형성한다.
다음에, 이 펀칭된 제 1 자성체시트(820)에 복수개분의 소자도체를 이하와 같이 하여 제작한다. 또한, 개수로서는 예를 들어 10000개이나, 도면에 있어서는 100개 정도로 하였다.
먼저, 제 1 자성체시트(820)의 소정 위치에 레이저 등으로 비어 홀을 형성한다. 그 다음에, 예를 들어 Ag를 주성분으로 하는 도전성 페이스트를 스크린인쇄법에 의하여 소정의 패턴으로 인쇄한다. 이 인쇄에 의하여 비어 홀에는 도전성 페이스트가 충전된다. 또, 여기서는 적층인덕터(800)의 코일(802)에 대응하여 복수매의 제 1 자성체시트(820)에 상기 소자도체(814a 내지 814d)의 패턴으로 도전성 페이스트를 인쇄한다. 즉, 이 공정에서는, 서로 이웃하는 시트로 패턴이 다른 복수매의 제 1 유전체시트(820)가 제작된다. 본 실시형태에서는, 제 1 유전체시트(820)를 52매 제조하였다. 또, 이들을 적층하면 소자도체(814a 내지 814d)가 10턴의 코일(802)을 형성하도록 설정하였다.
다음으로, 도 20에 나타낸 바와 같이, 이들 52매의 제 1 자성체시트(820)를 소정의 순서로 적층하여 제 1 시트적층체(830)를 제작한다. 여기서 소정의 차례로 적층한다는 것은, 제 1 시트적층체(830)의 내부에 소자도체(814a 내지 814d)가 스파이럴형상으로 형성되도록 제 1 자성체시트(820)를 편집하여 적층하는 것이다.
한편, Ni-Zn-Cu계의 세라믹재료분말과 유기바인더와 용제를 볼 밀에 넣어 충분히 혼합하여 현탁액인 제 2 슬러리를 제작한다. 이 제 2 슬러리는, 제 1 슬러리보다 유기바인더를 증량한 점이 제 1 슬러리와 상위하다. 본 실시형태에서는, 제 1 슬러리보다 약 30% 많게 유기바인더를 혼합시킨다. 다음에, 제 1 자성체시트(820)와 동일한 방법으로 동일 형상의 제 2 자성체시트(821)를 형성한다. 또한, 여기서 제 2 자성체시트(821)의 두께는 제 1 자성체시트(820)와 동일하다.
다음으로, 제 2 자성체시트(821)에, 제 1 자성체시트(820)와 마찬가지로 하여, 소정 위치에 레이저 등으로 비어 홀을 형성한 후에, 예를 들어 Ag를 주성분으로 하는 도전성 페이스트를 스크린인쇄법에 의하여 소정의 패턴으로 인쇄한다. 여기서는 적층인덕터(800)의 끝단부(806)에 있어서의 인출전극(804)에 대응하여, 복수매의 제 2 자성체시트(820)에 접속용 도체(815)의 패턴으로 도전성 페이스트를 인쇄한다. 즉, 이 공정에서는, 모두 동일한 패턴이 인쇄된 복수매의 제 2 유전체시트(821)가 제작된다. 본 실시형태에서는 10매로 하였다. 또, 여기에서 형성되는 비어 홀의 직경은 제 1 자성체시트(820)에 형성한 비어 홀의 직경과 동일하다.
이어서, 도 21에 나타낸 바와 같이, 이들 10매의 제 2 자성체시트(821)를 각각 5매씩 적층하여 제 2 시트적층체(831)를 2개 제작한다. 여기서는, 상기한 제 1 시트적층체(820)의 제작공정과는 달리, 모든 제 2 자성체시트(831)에 동일 패턴이 인쇄되어 있으므로 상기 편집작업이 불필요하다. 따라서, 효율적으로 시트적층체(831)를 제작할 수 있다.
다음으로, 도 22에 나타낸 바와 같이, 제 2 시트적층체(831)-제 1 시트적층체(830)-제 2 시트적층체(831)의 순서로 각 시트적층체를 적층하고, 0.5t/cm2의 압력으로 압착하여 시트적층체(832)를 얻는다.
이어서, 이 시트적층체(832)를 단위부품의 크기로 재단하여 직육면체 형상의 적층체를 제작한다. 그 다음에, 적층체를 약 500℃, 1시간의 조건으로 소성하여 여분의 바인더성분을 휘발시킨다. 즉 탈바인더처리이다. 다음에, 이 적층체의 각부에 배럴연마 등에 의하여 라운드를 마련한다.
다음으로, 이 적층체를 대기중 분위기 중에서 소성함으로써, 대략 직육면체 형상의 적층체(801)가 제작된다. 마지막으로, 이 적층체(801)의 양 끝단부에 딥법 등을 사용하여 단자전극(803)을 형성하여 적층전자부품의 일례인 적층인덕터(800)가 제조된다.
이 적층전자부품의 제조방법에 의하면, 코일(802)이 형성된 중앙부(805)와, 인출전극(804)이 형성된 끝단부(806)를, 각각 다른 시트적층체를 사용하여 제작할 수 있다. 따라서, 각 시트적층체를 각각 효율적으로 제조할 수 있다. 즉, 끝단부(806)로 이루어지는 제 2 시트적층체(831)를 제작할 때에는, 제 1 시트적층체(830)의 제작시와는 달리 자성체시트(821)의 편집작업이 불필요하므로, 효율적으로 제작할 수 있어 제조효율이 향상한다. 또, 다른 종류의 적층인덕터를 제조할 때에, 이 제 2 시트적층체(831)는 본 실시형태의 것과 동일한 것을 사용할 수 있다. 즉, 제 2 시트적층체(831)만을 오로지 제작할 수 있으므로 생산효율이 향상한다. 이에 따라, 여러 가지 적층전자부품의 양산에 적합한 것으로 된다. 또한, 제 2 자성체시트(821)로서 바인더성분이 많은 것을 사용하였으므로, 적층체(801)의 끝단부의 경도가 높아진다. 이에 따라, 제조공정 중의 연마공정에 있어서, 버르나 이지러짐이 생기기 어려워, 제조수율이 향상한다.
또한, 본 실시형태에서는, 제 1 자성체시트(820) 및 제 2 자성체시트(821)에 도포 인쇄한 도전성 페이스트는 모두 Ag를 주성분으로 한 동일한 것을 사용하였으나, 제 1 자성체시트(820)에 도포하는 제 1 도전성 페이스트(840)와, 제 2 자성체시트(821)에 도포하는 제 2 도전성 페이스트(841)가 서로 다른 속성을 가진 것을 사용해도 된다. 예를 들어, 제 1 도전성 페이스트(840)로서, Ag-Pd 금속분말과 바인더(예를 들어 에틸 셀룰로스)를 약 3:1의 중량비율로 혼합하여 제작한 것을 사용하고, 제 2 도전성 페이스트(841)로서, Cu 금속분말과 바인더를 약 3:1의 중량비율로 혼합하여 제작한 것을 사용해도 된다. 또, 이들 도전성 페이스트(840 또는 841)로서 저항치가 높은 것을 사용해도 된다. 이와 같이, 소자도체와 접속용 도체를 서로 속성이 다른 도전성 페이스트로 형성할 수 있다. 이에 따라, 용이하게 여러 가지 전자부품을 제조할 수 있다. 예를 들어, LR 복합기능을 가지는 것을 용이 하게 제조할 수 있다. 즉, 접속용 도체를 형성하는 제 2 도전성 페이스트(841)에 의하여 저항치를 용이하게 조정할 수 있다. 또한, 내부응력 등의 문제나 코일로서의 특성을 우선하는 등의 사정에서, 소자도체를 형성하는 제 1 도전성 페이스트(840)의 선택자유도가 낮기 때문에, 이와 같은 제조방법은 유효하다.
또, 본 실시형태에서는, 제 1 자성체시트(820)와 제 2 자성체시트(821)는 동일 두께로 설정하였으나, 다른 두께로 해도 좋다. 예를 들어, 제 2 자성체시트(821)를 두껍게 형성하면 적은 시트수로 제 2 시트적층체(831)를 제작할 수 있으므로, 적층공정이 삭감되어 제조가 더욱 효율적으로 된다. 또한, 이 경우에는 코일(802)로부터 단자전극(803)을 향하는 방향에 있어서 비어 홀 및 접속용 도체의 수가 적은 것으로 된다. 따라서, 이 방향에 있어서의 인출전극(804)의 표피의 거리가 감소하므로, 표피효과에 의한 실행저항을 작게 억제할 수 있다. 이에 따라, 고주파영역에 있어서의 특성이 향상한 것으로 된다.
이상과 같이, 이 적층전자부품의 제조방법에 의하면, 코일(802)이 형성된 중앙부(805)와 인출전극(804)이 형성된 끝단부(806)를, 각각 다른 시트적층체(830 및 831)를 사용하여 제작할 수 있으므로, 이하와 같은 여러 가지 적층전자부품을 효율적으로 제조할 수 있다. 예를 들어, 중앙부(805)와 끝단부(806)에 있어서 절연시트의 속성이 서로 다른 적층전자부품을 효율적으로 제조할 수 있다. 여기서, 절연시트의 속성이란, 그 절연시트가 갖는 성질이나 특성을 의미하며, 예를 들어 층 두께, 경도, 조성, 재질 등이다. 또, 예를 들어 전자소자를 형성하는 소자도체와, 인출용 전극을 형성하는 접속용 도체가 서로 다른 속성을 가지는 적층전자부품을 효율적으로 제조할 수 있다. 여기서, 각 도체의 속성이란, 그 도체가 갖는 성질이나 특성을 의미하며, 예를 들어 재질, 경도, 조성, 열수축률 등이다.
또한, 본 발명에 기재한 각 실시형태는 예시적인 것이며 한정적인 것이 아니다. 본 발명의 범위는 첨부의 클레임에 의하여 나타나 있고, 그들 클레임의 의미 속에 들어가는 모든 변형예는 본 발명에 포함되는 것이다.
본 발명의 일 실시형태에 의하면, 제 2 절연시트를 적층하고 압착하였을 때에, 상하층의 제 2 비어 홀의 위치어긋남의 허용량이 커진다. 이에 따라, 제 2 절연시트 사이의 접속용 도체의 접속이 확실한 것으로 된다.
본 발명의 다른 실시형태에 의하면, 제 2 절연시트를 적층하였을 때에, 상기한 접속용 도체에 의하여 생기는 단차의 위치가 적층방향으로 뻗은 일직선 상에 집중하는 일이 없다. 이에 따라, 단차에 의하여 생기는 응력이 분산되므로, 제 2 비어 홀의 위치어긋남을 저감할 수 있다. 따라서, 제 2 절연시트 사이의 접속용 도체의 접속이 확실한 것으로 된다.
본 발명의 또다른 실시형태에 의하면, 제 2 절연시트를 적층하고 압착하였을 때에, 내부응력에 의하여 제 2 비어 홀의 위치어긋남이 생기더라도 제 2 절연시트 상에 형성된 접속용 도체에 의하여 제 2 절연시트 사이의 접속용 도체의 접속이 확실한 것으로 된다.
본 발명의 또다른 실시형태에 의하면, 각 부분시트적층체를, 그 부분시트적층체마다 가장 알맞은 효율이 좋은 제조방법으로 제조할 수 있다. 따라서, 적층전 자부품의 제조효율이 향상한다. 또, 2 이상의 다른 종류의 적층전자부품으로서, 공통하는 적층부위가 있는 것을 제조하는 경우에는, 이 공통부위를 부분시트적층체로서 모아서 제조함으로써, 각 적층전자부품을 효율적으로 제조할 수 있다. 또한, 부분시트적층체마다 다른 속성의 것을 제작할 수 있다. 예를 들어, 절연시트의 두께나 경도를 다른 부분시트적층체와 서로 다르게 제작하여, 이 부분시트적층체로부터 시트적층체를 제작할 수 있다.

Claims (20)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 전자소자를 매설한 적층체의 적층방향 양 끝단부에 상기 전자소자와 접속하는 단자전극이 형성된 적층전자부품에 있어서,
    상기 적층체는, 상기 전자소자와 상기 단자전극을 접속하는 인출전극을 구비하고, 상기 전자소자를 구성하는 소자도체가 형성된 제 1 절연시트를 상기 소자도체가 제 1 비어 홀에서 서로 접속하도록 적층함과 동시에, 상기 인출전극을 구성하는 접속용 도체가 형성된 제 2 절연시트를 상기한 접속용 도체가 제 2 비어 홀에서 서로 접속하도록 복수 적층하여 이루어지며,
    상기한 제 2 비어 홀은, 적층방향으로 뻗은 다른 2개 이상의 직선 상에 배치되고,
    상기한 접속용 도체는, 상기한 2개 이상의 직선 상의 제 2 비어 홀을 교대로 접속하고 있고,
    적어도 일부의 상기 제 2 절연시트는, 상기한 제 1 절연시트보다 두꺼운 것을 특징으로 하는 적층전자부품.
  9. 전자소자를 매설한 적층체의 적층방향 양 끝단부에 상기 전자소자와 접속하는 단자전극이 형성된 적층전자부품에 있어서,
    상기 적층체는, 상기 전자소자와 상기 단자전극을 접속하는 인출전극을 구비하고, 상기 전자소자를 구성하는 소자도체가 형성된 제 1 절연시트를 상기 소자도체가 제 1 비어 홀에서 서로 접속하도록 적층함과 동시에, 상기 인출전극을 구성하는 접속용 도체가 형성된 제 2 절연시트를 상기한 접속용 도체가 제 2 비어 홀에서 서로 접속하도록 복수 적층하여 이루어지며,
    제 2 절연시트 상에 형성된 접속용 도체는, 상기한 제 2 절연시트에 형성된 제 2 비어 홀의 개구가장자리부로부터 튀어나와 형성되어 있고,
    적어도 일부의 상기 제 2 절연시트는, 상기 제 1 절연시트보다 두꺼운 것을 특징으로 하는 적층전자부품.
  10. 제 9 항에 있어서,
    상기한 제 2 절연시트 상에 형성된 접속용 도체는, 상기한 제 2 절연시트에 형성된 제 2 비어 홀의 개구가장자리부로부터 적어도 상기한 제 2 비어 홀의 반경 이상 튀어나와 형성되어 있는 것을 특징으로 하는 적층전자부품.
  11. 삭제
  12. 제 8 항 내지 제 10 항 중의 어느 한 항에 있어서,
    상기한 접속용 도체의 적어도 일부는 저항성 도전체로 이루어지는 것을 특징으로 하는 적층전자부품.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 전자소자 및 상기 전자소자와 접속하는 인출전극을 매설한 적층체에 상기 인출전극을 거쳐 상기 전자소자와 접속하는 단자전극을 형성한 적층전자부품의 제조방법에 있어서,
    상기 전자소자를 구성하는 소자도체가 형성된 제 1 절연시트를 상기 소자도체가 제 1 비어 홀에서 서로 접속하도록 적층함과 동시에, 상기 인출전극을 구성하는 접속용 도체가 형성된 제 2 절연시트를 상기한 접속용 도체가 제 2 비어 홀에서 서로 접속하도록 복수 적층하여 시트적층체를 제작하는 공정과,
    시트적층체를 재단한 후에 대략 직육면체 형상의 적층체를 제작하는 공정과,
    적층체에 상기 단자전극을 형성하는 공정을 구비하고,
    상기 시트적층체의 제작공정에서는, 적어도 일부의 제 2 절연시트로서, 제 1 절연시트보다 두꺼운 절연시트를 사용하는 것을 특징으로 하는 적층전자부품의 제조방법.
  17. 제 16 항에 있어서,
    상기 시트적층체의 제작공정은, 상기한 제 1 절연시트만을 적층한 제 1 부분시트적층체를 제작하는 공정과, 상기한 제 2 절연시트만을 적층한 제 2 부분시트적층체를 제작하는 공정과, 제 1 부분시트적층체와 제 2 부분시트적층체를 적층하여 상기 시트적층체를 제작하는 공정을 가지는 것을 특징으로 하는 적층전자부품의 제조방법.
  18. 삭제
  19. 제 16 항 또는 제 17 항에 있어서,
    상기 시트적층체의 제작공정에서는, 적어도 일부의 제 2 절연시트로서, 제 1 절연시트보다 경도가 높게 형성되는 절연시트를 사용하는 것을 특징으로 하는 적층전자부품의 제조방법.
  20. 제 16 항 또는 제 17항에 있어서,
    상기 단자전극의 제작공정에서는, 한 쌍의 단자전극을 연결하는 방향과 적층체의 적층방향이 일치하도록 단자전극을 형성하는 것을 특징으로 하는 적층전자부품의 제조방법.
KR1019990003238A 1998-02-02 1999-02-01 적층전자부품 및 그 제조방법 KR100552010B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP10-20699 1998-02-02
JP02069998A JP4290237B2 (ja) 1998-02-02 1998-02-02 積層電子部品の製造方法
JP10094851A JPH11297531A (ja) 1998-04-07 1998-04-07 積層電子部品
JP10-94851 1998-04-07

Publications (2)

Publication Number Publication Date
KR19990072351A KR19990072351A (ko) 1999-09-27
KR100552010B1 true KR100552010B1 (ko) 2006-02-17

Family

ID=26357674

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990003238A KR100552010B1 (ko) 1998-02-02 1999-02-01 적층전자부품 및 그 제조방법

Country Status (6)

Country Link
US (1) US6304164B1 (ko)
EP (1) EP0933788B1 (ko)
KR (1) KR100552010B1 (ko)
DE (1) DE69909663T2 (ko)
HK (1) HK1021772A1 (ko)
MY (1) MY122218A (ko)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6675462B1 (en) * 1998-05-01 2004-01-13 Taiyo Yuden Co., Ltd. Method of manufacturing a multi-laminated inductor
JP3465649B2 (ja) * 1999-11-11 2003-11-10 株式会社村田製作所 セラミックインダクタ部品及び複合部品
WO2002073641A1 (fr) * 2001-03-08 2002-09-19 Matsushita Electric Industrial Co., Ltd. Partie d'inductance et procede de production associe
US20060091534A1 (en) * 2002-12-13 2006-05-04 Matsushita Electric Industrial Co., Ltd. Chip part manufacturing method and chip parts
US20040145441A1 (en) * 2003-01-28 2004-07-29 Arnett David W. Inductor with resistive termination
WO2005024863A1 (ja) * 2003-09-01 2005-03-17 Murata Manufacturing Co., Ltd. 積層コイル部品及びその製造方法
US7262680B2 (en) 2004-02-27 2007-08-28 Illinois Institute Of Technology Compact inductor with stacked via magnetic cores for integrated circuits
JP2006253371A (ja) * 2005-03-10 2006-09-21 Tdk Corp 多端子型積層コンデンサ及びその製造方法
US7629860B2 (en) * 2007-06-08 2009-12-08 Stats Chippac, Ltd. Miniaturized wide-band baluns for RF applications
CN102308344B (zh) * 2009-02-10 2013-10-16 株式会社村田制作所 电子元器件
JP5382144B2 (ja) * 2010-02-01 2014-01-08 株式会社村田製作所 電子部品の製造方法
JP5482554B2 (ja) * 2010-08-04 2014-05-07 株式会社村田製作所 積層型コイル
WO2012023315A1 (ja) * 2010-08-18 2012-02-23 株式会社村田製作所 電子部品及びその製造方法
KR101218985B1 (ko) * 2011-05-31 2013-01-04 삼성전기주식회사 칩형 코일 부품
CN103563020A (zh) * 2011-10-14 2014-02-05 株式会社村田制作所 电子部件
JP5598492B2 (ja) * 2012-03-30 2014-10-01 Ｔｄｋ株式会社 積層コイル部品
KR101983149B1 (ko) * 2013-09-24 2019-05-28 삼성전기주식회사 적층형 인덕터 및 그 제조 방법
KR20150114747A (ko) * 2014-04-02 2015-10-13 삼성전기주식회사 칩형 코일 부품 및 그 실장 기판
KR101642643B1 (ko) * 2015-01-27 2016-07-29 삼성전기주식회사 코일 부품 및 이의 제조 방법
JP6376000B2 (ja) * 2015-03-02 2018-08-22 株式会社村田製作所 電子部品およびその製造方法
JP6418135B2 (ja) * 2015-11-04 2018-11-07 株式会社村田製作所 電子部品
JP6569654B2 (ja) * 2016-12-14 2019-09-04 株式会社村田製作所 チップインダクタ
CN110366763B (zh) 2017-02-28 2023-02-28 株式会社村田制作所 层叠型电子部件和层叠型电子部件的制造方法
JP6912976B2 (ja) * 2017-09-04 2021-08-04 株式会社村田製作所 インダクタ部品
KR102494352B1 (ko) * 2017-10-20 2023-02-03 삼성전기주식회사 코일 전자부품
JP7180329B2 (ja) * 2018-11-30 2022-11-30 Tdk株式会社 積層コイル部品

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07192921A (ja) * 1993-12-27 1995-07-28 Taiyo Yuden Co Ltd 積層型電子部品
JPH09289118A (ja) * 1996-04-22 1997-11-04 Murata Mfg Co Ltd 積層型ｌｃフィルタ

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3812442A (en) 1972-02-29 1974-05-21 W Muckelroy Ceramic inductor
JP2601666Y2 (ja) * 1992-05-08 1999-11-29 株式会社村田製作所 積層型コイル
US5610565A (en) * 1994-02-02 1997-03-11 Murata Manufacturing Co., Ltd. Composite LC device with a ground electrode not formed on the inductor parts
JPH0855726A (ja) * 1994-08-10 1996-02-27 Taiyo Yuden Co Ltd 積層型電子部品及びその製造方法
CA2158784A1 (en) * 1994-11-09 1996-05-10 Jeffrey T. Adelman Electronic thick film component termination and method of making the same
JPH0969463A (ja) * 1995-08-30 1997-03-11 Nec Corp 積層セラミックコンデンサ及びその製造方法
JP3077056B2 (ja) * 1996-09-12 2000-08-14 株式会社村田製作所 積層型電子部品
JP3438859B2 (ja) * 1996-11-21 2003-08-18 ティーディーケイ株式会社 積層型電子部品とその製造方法
JP3201309B2 (ja) * 1997-05-23 2001-08-20 株式会社村田製作所 積層型コイル及びその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07192921A (ja) * 1993-12-27 1995-07-28 Taiyo Yuden Co Ltd 積層型電子部品
JPH09289118A (ja) * 1996-04-22 1997-11-04 Murata Mfg Co Ltd 積層型ｌｃフィルタ

Also Published As

Publication number Publication date
KR19990072351A (ko) 1999-09-27
MY122218A (en) 2006-03-31
DE69909663D1 (de) 2003-08-28
EP0933788A1 (en) 1999-08-04
DE69909663T2 (de) 2004-04-15
US6304164B1 (en) 2001-10-16
EP0933788B1 (en) 2003-07-23
HK1021772A1 (en) 2000-06-30

Similar Documents

Publication Publication Date Title
KR100552010B1 (ko) 적층전자부품 및 그 제조방법
JP4821908B2 (ja) 積層型電子部品及びこれを備えた電子部品モジュール
US6189200B1 (en) Method for producing multi-layered chip inductor
EP0982742B1 (en) Module and method of manufacture
KR100370670B1 (ko) 인덕터 소자 및 그 제조방법
KR101956590B1 (ko) 적층 코일 부품
JP2005167130A (ja) 積層型電子部品の製造方法および積層型電子部品
US20090115563A1 (en) Laminated inductor and method of manufacture of same
JP5621573B2 (ja) コイル内蔵基板
JP2000286125A (ja) 積層電子部品
US20030001711A1 (en) Multilayer inductor
US6675462B1 (en) Method of manufacturing a multi-laminated inductor
JPH0855726A (ja) 積層型電子部品及びその製造方法
JP2001044038A (ja) 積層電子部品
KR20000047545A (ko) 적층 전자 부품
JPH11297531A (ja) 積層電子部品
JP6784183B2 (ja) 積層コイル部品
US6551426B2 (en) Manufacturing method for a laminated ceramic electronic component
JP4317179B2 (ja) 積層型フィルタ
JP2022191427A (ja) 積層型コイル部品
JP2012204475A (ja) 積層電子部品
JP4216856B2 (ja) 積層型電子部品
JPH09260144A (ja) コイル部品およびその製造方法
JP3427007B2 (ja) 積層チップコイル
JP4290237B2 (ja) 積層電子部品の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120201

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee