KR20000047545A - 적층 전자 부품 - Google Patents

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KR20000047545A
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가와다 미쓰구
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Abstract

동일한 두께의 세라믹 그린 시트를 사용하여 인덕턴스값이 상이한 복수의 아이템의 적층 전자 부품을 제조할 수 있고, 또한 코일의 권회수가 적어, 저(低) 인덕턴스값의 적층 전자 부품을 얻는 데 있어서, 부유 용량을 작게 하는 것을 가능하게 한다.
적층 전자 부품은, 복수층의 세라믹층(1, 1')을 적층한 적층체(11)와, 이 적층체(11)의 세라믹층(1)의 층간에 형성된 내부 전극(5a∼5d)과, 적어도 일부의 내부 전극(5e, 5d)에 도통하여, 적층체(11)의 단면에 도출된 인출 전극(4)과, 이 인출 전극(4)에 접속되도록 적층체(11)의 단부에 마련된 외부 전극(14)을 갖는다. 또한, 내부 전극(5a∼5d) 사이에 개재되고, 내부 전극(5a∼5d)을 갖지 않은 세라믹층(1")과, 이 세라믹층(1")에 형성되고, 그 양측에 적층되는 다른 세라믹층(1, 1)에 형성된 내부 전극(5a∼5d)을 주회(周回) 형상으로 연이어지도록 접속하는 스루 홀 도체가 충전된 스루 홀(6')을 갖는다.

Description

적층 전자 부품{LAMINATED ELECTRIC PARTS}
본 발명은 내부 전극을 갖는 세라믹층을 적층하여, 이 세라믹층의 적층체의 내부에서 상기 내부 전극을 주회 형상으로 연이은 인덕터를 갖는 적층 전자 부품에 관한 것이다. 바꿔말하면, 적층체 내부에서 내부 전극을 코일 형상으로 연이어, 인덕터 소자를 구성한 적층 전자 부품에 관한 것이다.
전술한 바와 같은 적층 전자 부품의 제조에 있어서, 적층체를 얻는 방법으로는 슬러리빌트법과 시트 적층법의 2가지가 있다. 전자의 슬러리빌트법은 세라믹 페이스트와 도전 페이스트를 스크린 인쇄 등에 의해서 순차적으로 덧칠하여 세라믹층과 내부 전극 패턴을 교대로 형성하여 가는 방법이다. 또한, 후자의 시트 적층법은 미리 시트 형상의 세라믹 그린 시트를 성형하고, 이 세라믹 그린 시트에 스크린 인쇄 등에 의해서 도전 페이스트에 의해 내부 전극 패턴을 인쇄하여, 이들 세라믹 그린 시트를 적층하는 것이다.
전자의 방법에 의해 제조되는 적층 세라믹 인덕터나 인덕터를 포함하는 적층 복합 전자 부품에서는, 각 세라믹층에 형성된 내부 전극 패턴은, 그 접속하고자 하는 단부를 제외하고 세라믹 페이스트를 인쇄한 후, 그 내부 전극 패턴 단부에 거듭 도전 페이스트를 인쇄함으로써, 내부 전극 패턴이 순차적으로 접속되어, 최종적으로 코일 형상으로 접속된다.
또한, 후자의 방법에 의해 제조되는 적층 세라믹 인덕터나 인덕터를 포함하는 적층 복합 전자 부품에서는, 각 세라믹 그린 시트에 형성한 내부 전극 패턴은, 세라믹 그린 시트에 마련한 스루 홀 도체에 의해 순차적으로 접속되어, 코일 형상으로 접속된다.
상기한 어느 방법에 의해 얻어진 적층체라도, 최종적으로는 그것이 소성(燒成)되고, 또한 도체가 노출되어 있는 양 단면에 도전 페이스트를 소성하여, 외부 전극이 형성된다. 이에 따라 적층 전자 부품이 얻어진다.
이렇게 해서 만들어진 적층 전자 부품중, 예컨대 적층 세라믹 인덕터는, 그 적층체의 적층 방향으로 중첩하여 주회(周回)하는 코일 형상의 내부 전극이 형성되고, 이 일부 내부 전극의 단부는, 인출 전극으로서 상기 적층체의 단면에 도출되어, 적층체의 단면에서 외부 전극과 접속된다.
도 14는 시트 적층법에 의해 만들어진 적층 세라믹 인덕터의 세라믹층의 적층 구조를 나타내고 있다. 이 도 14에 도시하는 바와 같이, 적층체(11)는 복수의 세라믹층(1, 1…, 1', 1'…)이 적층되어, 일체로 된 것이다.
자성체 세라믹층(1)에는 내부 전극(5a∼5d)이 형성되어 있다. 이들 내부 전극(5a∼5d)은, 스루 홀(6, 6…)에 마련된 스루 홀 도체를 거쳐서 순차적으로 접속되고, 적층체(11)의 내부에서, 그 적층 방향으로 중첩하여 주회하는 바와 같이 코일 형상으로 연이어져 있다. 자성체 세라믹으로 이루어지는 세라믹층(1, 1…)은 이 코일의 자심(磁芯)으로 된다.
내부 전극(5a∼5d)을 갖는 세라믹층(1, 1…)중, 도 14에 있어서 상하단의 세라믹층(1, 1)에 형성된 내부 전극적(電極積)(5c, 5d)의 단부는, 적층체(11)의 대향하는 한 쌍의 단면에 각각 도출된 인출 전극(4, 4)으로 되어 있다.
상기 내부 전극(5a∼5d)이 형성된 세라믹층(1, 1…)의 양측에, 내부 전극이 형성되어 있지 않은 세라믹층(1', 1'…), 소위 블랭크 세라믹층(1', 1'…)이 적층되어 있다.
이러한 적층체(11)의 양단에 은(銀) 페이스트 등의 도전 페이스트를 도포하고, 이것을 소성하며, 또한 필요에 따라서 그 위에 니켈 도금이나 땜납 도금 등을 실시하여 외부 전극이 형성된다. 이 외부 전극에는 적층체(11)의 단면에 도출된 상기 인출 전극(4, 4)에 전기적으로 접속된다. 이에 따라, 도시한 예에서는, 내부 전극(5a∼5d)에 의해 형성되는 인덕터의 양단에 외부 전극이 접속된 상태로 된다.
또한, 이러한 인덕턴스 부분 외에, 콘덴서 등을 조합한 적층 LC 부품과 같은 복합 적층 전자 부품도 있다.
이러한 적층 전자 부품에 있어서, 인덕턴스값이 상이한 적층 전자 부품을 얻기 위해서는, 적층체(11)의 내부에서의 내부 전극(5a∼5d)의 권회수를 상이하게 한다든지, 또는 자성체의 자석 투과율(透磁率)을 바꿀 필요가 있다. 적층 전자 부품의 외경(外徑) 치수는 규격화되어 있기 때문에, 내부 전극(5a∼5d)의 권회수를 적게 하기 위해서는, 세라믹층의 두께를 변경한다든지, 또는 내부 전극(5a∼5d)을 형성한 세라믹층(1, 1…)의 적층수를 적게 하여, 그 만큼 내부 전극(5a∼5d)를 형성하고 있지 않은 블랭크 세라믹층(1', 1')을 양측에 보다 많이 적층할 필요가 있다.
적층 전자 부품의 제조에 있어서, 생산 효율을 높이기 위해서는, 세라믹층(1, 1')을 형성하기 위한 세라믹 그린 시트의 표준화를 도모하여, 공통된 세라믹 그린 시트에 의해 상이한 인덕턴스값을 갖는 복수의 아이템의 적층 전자 부품을 제조할 수 있도록 하는 것이 필요하다. 그러한 의미에서, 자석 투과율이 상이한 세라믹층을 사용하거나, 두께가 상이한 세라믹층을 사용하는 것은, 상이한 아이템의 적층 전자 부품을 제조하기 위해서, 많은 종류의 세라믹 그린 시트를 미리 준비해 둘 필요가 있어, 생산 효율이 낮아진다.
한편, 고(高) 인덕턴스값의 적층 전자 부품을 제조하는 것과 동일한 얇은 세라믹 그린 시트를 이용하여, 내부 전극(5a∼5d)의 권회수가 적은 보다 낮은 인덕턴스값의 적층 전자 부품을 제조할 경우, 내부 전극(5a∼5d)을 형성한 세라믹층(1, 1…)의 적층수를 적게 할 필요가 있다. 그리고 그 만큼, 적층체(11)의 양측에 적층하는 블랭크 세라믹층(1', 1')의 적층수를 많게 할 필요가 있다.
그런데, 얇은 세라믹층에 의해 낮은 인덕턴스값을 갖는 적층 전자 부품을 제조하면, 세라믹층(1, 1…)을 거쳐서 대향하는 내부 전극 사이에서 취득되는 정전 용량에 의해, 적층 전자 부품의 부유 용량이 무시할 수 없게 된다. 즉, 내부 전극(5a∼5d)의 권회수가 적고, 인덕턴스값이 작은 적층 세라믹 인덕터에서는 부유 용량이 무시할 수 없을 정도로 커져, 특성의 저하를 피할 수 없다.
본 발명은, 종래의 적층 전자 부품에 있어서의 상기한 바와 같은 과제에 비추어 봐 이루어진 것으로, 그 목적은 동일한 두께의 세라믹 그린 시트를 사용하여 인덕턴스값이 상이한 복수의 아이템의 적층 전자 부품을 제조할 수 있도록 하는 데에 있다. 또한, 본 발명의 목적은 코일의 권회수가 적고, 저(低) 인덕턴스값의 적층 전자 부품을 얻는 데에 있어서, 부유 용량을 보다 작게 하는 것을 가능하게 하는 데에 있다.
도 1은 본 발명에 의한 적층 전자 부품의 실시예로서의 적층 세라믹 인덕터의 적층체의 세라믹층을 분리하여 도시한 사시도,
도 2는 동 적층 전자 부품의 예로서의 적층 세라믹 인덕터의 외관을 도시한 사시도,
도 3은 동 적층 전자 부품의 적층체를 구성하는 일부 세라믹층을 도시하는 평면도,
도 4는 본 발명에 의한 적층 전자 부품의 다른 실시예로서의 적층 세라믹 인덕터의 적층체의 세라믹층을 분리하여 도시한 사시도,
도 5는 동 실시예에 있어서 사용하는 내부 전극을 갖지 않은 세라믹층의 예를 나타내는 주요부 종단 측면도,
도 6은 얇은 세라믹 시트와 이 보다 두꺼운 세라믹 시트에 각각 레이저 가공에 의해 스루 홀을 천공한 상태의 예를 나타내는 주요부 종단 측면도,
도 7은 본 발명에 의한 적층 전자 부품의 다른 실시예로서의 적층 세라믹 인덕터의 적층체의 세라믹층을 분리하여 도시한 사시도,
도 8은 본 발명에 의한 적층 전자 부품의 다른 실시예로서의 적층 LC 복합 부품의 적층체의 세라믹층을 분리하여 도시한 사시도,
도 9는 본 발명에 의한 적층 전자 부품의 다른 실시예로서의 적층 세라믹 인덕터의 적층체의 세라믹층을 분리하여 도시한 사시도,
도 10은 동 적층 전자 부품의 예로서의 적층 세라믹 인덕터의 외관을 도시한 사시도,
도 11은 동 적층 전자 부품의 적층체를 구성하는 일부의 세라믹층을 도시하는 평면도,
도 12는 본 발명에 의한 적층 전자 부품의 다른 실시예로서의 적층 세라믹 인덕터의 적층체의 세라믹층을 분리하여 도시한 사시도,
도 13은 본 발명에 의한 적층 전자 부품의 다른 실시예로서의 적층 세라믹 인덕터의 적층체의 세라믹층을 분리하여 도시한 사시도,
도 14는 적층 세라믹 인덕터의 종래 예를 도시하는 그 적층체의 세라믹층을 분리하여 도시한 사시도.
도면의 주요 부분에 대한 부호의 설명
1 : 내부 전극을 갖는 세라믹층
1' : 내부 전극을 갖지 않은 세라믹층
1" : 스루 홀만을 갖는 세라믹층
5a : 내부 전극 5b : 내부 전극
5c : 내부 전극 5d : 내부 전극
6 : 스루 홀 6' : 스루 홀
6" : 스루 홀 8a : 내부 전극
8b : 내부 전극 9 : 세라믹 시트
11 : 적층체 14 : 외부 전극
상기한 목적을 달성하기 위해서, 본 발명에서는, 내부 전극(5a∼5d)의 권회수가 상이하고, 인덕턴스값이 상이한 복수의 적층 전자 부품을 동일한 두께의 세라믹층으로 얻도록 한다. 그리고, 내부 전극(5a∼5d)의 권회수가 적고 인덕턴스값이 낮은 적층 전자 부품에 대해서는, 내부 전극(5a∼5d) 사이에 내부 전극(5a∼5d)을 갖지 않은 세라믹층(1")을 개재시켜, 이 세라믹층(1")의 양측에 적층된 세라믹층(1, 1…)의 내부 전극(5a∼5d)을, 접속 수단, 예컨대 상기 세라믹층(1")에 마련한 스루 홀(6')의 스루 홀 도체에 의해 접속한다.
본 발명에 의한 적층 전자 부품은, 복수층의 세라믹층(1, 1')을 적층한 적층체(11)와, 이 적층체(11)의 세라믹층(1)의 층간에 형성되고, 동 적층체(11)의 내부에서 코일 형상으로 연이어지도록 순차적으로 접속된 내부 전극(5a∼5d)과, 적어도 일부의 내부 전극(5e, 5d)에 접속되도록 적층체(11)의 단부에 마련된 외부 전극(14)을 갖는다. 또한, 내부 전극(5a∼5d)을 갖는 세라믹층(1, 1) 사이에 개재된 내부 전극(5a∼5d)을 갖지 않은 세라믹층(1")과, 이 세라믹층(1")의 양측에 인접하여 적층된 상기 세라믹층(1, 1)에 형성된 내부 전극(5a∼5d)을 코일 형상으로 연이어지도록 접속하는 접속 수단을 갖는다.
이 접속 수단은, 예컨대 내부 전극(5a∼5d)을 갖지 않은 세라믹층(1")에 마련한 스루 홀(6')의 스루 홀 도체로 이루어진다.
내부 전극(5a∼5d)을 갖지 않은 세라믹층(1")은, 1 장 또는 복수매의 세라믹 시트로 이루어진다. 이 경우, 미리 레이저 가공에 의해 대응하는 위치에 스루 홀(6')을 천공한 복수매의 세라믹 시트(9)를 준비하고, 이들 복수의 세라믹 시트(9)를 미리 적층하여 일층으로 한 것을 사용할 수 있다.
레이저 가공에 의해 세라믹 시트(9)에 스루 홀(6')을 천공하면, 레이저 광의 입사측 주면의 스루 홀(6')의 개구 직경은, 다른쪽 주면측보다 커진다. 이 양 주면의 개구 직경의 차는, 세라믹 시트(9)가 두꺼울수록 커진다. 따라서, 어느 정도 두께의 세라믹층(1")을 사용할 때에는, 두께가 얇은 세라믹 시트(9)가 대응하는 위치에 스루 홀(6')을 각각 천공해 두고, 이들 복수의 세라믹 시트(9)를 복수매 겹쳐서, 스루 홀(6')이 일련되게 연이어진 일층의 세라믹층(1")으로 함으로써, 세라믹층(1")의 양 주면의 스루 홀(6')의 개구 직경의 차를 실질적으로 작게 할 수 있다.
내부 전극(5a∼5d)을 갖지 않은 상기한 세라믹층(1")은, 내부 전극(5a∼5d)의 1권회분의 세라믹층(1, 1) 사이마다 개재시킨다든지, 혹은 내부 전극(5a∼5d)의 반권회분의 세라믹층(1) 사이마다 개재시킨다. 이 내부 전극(5a∼5d)을 갖지 않은 상기한 세라믹층(1")의 개재 층수는, 해당 적층 전자 부품의 내부 전극(5a∼5d)의 권회수에 따라 결정한다.
또, 적층체(11)의 세라믹층(1, 1', 1")의 적층 방향은, 외부 전극(14, 14)이 대향한 방향과 직교하는 방향이더라도, 또한 외부 전극(14, 14)이 대향한 방향이더라도 무방하다.
이러한 적층 전자 부품에서는, 내부 전극(5a∼5d)을 갖는 세라믹층(1, 1…) 사이에 내부 전극(5a∼5d)을 갖지 않은 세라믹층(1")이 개재되기 때문에, 내부 전극(5a∼5d)의 간격이 넓어져, 내부 전극(5a∼5d) 사이의 부유 용량이 작아진다. 그 때문에, 얇은 세라믹층(1, 1', 1")을 적층한 적층 전자 부품이더라도, 그 부유 용량을 작게 할 수 있다. 더구나, 상기 세라믹층(1")에 마련한 스루 홀(6')의 스루 홀 도체에 의해, 내부 전극(5a∼5d)의 적층체(11)의 내부에서의 접속도 가능해진다.
그리고, 얇은 세라믹층(1, 1', 1")을 적층할 수 있기 때문에, 내부 전극(5a∼5d)의 권회수가 적고, 인덕턴스값이 작은 적층 전자 부품과, 내부 전극(5a∼5d)의 권회수가 많고, 인덕턴스값이 큰 적층 전자 부품에서, 세라믹 그린 시트를 공용할 수 있다. 즉, 인덕턴스값이 상이한 복수의 아이템의 적층 전자 부품을 동일 세라믹 그린 시트에 의해 제조할 수 있다.
또한, 적층체(11)의 세라믹층(1, 1', 1")을, 외부 전극(14, 14)이 대향한 방향으로 적층한 적층 전자 부품에서는, 외부 전극(14, 14)과 내부 전극(5a, 5b)을 스루 홀 도체에 의해 접속하는 구조를 취한다. 그 때문에, 외부 전극(14, 14)과 가까운 부분에 적층되는 세라믹층(1')의 층수가 많아지면, 그 부분에 스루 홀 도체가 집중되게 된다.
그러나, 적층체(11) 내부의 특정한 개소에 스루 홀 도체가 집중되면, 응력에 의해 적층체(11)의 내부에 변형이 발생하기 쉬워, 적층체(11)의 저항 강도가 저하된다.
이에 대하여, 본 발명의 적층 전자 부품에서는, 스루 홀 도체가 외부 전극(14, 14)과 가까운 측의 세라믹층(1')뿐만아니라, 내부 전극(5a∼5d)을 갖는 세라믹층(1)의 사이에도 스루 홀 도체를 갖는 세라믹층(1")이 삽입되기 때문에, 그 만큼 외부 전극(14, 14)과 가까운 측에 적층되는 스루 홀 도체를 갖는 세라믹층(1')의 층수가 적어진다. 즉, 외부 전극(14, 14)과 가까운 부분에 스루 홀 도체가 집중되는 것을 피할 수 있기 때문에, 적층체(11)의 저항 강도가 저하되지 않는다.
(실시예)
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
다음에, 도면을 참조하면서, 본 발명의 실시예에 대하여 구체적이면서 또한 상세하게 설명한다.
도 1은 본 발명에 의한 적층 전자 부품의 예로서, 적층 세라믹 인덕터의 적층체의 적층 구조를 나타내는 분해 개념도이다. 이러한 적층체는, 통상 다음과 같이 하여 다수의 것이 동시에 제조된다.
우선, 페라이트 분말 등의 자성체 분말을 바인더중에 분산한 자성체 슬러리를 이용하여, 닥터블레이드법, 압출 성형법 등의 수단으로 얇은 자성체 세라믹 그린 시트를 만든다. 이들 세라믹 그린 시트의 소정 위치에 미리 스루 홀(바이어 홀)을 뚫는다. 그 후, 은 페이스트 등의 도전 페이스트를 사용하여, 이 세라믹 그린 시트 위에 주회 형상의 내부 전극 패턴을 종횡으로 열거하여 다수의 세트분 인쇄함과 동시에, 상기 스루 홀에 도전 페이스트를 흡인하여, 스루 홀 도체를 인쇄한다.
다음에, 이들 세라믹 그린 시트를 적층한다. 우선, 내부 전극 패턴을 인쇄하지 않은 자성체 세라믹 그린 시트를 복수매 적층하고, 그 위에 필요로 하는 코일의 권회수에 따라, 상이한 형상의 내부 전극 패턴을 갖는 세라믹 그린 시트를 순차적으로 적층한다. 그리고, 이들 세라믹 그린 시트 위에 내부 전극 패턴이 인쇄되어 있지 않은 세라믹 그린 시트를 적층한다.
이 적층체를 압착한 후, 개개의 칩마다 재단하고, 이 미(未) 소성의 적층 칩을 소성함으로써, 소성 완료된 적층체(11)를 얻는다.
이렇게 해서 얻어진 적층체(11)의 적층 구조를 분해하여 도시한 것이 도 1이다. 도 1에 도시하는 바와 같이, 이 적층체(11)는 복수의 자성체 세라믹층(1, 1…, 1', 1'…, 1", 1"…)이 적층되어, 일체로 된 것이다.
상기 세라믹층(1, 1…, 1', 1'…, 1", 1"…)중, 세라믹층(1, 1…)에는 주회 형상의 내부 전극(5a∼5d)이 형성되어 있다.
내부 전극(5a∼5d)을 갖는 세라믹층(1, 1…)중, 도 1에 있어서 상하단의 세라믹층(1, 1)에 형성된 내부 전극(5c, 5d)의 단부는, 적층체(11)가 대향하는 한 쌍의 단면에 각각 도출된 인출 전극(4, 4)으로 되어 있다. 도 1에 있어서, 하단의 내부 전극(5c)을 갖는 세라믹층(1)의 평면도를 도 3a에 도시한다. 도 1에 있어서 상단의 내부 전극(5d)의 단부에는, 도 1에 있어서 그 아래의 상이한 세라믹층(1)의 내부 전극(5a)과 접속하기 위한 스루 홀(6)이 천공되고, 이 스루 홀(6)에 스루 홀 도체가 충전되어 있다.
상기한 내부 전극(5c, 5d)을 갖는 세라믹층(1, 1) 사이에 있는 세라믹층(1, 1…)에 형성된 내부 전극(5a, 5b)은, 코일의 반권회분의 것으로서, L 자형으로 형성되어 있다. 이들 내부 전극(5a, 5b)의 단부에는, 적층된 다른 내부 전극(5a, 5b, 5c)의 단부와 접속하기 위한 스루 홀(6)이 천공되고, 이 스루 홀(6)에 스루 홀 도체가 충전되어 있다. 이들 내부 전극(5a, 5b)를 갖는 세라믹층(1, 1)의 평면도를 각각 도 3b와 도 3d에 도시한다.
또한, 이들 내부 전극(5a∼5d)을 갖는 각 세라믹층(1, 1…) 사이에는, 내부 전극(5a∼5d)을 갖고 있지 않으며, 스루 홀(6')만을 갖는 세라믹층(1")이 개재되어 있다. 이 세라믹층(1")의 평면도를 도 3c에 도시한다. 도 1의 예에서는, 1권회분의 내부 전극(5a∼5d)을 갖는 2층의 세라믹층(1, 1) 사이에 각각 2층의 세라믹층(1", 1")이 개재되어 있다. 이 세라믹층(1", 1")에 마련된 스루 홀(6', 6')은, 도 1에 있어서 그 세라믹층(1", 1") 위에 적층되는 세라믹층(1)에 마련된 스루 홀(6)의 위치와 대응하고 있다.
상기 적층체(11)를 구성하는 세라믹층(1, 1…)에 마련된 내부 전극(5a∼5d)은, 그들 세라믹층(1, 1…)과 그 사이의 세라믹층(1", 1")에 마련된 스루 홀(6, 6')의 스루 홀 도체를 거쳐서 순차적으로 접속되고, 적층체(11)의 내부에서 중첩하여 주회하도록 코일 형상으로 연이어져 있다. 자성체 세라믹으로 이루어지는 세라믹층(1, 1…)은, 이 코일의 자심으로 된다.
또한, 상기 내부 전극(5a∼5d)이 형성된 세라믹층(1, 1…) 및 스루 홀(6', 6'…)을 갖는 세라믹층(1", 1"…)의 양측에, 내부 전극이 형성되어 있지 않은 세라믹층(1', 1'…), 소위 블랭크 세라믹층(1', 1'…)이 적층되어 있다.
도 2에 도시하는 바와 같이, 이러한 적층체(11)의 양단에 은 페이스트 등의 도전 페이스트를 도포하고, 이것을 소성하며, 또한 필요에 따라서 그 위에 니켈 도금이나 땜납 도금 등을 실시하여 외부 전극(14, 14)이 형성된다. 이 외부 전극(14, 14)은, 적층체(11)의 단면에 도출된 상기 인출 전극(4, 4)(도 1 참조)과 전기적으로 접속된다. 이에 따라, 도시한 예에서는, 내부 전극(5a∼5d)에 의해 형성되는 인덕터의 양단에 외부 전극(14, 14)이 접속된 상태로 된다. 도 2에 있어서, 세라믹층(1, 1')의 적층 상태를 2점 쇄선으로 나타낸다.
이러한 적층 세라믹 인덕터에서는, 내부 전극(5a∼5d)의 1권회분마다 내부 전극을 갖지 않은 2층의 세라믹층(1", 1")이 개재되기 때문에, 1권회분씩의 내부 전극(5a∼5d)의 대향 간격이 2층의 세라믹층(1", 1")에 의해서 넓어져, 그 사이에서 취득되는 정전 용량이 작아진다. 따라서, 비교적 얇은 세라믹층(1, 1…, 1', 1'…, 1", 1"…)에 의해, 내부 전극(5a∼5d)의 권회수가 비교적 적은 적층 세라믹 인덕터를 만든 경우라도, 부유 용량을 작게 억제할 수 있다.
또, 전술한 예에서는, 내부 전극(5a∼5d)의 1권마다 세라믹층(1, 1) 사이에 스루 홀(6', 6')만을 갖는 세라믹층(1", 1")을 2층 개재시키고 있지만, 이 세라믹층(1", 1")의 개재 층수는, 필요로 하는 내부 전극(5a∼5d)의 총 권회수에 따라 적절히 결정한다. 내부 전극(5a∼5d)의 총 권회수가 적을 때에는, 세라믹층(1", 1")의 개재 층수를 많게 하고, 내부 전극(5a∼5d)의 총 권회수가 많을 때는, 세라믹층(1", 1")의 개재 층수를 적게 하여, 도 2에 도시하는 적층 세라믹 인덕터의 외형 치수를 소정의 치수로 조정한다.
다음에 도 4는 본 발명에 의한 적층 세라믹 인덕터의 적층체(11)의 다른 실시예를 도시한 것이다. 본 실시예에서는, 내부 전극(5a∼5d)을 갖지 않은 세라믹층(1")으로서, 복수의 세라믹 시트(9)를 적층하여 일층으로 한 것을 사용하고 있다. 그 밖의 점은 도 1∼도 3에 나타낸 실시예와 마찬가지이다.
도 5에 도시하는 바와 같이, 세라믹층(1")을 구성하는 세라믹 시트(9)에는, 각각 대응하는 소정의 위치에 레이저 가공에 의해 스루 홀(6')이 천공되어 있고, 이들 복수매의 세라믹 시트(9)가 적층되어 일층의 세라믹층(1")으로 된 상태에서는, 상기 한 스루 홀(6')이 연이어져 세라믹층(1")을 관통하는 스루 홀(6)로 된다.
도 6은 레이저 가공에 의해 얇은 세라믹 시트(9)와 이 보다 두꺼운 세라믹 시트(9)에 각각 스루 홀(6')을 천공한 예를 도시한다.
레이저 가공에 의해 스루 홀(6')을 천공하면, 화살표로 나타낸 레이저 광의 입사측 개구 직경 D1, D2는, 레이저 광의 출사측의 개구 직경 d보다 커진다. 이 경우 예컨대, 도 6(b)에 도시한 세라믹 시트(9)의 두께가 도 6a에 도시한 세라믹 시트(9)의 3배이면, 레이저 광의 출사측의 최소 개구 직경 d를 동일한 크기로 취하기 위해서는, 전자의 레이저 광 입사측의 개구 직경 D2를 후자의 개구 직경 D1의 약 3배로 되지 않으면 안된다. 즉, 레이저 광의 출사측의 최소 개구 직경 d를, 스루 홀 도체의 콘택트에 필요한 크기로 하기 위해서는, 두꺼운 세라믹 시트(9)에서는, 그 만큼 레이저 광의 입사측 주면의 개구 직경 D2를 크게 하지 않으면 안된다. 그 때문에, 스루 홀(6")이 세라믹층(1")의 마진 부분이나 코아 부분으로 되는 부분에 많이 차지하게 됨으로써, 적층 전자 부품의 특성의 저하를 초래하게 된다.
따라서, 어느 정도 두께의 세라믹층(1")을 사용할 때는, 두께가 얇은 세라믹 시트(9)가 대응하는 소정 위치에 스루 홀(6')을 각각 천공해 두고, 이들 복수의 세라믹 시트(9)를 복수매 겹쳐서 일층의 세라믹층(1")으로 한다. 이에 따라, 도 5에 도시하는 바와 같이 세라믹층(1")의 한쪽 주면의 스루 홀(6')의 개구 직경은 D1로 되어, 동일한 두께의 단일층 세라믹 시트(9)를 세라믹층(1")으로서 사용한 경우에 비하여, 개구 직경을 약 1/n로 할 수 있다. 여기서 n은 세라믹층(1")을 구성하는 세라믹 시트(9)의 적층수로서, 예컨대 도 5에서는 n=3이다.
세라믹층(1")의 스루 홀(6')의 직경이 크면, 그 만큼 세라믹층(1")의 코아로 되는 부분이나 그 외측의 마진 부분의 용적이 감소되어, 인덕터 등의 적층 전자 부품의 특성의 저하를 초래한다. 예컨대, 인덕터의 경우에서는, Q값의 저하 등을 초래하게 된다.
전술한 바와 같이, 두께가 얇은 세라믹 시트(9)의 대응하는 소정의 위치에 스루 홀(6')을 각각 천공해 두고, 이들 복수의 세라믹 시트(9)를 복수매 겹쳐서 일층의 세라믹층(1")으로 함으로써, 이 문제를 해결할 수 있다.
다음에 도 7은 본 발명에 의한 적층 세라믹 인덕터의 적층체(11)의 다른 실시예를 나타내는 것이다. 본 실시예에서는, 반권회분의 내부 전극(5a∼5d)을 갖는 일층의 세라믹층(1) 사이에, 각각 일층의 세라믹층(1")이 개재되어 있다는 점에서, 도 1에 도시한 실시예와 상이하다.
즉, 상기한 적층체(11)를 구성하는 세라믹층(1, 1…)에 마련된 내부 전극(5a∼5d)은, 그들 세라믹층(1, 1…)과 그 사이의 세라믹층(1")에 마련된 스루 홀(6')의 스루 홀 도체를 거쳐서 순차적으로 접속되어, 적층체(11)의 내부에서 코일 형상으로 연이어져 있다. 그리고, 내부 전극(5a∼5d)의 반권회분마다 내부 전극을 갖지 않으며, 적층된 세라믹층(1, 1…)의 내부 전극(5a∼5d)을 접속하기 위한 스루 홀(6')만을 갖는 일층의 세라믹층(1")이 개재된다. 그 이외에는 도 1에 도시한 실시예와 동일하다.
이러한 적층 세라믹 인덕터에서도 또한, 내부 전극(5a∼5d)의 반권회분마다 내부 전극을 갖지 않은 일층의 세라믹층(1")이 개재되기 때문에, 반권회분씩의 내부 전극(5a∼5d)의 대향 간격이 세라믹층(1")에 의해서 넓어져, 그 사이의 정전 용량이 작아진다. 따라서, 부유 용량이 작은 적층 인덕터를 얻을 수 있다.
본 실시예에 있어서도, 내부 전극(5a∼5d)의 총 권회수가 보다 적을 때는, 세라믹층(1, 1) 사이의 세라믹층(1")의 개재 층수를 보다 많게 하여, 복수층의 세라믹층(1")을 개재시키도록 한다. 또한, 본 실시예에 있어서도, 전술한 도 4 및 도 5에 도시한 실시예와 마찬가지로 하여, 두께가 얇은 세라믹 시트(9)가 대응하는 소정의 위치에 스루 홀(6')을 각각 천공해 두고, 이들 복수의 세라믹 시트(9)를 복수매 겹쳐서 일층의 세라믹층(1")으로 한 것을 사용할 수 있다.
다음에 도 8은 본 발명에 의한 적층 전자 부품의 실시예로서, 적층 복합 전자 부품으로서의 적층 LC 부품에 본 발명을 적용한 예를 나타내고 있다. 적층체(11)에 있어서의 도 8의 좌측 인덕터 부분은, 도 1에 도시한 실시예와 동일하기 때문에 상세한 설명은 생략한다.
이 적층 복합 전자 부품을 제조하는 데 있어서는, 전술한 자성체 세라믹 그린 시트 외에, 산화 티탄 등의 유전체 분말을 포함하는 유전체 세라믹 그린 시트를 준비하고, 은 페이스트 등의 도전 페이스트를 사용하여, 이 유전체 세라믹 그린 시트의 일부에 내부 전극 패턴을 종횡으로 열거하여 복수의 세트분 인쇄한다.
다음에, 전술한 적층 세라믹 인덕터를 제조한 것과 마찬가지로 하여 적층된 자성체 세라믹 그린 시트상에, 내부 전극이 인쇄되어 있지 않은 유전체 세라믹 그린 시트를 복수매 적층하고, 이 위에 서로 어긋난 내부 전극 패턴을 갖는 세라믹 그린 시트를 교대로 적층한다. 이 내부 전극을 갖는 유전체 세라믹 그린 시트를 필요로 하는 정전 용량에 따라, 적당한 매수를 적층한다. 또한 이 유전체 세라믹 그린 시트 위에, 내부 전극 패턴이 인쇄되어 있지 않은 유전체 세라믹 그린 시트를 적층한다.
유전체 세라믹 그린 시트와 자성체 세라믹 그린 시트의 적층 순서는, 전후로 하여도 무방하다. 즉, 유전체 세라믹 그린 시트를 미리 적층하고, 그 위에 자성체 세라믹 그린 시트를 적층할 수 있음은 말할 필요도 없다.
이 적층체를 압착한 후, 각각의 칩마다 재단하고, 이 미(未) 소성의 적층 칩을 소성함으로써, 소성 완료된 적층체(11)를 얻는다.
이렇게 해서 얻어진 적층체(11)의 적층 구조를 분해하여 도시한 것이 도 8이다. 도 8에 도시하는 바와 같이, 이 적층체(11)는 복수의 세라믹층(1, 1', 1", 7, 7')이 적층되어, 일체로 된 것이다.
자성체 세라믹층(1, 1…)에는, 주회 형상의 내부 전극(5a∼5d)이 형성되고, 그 1권회분의 세라믹층(1, 1) 사이에 스루 홀(6', 6')만을 갖는 2층의 세라믹층(1", 1")이 개재되어 있다.
상기 적층체(11)를 구성하는 세라믹층(1, 1…)에 마련된 내부 전극(5a∼5d)은, 그들 세라믹층(1, 1…)과 그 사이의 세라믹층(1", 1")에 마련된 스루 홀(6, 6')의 스루 홀 도체를 거쳐서 순차적으로 접속되고, 적층체(11)의 내부에서 코일 형상으로 연이어져 있다.
내부 전극(5a∼5d)을 갖는 세라믹층(1, 1…)중, 도 8에 있어서 상하단의 세라믹층(1, 1)에 형성된 내부 전극적(5c, 5d)의 단부는, 적층체(11)가 대향하는 한 쌍의 단면에 각각 도출된 인출 전극(4, 4)으로 되어 있다.
상기 내부 전극(5a∼5d)이 형성된 세라믹층(1, 1…)의 양측에, 내부 전극이 형성되어 있지 않은 세라믹층(1', 1'…), 소위 블랭크 세라믹층(1', 1'…)이 적층되어 있다.
이 블랭크 세라믹층(1', 1'…) 위에, 내부 전극(8a, 8b)을 갖고 있지 않은, 소위 블랭크의 유전체 세라믹층(7')이 적층되고, 이 위에 내부 전극(8a, 8b)을 갖는 유전체 세라믹층(7, 7…)이 적층되며, 또 그 위에 내부 전극(8a, 8b)을 갖고 있지 않은 유전체 세라믹층(7')이 적층되어 있다.
유전체 세라믹층(7, 7…)에 마련된 내부 전극(8a, 8b)은, 동 세라믹층(7, 7…)을 거쳐서 대향하고 있음과 동시에, 상기 내부 전극(5e, 5d)이 도출된 적층체(11)가 대향하는 한 쌍의 단면에 교대로 도출되어 있다.
이 적층 LC 부품에서도, 전술한 적층 세라믹 인덕터와 마찬가지로, 적층체(11)의 양단에 도 2에 도시하는 바와 같은 외부 전극(14, 14)이 형성된다. 이에 따라, 인덕터 부분과 콘덴서 부분이 병렬로 접속된 LC 부품이 구성된다.
이 적층 LC 부품에서도, 전술한 바와 같이 해서 인덕터 부분의 부유 용량을 작게 억제할 수 있다.
또, 본 실시예에 있어서도, 전술한 도 4 및 도 5에 도시한 실시예와 마찬가지로 하여, 두께가 얇은 세라믹 시트(9)의 대응하는 소정 위치에 스루 홀(6')을 각각 천공해 두고, 이들 복수의 세라믹 시트(9)를 복수매 겹쳐서 일층의 세라믹층(1")으로 한 것을 사용할 수 있다.
다음에, 도 9는 본 발명에 의한 적층 세라믹 인덕터의 다른 실시예를 나타내는 것으로서, 적층체(11)의 적층 구조를 나타내고 있다.
상기한 실시예는, 모두 외부 전극(14, 14)이 대향한 방향과 직교하는 방향으로 복수의 세라믹층(1, 1…, 1', 1'…, 1", 1"…)을 적층하고, 외부 전극(14, 14)과 코일 형상의 내부 전극(5a∼5d)의 접속은, 양단의 내부 전극(5c, 4d)에 연이은 인출 전극(4, 4)을 거쳐 이루어져 있다.
이에 대하여, 도 9에 도시한 실시예는, 상기 세라믹층(1, 1…, 1', 1'…, 1", 1"…)을 한 쌍의 외부 전극(14, 14)(도 10참조)이 대향한 방향으로 적층하고 있다.
이 적층체에서는, 내부 전극(5a, 5b)을 갖지 않은, 적층체(11)의 양단에 적층되는 블랭크 세라믹층(1', 1')에 스루 홀(6", 6")을 마련하고, 이 스루 홀(6", 6")에 스루 홀 도체를 충전하고 있다.
도 9에 도시하는 바와 같이, 상기한 세라믹층(1', 1') 사이에 있는 세라믹층(1, 1…)에 형성된 내부 전극(5a, 5b)은, 전술한 실시예의 것과 마찬가지로서, 코일의 반권회분의 것이다. 이들 내부 전극(5a, 5b)을 갖는 세라믹층(1, 1)의 평면도를 각각 도 11a와 도 11b에 도시한다.
또한, 이들 내부 전극(5a∼5d)을 갖는 각 세라믹층(1, 1…) 사이에는, 내부 전극(5a, 5b)을 갖고 있지 않으며, 스루 홀(6')만을 갖는 세라믹층(1")이 개재되어 있다. 이 세라믹층(1")의 평면도를 도 11c에 도시한다. 도 9의 예에서는, 1권회분의 내부 전극(5a, 5b)을 갖는 2층의 세라믹층(1, 1) 사이에 각각 2층의 세라믹층(1", 1")이 개재되어 있다. 이 세라믹층(1", 1")에 마련된 스루 홀(6', 6')은, 도 1에 있어서 그 세라믹층(1", 1") 위에 적층되는 세라믹층(1)에 마련된 스루 홀(6)의 위치와 대응하고 있다.
상기 적층체(11)를 구성하는 세라믹층(1, 1…)에 마련된 내부 전극(5a, 5b)은, 그들 세라믹층(1, 1…)과 그 사이의 세라믹층(1", 1")에 마련된 스루 홀(6, 6')의 스루 홀 도체를 거쳐서 순차적으로 접속되고, 적층체(11)의 내부에서 중첩되어 주회하도록 코일 형상으로 연이어져 있다.
또한, 상기 내부 전극(5a, 5b)이 형성된 세라믹층(1, 1…) 및 스루 홀(6', 6'…)을 갖는 세라믹층(1", 1"…)의 양측에, 내부 전극이 형성되어 있지 않으며, 스루 홀(6")을 갖는 세라믹층(1', 1'…), 소위 블랭크 세라믹층(1', 1'…)이 적층되어 있다. 그리고 가장 외측에 상기한 스루 홀(6")에 스루 홀 도체가 충전된 블랭크 세라믹층(1', 1')이 적층되어 있다. 이 블랭크 세라믹층(1')의 평면도를 도 11d에 도시한다.
도 10에 도시하는 바와 같이, 이러한 적층체(11)의 스루 홀(6", 6")의 스루 홀 도체가 도출된 세라믹층(1', 1')측의 단부에 은 페이스트 등의 도전 페이스트를 도포하고, 이것을 소성하며, 또한 필요에 따라서 그 위에 니켈 도금이나 땜납 도금 등을 실시하여 외부 전극(14, 14)이 형성된다. 이 외부 전극(14, 14)은, 적층체(11)의 가장 외측의 세라믹층(1', 1')의 스루 홀(6", 6")에 충전된 스루 홀 도체에 전기적으로 접속된다. 이에 따라, 도시한 예에서는, 내부 전극(5a, 5b)에 의해 형성되는 인덕터의 양단에 외부 전극(14, 14)이 접속된 상태로 된다. 도 10에 있어서, 세라믹층(1, 1')의 적층 상태를 2점 쇄선으로 나타낸다.
본 실시예에 의한 적층 세라믹 인덕터에서도, 내부 전극(5a, 5b)의 1권회분마다 내부 전극을 갖지 않은 2층의 세라믹층(1", 1")이 개재되기 때문에, 1권회분씩의 내부 전극(5a, 5b)의 대향 간격이 2층의 세라믹층(1", 1")에 의해서 넓어져, 그 사이에서 취득되는 정전 용량이 작아진다. 따라서, 비교적 얇은 세라믹층(1, 1…, 1', 1'…, 1", 1"…)에 의해, 내부 전극(5a, 5b)의 권회수가 비교적 적은 적층 세라믹 인덕터를 만든 경우에도, 부유 용량을 작게 억제할 수 있다.
본 실시예에 있어서도, 내부 전극(5a∼5d)의 총 권회수가 보다 적을 때에는, 세라믹층(1, 1) 사이의 세라믹층(1")의 개재 층수를 보다 많게 하여, 복수층의 세라믹층(1")을 개재시키도록 한다.
도 12도 또한, 도 9∼도 11에 도시한 실시예와 마찬가지로, 상기 세라믹층(1, 1…, 1', 1'…, 1", 1"…)을 한 쌍의 외부 전극(14, 14)(도 10 참조)이 대향한 방향으로 적층하고 있다. 단, 본 실시예에서는, 전술한 도 4 및 도 5에 도시한 실시예와 마찬가지로 하여, 두께가 얇은 세라믹 시트(9)가 대응하는 소정의 위치에 스루 홀(6')을 각각 천공해 두고, 이들 복수의 세라믹 시트(9)를 복수매 겹쳐서 일층의 세라믹층(1")으로 한 것을 사용하고 있다. 그 밖의 점은, 도 9∼도 11에 나타낸 실시예와마찬가지이다.
도 13도 또한, 도 9에 나타낸 실시예와 마찬가지로, 상기 세라믹층(1, 1…, 1', 1'…, 1", 1"…)을 한 쌍의 외부 전극(14, 14)(도 10참조)이 대향한 방향으로 적층하고 있다. 단, 본 실시예에서는, 반권회분의 내부 전극(5a, 5b)을 갖는 일층의 세라믹층(1)마다, 각각 일층의 세라믹층(1")이 개재되어 있다는 점에서 상기 도 9에 도시하는 실시예와 상이하다. 그 이외에는 도 9에 도시한 실시예와 동일하다.
본 실시예에 의한 적층 세라믹 인덕터에서도, 내부 전극(5a, 5b)의 반권회분마다 내부 전극을 갖지 않은 일층의 세라믹층(1")이 개재되기 때문에, 반권회분씩의 내부 전극(5a, 5b)의 대향 간격이 세라믹층(1")에 의해서 넓어져, 그 사이의 정전 용량이 작아진다. 따라서, 부유 용량이 작은 적층 인덕터를 얻을 수 있다.
본 실시예에 있어서도, 내부 전극(5a∼5d)의 총 권회수가 보다 적을 때에는, 세라믹층(1, 1) 사이의 세라믹층(1")의 개재 층수를 보다 많게 하여, 복수층의 세라믹층(1")을 개재시키도록 한다. 또한 본 실시예에 있어서도, 전술한 도 12에 도시한 실시예와 마찬가지로 하여, 두께가 얇은 세라믹 시트(9)의 대응하는 소정 위치에 스루 홀(6')을 각각 천공해 두고, 이들 복수의 세라믹 시트(9)를 복수매 겹쳐서 일층의 세라믹층(1")으로 한 것을 사용할 수 있다.
또한, 상기한 적층 전자 부품에서는, 스루 홀 도체를 갖는 세라믹층(1')이 가장 외측의 내부 전극(5a, 5b)을 갖는 세라믹층(1)의 외측뿐만아니라, 내부 전극(5a∼5d)을 갖는 세라믹층(1) 사이에도 스루 홀 도체를 갖는 세라믹층(1")이 삽입된다. 이 때문에, 가장 외측의 내부 전극(5a, 5b)을 갖는 세라믹층(1)의 외측에 적층되는 스루 홀 도체를 갖는 세라믹층(1')의 층수를 그 만큼 적게 할 수 있어, 외부 전극(14, 14)과 가까운 부분에 스루 홀 도체가 집중되는 것을 피할 수 있다. 이에 따라, 적층체(11)의 저항 강도를 저하시키지 않고 해결된다.
또한, 전술한 실시예에서는, 도전 페이스트의 도체 성분으로서 은 분말을 사용한 것을 사용하였지만, 도전 페이스트로서는 이 밖에, 동, 니켈, 팔라듐 혹은 그들 합금 등을 사용한 것에도 본 발명을 마찬가지로 적용할 수 있다.
또한 전술한 실시예에서는, 시트 적층법에 의한 적층 전자 부품의 제조 방법을 예로 설명하였지만, 슬러리 빌트법에 있어서도, 거의 마찬가지로 해서 본 발명을 적용할 수 있다. 미 소성 세라믹의 적층체를 얻는 공정에 있어서, 이미 형성된 세라믹 그린 시트를 적층해갈지, 세라믹 페이스트를 덧칠해갈지의 점이 상이하다. 또한 슬러리 빌트법에 있어서, 내부 전극을 코일 형상으로 연이어지도록 접속하는 것은 전기한 바와 같은 스루 홀 도체가 아니라, 내부 전극이 접속하고자 하는 단부를 제외한 부분에 세라믹 페이스트를 도포하면서 적층체를 만드는 점에서 상이하다. 그 이외에 기본적으로는 상이한 부분은 없다.
또한, 적층체(11)의 소성과 외부 전극(14, 14)의 소성은 동시이더라도 무방하다. 즉, 미 소성(11)의 적층체의 단부에 미리 외부 전극(14, 14)을 형성하기 위한 도전 페이스트를 도포해 두고, 이 도전 페이스트의 소성과 적층체(11)의 소성을 동시에 실행하는 것이다. 단 이 경우에는, 고온 소성 가능한 도전 페이스트를 사용할 것을 필요로 한다.
이상 설명한 바와 같이, 본 발명에 의하면, 동일한 두께의 세라믹 그린 시트를 사용하여 인덕턴스값이 상이한 복수의 아이템의 적층 전자 부품을 제조할 수 있다. 게다가 코일의 권회수가 적고, 저 인덕턴스값의 적층 전자 부품을 얻는데 있어서, 부유 용량을 작게 하는 것이 가능해진다. 이에 따라, 생산 효율의 향상과, 부유 용량이 문제로 되는 저 인덕턴스값의 적층 전자 부품의 특성의 유지라고 하는 상반된 요청을 동시에 달성하는 것이 가능해진다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims (9)

  1. 복수층의 세라믹층(1, 1')을 적층한 적층체(11)와, 이 적층체(11)의 세라믹층(1)의 층간에 형성되고, 동 적층체(11)의 내부에서 코일 형상으로 연이어지도록 순차적으로 접속된 내부 전극(5a∼5d)과, 적어도 일부의 내부 전극(5e, 5d)에 접속되도록 적층체(11)의 단부에 마련된 외부 전극(14)을 갖는 적층 전자 부품에 있어서,
    내부 전극(5a∼5d)을 갖는 세라믹층(1, 1) 사이에 개재된 내부 전극(5a∼5d)을 갖지 않은 세라믹층(1")과,
    이 세라믹층(1")의 양측에 인접하여 적층된 상기 세라믹층(1, 1)에 형성된 내부 전극(5a∼5d)을 코일 형상으로 연이어지도록 접속하는 접속 수단을 포함하는 것을 특징으로 하는 적층 전자 부품.
  2. 복수층의 세라믹층(1, 1')을 적층한 적층체(11)와, 이 적층체(11)의 세라믹층(1)의 층간에 형성되고, 동 적층체(11)의 내부에서 코일 형상으로 연이어지도록 순차적으로 접속된 내부 전극(5a∼5d)과, 적어도 일부의 내부 전극(5e, 5d)에 접속되도록 적층체(11)의 단부에 마련된 외부 전극(14)을 갖는 적층 전자 부품에 있어서,
    내부 전극(5a∼5d)을 갖는 세라믹층(1, 1)의 사이에 개재된 내부 전극(5a∼5d)을 갖지 않은 세라믹층(1")과,
    이 세라믹층(1")에 마련되고, 그 양측에 인접하여 적층된 상기 세라믹층(1, 1)에 형성된 내부 전극(5a∼5d)을 코일 형상으로 연이어지도록 접속하는 스루 홀 도체가 충전된 스루 홀(6')을 포함하는 것을 특징으로 하는 적층 전자 부품.
  3. 제 2 항에 있어서,
    상기 내부 전극(5a∼5d)을 갖지 않은 세라믹층(1")이 복수매의 세라믹 시트(9)를 적층하여 일층으로 한 것을 특징으로 하는 적층 전자 부품.
  4. 제 3 항에 있어서,
    상기 내부 전극(5a∼5d)을 갖지 않은 세라믹층(1")을 구성하는 복수매의 세라믹 시트(9)의 대응하는 위치에 미리 스루 홀(6')이 형성되어 있는 것을 특징으로 하는 적층 전자 부품.
  5. 제 4 항에 있어서,
    상기 세라믹 시트(9)의 스루 홀(6')은 레이저 가공에 의해 천공된 것을 특징으로 하는 적층 전자 부품.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 내부 전극(5a∼5d)을 갖지 않은 세라믹층(1")이 내부 전극(5a∼5d)의 1권회분의 세라믹층(1, 1) 사이에 개재되어 있는 것을 특징으로 하는 적층 전자 부품.
  7. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 내부 전극(5a∼5d)을 갖지 않은 세라믹층(1")이 내부 전극(5a∼5d)의 반권회분의 세라믹층(1) 사이에 개재되어 있는 것을 특징으로 하는 적층 전자 부품.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 적층체(11)의 세라믹층(1, 1', 1")은, 외부 전극(14, 14)이 대향한 방향과 직교하는 방향으로 적층되어 있는 것을 특징으로 하는 적층 전자 부품.
  9. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 적층체(11)의 세라믹층(1, 1', 1")은, 외부 전극(14, 14)이 대향한 방향으로 적층되어 있는 것을 특징으로 하는 적층 전자 부품.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8697534B2 (en) 2005-12-22 2014-04-15 Ngk Spark Plug Co., Ltd. Capacitor to be incorporated in wiring substrate, method for manufacturing the capacitor, and wiring substrate

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU7616300A (en) * 1999-10-05 2001-05-10 Corning Incorporated Refractory nzp-type structures and method of making and using same
JP3635631B2 (ja) * 1999-12-20 2005-04-06 株式会社村田製作所 積層セラミック電子部品の製造方法
JP3594031B1 (ja) 2003-07-04 2004-11-24 株式会社村田製作所 積層セラミック電子部品、積層コイル部品および積層セラミック電子部品の製造方法
US9001527B2 (en) * 2008-02-18 2015-04-07 Cyntec Co., Ltd. Electronic package structure
US8178192B2 (en) 2008-03-06 2012-05-15 Ngk Insulators, Ltd. Ceramic green sheet, ceramic green sheet laminate, production method of ceramic green sheet, and production method of ceramic green sheet laminate
KR20130049362A (ko) * 2011-11-04 2013-05-14 삼성전기주식회사 적층 세라믹 커패시터 제조 방법
CN102592817A (zh) * 2012-03-14 2012-07-18 深圳顺络电子股份有限公司 一种叠层线圈类器件的制造方法
KR20130117026A (ko) * 2012-04-17 2013-10-25 주식회사 이노칩테크놀로지 회로 보호 소자
KR20130117397A (ko) * 2012-04-17 2013-10-28 주식회사 이노칩테크놀로지 회로 보호 소자
JP5900373B2 (ja) * 2013-02-15 2016-04-06 株式会社村田製作所 電子部品
WO2015016079A1 (ja) * 2013-07-29 2015-02-05 株式会社村田製作所 積層コイル
KR101883036B1 (ko) * 2015-12-29 2018-08-24 삼성전기주식회사 적층 전자 부품 및 적층형 칩 안테나
US11149446B2 (en) 2018-09-10 2021-10-19 Champion Link International Corporation Floor panel comprising a ceramic material or a natural stone
CN118435299A (zh) * 2022-02-17 2024-08-02 株式会社村田制作所 电子部件

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6273799A (ja) * 1985-09-27 1987-04-04 日本電気株式会社 多層セラミツク配線基板
JPH04123405A (ja) * 1990-09-13 1992-04-23 Murata Mfg Co Ltd 積層チップコモンモードチョークコイル
JPH04246807A (ja) * 1991-02-01 1992-09-02 Murata Mfg Co Ltd 積層型インダクタ
JPH0669057A (ja) * 1992-08-19 1994-03-11 Taiyo Yuden Co Ltd 積層チップインダクタの製造方法
JPH06112047A (ja) * 1992-09-26 1994-04-22 Taiyo Yuden Co Ltd 積層セラミックインダクタとその製造方法
JPH06196334A (ja) * 1992-12-25 1994-07-15 Hitachi Metals Ltd 積層インダクタ
FR2747239B1 (fr) * 1996-04-04 1998-05-15 Alcatel Espace Module hyperfrequence compact
US5977850A (en) * 1997-11-05 1999-11-02 Motorola, Inc. Multilayer ceramic package with center ground via for size reduction

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8697534B2 (en) 2005-12-22 2014-04-15 Ngk Spark Plug Co., Ltd. Capacitor to be incorporated in wiring substrate, method for manufacturing the capacitor, and wiring substrate

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