KR100545032B1 - 위상 변화 재료 메모리 장치의 메모리 셀 리프레싱 - Google Patents

위상 변화 재료 메모리 장치의 메모리 셀 리프레싱 Download PDF

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Abstract

본 발명에 따른 방법은 위상 변화 메모리 셀의 저장 레벨이 저항 임계값으로부터 소정의 마진 내에 있는지를 판단하는 단계를 포함한다. 상기의 판단에 응답하여, 셀이 선택적으로 기록된다.
컴퓨터 시스템, 메모리 장치, 위상 변화 재료, 메모리 셀, 저항값, 마진

Description

위상 변화 재료 메모리 장치의 메모리 셀 리프레싱{REFRESHING MEMORY CELLS OF A PHASE CHANGE MATERIAL MEMORY DEVICE}
도1은 위상 변화 재료 메모리 장치의 메모리 셀을 세팅 및 리셋하기 위한 온도 파형도.
도2는 본 발명의 실시예에 따른 컴퓨터 시스템의 구조도.
도3 및 도5는 본 발명의 실시예에 따른 위상 변화 메모리 셀을 리프레시하기 위한 방법을 도시한 순서도.
도4는 위상 변화 메모리 셀에 의해 나타난 저항값을 도시한 도면.
도6은 본 발명의 실시예에 따른 위상 변화 메모리 셀로부터 데이터 비트를 판독하기 위한 방법을 도시한 순서도.
도7 및 도8은 본 발명의 실시예에 따른 위상 변화 메모리 셀에 데이터 비트를 기록하기 위한 방법을 도시한 순서도.
도9는 본 발명의 실시예에 따른 위상 변화 재료 메모리 장치의 구조도.
도10은 본 발명의 실시예에 따른 도9의 위상 변화 재료 메모리 장치의 로우 디코더에 연관된 진리표.
도11은 본 발명의 실시예에 따른 도9의 위상 변화 재료 메모리 장치의 칼럼 디코더의 구조도.
도12는 본 발명의 실시예에 따른 특정 칼럼 라인에 대한 판독 경로 회로의 구조도.
도13은 도12 회로의 임계 전류원의 구조도.
도14는 본 발명의 실시예에 따른 기록 리셋 동작에 사용되는 전류를 판단하기 위한 방법을 도시한 순서도.
도15는 본 발명의 실시예에 따른 기록 세트 동작에 사용되는 소인 하강 시간을 판단하기 위한 방법을 도시한 순서도.
*도면의 주요부분에 대한 부호의 설명*
30: 컴퓨터 시스템 32: 위상 변화 재료 메모리
34: 메모리 제어기 허브 36: 메모리 버스
40: 시스템 버스 42: 프로세서
44: AGP 버스 46: 디스플레이 제어기
48: 디스플레이 50: 허브 인터페이스
52: I/O 허브 54: PCI 버스
56: 네트워크 인터페이스 카드 64: I/O 제어기
본 발명은 일반적으로 전자 메모리에 관한 것으로, 특히, 위상 변화 재료 메모리 장치의 메모리 셀 리프레싱에 관한 것이다.
위상 변화 재료(phase change material)는 반도체 메모리 장치의 메모리 셀의 메모리 상태를 저장하는데 사용될 수 있다. 이 방식에서, 위상 변화 재료 메모리 장치에 사용되는 위상 변화 재료는 적어도 2개의 상이한 상태를 나타낼 수 있다. 이 상태를 비결정 상태 및 결정 상태라고 부른다. 이 상태들 사이의 천이는 선택적으로 시작될 수 있다. 비결정 상태는 일반적으로 결정 상태보다 더 높은 저항률을 나타내기 때문에, 상태가 구별될 수 있다. 비결정 상태는 보다 무질서한 원자 구조를 수반한다. 일반적으로, 모든 위상 변화 재료는 이 두 상태를 나타내는데 사용될 수 있다. 그러나, 일례로서, 박막 칼코게나이드(chalcogenide) 합금 재료가 특히 적합할 수 있다.
위상 변화는 역으로 유도될 수 있다. 따라서, 위상 변화 재료는, 온도 변화에 따라, 비결정 상태로부터 결정 상태로 변하고 다시 결정 상태로 되돌아 갈 수 있으며, 그 역도 성립한다. 실제로, 위상 변화 재료가 메모리 셀에 사용되면, 그 메모리 셀은, 높은 저항 상태와 낮은 저항 상태 사이에서 전환가능하게 변화되는 프로그램가능한 저항으로 여겨질 수 있다. 위상 변화는 그 재료를 통해 흐르는 전류에 의해 야기되는 저항성 열(resistive heating)에 의해 유도될 수 있다.
발명의 요약
본 발명에 따르면, 위상 변화 재료 메모리 셀의 저장 레벨이 저항 임계값으로부터 소정의 마진 내에 있는지를 판단하여, 이 판단에 응답하여, 메모리 셀을 선택적으로 리프레시할 수 있다.
도2를 참조하면, 본 발명에 따른 컴퓨터 시스템의 일실시예(30)는 메모리 버스(36)를 통해 메모리 제어기 허브(34)와 통신하는 위상 변화 재료 메모리(32)를 포함한다. 메모리 버스(36)는 메모리(32)로/로부터의 데이터 저장/검색을 제어하기 위한 제어 및 어드레스 라인과, 메모리(32)로/로부터 데이터를 전달하기 위한 전달 라인을 포함한다. 특정 기록 또는 판독 동작은 메모리(32)의 몇몇 장치로/로부터 데이터를 동시에 기록/판독하는 것을 포함할 수 있다.
일례로, 본 발명의 일부 실시예에서, 위상 변화 재료 메모리(32)는 여러 메모리 장치(예로, 반도체 메모리 칩 또는 패키지)를 포함할 수 있고, 각각은 위상 변화 재료-기반 메모리 셀을 포함한다. 일례로, 특정 메모리 장치의 각 메모리 셀은 결정 위상 및 비결정 위상을 나타내는 위상 변화 재료(예를 들면, 박막 칼코게나이드 합금 재료)를 포함할 수 있다. 다음에, 이 상태는 메모리 셀의 메모리 상태(예로, "1" 및 "0" 상태)를 나타내는데 사용된다.
위상 변화 메모리 장치의 메모리 셀은 단지 두 메모리 상태(즉, "1" 상태 및 "0" 상태)로 제한되지 않고, 대신에, 다수의 상태를 가질 수 있다. 즉, 각 상태는 그 저항값에 의해 구별될 수 있고, 상태가 판정되는 많은 저항값이 가능하므로, 단일 메모리 셀 내에 다수의 데이터 비트를 저장할 수 있게 된다.
여러 가지 위상 변화 합금이 알려져 있다. 일반적으로, 칼코게나이드 합금은 주기율표의 VI 족에서의 하나 또는 그 이상의 원소들을 포함한다. 특히 적합한 합금 그룹은 GeSbTe 합금이다.
위상 변화 메모리 셀에 데이터 비트를 기록하기 위해, 셀은 세트 펄스(set pulse)라고 부르는 전류 펄스에 의해 (예를 들면, 데이터 비트 "1"을 저장하기 위해) 세팅되거나, 또는 리셋 펄스(reset pulse)라고 부르는 전류 펄스에 의해 (예를 들면, 데이터 비트 "0"을 저장하기 위해) 리셋될 수 있다. 일례로, 도1은, 특정 셀의 위상 변화 재료를 결정 상태로 두기 위해, 약 시간(T0)으로부터 시간(T2)까지 지속되는 결정화 세트 펄스(crystallizing set pulse)(20)를 도시하고 있다. 도시된 바와 같이, 세트 펄스(20)는 위상 변화 재료의 온도에서 순간적인 상승을 나타낸다.
세트 펄스(20)는, 리셋 펄스(10)가 시간(T0)으로부터 시간(T1)까지 지속됨에 따라, 보다 높은 온도의 위상 변화 재료와 연관되지만 상당히 더 짧은 지속시간을 갖는 펄스인 리셋 펄스(10)와 대조된다. 따라서, 리셋 펄스(10)는 위상 변화 재료-기반 메모리 셀을 결정 상태로부터 비결정 상태로 전환하거나, 또는 메모리 셀의 상태를 "0"으로 "리셋"하는데 사용될 수 있다. 반대로, 세트 펄스(20)는 메모리 셀 의 상태를 "1"로 세팅하는데 사용될 수 있다. 세트 열(set heating)은 서서히 제거되는 것이 바람직한데, 이것은 셀을 최적의 결정화된 세트 상태로 두기 쉽고, 리셋에 사용되는 동일한 피크 열(peak heating)의 사용을 가능하게 하기 때문이다. 리셋에 있어서, 열은 결정화를 피하기 위해 신속히 억제되어야 한다. 열이 전류를 이용하여 수행되기 때문에, 리셋 전류는 약 50 nsec 폭 및 10 nsec 이하의 트레일링 에지(trailing edge)를 갖는 비트를 리셋하는데 필요한 최소값의 1.5배가 바람직하다. 세트 전류 피크 및 폭은 리셋 전류와 거의 동일하지만, 트레일링 에지는 훨씬 느리고, 마이크로초 하강 시간과 거의 비슷한 것이 바람직하다. 이러한 리셋 전류의 타이밍 및 크기는 선택된 위상 변화 재료 및 그 재료의 각 측면에서의 전극의 형태 및 크기에 따라 변할 수 있다. 0.05u 보다 작은 콘택, TiAlN 전극 및 나이트라이드 측면 스페이서를 갖는 경우, 리셋 전류는 4 ma 보다 작을 수 있다.
위상 변화 메모리 셀에 저장되는 데이터 비트를 판독하기 위해서, 전류가 메모리 셀을 통해 전달되어, 전압이 셀을 통해 발전되도록 야기하게 된다. 이후에, 이 전압은 셀에 의해 나타난 저항값에 비례한다. 따라서, 보다 높은 전압은 셀이 비결정 상태이고 높은 저항 상태라는 것을 나타내고, 보다 낮은 전압은 셀이 결정 상태이고 낮은 저항 상태라는 것을 나타낸다.
여기서, 메모리 셀은 그 위상 변화 재료가 결정 상태로 있을 때에는 데이터 비트 "1"을 나타내고, 위상 변화 재료가 비결정 상태로 있을 때에는 데이터 비트 "0"을 나타내는 것으로 간주된다. 그러나, 본 발명의 다른 실시예에서, 이 규칙은 역으로 될 수 있다. 즉, 다른 실시예에서는, 메모리 셀이 위상 변화 재료가 결정 상태일 때에 데이터 비트 "0"을 나타내고, 위상 변화 재료가 비결정 상태일 때에 데이터 비트 "1"을 나타내는 것으로 간주될 수 있다.
특정 셀의 메모리 상태를 검출하기 위해, 비교기의 비반전 입력 단자가 셀에 연결되어, 셀을 통해 10
Figure 112003024889042-pat00001
와 같은 전류를 인가함으로써 발생되는 셀 전압의 표시(indication)를 수신한다. 일례로, 비교기의 비반전 입력 단자는 "1" 비트를 "0"비트로부터 구별하기 위한 기준으로서 제공되는 임계 전압에 연결될 수 있다. 따라서, 비교기는 셀 전압을 이 임계 전압과 비교하여, 메모리 셀이 데이터 비트 "1"을 저장하는지, 또는 데이터 비트 "0"을 저장하는지 여부에 대한 표시를 발생한다. 이 비교는 (판독 비트를 나타내는) 출력 신호를 발생하고, 래치 또는 플립-플롭에 저장될 수 있다.
임계 전압은, 예를 들면, (임계 저항의) 임계 저항값과 전류의 곱에 의해 형성될 수 있다. 그리고, 이 전류는 (예를 들면) 저장된 비트의 판독 동안에 메모리 셀을 통해 흐르는 전류와 동일한 크기를 가질 수 있다. 이 방식에서, 임계 저항은 대략 데이터 비트 "1"에 대한 메모리 셀의 저항값과 데이터 비트 "0"에 대한 메모리 셀의 저항값 사이의 저항값을 가질 수 있다. 따라서, 임계 저항의 저항값과, 임계 저항을 통해 흐르는 전류의 곱은 임계 전압을 생성하고, 이 전압은 대략 비결정 상태일 때의 메모리 셀의 판독 전압과 결정 상태일 때의 메모리 셀의 판독 전압 사이에 위치한다.
위상 변화 메모리 셀을 사용하는데 존재할 수 있는 곤란성은, 여러 가지 상이한 원인에 대해, 특정 메모리 상태를 나타내기 위해 셀에 의해 나타나는 저항값 이 그 특정 메모리 상태를 다른 메모리 상태로부터 구별하는 임계값에 대해 허용 불가능하게 근접할 수 있다는 점이다. 예를 들면, 두 메모리 상태 셀에 대해, 그 셀이, 예를 들면, 비트 "0"에 연관될 수 있는 메모리 상태인 비결정 상태를 나타내는 저항값을 가질 수 있다. 그러나, 셀의 저항값은 비결정 상태와 결정 상태 사이의 천이를 정의하는 임계 저항값에 근접할 수 있다. 따라서, 셀 저항값에서 고의가 아닌 약간의 변화가 발생하는 경우, 셀 저항값은, 예를 들면, 비트 "1"과 연관될 수 있는 상태인 결정 상태를 나타낼 수 있다. 그러므로, 일반적으로 셀의 저항값과, 셀의 메모리 상태들 사이의 천이를 정의하는 임계 저항값 사이에 충분한 마진을 갖는 것이 바람직하다.
세트 펄스 및/또는 리셋 펄스에 의한 부정확한 슬로프 및/또는 크기의 사용에 의해 불충분한 마진이 야기될 수 있다. 불충분한 마진은 메모리 셀로부터의 하나 또는 그 이상의 판단의 결과일 수 있다. 예를 들면, 셀로부터 데이터 비트를 판독하기 위해 특정 위상 변화 메모리 셀을 통해 전류를 흐르게 하는 것은 셀에 의해 나타나는 저항값을 부분적으로 변화시킬 수 있다. 보다 상세한 예로서, 메모리 셀이 비결정 상태로 있는 경우, 셀로부터 데이터를 판독하는 것은 셀의 위상 변화 재료를 부분적으로 결정화할 수 있고, 이에 따라, 셀에 의해 나타나는 저항값을 원치않게 저하시킬 수 있다. 결과적으로, 특히, 그 셀로부터의 후속 판독이 셀의 저항값을 더 변화시키는 경우, 셀에 의해 나타나는 메모리 상태의 무결성이 손상될 수 있다.
따라서, 비트 "1" 또는 "0"을 나타내기 위해 위상 변화 메모리 셀에 의해 나 타나는 저항값은, 나타난 저항값과 비결정 상태와 결정 상태 사이의 분리점을 정의하는 임계 저항값 사이에 충분한 마진이 존재하는데 (결정 상태에 대해) 너무 크거나, 또는 (비결정 상태에 대해) 너무 작을 수 있다. 이 마진을 교정하기 위해, 본 발명의 일부 실시예에 따르면, 메모리(20)의 메모리 장치는 특정 메모리 셀을 리프레시하기 위해 도3에 도시된 방법(100)을 사용할 수 있다. 그러나, 본 발명의 다른 실시예에서, 특정 메모리 셀은 둘 이상의 메모리 상태를 나타낼 수 있다. 그러나, 메모리 상태의 수에 관계없이, 여기서 기술된 리프레시 방법을 적용함으로써, 메모리 상태 중 어떤 두 상태 사이의 마진 부족이 교정될 수 있다.
도3을 참조하면, 방법(100)에 따라, 특정 메모리 셀의 리프레시를 수행하기 위해, 메모리 장치는, 메모리 셀에 의해 나타나는 저항값 레벨이, 비결정 상태와 결정 상태(즉, 메모리 셀의 두 상태) 사이의 천이점을 정의하는 저항 임계값의 소정의 마진 내에 존재하는지를 판단한다(블록(101)). 예를 들어, 도4를 참조하면, 임계 저항값(605) 이상의 저항값을 나타내기 위해, 특정 셀은 비결정 상태로 있고, 따라서, 특정 데이터 비트(예로, "0" 비트)를 나타내도록 간주된다. 임계 저항값 레벨(605) 이하의 저항값을 나타내기 위해서는, 셀이 결정 상태이고, 상이한 데이터 비트(예로, "1" 비트)를 나타내도록 간주된다. 보다 특정한 예로서, 저항값(600)에 대하여, 셀은 비결정 상태이고, 저항값(602)에 대해서는 셀이 결정 상태인 것으로 간주된다. 저항값(604)에 대해, 셀은 결정 상태이지만, 저항값(604)은 임계 저항값 레벨(605)로부터 허용가능한 마진 밖은 아니다.
도3을 다시 참조하면, 메모리 장치가 나타난 저항값이 소정의 마진 밖에 있 는 것으로 판단한 경우(판단 블록(102)), 메모리 장치는 리프레시를 수행하지 않는다. 반대로, 마진 내에 있는 경우에는, 셀의 저항값을 리프레시하기 위해, 메모리 장치는 메모리 셀에 의해 표시되는 전류 데이터 비트로 메모리 셀을 재기록하려고 준비한다. 즉, 비결정 상태 비트가 저항값에서 도4의 저항값(605) 보다 더 높지만 저항값(609) 보다 더 낮은 경우, 마진(611)이 불충분하여 리프레시되어야 한다. 유사하게, 결정 상태 비트가 저항값(605)보다 더 낮고, 저항값(607)보다 더 큰 경우에는, 마진(614)이 불충분하여 리프레시되어야 한다.
이 방식에서, 준비시에, 메모리 장치는 셀에 데이터 비트를 기록하기 위한 적절한 파라미터를 조절할 수 있다(블록(103)). 보다 상세히 후술되는 바와 같이, 데이터 비트가 셀에 기록된 직후에 리프레시가 필요한 경우, 리프레시 동작에 수반되는 후속의 재기록이 셀에 대해 적절한 저항값을 설정할 수 있도록, 세트/리셋 펄스의 파라미터가 조절될 필요가 있다. 예를 들면, 셀이 데이터 비트 "1"에 연관되는 낮은 저항값을 나타내지만, 예상보다 약간 높은 저항값을 나타내는 것으로 여겨지는 경우, 세트 전류 펄스의 트레일링 에지의 슬로프가 증가되어, 셀의 저항값이 낮아질 수 있다. 유사하게, 셀이 데이터 비트 "0"에 연관되는 높은 저항값을 나타내지만, 예상보다 약간 낮은 저항값을 나타내는 것으로 여겨지는 경우, 리셋 전류 펄스의 크기를 증가시켜 재기록시 셀이 정확하게 리셋되도록 한다. 비트를 재기록하는데 사용되는 파라미터에 대한 조절이 이루어진 후, 리프레시를 완료하기 위해, 그 비트가 셀에 재기록된다(블록(104)).
대안적으로, 마진이 충분한지를 판단하기 위해 비트가 판독되기를 기다리는 대신에, 칩 상의 모든 비트를 차례로(다른 판독 또는 기록과 함께 섞여 수행됨) 또는 연속적으로 판독하도록 칩이 주기적으로 명령될 수 있다. 이 의도적인 리프레시는 DRAM 과 매우 유사하게 수행될 수 있고, 예를 들면, (DRAM에 있어서의 수 밀리초마다 수행되는 대신에) 매 1시간의 파워업 시간 후에 수행될 수 있다. 시간의 카운팅은 칩 상에서 수행되거나(셀프-리프레시) 또는 (칩 상의 모든 비트를 통한 컴퓨터의 순차적인 작업에 의해) 시스템에서 외부적으로 수행될 수 있다.
도5는 특정 메모리 셀을 리프레시하기 위해 메모리 장치에 의해 수행될 수 있는 보다 특정된 방법(106)이 도시되어 있다. 충분한 마진이 존재하는지를 판단하기 위해, 방법(106)은 메모리 셀을 이용하여 두 판독 동작을 수행하는 것을 단계를 포함한다. 제1 판독 동작은 제1 임계값이 메모리 셀의 상태("1" 또는 "0")를 판단하는데 사용되고(블록(107)), 제2 판독 동작은 보다 제한된(보다 작은 마진) 제2 임계값이 메모리 셀의 상태를 판단하는데 사용된다. 이 방식에서, 제1 임계값은 정상 동작시에 메모리 장치에 의해 사용되고, 정상 판독 동작 동안에 결정 상태와 비결정 상태 사이의 경계를 구별하는 저항 임계값이다. 이 임계 레벨은 참조 번호(605)로 도4에 도시되어 있다. 저항값 마진은 저항 임계값(605)의 양쪽에 존재한다. 대안적으로, 판독 동안에, 다수의 비교기가 사용되어, 비트 전압이 (1 또는 0 인지를 판단하기 위해) 임계값과 비교되고, 또한, (교번 마진을 이용하여 셀 판독을 보장하기 위해) 마진 임계값과 동시에 비교된다. 이것은 셀 마진을 개선하기 위해 추가적인 기록이 필요한지를 판단하기 위한 또 다른 판독의 지연을 피할 수 있다.
마진이 존재하는지를 판단하는 것은 제2 임계 레벨이 사용되는 블록(108)의 판독 동작에 의해 수행된다. 제2 임계 레벨은 블록(107)의 판독 동작에서 검출되는 특정 메모리 상태에 대한 마진의 범위를 정의한다. 예를 들면, 블록(107)에서의 판독 동작이, 셀이 비결정 상태인 것을 나타내는 경우, 블록(108)의 판독 동작에서 보다 높은 저항 임계값(609)이 사용된다. 보다 높은 임계값(609)은 마진(611)의 범위를 정의한다. 블록(107)에서의 판독 동작이, 셀이 결정 상태라는 것을 나타내는 경우, 블록(108)의 판독 동작에서 보다 낮은 저항 임계값(607)이 사용된다. 보다 낮은 임계값(607)은 보다 작은 마진(614)의 범위를 정의한다.
보다 특정된 예로서, 본 발명의 일부 실시예에서, 제2 임계값에 의해 설정되는 마진은 제1 임계값으로부터 (블록(107)의 판독 동작에 의해 검출된 메모리 상태에 따라 위 또는 아래로) 약 20% 정도 변동될 수 있다. 따라서, 두 판독 동작(107, 108)에서의 비트 판독값이 메모리 장치에 의해 일치하는 것으로 판단된 경우(판단 블록(109)), 충분한 마진이 존재하고, 리프레시가 발생하지 않는다. 따라서, 불충분한 마진을 나타내는 조건에서, 상이한 임계값에 대한 상태에서 비트가 일치하지 않는 경우, 메모리 장치는 블록(107)에서 비트 판독값의 재기록을 시작(블록(111))하기 전에, (방법(100)과 관련하여 상술된 것과 같이) 기록 파라미터를 조절함으로써(블록(110)), 메모리 셀의 리프레시를 수행한다. 불필요한 기록을 피하는 것은, 기록 사이클을 감소시킴으로써, 필드 내구성을 상당히 개선시키기 때문에 바람직하다.
전술된 리프레시 방법(100 내지 106)은 여러 가지 상이한 시나리오로 사용될 수 있다. 예를 들면, 도6을 참조하면, 본 발명의 일부 실시예에서, 메모리 장치는 방법(112)을 수행할 수 있는데, 이 방법은, 메모리 셀로부터 비트를 판독(블록(113))하는 메모리 장치에 응답하여, 셀에 의해 나타난 저항값과 정상 판독 동작에 사용되는 임계 저항값 사이에 충분한 마진이 존재하는 경우, 메모리 장치는 메모리 셀을 리프레시한다(블록(114)).
도7은 본 발명의 일부 실시예에서 메모리 장치가 수행하는 방법(115)을 도시하고 있다. 방법(15)에서, 메모리 장치는, 특정 비트를 메모리 셀에 기록(블록(116))하는 것에 응답하여, 셀에 의해 나타난 저항값과 정상 판독 동작에 사용되는 임계 저항값 사이에 충분한 마진이 존재하는 경우, 메모리 셀을 리프레시한다(블록(117)).
도8은 본 발명의 일부 실시예에서, 특정 메모리 셀에 대한 기록 동작과 관련하여 메모리 셀이 수행하는 다른 방법(118)을 도시하고 있다. 방법(118)에서, 메모리 장치는, 메모리 셀에 기록된 데이터 비트를 이용하여 메모리 셀의 두 상태가 일치하고, 셀에 의해 나타난 저항값과 정상 판독 동작에 사용되는 임계 저항값 사이에 충분한 마진이 존재하는지를 판단한다(판단 블록(119)). 이 조건이 성립하는 경우에는, 올바른 비트가 메모리 셀에 이미 저장되어 있고, 충분한 마진이 존재함에 따라, 메모리 장치는 메모리 셀에 대한 기록 동작을 수행하지 않는다. 그렇지 않으면, 셀에 의해 나타난 저항값과 정상 판독 동작에 사용되는 임계 저항값 사이에 충분한 마진이 존재하도록 보장할 필요가 있는 경우, 메모리 장치는 새로운 비트를 메모리 셀에 기록하고(블록(120)), 메모리 셀을 리프레시한다(블록(121)).
도9는 본 발명의 일부 실시예에 따른 메모리(32)의 특정 메모리 장치(33)를 도시하고 있다. 메모리 장치(33)의 특정 구조는 본 발명의 여러 가능한 실시예 중 일부를 설명하기 위해 도시되었다. 본 발명의 범위가 첨부된 청구범위에 의해 정의됨에 따라, 그 밖의 상이한 구조가 사용될 수 있다는 것이 이해될 것이다. 메모리 장치(33)는 도3 및 도5 내지 도8과 함께 전술된 방법 중 하나 또는 그 이상을 수행할 수 있다.
(최악의 경우에 대한 테스팅이 아니더라도) 실제 필드 동작에서 얻는 신뢰도에 대한 개선으로서, 메모리 장치(33)는 비트를 기록하기 전에 먼저 판독하도록 프로그램될 수 있다. 비트가 이미 요구된 상태로 기록된 경우, (마진이 충분한 경우에만) 기록 사이클이 스킵된다. 주어진 비트에 대한 신뢰도는 종종 그것이 겪는 기록 사이클의 총 수와 관련되기 때문에, 이것은 필드 신뢰도를 개선할 수 있다. 비트를 이미 기록되기 전에 사전-판독에 의해 판단된 상태로 프로그램하기 위한 필드 요구에 있어서, 판독 동작이 기록 동작에 비해 필드 신뢰도에 훨씬 적게 영향을 미치기 때문에, 판독 및 마진 확인 후에 그 요구를 무시하는 것은 신뢰도를 향상시킬 수 있다.
본 발명의 일부 실시예에서, 리셋을 위한 최적의 기록 전류를 결정하기 위해, 블록 내에 비트들을 기록하는데 필요한 최소 리셋 전류가 총 합에 의해 또는 비율에 의해 로깅(logging)될 수 있다. 소정의 수가 초과되면, 이후에, 리셋 또는 세트를 위해 시도된 최소 리셋 전류는 이 레벨로 증가될 것이다. 리셋 전류는 이 최소 레벨에서 시작하고, 특히, 그 비트의 리셋을 시도하기 위해, 비트가 충분한 마진으로 만족하게 기록될 때까지, 전류가 작은 증분으로 증가될 수 있다.
본 발명의 일부 실시에에서, 도14에 도시된 방법(700)은 특정 블록의 셀을 리셋하는데 사용되는 전류 레벨을 결정하기 위해 사용될 수 있다. "블록"이라는 용어는 임계값 센서(예로, 비교기)를 공유하는 메모리 장치의 최소 섹션을 말한다. 이 방법(700)에서, 메모리 장치(33)는 리셋 동작을 위한 소정 전류 레벨을 이용하여 블록 내의 다음 셀을 리셋한다(블록(702)). 특정 셀을 리셋하고, 그 셀에 대한 허용가능 마진을 설정하기 위한 각각의 초기 시도에 있어서, 리셋 전류 레벨은 최소 레벨로 설정되고, 그후에 후술되는 바와 같이 후속의 시도를 위해 위로 조절된다. 후술되는 바와 같이, 블록의 모든 셀이 기록된 후에, 최소 리셋 전류가 조절될 수 있다.
다음 셀을 리셋한 후에(블록(702), 메모리 장치(33)는 리셋 동작 후에 충분한 마진이 존재하는지를 판단한다(판단 블록(704)). 충분한 마진이 존재하지 않는 경우, 메모리 장치(33)는 전류 레벨을 증가시키고(블록(706)), 블록(702)으로 리턴한다. 그렇지 않은 경우, 메모리 장치(33)는 리셋 전류 레벨을 로깅하도록 적절한 카운터를 증가시킨다(블록(710)). 이 방식에서, 메모리 장치(33)는 카운터(409)(도9를 참조)를 포함할 수 있는데, 이것의 각각은 특정 리셋 전류 범위에 연관된다. 적절한 카운터를 증가시킴으로써, 특정 셀을 리셋하는데 충분하고, 그 셀이 적절한 마진을 갖도록 보장하는 전류가 로깅된다. 이 방식에서, 특정 블록 내의 셀을 리셋하는데 사용되는 전류의 로그를 검사함으로써, 메모리 장치(33)는 최소 리셋 전류 레벨을 증가시키는지의 여부의 판단에 기초할 수 있다. 예를 들면, 메모리 장치(33)는, 최소 전류 레벨보다 높은 전류를 이용하여 많은 수의 셀이 리셋되었는지를 판단할 수 있다(판단 블록(714)). 만일 그렇다면, 메모리 장치(33)는 리셋 동작을 위한 최소 전류 레벨을 조절하고, 메모리 장치(33) 내의 소정 위치에 이것을 저장한다(블록(716)). 예를 들면, 상기 소정의 위치는 메모리 장치(33)의 제어 회로(400)(도9)에 의해서만 액세스가능한 것의 로우(row)가 될 수 있다.
바람직한 시퀀스는 전류 X 에서 기록 리셋 동작을 수행하고, 리셋 동작이 충분한 마진으로 수행됨이 보장되는 판독이 수행되는 것이다. 그렇지 않은 경우, 셀이 (1.1)X 에서 기록되고, 마진이 충분한지를 판단하기 위해 판독된다. 충분한 마진이 존재하지 않는 경우, 셀이 (1.2)X 에서 기록되고, 다시 판독된다. 그러므로, 비트가 충분한 마진으로 기록될 때까지, 리셋은 전류를 증가시키는 일련의 리셋 소인(sweeps)이 된다. 그 전류에 대해 카운터를 증가시킴으로써, 성공적인 전류가 로깅된다. 충분한 비트가 (보다 높은 값의 모든 전류를 추가한) 보다 높은 전류로 기록될 때에, 최저 시작 전류는 앞으로의 기록을 위해 증가된다. 이 정보는 비-휘발성 위상 변화 메모리 내에, (다른 테스트 목적으로) 사용자가 아닌 메모리 장치(33)에 의해 액세스되는 특정 로우에 저장될 수 있다.
리셋 전류의 세팅과 유사하게, 도15에 도시된 방법(780)은 기록 세트 동작을 위한 최소 소인 하강 시간(sweep fall time)을 설정하는데 사용될 수 있다. 방법(780)에서, 메모리 장치(33)는 소정의 소인 하강 시간을 이용하여 블록 내의 다음 셀을 세팅한다(블록(782)). 특정 셀을 설정하고 그 셀에 대한 허용가능한 마진을 설정하기 위한 각각의 초기 시도에 있어서, 소인 하강 시간은 최소 시간으로 설정되고, 후술되는 바와 같이 그후에 위로 조절된다. 후술되는 바와 같이, 블록의 모든 셀들이 기록된 후에, 최소 시간이 조절될 수 있다.
다음으로, 방법(780)에서, 메모리 장치(33)는 마진이 충분한지를 판단한다(블록(784)). 만일 그렇지 않다면, 소인 하강 시간이 증가되고 블록(782)으로 리턴된다. 마진이 충분한 경우, 메모리 장치(33)는 소인 하강 시간을 로깅하기 위해 적절한 카운터(409)를 증가시킨다(블록(790)). 메모리 장치(33)가 블록 내에 처리할 비트가 더 있는 것으로 판단한 경우, 블록(782)으로 리턴된다. 그렇지 않은 경우, 메모리 장치(33)는 최소 소인 하강 시간보다 큰 소인 하강 시간을 이용하여 상당한 수의 비트가 기록되었는지를 판단한다(판단 블록(794)). 만일 그렇다면, 메모리 장치(33)는 소인 하강 시간을 조절하여(블록(796)), 이것을 제어 장치(419)에 의해 액세스가능한 메모리에 저장한다.
따라서, 특정 세트가 전류 최소 리셋 전류 레벨에서 시작한다. 보다 특정한 예로서, 기록이 성공적이지 않은 경우, 세트 소인 하강 시간은 20% 만큼 증가된다. 이것이 성공적이지 않은 경우, 세트 전류는 20% 만큼 증가되고, 세트 동작은 보다 높은 세트 소인 시간으로 반복된다. 전술된 바와 같이, 카운터(409)는, 최소값보다 더 큰 경우, 성공적인 전류를 반영하도록 증가된다. 유사하게, 세트 소인 카운터(409)는 세트 소인 시간양이 증가된 경우에 증가된다. 세트 레벨이 증가된 하강 시간이 아니라 빠른 하강 시간 및 리셋 피크 전류보다 매우 작은 피크 전류 레벨을 이용하여 달성되는 칩에 있어서, 전류가 판독 모드에서 요구된 범위 내로 설정되는 것으로 판단될 때까지, 이 전류의 크기는 I 리셋 보다 적은 전류를 연속 적으로 이용하여 이진 또는 선형 검색(binary or linear search)으로 변화된다. 요구된 전류가 획득되면, 보다 식별력 있는 시작 전류가 그 블록 또는 칩에 대해 정의될 수 있도록 카운터가 증가되어, 가장 빈번한 성공적인 I 세트 전류의 150 퍼센트로 초기 전류를 개시하고, 그로부터 보다 낮게 인덱싱될 수 있다. 이 방법은 셀에 다수의 레벨을 기록할 때에 가장 바람직하다.
본 발명의 일부 실시예에서는, 공장에서, 칩이 블록(임계값 센서를 공유하는 메모리의 최소 섹션)에 의해 스캔된다. 최소 리셋 전류는 어레이 내의 모든 비트가 충분한 마진으로 성공적으로 기록되었음을 나타낸다. 그리고 나서, 이 전류는 충분한 양으로 증가되는데, 그 블록에서의 후속 기록을 위해 약 20%가 바람직하다. 유사하게, 블록 내의 모든 비트를 설정하는 리셋 전류의 이 선택된 값을 이용하여 최소 세트 소인 슬로프가 획득된다. 그리고, 이 슬로프는 비트 세팅을 위해 충분한 마진을 보장하기 위해 50% 만큼 증가되는 것이 바람직하다. 세트 소인 슬로프 하강 시간 및 리셋 전류 모두가 공장에서 고온 및 저온 모두에서 검사되는 것이 바람직하다. 본 발명의 일부 실시예에서, 칩 상의 모든 블록에 대해 이 절차가 뒤따른다.
메모리 장치(33)는, 이 기술분야에서 통상의 지식을 가진 자에게 이해될 수 있는 바와 같이, 칼럼 라인(130) 및 로우 라인(132)을 통해 어드레싱되는 메모리 셀(140)을 포함한다. 각 메모리 셀(140)은 연관된 데이터 비트를 저장하기 위해 기록 프리세트/세트 사이클에 의해 그 상태가 제어되는 위상 변화 재료를 포함한다.
4X4 블록(139) 메모리 셀(140)이 도9에 도시되었지만, 이 어레이 크기는 앞의 논의를 간소화하는데 사용되었다는 것이 이해되어야 한다. 따라서, 메모리 장치(33)는 메모리 셀(140) 어레이보다 상당히 더 클 수도 있고 더 작을 수도 있다.
도9로부터 알 수 있는 바와 같이, 각 메모리 셀(140)은 특정 칼럼 라인(130)("비트 라인"이라고도 부름) 및 특정 로우 라인(132)과 연관되고, 연관된 칼럼(130) 및 로우(132) 라인의 활성화는 기록 또는 판독 동작을 위해 셀(140)을 선택한다. 이 방식에서, 메모리 셀(140)은 그와 연관된 칼럼 라인(130)에 연결될 수 있고, 그와 연관된 로우 라인(132)에 대한 실질적인 다이오드(142)(예를 들면, PNP 바이폴라 접합 트랜지스터(BJT)가 바람직함)를 통해 연결될 수 있다. 그러므로, 특정 메모리 셀(140)이 선택되면, 그와 연관된 칼럼 라인(130)이 하이(high)로 구동되고, 그와 연관된 로우 라인(132)이 로우(low)로 구동되어, 전류 펄스가 메모리 셀(140)을 통해 흐르도록 야기하는 조건이 된다. 선택된 메모리 셀(140)이 판독, 세팅(기록 세트 펄스를 통해) 또는 리셋(기록 리셋 펄스를 통해)되는지를 확인하는 것은 이 전류 펄스의 크기 및 기간이다.
어드레스 신호(A0, A1, WB0, WB1)에 응답하여, 로우 디코더(124)는 1개, 2개 또는 4개의 로우 라인(132)을 선택한다. 이 방식에서, 이들 어드레스 신호에 응답하여, 로우 디코더(124)는 하나 또는 그 이상의 로우 라인(132)을 선택하기 위해 로우 선택 신호(X0, X1, X2, X3)를 로우(low)로 선택적으로 구동한다. 일례로서, 어드레스 신호의 임의의 조합은 로우 디코더(124)가 로우 라인 중 2개를 선택하도록 야기할 수 있고, 어드레스 신호의 다른 조합은 로우 디코더(124)가 로우 라인(132) 중 4개를 선택하도록 야기할 수 있다. 로우 디코더(124)가 로우 라인(132)을 로우(low)로 구동하면, 이것은 칼럼 디코더(122)에 의한 선택에 따라, 하나 또는 그 이상의 메모리 셀(140)에 대해 기록 또는 판독 사이클이 발생할 수 있게 한다.
수신된 어드레스 선택 신호(A2, A3, WB3, WB2)에 응답하여, 칼럼 디코더(122)는 칼럼 선택 신호(Y0, Y1, Y2, Y3)를 하이로 구동하여, 하나 또는 그 이상의 칼럼 라인(130)을 선택한다. 이 방식에서, 칼럼 선택 신호 중 하나가 하이로 구동되면, 대응하는 칼럼 라인(130)이 선택되었다. 로우 디코더(124)와 유사하게, 칼럼 디코더(122)는 1개, 2개 또는 4개의 칼럼 라인(130)을 선택할 수 있다. 따라서, 칼럼 디코더(122)에 의한 칼럼 라인 및 로우 디코더(124)에 의한 로우 라인의 선택은 선택된 메모리 셀(140)을 어드레싱하고, 메모리 셀(140)의 하나의 블록을 어드레싱하는데 사용될 수 있다.
선택된 메모리 셀(140)을 세팅 및 리셋하는데 사용되는 시간 프로파일 전류를 제어하기 위해, 칼럼 디코더(122)는 QUENCH 및 SET_SLOPE 라고 부르는 신호를 수신한다. SET_SLOPE 신호는 선택된 특정 메모리 셀을 세팅하는 세트 펄스에 대한 트레일링 슬로프를 설정한다. 이 방식에서, SET_SLOPE 신호가 기록 세트 사이클 동안에 표명되면(예로, 하이로 구동되면), 칼럼 디코더(122)는, 후술되는 바와 같이, 세트 펄스 상에 트레일링 에지를 주는데, 트레일링 에지 하강 시간에 대해 500 nsec 보다 더 큰 것이 바람직하다. 반면에, 기록 리셋 사이클 동안에, 세트 SLOPE 신호가 표명해제되면(예로, 로우로 구동되면), 칼럼 디코더(122)는 이 트레일링 에지를 부가하지 않고, 10 nsec 보다 적은 것이 바람직한 트레일링 에지로 리셋 전류 를 빠르게 종료함으로써 리셋 비트를 초래한다.
세트 또는 리셋 펄스가 끝나는 시간을 제어하기 위해 QUENCH 신호가 사용된다. 이 방식에서, QUENCH 신호의 표명(예로, 하이로 구동됨)에 응답하여, 칼럼 디코더(122)는 전류 리셋/세트 펄스를 종료한다. 반대로, QUENCH 신호의 표명해제에 응답하여, 칼럼 디코더(122)는 리셋 또는 세트 펄스(발생한 경우)가 지속되도록 한다. 따라서, 임계 세트 슬로프 결정화 전류(비트를 리셋하는데 필요한 전류의 약 30%)를 통과하면, 기록 세트 사이클 동안에 SET_SLOPE 신호에 의해 설정된 슬로프를 끝내기 위해 QUENCH 신호가 사용될 수 있다.
메모리 셀(140)을 선택하기 위해, 로우(124) 및 칼럼(122) 디코더에 의해 수신되는 어드레스 신호가 여러 가지 상이한 방식으로 사용될 수 있다. 적어도 하나의 가능한 실시예의 일례로서, 도10은 어드레스 디코드 신호(A0, A1, WB0, WB1)에 대한 여러 상태에 응답하여, 로우 선택 신호(X0, X1, X2, X3)의 선택을 도시하는 진리표(110)를 도시하고 있다. 도시된 바와 같이, 모든 어드레스 신호가 로우로 구동되면("L" 상태로 표시됨), 로우 디코더(120)는 X3 로우 선택 신호만을 구동하여, 하나의 대응하는 로우 라인(132)을 선택하게 된다. 다른 개별 로우 라인(132)은 A0와 A1 신호의 조합에 의해, 진리표(110)의 행(1-4)로 도시된 바와 같이 선택될 수 있다. A0 및 A1 신호에 의한 선택에 있어서, WB0 및 WB1 신호가 로우로 구동된 다는 것을 알 수 있다. 진리표(110)의 행(5 및 6)은 WB0 신호가 하이로 구동되고 WB1 신호가 로우로 구동되었을 때 가능한 조합을 나타낸다. 도시된 바와 같이, 이들 상태에 있어서, 2개의 로우 라인(132)이 선택되고, 선택되는 2개의 특정 로우 라인은 A1 신호의 상태에 의존한다. WB0 및 WB1 신호 모두가 하이로 구동되면, 진리표(110)의 행(7)에 나타난 바와 같이, 모든 로우 라인(132)이 선택된다.
도11은 칼럼 디코더(122)에 대한 많은 가능한 실시예 중 하나를 도시하고 있다. 이 방식에서, 본 발명의 일부 실시에에서는, 칼럼 디코더(122)는 드라이브 회로(150)(예로, 드라이브 회로(150a, 150b, 150c, 150d))를 포함하는데, 이것의 각각은 상이한 칼럼 라인(130)에 연관된다. 특정 드라이브 회로(150)는, 디코딩 회로(180)에 의해 제공되는 신호에 응답하여, 그와 연관된 칼럼 라인(130)의 하나 또는 그 이상의 셀(140)로부터 데이터를 판독/기록하고 선택하기 위해 활성화된다. 특히, 디코딩 회로(180)는 칼럼 어드레스 신호(A2, A3, WB2, WB3)를 수신하고, 디코딩 회로(150a, 150b, 150c, 150d)를 각각 활성화하는데 사용되는 DECY0, DECY1, DECY2, DECY3 으로 부르는 디코딩 신호를 제공한다. 일례로서, 드라이브 회로(150a)는 디코딩 회로(180)에 의한 DECY0 신호의 표명에 응답하여 활성화된다.
본 발명의 일부 실시예에서, 드라이브 회로(150)는 드라이브 회로(150a)에 대해 도11에 도시된 회로를 가질 수 있다. 특히, 드라이브 회로(150)는, 소스 단자가 양의 전원 전압(VDD)에 연결되고, 드레인 단자가 PMOSFET(158)의 소스 단자에 연결되는 PMOSFET(p-channel metal-oxide-semiconductor field-effect-transistor)(154)을 포함한다. PMOSFET(158)의 드레인 단자는 다음에 드라이브 회로(150)에 연관되는 칼럼 라인(130)에 연결된다.
PMOSFET(154)의 게이트 단자는 디코딩 회로(180)로부터 대응하는 디코딩 신 호(DECY0, DECY1, DECY2, DECY3)를 수신한다. 일례로, 드라이브 회로(150a)에 있어서, PMOSFET(154)의 게이트 단자는 DECY0 신호를 수신한다. 이 신호가 표명되면(예로, 하이로 구동되면), PMOSFET(154)의 소스-드레인 경로가 기록 사이클에서 PMOSFET(158)에 의해 설정되는 전류를 전도한다. 이 방식에서, PMOSFET(158)의 게이트 단자는 PMOSFET(154)의 소스-드레인 경로, PMOSFET(158)의 소스-드레인 경로 및 연관된 칼럼 라인(130)으로 흐르는 전류를 통해 전류를 설정하는 전류 감지 신호(S2)를 수신한다. 다라서, PMOSFET(154, 158)의 소스-드레인 경로는 기록 동작 동안에 칼럼 라인(130)과 함께 직렬로 연결된다.
후술되는 바와 같이, 특정 칼럼 라인(130)을 따라 선택되는 메모리 셀의 수에 따라, 선택된 칼럼 라인(130)마다 하나의 메모리 셀(140)이 기록될 때보다 선택된 칼럼 라인(130)에 대해 2개의 메모리 셀(140)이 기록될 때에, 각각의 활성화된 드라이브 회로(150)가 그와 연관된 칼럼 라인(130)으로 보다 많은 전류를 제공하도록, 칼럼 디코더(122)는 신호(S2)의 크기를 조절한다. 또한, 칼럼 라인(130)마다 4개의 메모리 셀(140)의 선택에 응답하여, 선택된 칼럼 라인(130)마다 하나 또는 2개의 메모리 셀이 기록될 때보다 더 많은 전류가 선택된 칼럼 라인(130)에 인가되도록, 칼럼 디코더(122)는 신호(S2)의 크기를 조절한다.
판독 동작에 있어서, 드라이브 회로(150)는 판독 전류를 연관된 칼럼 라인(130)으로 판독 전류를 전달하기 위한 PMOSFET(156)을 포함한다. 이 방식에서, PMOSFET(156)의 소스 단자는 PMOSFET(154)의 드레인 단자에 연결되고, PMOSFET(156)의 드레인 단자는 드라이브 회로(150)에 연관되는 칼럼 라인(130)에 연결된다. PMOSFET(156)의 게이트 단자는 전류 감지 신호(S1)를 수신한다. 이 방식에서, S2 신호와 유사하게, PMOSFET(156)의 소스-드레인이 PMOSFET(154)의 드레인-소스 경로 및 칼럼 라인(130)과 직렬로 연결됨에 따라, 칼럼 디코더(122)는 판독 동작 동안에 연관된 칼럼 라인(130)을 통해 흐르는 전류의 레벨을 조정하기 위해 신호(S1)의 크기를 조절한다.
각 드라이브 회로(150)는 또한 연관된 칼럼 라인(130)과 접지 사이에 연결되는 드레인-소스 경로를 갖는 NMOSFET(157)을 포함할 수 있다. NMOSFET(157)의 게이트 단자는, 판독 동작 후에 칼럼 라인(130)의 커패시턴스로 인해 저장된 에너지를 방전하기 위해 표명되는(예로, 하이로 구동되는) 신호인 리셋 신호(RESET)를 수신한다.
드라이브 회로(150a)에 대한 상세한 구조도의 일례가 도11에 도시되었지만, 본 발명의 일부 실시예에서는 다른 드라이브 회로(150b, 150c, 150d)가 유사한 설계를 가질 수 있다. 본 발명의 다른 실시예에서는, 드라이브 회로(150)에 대한 다른 설계가 가능하다.
S2 신호를 발생 및 제어하기 위해, 본 발명의 일부 실시에에서, 칼럼 디코더(122)는 다음의 회로를 포함한다. 이 회로는 접지에 연결된 게이트 단자를 갖는 PMOSFET(186)을 포함한다. PMOSFET(186)의 소스 단자는 양의 공급 전압(VDD)에 연결되고, PMOSFET(186)의 드레인 단자는 PMOSFET(184)의 소스 단자에 연결된다. PMOSFET(184)의 게이트 및 드레인 단자는 S2 신호를 공급하기 위해 함께 연결된다. 이 단자들은 또한 저항(188)의 하나의 단자에 연결된다. 저항(188)의 다른 단자는 접지에 연결된 소스 단자를 갖는 N-채널 MOSFET(NMOSFET)(194)의 드레인 단자에 연결된다. NMOSFET(194)의 게이트 단자는 W4 신호를 수신한다.
따라서, 이러한 배열에 따라, 저항(188)의 저항값에 의해 판단되는 것과 같이, W4 신호가 표명되면, NMOSFET(194)은 PMOSFET(184, 186)을 통해 흐르는 전류를 전도한다. 그리고, 이 전류는 S2 신호의 레벨을 설정하고, 다음에, 선택된 칼럼 라인(130)을 통해 흐르는 전류를 설정한다.
저항(188) 및 NMOSFET(194)은 펄스 회로(200)의 부분이다. 이 방식에서, 본 발명의 일부 실시예에서는, 칼럼 디코더(122)가 이러한 3개의 펄스 회로(200a, 200b, 200c)를 포함한다. 펄스 회로(200) 간의 차이는 저항값(188) 및 NMOSFET(194)의 게이트 단자에서 수신된 신호에 의해 설정된다. 이 방식에서, 슬로프 회로(200b)는 W2 신호를 수신하고, 슬로프 회로(200c)는 W1 신호를 수신한다.
단지 하나의 메모리 셀이 선택된 칼럼 라인(130)마다 기록되는 경우, W1 신호만이 표명되고, 그 결과, 펄스 회로(200c)는 칼럼 라인(130)을 통해 전류를 설정하는데 사용된다. 그러나, 2개의 메모리 셀(140)이 선택된 칼럼 라인(130)마다 기록되는 경우, 신호(W1, W2) 모두가 표명되어, 칼럼 라인(130)마다 하나의 메모리 셀(140)이 선택된 칼럼 라인을 통해 기록될 때보다 2배의 전류 레벨이 흐르도록 야기한다. 칼럼마다 4개의 메모리 셀(140)이 기록되는 경우, W1, W2 및 W4 신호가 표명되어, 추가의 전류가 선택된 칼럼 라인(130)을 통해 흐르도록 야기한다. 각 펄스 회로(200) 내의 저항(188)의 저항값은 펄스 회로(200) 중의 전류의 필요한 2진 가 중치를 구현하도록 적절한 값을 갖는다.
세트 펄스의 트레일링 에지를 설정하기 위해, 본 발명의 일부 실시예에서, 각 펄스 회로(200)는 NMOSFET(190) 및 커패시터(192)를 포함한다. 이 방식에서, NMOSFET(190)의 게이트 단자는 SET_SLOPE 신호를 수신하고, NMOSFET(190)의 소스 단자는 접지에 연결된다. NMOSFET(190)의 드레인 단자는 커패시터(192)의 하나의 단자에 연결되고, 커패시터(192)의 다른 단자는 MOSFET(194)의 드레인 단자에 연결된다.
이 배열에 따라, 기록 세트 사이클이 수행될 때, SET_SLOPE 신호가 표명되어 커패시터(192)의 두 단자가 접지에 연결되도록 한다. 따라서, MOSFET(194)이 비활성화되면, 커패시터(192)는 세트 펄스의 트레일링 에지를 생성하기 위해 시상수를 도입한다. 세트 펄스의 끝은 QUENCH 신호의 표명에 의해 제어되어, 기록 시간을 절약하기 위해 사이클을 빨리 종료한다.
SET_SLOPE 신호를 표명해제 상태로 만듦으로써 리셋 펄스가 생성되고, 리셋 펄스의 끝은 QUENCH 신호를 통해 제어되는데, 기록 사이클 트레일링 에지의 10 nsec 이하의 빠른 종료를 보장하기 위해, 칼럼을 접지로 빠르게 풀다운하는 각 칼럼 상에서의 언디코딩 n-채널 풀다운을 이용하는 것이 바람직하다.
판독 전류를 설정하기 위한 S1 신호를 생성하기 위해, 칼럼 디코더(122)는 그 소스가 VDD 전원 전압에 연결되고, 게이트 단자가 접지에 연결되는 PMOSFET(230)을 포함한다. PMOSFET(230)의 드레인 단자는 PMOSFET(232)의 소스 단자에 연결된 다. PMOSFET(232)의 게이트 및 드레인 단자는 저항(236)의 하나의 단자에 연결되어, S1 신호를 공급한다. 저항(236)의 다른 단자는 NMOSFET(234)의 드레인 단자에 연결되고, NMOSFET(234)의 소스 단자는 접지에 연결된다. NMOSFET(234)의 게이트 단자는 판독 동작에 응답하여 표명되는(예로, 하이로 구동되는) R 신호를 수신한다. 따라서, 판독 동작 동안에, PMOSFET(230, 232)로부터 형성되는 판독 미러(read mirror)는 선택된 칼럼 라인(130) 내의 판독 전류를 형성한다.
각 비트 또는 칼럼 라인(130)은, 판독 동작 동안에 칼럼 라인(130) 상에 나타나는 데이터 비트를 검출 및 저장하기 위해, 메모리 장치(33)에 의해 사용되는 연관된 판독 경로 회로(499)에 연결된다. 도12를 참조하면, 본 발명의 일부 실시예에서, 판독 경로 회로(499)는, 판독 동작에 응답하여, 연관된 메모리 셀(140)에 의해 나타난 저항값을 임계 전류원(516) 및 저항(508)에 의해 설정되는 저항 임계값과 비교하기 위한 비교기(500)를 포함한다. 비교기(500)의 비반전 입력 단자는 칼럼 라인(130)에 연결되고, 비교기(500)의 반전 입력 단자는 임계 전류원(516)에 의해 공급되는 전류(IT)를 전도하는 전류 전달 라인(502)에 연결된다.
저항(508)의 하나의 단자는 전류 라인(502)에 연결되고, 저항(508)의 다른 단자는 PNP BJT(510)의 이미터 단자에 연결된다. BJT(510)의 베이스 단자는 접지에 연결되고, BJT(510)의 콜렉터 단자는 접지에 연결된다. 이러한 배열에 따라, BJT(510)는 저항(508)과 접지 사이에 실질적으로 다이오드를 형성한다.
따라서, 전술된 배열에 따라, 비교기(500)의 비반전 입력 단자는 메모리 셀(140)에 걸리는 전압의 표시를 수신하고, 비교기(500)의 반전 입력 단자는 저항(508)에 걸리는 전압의 표시를 수신한다. 다이오드(142)에 걸리는 전압 강하는 비교기(500)에 의해 형성되는 비교에서, BJT(510)에 걸리는 전압 강하에 의해 상쇄된다.
이러한 배열에 따라, 비교기(500)는 (저항(508)의 저항값 및 전류(IT)의 생성에 의해 발생되는 반전 입력 단자에서의 전압으로 나타나는) 저항 임계값을 (판독 동작 동안에 칼럼 라인(130)을 통해 흐르는 판독 전류(IC) 및 메모리 셀(140)에 의해 나타나는 저항값에 의해 생성되는 (비반전 입력 단자에서의) 전압으로 나타나는) 메모리 셀(140)의 저항값과 비교한다.
따라서, 저항 임계값은 전류(IT)의 변화 또는 저항값(508)의 변화에 의해 변경될 수 있다. 본 발명의 일부 실시예에서, (칼럼 라인(514)을 통한 메모리 장치(33)의 제어 회로(400)의 제어 하에서) 임계 전류원(516)은 전류(IT)의 레벨을 조정함으로써 저항 임계값을 조정한다.
이 방식에서, 특정 메모리 셀(140) 상에서 판독 동작을 수행하기 위해, 임계 전류 스위치(516)는 전류(IT) 레벨을 전류(IC) 레벨과 동일한 레벨로 세팅할 수 있다. 따라서, 저항(508)의 저항값은 높은 비결정 상태 저항값과 낮은 결정 상태 저항값 사이의 어딘가에 위치하고, 비교기(500)의 반전 입력 단자는 비교기(500)의 비반전 입력 단자에서 나타나는 높은 전압과 낮은 전압 사이에서 설정된다. 이러한 배열의 결과로, 메모리 셀(140)의 보다 높은 저항의 비결정 상태에 있어서, 비교기(500)는 (예를 들면) "0" 비트를 나타내도록 신호를 표명하고, 메모리 셀(140)의 결정 상태에 대해서, 비교기(500)는 다른 메모리 상태(즉, "1" 비트)를 나타내기 위해 출력 신호를 표명해제한다.
메모리 셀(140)에 의해 나타나는 저항값의 현저한 감소가 발생하였는지를 판단하기 위해, 본 발명의 일부 실시에에서, 임계 전류원(516)은 저항 임계값을 변경하기 위해 전류(IT)를 적절히 증가 또는 감소시킨다. 예를 들면, 전류(IT 및 IC ) 레벨이 거의 동일한 판독 동작시, 비교기(500)가 판독 동작(도5의 107) 동안에 메모리 셀(140)에 대한 비결정 상태를 검출하는 경우, 임계 전류원(516)은 후속 판독 동작(도5의 108)에서 전류(IT)를 증가시킴으로써 임계값을 증가시키는데 사용될 수 있다. 유사하게, 비교기(500)가 판독 동작(도5의 107)시 메모리 셀(140)에 대한 결정 상태를 검출하는 경우, 임계 전류원(516)은 제어 회로(400)에 의해 제어되어, 후속 판독 동작(도8의 108) 동안에 저항 임계값을 실질적으로 감소시키기 위해 전류(IT)를 감소시킨다.
다른 변형예들도 가능하다. 예를 들면, 저항 임계값을 변경하기 위해 전류(IT) 레벨을 조정하는 것 이외에, 예를 들면, 저항(508)의 저항값과 같은 다른 파라미터들이 변경될 수 있다. 이 기술분야에서 통상의 지식을 가진 자는 셀을 종래 임계값(도4의 605)과 비교하는 것과, 지연을 피하기 위해, (3개의 병렬 비교기를 사용하여) 보다 높은 임계값 및 보다 낮은 임계값과 동시에 비교하는 것을 선택 할 수 있다. 출력의 논리적인 비교는 칩이 리프레시가 필요한지를 판단하도록 할 수 있다.
판독 경로 회로(499)의 다른 형태들 중에, 본 발명의 일부 실시예에서는, 회로(499)는 클럭 신호(CLK)의 에지에 응답하여, 비교기(500)의 출력 신호의 상태를 저장하는 D형 플립플롭(504)을 포함할 수 있다. 이 방식에서, 판독 동작시, 비교기(500)가 연관된 메모리 셀(140)의 상태를 표시하는데 충분한 시간을 가진 후에, CLK 신호의 상태는 플립플롭(504)이 비교기(500)에 의해 검출된 비트를 저장하도록 야기하도록 상태를 천이한다. 도13을 참조하면, 본 발명의 일부 실시예에서, 임계 전류원(516)은 양의 공급 전압(VDD)에 연결되는 소스 단자를 갖는 PMOSFET(520)을 포함한다. PMOSFET(520)의 드레인 단자는 다른 PMOSFET(522)의 소스 단자에 연결된다. 그 다음에, PMOSFET(522)의 드레인 단자는 전류 전달 라인(502)에 연결된다. PMOSFET(520)의 게이트 단자는 S_NORMAL# 신호를 수신하고, PMOSFET(522)의 게이트 단자는 S1 신호를 수신한다. 이러한 배열에 따라, 정상 판독 동작(도7의 107) 동안에, 마진이 체크되지 않으면, S_NORMAL# 신호가 표명되어(예로, 로우로 구동되어), PMOSFET(520)을 활성화시킨다. PMOSFET(520)의 소스-드레인 경로를 통해 흐르는 전류 레벨은 S1 신호에 의해 제어되는 것과 같이 PMOSFET(522)에 의해 세팅된다.
셀이 결정 상태일 때에 셀에 대한 마진을 체크하기 위해, 임계값이 낮아지는 판독 동작 동안에 전류(IT) 레벨을 제어하기 위한 부가적인 회로를 포함한다. 이 방 식에서, 상기 회로는 공급 전압(VDD)에 연결되는 소스 단자를 갖는 PMOSFET(524)을 포함한다. PMOSFET(524)의 게이트 단자는 S_LOW# 신호를 수신한다. PMOSFET(524)의 드레인 단자는 다른 PMOSFET(526)의 소스 단자에 연결되고, PMOSFET(536)의 드레인 단자는 전류 전달 라인(502)에 연결된다. 따라서, 이러한 배열에 따라, 임계 전류원(516)의 저임계 모드 동안에, S_LOW# 신호가 표명되어(예로, 로우로 구동되어), PMOSFET(524)의 소스-드레인 경로가 전도되도록 야기한다. 이 전류 레벨은 PMOSFET(526)에 의해 세팅된다. PMOSFET(526)은 PMOSFET(528)과 함께 전류 미러 배열로 연결된다. 이 방식에서, PMOSFET(526, 528)의 게이트 단자는 함께 연결되고, PMOSFET(528)의 게이트 단자는 드레인 단자에 연결되고, 저항(530)은 PMOSFET(528)의 드레인 단자와 접지 사이에 연결된다. PMOSFET(532)의 소스-드레인 경로는 공급 전압(VDD)과 PMOSFET(528)의 소스 단자 사이에 연결된다. PMOSFET(532)의 게이트 단자는 PMOSFET(524)의 게이트 단자에 연결된다. 따라서, 이러한 배열에 따라, 저항(530)의 저항값이 저항 임계값을 낮추도록 선택될 수 있다.
본 발명의 일부 실시예에서, 임계 전류원(516)은 또한, 메모리 셀이 비결정 상태일 때에 마진을 체크하기 위해 전류(IT) 레벨을 올리기 위한 회로를 포함할 수도 있다. 이 방식에서, 전류원(516)은 전류 전달 라인(502)에 연결된 드레인 단자를 갖는 PMOSFET(536)을 포함할 수 있다. PMOSFET(536)의 소스 단자는 PMOSFET(534)의 드레인 단자에 연결된다. 그리고, PMOSFET(534)의 소스 단자는 공급 전압(VDD)에 연결된다. PMOSFET(534)의 게이트 단자는, 저항 임계값의 증가를 나 타내도록 표명되는(예로, 로우로 구동되는) 신호인 S_HIGH# 신호를 수신한다. 따라서, S_HIGH# 신호가 표명되면, PMOSFET(534)의 소스-드레인 경로가 전도되고, 이 소스-드레인 경로에 의해 도전되는 전류 레벨은 PMOSFET(536)에 의해 설정된다.
PMOSFET(536)은 PMOSFET(540)과 전류 미러 배열로 연결된다. 이 방식에서, PMOSFET(536, 540)의 게이트 단자는 함께 연결되고, PMOSFET(540)의 게이트 단자는 드레인 단자에 연결된다. 저항(542)이 드레인 단자와 게이트 단자 사이에 연결된다. PMOSFET(538)의 소스-드레인 경로는 공급 전압(VDD)과 PMOSFET(540)의 소스 단자 사이에 연결된다. PMOSFET(538, 540)의 게이트 단자는 함께 연결된다. 따라서, 이러한 배열에 따라, S_HIGH# 신호의 표명에 응답하여, 전류(IT)가 저항(542)의 저항값에 의해 세팅된 레벨로 증가된다.
도4를 참조하면, 메모리 장치(33)는 판독 사이클, 기록 사이클 및 기록 리셋 사이클과 같은 메모리 장치(33) 내의 사이클을 제어하기 위한 신호를 발생시키는 제어 회로(400)를 포함할 수 있다. 제어 회로(400)는 또한 판독 동작(108)을 개시하고, 마진 체크 동안에 비트를 비교하고(판단 블록(102)), 특정 판독 동작 동안에 사용되는 저항 임계값을 선택하기 위해 임계 전류원을 제어한다. 제어 회로(400)는 메모리 버스(36)로부터 메모리 장치(33)를 수반하는 명령어 및 어드레스를 나타내는 신호를 (입력 라인(401)을 통해) 수신한다. 이 방식에서, 제어 회로(400)는 버스트 기록 동작을 디코딩할 수 있고, 메모리 장치(33)의 목표 메모리 셀(140)에서의 버스트 기록 동작에 연관된 데이터의 저장을 제어하기 위한 적절한 신호를 발생 할 수 있다. 메모리 장치(33)는 또한, 예를 들면, 메모리 장치(33)로/로부터 흐르는 데이터를 일시적으로 저장하고, 데이터 전달 라인(405)을 통해 메모리 버스(306)로 데이터를 전달하는 데이터 버퍼(402)와 같은 부가적인 회로를 포함할 수도 있다. 메모리 장치(33)는 또한 전달 라인(407)을 통해 메모리 버스와 통신하는 어드레스 버퍼를 포함할 수도 있다. 어드레스 버퍼(408)는 메모리 동작에 연관된 어드레스를 공유하고, 어드레스를 디코딩하며, 로우(124) 및 칼럼(122) 디코더에 제공되는 어드레스 신호를 (전달 라인(410) 상에) 발생시킬 수 있다. 전술된 바와 같이, 제어 회로(400)는 또한 카운터(409)를 적절히 증가시키고, 메모리 장치(33)에 최소 세트 소인 하강 시간 및 리셋 전류 레벨을 저장한다.
도2를 다시 참조하면, 본 발명의 일부 실시예에서, 컴퓨터 시스템(30)은 메모리 제어기 허브(34) 및 메모리(32) 이외에 다른 소자들을 포함할 수 있다. 특히, 본 발명의 일부 실시예에서, 컴퓨터 시스템(30)은 시스템 버스(40)에 연결되는 프로세서(42)(예로, 하나 또는 그 이상의 마이크로프로세서 또는 제어기)를 포함할 수 있다. 그리고, 시스템 버스(40)는 AGP(Accelerated Graphics Port) 버스(44)를 따라 메모리 제어기 허브(34)에 연결된다. AGP는 캘리포니아 산타클라라 소재의 인텔 코포레이션사에 의해 1996년 7월 31일에 발표된 Accelerated Graphics Port Interface Specification, Revision 1.0에 상세히 기재되어 있다.
컴퓨터 시스템(30)은 또한 AGP 버스(44)에 연결되어 디스플레이(48)를 구동하기 위한 신호를 생성하는 디스플레이 제어기(46)를 포함할 수도 있다. 메모리 제어기 허브(34)는 또한 (허브 인터페이스(50)를 통해) 입력/출력(I/O) 허브(52)에 연결될 수 있다. I/O 허브(52)는, 예를 들면, PCI(Peripheral Component Interconnect) 버스(54) 및 확장 버스(62)에 대한 인터페이스를 제공할 수 있다. PCI 사양은 오레곤 97214 포틀랜드, The PCI Special Interest Group으로부터 이용가능하다. PCI 버스(54)는 네트워크 인터페이스 카드(NIC)(56)에 연결될 수 있고, I/O 제어기(64)는 마우스(66)로부터 입력을 수신할 수 있고, I/O 제어기(64)는 마우스(66) 및 키보드(68)로부터 입력을 수신할 수 있으며, 또한 플로피 디스크 드라이브(70)의 동작을 제어한다. I/O 허브(52)는 또한 CD-ROM 드라이브(58)의 동작을 제어하고, 하드 디스크 드라이브(60)의 동작을 제어할 수 있다.
본 발명의 일부 실시예에서, 메모리 제어기 허브(34)는 메모리 제어기(35)를 포함할 수 있다. 이 방식에서, 메모리 제어기(35)는 메모리 버스(36)와 PCI(154) 사이, 시스템(40)과 AGP 버스(44) 사이에 인터페이스로서 역할한다. 메모리 제어기(35)는 위상 변화 재료 메모리(32)의 셀을 목표로하는 특정 기록 또는 판독 동작과 연관되는 데이터 신호, 어드레스 신호 및 제어 신호를 나타내는 신호들을 발생시킨다.
이상에서, 본 발명은 제한된 수의 실시예를 참조하여 기재되었지만, 이 기술분야에서 통상의 지식을 가진 자는 본 명세서를 통해 이로부터 다양한 변형 및 수정이 가능하다는 것을 이해할 것이다. 첨부된 청구범위는 본 발명의 진정한 사상 및 범위내에 있는 이러한 모든 변형 및 수정을 포함하도록 의도된다.
본 발명에 따르면, 위상 변화 재료 메모리 셀의 저장 레벨이 저항 임계값으로부터 소정의 마진 내에 있는지를 판단하여, 이 판단에 응답하여, 메모리 셀을 선택적으로 리프레시할 수 있다.

Claims (54)

  1. 위상 변화 재료 메모리 셀의 저장 레벨이 저항 임계값으로부터 소정의 마진 내에 있는지를 판단하는 단계; 및
    상기 판단에 응답하여, 상기 셀에 선택적으로 기록하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 셀을 판독하는 단계; 및
    상기 판독에 응답하여 상기의 판단을 수행하는 단계
    를 더 포함하는 방법.
  3. 제2항에 있어서,
    상기 판단의 수행은 상기 메모리 상태의 표시를 출력 버퍼에 전달하는 것에 응답하여 발생하는
    방법.
  4. 제1항에 있어서,
    상기 판단 단계는,
    제1 데이터 비트를 검출하기 위해, 상기 셀에 의해 나타난 저항값을 제1 저항 임계값과 비교하는 단계;
    제2 데이터 비트를 검출하기 위해, 상기 저항값을 상이한 제2 저항 임계값과 비교하는 단계; 및
    상기 저장 레벨이 상기 소정의 마진 내에 있는지를 판단하기 위해, 상기 제1 데이터 비트와 상기 제2 데이터 비트를 비교하는 단계를 포함하는
    방법.
  5. 제1항에 있어서,
    상기 메모리 셀은 비결정 상태에 있고,
    상기 판단 단계는, 상기 셀에 의해 나타난 저항값을 제1 저항 임계값과 비교하고, 상기 저항값을 상기 제1 저항 임계값보다 큰 제2 저항 임계값과 비교하는 단계를 포함하는
    방법.
  6. 제5항에 있어서,
    상기 제2 저항 임계값은 상기 제1 저항 임계값보다 약 20% 더 작은
    방법.
  7. 제1항에 있어서,
    상기 메모리 셀은 결정 상태에 있고,
    상기 판단 단계는, 상기 셀에 의해 나타난 저항값을 제1 저항 임계값과 비교하고, 상기 저항값을 상기 제1 저항 임계값보다 작은 제2 저항 임계값과 비교하는 단계를 포함하는
    방법.
  8. 제7항에 있어서,
    상기 제2 저항 임계값은 상기 제1 저항 임계값보다 약 20% 더 큰
    방법.
  9. 제1항에 있어서,
    상기 저장 레벨이 상기 마진 내에 있다는 판단에 응답하여 상기 셀에 기록하는 단계
    를 더 포함하는 방법.
  10. 제1항에 있어서,
    상기 판단 단계는, 상기 셀의 메모리 상태를 판독하기 위해, 상기 메모리 셀을 통해 전류를 흐르게 하는 단계를 포함하는
    방법.
  11. 메모리 상태를 나타내기 위해 위상 변화 재료 메모리 셀을 프로그래밍하는 단계; 및
    상기 메모리 셀의 저장 레벨이 저항 임계값으로부터 소정의 마진 내에 있다는 검출에 응답하여 상기 메모리 셀을 선택적으로 리프레시하는 단계
    를 포함하는 방법.
  12. 제11항에 있어서,
    상기 프로그래밍 단계는 상기 메모리 셀을 비결정 상태 및 결정 상태 중 하 나로 두는 단계를 포함하는
    방법.
  13. 제11항에 있어서,
    상기 메모리 셀로부터의 판독에 응답하여 상기 검출을 수행하는 단계
    를 더 포함하는 방법.
  14. 제11항에 있어서,
    상기 리프레시 단계는 상기 메모리 셀을 재프로그래밍하는 단계를 포함하는
    방법.
  15. 위상 변화 재료 셀로부터의 판독 동작에 응답하여, 위상 변화 재료 메모리 셀의 저장 레벨이 저항 임계값으로부터 소정의 마진 내에 있는지를 판단하기 위해 상기 셀을 테스트하는 단계
    를 포함하는 방법.
  16. 제15항에 있어서,
    상기 저장 레벨은 상기 셀의 메모리 상태를 나타내는
    방법.
  17. 제15항에 있어서,
    상기 저장 레벨은 상기 셀에 의해 나타나는 저항값을 포함하는
    방법.
  18. 위상 변화 재료 메모리 셀; 및
    상기 위상 변화 재료 메모리 셀의 저장 레벨이 저항 임계값으로부터 소정의 마진 내에 있는지를 판단하고, 상기 판단에 응답하여, 상기 셀에 선택적으로 기록하기 위한 회로
    를 포함하는 메모리 장치.
  19. 제18항에 있어서,
    상기 회로는 상기 셀의 메모리 상태를 검출하고, 상기 셀의 판독에 응답하여 상기의 판단을 수행하는
    메모리 장치.
  20. 제18항에 있어서,
    상기 셀의 판독에 응답하여, 상기 메모리 상태의 표시를 수신하기 위한 출력 버퍼
    를 더 포함하고,
    여기서, 상기 회로는 상기 출력 버퍼로의 상기 표시의 전달에 응답하여 상기 마진을 판단하는
    메모리 장치.
  21. 제18항에 있어서,
    상기 셀 상태의 제1 표시를 생성하기 위해, 상기 셀에 의해 나타난 저항값을 제1 저항 임계값과 비교하고, 상기 상태의 제2 표시를 생성하기 위해, 상기 셀에 의해 나타난 저항값을 상이한 제2 저항 임계값과 비교하기 위한 비교기 - 여기서, 상기 제1 및 제2 표시는 상기 저장 레벨이 상기 마진 내에 있는지를 나타냄 -
    를 더 포함하는 메모리 장치.
  22. 제18항에 있어서,
    상기 메모리 셀은 결정 상태에 있고,
    상기 셀 상태의 제1 표시를 생성하기 위해, 상기 셀에 의해 나타난 저항값을 제1 저항 임계값과 비교하고, 상기 셀 상태의 제2 표시를 생성하기 위해 상기 저항값을 상기 제1 저항 임계값보다 작은 제2 저항 임계값과 비교하기 위한 비교기
    를 더 포함하는 메모리 장치.
  23. 제18항에 있어서,
    상기 메모리 셀은 비결정 상태에 있고,
    상기 셀 상태의 제1 표시를 생성하기 위해, 상기 셀에 의해 나타난 저항값을 제1 저항 임계값과 비교하고, 상기 셀 상태의 제2 표시를 생성하기 위해 상기 저항값을 상기 제1 저항 임계값보다 큰 제2 저항 임계값과 비교하기 위한 비교기
    를 더 포함하는 메모리 장치.
  24. 위상 변화 메모리 셀; 및
    메모리 상태를 표시하기 위한 저항값을 나타내도록 상기 메모리 셀을 프로그래밍하고, 위상 변화 메모리 셀의 저장 레벨이 저항 임계값으로부터 소정의 마진 내에 있다는 판단에 응답하여 상기 메모리 셀을 선택적으로 리프레시하기 위한 회로
    를 포함하는 메모리 장치.
  25. 제24항에 있어서,
    상기 회로는 상기 메모리 셀을 비결정 상태 및 결정 상태 중 하나로 두기 위한 전류를 발생시키는
    메모리 장치.
  26. 제24항에 있어서,
    상기 회로는 상기 메모리 셀로부터의 판독에 응답하여 상기 마진을 판단하는
    메모리 장치.
  27. 제24항에 있어서,
    상기 회로는 상기 메모리 셀을 리프레시하기 위해 상기 메모리 셀을 재프로그래밍하는
    메모리 장치.
  28. 위상 변화 메모리 셀; 및
    위상 변화 메모리 셀로부터의 판독 동작에 응답하여, 위상 변화 메모리 셀의 저장 레벨이 저항 임계값으로부터 소정의 마진 내에 있는지를 판단하기 위해 상기 셀을 테스트하기 위한 회로
    를 포함하는 메모리 장치.
  29. 제28항에 있어서,
    상기 저장 레벨은 상기 셀의 메모리 상태를 나타내는
    메모리 장치.
  30. 제28항에 있어서,
    상기 저장 레벨은 상기 메모리 셀에 의해 나타나는 저항값을 포함하는
    메모리 장치.
  31. 프로세서;
    위상 변화 재료 메모리 셀; 및
    상기 위상 변화 재료 메모리 셀의 저장 레벨이 저항 임계값으로부터 소정의 마진 내에 있는지를 판단하고, 상기 판단에 응답하여, 상기 셀에 선택적으로 기록하기 위한 회로
    를 포함하는 컴퓨터 시스템.
  32. 제31항에 있어서,
    상기 회로는 상기 셀의 메모리 상태를 검출하고, 상기 셀의 판독에 응답하여 상기의 판단을 수행하는
    컴퓨터 시스템.
  33. 제31항에 있어서,
    상기 셀의 판독에 응답하여, 상기 메모리 상태의 표시를 수신하기 위한 출력 버퍼
    를 더 포함하고,
    여기서, 상기 회로는 상기 출력 버퍼로의 상기 표시의 전달에 응답하여 상기 마진을 판단하는
    컴퓨터 시스템.
  34. 제31항에 있어서,
    상기 셀 상태의 제1 표시를 생성하기 위해, 상기 셀에 의해 나타난 저항값을 제1 저항 임계값과 비교하고, 상기 상태의 제2 표시를 생성하기 위해, 상기 셀에 의해 나타난 저항값을 상이한 제2 저항 임계값과 비교하기 위한 비교기 - 여기서, 상기 제1 및 제2 표시는 상기 저장 레벨이 상기 마진 내에 있는지를 나타냄 -
    를 더 포함하는 컴퓨터 시스템.
  35. 제31항에 있어서,
    상기 메모리 셀은 결정 상태에 있고,
    상기 셀 상태의 제1 표시를 생성하기 위해, 상기 셀에 의해 나타난 저항값을 제1 저항 임계값과 비교하고, 상기 셀 상태의 제2 표시를 생성하기 위해 상기 저항값을 상기 제1 저항 임계값보다 작은 제2 저항 임계값과 비교하기 위한 비교기
    를 더 포함하는 컴퓨터 시스템.
  36. 제31항에 있어서,
    상기 메모리 셀은 비결정 상태에 있고,
    상기 셀 상태의 제1 표시를 생성하기 위해, 상기 셀에 의해 나타난 저항값을 제1 저항 임계값과 비교하고, 상기 셀 상태의 제2 표시를 생성하기 위해 상기 저항값을 상기 제1 저항 임계값보다 큰 제2 저항 임계값과 비교하기 위한 비교기
    를 더 포함하는 컴퓨터 시스템.
  37. 프로세서;
    위상 변화 메모리 셀; 및
    메모리 상태를 표시하기 위한 저항값을 나타내도록 상기 메모리 셀을 프로그래밍하고, 위상 변화 메모리 셀의 저장 레벨이 저항 임계값으로부터 소정의 마진 내에 있다는 판단에 응답하여 상기 메모리 셀을 선택적으로 리프레시하기 위한 회로
    를 포함하는 컴퓨터 시스템.
  38. 제37항에 있어서,
    상기 회로는 상기 메모리 셀을 비결정 상태 및 결정 상태 중 하나로 두기 위한 전류를 발생시키는
    컴퓨터 시스템.
  39. 제37항에 있어서,
    상기 회로는 상기 메모리 셀로부터의 판독에 응답하여 상기 마진을 판단하는
    컴퓨터 시스템.
  40. 제37항에 있어서,
    상기 회로는 상기 메모리 셀을 리프레시하기 위해 상기 메모리 셀을 재프로그래밍하는
    컴퓨터 시스템.
  41. 프로세서;
    위상 변화 메모리 셀; 및
    위상 변화 메모리 셀로부터의 판독 동작에 응답하여, 위상 변화 메모리 셀의 저장 레벨이 저항 임계값으로부터 소정의 마진 내에 있는지를 판단하기 위해 상기 셀을 테스트하기 위한 회로
    를 포함하는 컴퓨터 시스템.
  42. 제41항에 있어서,
    상기 저장 레벨은 상기 셀의 메모리 상태를 나타내는
    컴퓨터 시스템.
  43. 제41항에 있어서,
    상기 저장 레벨은 상기 저항값을 포함하는
    컴퓨터 시스템.
  44. 위상 변화 재료 메모리 장치의 모든 셀을 판독하는 단계; 및
    각각의 판독 메모리 셀에 대해, 상기 셀의 저장 레벨이 저항 임계값으로부터 소정의 마진 내에 있는지를 판단하고, 상기 판단에 응답하여 상기 셀에 선택적으로 기록하는 단계
    를 포함하는 방법.
  45. 제44항에 있어서,
    상기 판독 단계는 상기 셀들을 판독하기 위한 판독 동작을 다른 동작과 섞어 서 수행하는(interlacing)
    방법.
  46. 제44항에 있어서,
    소정의 지속 시간의 만료에 응답하여 상기 판독 동작을 수행하는 단계
    를 더 포함하는 방법.
  47. 위상 변화 재료 메모리 장치의 셀을 리셋하는 단계;
    각각의 셀 리셋에 대하여, 상기 셀에 대해 충분한 마진을 제공하는 리셋 전류 레벨을 판단하는 단계; 및
    상기 판단에 기반하여 상기 리셋에 사용되는 최소 전류를 세팅하는 단계
    를 포함하는 방법.
  48. 제47항에 있어서,
    증가 전의 최소 전류 레벨을 초과하는 다수의 리셋 전류 레벨에 기반하여 상기 최소 전류를 증가시키는 단계
    를 더 포함하는 방법.
  49. 제47항에 있어서,
    상기 셀은 상기 메모리 장치의 하나의 블록 내의 셀을 포함하는
    방법.
  50. 제49항에 있어서,
    상기 블록의 각 셀은 동일한 임계값 센서에 연관되는
    방법.
  51. 위상 변화 재료 메모리 장치의 셀을 세팅하는 단계;
    각 셀에 대하여 충분한 마진을 제공하는 소인 하강 시간(sweep fall time)을 판단하는 단계; 및
    상기 판단에 기반하여 상기 셀에 대한 최소 소인 하강 시간을 설정하는 단계
    를 포함하는 방법.
  52. 제51항에 있어서,
    상기 설정 단계는, 최소 소인 하강 시간 이상의 소인 시간을 이용하여, 셀의 수에 응답하여 증가 전에 상기 최소 소인 하강 시간 이상으로 상기 최소 소인 하강 시간을 증가시키는 단계를 포함하는
    방법.
  53. 제51항에 있어서,
    상기 셀은 상기 메모리 장치의 하나의 블록 내의 셀을 포함하는
    방법.
  54. 제53항에 있어서,
    상기 블록의 각 셀은 동일한 임계값 센서에 연관되는
    방법.
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