KR100305414B1 - 액티브매트릭스디스플레이장치구동방법 - Google Patents

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고야마준
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야마자끼 순페이
가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명의 목적은 박막 트랜지스터 오프 전류 영향을 감소시키도록 설계하여 폴리실리콘 박막 트랜지스터가 사용되는 액티브 매트릭스 디스플레이 장치의 영상질을 개선시키는 것이다.
복수의 직렬 접속된 박막 트랜지스터는 하나의 픽셀 전극에 제공되며, 서로 다른 신호는 각 박막 트랜지스터의 게이트 터미널 상에 가해지고 신호는 모든 직렬 접속된 박막 트랜지스터가 온 상태에 있을때 픽셀에 기록된다.
더구나, 박막 트랜지스터가 직렬로 접속되기 때문에, 모든 트랜지스터가 오프 상태일때 소스 및 드레인 전극에 가해지는 전압은 분할되고 결국 픽셀을 구동하는 박막 트랜지스터는 소스 및 드레인 전극 양단간의 전압은 작게 되어 오프 전류를 감소시킨다.

Description

액티브 매트릭스 디스플레이 장치 구동 방법
제1(a)도 내지 1(d)도는 본 발명을 따른 액티브 매트릭스 회로 소자의 예를 도시한 도면.
제2도는 종래 액티브 매트릭스 회로를 도시한 개요도.
제3도는 박막 트랜지스터의 Vg-Id 특성을 도시한 도면.
제4(a)도는 종래 X 시프트 레지스터 회로 구성을 도시한 도면.
제4(b)도 내지 제4(c)도는 제4(a)도의 X 시프트 레지스터 회로에 대한 신호 타이밍을 도시한 도면.
제5(a)도는 본 발명을 따른 X 시프트 레지스터 회로 구성을 도시한 도면.
제5(b)도는 제5(a)도의 X 시프트 레지스터 회로에 대한 신호 타이밍을 도시한 도면.
제6(a)도 내지 제6(d)도는 액티브 매트릭스 회로 소자의 제조 단계의 실예를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
101, 102 : 박막 트랜지스터 104 : 필셀 셀
105, 106 : 게이트 신호선 107 : 영상 신호선
[발명의 배경]
1. 발명의 분야
본 발명은 액티브 매트릭스 디스플레이 장치의 디스플레이 화면상의 영상의 질을 개선시키도록 설계되는 액티브 매트릭스 디스플레이 장치에 관한 것이다.
2. 관련 기술의 설명
제2도는 종래 액티브 매트릭스 디스플레이 장치의 예를 개요적으로 도시한 도면이다. 도면에서 접선으로 둘러싸인 영역(204)은 디스플레이 영역이고 박막 트랜지스터(201)는 이 영역내의 매트릭스 어레이에 제공된다. 박막 트랜지스터(201)의 소스 전극에 접속되는 선은 영상(데이타) 신호선(206)이고 게이트 전극에 접속 되는 선은 게이트(선택) 신호선(205)이다.
지금부터, 구동 소자를 고려하면, 박막 트랜지스터(201)는 데이타를 스위칭 시켜 픽셀 셀(203)을 구동시킨다. 캐패시턴스(202)는 캐패시터에 영상 데이타를 유지시키도록 한다. 박막 트랜지스터(201)는 픽셀 상에 가해지는 전압으로 이루어진 영상 데이타를 전환시킨다. 박막 트랜지스터의 게이트 전압을 Vg로서 지정하고 드레인 전류를 Id로서 지정하면, 이들 전압 Vg 및 전류 Id는 제3도에 도시된 바와 같은 Vg-Id의 관계가 된다. 즉, 게이트 전압이 박막 트랜지스터의 오프-영역에 있을 때, Id는 크게 된다. 이것을 오프 전류라 칭한다.
N-채널 박막 트랜지스터의 경우에, Vg가 부로 바이어스 될 때, 오프 전류는 반도체 박막의 표면에서 야기되는 P-형층 및 소스 영역 및 드레인 영역간의 N-형층 간에 형성되는 PN 접합에 흐르는 전류에 의해 결정된다. 수많은 트랩(trap)이 반도체 박막에 존재하기 때문에, 이 PN 접합은 불완전하게 되어 접합 누설 전류의 흐름이 손쉽게 발생된다. 게이트 전극상에서 증가하는 부의 바이어스에 따라서 오프 전류가 더욱 크게되는 이유는 반도체 박막의 표면에 형성되는 P-형층의 캐리어 농도가 증가하여 PN 접합에서 에너지 장벽이 더욱 좁게 되므로써 결국 필드가 집중되어 접합 누설 전류가 증가하게 되기 때문이다.
이 방식으로 초래되는 OFF 전류는 소스-드레인 전압에 크게 좌우된다. 예를 들어, 박막 트랜지스터의 소스 및 드레인 양단간에 가해지는 전압이 보다 크게 됨에 따라서 오프 전류가 크게 증가한다는 것을 알 수 있다. 10V의 전압이 소스 및 드레인 양단간에 가해질때 OFF 전류는 5V의 전압이 가해질때 흐르는 OFF 전류의 2 배가 되는 것이 아니라 10배 또는 심지어 100배 이상이 될 수 있다. 이 비선형성은 또한 게이트 전압에 좌우된다. 일반적으로, 두개의 OFF 전류간의 차이는 게이트 전극 역바이어스 값이 크게 될때(N-채널형 소자의 경우에 큰 부전압) 고려될 수 있다.
종래 X 시프트 레지스터의 회로도가 제4(a)도에 도시되어 있다. X 시프트 레지스터는 액티브 매트릭스 디스플레이 장치의 픽셀 전극을 구동시키는 박막 트랜지스터에 게이트 전극 온/오프 타이밍을 발생시키는 회로이다. 제4(a)도에서 알 수 있는 바와 같이 플립플롭으로 이루어진 시프트 레지스터의 출력 신호는 제4(b)도에 도시된 바와 같이 되고 이들 출력 신호내의 인접한 신호를 논리합하면 제4(c)도에 도시된 바와 같은 신호 플롯(plot)을 제공하는데, 이 신호 플롯에 따라서 액티브 매트릭스 디스플레이 장치의 각 행의 박막 트랜지스터가 연속적으로 온-상태가 된다.
[발명의 요약]
본 발명의 필수적 특성은 OFF 전류를 감소시키는 구조를 포함하는 박막 트랜지스터를 제공하는 것이다. 이 경우에 박막 트랜지스터에 필요로 되는 특성은 트랜지스터가 온 상태로 될때 충분한 전류를 발생시켜 보조 캐패시터를 충전시키고 트랜지스터가 오프 상태로 될때 가능한한 전류를 억제시키는 것이다. 제3도에 도시된 바와 같이 박막 트랜지스터가 턴오프되는 영역에 Vg가 있을때 드레인 전류가 증가한다는 사실은 박막 트랜지스터 특성으로서 바람직하지 않는 오프 전류가 게이트 전압에 좌우된다는 것을 보여준다. OFF 전류의 감소가 박막 트랜지스터 특성을 개선시켜 액티브 매트릭스 디스플레이 장치의 수행성능을 개선시킨다. 이것은 픽셀을 구동시키는데 충분한 전하가 캐패시터에 저장되기 때문이지만, OFF 전류가 크게 될때, 캐패시턴스는 방전되고 저장된 전하는 변화되어 픽셀에 의해 디스플레이 될 영상 데이타를 파괴시킨다.
본 발명의 기본적인 개념은 제1(a)도에 도시된 바와 같이 박막 트랜지스터 (101 및 102)가 직렬로 픽셀 셀(104)에 접속되고 이로 인해 특히 픽셀 전극 박막 트랜지스터(102)의 소스 및 드레인 양단에 나타나는 전압이 감소된다는 것이다. 다른말로서, 박막 트랜지스터(102)의 오프 전류가 감소된다.
이것은 물리적 특성과 관계하여 다음과 같이 설명될 것이다.
박막 트랜지스터가 온 상태일 때, 채널은 반도체 박막의 표면에 형성되어 결국 일반적으로 소스에서 드레인으로 향하는 균일한 포텐셀 기울기가 형성되지만, 채널은 분할되어, 드레인 전류는 변경되지 않는다. 한편, 박막 트랜지스터가 오프 상태일 때, 대부분의 필드가 상술된 바와 같이 드레인 근처의 PN 접합에서 집중되기 때문에, 박막 트랜지스터 분할되어 PN 접합에 가해지는 필드 집중도를 약하게 하여 접합 누설 전류, 즉 OFF 전류를 감소시킨다.
지금부터, 제5(a)도에 도시된 바와 같이 특정 동작을 설명하기 위하여, 본 발명에 사용되는 X 시프트 레지스터는 제4(a)도의 종래 시프트 레지스터와 대조적으로 AND 게이트가 생략된 레지스터이다.
제5(b)도에 도시된 바와 같이, 시간 T1에서, 출력 Gl이 'H'레벨이고 출력 G2 가 'L'레벨이고 선택 신호가 게이트 신호선(105 및 106)에 공급될때, 박막 트랜지스터(101)는 턴온되고 박막 트랜지스터(102)는 턴오프된다. 시간 T2에서, 출력 G1 이 'H'레벨이고 출력 G2가 'H'레벨이고 선택 신호가 게이트 신호선(105 및 106)에 공급될때, 박막 트랜지스터(101 및 102)는 턴온되고 영상 신호선(107)상의 신호에 응답하여 캐패시터(103) 및 픽셀 셀(104)은 충전된다. 완전 충전이 실행될때의 (평형) 스테이지에서, 이 상태는 박막 트랜지스터(101 및 102)의 소스 및 드레인 양단의 전압이 거의 동일하게 되는 상태가 된다.
시간 T3에서, 출력 G1이 'L'레벨이고 출력 G2가 'H'레벨이고 선택 신호가 게이트 신호선(105 및 106)에 공급될 때, 박막 트랜지스터(101)는 턴오프되고 박막 트랜지스터(102)는 턴온된다. 영상 신호선(107) 신호는 이때에 픽셀 셀(104)에 공급된다. 박막 트랜지스터(102)가 턴온되고 박막 트랜지스터(101)에 유한 오프 전류가 존재하기 때문에, 캐패시터(103)에 충전되는 전하는 오프 전류에 대응하는 양으로 방전되어 전압을 강화시킨다.
시간 T4에서, 출력 G1 및 G2가 'L'레벨이고 선택 신호가 게이트 신호선(105 및 106)에 공급될 때, 박막 트랜지스터(101 및 102)는 턴오프된다. 박막 트랜지스터(101 및 102)에 유한 오프 전류가 존재하기 때문에, 캐패시터(103)에 충전되는 전하가 방전되어 전압이 강하하게 된다.
시간 T3 및 T4에서 박막 트랜지스터에 흐르는 오프 전류를 비교하기 위하여, 시간 T3에서의 상태가 오프 상태에서 하나의 박막 트랜지스터의 접속과 등가가 되기 때문에, 오프 전류 흐름은 두개의 박막 트랜지스터가 오프 상태에서 접속되는 시간 T4 상태에서 보다 작게 된다.
디스플레이 장치 동작에 관하여, 시간 T4의 상태 지속기간이 시간 T3의 상태의 지속기간보다 훨씬 크게 되기 때문에, 오프 전류와 관계하는 상황은 단일 박막 트랜지스터가 지닌 상황 보다 훨씬 좋게 된다.
본 발명에 사용되는 박막 트랜지스터가 채널에서 LDD 영역 또는 옵셋 영역을 가지면 효과가 개선된다. 이것은 LDD 영역 또는 옵셋 영역이 포텐셜을 강화시키고 필드를 약화시키는 저항 성분으로 이루어지기 때문에 오프 전류를 감소시킨다.
[바람직한 실시예의 상세한 설명]
[예 1]
제1(a)도는 두개의 박막 트랜지스터가 단일 픽셀의 한 전극에 직렬로 접속되는 액티브 매트릭스 디스플레이 시스템의 일예를 도시한다. 박막 트랜지스터는 두개의 N-채널형 소자로 이루어지지만 P-채널형 소자로 이루어져도 동일한 역할을 한다. 실제로, 저온-형성된 결정형 실리콘 반도체를 이용하는 박막 트랜지스터에서, P-채널형 소자 특성은 오프 전류가 보다 작게 되도록 하고 열화 되는 것을 작게 하는 것이다.
두개의 박막 트랜지스터(101 및 102)는 상호 인접한 서로 다른 게이트 신호선(105 및 106)에 접속된다. 박막 트랜지스터(101)의 소스 전극은 영상 신호선(107)에 접속된다.
픽셀 셀(104) 및 캐패시터(103)는 박막 트랜지스터(102)의 드레인 전극에 접속된다. 픽셀 셀(104) 및 캐패시터(103)의 다른 전극은 접지 레벨에 접속하는 것이 바람직하다. 픽셀 셀(104)의 캐패시턴스가 충분히 큰 경우, 캐패시터(103)는 불필요하게 된다.
제1(a)도의 동작이 지금부터 서술될 것이다. 우선, 'H'레벨 전압이 두개의 박막 트랜지스터(101 및 102)의 게이트 전극상에 가해지고 박막 트랜지스터는 턴온 된다. 그리고나서, 영상 신호에 대응하는 전류는 박막 트랜지스터(101)의 소스에 흐르며, 전류는 박막 트랜지스터(102)의 소스 전극에서 박막 트랜지스터(101)의 드레인 전극에 접속되는 박막 트랜지스터(102)의 드레인 전극으로 흘러 캐패시터 및 픽셀(104)을 충전시킨다.
다음에, 박막 트랜지스터(101)의 게이트 전극상에 'L'레벨 전압 및 박막 트랜지스터(102)의 게이트 전극상에 'H'레벨 전압을 가할때, 박막 트랜지스터(101)는 턴오프되고 소스 전극 전압은 강하되며, 오프 전류는 캐패시터(103)에 저장된 전하에 대응하여 흘러 방전을 시작한다.
더구나, 박막 트랜지스터(101 및 102)의 게이트 전극상에 'L'레벨 전압을 가할때, 박막 트랜지스터(101 및 102)는 턴오프 된다. 이와 같은 박막 트랜지스터 (101 및 102)의 소스 및 드레인 전극에 가해지는 전압이 1/2로 되기 때문에, 오프 전류는 박막 트랜지스터(101)만이 턴오프되는 경우 보다 작게 될 것이다. 그러므로, 캐패시터(103) 및 픽셀 셀(104)의 방전 양은 박막 트랜지스터(101)만이 턴오프 되는 경우 보다 작게 된다.
[예 2]
제1(b)도는 세 개의 박막 트랜지스터가 단일 픽셀 셀의 하나의 전극에 접속되는 액티브 매트릭스 디스플레이 시스템의 일예를 도시한 것이다. 박막 트랜지스터는 두개의 N-채널형 소자로 이루어지지만, p-채널형 소자로 이루어지는 경우에도 동일한 역할을 한다. 실제로, 저온-형성된 결정형 실리콘 반도체를 이용하는 박막 트랜지스터에서, p-채널형 소자 특성은 오프 전류를 작게 하고 열화를 작게 한다.
두개의 박막 트랜지스터(111 및 112)는 서로 다른 게이트 신호선(116 및 117)에 각각 접속된다. 하나의 박막 트랜지스터(113)는 병렬로 박막 트랜지스터 (112)에 접속된다. 박막 트랜지스터(111)의 소스 전극은 영상 신호선(118)에 접속 된다.
픽셀 셀(115) 및 캐패시터(114)는 박막 트랜지스터(112)의 드레인 전극에 접속된다. 픽셀 셀(115) 및 캐패시터(114)의 다른 전극은 접지 레벨에 접속되는 것이 바람직하다. 픽셀 셀(115)의 캐패시턴스가 충분히 큰 경우, 캐패시터(114)는 불필요하게 된다.
제1(b)도의 동작이 지금부터 서술될 것이다. 우선, 'H'레벨 전압이 세 개의 박막 트랜지스터(111-113)의 게이트 전극에 가해지고 이들 트랜지스터는 턴온된다. 그러면, 영상신호에 대응하는 전류는 박막 트랜지스터(111)의 소스로 흐르며, 전류는 박막 트랜지스터의(112 및 113)의 소스에서 박막 트랜지스터(111)의 드레인에 접속되는 박막 트랜지스터(112 및 113)의 드레인으로 흘러 캐패시터(114) 및 픽셀 셀(113)을 충전시킨다.
다음에, 박막 트랜지스터(111)의 게이트 전극에 'L'레벨 전압 및 박막 트랜지스터(112 및 113)의 게이트 전극에 'H'레벨 전압이 가해질 때, 박막 트랜지스터 (111)는 턴오프되고 소스 전극 전압은 강하되고, 오프 전류는 캐패시터(114)에 저장된 전하에 대응하여 흘러 방전을 시작한다.
더구나, 박막 트랜지스터(111,112 및 113)의 게이트 전극에 'L'레벨 전압이 가해질 때, 모든 박막 트랜지스터(111 내지 113)는 턴오프된다. 박막 트랜지스터 (111 및 112)의 소스 및 드레인 전극에 가해지는 전압이 1/2이 될때, 오프 전류는 박막 트랜지스터(111)만이 턴오프되는 경우 보다 작게 된다. 그러므로, 캐패시터 (114) 및 픽셀 셀(115)의 방전양은 박막 트랜지스터(111)가 턴오프되는 경우의 방전양 보다 작게 된다.
이 경우에, 박막 트랜지스터(113)는 박막 트랜지스터(113)에 용장성을 제공 하도록 하지만 병렬로 접속되어 있기 때문에 오프 전류에 영향을 미치지 못한다. 병렬로 박막 트랜지스터(111)에 접속되거나 병렬로 박막 트랜지스터(111 및 112) 각각에 접속되는 경우 디스플레이 섹션을 고효율로 설계할 수 있다.
[예 3]
제1(c)도는 세 개의 박막 트랜지스터가 단일 픽셀 셀의 하나의 전극에 접속되는 액티브 매트릭스 디스플레이 시스템의 예를 도시한 것이다. 박막 트랜지스터는 두개의 N-채널형 소자로 이루어지지만 P-채널형 소자로 이루어져도 동일한 역할을 수행한다. 실제로, 저온-형성된 결정형 실리콘 반도체를 이용하는 박막 트랜지스터에서, p-채널형 소자 특성은 오프 전류를 작게 하고 열화를 작게 한다.
두개의 박막 트랜지스터(121 및 122)가 서로 다른 게이트 신호선(126 및 127) 각각에 접속된다. 박막 트랜지스터(121)의 소스는 영상 신호선(128)에 접속된다. 통상적으로 온되는 박막 트랜지스터(123)는 두개의 박막 트랜지스터(121 및 122)간에 접속된다. 통상적으로 박막 트랜지스터(123)를 온 상태로 하기 위해선, 충분히 높은 정의 포텐셜을 공급하여 영상 신호등에 거의 어떠한 영향도 미치지 않도록 하는 것이 바람직하다.
픽셀 셀(125) 및 캐패시터(124)는 박막 트랜지스터(122)의 드레인 전극에 접 속된다. 픽셀 셀(125) 및 캐패시터(124)의 다른 전극은 접지 레벨에 접속되는 것이 바람직하다. 픽셀 셀(125)의 캐패시턴스가 충분히 크게되는 경우, 캐패시터 (124)는 불필요하게 된다.
제1(c)도의 동작이 지금부터 서술될 것이다. 우선,'H'레벨 전압은 두개의 박막 트랜지스터(121 및 122)의 게이트 전극상에 가해지고 이들 트랜지스터는 턴온 된다. 그리고나서, 영상 신호에 대응하는 전류는 박막 트랜지스터(123)의 소스에 흐르고 통상적으로 박막 트랜지스터(121)의 드레인에 접속되는 온되는 박막 트랜지스터(123)는 캐패시터로서 작용하여 충전을 시작한다. 박막 트랜지스터(123)가 통상적으로 온되기 때문에, 전류는 박막 트랜지스터(122 및 123)의 소스에서 박막 트랜지스터(121)의 드레인에 접속되는 박막 트랜지스터(122 및 123)의 드레인 전극으로 흘러 캐패시터(124) 및 픽셀 셀(125)을 충전시킨다.
다음에, 박막 트랜지스터(121)의 게이트 전극상에 'L'레벨 전압 및 박막 트랜지스터(122)의 게이트 전극상에 'H' 레벨 전압을 가할 때에, 박막 트랜지스터 (121)는 턴오프되고 소스 전극 전압이 강하되며, 오프 전류는 통상적으로 온되는 박막 트랜지스터(123)에 저장되는 전하에 대응하여 흘러 방전을 시작한다. 그후에, 오프 전류는 캐패시터(124)에 저장된 전하에 대응하여 흘러 방전을 시작한다.
그리고나서, 박막 트랜지스터(121 및 122)의 게이트 전극에 'L'레벨 전압을 가할 때, 이들 트랜지스터는 턴오프된다. 박막 트랜지스터(121 및 122) 각각의 소스-드레인 전극에 가해지는 전압이 1/2로 되기 때문에, 오프 전류는 박막 트랜지스터 (121)만이 턴오프되는 경우 보다 작게 된다. 그러므로, 캐패시터(124) 및 픽셀(125)의 방전양은 박막 트랜지스터(121)만이 턴오프되는 방전양 보다 작게 된다.
[예 4]
제1(d)도는 두개의 박막 트랜지스터가 단일 픽셀 셀의 하나의 전극에 접속되는 액티브 매트릭스 디스플레이 시스템의 일예를 도시한 것이다. 박막 트랜지스터는 두개의 N-채널형 소자로 이루어지지만, P-채널형 소자로 이루어진 경우에도 동일한 역할을 행한다. 실제로, 저온-형성된 결정형 실리콘 반도체를 이용하는 박막 트랜지스터에서, P-채널형 소자 특성은 오프 전류를 보다 작게 하고 열화를 작게 한다.
두개의 박막 트랜지스터(131 및 132)는 서로 다른 게이트 신호선(136 및 137) 각각에 접속된다. 박막 트랜지스터(131)의 소스 전극은 영상 신호선(138)에 접속된다.
픽셀 셀(135) 및 캐패시터(134)는 박막 트랜지스터(132)의 드레인 전극에 접속된다. 픽셀 셀(135) 및 캐패시터(134)의 다른 전극은 접지 레벨에 접속되는 것이 바람직하다. 픽셀 셀(104)의 캐패시턴스가 충분히 큰 경우, 캐패시터(103)는 불필요하게 된다.
제1(d)도의 동작이 지금부터 서술될 것이다. 우선, 'H'레벨 전압은 두개의 박막 트랜지스터(131 및 132)의 게이트 전극 상에 가해지고 이들 트랜지스터는 턴온된다. 그리고 나서, 영상 신호에 대응하는 전류는 박막 트랜지스터(131)의 소스에 흘러 박막 트랜지스터(131)의 드레인에 접속되는 MOS 트랜지스터(113)의 충전이 시작된다. 전류는 박막 트랜지스터(132)의 소스에서 박막 트랜지스터(131)의 드레인에 접속되는 박막 트랜지스터(132)의 드레인으로 흘러 캐패시터(134) 및 픽셀 셀 (135)을 충전시킨다.
다음에, 박막 트랜지스터(131)의 게이트 전극상에 'L'레벨 전압 및 박막 트랜지스터(132)의 게이트 전극상에 'H'레벨 전압을 가할 때, 박막 트랜지스터(131) 는 턴오프되고 소스 전극 전압은 강하되며, 오프 전류는 MOS 캐패시터(133)에 저장되는 전하에 대응하여 흘러 방전을 시작한다. 그후에, 오프 전류는 캐패시터(134) 에 저장되는 전하에 대응하여 흘러 방전을 시작한다.
더구나, 박막 트랜지스터(131 및 132)의 게이트 전극상에 'L'레벨 전압을 가 할 때, 이들 트랜지스터는 턴오프된다. 박막 트랜지스터(131 및 132)의 소스-드레인 전극상에 가해지는 전압이 1/2이 되기 때문에, 오프 전류는 박막 트랜지스터만 이 턴오프 되는 경우 보다 작게 된다. 그러므로, 캐패시터(134) 및 픽셀 셀(135) 의 방전양은 박막 트랜지스터(131)만이 턴오프되는 경우의 방전양 보다 작게 된다.
[예 5]
이 예는 예 1 내지 4에 서술된 회로의 제조 과정에 관한 것이다. 이 예의 특징은 오프 전류가 게이트 전극의 음극 산화에 의해 옵셋 게이트의 구성으로 인해 감소된다는 것이다.
제6(a)도 내지 제6(d)도는 이 예에서의 공정을 도시한 것이다. 우선, 실리콘 산화막(602)은 1000 내지 5000A, 예를들어 기판(601)상에 기판막으로서 3000A으로 형성된다(Corning 7059, 100mm x 100mm). 이 실리콘 산화막은 플라즈마 CVD 공정 에 의해 TEOS의 분해(decomposition) 및 증착에 의해 형성된다. 이 스테이지는 또 한 스퍼터링 공정에 의해 수행될 수 있다.
다음에, 비결정질 실리콘막은 300 내지 1500A, 예를들어 플라즈마 CVD 공정 또는 LPCVD 공정에 의해 500A으로 증착되고 550-600℃ 대기압에서 8-24시간동안 남게 됨으로써 결정화된다. 이때에 결정화는 니켈의 매우 작은 양을 가산함으로써 증진된다. 또한, 이 스테이지는 레이저 조사에 의해 수행될 수 있다. 따라서, 결정화된 실리콘막은 에칭되어 아이슬랜드 영역(603)을 형성하고 게이트 절연막(604)은 이 영역상에 형성된다. 이때에, 700-1500A, 예를들어 1200A 두께의 실리콘 산화막은 플라즈마 CVD 공정에 의해 형성된다. 이 스테이지는 또한 스퍼터링 공정에 의해 수행될 수 있다.
그후에, 1000A 내지 3μm, 예를 들어 5000A 두께의 알루미늄 막(Si의 1wt% 또는 Sc의 0.1 내지 0.3wt%을 함유)은 스퍼터링 공정에 의해 형성되고 게이트 전극 (605 및 606)을 형성하도록 에칭된다(제6(a)도).
그리고나서, 게이트 전극을 통해 전류를 전해액내로 통과시키므로써 음극산 화를 실행하여 500 내지 2500A, 예를 들어 2000A 두께의 음극 산화 프로덕트를 형성한다. 전해액은 L-주석산을 에틸렌 글리콜의 5% 농도로 용해시키고 PH가 암모니아에 따라서 7.0 내지 ±0.2로 조정되는 것중 한가지가 사용된다. 기판은 이 용액에 주입되어, 일정 전류원의 정의 측은 게이트 전극(605 및 606)에 접속되며, 부의 측은 플래티늄 전극에 접속되며, 전압은 일정 전류 상태에서 가해지고 산화는 150V 가 도달될 때까지 계속된다. 그리고나서, 전압을 150V로 일정하게 함에 따라서, 산화는 전류가 <0.1mA가 될 때까지 계속된다. 이 결과로, 2000A 두께의 음극 산화물(607 및 608)이 발생된다.
그후에, 게이트 전극(특히, 게이트 전극(605 및 606) 및 이 전극 주의의 음극 산화 프로덕트(607 및 608))를 마스크로서 함에 따라서, 불순물(이 경우에 인)은 자기 정렬 방식으로 이온 도핑 절차에 의해 아이슬랜드 영역(603)으로 주입되어 N-형 불순물 영역을 형성한다. 인(PH~e~S13~T~h~W)이 이 경우에 도펀트 가스로서 사용된다 이 경우에 도우즈는 1 × 104내지 5 × 105atoms/cm2이고 가속 전압은 60 내지 90KV이며, 예를들어 도우즈는 1 × 1015atoms/cm2이 되고 가속전압은 80KV가 된다. 이 결과로, N-형 불순물 영역(609 내지 611)이 형성된다 (제6(b)도).
더구나, 불순물 영역(609 내지 611)은 KrF 엑시머 레이저(파장 248nm, 펄스 폭 20nsec)로 조사되므로써 활성화된다. 레이저 에너지 밀도는 200 내지 400mJ/cm2, 250 내지 300mJ/cm2가 바람직하다. 이 스테이지는 또한 열 어닐링에 의해 수행될 수 있다. N-형 불순물 영역(609 내지 611)은 이 방식으로 형성되고 이 예에서 불순물 영역(609 내지 611)은 음극 산화 프로덕트(607 및 608) 두께인 양만큼 게이트 전극(605 및 606)으로 제거되어 소위 옵셋 게이트가 형성된다.
다음에, 실리론 산화막(612)이 층 절연막으로서 플라스마 CVD 공정에 의해 500A 두께로 형성된다. TEOS 및 산소는 이때에 공급 가스로 사용된다. 그리고나서, 층 절연막(612) 및 게이트 절연막(604)이 에칭되어 접촉 홀은 N-형 불순물 영역(609)에 형성된다. 다음에, 알루미늄막은 스피터링 공정에 의해 형성되고 에칭되어 소스 전극 리드(613)를 형성한다. 이것이 영상 신호선의 연장부이다.
그 후에, 표면 안정화막(614)이 형성된다. 이 경우에, 실리콘 질화막은 NH3/SiH4/H2혼합 개스를 이용하여 플라즈마 CVD 공정에 의해 2000-8000A두께, 예를 들어 4000A 두께로 형성되어 표면 안정화막(614)을 구성한다. 그리고나서, 표면 안정화막(614), 층절연막(612) 및 게이트 절연막(604)은 에칭되고 픽셀 전극 접촉 홀은 N-형 불순물 영역(611)에 형성된다. 그리고나서, 인듐 산화물 주석(TIO)막은 스퍼터링 공정에 의해 형성되고 이것은 픽셀 전극(615)을 형성하도록 에칭된다(제6(c)도).
상기 공정은 N-채널형 박막 트랜지스터(616 및 617)를 포함하는 액티브 매트 릭스 회로 소자를 형성시킨다. 이 예에서 회로는 제1(a)도에 도시된 회로와 동일 하다.
본 발명에서 상술된 바와 같이 복수의 박막 트랜지스터를 접속시키면 픽셀 전극을 구동시키는 박막 트랜지스터의 오프 전류를 감소시킨다. 박막 트랜지스터의 열화가 일반적으로 소스 및 드레인 양단의 전압에 좌우되기 때문에, 본 발명을 이용하면 열화를 방지할 수 있다.

Claims (3)

  1. 액티브 매트릭스 디스플레이 장치 구동 방법에 있어서 제1 단계에서, n-번째 픽셀 내에 제공된 제1 트랜지스터의 게이트에 n-번째 게이트 선을 통해서 제1 신호를 공급하는 단계로서, 상기 제1 트랜지스터는 상기 제1 트랜지스터의 소스 및 드레인 중의 하나에서 상기 n-번째 픽셀의 픽셀 전극과 접속되는, 상기 제1 신호를 공급하는 단계와, 다음 단계에서 상기 n-번째 픽셀 내에 제공된 제2 트랜지스터의 게이트에 (n+1)-번째 게이트 선을 통해서 제2 신호를 공급하는 단계로서, 상기 제2 트랜지스터의 소스 및 드레인 중의 하나는 상기 제1 트랜지스터의 또다른 소스 및 드레인과 접속되는, 상기 제2 신호를 공급하는 단계를 포함하며, 상기 n-번째 픽셀내에 제공된 모든 트랜지스터들이 온 될 때, 데이터가 상기 n-번째 픽셀의 상기 픽셀 전극에 기록되는, 액티브 매트릭스 디스플레이 장치 구동 방법.
  2. 액티브 매트릭스 디스플레이 장치 구동 방법에 있어서, 제1 단계에서 n-번째 픽셀 내에 제공된 제1 트랜지스터의 게이트에 n-번째 제1 신호를 공급하는 단계로서, 상기 제1 트랜지스터는 상기 제1 트랜지스터의 소스 및 드레인 중의 하나에서 상기 n-번째 픽셀의 픽셀 전극과 접속되는, 상기 제1 신호를 공급하는 단계와, 다음 단계에서 상기 n-번째 픽셀 내에 제공된 제2 트랜지스터의 게이트에 (n+1)-번째 게이트 선을 통해서 제2 신호를 공급하는 단계로서, 상기 제2 트랜지스터의 소스 및 드레인 중의 하나는 상기 제1 트랜지스터의 또다른 소스 및 드레인과 접속되는, 상기 제2 신호를 공급하는 단계를 포함하며, 상기 n-번째 픽셀내에 제공된 모든 트랜지스터들이 온 될 때, 데이터가 상기 n-번째 픽셀의 상기 픽셀 전극에 기록되며, 상기 n-번째 픽셀은 상기 제1 트랜지스터 및 상기 제2 트랜지스터 중의 하나와 병렬로 접속된 트랜지스터를 추가로 가진, 액티브 매트릭스 디스플레이 장치 구동 방법.
  3. 액티브 매트릭스 디스플레이 장치 구동 방법에 있어서, 제1 단계에서 n-번째 픽셀 내에 제공된 제1 트랜지스터의 게이트에 n-번째 게이트 선을 통해서 제1 신호를 공급하는 단계로서, 상기 제1 트랜지스터는 상기 제1 트랜지스터의 소스 및 드레인 중의 하나에서 상기 n-번째 픽셀의 픽셀 전극과 접속되는, 상기 제1 신호를 공급하는 단계와, 다음 단계에서 상기 n-번째 픽셀 내에 제공된 제2 트랜지스터의 게이트에 (n+1)-번째 게이트 선을 통해서 제2 신호를 공급하는 단계로서, 상기 제2 트랜지스터의 소스 및 드레인 중의 하나는 상기 트랜지스터의 또다른 소스 및 드레인과 접 속되는, 상기 제2 신호를 공급하는 단계를 포함하며, 상기 n-번째 픽셀내에 제공된 모든 트랜지스터들이 온 될 때, 데이터가 상기 n-번째 픽셀의 상기 픽셀 전극에 기록되며, 상기 n-번째 픽셀은 상기 제1 트랜지스터 및 상기 제2 트랜지스터와 직렬로 접속되며 계속적으로 온 상태로 유지되는 트랜지스터를 추가로 가진, 액티브 매트 릭스 디스플레이 장치 구동 방법.
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