KR100479770B1 - 오프스트레스에 의한 전계효과트랜지스터의 오프전류 감소방법 및 시스템 - Google Patents

오프스트레스에 의한 전계효과트랜지스터의 오프전류 감소방법 및 시스템 Download PDF

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Abstract

본 발명은 게이트전극과, 소스전극과, 드레인전극을 포함하는 전계효과트랜지스터의 오프전류 감소방법 및 시스템에 관한 것으로, 상기 게이트전극과, 드레인전극과, 소스전극 중 선택된 두 전극의 전위를 고정하는 단계와; 상기 다른 하나의 전극에 교류펄스전압을 일 회 내지 수 회 입력하는 단계를 포함하는 전계효과 트랜지스터의 오프전류 감소방법 및 이를 가능하게 하는 시스템을 제공한다.

Description

오프스트레스에 의한 전계효과트랜지스터의 오프전류 감소방법 및 시스템{method and system for the reduction of off-current in Field Effect Transistor using off-stress}
본 발명은 전계효과트랜지스터(Field Effect Transistor :FET)에 관한 것으로, 좀 더 자세하게는 전계효과트랜지스터의 오프전류(off-current)감소를 위한 방법 및 이를 가능하게 하는 시스템에 관한 것이다.
일반적으로 전계효과트랜지스터(Field Effect Transistor :FET)란, 전기전도에 기여하는 캐리어(Carrier) 역할을 전자(Electron) 또는 정공(Hole) 중 어느 하나가 담당하는 트랜지스터 소자로 잘 알려져 있다. 특히 근래에는 반도체 상에 산화막을 형성하고 그 위에 금속을 입히는 모스(Metal Oxide Semiconductor :MOS) 기술이 개발됨에 따라, 박막 형태의 티에프티(Thin Film Transistor :TFT) 등이 상용 가능하게 되었고, 이는 현재 액정표시장치 등 여러분야에서 스위칭 소자로 활용되고 있다.
도 1은 일반적인 전계효과트랜지스터의 개략적 구성을 도시한 단면도이다.
이는 유리 또는 웨이퍼(wafer)와 같은 기판(1) 상에 실리콘 등의 반도체 물질로 형성되는 섬(island) 모양의 액티브층(active layer : 2)과, 이의 상면을 덮는 절연막(4)과, 이 절연막(4) 상에 위치되는 게이트(gate)전극(8)과, 이들 게이트전극(8) 및 절연막(4) 상에 덮힌 보호막(10)과, 이 보호막(10)과 절연막(4)을 각각 관통하여 게이트전극(8)을 사이에 두고 그 하단의 액티브층(2)과 연결되는 드레인(drain)전극(12) 및 소스(source)전극(14)을 포함하고 있다.
이때 특히 액티브층(2)에 있어서, 드레인전극(12)과 소스전극(14)이 맞닿는 부분에는 각각 이온이 도핑(dopping)된 드레인영역(d)과 소스영역(s)이 정의되는 바, 결국 드레인영역(d)과 소스영역(s)은 각각 해당전극과 연결된 상태로 게이트전극(8) 하부의 이온이 도핑되지 않은 부분을 사이에 두고 서로 이격된 형상이다. 이에 액티브층(2)은 게이트전극(8) 하단으로 이온이 도핑되지 않은 채널영역(3)과, 이를 사이에 두고 각각 이온이 도핑되어 드레인전극(12)과 연결되는 드레인영역(d) 및 소스전극(14)과 연결되는 소스영역(s)을 포함하고 있다.
이러한 전계효과트랜지스터는 게이트전극(8)으로 입력되는 전압에 의해 그 하단의 채널영역(3)으로 전기전도 캐리어가 몰려, 통전이 가능한 채널을 형성함으로서 드레인전극(12)과 소스전극(14)이 전기적으로 연결될 수 있다. 이때 특히 드레인영역(d)과 소스영역(s)이 각각 채널영역(3)과 이루는 경계면을 드레인정션(drain junction : 2a)과 소스정션(2b)이라 한다.
이때 액티브층(2)으로 실리콘이 사용될 경우 조직상태에 따라 아멀퍼스실리콘(Amorphous Silicon : a-Si) 이나 폴리실리콘(Polycrystalline Silicon : Ploy-Si)으로 구분될 수 있다. 이 중 아몰퍼스 실리콘은 생산성이 크고, 대략 350?? 이하의 저온에서 대면적 증착이 용이한 장점을 가지고 있어 액정표시장치 등에 널리 사용되고 있지만, 원자 배열이 무질서하기 때문에 내부에 약한 결합(weak Si-Si bond) 및 댕글링 본드(dangling bond)에 의한 많은 국소상태(localized state)를 포함하고 있다.
반면 폴리실리콘의 경우 원자구조가 정렬된 상태를 이루고 있어 전기이동도가 아멀퍼스실리콘에 비해 100배 이상 빠르지만, 결정입자(結晶粒子 : crystal grain) 경계에서의 트랩(trap)의 영향으로 누설전류(laekage current)가 큰 단점을 가지고 있다.
이와 같은 실리콘 재질에 의한 결함(defect)은 결국 전계효과트랜지스터의 오프전류(off-current)를 증가시키고, 이로 인해 소자의 오프(off) 상태에서도 드레인전극(12)과 소스전극(14)이 통전되는 현상이 빈번하게 발생된다. 더욱이 이 오프전류의 증가에 따른 문제점은 소자의 온전류(on-current)를 감소시켜 구동신뢰성을 크게 저하시키게 된다.
이 오프전류는 통상 폴리실리콘을 사용한 박막트랜지스터의 경우에 보다 심각하게 나타난다.
이에 오프전류를 감소시킬 수 있는 여러가지 방법이 소개되었다.
먼저 박막트랜지스터의 설계적 측면에서 보면 듀얼게이트(dual gate)나 멀티게이트(multi gate) 구조를 사용한 전계효과트랜지스터가 소개된 바 있고, 소스 및 드레인정션 부근에 오프-셋(off-set) 영역을 주거나 또는 또는 엘디디(LDD : lightly-doped drain) 구조 등이 바로 그것이다.
반면에 전계효과트랜지스터의 구조적 변경없이 두 개의 교류전압펄스를 사용하여 각 정션영역에 오프-스트레스(off-stress)를 발생시킴으로서 실리콘 액티브층의 결함을 극복하고, 이를 통해 온-전류의 증가 및 오프-전류를 감소하는 방법이 소개된 바 있다. 이러한 전계효과트랜지스터의 오프전류 감소를 위한 전압인가 방법은 미국특허 USA 5945866에서 찾아볼 수 있는데, 이는 간단히 게이트전극과 드레인전극으로 펄스파형의 교류전압을 인가하여 각 정션영역으로 오프-스트레스를 주는 방법이다.
도 2는 이를 설명하기 위한 도면으로, 특히 능동행렬액정표시장치의 액정패널에 있어 PMOS 형 트랜지스터가 사용된 단위화소의 등가회로도이다.
일반적인 능동행렬액정표시장치의 액정패널에는 주사신호전압을 출력하는 다수의 게이트배선(32)과, 화상신호전압을 출력하는 다수의 평행한 데이터배선(34)이 서로 직교하도록 배열되어 단위화소를 정의하는 바, 이 단위화소에는 각각 스위치 역할의 전계효과트랜지스터와 액정캐패시터(Clc)가 실장된다. 특히 액정패널의 경량화, 박형화를 위해서 박막형태의 티에프티(T)가 사용되는 것이 일반적이다.
이에 티에프티(T)의 게이트전극(G)은 게이트배선(32)과, 드레인전극(D)은 데이터배선(34)과 각각 전기적으로 연결되고, 소스전극(S)은 액정에 전압을 인가하는 일 전극역할의 화소전극과 연결되는데, 이 화소전극은 대향하여 위치하는 타 전극역할의 공통전극 및 이 사이에 충진된 액정을 포함하여 액정캐패시터를 구성한다. 도면에 있어서 Ccl로 표시된 부분이 바로 이 액정캐패시터를 나타내고 있다.
또한 액정표시장치용 액정패널은 통상 프레임(frame)별로 화상을 표시하는데, 이전 프레임에서 액정캐패시터(Clc)에 인가된 전압은 다음 프레임까지 유지되어야 한다. 이에 액정캐패시터(Clc)의 정전용량을 보완하기 위한 스토리지캐패시터(Storage Capacitor : Cst)가 구비되어 액정캐패시터(Clc)와 병렬로 연결되는데, 설명의 편의를 위해 별도의 스토리지배선(36) 이 구비되는 스토리지 온 커먼(storage on common) 방식을 도시하였다.
참고로 이 스토리지캐패시터(Cst)는 전술한 신호유지기능 외에도 계조표시의 안정, 플리커(fillker) 및 잔상효과 감소 등의 기능을 가진다.
이러한 구성을 가지는 액정표시장치용 액정패널에 있어서, 일반적인 전계효과트랜지스터의 오프전류 감소방법은 두 개의 서로 다른 펄스교류전압을 각각 티에프티(T)의 게이트전극(G)과 드레인전극(D)에 입력하였다. 이에 도 3a은 티에프티(T)의 각 전극에 입력되는 전압의 크기를 시간에 따라 비교하여 도시한 그래프이고, 도 3b 와 도 3c는 이 경우 티에프티의 각 전극이 나타내는 전압크기를 도시한 간략회로도이다. 이때 설명의 편의를 위해 티에프티는 PMOS 형 트랜지스터로 상정한다.
이들 도면과 전술한 도 2를 참조하면, 최초 게이트전극(G)으로 티에프티(T)를 온(on) 하기 위한 음 전압, 일례로 -10V를 입력하여 드레인전극(D)과 소스전극(T)을 통전시키게 된다. 이어 드레인전극(D)을 통해 음 전압, 일례로 -10V를 입력함으로서 소스전극(S)에 동일크기의 음 전압을 부여한 후, 게이트전극(G)에 양전압, 일례로 30V를 입력하여 티에프티(T)를 오프시킨다. 그리고 드레인전극(D)으로는 0V의 전압을 입력한다.
이때 티에프티(T)의 각 전극에서 나타나는 전압의 크기는, 도 3b에 도시한 바와 같이 게이트전극(G) 30V, 드레인전극(D) 0V, 소스전극(S) -10V을 각각 나타내게 되는 바, 게이트전극(G)와 드레인전극(D) 사이 및 게이트전극(G)과 소스전극(S)사이에는 큰 전압차이를 보이게 된다. 이에 드레인 및 소스정션(도 1의 2a, 2b 참조)부분에서 오프-스트레스 현상이 일어난다.
이때 특히 큰 전압차이를 보이는 부분은 게이트전극(G)과 소스전극(S) 사이이므로 소스정션(2b) 부분에서 더 큰 오프-스트레스 효과가 나타남을 예상할 수 있을 것이며, 도시된 화살표는 이를 표시하고 있다.
이후 다시 게이트전극(G)으로 음의 전압값, 일례로 -10V 를 입력함으로서 티에프티(T)를 온(on) 시키면, 소스전극(S)에서 나타난 전압은 방전되어 드레인전극(D)과 동일한 0V를 나타내게 된다. 이어 게이트전극(G)으로 양전압, 일례로 30V를 입력하여 티에프티(T)를 오프(off)시킴과 동시에 드레인전극(D)으로 음전압, 일례로 -10V를 입력하게 된다.
이 경우 도 3c와 같이 게이트전극(G)과 드레인전극(D) 사이, 게이트전극(G)과 소스전극(S) 사이에서 각각 전압차이가 나타난다. 이중 게이트전극(G)과 드레인전극(D) 사이의 전압차가 더 크므로 드레인정션(2a)에서 주된 오프-오프스트레스 효과가 발생된다.
전술한 일반적인 방법은 결국 드레인정션(2a)과 소스정션(2b)에 각각 오프-스트레스를 발생시켜 실리콘 액티브층의 결함을 치유하는 것인데, 이를 위해 티에프티(T)를 온/오프(on/off) 제어할 수 있도록 게이트전극(G)에 입력되는 하나의 교류펄스전압과, 드레인 또는 소스전극(D, S) 중 선택된 하나와 게이트전극(G) 사이의 전압을 차이나게 하는 또다른 교류펄스전압을 사용하게 된다.
따라서 일반적인 전계효과트랜지스터의 오프전류 감소방법을 위해서는 두 개의 교류펄스전압이 요구되고, 이들의 주기를 조절하여 시간에 따라 정밀하게 제어되어야 하는 불편함을 가지고 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 단순한 방법으로 전계효과트랜지스터의 오프전류를 감소할 수 있는, 보다 개선된 전압인가방법 및 이를 가능하게 하는 시스템을 제공하는 것을 목적으로 한다.
본 발명은 상기 목적을 달성하기 위해서, 게이트전극과, 소스전극과, 드레인전극을 포함하는 전계효과트랜지스터의 오프전류 감소방법으로서, 상기 게이트전극에 상기 전계효과트랜지스터의 오프직류전압을 인가하고, 상기 소스전극을 접지하는 단계와; 상기 드레인전극에 교류펄스전압을 일 회 내지 수 회 인가하는 단계를 포함하는 전계효과 트랜지스터의 오프전류 감소방법을 제공한다. 이때 상기 전계효과트랜지스터는 능동행렬액정표시장치용 액정패널의 화소구동을 위한 박막트랜지스터인 것을 특징으로 한다. 또한 상기 전계효과트랜지스터가 PMOS 트랜지스터일 경우, 상기 오프직류전압의 크기는 10V 이상이고, 상기 전계효과트랜지스터가 NMOS 트랜지스터일 경우, 상기 오프직류전압의 크기는 -10V 이하이며, 상기 교류펄스전압은 최대값이 10V 이상, 최소값이 -10V 이하인 것을 특징으로 한다. 또한 상기 교류펄스전압은 500kHz 이하의 주파수를 가지는 것을 특징으로 하고, 상기 교류펄스전압의 인가시간은 매 회 최소 10초 이상인 것을 특징으로 한다.
또한 본 발명은 게이트전극과, 소스전극과, 드레인전극을 포함하는 전계효과트랜지스터의 오프전류 감소방법으로서, 상기 게이트전극에 상기 전계효과트랜지스터의 오프직류전압을 인가하고, 상기 드레인전극을 접지하는 단계와; 상기 소스전극에 교류펄스전압을 일 회 내지 수 회 인가하는 단계를 포함하는 전계효과 트랜지스터의 오프전류 감소방법을 제공한다. 이때 상기 전계효과트랜지스터는 능동행렬액정표시장치용 액정패널의 화소구동을 위한 박막트랜지스터인 것을 특징으로 한다. 특히 상기 박막트랜지스터가 PMOS 트랜지스터일 경우, 상기 오프직류전압의 크기는 10V 이상이고, 상기 전계효과트랜지스터가 NMOS 트랜지스터일 경우, 상기 오프직류전압의 크기는 -10V 이하이며, 상기 교류펄스전압은 최대값이 10V 이상, 최소값이 -10V 이하인 것을 특징으로 한다. 특히 상기 교류펄스전압은 500kHz 이하의 주파수를 가지는 것을 특징으로 하고, 상기 교류펄스전압의 인가시간은 매 회 최소 10 초 이상인 것을 특징으로 한다.
또한 본 발명은 게이트전극과, 소스전극과, 드레인전극을 포함하는 전계효과트랜지스터의 오프전류 감소방법으로서, 상기 드레인전극과 상기 소스전극을 접지하는 단계와; 상기 게이트전극에 교류펄스전압을 일 회 내지 수 회 인가하는 단계를 포함하는 전계효과 트랜지스터의 오프전류 감소방법을 제공한다. 이때 상기 전계효과트랜지스터는 능동행렬액정표시장치용 액정패널의 화소구동을 위한 박막트랜지스터인 것을 특징으로 한다. 또한 상기 박막트랜지스터가 PMOS 트랜지스터일 경우, 상기 교류펄스전압은 양의 전압범위 내에서 최대값이 10V 이상이고, 상기 전계효과트랜지스터가 PMOS 일 경우, 상기 교류펄스전압은 음의 전압범위 내에서 최소값이 -10V 이하이며, 상기 교류펄스전압은 500kHz 이하의 주파수를 가지는 것을 특징으로 한다. 이때 특히 상기 교류펄스전압의 인가시간은 매 회 최소 10 초 이상인 것을 특징으로 한다.
또한 본 발명은 다수의 평행한 데이터배선과 게이트배선이 서로 종횡하도록 배열되어 각각 액정캐패시터가 실장되는 화소를 정의하는 능동행렬액정표시장치용 액정패널에 있어서, 상기 게이트라인과 연결되는 게이트전극과, 상기 데이터라인과 연결되는 드레인전극과, 상기 액정캐패시터에 연결되는 소스전극을 포함하는 전계효과트랜지스터의 오프전류 감소 시스템으로서, 상기 소스전극은 접지되고, 상기 게이트전극으로 상기 전계효과트랜지스터의 오프직류전압을 인가하는 직류전원발생장치와, 상기 드레인전극으로 교류펄스전압을 인가하는 교류전원발생장치를 포함하는 전원발생부를 포함하는 전계효과트랜지스터의 오프전류 감소 시스템을 제공한다. 이때 상기 전계효과트랜지스터가 PMOS 일 경우, 상기 오프직류전압은 10V 이상이고, 상기 전계효과트랜지스터가 NMOS 일 경우, 상기 오프직류전압은 -10V 이하이며, 상기 교류펄스전압은 최대값이 10V 이상, 최소값이 -10V 이하인 것을 특징으로 한다. 이때 특히 상기 교류펄스전압은 500kHz 이하의 주파수를 가지는 것을 특징으로 하고, 상기 교류전압발생장치는 매 회 10 초 이상의 시간을 가지고 적어도 일 회 이상 교류펄스전압을 출력하는 것을 특징으로 한다.
또한 본 발명은 다수의 평행한 데이터배선과 게이트배선이 서로 종횡하도록 배열되어 각각 액정캐패시터가 실장되는 화소를 정의하는 능동행렬액정표시장치용 액정패널에 있어서, 상기 게이트라인과 연결되는 게이트전극과, 상기 데이터라인과 연결되는 드레인전극과, 상기 액정캐패시터에 연결되는 소스전극을 포함하는 전계효과트랜지스터의 오프전류 감소 시스템으로서, 상기 드레인전극은 접지되고, 상기 게이트전극에 상기 전계효과트랜지스터의 오프직류전압을 인가하는 직류전원발생장치와, 상기 소스전극에 교류펄스전압을 인가하는 교류전원발생장치를 포함하는 전원발생부를 포함하는 전계효과트랜지스터의 오프전류 감소 시스템을 제공한다.
이때 상기 전계효과트랜지스터가 PMOS 일 경우, 상기 오프직류전압은 10V 이상이고, 상기 전계효과트랜지스터가 NMOS 일 경우, 상기 오프직류전압은 -10V 이하인 것을 특징으로 하며, 상기 교류펄스전압은 최대값이 10V 이상, 최소값이 -10V 이하인 것을 특징으로 한다. 이때 특히 상기 교류펄스전압은 500kHz 이하의 주파수를 가지는 것을 특징으로 하고, 상기 교류전압발생장치는 매 회 10 초 이상의 시간을 가지고 적어도 일 회 이상 교류펄스전압을 출력하는 것을 특징으로 한다.
또한 본 발명은 다수의 평행한 데이터배선과 게이트배선이 서로 종횡하도록 배열되어 각각 액정캐패시터가 실장되는 화소를 정의하는 능동행렬액정표시장치용 액정패널에 있어서, 상기 게이트라인과 연결되는 게이트전극과, 상기 데이터라인과 연결되는 드레인전극과, 상기 액정캐패시터에 연결되는 소스전극을 포함하는 전계효과트랜지스터의 오프전류 감소 시스템으로서, 상기 소스전극과 상기 드레인전극은 접지되고, 상기 게이트전극에 교류펄스전압을 인가하는 교류전원발생장치를 포함하는 전원발생부를 포함하는 전계효과트랜지스터의 오프전류 감소 시스템을 제공한다. 이때 상기 박막트랜지스터가 PMOS 트랜지스터일 경우, 상기 교류펄스전압은 양의 전압범위 내에서 최대값이 10V 이상이고, 상기 전계효과트랜지스터가 PMOS 일 경우, 상기 교류펄스전압은 음의 전압범위 내에서 최소값이 -10V 이하인 것을 특징으로 하며, 상기 교류펄스전압은 500kHz 이하의 주파수를 가지는 것을 특징으로 한다. 이때 특히 상기 교류전압발생장치는 매 회 10 초 이상의 시간을 가지고 적어도 일 회 이상 교류펄스전압을 출력하는 것을 특징으로 하는 바, 이하 본 발명에 대한 올바른 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
본 발명은 하나의 교류펄스전압 만을 사용하여 전계효과트랜지스터의 오프전류를 감소시킴과 동시에 온전류를 증가시키는 것을 특징으로 하는데, 특히 액정패널의 단위화소에 각각 실장되는 티에프티에 적용될 경우 더 큰 효과를 얻을 수 있다.
이에 도 4a는 본 발명에 따른 전계효과트랜지스터의 오프전류 감소를 가능하게 하는 시스템의 일례로, 액정표시장치용 액정패널에 정의된 단위화소에 대한 등가회로도이다.
이는 일반적인 경우와 유사하게 주사신호전압이 출력되는 다수의 게이트배선(132)과, 화상신호전압이 출력되는 다수의 평행한 데이터배선(134)이 직교하도록 배열되어 단위화소를 정의하고, 이들 각 화소에는 각각 전계효과트랜지스터로서의 티에프티(T) 및 액정캐패시터(Clc)가 실장된다.
이에 티에프티(T)의 게이트전극(G)은 게이트배선(132)과, 드레인전극(D)은 데이터배선(134)과, 소스전극(S)은 액정캐패시터(Clc)와 각각 연결되는데, 이 액정캐패시터(Clc)는 액정 및 이를 사이에 두고 서로 대향하는 화소전극과 투명전극을 포함하여 구성된다.
또한 프레임별로 화상을 디스플레이하는 액정패널에 있어, 바람직하게는 이전 프레임에서 액정캐패시터(Clc)에 인가된 전압을 다음 프레임까지 유지될 수 있도록 하는 스토리지 캐패시터(Cst)가 구비되어 액정캐패시터(Clc)와 병렬연결되는데, 설명의 편의를 위해 별도의 스토리지배선(136)을 가지는 스토리지 온 커먼(storage on common) 방식이 도시되어 있다. 이 스토리지캐패시터는 전술한 신호 유지기능 외에도 계조표시의 안정, 플리커 감소 및 잔상효과 감소 등의 기능을 가지고 있음은 일반적인 경우와 동양(同樣)이다.
그러나 본 발명에 따른 전계효과트랜지스터의 오프전류 감소시스템은, 일반적인 경우와 달리 별도의 전압발생부(150)가 구비되는 것이 상이한 바, 이 전압발생부(150) 내에는 전계효과트랜지스터의 직류전압을 출력하는 직류전압발생장치(152)와, 교류펄스전압을 출력하는 교류전압발생장치(154)가 포함된다. 이에 전계효과트랜지스터의 각 전극은 적절히 선택되어 직류전압발생장치(152) 또는 교류전압발생장치(154)와 전기적으로 연결된다.
즉, 본 발명은 간단히 전계효과트랜지스터의 오프전류를 감소시키기 위해서, 세 개의 전극 중 선택된 하나의 전극은 접지되고, 다른 하나에는 교류펄스전압이 입력되며, 또 다른 하나의 전극은 접지 또는 직류전원이 인가될 수 있는 바, 후술하는 각 실시예에 따라 적절히 본 발명에 따른 전원발생부에 연결된다. 이에 도 4a는 후술하는 본 발명의 제 1 실시예에 따른 전계효과트랜지스터의 오프전류 감소시스템이 구비된 액정표시장치용 액정패널의 단위화소에 대한 등가회로도이지만, 제 2 실시예를 도시한 도 5a와 제 3 실시예의 도 6a와 비교할 경우 기본적인 요소는 동일하고, 단지 전원발생부(150)의 직류전원발생장치(152) 및 교류전원발생장치(154)와 연결되는 전극 만이 상이하므로 이를 대표하여 설명하였다.
이때 이 전원발생장치(150)는 본 발명에 따른 전계효과트랜지스터의 오프전류 감소방법에 사용되기 위한 것이므로, 액정패널의 제조단계 후 적절한 공정에서 절단되어 접지됨으로서 일반적인 액정패널과 동일한 등가회로를 구현하게 된다.
이러한 구성을 가지는 액정패널에 있어서, 각 화소에 실장된 티에프티(T)의 오프전류를 감소하기 위한 본 발명에 따른 전계효과트랜지스터의 오프전류감소방법은 몇 가지 실시예로 구분될 수 있으므로, 이들 각 실시예 별로 구분하여 설명한다.
제 1 실시예
본 발명에 따른 전계효과트랜지스터의 오프전류 감소를 위한 방법은, 전계효과트랜지스터를 오프 시킨 상태에서 드레인전극(D)으로 교류펄스전압을 인가하는 것을 특징으로 한다. 이를 위한 시스템으로는 전술한 도 4a와 같이 구성될 수 있는데, 전계효과트랜지스터를 오프시킬 수 있도록 게이트전극(G)은 직류전원장치(152)와 연결되고, 드레인전극(D)은 교류발생장치(154)와 연결되며, 소스전극은 접지된다.
도 4b는 본 발명에 따른 전계효과트랜지스터의 오프전류 감소를 위한 제 1 실시예에 있어서, 특히 PMOS 형 트랜지스터의 게이트전극(G)과 소스전극(S) 및 드레인전극(D)으로 입력되는 전압을 시간의 순서에 따라 비교하여 도시한 그래프이다. 이때 편의상 도면에는 PMOS 형 트랜지스터를 도시하였지만, 본 발명은 PMOS 또는 NMOS 형 트랜지스터 모두에 적용 가능함은 이하의 설명을 통해 당업자에게 자명한 사실이 될 것이다.
먼저 본 발명은 게이트전극(G)으로 전계효과트랜지스터를 오프시킬 수 있는 직류전압을 인가함과 동시에 소스전극(S)을 접지하게 된다. 이에 도면에 PMOS 형 트랜지스터를 예시였으므로 양의 전압, 일례로 15V를 인가하지만, 이와 달리 NMOS 형 트랜지스터의 경우 음의 값을 가지는 직류전압이 입력되어 소자를 오프시키게 되는 바, 바람직하게는 이 오프직류전압의 크기는 PMOS 트랜지스터의 경우 10V 이상, NMOS 트랜지스터의 경우 -10V 이하의 크기를 가지는 것이 유리하다.
이후 드레인전극(D)으로 교류펄스전압을 입력하게 되는데, 일례로 도면에는 각각 최대값이 15V, 최소값이 -15V를 가지는 교류전압을 상정하였지만, 바람직하게는 최대값이 10V 이상, 최소값이 -10V 이하의 크기로, 500kHz 이하의 주파수를 가지는 교류전압을 사용하는 것이 유리하다.
이때 교류펄스전압의 최대값이 입력되는 동안 전계효과트랜지스터의 각 전극에서 나타나는 전압의 크기는 도 4c에 도시한 바와 같이, 게이트전극(G)은 15V, 소스전극(S)은 접지전위인 0V를 나타내며, 드레인전극(D)은 15V의 전압을 나타내게 된다. 이에 게이트전극(G)과 드레인전극(D) 사이에는 전위차가 발생하지 않지만, 게이트전극(G)과 소스전극(S) 사이에서는 전위차가 크게 나타나고, 이로 인해 소스정션 부근에서의 오프-스트레스가 발생된다.
이어 교류펄스전압의 최소값이 입력되는 동안, 전계효과트랜지스터의 각 전극에서 나타나는 전압의 크기는 도 4d에 도시한 바와 같이 게이트전극(G)이 15V, 소스전극(S)이 접지전위로 0V를 나타냄은 전술한 경우와 동일하지만, 드레인전극(D)은 -15V의 전압을 나타낸다. 이에 보다 큰 전압차이가 나타나는 게이트전극(G)과 드레인전극(D) 사이, 즉, 드레인정션에서 오프-스트레스가 발생된다.
이와 같이 드레인정션 및 소스정션에서의 오프-스트레스 현상은 교류펄스전압의 주기에 의해 반복 발생됨으로서 실리콘 재질의 액티브층이 가지는 결함이 치유되는데, 목적에 따라 전술한 과정을 일회 내지 수차례 반복할 수 있고, 이들 매회 교류펄스전압의 인가시간은 10초 이상인 것이 바람직하다.
제 2 실시예
본 발명에 따른 전계효과트랜지스터의 오프전류 감소를 위한 방법의 또 다른 하나는, 전계효과트랜지스터를 오프시킨 상태에서 소스전극으로 교류펄스전압을 인가하는 것을 특징으로 한다. 이를 위한 시스템으로는 도 5a와 같이 구성될 수 있는 바, 전계효과트랜지스터를 오프시킬 수 있도록 게이트전극(G)은 직류전원장치(152)와 연결되고, 드레인전극(D)은 접지되며, 소스전극은 교류발생장치(154)와 연결된다.
이에 도 5b는 본 발명에 따른 전계효과 트랜지스터의 오프전류감소를 위한 제 2 실시예를 설명하기 위한 도면으로, 전술한 제 1 실시예와 동일하게 PMOS 형 트랜지스터의 게이트전극(G)과 소스전극(S) 및 드레인전극(D)으로 입력되는 전압을 시간의 순서에 따라 비교하여 도시한 그래프이다.
먼저 본 발명의 제 2 실시예에서는 게이트전극(G)으로 전계효과트랜지스터를 오프시킬 수 있는 양의 값을 가지는 직류전압, 일례로 15V 를 인가함과 동시에 드레인전극(D)을 접지하게 된다. 이때 도면에는 PMOS 형 트랜지스터를 예시였으므로 게이트전극(G)으로 양의 전압을 인가하지만, 이와 달리 NMOS 형 트랜지스터의 경우 음의 값을 가지는 직류전압이 입력되어 소자를 오프시킬 수 있음은 당연한 바, 바람직하게는 이 오프직류전압의 크기는 PMOS 트랜지스터의 경우 10V 이상, NMOS 트랜지스터의 경우 -10V 이하의 크기를 가지는 것이 유리하다.
이후 본 발명에 따른 교류전압발생장치를 사용하여 소스전극(S)으로 교류펄스전압을 입력하게 되는데, 일례로 도면에는 각각 최대값이 15V, 최소값이 -15V를 가지는 교류전압을 상정하였지만, 바람직하게는 최대값이 10V 이상, 최소값이 -10V 이하의 크기로, 500kHz 이하의 주파수를 가지는 교류전압이 사용되는 것이 유리하다.
이때 교류펄스전압의 최대값이 입력되는 동안 전계효과트랜지스터의 각 전극에서 나타나는 전압의 크기는 도 5c 도시한 바와 같이, 게이트전극(G)은 15V, 드레인전극(D)은 접지전위인 0V를 나타내게 되고, 소스전극(S)은 15V 의 크기를 나타낸다. 이에 게이트전극(G)과 드레인전극(D) 사이의 드레인정션에서 오프-스트레스가 발생하게 된다.
이어 교류펄스전압의 최소값이 입력되는 동안 전계효과트랜지스터의 각 전극에서 나타나는 전압의 크기는 도 5d에 도시한 바와 같이 게이트전극(G)이 15V, 드레인 전극(D)은 접지전위인 0V를 나타냄은 동일하지만, 소스전극(S)은 -15V의 크기를 나타내는 바, 보다 큰 전압차이가 나타나는 게이트전극(G)과 소스전극(S) 사이, 즉 소스정션에서 오프-스트레스가 발생한다.
이러한 드레인정션에서의 오프-스트레스 현상과 소스정션에서의 오프-스트레스 현상은 교류펄스전압에 의해 주기적으로 반복되어 실리콘 재질의 액티브층이 가지는 결함이 치유되는데, 목적에 따라 전술한 과정을 일회 내지 수차례 반복할 수 있지만, 특히 매회 교류펄스전압의 인가시간은 10초 이상인 것이 유리하다.
제 3 실시예
본 발명에 따른 전계효과트랜지스터의 오프전류 감소를 위한 방법의 마지막 하나는, 소스전극(S)과 드레인전극(D)을 각각 접지시킨 상태에서 게이트 전극으로 교류펄스전압을 인가하는 것을 특징으로 한다.
이에 도 6a는 이를 위한 시스템을 도시한 것으로, 게이트전극(G)은 본 발명에 따른 전원발생부(150)의 교류전원발생장치(154)와 연결되고, 소스전극과 드레인 전극은 각각 접지된다.
또한 6b는 PMOS 형 트랜지스터의 게이트전극(G)과 소스전극(S) 및 드레인전극(D)으로 입력되는 전압을 시간의 순서에 따라 비교하여 도시한 그래프로서, 최초 드레인전극(D)과 소스전극(S)으로는 각각 접지전위인 0V가 입력된다.
이후 게이트전극(G)으로는 교류펄스전압이 입력되는데, 이때 도시한 PMOS 트렌지스터의 경우 양의 범위 내에서 최대값이 적어도 10V 보다 크고, NMOS의 경우 음의 전압범위 내에서 최소값이 적어도 -10V 보다 작은, 500kHz 이하의 주파수를 가지는 교류전압을 사용하는 것이 유리하다.
이에 도면에는 최소값이 0V, 최대값이 30V 인 교류전압파형이 도시되어 있다.
이때 교류펄스전압의 최대값이 입력되는 동안 전계효과트랜지스터의 각 전극에서 나타나는 전압의 크기는, 도 6c 도시한 바와 같이 게이트전극(G)은 30V, 드레인전극(D)과 소스전극(S)은 각각 접지전위인 0V를 나타내게 된다. 따라서 게이트전극(G)과 드레인전극(D) 사이의 드레인정션 및 게이트전극(G)과 소스전극(S) 사이의 소스정션에서 동시에 오프-스트레스가 발생된다.
이어 교류펄스전압의 최소값 0V가 입력되는 동안 도 6d에 도시한 바와 같이 각 전극은 모두 접지전위와 같은 0V를 나타내므로 별다른 전기적 현상을 발생되지 않는다.
이러한 소스 및 드레인 정션에서의 오프-스트레스 현상은 주기적으로 반복되어 실리콘 재질의 액티브층이 가지는 결함이 치유되고, 목적에 따라 전술한 과정을 일회 내지 수차례 반복할 수 있지만, 이들 매회의 교류펄스전압 인가시간은 최소 10초 이상인 것이 유리하다.
본 발명은 전계효과트랜지스터의 오프전류를 감소하기 위해서, 전계효과트랜지스터가 가지는 게이트전극과, 드레인전극과, 소스전극 중 선택된 두 전극의 전위를 고정하고, 상기 다른 하나의 전극에 교류펄스전압을 일회 내지 수회 입력하는 방법을 제공한다. 이에 본 발명은 하나의 교류펄스전압 만을 사용하여 전계효과트랜지스터의 오프전류 감소는 물론 온 전류를 증가시킬 수 있어, 보다 단순한 방법으로 목적을 실현하는 장점을 가지고 있다.
특히 본 발명은 전계효과트랜지스터 중 특히 액정표시장치에 포함되는 티에프티에 적용될 경우 보다 큰 효과를 볼수 있는 바, 이를 가능하게 하는 시스템을 제공한다. 즉, 본 발명은 교류펄스전압을 발생하는 교류전원발생장치와, 직류전원을 발생하는 직류전원발생장치를 포함하는 전원발생부를 제공하여, 전계효과 트랜지스터의 각 전극이 적절히 선택되어 연결될 수 있도록 한다. 또한 이 전원발생부와 각 전극의 연결은 액정패널의 제조공정중 적절한 단계에서 절단되어 접지됨에 따라 일반적인 액정표시장치의 단위화소와 동일한 등가회로를 구성한다.
이를 통해 보다 개선된 전계효과트랜지스터 및 액정표시장치를 제공한다.
도 1은 일반적인 전계효과트랜지스터의 개략적 구성을 도시한 단면도
도 2는 일반적인 액정표시장치용 액정패널에 정의되는 단위화소에 대한 등가회로도
도 3a는 일반적인 전계효과트랜지스터의 오프전류 감소방법을 설명하기 위해, 상기 전계효과트랜지스터의 각 전극으로 입력되는 전압을 비교하여 도시한 그래프
도 3b와 도 3c는 각각 도 3a의 전압이 인가될 경우 전계효과트랜지스터의 각 전극에서 나타나는 전압의 크기를 나타낸 간략회로도
도 4a는 본 발명의 제 1 실시예에 따른 전계효과트랜지스터의 오프전류 감소시스템이 구비된 액정표시장치용 액정패널의 단위화소에 대한 등가회로도
도 4b는 본 발명의 제 1 실시예에 따른 전계효과트랜지스터의 오프전류 감소방법을 설명하기 위해서, 상기 전계효과트랜지스터의 각 전극으로 입력되는 전압을 비교하여 도시한 그래프
도 4c와 도 4d는 각각 도 4b의 전압이 인가될 경우 전계효과트랜지스터의 각 전극에서 나타나는 전압을 도시한 간략회로도
도 5a는 본 발명의 제 2 실시예에 따른 전계효과트랜지스터의 오프전류 감소시스템이 구비된 액정표시장치용 액정패널의 단위화소에 대한 등가회로도
도 5b는 본 발명의 제 2 실시예에 따른 전계효과트랜지스터의 오프전류 감소방법을 설명하기 위해서, 상기 전계효과트랜지스터의 각 전극으로 입력되는 전압을 비교하여 도시한 그래프
도 5c와 도 5d는 각각 도 5b의 전압이 인가될 경우 전계효과트랜지스터의 각 전극에서 나타나는 전압을 도시한 간략회로도
도 6a는 본 발명의 제 3 실시예에 따른 전계효과트랜지스터의 오프전류 감소시스템이 구비된 액정표시장치용 액정패널의 단위화소에 대한 등가회로도
도 6b는 본 발명의 제 3 실시예에 따른 전계효과트랜지스터의 오프전류 감소방법을 설명하기 위해서, 상기 전계효과트랜지스터의 각 전극으로 입력되는 전압을 비교하여 도시한 그래프
도 6c와 도 6d는 각각 도 6b의 전압이 인가될 경우 전계효과트랜지스터의 각 전극에서 나타나는 전압을 도시한 간략회로도
<도면의 주요부분에 대한 부호의 설명>
132 : 게이트배선 134 : 데이터배선
136 : 스토리지배선 150 : 전원발생부
152 : 직류전원발생장치 154 : 교류전원발생장치
Cst : 스토리지캐패시터 Clc : 액정캐패시터
G : 게이트전극 D : 드레인전극
S : 소스전극 T : 박막트랜지스터

Claims (31)

  1. 게이트전극과, 소스전극과, 드레인전극을 포함하는 전계효과트랜지스터의 오프전류 감소방법으로서,
    상기 게이트전극에 상기 전계효과트랜지스터의 오프 범위 내의 직류전압을 인가하고, 상기 소스전극을 접지하는 단계와;
    상기 드레인전극에 교류펄스전압을 일 회 내지 수 회 인가하는 단계
    를 포함하는 오프스트레스에 의한 전계효과트랜지스터의 오프전류 감소방법.
  2. 청구항 1에 있어서,
    상기 전계효과트랜지스터는 능동행렬액정표시장치용 액정패널의 화소구동을 위한 박막트랜지스터인 오프스트레스에 의한 전계효과트랜지스터의 오프전류 감소방법.
  3. 청구항 1에 있어서,
    상기 전계효과트랜지스터가 PMOS 트랜지스터일 경우, 상기 오프 범위 내의 직류전압의 크기는 10V 이상이고, 상기 전계효과트랜지스터가 NMOS 트랜지스터일 경우, 상기 오프 범위 내의 직류전압의 크기는 -10V 이하인 오프스트레스에 의한 전계효과트랜지스터의 오프전류 감소방법.
  4. 청구항 1에 있어서,
    상기 교류펄스전압은 최대값이 10V 이상, 최소값이 -10V 이하인 오프스트레스에 의한 전계효과트랜지스터의 오프전류 감소방법.
  5. 청구항 1에 있어서,
    상기 교류펄스전압은 500kHz 이하의 주파수를 가지는 오프스트레스에 의한 전계효과트랜지스터의 오프전류 감소방법.
  6. 청구항 1에 있어서,
    상기 교류펄스전압의 인가시간은 매 회 최소 10초 이상인 오프스트레스에 의한 전계효과트랜지스터의 오프전류 감소방법.
  7. 게이트전극과, 소스전극과, 드레인전극을 포함하는 전계효과트랜지스터의 오프전류 감소방법으로서,
    상기 게이트전극에 상기 전계효과트랜지스터의 오프 범위 내의 직류전압을 인가하고, 상기 드레인전극을 접지하는 단계와;
    상기 소스전극에 교류펄스전압을 일 회 내지 수 회 인가하는 단계
    를 포함하는 오프스트레스에 의한 전계효과트랜지스터의 오프전류 감소방법.
  8. 청구항 7에 있어서,
    상기 전계효과트랜지스터는 능동행렬액정표시장치용 액정패널의 화소구동을 위한 박막트랜지스터인 오프스트레스에 의한 전계효과트랜지스터의 오프전류 감소방법.
  9. 청구항 7에 있어서,
    상기 박막트랜지스터가 PMOS 트랜지스터일 경우, 상기 오프 범위 내의 직류전압의 크기는 10V 이상이고, 상기 전계효과트랜지스터가 NMOS 트랜지스터일 경우, 상기 오프 범위 내의 직류전압의 크기는 -10V 이하인 오프스트레스에 의한 전계효과트랜지스터의 오프전류 감소방법.
  10. 청구항 7에 있어서,
    상기 교류펄스전압은 최대값이 10V 이상, 최소값이 -10V 이하인 오프스트레스에 의한 전계효과트랜지스터의 오프전류 감소방법.
  11. 청구항 7에 있어서,
    상기 교류펄스전압은 500kHz 이하의 주파수를 가지는 오프스트레스에 의한 전계효과트랜지스터의 오프전류 감소방법.
  12. 청구항 7에 있어서,
    상기 교류펄스전압의 인가시간은 매 회 최소 10 초 이상인 오프스트레스에 의한 전계효과트랜지스터의 오프전류 감소방법.
  13. 게이트전극과, 소스전극과, 드레인전극을 포함하는 전계효과트랜지스터의 오프전류 감소방법으로서,
    상기 드레인전극과 상기 소스전극을 접지하는 단계와;
    상기 게이트전극에 상기 전계효과트랜지스터의 오프 범위 내의 교류펄스전압을 일 회 내지 수 회 인가하는 단계
    를 포함하는 오프스트레스에 의한 전계효과트랜지스터의 오프전류 감소방법.
  14. 청구항 13에 있어서,
    상기 전계효과트랜지스터는 능동행렬액정표시장치용 액정패널의 화소구동을 위한 박막트랜지스터인 오프스트레스에 의한 전계효과트랜지스터의 오프전류 감소방법.
  15. 청구항 13에 있어서,
    상기 박막트랜지스터가 PMOS 트랜지스터일 경우, 상기 교류펄스전압은 양의 전압범위 내에서 최대값이 10V 이상이고, 상기 전계효과트랜지스터가 PMOS 일 경우, 상기 교류펄스전압은 음의 전압범위 내에서 최소값이 -10V 이하인 오프스트레스에 의한 전계효과트랜지스터의 오프전류 감소방법.
  16. 청구항 13에 있어서,
    상기 교류펄스전압은 500kHz 이하의 주파수를 가지는 오프스트레스에 의한 전계효과트랜지스터의 오프전류 감소방법.
  17. 청구항 13에 있어서,
    상기 교류펄스전압의 인가시간은 매 회 최소 10 초 이상인 오프스트레스에 의한 전계효과트랜지스터의 오프전류 감소방법.
  18. 다수의 평행한 데이터배선과 게이트배선이 서로 종횡하도록 배열되어 각각 액정캐패시터가 실장되는 화소를 정의하는 능동행렬액정표시장치용 액정패널에 있어서, 상기 게이트라인과 연결되는 게이트전극과, 상기 데이터라인과 연결되는 드레인전극과, 상기 액정캐패시터에 연결되는 소스전극을 포함하는 전계효과트랜지스터의 오프전류 감소 시스템으로서,
    상기 소스전극은 접지되고,
    상기 게이트전극으로 상기 전계효과트랜지스터의 오프 범위 내의 직류전압을 인가하는 직류전원발생장치와, 상기 드레인전극으로 교류펄스전압을 인가하는 교류전원발생장치를 포함하는 전원발생부
    를 포함하는 오프스트레스에 의한 전계효과트랜지스터의 오프전류 감소 시스템.
  19. 청구항 18에 있어서,
    상기 전계효과트랜지스터가 PMOS 일 경우, 상기 오프 범위 내의 직류전압은 10V 이상이고, 상기 전계효과트랜지스터가 NMOS 일 경우, 상기 오프 범위 내의 직류전압은 -10V 이하인 오프스트레스에 의한 전계효과트랜지스터의 오프전류 감소 시스템.
  20. 청구항 18에 있어서,
    상기 교류펄스전압은 최대값이 10V 이상, 최소값이 -10V 이하인 오프스트레스에 의한 전계효과트랜지스터의 오프전류 감소 시스템.
  21. 청구항 18에 있어서,
    상기 교류펄스전압은 500kHz 이하의 주파수를 가지는 오프스트레스에 의한 전계효과트랜지스터의 오프전류 감소 시스템.
  22. 청구항 18에 있어서,
    상기 교류전압발생장치는 매 회 10 초 이상의 시간을 가지고 적어도 일 회 이상 교류펄스전압을 출력하는 오프스트레스에 의한 전계효과트랜지스터의 오프전류 감소 시스템.
  23. 다수의 평행한 데이터배선과 게이트배선이 서로 종횡하도록 배열되어 각각 액정캐패시터가 실장되는 화소를 정의하는 능동행렬액정표시장치용 액정패널에 있어서, 상기 게이트라인과 연결되는 게이트전극과, 상기 데이터라인과 연결되는 드레인전극과, 상기 액정캐패시터에 연결되는 소스전극을 포함하는 전계효과트랜지스터의 오프전류 감소 시스템으로서,
    상기 드레인전극은 접지되고,
    상기 게이트전극에 상기 전계효과트랜지스터의 오프 범위 내의 직류전압을 인가하는 직류전원발생장치와, 상기 소스전극에 교류펄스전압을 인가하는 교류전원발생장치를 포함하는 전원발생부
    를 포함하는 오프스트레스에 의한 전계효과트랜지스터의 오프전류 감소 시스템.
  24. 청구항 23에 있어서,
    상기 전계효과트랜지스터가 PMOS 일 경우, 상기 오프 범위 내의 직류전압은 10V 이상이고, 상기 전계효과트랜지스터가 NMOS 일 경우, 상기 오프 범위 내의 직류전압은 -10V 이하인 오프스트레스에 의한 전계효과트랜지스터의 오프전류 감소 시스템.
  25. 청구항 23에 있어서,
    상기 교류펄스전압은 최대값이 10V 이상, 최소값이 -10V 이하인 오프스트레스에 의한 전계효과트랜지스터의 오프전류 감소 시스템.
  26. 청구항 23에 있어서,
    상기 교류펄스전압은 500kHz 이하의 주파수를 가지는 오프스트레스에 의한 전계효과트랜지스터의 오프전류 감소 시스템.
  27. 청구항 23에 있어서,
    상기 교류전압발생장치는 매 회 10 초 이상의 시간을 가지고 적어도 일 회 이상 교류펄스전압을 출력하는 오프스트레스에 의한 전계효과트랜지스터의 오프전류 감소 시스템.
  28. 다수의 평행한 데이터배선과 게이트배선이 서로 종횡하도록 배열되어 각각 액정캐패시터가 실장되는 화소를 정의하는 능동행렬액정표시장치용 액정패널에 있어서, 상기 게이트라인과 연결되는 게이트전극과, 상기 데이터라인과 연결되는 드레인전극과, 상기 액정캐패시터에 연결되는 소스전극을 포함하는 전계효과트랜지스터의 오프전류 감소 시스템으로서,
    상기 소스전극과 상기 드레인전극은 접지되고,
    상기 게이트전극에 상기 전계효과트랜지스터의 오프 범위 내의 교류펄스전압을 인가하는 교류전원발생장치를 포함하는 전원발생부
    를 포함하는 오프스트레스에 의한 전계효과트랜지스터의 오프전류 감소 시스템.
  29. 청구항 28에 있어서,
    상기 박막트랜지스터가 PMOS 트랜지스터일 경우, 상기 교류펄스전압은 양의 전압범위 내에서 최대값이 10V 이상이고, 상기 전계효과트랜지스터가 PMOS 일 경우, 상기 교류펄스전압은 음의 전압범위 내에서 최소값이 -10V 이하인 오프스트레스에 의한 전계효과트랜지스터의 오프전류 감소 시스템.
  30. 청구항 28에 있어서,
    상기 교류펄스전압은 500kHz 이하의 주파수를 가지는 오프스트레스에 의한 전계효과트랜지스터의 오프전류 감소 시스템.
  31. 청구항 28에 있어서,
    상기 교류전압발생장치는 매 회 10 초 이상의 시간을 가지고 적어도 일 회 이상 교류펄스전압을 출력하는 오프스트레스에 의한 전계효과트랜지스터의 오프전류 감소 시스템.
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