KR100288040B1 - 반도체장치및그제조방법 - Google Patents

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야마자끼순페이
다케무라야스히코
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야마자끼 순페이
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Abstract

본 발명은 게이트 전극들상에 계단들을 거의 발생시키지 않고서 모서리없는 사형 박막 트랜지스터들(TFT)을 제조하는 방법에 관한 것이다.
이 방법은 기생용량을 줄이고 서로간에 트랜지스터들을 격리시키는데 효과적이다. 니켈과 같은 촉매제가 TFT들의 소오스/드레인 영역들에 해당하는 영역들에 첨가되거나, 촉매제층 또는 촉매제의 혼합물층이 형성된다.
진성 비결정 실리콘막은 위의 영역들 또는 촉매제나 그 혼합물의 층위에 형성된다. 이 박판은 위의 촉매제를 비결정 실리콘막으로 확산시키기 위하여 열 어닐링된다. 이 비결정 실리콘막은 소오스/드레인 영역들 주위에서 선택적으로 결정화된다.
결과적으로, 고저항률 영역들이 다른 영역들에 발생되며, 채널은 생성되지 않는다. 위의 TFT들은 서로간에 격리될 수 있다.

Description

반도체장치 및 그의 제작방법
제 1A 도∼제 1E 도는 본 발명의 실시예 1에 따른 TFT 제작공정을 나타내는 단면도.
제 2A 도 및 제 2B 도는 제 1B 도 및 제 1D 도에 각각 대응하는 상면도.
제 2C 도는 제 1D 도에 나타낸 TFT의 적층구조의 사시도.
제 3 도는 본 발명의 실시예 1에 따른 방법에 의해 제작된 TFT의 단면도.
제 4A 도∼제 4D 도는 본 발명의 실시예 2에 따른 TFT 제작공정을 나타내는 단면도.
제 5A 도∼제 5D 도는 종래기술에 따른 TFT 제작공정을 나타내는 단면도.
제 5E 도는 제 5C 도에 나타낸 TFT의 적층구조의 사시도.
제 6A 도 및 제 6B 도는 제 5A 도 및 제 5C 도에 각각 대응하는 상면도.
제 6C 도는 종래기술에 따른 TFT의 상면도.
제 7A 도는 종래기술에 따른 TFT 회로의 동작원리를 나타내는 사시도.
제 7B 도는 본 발명에 따른 TFT 회로의 동작원리를 나타내는 사시도.
제 8A 도 및 제 8B 도는 각각 제 7A 도 및 제 7B 도의 TFT 회로의 등가회로도.
제 9A 도∼제 9D 도는 본 발명의 실시예 3에 따른 TFT 제작공정을 나타내는 단면도.
* 도면의 주요부분에 대한 기호의 설명 *
1 : 유리기판 2 : 버퍼막
3, 7 : P형 영역 4, 6 : N형 영역
5 : 니켈초산염층 8 : 진성의 비정질 규소막
9 : 결정화된 규소영역 10 : 산화규소막
11 : 알루미늄막 12, 14 : 활성층
13, 15 : 게이트 절연막 16, 17 : 게이트 전극
18 : 층간절연물 19, 20, 21 : 전극/배선
본 발명은 결정성을 가지는 반도체, 특히 박막 형태의 규소 반도체와 그러한 규소 반도체를 사용한 반도체장치 및 그의 제작방법에 관한 것이다.
박막 장치로서 사용되는 박막트랜지스터(TFT)는 플래너(planar)형과 스태거(stagger)형의 2가지로 대별된다. 이들 TFT중, 제 5A 도∼제 5E 도 및 제 6A 도∼제 6C 도에 나타낸 바와 같은 형태를 가지는 스태거형 TFT가 널리 알려져 있다. 이하, 이들 스태거형 TFT를 엣지리스(edgeless)형 TFT라 부른다.
이러한 엣지리스형 TFT는 게이트 전극과 실질적으로 동일한 형상을 가지는 섬형상의 활성층을 가진다. 그 결과, 게이트 전극을 가로질러 연장하는 계단부(step)가 존재하지 않는다. 따라서, 이들은 계단부가 없기 때문에 엣지리스형이라 불린다.
게이트 전극을 가로질러 연장하는 계단부가 없다는 것은 TFT 특성과 생산수율에 아주 유리하다. 게이트 전극을 가로지르는(게이트 전극에 대하여 실질적으로 직각으로) 계단부에 의해 게이트 전극이 파손되는 일이 종종 관찰되지만, 엣지리스형에서는, 그러한 계단부에 의한 단선(斷線)이 일어나는 일은 거의 없다.
섬형상 활성층의 엣지부분에서는 플라즈마 손상이나 다른 원인에 의해 반도체 특성이 저하된다. 따라서, 엣지부를 통과하는 누설전류가 존재한다. 해당 게이트 전극이 선택되지 않은 상태에 있을 때(즉, N채널형의 경우, 0(제로) 또느 부(負)의 전압이 게이트 전극에 인가될 때), 다량의 누설전류(OFF 전류라고도 불림)가 흐른다. 따라서, 집적회로 특성이 저하된다.
엄밀하게 말하면, 엣지리스형이라도 활성층에 엣지가 존재하지만, 게이트 전극을 따라 연장하는 아주 긴 우회로를 통해 소스와 드레인이 전기적으로 접속된다. 따라서, 소스와 드레인이 거의 최단거리로 접속되어 있는 종래의 구조와 비교하여, 엣지리스형은 OFF 전류를 감소시키는데 있어 더욱 효과적이다.
엣지리스형에서는, 게이트 전극에 평행하게 연장하는 계단부가 존재한다. 이들 계단부는 주로 소스나 드레인의 계단부에 기인한다. 게이트 전극에 평행한 계단부는 게이트 전극의 파손이나 OFF 전류에는 거의 관련이 없기 때문에, TFT 특성에 미치는 영향은 적다.
종래, 엣지리스형 TFT는 제 5A 도∼제 5E 도에 나타낸 일련의 공정에 의해 제작되었다. 제 6A 도∼제 6C 도는 제 5A 도∼제 5E 도에 나타낸 엣지리스형 TFT의 상면도이다. 먼저, 유리기판(51)상에 직접 또는 적당한 절연물로 이루어진 버퍼(buffer)막(52)을 사이에 두고 한쌍의 N형 또는 P형의 비정질 또는 결정성 반도체영역(53)을 형성한다. 그리고, 그 반도체영역(53)을 덮도록 비정질 또는 결정성의 진성(N형 또는 P형 불순물이 의도적으로 주입되지 않은) 반도체층(54)을 형성한다. 반도체층(54)과 반도체영역(소스/드레인영역)(53)은 동일한 재질로 되어 있기 때문에, 그 반도체층(54)은 후에 오버에칭이 일어나지 않도록 소스/ 드레인영역(53)보다 충분히 얇게 하는 것이 바람직하다.(제 5A 도 및 제 6A 도)
그후, 절연막(55)과 도전(導電)막(56)을 형성한다(제 5B 도). 그리고, 도전막(56), 절연막(55) 및 반도체층(54)을 에칭하여 게이트 전극/배선(62, 63), 게이트 절연막(60, 61), 반도체층(58, 59)을 형성한다. 에칭을 위해 1회만의 포토리소그래피 공정이 수행되기 때문에, 게이트 전극/배선, 게이트 절연막, 반도체층은 거의 동일한 형상을 가진다.(제 5C 도 및 제 6B 도).
그 다음, 층간절연물(64)을 형성하고, 그 층간절연물(64)에 콘택트 홀을 형성한 다음, 소스/드레인 전극/배선(65, 66)을 형성한다(제 5D 도). 이렇게 하여 얻어진 TFT의 적층구조는 제 5E 도에 나타낸 상태를 취한다.
제 5E 도로부터 볼 수 있는 바와 같이, 반도체층은 게이트 전극/배선과 실질적으로 동일한 형상을 갖는다. 따라서, 게이트 전극이 긴 경우에는, 반도체층도 비례적으로 길게 된다. 반도체층은 게이트 절연막과 같은 얇은 막에 의해서만 게이트 배선으로부터 절연되어 있다. 따라서, 게이트 전극에 대하여 매우 큰 기생용량이 존재한다. 그 결과, 회로의 동작속도가 감소하게 되고, 또한, 소비전력이 증가한다. 특히, 반도체층이 결정성 규소로 만들어진 경우, 비정질 규소의 경우에 비하여 채널이 더욱 쉽게 유도되어, 이것이 심각한 문제이다. 액티브 매트릭스 회로와 같은 대면적 회로의 경우, 이 문제는 아주 심각해서 실제로 회로를 구동할 수 없게 된다.
또한, 소자 분리에 관해서도 문제가 있다. 하나의 TFT에 대해 하나의 게이트 전극이 제공되는 경우에는 아무런 문제가 발생하지 않는다. 그러나 제 6C 도에 나타낸 바와 같이, 2개 이상의 TFT에 걸쳐 하나의 게이트 배선이 형성되어 있는 경우에는, 문제가 발생한다. 이러한 구조에서는, 게이트 전극을 "온"(ON) 상태로 한 경우, 게이트 전극 아래에 위치된 반도체층 전체에 채널이 형성된다. 이것을 제 7A 도에 의거하여 더 상세히 설명한다.
제 7A 도 및 제 7B 도는, 제 6C 도에 나타낸 구조의 2개의 TFT의 게이트 전극이 1개의 게이트 배선(76)에 의해 구성되어 있는 것을 나타낸다. 그 게이트 배선(76)을 "온"으로 한 상태에서, 제1 TFT의 소스(72)에는 ON 신호가 인가되고, 제2 TFT의 소스(73)에는 OFF 신호가 인가된다. 제1 TFT의 드레인(74)으로부터의 출력신호와 제2 TFT의 드레인(75)으로부터의 출력신호도 제 7A 도 및 제 7B 도에 나타내어져 있다.
게이트 전극/배선(76)이 "온"이기 때문에, 반도체층(77)에 채널이 형성되고, 제1 TFT의 소스(72)로부터 드레인(74)으로 전류(78)가 흐르는 상태가 된다. 그러나, 반도체층(77)의 전면에 걸쳐 채널이 형성되기 때문에, 동시에 제2 TFT의 드레인(75)으로도 혼신(混信)전류(79)가 흐른다. 이것이 제 8A 도 및 제 8B 도의 등가회로에 나타내어져 있다. 제 8A 도에서는, 게이트 전극이 오프(OFF) 상태에 있다. 이때에는, 채널이 형성되지 않아서, 드레인 전류가 발생하지 않는다. 물론, 혼신전류도 발생하지 않는다. 제 8B 도에서는, 게이트 전극이 온(ON) 상태에 있다. 이때에는, 드레인 전류가 발생하는 동시에, 채널이 인접한 TFT에의 도전통로(저항의 기호로 표시됨)를 형성한다.
제 8B 도에 나타낸 바와 같이 채널이 유한의 저항을 가지기 때문에, 제1 TFT와 제2 TFT 사이의 간격이 증가함에 따라 혼신전류(79)가 감소한다. 그러나, 충분한 소자 분리를 제공하기 위해서는, 각 장치의 크기가 크게 증가된다. 예를 들어, 제1 소스와 제1 드레인 사이의 거리가 10㎛인 경우, 혼신전류를 1/100 이하로 하기 위해서는, 인접한 TFT 사이의 거리를 1 mm 이상으로 할 필요가 있다.
이러한 문제를 피하기 위해, 종래에는, 1개의 TFT에 대하여 1개의 게이트 전극/배선만이 제공될 필요가 있었다. 게이트 전극/배선을 일체로 구동할 필요가 있는 경우에는, 게이트 전극이 상부 금속층을 통하여 접속되어야 한다. 그러나, 이러한 구조에서는, 인접한 금속층 사이의 접촉이 증가하게 된다. 이것은 생산수율을 감소시킨다. 액티브 매트릭스 회로에서는, 상부 금속층을 데이터선으로 사용하는 경우가 있기 때문에, 추가의 도전성 배선이 필요하다. 또는, 데이터선을 가로지르는 부분 이외의 부분을 데이터선과 동일한 금속층으로 형성하는 것이 필요하다. 그러나, 전자의 구조에서는, 금속층의 수가 증가한다. 이것은 제작공정의 수를 증가시킨다. 즉, 생산성이 감소한다. 후자의 구조에서는, 인접한 금속층 사이의 접촉이 더욱 증가하여, 생산수율을 저하시킨다. 사실, 이들 구조중 어느 것도 실용적일 수 없다.
상기한 문제들의 관점에서, 본 발명의 목적은 게이트 배선을 공유하는 TFT 들에 있어서도 충분한 소자 분리가 달성되어 있는 반도체장치를 제공하는데 있다.
본 발명의 발명자들은, 비정질 규소막에 비정질 규소의 결정화를 촉진시키는 니켈과 같은 촉매원소를 함유하는 층을 부가함으로써, 통상의 비정질 규소 결정화온도보다 낮은 온도에서 단시간에 열어닐하여 결정성 반도체박막이 형성되는 것을 이용하여 상기한 문제를 해결하였다. 본 발명자들은 미량의 니켈을 비정질 규소막에 도입함으로써 결정화가 촉진될 수 있다는 사실을 발견하였다. 본 발명자들은 비정질 규소가 니켈과 쉽게 결합하여 니켈 규화물을 만들고, 이것이 인접한 비정질 규소와 다음과 같이 반응한다고 추측한다.
비정질 규소(규소 A) + 니켈 규화물(규소 B) → 니켈 규화물(규소 A) + 결정성 규소(규소 B)
(규소 A와 규소 B는 규소의 위치를 나타낸다)
이 반응식은 니켈이 비정질 규소를 결정성 규소로 변화시키면서 주위로 확산하는 것을 나타낸다. 실제로는, 그 반응이 580℃ 이하에서 개시되고, 450℃에서도 반응이 관측된다는 것이 알려져 있다. 이 반응의 결과로, 1×1016/㎤을 초과하는 니켈이 규소중에 잔존하였다.
또한, 이것은 결정화가 일 방향으로 진행한다는 것을 의미한다. 즉, 결정화의 방향을 제어할 수 있다. 특히, 니켈이 횡방향으로 이동하는 경우, 결정화가 횡방향으로 진행한다. 이것을, 니켈첨가 저온결정화 공정에 있어서의 횡방향성장 과정이라 부른다. 비정질 규소의 결정화를 촉진시키는데 사용될 수 있는 원소들로서는, 니켈(Ni) 이외에, 주기표의 VIII족에 속하는 원소(즉, 철(Fe), 코발트(Co), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 플라티늄(Pt)), 또는 3d 원소(즉, 스칸듐(Sc), 바나듐(V), 망간 (Mn), 구리(Cu), 아연(Zn)) 및 금(Au), 은(Ag)을 들 수 있다.
본 발명의 발명자들은, 그러한 원소가 첨가되면, 두께 300∼1000 Å의 비정질 규소막 조차도 결정화될 수 있음을 발견하였다. 이러한 막을 TFT에 적용하면, 활성층을 얇게 할 수 있다. 따라서, 특성들이 향상될 수 있다. 상기한 원소들중 많은 것이 규소 반도체에는 바람직하지 않음을 주목해야 한다. 본 발명자들의 연구결과, TFT의 활성층중의 상기 원소의 농도는 1×1019원자/㎤ 이하인 것이 바람직한 것으로 드러났다.
이하, 비정질 규소의 결정화를 촉진시키는 상기한 원소를 촉매원소라 칭한다. 본 발명은, 그러한 촉매원소의 첨가에 의한 결정화를 이용하여, 종래의 방법에서는 문제가 되었던 엣지리스형 TFT의 소자간 분리를 행하는 것이다.
본 발명에서는, 소스/드레인영역에 촉매원소를 함유시키거나, 또는 소스/드레인영역이 될 영역의 상면이나 하면에 밀착하여 촉매원소 또는 그의 화합물의 층을 형성한다. 그리고, 촉매원소 또는 그의 화합물의 층상에, 촉매원소가 충분히 저농도로 도핑된 진성의 비정질 규소막을 형성한다. 그리고, 그 비정질 규소막을 적절한 시간, 적절한 온도로 열어닐한다. 그 결과, 촉매원소가 소스/드레인영역으로부터 확산하고, 결정화가 소스/드레인영역 주위에 집중된다. 이때, 결정화가 소스와 드레인 사이의 드레인 전류와 평행하게 진행한다. 이것은 TFT의 특성을 향상시키는데 효과적이다.
이하, 본 발명의 제작방법의 기본개념을 제 1A 도∼제 1E 도 및 제 2A 도∼제 2C 도를 참조하여 설명한다.
제 1B 도에 나타낸 바와 같이, 기판(1) 또는 버퍼막(2)상에, 촉매원소를 함유하고 소스/드레인영역이 되는 영역(6, 7)을 형성한 후, 진성의 비정질 규소막(8)을 형성한다. 그리고, 이것에 적절한 조건하에 열어닐을 행한다. 그 결과, 제 2A 도에 나타낸 바와 같이, 소스/드레인영역 주위에서만 선택적으로 결정화된 영역(9)이 형성되고, 다른 부분은 비정질인 상태로 남는다.
그러한 선택적 결정화는, 비정질 규소막의 두께가 1000 Å을 초과하고 어닐이 580℃ 이하에서 수행될 때 관찰된다. 그러나, 어닐 온도가 600℃보다 높으면, 촉매원소의 존재에 상관없이 규소막 전체에서 결정화가 개시된다. 또한, 과도하게 긴 시간의 어닐은 선택적 결정화에 바람직하지 않다. 이렇게 하여, 반도체층(8)이 선택적으로 결정화된다.(제 1B 도 및 제 2A 도)
그 다음, 절연막(10)과 도전막(11)을 퇴적한다(제 1C 도).
그후, 도전막(11), 절연막(10), 반도체층(8, 9)을 에칭하여 게이트 전극/배선(16, 17), 게이트 절연막(13, 15) 및 반도체층(12, 14)을 형성한다. 그 결과, 게이트 전극/배선, 게이트 절연막, 반도체층은 거의 동일한 형상을 가진다.(제 1D 도 및 제 2B 도)
그러나, 반도체층(12 또는 14)은 종래의 구조와 다른 구조를 가진다. 이것에 대해서는 제 2C 도에 나타낸 TFT의 적층구조와 관련하여 아래에서 설명한다. 즉, 이 반도체층(12) 내부에는 결정화된 영역(9)과 비정질 영역(8)이 존재한다. 이 효과에 대해서는 나중에 설명한다.
그후, 층간절연물(18)을 퇴적하고, 그 층간절연물에 콘택트 홀을 형성한 다음, 소스/드레인 전극/배선(19, 20)을 형성한다.(제 1E 도)
본 발명의 제1 실시양태는, N형 또는 P형 불순물과 비정질 규소의 결정화를 촉진시키는 촉매원소를 함유하는 1쌍의 반도체영역; 그 반도체영역들 사이에 형성된 게이트 전극; 그 게이트 전극과 실질적으로 동일한 형상을 가지는 게이트 절연막; 상기 게이트 전극과 실질적으로 동일한 형상을 가지며, 결정성 규소영역과 비정질 규소영역을 가지는 진성의 반도체층을 포함하는 것을 특징으로 하는 반도체장치이다.
본 발명의 제2 실시양태는, N형 또는 P형 불순물을 함유하는 1쌍의 반도체영역; 그 반도체영역들 사이에 형성된 게이트 전극; 그 게이트 전극과 실질적으로 동일한 형성을 가지는 게이트 절연막; 상기 게이트 전극과 실질적으로 동일한 형상이고, 상기 반도체영역들 사이에 위치하는 제1 부분으로서, 비정질 규소의 결정화를 촉진시키는 촉매원소를 1×1016∼1×1019원자/㎤의 농도로 함유하는 제1 부분을 가지는 진성의 반도체층을 포함하는 것을 특징으로 하는 반도체장치이다.
본 발명의 제3 실시양태는, N형 또는 P형 불순물을 함유하는 1쌍의 반도체영역; 그 반도체영역들 사이에 형성된 게이트 전극; 그 게이트 전극과 실질적으로 동일한 형상을 가지는 게이트 절연막; 상기 게이트 전극과 실질적으로 동일한 형상이고, 상기 반도체영역들 사이에 위치하는 제1 영역으로서, 상기 반도체영역들을 연결하는 선을 따라 결정화된 제1 영역을 가지는 진성의 반도체층을 포함하는 것을 특징으로 하는 반도체장치이다.
본 발명의 제4 실시양태는, N형 또는 P형 불순물과 비정질 규소의 결정화를 촉진시키는 촉매원소를 함유하는 적어도 2쌍의 반도체영역; 그 반도체영역들을 연결하는 게이트 전극 및 게이트 배선; 상기 게이트 전극과 실질적으로 동일한 형상을 가지는 게이트 절연막; 상기 게이트 전극과 실질적으로 동일한 형상이고, 적어도 2개의 결정성 규소영역을 가지는 진성의 반도체층; 상기 결정성 규소영역들 사이에 위치한 비정질 규소영역을 포함하는 것을 특징으로 하는 반도체장치이다.
본 발명의 제5 실시양태는, 절연표면상에 N형 또는 P형 규소막을 형성하는 공정; 상기 규소막의 상면 또는 하면에 밀착하여, 비정질 규소의 결정화를 촉진시키는 촉매원소를 함유하는 층을 형성하는 공정; 상기 N형 또는 P형 규소막과 촉매원소를 함유하는 상기 층을 에칭하여, 소스/드레인영역이 되는 1쌍의 반도체영역을 형성하는 공정; 진성의 비정질 규소막을 형성하는 공정; 열어닐에 의해 상기 비정질 규소막을 선택적으로 결정화시키는 공정; 절연막을 형성하는 공정; 도전막을 형성하는 공정; 상기 도전막, 상기 절연막 및 상기 규소막을 에칭하여, 게이트 전극, 게이트 절연막 및 반도체층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제작방법이다.
본 발명의 제6 실시양태는, 절연표면상에, N형 또는 P형 규소와 비정질 규소의 결정화를 촉진시키는 촉매원소를 함유하고 소스/드레인영역이 되는 1쌍의 반도체 영역을 형성하는 공정; 진성의 비정질 규소막을 형성하는 공정; 열어닐에 의해 상기 비정질 규소막을 선택적으로 결정화시키는 공정; 절연막을 형성하는 공정; 도전막을 형성하는 공정; 상기 도전막, 상기 절연막 및 상기 규소막을 에칭하여, 게이트 전극, 게이트 절연막 및 반도체층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제작방법이다.
본 발명의 제7 실시양태는, 절연표면상에 N형 또는 P형 규소막을 형성하는 공정; 상기 규소막의 상면 또는 하면에 밀착하여, 비정질 규소의 결정화를 촉진시키는 촉매원소를 함유하는 층을 형성하는 공정; 상기 N형 또는 P형 규소막과 촉매원소를 함유하는 상기 층을 에칭하여, 소스/드레인영역이 되는 1쌍의 반도체영역을 형성하는 공정; 진성의 비정질 규소막을 형성하는 공정; 절연막을 형성하는 공정; 열어닐에 의해 상기 비정질 규소막을 선택적으로 결정화시키는 공정; 도전막을 형성하는 공정; 상기 도전막, 상기 절연막 및 상기 규소막을 에칭하여, 게이트 전극, 게이트 절연막 및 반도체층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제작방법이다.
본 발명의 제8 실시양태는, 절연표면상에, N형 또는 P형 규소와 비정질 규소의 결정화를 촉진시키는 촉매원소를 함유하고 소스/드레인영역이 되는 1쌍의 반도체영역을 형성하는 공정; 진성의 비정질 규소막을 형성하는 공정; 절연막을 형성하는 공정; 열어닐에 의해 상기 비정질 규소막을 선택적으로 결정화시키는 공정; 도전막을 형성하는 공정; 상기 도전막, 상기 절연막 및 상기 규소막을 에칭하여, 게이트 전극, 게이트 절연막 및 반도체층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제작방법이다.
상기한 제5 또는 제7 실시양태에서, 촉매원소를 함유하는 층을 형성하기 위해서는, 다양한 방법들이 활용될 수 있다. 한 방법에서는, 촉매원소를 함유하는 용액을 스핀 코팅법이나 딥핑(dipping)법에 의해 도포한 다음, 건조시킨다. 다른 방법에서는, 촉매원소 또는 그의 화합물을 스퍼터법에 의해 성막한다. 또다른 방법에서는, 가스상태의 유기 니켈을 열, 광 또는 플라즈마를 사용한 기상성장법에 의해 분해·퇴적한다. 어떤 방법에서도, 상기 층의 두께는 필요로 하는 촉매원소의 양에 따라 결정될 수 있다. 일반적으로, 규소막에 함유될 수 있는 니켈의 농도는 1×1019원자/㎤ 이하이어서, 촉매원소 또는 그의 화합물의 층은 매우 얇게 된다. 따라서, 이 층은 실제로는 막의 형태를 취하지 않을 수도 있다.
촉매원소 또는 그의 화합물을 스퍼터법에 의해 층으로서 퇴적하는 경우, 스퍼터링 타겟은 촉매원소만으로 구성될 수 있다. 또한, 스퍼터링 타겟은 촉매원소의 규화물로 만들어질 수도 있다.
촉매원소 또는 그의 화합물의 층을 형성하기 위해 용액을 도포하고 건조시키는 방법에 있어서, 용액은 수용액 또는 유기용매액일 수 있다. 여기서, 함유란, 촉매 원소가 화합물로서 함유하는 의미와 단순히 분산되어 있는 의미 모두를 포함한다.
용매로서, 물, 알코올, 산, 암모니아로 이루어진 군으로부터 선택된 극성용매가 사용되는 경우, 용질로서 기능하는 촉매원소 화합물로서는 대표적으로, 브롬화물, 초산염, 수산염, 탄산염, 요드화물, 질산염, 황산염, 개미산염, 촉매원소의 아세틸아세토네이트 화합물, 4-시클로헥실 낙산염, 산화물, 수산화물로부터 선택된 것이 사용된다.
또한, 벤젠, 톨루엔, 크실렌, 4염화탄소, 클로로포름, 에테르로부터 선택된 무극성용매가 사용되는 경우, 촉매 화합물로서는 대표적으로, 촉매원소의 아세틸아세토네이트, 2-에틸헥산산염으로부터 선택된 것이 사용된다. 물론, 다른 용매와 용질이 사용될 수도 있다.
지금까지의 설명은 촉매원소가 완전히 용해된 용액을 사용하는 예이지만, 촉매원소를 완전히 용해시키는 것이 반드시 필요한 것은 아니다. 이 경우, 촉매원소 단체(單體) 또는 촉매원소의 화합물로 된 분말을 분산매에 균일하게 분산시켜 얻어진 에멀젼과 같은 물질이 사용될 수도 있다.
용액에 함유된 촉매원소의 양은 용액의 종류에 따라 변경될 수 있다. 촉매 원소의 중량 대 용액의 중량의 비는 1 : 200 ppm, 바람직하게는, 1 : 50 ppm이다. 이 값은 결정화 완료후 얻어진 막중의 촉매원소의 농도와 플루오르화 수소산에 대한 내성(耐性)을 고려하여 결정된다.
물과 같은 극성용매를 사용하여 촉매원소가 비정질 규소에 직접 도입되는 경우, 그 용액이 반발되어, 촉매원소를 균일하게 도입시키는 것이 불가능하다. 이 경우, 먼저, 두께 100 Å 이하의 얇은 산화막을 형성하고, 그 산화막상에, 촉매원소를 함유하는 용액을 도포한다. 이렇게 하여, 용액이 균일하게 도포될 수 있다. 엄밀하게 말하면, 이 경우, 산화막이 비정질 규소막과 촉매원소를 함유하는 층 사이에 존재한다. 그러나, 그 산화막은 매우 얇아서, 규소중으로의 촉매원소의 확산이 방해되지 않는다. 여기서는, 이러한 상태를 "촉매원소를 함유하는 층이 규소막에 밀착하여 있다"라고 표현한다.
또한, 촉매원소를 함유하는 용액에 계면활성제를 첨가하는 것도 유용하다. 이것은 피도포면에 대한 밀착성과 흡착성을 향상시킨다. 이 계면활성제는 미리 피도포면에 첨가될 수도 있다.
또한, 촉매원소는 2-에틸헥산산 니켈의 톨루엔 용액과 같은 무극성 용매를 용액으로 사용함으로써 비정질 규소막에 직접 도입될 수 있다. 이 경우, 레지스트가 도포될 때 사용되는 것과 같은 밀착제가 미리 도포되면, 촉매원소의 도입이 효과적으로 행해질 수 있다. 그러나, 도포량이 과다하면, 비정질 규소에의 촉매원소의 첨가가 방해되므로, 주의해야 한다.
제 7B 도에 나타낸 바와 같이, 이렇게 하여 얻어진 2개의 TFT(제 6C 도)의 게이트 전극이 1개의 게이트 배선을 공유하는 적층구조가 형성된다. 특히, 반도체층(80)이 부호 76으로 나타낸 게이트 배선과 동일한 구조를 가지며, 연속적으로 연장하여 있다. 그러나, 더 구체적으로는, 결정화된 영역(81, 83)들 사이에 비정질 영역(82)이 존재한다. 이러한 구조에서는, 게이트 전극(76)이 "온"으로 되고, 제1 TFT의 소스(72)가 "온"으로 되고, 제2 TFT의 소스(73)는 "오프"로 되면, 반도체층(80)의 결정화된 영역(81, 83)들에 채널이 형성된다. 그러나, 비정질 영역(82)에는 상대적으로 충분한 채널이 형성되지 않는다. 그 결과, 비정질 규소영역(82)은 드레인 전류(84)가 제1 TFT로부터 제2 TFT로 흐르는 것을 방해한다. 따라서, 각각의 TFT는 서로 분리된다. 일반적으로, 비정질 규소는 결정성 규소(다결정 규소)의 저항율보다 10,000배 이상의 고저항을 나타내기 때문에, 2개의 TFT 사이의 간격이 각 TFT의 소스와 드레인 사이의 간격에 근접하여도, 혼신전류가 1/10,000 이하로 된다.
즉, 본 발명에서는, 제 8B 도에 나타낸 저항을 크게 함으로써 혼신전류를 방지하는 것이 가능하게 된다. 맨처음 언급한 문제(즉, 게이트 배선상의 기생용량)에 관해서도, 상기 설명으로부터 이해될 수 있는 바와 같이, 실질적으로 소스/드레인영역 근방의 결정화된 부분들에만 용량이 발생된다. 따라서, 기생용량이 크게 감소될 수 있다.
이하, 첨부 도면들을 참조하여 본 발명의 실시예를 상세히 설명한다.
[실시예 1]
본 실시예를 제 1A 도∼제 1E 도, 제 2A 도∼제 2C 도, 제 3 도를 참조하여 설명한다. 본 발명의 기본적인 제작방법이 제 1A 도∼제 1E 도 및 제 2A 도∼제 2C 도에 나타내어져 있다.
기판으로서는, 코닝 7059 유리, NH 테크노글라스(Technoglass) NA35, NH 테크노글라스 NA45, 또는 다른 비알칼리 붕규산 유리가 바람직하다. 먼저, 스퍼터법, 플라즈마 CVD법, 대기압 CVD법 또는 다른 공지의 성막법에 의해 유리기판(1)상에 버퍼막(하지막(下地膜))(2)으로서 산화규소를 1000∼5000 Å, 바람직하게는, 1500∼3000 Å 두께로 퇴적하였다.
그후, 플라즈마 CVD법, 감압 CVD법(LPCVD) 또는 다른 공지의 성막법에 의해, 진성의 비정질 규소막을 1000∼5000 Å의 두께로 퇴적하였다. 이 막은 다결정 또는 미(微)결정성일 수도 있다. 이어서, 이온주입법에 의해 그 규소막에 N형 불순물과 P형 불순물을 주입(도핑)하여, N형 영역(4)과 P형 영역(3)을 형성하였다. N형 불순물로서 인을 사용하고, P형 불순물로서 붕소를 사용하였다. 이것은, 인이나 붕소를 함유하는 가스(포스핀(PH3) 또는 디보란(B2H6)과 같은)를 수소로 희석한 것을 플라즈마 방전시키고, 그것을 높은 전압으로 인출, 가속하여, 도핑될 시료(試料)에 조사하는 것이다.
본 실시예에서는, 먼저 포스핀이 사용되었다. 불순물을 전면에 10∼30 kV의 가속전압으로 도핑하였다. 그 다음, N형 영역을 형성하기 위한 영역을 포토레지스트로 덮고, 디보란을 사용하여, 5∼30 kV의 가속전압으로 붕소원자를 도핑하였다. 이때, 인원자의 도즈량은 1×1015원자/㎠이었고, 붕소원자의 도즈량은 4×1015원자/㎠이었다. P형 영역(3)에는 인과 붕소 모두가 도핑되었으나, 붕소보다는 인이 더 적게 도핑되었기 때문에, 이 영역(3)은 P형이 된다.
그후, 그 적층체를 과산화수소수 또는 과산화수소수와 암모니아의 혼합액에 담그었다. 규소막의 표면에 얇은 산화막이 형성되었다. 그 산화막의 두께가 약 100 Å인 때, 만족한 결과가 얻어졌다. 따라서, 이 공정은 500∼600℃의 비교적 저온에서 행해지는 열산화나, UV(자외광) 조사(照射)를 사용하는 광산화에 의해 대체될 수도 있다.
그 다음, 니켈 화합물(니켈초산염)의 매우 얇은 막(1∼20 Å으로 추정된다)을 스핀 코팅법에 의해 형성하였다. 본 실시예에서는, 이 막이 아래에 설명되는 방식으로 형성되었다. 먼저, 니켈을 초산염 용액에 10∼1000 ppm, 예를 들어, 25 ppm의 농도로 첨가하였다. 그 다음, 이 초산염 용액을 회전하고 있는 기판상에 2 ml 떨어뜨리고, 이 상태를 5분간 유지하여, 기판 표면상에서 니켈초산염 용액을 균일하게 확산시켰다. 이어서, 기판의 회전수를 증가시켜(2000 rpm) 60초간 스핀 건조를 행하였다.
초산염 용액중의 니켈의 실제 농도는 1 ppm을 초과하였다. 니켈용액의 도포를 수차례 반복하였다. 이렇게 하여, 스핀 건조를 거친 비정질 규소막상에 니켈 초산염 층이 형성될 수 있었다. 이 층은 다른 니켈 화합물을 사용하여서도 마찬가지로 형성될 수 있다.(제 1A 도)
이 적층체에 대하여 450℃로 1시간 탈수소처리를 행한 다음, 450∼580℃, 예를 들어, 550℃로 4시간 열어닐하였다. 그 결과, 니켈원자가 N형 영역(4)과 P형 영역(3)으로 확산하여, 그 영역들을 결정화시켰다.
열어닐 대신에, KrF 엑시머 레이저광 조사가 사용될 수도 있다. 즉, 결정화가 광어닐에 의해 행해질 수도 있다. 또한, 상기한 조건들과 동일한 조건에서 열어닐이 행해진 후, 엑시머 레이저 등을 사용하여 광어닐을 행할 수도 있다. 반대로, 광어닐을 행한 후, 상기한 조건들과 동일한 조건에서 열어닐을 행할 수도 있다. 또한, 상기한 조건들과 동일한 조건에서 열어닐을 행한 후, 광어닐을 행한 다음, 같은 조건에서 열어닐을 다시 행할 수도 있다. 어떠한 경우에도, 광어닐은 결정화를 증진시키는데 효과적이다. 그러나, 광어닐은 스트레스(stress)와 스트레인(strain)을 유발하는 경향이 있다. 열어닐은 스트레스와 스트레인을 경감시키는데 효과적이다.
이렇게 하여 N형 영역(4)과 P형 영역(3)을 결정화시킨 후, 그 영역들을 에칭하여, 소스/드레인영역이 되는 N형 영역(6)과 P형 영역(7)을 형성하였다. 이 에칭 공정은 그 영역들의 단면이 경사진(테이퍼진) 형태를 취하도록 행해졌다. 특히, N형 영역(6)과 P형 영역(7)이 두꺼운(3000 Å 이상) 경우에는, 계단부에 의해 야기되는 파손을 방지하기 위해 경사진 단면을 형성하는 것이 필요하다. 그 경사진 단면을 형성하기 위해 건식 에칭법이 바람직하다.
그 다음, 채널형성영역이 되는 진성의 비정질 규소막(8)을 플라즈마 CVD법이나 LPCVD법에 의해 300∼1000 Å의 두께로 형성하였다. 에칭 공정이 나중에 행해지는 경우, 비정질 규소막(8)의 두께와 N형 영역(6)과 P형 영역(7) 각각의 두께 사이의 선택비가 거의 존재하지 않는다. 오히려, N형 영역(6)과, P형 영역(7)은 니켈을 함유하고 있기 때문에 더욱 쉽게 에칭될 수 있다. 이러한 사실들을 고려하면, 비정질 규소막(8)의 두께는 N형 영역(6)과 P형 영역(7)의 두께의 절반 이하, 바람직하게는, 1/5 이하로 설정되어야 한다. 본 실시예에서는, 비정질 규소막(8)이 플라즈마 CVD법에 의해 500 Å의 두께로 형성되었다. 이 상태에서, N형 영역(6)과 P형 영역(7)이 전체적으로 비정질 규소막(8)으로 덮여졌다.(제 1B 도)
그후, 이 적층체에 대하여 450∼580℃, 예를 들어, 550℃로 4시간 열어닐하였다. 그 결과, N형 영역(6)과 P형 영역(7)으로부터 비정질 규소막(8)으로 니켈이 확산하였다. N형 및 P형 영역(6, 7) 주위에 위치한 비정질 규소막(8)의 부분들(제 2A도의 영역(9))이 결정화되었다. 특히, 소스와 드레인 사이에 위치한 비정질 규소막(8)의 부분에서, 결정화가 횡방향으로 진행하였다. 이 부분은 나중에 TFT의 채널이 된다. 한편, N형 및 P형 영역(6, 7)으로부터 떨어진 부분들은 비정질 상태로 남아있었다. 그러나, 이들 결정화되지 않은 부분들에도 니켈이 충분히 확산하였다. 그 결과, N형 영역(6)과 P형 영역(7)중의 니켈의 농도와 결정화된 규소영역(9)중의 니켈의 농도는 초기 상태에서의 N형 영역(6)과 P형 영역(7)중의 니켈 농도보다 낮았다. (제 2A 도)
이 열어닐중에, N형 및 P형 불순물이 N형 영역(6)과 P형 영역(7)으로부터 진성의 규소막으로 200∼500 Å만큼 확산하였다. 제 3 도에 나타낸 바와 같이, 저농도로 도핑된 N형 영역(n-)과 저농도로 도핑된 P형 영역(p-)이 형성되었다. 소위 저농도로 도핑된 드레인(LDD) 구조와 동등한 구조가 얻어졌다.(제 3 도)
이 공정후, 게이트 절연막을 스퍼터법이나 플라즈마 CVD법에 의해 500∼5000 Å의 두께로 형성하였다. 본 실시에에서는, 모노실란(SiH4)과 일산화이질소(N2O)를 원료로 하는 플라즈마 CVD법에 의해 산화규소막(10)을 1200 Å의 두께로 형성하였다. 산화규소막 대신에, 질화규소막이나 산화질화규소막이 형성될 수도 있다. 이어서, 스퍼터법에 의해 알루미늄막(11)을 3000∼8000 Å, 예를 들어, 5000 Å의 두께로 형성하였다. 알루미늄이 0.1∼0.5 중량%의 스칸듐(Sc)이나 이트륨(Y) 또는 0.5∼3 중량%의 규소를 함유한 경우, 내열성이 향상되었다. 알루미늄 대신에, 크롬, 탄탈, 텅스텐, 몰리브덴 등이 사용될 수도 있다.(제 1C 도)
그 다음, 알루미늄막(11), 산화규소막(10), 규소막(8)을 에칭하여, 게이트 전극(16, 17), 게이트 절연막(13, 15), 활성층(활성규소층)(12, 14)을 형성하였다.(제 1D 도와 제 2B 도)
그후, 산화규소로 된 층간절연물(18)을 플라즈마 CVD법이나 다른 방법에 의해 3000∼8000 Å, 예를 들어, 5000 Å의 두께로 형성하고, 소스/드레인영역(6, 7)에 콘택트 홀을 형성한 다음, 스퍼터법에 의해 알루미늄막을 3000∼8000 Å, 예를 들어, 5000 Å의 두께로 형성하고, 이것을 에칭하여, 전극/배선(19, 20, 21)을 형성하였다. 이렇게 하여, TFT 회로가 제작되었다.(제 1E 도)
제 1A 도∼제 1E 도 및 제 2A 도∼제 2C 도로부터 알 수 있는 바와 같이, 본 회로에서는, N채널형 및 P채널형 TFT가 하나의 게이트 전극을 공유한다. 이 회로는 TFT들의 드레인이 상호접속된 CMOS 인버터 구조를 취한다.
[실시예 2]
본 실시예를 제 4A 도∼제 4D 도를 참조하여 설명한다. 기판으로서 코닝 7059 유리가 사용되었다. 먼저, 유리기판(31)상에 버퍼막(32)으로서 산화규소를 2000 Å의 두께로 퇴적하였다. 그 다음, 포스핀(PH3), 모노실란(SiH4), 수소(H2)의 혼합가스를 사용한 플라즈마 CVD법에 의해 N형 비정질 규소막을 3000 Å의 두께로 형성하였다.
그 다음, 스퍼터법에 의해 니켈층(도시되지 않음)을 대략 20 Å의 두께로 형성하였다. 이 니켈층은 매우 얇아서, 실제로는 막의 형태를 취하지 않을 수도 있다.
이 상태에서, 비정질 규소막과 니켈층을 에칭하여, 소스/드레인영역이 되는 N형 영역(33)을 형성하였다. N형 영역 위에는 니켈층(도시되지 않음)이 있다.
그 다음, 채널형성영역이 되는 진성의 비정질 규소막(34)을 플라즈마 CVD법에 의해 800 Å의 두께로 형성하였다. 그리고, 이 적층체를 550℃로 4시간 열어닐 하였다. 그 결과, 니켈이 비정질 규소막(34)과 N형 소스/드레인영역(33)으로 확산하여, 그 영역들을 결정화시켰다. 특히, N형 영역 근방의 규소막의 부분들이 결정화 되어, 진성의 결정성 규소막(35)이 얻어졌다. 그러나, N형 영역(33)으로부터 떨어진 부분들은 결정화되지 않고 비정질 상태로 남았다.(제 4A 도)
이 공정 후에, 두께 1200 Å의 산화규소막과 두께 5000 Å의 알루미늄막을 퇴적하였다. 이 알루미늄막은 0.1∼0.5 중량%의 스칸듐(Sc)을 함유하였다. 이들 막과 규소막(34, 35)을 에칭하여, 게이트 전극(40), 게이트 배선(41), 게이트 절연막(38, 39), 규소막(36, 37)을 형성하였다. 결정화의 선택성 때문에, 규소막(36)은 결정성이었으나, 규소막(37)은 비정질이었다. 게이트 배선(41)과 비교하여, 규소막(37)은 사실상 절연물이다.(제 4B 도)
그 다음, 전해용액중에서 게이트 전극과 게이트 배선에 전류를 통과시켜, 그들의 표면을 양극산화시켰다. 그 결과, 양극산화막(산화알루미늄)(42, 43)이 생성되었다. 본 실시예에서는, 6.9∼7.1의 pH가 얻어질 때까지 3∼10%의 주석산에 암모니아를 적하한 용액을 전해용액으로 사용하였다. 그리고, 인가전압을 서서히 120 V 까지 증가시키고, 이 전압을 일정하게 유지하였다. 그 다음, 1시간 방치하여, 양극산화를 완료하였다. 본 실시예에서는, 약 2000 Å의 두께를 가지는 양극산화막이 얻어졌다. 그렇게 하여 얻어진 양극산화막은 치밀하고 단단하며, 핀홀(pinhole)을 거의 가지지 않았다. 그의 내전압은 양극산화공정에서 사용된 최고 전압(본 실시예에서는, 120 V)의 50% 이상이었다.(제 4C 도)
그후, 플라즈마 CVD법이나 다른 방법에 의해 층간절연물(44)으로서 산화규소를 3000∼8000 Å, 예를 들어, 5000 Å의 두께로 퇴적하고, 소스/드레인영역(33)에 콘택트 홀을 형성하고, 스퍼터법에 의해 알루미늄막을 3000∼8000 Å, 예를 들어, 5000 Å의 두께로 형성하였다. 이 알루미늄막을 에칭하여, 전극/배선(45, 46)을 형성하였다. 이렇게 하여, TFT 회로가 완성되었다.(제 4D 도)
제 4D 도로부터 볼 수 있는 바와 같이, 본 실시예에서는, 상부 금속층(배선)(46)과 게이트 배선(41) 사이에는 통상의 층간절연물(44)에 추가하여 양극산화막(43)이 존재하였다. 이것은 인접한 층들 사이의 단락(短絡)을 크게 감소시켰다.
[실시예 3]
본 실시예는, 액티브 매트릭스 회로와 그 액티브 매트릭스 회로를 구동시키는 주변구동회로를 동일 공정에 의해 동일 기판상에 형성하여 모놀리식(monolithic) 액티브 매트릭스 회로를 제작하는 방법에 관한 것이다. 본 실시예의 제작공정이 제 9A 도∼제 9D 도에 나타내어져 있다. 기판으로서, 코닝 7059 유리가 사용되었다. 그 유리기판(91)상에 버퍼막(92)으로서 산화규소를 2000 Å의 두께로 퇴적하였다.
그 다음, 플라즈마 CVD법에 의해 진성의 비정질 규소막을 3000 Å의 두께로 형성하였다. 그리고, 실시예 1에서 사용된 것과 동일한 수단에 의해 비정질 규소막에 N형 영역(93, 95)과 P형 영역(94)을 형성하였다.
그리고, 두께 500 Å의 산화규소막(96)을 선택적으로 형성하였다. 본 실시예에서는, 그 산화규소막을 형성한 후, 주변구동회로를 형성하는 영역의 산화규소막을 제거하였다.
그후, 이 적층체를 과산화수소수와 암모니아의 혼합액에 담그어, 산화규소막으로 덮히지 않은 주변구동회로 영역의 규소막의 표면상에 얇은 산화규소막을 형성하였다. 그리고, 실시예 1에서 사용된 것과 동일한 조건하에서 스핀 코팅법에 의해 니켈초산염층(97)을 형성하였다(제 9A 도).
그리고, 이 적층체에 대하여 550℃로 4시간 열어닐하여, 규소막을 결정화시켰다. 그러나, 액티브 매트릭스 회로가 되는 부분들에는 니켈이 존재하지 않기 때문에, 그 부분들은 결정화되지 않았다. 이 상태에서, 에칭을 행하여, 소스/드레인영역이 되는 N형 영역(98, 99, 102, 103) 및 P형 영역(100, 101)을 형성하였다.
이어서, 채널형성영역이 되는 진성의 비정질 규소막을 플라즈마 CVD법에 의해 800 Å의 두께로 형성하였다. 이 적층체에 대하여 550℃로 4시간 열어닐하였다. 그 결과, 주변구동회로의 N형 및 P형 영역(98∼101)에 근접한 영역들에서, 니켈이 비정질 규소막으로 확산하였다. 이들 영역이 결정화되어, 결정성 규소막(104)을 형성하였다. 액티브 매트릭스 회로영역들에는 니켈이 존재하지 않아서, 비정질 규소막(105)이 변하지 않은 채로 남았다.(제 9B) 도)
이 공정후, 두께 1200 Å의 산화규소막과 두께 5000 Å의 알루미늄막을 퇴적하였다. 그 알루미늄막은 0.2 중량%의 스칸듐을 함유하였다. 이들 막과 규소막 (104, 105)을 에칭하여, 게이트 전극(114, 115, 116), 게이트 배선(117), 게이트 절연막(110, 111, 112, 113), 규소막(106, 107,108, 109)을 형성하였다. 결정화의 선택성 때문에, 규소막(106, 107)은 결정성 규소이었으나, 규소막(108, 109)은 비정질 규소이었다.
그 다음, 이 적층체를 전해용액안에 담그고, 실시예 2에서 사용된 것과 동일한 조건하에서 액티브 매트릭스 회로의 게이트 배선과 게이트 전극에만 전류를 통과시켜, 그들의 표면을 양극산화시켰다. 그 결과, 양극산화막(산화알루미늄)(118, 119)이 형성되었다. 본 실시예에서는, 양극산화막의 두께가 대략 2000 Å이었다.(제 9C 도)
그후, 산화규소로 된 층간절연물(120)을 플라즈마 CVD법이나 다른 방법에 의해 5000 Å의 두께로 형성하고, 소스/드레인영역(98∼103)에 콘택트 홀을 형성하고, 스퍼터법에 의해 알루미늄막을 5000 Å의 두께로 형성하였다. 이 알루미늄막을 에칭하여, 전극/배선(121∼125)을 형성하였다. 그후, 플라즈마 CVD법에 의해 패시베이션막(126)으로서 질화규소를 2000 Å의 두께로 퇴적하였다. 이 막에 콘택트 홀을 형성하고, ITO(인듐 주석 산화물)로 된 화소전극(127)을 형성하였다. 이렇게 하여, TFT 회로가 완성되었다.(제 9D 도)
본 실시예에서는, 주변구동회로의 TFT가 결정성 규소 TFT인 반면에, 액티브 매트릭스 회로의 TFT는 비정질 규소 TFT이었다. 실시예 2에서와 동일한 방식으로 액티브 매트릭스 회로의 게이트 배선에만 양극산화막을 형성하였다. 이것은 액티브 매트릭스 회로에는 수 많은 배선 교차점이 존재하기 때문에 인접한 층들 사이의 단락을 방지하는데 효과적이다.
지금까지 설명된 바와 같이, 본 발명에 의해, 엣지리스형 TFT의 특성을 크게 개선시킬 수 있다. 그러나, 아주 일반적인 장치, 설비, 방법만이 요구된다. 또한, 본 발명에 따른 방법은 대량생산에 아주 적합하다. 따라서, 본 발명은 산업에 매우 큰 이익을 제공한다.
상기 실시예들에서는, 촉매원소로서 니켈이 사용되었다. 그러나, 선택된 물질의 종류에 따라 정도의 차이가 있지만, 철(Fe), 코발트(Co), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 플라티늄(Pt), 스칸듐(Sc), 티탄(Ti), 바나듐(V), 크롬(Cr), 망간(Mn), 구리(Cu), 아연(Zn), 금(Au), 은(Ag)과 같은 다른 촉매원소들이 사용되는 경우에도 유사한 이점이 얻어질 수 있다. 이렇게 하여, 본 발명은 산업상 아주 유익하다.

Claims (24)

  1. 제1 도전형을 가지고, 규소를 포함하는 소스 및 드레인 반도체영역들과; 상기 소스 및 드레인 반도체영역들 사이에 위치된 채널영역으로서의 제1 부분과, 상기 소스 및 드레인 반도체영역들 사이에 위치되지 않는 제2 부분을 가지고 있고, 상기 제1 도전형과 다른 제2 도전형을 가지며, 규소를 포함하는 반도체막과;
    상기 반도체막상에 형성되고, 주변 가장자리들이 상기 반도체막의 주변 가장자리들과 일치하여 있는 절연막; 및
    상기 절연막상에 형성되고, 주변 가장자리들이 상기 절연막의 주변 가장자리들과 일치하여 있는, 게이트 전극을 포함한 배선을 포함하고;
    상기 반도체막의 상기 제1 부분이 결정성 반도체로 되어 있고, 상기 제2 부분이 비정질 반도체로 되어 있는 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서, 상기 소스 및 드레인 반도체영역들이 결정성인 것을 특징으로 하는 반도체장치.
  3. 제 1 항에 있어서, 상기 반도체막의 상기 제1 부분에만 촉매금속이 선택적으로 도핑된 것을 특징으로 하는 반도체장치.
  4. 제 3 항에 있어서, 상기 촉매금속이 Ni, Fe, Co, Ru, Rh, Pd, Os, Ir, Pt, Sc, V, Mn, Cu, Zn, Au 및 Ag으로 이루어진 군으로부터 선택된 것을 특징으로 하는 반도체장치.
  5. N형 또는 P형 불순물을 함유하는 1쌍의 반도체영역들과;
    상기 반도체영역들 사이에 위치된 제1 부분과 상기 반도체영역들 사이에 위치되지 않는 제2 부분을 가지는 반도체층과;
    상기 반도체층상에 형성되고 상기 반도체층과 동일 형상으로 되어 있는 게이트 절연막; 및
    상기 게이트 절연막상에 형성되고 상기 게이트 절연막을 동일 형상으로 되어 있는 게이트 전극을 포함하고;
    상기 반도체영역들 사이에 위치된 상기 제1 부분이 결정성 반도체로 되어 있고, 상기 제1 부분에는 상기 반도체층의 결정화를 촉진시킬 수 있는 촉매원소가 도핑되어 있으며, 상기 반도체층으 상기 제2 부분이 비정질 반도체로 되어 있는 것을 특징으로 하는 반도체장치.
  6. 제 5 항에 있어서, 상기 제1 부분에 있어서의 상기 촉매원소의 농도가 1×1016∼1×1019원자/㎤이고, 상기 제2 부분에 있어서의 상기 촉매원소의 농도가 상기 제1 부분에서의 것보다 낮은 것을 특징으로 하는 반도체장치.
  7. N형 또는 P형 불순물을 함유하는 1쌍의 반도체영역들과;
    상기 반도체영역들 사이에 위치된 제1 부분과 상기 반도체영역들 사이에 위치되지 않는 제2 부분을 가지는 반도체층과;
    상기 반도체층상에 형성된 게이트 절연막; 및
    상기 게이트 절연막상에 형성된 게이트 전극을 포함하고;
    상기 게이트 절연막 및 상기 게이트 전극이 상기 반도체층과 동일 형상으로 되어 있고, 상기 반도체층의 상기 제1 부분이 결정성 반도체로 되어 있고 채널영역으로서 기능하며, 상기 제2 부분이 비정질 반도체로 되어 있는 것을 특징으로 하는 반도체장치.
  8. 제1 및 제2 박막트랜지스터를 가지는 반도체장치로서,
    N 도전형을 가지고 규소를 포함하는 제1의 소스 및 드레인 반도체영역들과;
    P 도전형을 가지고 규소를 포함하는 제2의 소스 및 드레인 반도체영역들과;
    상기 제1의 소스 및 드레인 반도체영역들 사이에 위치된 제1 부분과, 상기 제2의 소스 및 드레인 반도체영역들 사이에 위치된 제2 부분과, 상기 제1의 소스 및 드레인 반도체영역들 사이에 위치되지 않고 상기 제2의 소스 및 드레인 반도체영역들 사이에도 위치되지 않는 제3 부분을 가지고, 규소를 포함하는 반도체막과;
    상기 반도체막상에 형성되고, 주변 가장자리들이 상기 반도체막의 주변 가장자리들과 일치하여 있는 절연막; 및
    상기 절연막상에 형성되고, 주변 가장자리들이 상기 절연막의 주변 가장자리들과 일치하여 있는 게이트 배선을 포함하고;
    상기 제1 및 제2 부분이 각각 채널영역을 형성하도록 결정성 반도체로 되어 있고, 상기 제3 부분이 비정질 반도체로 되어 있는 것을 특징으로 하는 반도체장치.
  9. 적어도 제1 및 제2 박막트랜지스터를 가지는 반도체장치로서,
    기판상에 형성된, 상기 제1 박막트랜지스터의 제1 소스영역 및 제1 드레인영역;
    상기 기판상에 형성된, 제2 박막트랜지스터의 제2 소스영역 및 제2 드레인영역;
    상기 제1 소스영역 및 제1 드레인영역과 상기 제2 소스영역 및 제2 드레인영역 사이에서 연장하고, 상기 제1 소스영역과 상기 제1 드레인영역 사이의 부분과 상기 제2 소스영역과 상기 제2 드레인영역 사이의 부분이 각각 채널영역으로서 기능하는 반도체층;
    상기 반도체층상에 형성된 게이트 절연막;
    상기 반도체층 위에 형성되어 있고 상기 반도체층과 동일 형상으로 되어 있는, 상기 제1 및 제2 박막트랜지스터 모두에 공통의 게이트 전극을 포함하고;
    상기 제1 및 제2 박막트랜지스터의 채널영역들이 결정성이고, 상기 채널영역들 사이의 상기 반도체층의 부분들이 비정질인 것을 특징으로 하는 반도체장치.
  10. 제 9 항에 있어서, 상기 제1 소스영역 및 제1 드레인영역과 상기 제2 소스영역 및 제2 드레인영역이 규소의 결정화를 촉진시키는 촉매원소를 함유하는 것을 특징으로 하는 반도체장치.
  11. 제 10 항에 있어서, 상기 촉매원소가 상기 채널영역들 사이의 상기 반도체층의 부분들에서의 것보다 높은 농도로 상기 채널영역들에 함유되어 있는 것을 특징으로 하는 반도체장치.
  12. 절연표면상에 N형 또는 P형 규소막을 형성하는 공정;
    상기 규소막의 상면 또는 하면에 밀착하여, 규소의 결정화를 촉진시키는 촉매원소를 함유하는 층을 형성하는 공정;
    촉매원소를 함유하는 상기 층을 에칭하여, 소스 및 드레인영역이 되는 1쌍의 반도체영역을 형성하는 공정;
    비정질 규소막을 형성하는 공정;
    열어닐에 의해 상기 비정질 규소막을 선택적으로 결정화시켜, 채널영역을 형성하는 공정;
    상기 규소막상위에 절연막을 형성하는 공정;
    상기 절연막상에 도전막을 형성하는 공정; 및
    상기 도전막, 상기 절연막 및 상기 규소막을 에칭하여, 서로 동일 형상으로 되어 있는 게이트 전극, 게이트 절연막 및 반도체층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  13. 제 12 항에 있어서, 상기 층이 스핀 코팅에 의해 형성되는 것을 특징으로 하는 반도체장치 제작방법.
  14. 절연표면상에, 비정질 규소의 결정화를 촉진시키는 촉매원소를 함유하고 소스 및 드레인영역이 되는, N형 또는 P형 규소로 된 1쌍의 반도체영역들을 형성하는 공정;
    상기 반도체영역들을 덮는 비정질 규소막을 형성하는 공정;
    열어닐에 의해 상기 비정질 규소막을 선택적으로 결정화시켜, 채널영역을 형성하는 공정;
    상기 규소막상에 절연막을 형성하는 공정;
    상기 절연막상에 도전막을 형성하는 공정; 및
    상기 도전막, 상기 절연막 및 상기 규소막을 에칭하여, 서로 동일 형상으로 되어 있는 게이트 전극, 게이트 절연막 및 반도체층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  15. 절연표막상에 N형 또는 P형 규소막을 형성하는 공정;
    상기 규소막의 상면 또는 하면에 밀착하여, 비정질 규소의 결정화를 촉진하는 촉매원소를 함유하는 층을 형성하는 공정;
    촉매원소를 함유하는 상기 층을 에칭하여, 1쌍의 반도체영역들을 형성하는 공정;
    상기 반도체영역들을 덮는 비정질 규소막을 형성하는 공정;
    상기 규소막상에 절연막을 형성하는 공정;
    열어닐에 의해 상기 비정질 규소막과 그 규소막상에 형성된 상기 절연막을 함께 선택적으로 결정화시켜, 채널영역을 형성하는 공정;
    도전막을 형성하는 공정; 및
    상기 도전막, 상기 절연막 및 상기 규소막을 에칭하여, 서로 동일 형상으로 되어 있는 게이트 전극, 게이트 절연막 및 반도체층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  16. 절연표면상에, 비정질 규소의 결정화를 촉진시키는 촉매원소를 함유하고 소스 및 드레인영역이 되는, N형 또는 P형 규소로 된 1쌍의 반도체영역들을 형성하는 공정;
    상기 반도체영역들을 덮는 비정질 규소막을 형성하는 공정;
    상기 규소막상에 절연막을 형성하는 공정;
    열어닐에 의해 상기 비정질 규소막을 선택적으로 결정화시켜, 채널영역을 형성하는 공정;
    도전막을 형성하는 공정; 및
    상기 도전막, 상기 저연막 및 상기 규소막을 에칭하여, 서로 동일 형상으로 되어 있는 게이트 전극, 게이트 절연막 및 반도체층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  17. 제 5 항에 있어서, 상기 반도체층이 진성(眞性)인 것을 특징으로 하는 반도체장치.
  18. 제 7 항에 있어서, 상기 반도체층이 진성인 것을 특징으로 하는 반도체장치.
  19. 제 8 항에 있어서, 상기 반도체막이 진성인 것을 특징으로 하는 반도체장치.
  20. 제 9 항에 있어서, 상기 반도체층이 진성인 것을 특징으로 하는 반도체장치.
  21. 제 12 항에 있어서, 상기 비정질 규소막이 진성인 것을 특징으로 하는 반도체장치 제작방법.
  22. 제 14 항에 있어서, 상기 비정질 규소막이 진성인 것을 특징으로 하는 반도체장치 제작방법.
  23. 제 15 항에 있어서, 상기 비정질 규소막이 진성인 것을 특징으로 하는 반도체장치 제작방법.
  24. 제 16 항에 있어서, 상기 비정질 규소막이 진성인 것을 특징으로 하는 반도체장치 제작방법.
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