KR100225699B1 - Soi기판의 제조방법 및 제조장치 - Google Patents

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Abstract

종래의 SOI기판의 제조방법은 다공질단결정Si영역을 제거하기 위해 습식에칭을 이용하였으나, 이 습식에칭은 높은 체적의 SOI기판을 제조하기 위한 농도의 관리가 곤란하여 생산성의 감소를 초래하는 문제점이 있었다.
따라서, 본 발명에 의하면, 적어도 다공질단결정Si영역을 지닌 단결정 Si 기판의 다공질단결정Si영역의 표면위에 비다공질단결정Si영역을 형성하는 공정과, 상기 비다공질단결정Si영역의 표면에 절연영역을 개재해서 지지기판을 접착하는 공정과, 상기 다공질단결정Si영역을 제거하는 공정을 구비한 SOI기판의 제조방법에 있어서, 상기 다공질단결정Si영역을 제거하는 공정은, 다공질단결정Si영역의 에칭속도가 비다공질단결정Si영역의 에칭속도보다도 큰 건식에칭공정을 수행하는 공정을 지닌 것을 특징으로 하는 SOI기판의 제조방법이 제공된다.

Description

SOI기판의 제조방법 및 제조장치
본 발명은 막두께의 균일성 및 계면상태와 막의 틈새(공극)의 억제에 있어서 우수한 SOI(Silicon on Insulator)기판의 제조방법 및 제조장치에 관한 것으로서, 특히 고기능·고성능전자소자, 고집적회로 등에 적용되고, 유리 등의 투명한 절연기판이나 산화막을 지닌 실리콘기판상에 단결정반도체층을 제조하는 제조방법 및 제조장치에 관한 것이다.
절연체상에 단결정실리콘반도체층을 형성하는 것은 soi기술로서 널리 알려져 있고, 이 기판은 통상의 실리콘집적회로를 제조하는 데 사용되는 벌크실리콘기판으로는 성취할 수 없는 많은 이점을 지니고 있으므로 많은 연구가 행해져 왔다.
[SOS 및 SIMOX]
종래의 SOI기술의 하나는 소위 SOS(Silicon-On-Sapphire)로서, 이것은 사파이어 기판상에 실리콘층을 헤테로에피택셜성장시키는 기술이지만, 헤테로에피택셜성장된 실리콘결정의 품질은 나쁘다, 또, SIMOX(Separation-by-IMplanted-OXygen)는 실리콘에 다량의 산소이온을 주입한 후 어닐링을 행함으로써, 실리콘의 표면으로부터 약 0.2㎛의 위치까지 상기 주입된 산소가 매립된 SiO2층을 형성하는 SOI형성기술로서 실용되고 있다. 그러나, 이러한 다량의 산소이온의 주입과 어닐링에는 많은 시간이 필요하여, 생산성과 비용의 점에서 불리하고, 이온주입에 의해서 SOI실리콘층에 많은 결정결함이 초래된다고 하는 문제점이 있다. 또한, 산화층의 막의 품질을 유지하기 위하여 현재 산소이온의 주입을 줄이는 것을 곤란하며, 더욱이 주입된 SiO2막층의 두께를 변화시키는 것도 곤란한 것으로 여겨진다.
[본딩 SOI]
최근에 보고된 SOI형성기술중에, 일반적으로 특히 품질이 우수한 본딩SOI가 있다. 이것은 적어도 한쪽이 산화 등에 의해 형성된 절연막을 지닌 두매의 웨이퍼의 거울면을 서로 밀착시켜 어닐링하여 접착계면의 결합을 보강한 후, 어느 한쪽면으로부터 기판을 연마하거나 에칭하여 절연막상에 임의의 두께를 지닌 실리콘단결정박막을 남기는 기술이다. 이 기술에 있어서 가장 중요한 점은 실리콘기판을 박막화하는 공정이다. 보다 상세하게는, 통상 실시콘기판은 수백㎛로 두껍게 하거나, 혹은 수㎛ 또는 적어도1㎛이하의 두께가 되도록 균일한 연마나 에칭을 필요로 하는 데, 이것은 제어성 및 균일성의 점에서 기술적으로 매우 곤란하다. 실리콘을 박막화하는 데는 크게 2가지 방법이 있다. 그중 한 가지는, 연마에 의해서만 박막화를 행하는 방법(BPSOI : Bording and Polishing SOI)이고, 다른 한가지는 박막바로 위에 (실제로는 단일기판의 제조중의 박막바로밑에)에칭스톱층을 제작하여, 기판의 에칭과 에칭스톱층의 에칭의 2단계를 행하는 방법(BESOI : Bond and Etchback SOI)이다. 이 BESOI에 있어서는, 실리콘활성층이 미리 형성된 에칭스톱층위에 에피택셜 성장되는 경우가 자주 있으므로, 이 BESOI는 막두께의 균일성을 확고히 하기 위해서 지금까지 유리한 것으로 여겨지고 있다. 그러나, 에칭스톱SOI기판 고농도의 불순물을 종종 함유하고 있으므로, 결정격자의 변형을 초래하여, 결과적으로 이 결정결함이 에피택셜층으로 전파되는 문제가 있다. 또한 본딩후의 어닐링시 또는 에피택셜층의 산화시에 불순물이 확산되어 에칭특성을 변화시킬 가능성도 있다.
이들 본딩 SOI에 있어서, 본딩면, 즉 접착면이 오염된 경우 또는 접착면의 나쁜 평탄성 때문에 울퉁불퉁한 경우, 공극이라 불리는 많은 빈 공간이 접착계면에 나타난다. 이점으로부터 상기 설명한 BESOI는 많은 경우에 있어서 불리하다. 그 이유는 다음과 같다. 통상 에칭스톱층은 예를 들면 CVD에 의한 헤테로에피택셜성장이나 고농도의 불순물의 도핑에 의한 에피택셜성장에 의해 형성된다. 이중 CVD의 경우에 있어서, 특히 헤테로에피택셜성장의 경우에 있어서, 얻어진 편평도는 연마에 의해 얻어진 평탄면의 것보다 종종 열등하다. 또, 에칭스톱층은 이온주입에 의해 때때로 형성되나, 이 경우에 있어서도 편평도는 저하된다.
[신규의 BESOI기술]
접착면의 양호한 편평도, BESOI에 있어서와 같은 활성층의 균일한 막두께 및 종래의 BESOI의 것보다도 수차수 높은 에치백의 선택성을 얻기 위한 기술의 일례로서, 실리콘기판의 표면을 양극화성에 의해 다공질화하고, 그위에 실리콘활성층을 에피택셜성장시키는 기술이 있다(일본국 특개평 5-21338호 공보). 이 경우에 있어서, 다공질층은 BESOI에 있어서의 에칭스톱층에 상당한다. 그러나, 다공질실리콘의 에칭속도는 단결정실리콘에 비해서 플루오르화수소산계에칭액에 의해 매우 높으므로, 높은 선택성의 에칭특성은 에칭스톱층보다도 오히려 더욱 중요한 것으로 여겨진다. 이 기술은 CVD에 의해서가 아니라, 평탄한 단결정실리콘기판표면의 양극화성에 의해서 다공질실리콘층을 형성하므로, 에피택셜성장된 활성층의 편평도는, CVD 등에 의해 에칭스톱층을 형성하는 BESOI의 SOI기판호하다. 이 표면상에 성장된 에피택셜층은 비다공질단결정기판상에 성장된 에피택셜층의 것과 거의 동등한 결정성이 얻어지는 특성을 지닌다. 이것에 의해 활성층으로서 높은 신뢰성을 지닌 단결정실리콘기판상의 에피택셜층과 등가인 다결정박막을 사용하는 것이 가능하므로, 결정성이 우수한 동시에 막두께의 균일성이 우수한 SOI기판을 얻을 수 있다.
K. 사카구찌씨 등은, 실리콘단결정기판의 표면을 양극화성에 의해 다공질화고, 그 위에 에피택셜성장을 실시하여 얻어진 기판을 산화면을 지닌 실리콘기판에 접착하고, 비다공질단결정실리콘기판부분을 연마기에 의해 연마하여 다공질층을 노출시키고, 이 다공질층만을 HF/H202혼합액으로 선택에칭하여, 5인치웨이퍼용의 SOI실리콘층의 막두께분포로서 507nm±15nm(±3%)또는 96.8nm±4.5nm(±4.7%)를 얻은 것이었을 보고하고 있다. 또 이 경우에 있어서 HF/H202혼합액에 의한 에칭시, 다공질실리콘층의 에칭속도는 비다공질실리콘층의 것보다도 105배이므로, 다공질실리콘층이 BESOI에 있어서의 에칭스톱층으로서 잘 기능한다고 설명하고 있다.
또, 열산화면을 지닌 단결정실리콘기판 또는 투명한 실리카유리기판을 이 다공질실리콘상에 에피택셜실리콘막에 접착하는 방법이외에, 양기판의 SiO2면을 서로 접착하는 것도 가능하다. 활성층으로서의 에피택셜실리콘막과 SiO2(에피택셜층의 열산화막)간의 계면의 계면상태밀도는 충분히 낮고, SiO2층의 두께는 임의로 조절할 수 있으므로 SOI의 특성을 충분히 사용하여 기판을 제조할 수 있다. 게다가, 접착계면에서의 SiO2의 표면은 플라즈마처리에 의해 활성화됨으로써, 접착강도를 충분히 향상시킬 수 있어, 공극의 발생을 억제할 수 있다.
상기 설명한 신규의 BESOI기술에 의해서는, 막두께분포가 다공질Si영역의 높은 선택에칭에 의해서 에피택셜성장시의 막두께분포와 편평도를 유지하는 고품질의 SOI기판을 얻을 수 있으나, 상기 신규의 BESOI기술은 다공질Si영역의 제거시에 다음과 같은 문제점을 지닌다.
다공질Si영역의 제거시에 습식형의 플루오르화수소산계에칭액을 사용하여 습식 에칭을 행하므로, 다수의 기판의 처리시의 액교환 및 에칭액농도관리의 제어성이 용이하지 않아 생산성이 나쁘다.
그러므로, 다공질실리콘의 형성 및 에칭에 많은 시간이 걸린다고 하는 문제점이 있다.
따라서, 본 발명의 목적은, 다공질Si영역의 제거를 위해 습식형의 플루오르화수소산계에칭액을 사용하여 에칭액의 농도관리등 때문에 생산성이 저하하는 문제점을 극복한 SOI기판의 제조방법 및 제조장치를 실현하는데 있다.
상기 목적을 달성하기 위하여, 본 발명자는 모든 가능한 노력을 수행하여 이하의 발명을 성취하였다. 즉, 본 발명에 의한 SOI기판의 제조방법은, 적어도 다공질단결정Si영역을 지닌 단결정Si기판의 다공질단결정Si영역의 표면위에 비다공질단결정Si영역을 형성하는 공정과, 상기 비다공질단결정Si영역의 표면에 절연영역을 개재해서 지지기판을 접착하는 공정과, 상기 다공질단결정Si영역을 SOI기판 구비한 SOI기판의 제조방법에 있어서, 상기 다공질단결정Si영역을 제거하는 공정은, 다공질단결정Si영역의 에칭속도가 비다공질단결정Si영역의 에칭속도보다도 큰 건식에칭을 수행하는 공정을 지닌 것을 특징으로 한다. 여기에서, 상기 다공질단결정Si영역을 제거하는 공정은, 바람직하게는 적어도 전기 또는 광학에너지에 의한 분해에 의해 발생된 활성화된 라디칼종이 다공질영역의 구멍으로 침입하여 그의 내부로부터 에칭을 개시하는 공정이다. 또한, 상기 다공질단결정Si영역을 제거하는 공정은 바람직하게는 에칭기판을 가열 또는 발진시키는 공정을 지닌다.
다공질단결정Si영역이 단결정Si기판의 표면상에만 형성되어 있을 경우, 이 방법은 다공질단결정Si기판을 제거하기 전에 단결정Si기판의 비다공질영역을 제거하는 공정을 필요로 한다. 이 비다공질영역을 제거하기 위한 바람직한 수단으로서는, 후술하는 바와 같이 연마기 등에 의한 연마나, 비다공질단결정Si영역의 에칭속도가 다공질단결정Si영역의 에칭속도보다도 큰 건식에칭이 있다. 단결정Si기판의 비다공질영역은, 전단응력이나 인장응력 등의 응력을 가해서 다공질단결정Si영역에서 기판을 분리하여 제거해도 된다. 이 경우, 다공질단결정Si영역은 비다공질단결정Si영역상에 남아, 본 발명의 방법에 의해 제거된다. 단결정Si기판전체가 다공질화 되어 있을 경우, 비다공질영역은 없으므로, 비다공질영역을 제거하는 공정을 수행할 필요는 없다.
본 발명은 또한 SOI기판의 제조장치도 포함한다. 즉, 본 발명의 SOI기판의 제조장치는, 양극화성에 의해 실리콘단결정기판의 표면층을 다공질화하고, 이 다공질표면상에 에피택셜성장에 의해 실리콘단결정박막층을 형성하여 얻어진 제1기판을, 표면에 SiO2를 지닌 제2기판에 적절한 분위기에서 밀착하여 접착하는 공정을 수행하기 위한 체임버; 상기 접착된 기판의 접착력을 보강하는 어닐링공정을 수행하기 위한 체임버; 밀착상태의 상기 제1가핀의 비다공질단결정기판부분을 제거하는 제1선택적 건식에칭공정을 수행하기 위한 체임버; 및 상기 다공질실리콘부분을 제거하는 제2선택적 건식에칭공정을 수행하기 위한 체임버를 구비한 인라인장치로서, 상기 모든 체임버는 진공배기장치에 의해 외부분위기로부터 차단된 상태로 접속되어 있는 것을 특징으로 한다.
SOI기판, 상기 양극화성에 의해 실리콘단결정기판의 표면층을 다공질화하고, 이 다공질표면상에 에피택셜성장에 의해 실리콘단결정박막층을 형성하여 얻어진 제1기판을, 표면에 SiO2를 지닌 제2기판에 적절한 분위기에서 밀착하여 접착하는 공정을 수행하기 위한 체임버는 바람직하게는, 접착면에서 OH결합을 적절하게 형성하기 위한 O원자와 H원자를 함유하는 가스를 해당 체임버내에 도입할 수 있고, 또한 해당 체임버는 광학 또는 전기에너지에 의해 접착면을 활성화시키기 위한 구역과, 접착면에서의 불순물 및 오염물을 제거하기 위하여 고진공으로 배기될 수 있는 구역으로 분리된 구조로 구성되어 있다.
상기 제1기판측상의 비다공질단결정기판부분의 선택적건식에칭공정을 수행하기 위한 체임버는 바람직하게는, 가스분자를 용량성결합플라즈마의 형태로 이온화하기 위한 RF(고주파 : radio frequency)전력을 공급가능한 전극을 지닌 반응성이온에칭실이다.
상기 반응성이온에칭실은 바람직하게는, 이온의 표면반응을 촉진하기 위한 DC전계를 인가가능한 기구를 지니도록 구성되어 있다.
또, 상기 반응성이온에칭실은 바람직하게는, 다공질실리콘부분이 전체표면에 걸쳐 노출된 때에 셀프바이어스의 변화에 의거한 에칭의 종말점의 결정을 행하기 위한 수단을 지니도록 구성되어 있다.
또한, 상기 다공질실리콘부분의 선택적 건식에칭공정SOI기판행하기 위한 체임버는 바람직하게는, 광학 또는 전기에너지를 공급하여 가스분자를 분해해서 라디칼을 형성하기 위한 구역과, 상기 라디칼을 운반하여 에칭된 기판의 다공질층의 구멍으로 침입시켜 그의 내부로부터 에칭을 개시시키기 위한 구역으로 분리되도록 구성된 라디칼에칭실이다.
상기 라디칼에칭실은 바람직하게는, 라디칼의 다공질층의 구멍속으로의 확산을 촉진시키기 위한 기판가열기구를 지니도록 구성되어 있다.
또, 상기 라디칼에칭실은 바람직하게는, 라디칼의 다공질층의 구멍속으로의 확산을 촉진시키기 위한 기판발진기구를 지니도록 구성되어 있다.
본 발명의 제조장치의 요점은, 다공질실리콘과 비다공질실리콘의 에칭특성에 있으며, 또한 반대의 에칭선택성을 지닌 에칭기술은, 종래의 습식에칭대신에 생산성이 우수한 건식에칭에 의해 교호로 수행할 수 있고, 또 인라인장치로서 수행가능한 점에 있다.
우선, 본 발명은, 다공질실리콘의 에칭기구를 명료하게 함으로써, 습식에칭에 있어서와 마찬가지로 다공질실리콘의 에칭속도가 매우 빠른 에칭선택특성이 건식에칭에 있어서도 적절한 에칭조건을 선택함으로써 얻어질 수 있음을 알게 되었다. 이 에칭기구는 다음과 같이 생각된다.
다공질실리콘에 있어서, 수십 내지 수백Å의 구멍이 표면으로부터 내부까지 고밀도로 존재한다. 에칭시에 수반되어 이 구멍으로 침입한 라디칼이 구멍의 벽을 공격하여 측벽으로부터 애칭을 개시한다. 다음에 기둥구조에 있어서의 각 기둥이 점점 얇아져서, 다공질실리콘부분이 마침내 내부로부터 분해, 즉 붕괴되어 제거된다. 한편, 비다공질실리콘은 구멍을 포함하고 있지 않으므로, 그의 표면에서만 에칭이 일어난다. 에칭시에 수반되어 다공질실리콘의 구멍으로 수십㎛의 깊이까지 침입한 라디칼이 비다공질표면의 수십Å의 애칭중에 해당 비다공질실리콘의 구멍을 공격하는 것으로 가정하면, 예를 들면, 구멍의 벽의 SOI기판 양만큼 에칭되므로, 구멍을 통해 라디칼이 침입한 부분에서의 기둥은 붕괴되어, 결과적으로 다공질 실리콘이 수십㎛ 에칭되게 된다.
여기에서 중요한 점은, 에칭시에 수반되어 다공질실리콘의 구멍으로 침입하여 공격하는 라디칼의 속도가 표면의 에칭속도보다도 충분히 크다는 점이다. 따라서, 본 발명의 요점은, 이 다공질실리콘을 제거하기 위한 에칭이, 에칭시에 수반된 라디칼의 구멍으로의 확산에 의해서만 에칭을 행하는 화학적라디칼에칭모드인 점이다. 전계의 방향에 있어서 이방성을 지닌 반응성이온에칭, 즉 RIE는, 표면의 에칭을 더욱 촉진시키므로, 여기서는 에칭으로서 사용되지 않는다. 먼저, 에칭가스종은 전기 또는 광학에너지에 의해 분해된 후, 운반과정에서 기상에 있어서 2차반응이 일어나서 더욱 안정하고 긴 수명의 에칭라디칼을 얻게되어, 에칭기판에 이르게 된다. 에칭시 기판을 더욱 가열 혹은 발진시키면, 라디칼의 보다 안정한 장소로의 등방성확산이 촉진되어 라디칼의 다공질실리콘의 구멍으로의 침입을 촉진시킴으로써, 다공질실리콘의 에칭속도를, 비다공질실리콘의 것보다도 105~106배의 선택성으로 얻을 수 있게 된다.
본 발명자는, 비다공질단결정기판부분의 선택적제거시에, 조건에 따라서, 다공질실리콘의 에칭속도가 비다공질실리콘의 에칭속도보다도 수배 이상 느린 종래의 습식에칭에서는 얻을 수 없는, 완전히 반대의 선택성을 지닌 에칭조건을 발견하였다. 다공질실리콘과 비다공질실리콘의 완전히 반대의 에칭선택성을 지닌 에칭기구는 아직 완전히 명료하지는 않으나, 다음과 같이 생각해 볼 수 있다.
본 발명의 요점은, 상기 다공질실리콘의 선택에칭과 완전히 반대인, 여기에서의 비다공질실리콘부분의 선택에칭시에, 표면의 에칭속도가 라디칼 등의 침입속도와 동등 또는 그 이상인 점에 있다. 따라서, 표면의 에칭은 여기에서 RIE 등의 전계의 방향에 있어서 이방성을 지닌 반응성이온에칭모드를 이용함으로써 더욱 진행시킬 수 있다. 또, 다공질실리콘의 표면이 산화되기 때문에, 또는 그의 밀도가 낮기 때문에, 상기 이온에칭모드에 있어서의 다공질실리콘의 DC전계성분이 비다공질실리콘의 것과는 다르며, 이것에 의해 다공질실리콘의 에칭속도는 상상으로는 낮아진다.
이 이온에칭모드에 있어서 표면에칭을 촉진하기 위해서는, RF플라즈마방전시의 압력, 전력, 에칭가스 등을 적절하게 선택하여 셀프바이어스를 증가시키는 이외에, 외부로부터 DC바이어스를 인가하는 방법이 유효하다. 100~수 100V의 인가에 의해 다공질실리콘의 에칭속도를 비다공질실리콘의 것보다도 수 내지 수십배정도 느리게 할 수 있다. 이 결과, 웨이퍼의 두께분포 및 에칭두께분포 때문에 하지의 다공질실리콘이 부분적으로 노출되어, 접착후의 비다공질웨이퍼부분을 제거할 경우, 그 부분의 에칭속도가 느려지므로, 다공질실리콘의 나머지두께의 분포가 완화되어 균일성이 향상된다.
에칭속도의 선택성 및 에칭속도의 인플레인(in-plain)분포의 균일성이 충분히 높으므로, 비다공질실리콘기판부분을 에칭하여 표면전체에 걸쳐서 다공질실리콘부분을 노출시킬 때에 에칭의 정밀점을 결정하는데 시간제어는 충분하다. 그러나, 생산성을 더욱 고려하여 설계된 장치는, 종말점을 결정하기 위하여 셀프바이어스를 모니터하도록 구성할 수 있다. 즉, 셀프바이어스는 다공질실리콘의 노출시에 낮아지므로 종말점을 확실하게 결정할 수 있다.
본 발명은 다공질Si영역을 제거하기 위한 종래의 습식형의 플루오르화수소산계에칭액 또는 알카리계에칭액의 사용할 시 다수의 기판의 처리후의 액교환 및 에칭액 농도관리의 제어성의 곤란으로 인한 매우 나쁜 생산성의 문제점을 해결한 것이다.
제1a도, 제1b도, 제1c도, 제1d도, 제1e도 및 제1f도는 본 발명의 일실시예로서 제1예에 있어서의 각 공정을 설명하는 개략단면도.
제2a도, 제2b도, 제2c도, 제2d도, 제2e도 및 제2f도는 본 발명의 제2예에 있어서의 각 공정을 설명하는 개략단면도.
제3a도, 제3b도, 제3c도, 제3d도, 제3e도 및 제3f도는 본 발명의 제3예에 있어서의 각 공정을 설명하는 개략단면도.
제4a도, 제4b도, 제4c도, 제4d도, 제4e도 및 제4f도는 본 발명의 제4예에 있어서의 각 공정을 설명하는 개략단면도.
제5도는 본 발명의 제5예에 있어서의 제조장치를 설명하는 개략단면도.
제6a도 및 제6b도는 실리콘기판을 다공질화하는 장치의 개략단면도.
* 도면의 주요부분에 대한 부호의 설명
100, 200, 300, 400 : (단결정)실리콘기판
101, 201, 301, 401 : 다공질실리콘(다공질층)
102, 202, 302, 402 : 비다공질단결정Si층(에피택셜층)
103, 203, 303, 403 : 산화막 110, 310, 410 : 지지기판(실리콘웨이퍼)
210 : 실리카기판
이하, 첨부도면을 참조하면서 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
먼저, 본 발명의 일실시예를 도1a 내지 도1f를 참조하여 설명한다.
(도1a)단결정실리콘기판(100)을 양극화성처리하여 다공질실리콘(101)을 형성한다. 이때의 다공질층의 두께는 기판의 한쪽표면층의 수㎛와 수십㎛사이이면 된다. 또, 기판전체를 양극화성해도된다. 다공질실리콘을 형성하는 방법은 도6a 및 도6b를 참조하면서 설명한다. 먼저, 기판으로서 p형단결정실리콘기판(600)을 주입한다. N형은 불가능하지는 않지만, 저저항의 기판으로 제한되거나, 혹은 기판의 표면을 광으로 조사해서 구멍의 생성을 촉진시킨 상태에서 양극화성을 수행해야만 한다. 이 기판(600)을 도6a에 도시한 장치에 설치한다. 즉, 한쪽표면을 플루오르화수소산계용액(604)에 접촉시키고, 용액쪽에 음극(606)을 설치하고, 또 기판의 다른쪽은 금속제의 양극(605)에 접촉시킨다. 도6b에 도시한 바와 같이, 양극측(605')을 용액(604')을 통해 소정전위로 배치해도 된다.
어느 경우에 있어서나 플루오르화수소산계용액과 접촉시켜 음극측으로부터 다공질층의 형성을 개시한다. 플루오르화수소산계용액(604)은 통상 진한 플루오르화수소산(49%HF)이다. 플루오르화수소산용액을 순수(H2O)로 희석하면, 일정농도로부터 에칭이 되어, 흐르는 전류의 값에 의존하지만, 이것은 바람직하지 않다. 몇몇 경우에 있어서 양극화성중에 기판(600)의 표면으로부터 기포가 발생하므로, 이 기포를 유효하게 제거하기 위하여 계면활성제로서 알콜을 첨가한다. 이용 가능한 알콜로서는 메탄올, 에탄올, 프로판올, 이소프로판올 등이 있다. 계면활성제대신에 교반기를 사용하여, 용액을 교반하면서 양극화성을 수행해도된다.
음극(606)은 플루오르화수소산용액에 의해 부식되지 않는 재료, 예를 들면 금(Au), 백금(Pt)등으로 이루어져 있다. 양극(605)용의 재료로서는 통상 사용되는 금속재료로부터 선택하면 되나, 플루오르화수소산용액(604)이 기판(600) 전체의 양극화성의 완료후에 양극(605)에 이르므로, 양극(605)의 표면은 플루오르화수소산용액에 대한 내성이 있는 금속막으로 피복되어 있는 것이 더욱 양호하다. 양극화성용의 전류의 값은 최대 수백mA/㎠내지 최소 0보다 큰 값의 범위에서 선택하면 된다. 이 값은 다공질실리콘의 표면상에 양질의 에피택셜성장을 허용하는 범위내에서 결정된다. 통상, 전류값이 증가함에 따라, 양극화성의 속도는 증가하고, 다공질실리콘층의 밀도는 감소된다. 즉, 구멍이 점유하는 체적이 증가된다. 이것은 에피택셜성장의 조건을 변화시킨다.
(도 1b)비다공질 단결정실리콘(102)을 전술한 바와 같이 형성된 다공질층(101)위에 에피택셜성장시킨다. 에피택셜성장이 가능한 이유는, 다공질층(101)이 단결정이기 때문이다. 에피택셜성장은 통상의 열CVD, 저압CVD, 플라즈마CVD, 분자빔에 피택시, 스퍼터링 등에 의해 수행한다. 이와 같이 성장된 층의 막두께는 SOI층의 설계치와 동일하게 결정하면 되나, 막두께는 2㎛이하인 것이 바람직하다. 그 이유는 다음과 같다. 즉, 2㎛이상의 두께의 단결정Si막이 SiO2를 주로 함유하는 절연기판상에 존재하면, 두 재료간의 열팽창계수의 차 때문에 디바이스공정에 있어서의 어닐링시에 접착계면에서 커다란 응력이 발생하여, 실리콘막의 파괴, 기판의 만곡, 계면에서의 박리 등을 초래한다. 막두께가 2㎛이하인 경우의 응력은 비교적 작으므로, 그 경우에 있어서 막의 파괴, 박리, 만곡등은 발생하기 어렵다. 보다 바람직하게는, 막두께는 0.5㎛이하이면 된다. 이것은, 막두께가 0.5㎛이상인 경우, 후속공정에 있어서의 어닐링시에, 비록 박리, 파괴등은 발생하지 않지만, 미세영역에 있어서 결정상에 슬립라인이 발생하기 쉽기 때문이다.
비다공질단결정Si층(102)은 다공질Si층(101)의 표면내의 구멍을 어닐링에 의해 폐쇄시킴으로써 형성해도 된다.
(도1c)에피택셜층(102)의 표면을 산화시킨다(103). 이것은, 다음공정에서 에피택셜층을 지지기판에 직접 접착할 경우에 있어서, 접착계면에서 불순물이 쉽게 분리되어, 계면에서의 원자의 비결합본드(댕글링본드)가 증가하여, 박막디바이스의 특성을 불안정하게 하는 요인이 되기 때문이다.
산화막의 충분한 두께는, 대기로부터 접착계면으로 침입한 오염물에 의해 영향 받지 않는 범위내에서 결정하면 된다.
(도1d)산화면을 지닌 에피택셜표면을 구비한 상기 기판(100)과 표면에 SiO2를 지닌 지지기판(110)을 준비한다. 지지기판의 구체예로서는, 표면이 산화된 실리콘기판, 실리카유리, 결정화유리, 임의의 기판상에 퇴적된 SiO2들을 들 수 있다.
다음에, 이들 양기판 혹은 그들 중 하나를 플라즈마분위기에 노출시켜 표면의 SiO2를 활성화시킨다. 이 때 사용되는 가스로는 산소가 바람직하나, 이외에도, 사용가능한 가스로는 공기(산소와 질소의 혼합물), 질소, 수소, Ar 또는 He 등의 불활성가스, 암모니아 등의 분자가스 등을 들 수 있다.
(도1e)상기 공정에서 준비된 양 기판을 세정한 후 서로 접착한다. 바람직한 세정방법으로는 순수로 직접 수세하는 것이고, 기타 사용가능한 용액의 예로서는 순수로 희석된 과산화수소용액, 순수로 충분히 희석된 염화수소산 또는 황산용액등이 있다.
접착후 기판의 전체표면을 압압하는 것은 접합강도를 향상시키는 효과가 있다.
다음에, 접착된 기판을 어닐링한다. 어닐링온도는 가능한 한 높은 것이 바람직하다. 너무 높은 온도는 다공질층(101)의 구조변경이나 기판내에 함유된 불순물의 에피택셜층으로의 확산을 일으킨다. 그러므로, 이들을 일으키지 않는 온도와 시간을 선택할 필요가 있다. 구체적으로는, 바람직한 온도는 1200℃이하이다. 또한, 몇몇 기판은 고온에서의 어닐링에 대한 내성이 없다. 예를 들면, 지지기판(110)이 실리카유리인 경우, 실리콘과 실리카간의 열팽창계수의 차 때문에 대략 200℃이하의 온도에서 어닐링을 행해야만 한다. 이것을 넘는 온도에서는 접착된 기판이 응력 때문에 박리되거나 파괴될 수 있다. 그러나, 다음 공정에서의 에칭시의 응력 및 벌크실리콘(100)의 연마에 계면이 견딜 수 있는 한 어닐링은 충분하다. 그러므로, 활성화를 위한 표면처리조건을 최적화함으로써 200℃이하의 온도에서도 처리를 수행할 수 있다.
(도1f)다음에, 에피택셜층(102)을 남겨둔 채로 실리콘기판부분(100)과 다공질부분(101)을 선택적으로 제거한다.
우선, 비다공질실리콘기판부분(100)을 표면연마기 등에 의해 부분적으로 연마한후, RIE에 의해 에칭하거나, 실리콘기판부분(100)전체를 연마없이 RIE에 의해 제거한다.
여기에서 비다공질 실리콘기판부분의 에칭에 대해서, 본 발명의 요점은, 표면의 에칭속도가 라디칼 등의 침입속도와 동일하거나 그 이상인 점에 있다. 그러므로, RIE 등의 전계의 방향에 있어서 이방성을 지닌 반응성이온에칭모드를 이용해서 표면의 에칭을 더욱 진행시킬 수 있다. 또한, 다공질실리콘의 표면이 산화되므로, 혹은 그의 밀도가 작으므로, 이온에칭모드시의 DC전계성분은 비다공질실리콘과 다공질실리콘사이에 변화함으로써, 다공질실리콘의 에칭속도는 상상으로는 낮아진다.
이 이온에칭모드에서 표면에칭을 촉진시키기 위해서는 RF플라즈마방전시 압력, 전력, 에칭가스 등을 적절하게 선택할 필요가 있다. 반응성 이온에칭은, H2가스, 혹은 F원자를 함유하는 CF4또는 SF6등의 에칭가스를, O2나 N2가스, 혹은 He 또는 Ar 등의 불활성가스 등의 캐리어가스에 혼합하여, RF나 마이크로파전력에 의해 얻어진 플라즈마, 혹은 빛에너지에 의해 분해하여, 활성화된 이온을 전계의 방향으로 가속된 에칭기판의 표면에 이르게 함으로써, 표면을 에칭한다.
방전조건의 설정시, 가스분자의 긴 평균자유경로를 확보하도록 구체적으로는 방전압력을 낮게 설정함으로써 이온화에너지를 용이하게 얻는 것이 중요하다. RF전력이 클수록 전극간의 DC바이스성분이 증가하여 이온에칭을 촉진시키나, 반면에, 라디칼분해반응도 촉진시켜 라디칼에칭모드도 혼합된다. 그러므로, 이 경우에 있어서 주의를 요한다. RF전력에 의한 셀프바이어스의 증가이외에, 외부로부터 DC바이어스를 인가하는 방법도 유효하다. 100내지 수 100V의 인가에 의해 비다공질실리콘의 에칭속도를 향상시켜, 수 100㎛의 에칭도 수시간내에 완료할 수 있다. 그때의 다공질실리콘의 에칭속도는 대략 수내지 수십배 느리다. 그러므로, 접착후 비다공질웨이퍼부분을 제거할 때, 하지의 다공질실리콘은, 웨이퍼의 두께분포 및 에칭두께분포 때문에 부분적으로 노출되나, 그 부분의 에칭속도가 느리므로, 남아 있는 다공질실리콘의 두께분포는 완화되어, 균일성을 향상시킨다. 마그네트론을 이용한 플라즈마 또는 ECR플라즈마도 이온에칭을 더욱 촉진시키는데 유효하다.
비다공질실리콘기판부분(100)의 에칭후 다공질부분(101)을 노출시킬 경우, 에칭은 일단 정지된다. 이 때의 에칭종말점의 결정은, 에칭속도의 충분한 선택성 및 에칭속도의 충분한 인플레인 분포균일성 때문에 시간제어에 의해 잘 행해지거나, 셀프바이어스를 모니터함으로써 행해도 된다. 즉, 종말점의 결정은, 다공질실리콘의 노출시 셀프바이어스가 떨어지기 때문에 확실하게 행해질 수 있다.
비다공질 Si기판은 접착기판상의 전단응력이나 인장응력의 작용에 의해 제거해도 된다. 이 경우, 비다공질Si기판(100)의 재사용이 가능하다.
다음에, 하지의 다공질부분(101)을 라디칼에칭에 의해 에칭한다. 다공질실리콘에 있어서는, 표면으로부터 내부까지 고밀도로 수십내지 수백Å의 구멍이 존재하고, 이 구멍내에 침입하여 에칭시 수반되는 라디칼은 구멍의 벽에 접착하여서 측벽으로부터 에칭을 개시하여 기둥구조에 있어서의 각 기둥을 얇게 함으로써, 다공질 실리콘부분을 마침내 붕괴시켜 제거한다. 한편, 비다공질실리콘은 구멍이 없으므로, 그의 표면의 에칭만이 일어난다. 예를 들면, 에칭시에 수반되어 수십㎛의 깊이까지 침투한 라디칼이 비다공질표면의 수십Å의 에칭중에 다공질실리콘의 구멍을 공격한다고 가정하면, 구멍의 벽도표면과 같은 양만큼 에칭되므로, 구멍을 통해 라디칼이 침입된 부분에서의 각 기둥이 붕괴되어, 다공질실리콘을 수십㎛에칭시킨다.
여기에서 중요한 점은, 에칭시 수반된 라디칼이 다공질실리콘의 구멍에 침입하여 공격하는 속도가 표면의 에칭속도보다도 충분히 크다는 점이다. 따라서, 여기에서의 본 발명의 요점은, 다공질실리콘을 제거하기 위한 에칭이 에칭시 수반된 라디칼의 구멍으로의 확산에 의해서만 에칭을 행하여 에칭을 등방적으로 진행시키는 화학적, 라디칼에칭모드인 점에 있다. 통상의 RIE 등의, 전계의 방향에 있어서 이방성을 지닌 반응성이온에칭은 표면의 에칭을 더욱 진행시키므로, 여기에서는 에칭으로서 사용되지 않는다. 그러나, 여기에서의 에칭은, 가스, 유량, 압력 등의 적절한 조건을 선택함으로서 RIE의 에칭장치에 있어서도 실현할 수 있다. 방전조건은, 구체적으로는, 방전압력을 높게 유지하여 가스분자의 평균자유경로를 짧게 함으로써 이온의 2차반응을 촉진시키고, 또 기판의 셀프바이어스를 낮게 유지하여 활성화된 이온에 의한 표면에칭이 거의 일어나지 않도록 설정할 필요가 있다. 또, 셀프바이어스와 역방향으로 외부로부터 DC바이어스를 인가하는 방법이나 전극의 애노드측상에 에칭기판을 위치시키는 방법을 이용하는 것도 유효하나, 이온의 도달을 완전히 억제하는 것을 곤란하다. 바람직하게는, 라디칼발생구역과 에칭구역을 서로 공간적으로 분리시켜 이들 간에 라디칼을 운반하는 방법이 제공된다.
또한, H2가스 혹은, F원자를 함유하는 CF4또는 SF6등의 에칭가스를 O2나 N2가스등의 캐리어가스와 혼합하여 RF 또는 마이크로파전력에 의해 형성된 플라즈마나 빛 에너지에 의해 라디칼로 분해시켜 캐리어가스등과의 2차반응을 운반과정중의 기상에서 일으킴으로써, 더욱 안정하고 수명이 긴 에칭라디칼을 얻을 수 있다. 이것은 에칭기판상에 에칭가스가 도달하기 때문이다. 또한, 에칭시 기판을 가열하거나 발진시킬 경우, 라디칼의 보다 안정한 장소로의 등방성 확산이 촉진되어, 다공질실리콘의 구멍속으로의 침입이 촉진됨으로써, 다공질실리콘의 에칭속도를, 비다공질실리콘의 것보다도 105내지 106배 큰 선택성으로 얻을 수 있다. 이 때, 하지의 에피택셜부분(102)이 비다공질이므로, 그의 에칭속도는 다공질실리콘의 에칭속도보다도 5내지 6차수 작아, 애칭은 거의 일어나지 않으므로, 에피택셜층(102)은 에피택셜성장시 얻어진 막두께균일성을 유지하는 박막으로서 남게 된다.
또한, 몇몇 경우에 있어서 상기 설명한 공정에 다음의 공정을 추가해도 된다.
(1) 다공질층에 있어서의 구멍의 내벽의 산화(예비산화)
다공질Si층에 있어서의 인접구멍간의 각 벽의 두께는 매우 작은, 수nm내지 수십nm이다. 이것에 의해, 다공질층의 고온처리중에, 예를 들면 에피택셜Si층의 형성시, 접착후의 어닐링시 등에 구멍벽이 서로 밀착하여, 구멍벽이 크게 굵어져 구멍이 폐쇄됨으로써 에칭속도가 낮아질 경우가 있다. 다공질층의 형성후 구멍벽상에 얇은 산화막을 형성할 경우, 구멍벽이 크게 굵어지는 것이 방지된다. 그러나, 비다공질단결정Si층이 다공질층상에 에피택셜성장될 필요가 있으므로, 구멍의 내벽표면만을 산화시켜 다공질층의 구멍벽안쪽에 단결정성을 남길 필요가 있다. 여기에서 형성된 산화막은 바람직하게는 수Å내지 수십Å의 막두께를 가진다. 이러한 막두께의 산화막은, 산소분위기에서, 200℃~700℃, 더욱 바람직하게는 250℃~500℃범위의 온도에서의 어닐링에 의해 형성된다.
(2) 수소베이킹처리
EP 553852 A2에는 수소분위기하의 어닐링은 Si표면의 미세조도를 제거하여 매우 평활한 Si표면을 얻을 수 있다고 나타나 있다. 수소분위기하의 베이킹은 본 발명에도 적용가능하다. 수소베이킹은, 예를 들면, 다공질 Si층의 형성후 에피택셜Si층의 형성전에 수행할 수 있다. 그것과는 별개로, 수소베이킹은, 다공질Si층의 에칭제거후에 얻어진 SOI기판상에 행할 수 있다. 에피택셜Si층의 형성전에 수행된 수소베이킹처리는, 구멍의 최외표면이 다공질Si표면을 구성하는 Si원자의 이동에 의해 차단되는 현상을 일으킨다. 에피택셜Si층이 구멍의 최외표면을 차단하도록 형성된 경우, 에피택셜Si층은 결정결함이 거의 없이 얻어진다. 한편, 다공질Si층의 에칭후에 수행된 수소베이킹은, 에칭에 의해 다소 울퉁불퉁해진 에피택셜Si표면을 평활하게 하는 작용과, 청정실내의 공기로부터 접착시의 접착계면으로 불가피하게 들어가서 에피택셜Si층속으로 확산된 붕소와 다공질Si층으로부터 에피택셜Si층으로 열확산된 붕소의 바깥쪽으로의 확산을 용이하게 하여 이러한 붕소를 추방하는 작용을 지닌다.
상기 각 공정을 수행함으로써 양호한 막두께분포를 지닌 SOI기판 또는 내부에 단일의 실리콘결정이 형성된 투명한 절연기판을 얻을 수 있다.
전술한 바와 같은 SOI기판의 제조방법의 가능한 변형예에 있어서는, 에피택셜성장된 비다공질단결정Si영역(102)의 표면을, 해당 영역(102)의 표면상에 산화막(103)을 형성하지 않고 산화막을 지닌 Si웨이퍼(110)를 접착한다. 또 다른 가능한 변형예에 있어서는, 비다공질단결정Si영역(102)의 표면상에 산화막을 형성하고, 이것을 산화막이 없는 Si웨이퍼(110)에 접착한다.
[구체예]
[예 1]
이하, 본 발명의 제1예를 도1a내지 도1f와 도6a 및 도6b를 참조하면서 상세히 설명한다.
(도1a)대략 300㎛두께의 6인치 p형(100)단결정실리콘기판(0.1~0.2Ω㎝)을 준비하여, 도6a에 도시한 바와 같은 장치에 설치하고, 양극화성을 실시하여 실리콘기판(100)의 표면의 10㎛만 다공질실리콘(101)으로 변화시켰다. 이때의 용액(604)은 49%HF용액이었고, 전류밀도는 100mA/㎠였다. 이 때의 다공질층형성속도는 5㎛/min이었고, 2분후에 10㎛두께의 다공질층이 얻어졌다.
(도1b)다공질실리콘(101)상에 CVD에 의해 단결정실리콘층(102)을 0.25㎛두께로 에피택셜성장시켰다. 퇴적조건은 다음과 같았다.
사용된 가스 : SiH4/H2
가스의 유량 : 0.62/140(ℓ/min)
온도 : 750℃
압력 : 80Torr
성장속도 : 0.12㎛/min
(도1c)상기 방법에 의해 제작된 기판을 수증기분위기중 900℃의 조건하에서 처리하여 0.05㎛의 산화막(103)을 얻었다.
(도1d)산화막을 지닌 상기 기판(100)과 미리 준비한 0.5㎛두께의 이산화규소막을 지닌 지지기판(실시콘웨이퍼)(110)을 평행플레이트플라즈마처리장치에 설치하고, 각각의 기판의 표면을 산소플라즈마에 의해 활성화처리하였다. 처리조건은 다음과 같다.
RF주파수 : 13.56㎒
RF전력 : 400W
산소의 유량 : 30sccm
압력 : 20㎩
처리시간 : 1분
플라즈마와 기판간에 바이어스에 특별한 제어는 수행하지 않고, 플라즈마의 셀프바이어스에 의해서만 표면을 처리하였다.
(도1e)상기 공정에서 표면처리된 양 기판을 순수에 5분간 담가, 스핀건조한후, 처리된 각 표면을 서로 접착하였다. 그후, 400℃에서 6시간 동안 어닐링을 행하였다.
(도1f)어닐링후, 비다공질단결정기판(100)을, 상기 설명한 것과 마찬가지로 평행플레이트플라즈마에칭장치에서 선택적으로 에칭함으로써, 다공질실리콘(101)을 노출시켰다. 이 때 접착된 웨이퍼는 두께편차를 지녔고, 다공질실콘층도양극화성시에 초래된 두께의 편차를 지님으로써, 비다공질단결정기판부분(100)의 두께의 최대편차는 약 300±5㎛였다. 이 때의 에칭조건은 다음과 같았다.
RF주파수 : 13.56㎒
RF전력 : 1㎾
SF6가스의 유량 : 1000sccm
산소의 유량 : 300sccm
압력 : 20㎩
기판바이어스 : 500V
처리시간 : 63분
상기 조건하의 비다공질실리콘의 에칭속도는 5㎛/min인 반면, 다공질실리콘의 에칭속도는 1㎛/min이었다. 비다공질단결정기판부분(100)이 최악의 경우 295㎛정도로 얇을 경우, 3분동안 과다 에칭된 것이고, 305㎛로 두꺼울 경우 1분동안 과다 에칭된 것이다. 이때 하지의 다공질실리콘(101)의 에칭두께는 각각 4㎛ 및 2㎛이므로, 최악의 경우 10㎛의 다공질실리콘(101)에서 에칭을 정지시킬 수 있다. 이때 종말점의 특별한 결정은 행하지 않고, 에칭장치에 설치된 6개의 기판에 대해서는, 설정된 소정시간내에 모든 기판의 다공질실리콘층을 전체표면에 걸쳐 노출시켰으며, 나머지 두께의 웨이퍼의 인플레인분포는 ±10%이내였다.
다음에, 이 기판을 마이크로파여기화학적 건식에칭장치에 설치하여 다공질부분(101)만을 선택에칭하였다. 이 장치는 마이크로파전력에 의해 플라즈마를 발생하는 구역과 에칭을 행하는 구역으로 공간적으로 분리되어 있어, 이온종이 에칭기판에 이르지 않는다. 이 때의 에칭조건은 다음과 같았다.
마이크로주파수 : 1㎓
마이크로전력 : 100W
SF6가스의 유량 : 100sccm
O2의 유량 : 500sccm
N2의 유량 : 500sccm
압력 : 100㎩
처리시간 : 30분
상기 조건하의 비다공질실리콘의 에칭속도는 대략 5×10-4㎛/min까지였다. 그러나, 에칭이 먼저 다공질실리콘의 구멍안쪽으로 진행되므로, 표면의 에칭은 관찰되지 않았다. 다공질실리콘층은 에칭개시후 대략 20분에 갑자기 분해, 즉 붕괴되기 시작하여 개시로부터 30분후에 완전히 애칭되었다. 다공질실리콘의 나머지두께의 편차는 최악의 경우 대략 6~8㎛였다. 하지의 에피택셜단결정실리콘층(102)의 과다에칭이 30분의 에칭시에 약 10분정도까지인 것으로 가정하면, 단결정실리콘의 과다에칭은 50Å이하이므로, 에피택셜성장시 얻어진 균일성에 악영향을 미치지 않는다. 또, 에칭의 종말점은 에칭표면으로부터의 형광을 모니터하는 방법을 이용해서 결정할 수 있으나, 선택성이 매우 크기 때문에 에칭시간의 제어는 충분하다.
그 결과, 0.6㎛의 이산화규소막상에 막두께가 분포가 약 180㎚±5.4(±3%)인 우수한 초박형의 단결정실리콘막을 지닌 SOI기판이 얻어졌다.
[예 2]
이하, 본 발명의 제2예를 도2a 내지 도2F를 참조하면서 상세히 설명한다.
(도2a)두께가 300㎛이고 저항률이 0.01Ω·㎝인 6인치 p형(100)실리콘기판(200)을 준비하여, 제1예와 마찬가지 방식으로 그의 표면층의 10㎛만을 다공질실리콘(201)으로 변화시켰다.
(도2b)얻어진 다공질표면상에 제1예와 마찬가지 방식으로 에피택셜층(202)을 0.15㎛의 두께로 형성하였다.
(도2c)상기 방법에 의해 제작된 기판을 1000℃의 수증기중에서 0.1㎛(203)산화 시켰다.
(도2d)상기 기판과 미리 준비한 6인치 합성실리카기판(210)을 제1예와 마찬가지 방식으로 플라즈마처리하였다.
(도2e)상기 실리콘기판(200)과 실리카기판(210)을 순수에 5분간 담가, 스핀건조한 후, 처리된 각 표면을 서로 접착하였다. 그후, 300℃에서 10시간동안 어닐링을 행하였다.
(도2f)먼저, 290㎛의 두께를 지닌 실리콘기판부분(200)을 제1예와 마찬가지조건하에서 RIE에 의해 에칭하였다. 다공질실리콘층(201)을 표면에 노출시킨 후, 제1예와 마찬가지 조건하에서 다공질층(201)을 화학적건식에칭에 의해 선택에칭하였다. 이때 실리카기판(210)은 전혀 에칭되지 않았다. 에칭의 종말점은 에칭된 표면으로부터 형광을 모니터하는 방법을 이용해서 결정할 수 있으나, 선택성이 매우 크기 때문에 에칭시간의 제어는 충분하다.
그 결과, 실리카기판상에 막두께분포가 98.2㎚±3.4㎚(±3.5%)인 실리콘단결정박막을 지닌 SOI기판이 얻어졌다.
[예 3]
이하, 본 발명의 제3예를 도3A 내지 도3F를 참조하면서 상세히 설명한다.
(도3a)두께가 300㎛이고 저항률이 0.01Ω·㎝인 5인치 p형(100)실리콘기판(300)을 준비하여, 그의 표면으로부터 5㎛의 두께내에만 다공질층(301)을 형성하였다.
(도3b)이와 같이 해서 얻어진 기판의 다공질표면상에 제1예와 마찬가지 방식으로 에피택셜층(302)을 0.15㎛의 두께로 형성하였다.
(도3c)상기 방법에 의해 제작된 기판을 수증기분위기중 900℃의 조건하에서 처리하여 0.05㎛의 산화막(303)을 얻었다.
(도3d)산화막을 지닌 상기 기판(300)과 미리 준비한 0.2㎛두께의 이산화규소막을 지닌 SOI기판리콘웨이퍼)(310)을 평행플레이트플라즈마처리장치에 설치하고, 각각의 기판의 표면을 제1예와 마찬가지의 산소플라즈마조건하에서 활성화시켰다.
(도3e)이와 같이 표면처리된 양 기판을 순수에 5분간 담가, 스핀건조한 후, 처리된 각 표면을 서로 접착하였다. 그후, 400℃에서 6시간동안 어닐링을 행하였다.
(도3f)어닐링 후, 실리콘기판(300)쪽을, 전술한 바와 마찬가지의 평행플레이트플라즈마에칭장치에서 하기 조건하에서 선택에칭하여, 다공질실리콘(301)을 노출시켰다.
RF주파수 : 13.56㎒
RF전력 : 1㎾
CF4가스의 유량 : 800sccm
Ar가스의 유량 : 200sccm
압력 : 5㎩
기판바이어스 : 500V
처리시간 : 99분~102분
상기 조건하의 비다공질실리콘의 에칭속도는 3.1㎛/min인 반면, 다공질실리콘의 에칭속도는 0.43㎛/min이었다. 제1예와 마찬가지로, 비다공질단결정기판부분(300)에 대해서는 최악의 경우 300~305㎛의 편차가 있고, 예를 들면, 100분간의 에칭의 경우, 다공질실리콘은 1.6~4.8분간 과다에칭될 것이다. 이 때의 하지의 다공질실리콘(301)의 에칭두께는 각각 0.69㎛ 및 2.1㎛이고, 최악의 경우에도, 5㎛의 다공질실리콘(301)의 에칭은 2.9~4.3㎛의 두께를 남긴 채 정지시킬 수 있다. 이 종말점의 결정은 셀프바이어스를 모니터함으로써 행하였고, 다공질실리콘의 에칭의 종말점으로서 셀프바이어스가 900V~700V일 때 방전이 정지되었다. 에칭장치내에 설치한 6개의 기판에 대해서는, 모든 기판의 다공질실리콘을 전체표면에 걸쳐 노출시켰으며, 나머지 두께의 웨이퍼의 인플레인분포는 ±10%이내였다.
다음에, 이 기판을 마이크로파여기화학적 건식에칭장치에 설치하여 다공질부분(301)만을 선택에칭하였다. 이 때의 에칭조건은 제1예의 것과 거의 동일하나, 기판을 가열함과 동시에 초음파로 발진시켰다.
마이크로주파수 : 1㎓
마이크로전력 : 100W
SF6가스의 유량 : 100sccm
O2의 유량 : 500sccm
N2의 유량 : 500sccm
압력 : 100㎩
기판온도 : 300℃
초음파 : 1㎾
처리시간 : 10분
상기 조건하의 비다공질실리콘의 에칭속도도 대략 5×10-4㎛/min까지였다.
기판의 가열 및 초음파발진의 효과는, 먼저 다공질실리콘의 구멍으로의 확산을 촉진시켰고, 또한 각 구멍의 벽의 에칭에 대한 물리적붕괴도 촉진시킴으로써, 개시로부터 7~8분후 거의 모든 하지의 에피택셜층이 노출되어, 10분후 다공질부분의 에칭이 완료되었다. 이 하지의 에피택셜단결정실리콘층(302)이 10분간 과다에칭된 경우에도, 과다에칭두께는 50Å이하여서, 에피택셜성장시 얻어진 균일성에 악영향을 미치치 않았다. 에칭의 종말점은 에칭표면으로부터의 형광을 모니터하는 방법을 이용해서 결정할 수 있으나, 선택성이 매우 크기 때문에 에칭시간의 제어는 충분하다.
그 결과, 0.25㎛의 이산화규소막상에 막두께분포가 약 100.8±3.4(±3.4%)인 우수한 초박형의 단결정실리콘막을 지닌 SOI기판이 얻어졌다.
[예 4]
이하, 본 발명의 제4예를 도4A 내지 도4B를 참조하면서 상세히 설명한다.
(도4a)두께가 300㎛이고 저항률이 0.01Ω·㎝인 5인치 p형(100)실리콘기판(400)을 준비하여, 그의 표면으로부터 5㎛의 두께내에만 다공질층(401)을 형성하였다.
(도4b)이와 같이 해서 얻어진 기판의 다공질표면상에 제1예와 마찬가지 방식으로 에피택셜층(402)을 0.15㎛의 두께로 형성하였다.
(도4c)상기 방법에 의해 제작된 기판을 수증기분위기중 900℃의 조건하에서 처리하여 0.05㎛의 산화막(403)을 얻었다.
(도4d)산화막을 지닌 상기 기판(400)과 미리 준비한 0.2㎛두께의 이산화규소막을 지닌 지지기판(실리콘웨이퍼)(410)을 평행플레이트플라즈마처리장치에 설치하고, 각각의 기판의 표면을 제1예와 마찬가지의 산소플라즈마조건하에서 활성화시켰다.
(도4e)이와 같이 표면처리된 양 기판을 순수에 5분간 담가, 스핀건조한 후, 처리된 각 표면을 서로 접착하였다. 그후, 400℃에서 6시간동안 어닐링을 행하였다.
(도4f)어닐링후, 실리콘기판(400)쪽을, 전술한 바와 마찬가지의 평행플레이트플라즈마에칭장치에서 제3예의 조건하에서 선택에칭하여, 다공질실리콘층(401)을 노출시켰다. 이러한 조건하의 비다공질실리콘의 에칭속도는 3.1㎛/min인 반면, 다공질실리콘의 에칭속도는 0.43㎛/min이었다. 제1예와 마찬가지로, 비다공질단결정기판부분(400)에 대해서는 최악의 경우 300~305㎛의 편차가 있고, 예를 들면 100분간의 에칭의 경우, 다공질실리콘은 1.6~4.8분간 과다에칭될 것이다. 이 때, 제3예와 마찬가지로, 5㎛의 다공질실리콘(401)의 에칭은 최악의 경우에도 2.9~4.3㎛의 두께를 남긴 채 정지시킬 수 있다. 이 종말점의 결정은 셀프바이어스를 모니터함으로써 행하였고, 다공질실리콘의 에칭의 종말점으로서, 셀프바이어스가 900V~700V일 때 방전이 정지되었다.
이 기판을 광여기H2라디칼발생장치에 설치하여 다공질부분(401)만 선택에칭하였다. H2라디칼을 발생하는 구역은 에칭을 행하는 구역과 공간적으로 분리되어 있고, 광여기의 경우에 플라즈마를 이용하지 않으므로, 이온종이 기판에 도달하지 않는다. 이때의 에칭조건은 다음과 같다.
여기광원 : 저압수은램프(253.7eV)
H2가스의 유량 : 100sccm
압력 : 10㎩
기판온도 : 300℃
초음파 : 1㎾
처리시간 : 30분
상기 조건하에서 이 광학적으로 분해된 H2라디칼에칭에 있어서, 비다공질실리콘의 에칭속도는 대략 2×10-4㎛/min까지였다.
기판의 가열 및 초음파진동의 효과는, 먼저 다공질실리콘의 구멍으로의 확산을 촉진시켰고, 또한 각 구멍의 벽의 에칭에 대한 물리적붕괴도 촉진시킴으로써, 개시로부터 20분후 거의 모든 하지의 에피택셜층이 노출되어, 30분후 다공질부분의 에칭이 완료되었다. 이 하지의 에피택셜단결정실리콘층(402)이 10분간 과다에칭된 경우에도, 과다에칭두께는 50Å이하여서, 에피택셜성장시 얻어진 균일성에 악영향을 미치치 않았다. 에칭의 종말점은 에칭표면으로부터의 형광을 모니터하는 방법을 이용해서 결정할 수도있으나, 선택성이 매우 크기 때문에 에칭시간의 제어는 충분하다.
그 결과, 0.25㎛의 이산화규소막상에 막두께분포가 약 99.8±3.6(±3.6%)인 우수한 초박형의 단결정실리콘막을 지닌 SOI기판이 얻어졌다.
[예 5]
도5는 본 발명에 의한 SOI기판의 제조장치에 일실시예를 도시한 것이다.
먼저, 두께가 300㎛이고 저항률이 0.01Ω·㎝인 5인치 p형(100)실리콘기판을 전술한 각 예와 마찬가지로 준비하여, 그의 표면으로부터 5㎛두께내에만 다공질층을 형성하였다. 이와 같이 해서 얻어진 기판의 다공질표면상에 에피택셜단결정실리콘층을 0.15㎛의 두께로 형성하였다. 또한, 이 기판을 수증기분위기중 900℃의 조건하에서 처리하여 해당 기판상에 0.05㎛의 산화막을 형성하여 세정한 후, 본 실시예의 장치에 설치하였다. 또한, 상기 기판에 접착시킬 0.2㎛두께의 이산화규소막을 지닌 SOI지지기판도세정한 후 상기 기판과 마찬가지로 본 실시예의 장치에 설치하였다.
본 실시예의 장치에 있어서, 각 기판을 반송용의 각 기판홀더상에 먼저 설치한 후, 공기에 개방된 체임버 1의 로드실레 반송하였다. 다음에, 이 로드실을 진공배기한 후 약 10-4㎩의 진공으로 게이트벨브를 개방하고, 기판을 체임버2의 기판활성화실로 이동시켰다. 그후, 체임버 1에 대한 게이트밸브를 폐쇄하고, 이하의 조건하에서 가스를 도입하여 표면활성화처리를 행하였다.
RF주파수 : 13.56㎒
RF전력 : 300W
CF4가스의 유량 : 50sccm
산소의 유량 : 30sccm
압력 : 20㎩
처리시간 : 1분
진공배기후, 상기 표면활성화된 기판을 체임버 3의 접착실로 이동시켜, 활성화된 각 표면을 서로 접착하였다. O2와 N2를 각각 800sccm의 동일유량으로 도입하고, 약 400㎩의 압력하에서, 진공척을 작동시켜 기판홀더로부터 웨이퍼를 해당 기판상에 이동시켜 이들을 압압하는 조건으로 접착을 행하였다. 그 후, 기판을 체임버4의 어닐링실로 이동시켜, N2의 유량 1000sccm, 400℃의 어닐링분위기, 400㎩하에서 6시간동안 어닐링을 행하였다.
어닐링 후, 게이트밸브를 400㎩의 진공으로 개방하고, 체임버5의 에칭실로 기판을 이동시켰다. 다음에 체임버4에 대한 게이트밸브를 폐쇄하고, 진공배기한 후, 이하의 조건하에서 가스를 도입하여 제1에칭처리를 행하하였다.
RF주파수 : 13.56㎒
RF전력 : 1㎾
CF4가스의 유량 : 100sccm
Ar가스의 유량 : 200sccm
압력 : 7㎩
기판바이어스 : 800V
종말점의 결정 : 기판간의 DC전압모니터링
이 체임버5의 에칭은 전술한 SOI기판와 마찬가지로 평행플레이트플라즈마에칭장치에 있어서의 RIE모드였고, 결정실리콘웨이퍼부분은 고속으로 선택에칭되어 다공질실리콘이 노출되었다. 이 장치에 있어서 상기 조건하의 비다공질실리콘의 에칭속도는 5.1㎛/min인 반면, 다공질실리콘의 에칭속도는 0.33㎛/min이었다. 기타 각 예와 마찬가지로, 비다공질단결정기판부분의 두께의 최대편차는 5㎛였고, 다공질실리콘의 노출후, 약 1분의 편차로 과다에칭되었다. 그러나, 다공질실리콘의 에칭속도는 낮으므로, 5㎛의 다공질실리콘의 에칭은 0.5㎛이하의 나머지두께의 편차로 정지시킬 수 있다. 이 종말점은 셀프바이어스를 모니터함으로써 결정되었고, 다공질실리콘에칭의 종말점으로서, 셀프바이어스가 900V~700V일 때 방전이 정지되었다.
다음에, 기판을 진공배기된 체임버6의 에칭실로 이동시켰다. 이 에칭실은 마이크로파여기화학건식에칭장치로, 기판을 가열가능함과 동시에 기판을 초음파발진을 가할 수 있는 구조로 구성되어 있다. 이것에 의해 다공질실리콘부분만 선택에칭가능하다. 이 때의 에칭조건은 다음과 같았다.
마이크로파주파수 : 1㎓
마이크로파전력 : 200W
SF6가스의 유량 : 200sccm
O2의 유량 : 500sccm
N2의 유량 : 500sccm
압력 : 100㎩
기판온도: 300℃
초음파 : 1㎾
처리시간 : 10분
상기 조건하의 비다공질실리콘의 에칭속도는 약 5×10-4㎛/min까지 였다. 기판의 가열 및 초음파발진의 효과는, 먼저 다공질실리콘의 구멍으로부터의 확산을 촉진시켰고, 또한 각 구멍의 벽의 에칭에 대한 물리적붕괴도 촉진시킴으로써, 개시로부터 7~8분후 거의 모든 하지의 에피택셜층이 노출되어, 10분후 다공질부분의 에칭이 완료되었다. 이 하지의 에피택셜단결정실리콘층이 10분간 과다에칭된 경우에도, 과다에칭두께는 50Å이하여서, 에피택셜성장시 얻어진 균일성에 악영향을 미치치 않았다. 에칭의 종말점은 에칭표면으로부터의 형광을 모니터하는 방법을 이용해서 결정해도되나, 선택성이 매우 크기 때문에 에칭시간의 제어는 충분하다.
최후로, 체임버7의 언로드실로 기판을 이동시킨 후, 이 언로드실을 공기에 개방하고, 이와 같이 해서 얻어진 SOI기판을 꺼냈다.
본 실시예의 제조장치에 의해 제조된 SOI기판은 진공실을 통해 반송되고 있으므로, 기판에는, 특별히 접착시의 불순물 및 입자의 퇴적 및 그로 인해 초래되는 공극이 없다. 본 실시예의 제조장치는 인라인형이어서 다수의 기판을 처리할 수 있다. 예를 들면, 본 장치에 의해서는, 0.25㎛의 이산화규소막상에 막 두께분포가 약 97.8㎚±3.8(±3.9%)인 우수한 초박형 단결정실리콘을 지닌 SOI기판을 양호한 제어성으로 제조할 수 있고, 또 대량생산에 의해 비용절감도가능하다.

Claims (12)

  1. 적어도 다공질단결정Si영역을 지닌 단결정Si기판의 다공질결정Si영역의 표면위에 비다공질결정Si영역을 형성하는 공정; 상기 비다공질단결정Si영역의 표면에 절연영역을 개재해서 지지기판을 접착하는 공정; 및 상기 다공질단결정Si영역을 제거하는 공정을 구비한 SOI기판의 제조방법에 있어서, 상기 다공질단결정Si영역을 제거하는 공정은, 다공질단결정Si영역의 에칭속도가 비다공질단결정Si영역의 에칭속도보다도 큰 건식에칭을 수행하는 공정을 지닌 것을 특징으로 하는 SOI기판의 제조방법.
  2. 제1항에 있어서, 상기 다공질단결정Si영역을 제거하는 공정은, 적어도 전기 또는 광학에너지에 의한 분해에 의해 발생된 활성화된 라디칼종이 다공질영역의 구멍으로 침입하여 다공질영역을 그의 내부로부터 에칭하는 방식으로 다공질영역을 내부로부터 에칭하는 공정인 것을 특징으로 하는 SOI기판의 제조방법.
  3. 제1항에 있어서, 상기 다공질단결정Si영역을 제거하는 공정은, 에칭기판을 가열 또는 발진시키는 공정을 구비한 것을 특징으로 하는 SOI기판의 제조방법.
  4. 양극화성에 의해 실리콘단결정기판의 표면층을 다공질화하고, 이 다공질표면상에 실리콘단결정박막층을 에피택셜성장하여 얻어진 제1기판을, 표면에 SiO2를 지닌 제2기판에 적절한 분위기에서 밀착하여 접착하는 공정을 수행하기 위한 체임버; 상기 접착된 기판의 접착력을 보강하는 어닐링공정을 수행하기 위한 체임버; 밀착상태의 상기 제1기판의 비다공질단결정기판부분을 제거하는 제1선택적건식에칭공정을 수행하기 위한 체임버; 및 상기 다공질실리콘부분을 제거하는 제2선택적건식에칭공정을 수행하기 위한 체임버를 구비하고, 상기 모든 체임버는 외부분위기로부터 차단된 상태로 접속되어 인라인형장치를 구성하는 것을 특징으로 하는 SOI기판의 제조장치.
  5. 제4항에 있어서, 상기 제1선택적건식에칭공정을 수행하기 위한 체임버와 상기 제2선택적건식에칭공정을 수행하기 위한 체임버는 진공배기장치에 의해 진공분위기로 유지되어 있는 것을 특징으로 하는 SOI기판의 제조장치.
  6. 제4항에 있어서, 양극화상에 의해 상기 실리콘단결정기판의 표면층을 다공질화 하고, 이 다공질표면상에 실리콘단결정박막층을 에피택셜성장하여 얻어진 제1기판을, 표면에 SiO2를 지닌 제2기판에 적절한 분위기에서 밀착하여 접착하는 공정을 수행하기 위한 상기 체임버는, 접착면에서 OH결합을 적절하게 형성하기 위한 O원자와 H원자를 함유하는 가스를 해당 체임버내에 도입할 수 있고, 또한, 해당 체임버는 광학 또는 전기에너지에 의해 접착면을 활성화시키기 위한 구역과 접착면으로부터 불순물 및 오염물을 제거하기 위하여 고진공으로 배기될 수 구역으로 분리된 구조로 구성되어 있는 것을 특징으로 하는 SOI기판의 제조장치.
  7. 제4항에 있어서, 상기 제1선택적건식에칭공정을 수행하기 위한 상기 체임버는 가스분자를 용량성 결합플라즈마의 형태로 이온화하기 위한 고주파전력을 공급가능한 전극을 지닌 반응성이온에칭실인 것을 특징으로 하는 SOI기판의 제조장치.
  8. 제7항에 있어서, 상기 반응성이온에칭실은 이온의 표면반응을 촉진하기 위한 DC전계를 인가가능한 기구를 지닌 것을 특징으로 하는 SOI기판의 제조장치.
  9. 제7항에 있어서, 상기 반응성이온에칭실은, 다공질실리콘부분이 전체표면에 걸쳐 노출된 때에 셀프바이어스의 변화에 의거하여 에칭의 종말점을 결정하는 수단을 지닌 것을 특징으로 하는 SOI기판의 제조장치.
  10. 제4항에 있어서, 상기 제2선택적 건식에칭공정을 수행하기 위한 상기 체임버는, 광학 또는 전기에너지를 가스분자에 인가하여 해당 가스분자를 분해해서 라디칼을 형성하기 위한 구역과, 상기 라디칼을 운반하여 에칭된 기판의 다공질층의 구멍으로 침입시켜 내부로부터 에칭을 행하도록 하는 구역으로 분리되어 구성된 라디칼에칭실인 것을 특징으로 하는 SOI기판의 제조장치.
  11. 제10항에 있어서, 상기 라디칼에칭실은 라디칼의 다공질층의 구멍속으로의 확산을 촉진시키기 위한 기판가열기구를 지닌 것을 특징으로 하는 SOI기판의 제조장치.
  12. 제10항에 있어서, 상기 라디칼에칭실은 라디칼의 다공질층의 구멍속으로의 확산을 촉진시키기 위한 기판발진기구를 지닌 것을 특징으로 하는 SOI기판의 제조장치.
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