KR100236689B1 - Soi기판의 제조방법 - Google Patents

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Abstract

SOI기판의 제조방법은, 다공성Si영역위의 비다공성Si영역을 효율적으로 제거하고, 또한 유리기판을 필연적으로 에칭하여야 하는 문제와 상대적으로 두꺼운 다공성Si영역을 필요로하는 문제를 해결한다.
SOI기판의 제조방법은, 제1비다공성단결정Si영역(100)위에 비다공성단결정Si영역(101)을 형성하기 위하여 단결정Si기판의 표면층을 다공화하는 단계와, 다공성단결정Si영역의 표면의 상부에 제2비다공성단결정Si영역(102)을 형성하는 단계와, 상기 제2비다공성단결정Si영역의 표면에 절연영역(103)을 개재하여 지지기판(110)을 접착하는 단계와, 제1비다공성단결정Si영역(100)을 제거하는 단계와, 다공성단결정Si영역(101)을 제거하는 단계를 구비한 SOI기판의 제조방법에 있어서, 제1비다공성단결정Si영역(100)을 제거하는 단계는, 비다공성단결정Si영역(100)의 에칭레이트가 다공성단결정Si영역(101)의 에칭레이트보다 큰 드라이에칭을 행하는 단계를 포함하는 것을 특징으로 한다.

Description

SOI기판의 제조방법
제1(a)도, 제1(b)도, 제1(c)도, 제1(d)도, 제1(e)도는 본 발명의 실시예와 제1, 2예의 공정을 개략적으로 설명하기 위한 단면도.
제2(a)도, 제2(b)도, 제2(c)도, 제2(d)도, 제2(e)도, 제2(f)도는 본 발명의 제3예의 공정을 개략적으로 설명하기 위한 단면도.
제3(a)도, 제3(b)도, 제3(c)도, 제3(d)도, 제3(e)도, 제3(f)도는 본 발명의 제4예의 공정을 개략적으로 설명하기 위한 단면도.
제4(a)도, 제4(b)도, 제4(c)도, 제4(d)도, 제4(f)도는 본 발명의 제5예의 공정을 개략적으로 설명하기 위한 단면도.
제5(a)도, 제5(b)도는 실리콘기판을 다공화하는 장치의 개략적인 단면도.
* 도면의 주요부분에 대한 부호의 설명
100, 200, 300, 400 : 실리콘기판 101, 201, 301, 401 : 다공층
102, 202, 302, 402 : 에피택셜층 103, 203, 303, 403 : 산화막
110, 210, 310, 410 : 지지기판 500 : p형단결정실리콘기판
504 : 불화수소산베이스의 용액 505 : 양극
506 : 음극
[발명의 목적]
[발명이 속하는 기술분야 및 그 분야의 종래기술]
발명은, 막두께의 균일성이 양호하고 막의 공극(void)과 인터페이스상태를 양호하게 억제하는 SOI기판의 제조방법에 관한 것으로서, 보다 상세하게는 유리 등의 투명절연기판위에 또는 산화막을 가진 실리콘기판위에 단결정반도체층에 제조된 고기능성과 고성능의 전자장치, 고집적회로 등에 적용되는 SOI기판의 제조방법에 관한 것이다.
절연체위에 단결정실리콘반도체를 형성하는 것에 대하여는 SOI(Silicon on Insulator)기술로서 널리 알려져 있고, 이 기판은, 통상의 실리콘집적회로를 제조하기 위해 사용되는 벌크실리콘기판에 의해서는 달성할 수 없는 이점을 많이 가지고 있기 때문에 많은 연구가 진행되었다.
[SOS와 SIMOX]
종래의 SOI기술중 하나는 소위 SOS(Silicon-On-Sapphire)이고, 이것은 사파이어 위에 실리콘층을 헤테로에피택셜성장하는 기술이지만, 헤테로에피택셜성장된 실리콘결정의 품질은 불량하다. 또한, SIMOX(Separation-by-IMplanted-OXygen)는, 다수의 산소이온을 실리콘에 주입한후에 어닐링처리를 행함으로써 산소를 실리콘의 표면으로부터 약 0.2㎛의 위치까지 주입하여 SiO2층을 형성하는 SOI형성기술로서 실제사용되고 있다. 그러나, 이와같은 다수의 산소이온의 주입과 어닐링은 많은 시간이 요구되고, 생산성과 코스트의 관점에서 불리하고, 또한 이온주입에 의해 SOI 실리콘층에 다수의 결정결함을 일으킨다. 산소이온의 주입을 감소하면, 산화층의 막품질을 유지하기가 현재에는 어렵고, 또한 주입SiO2막층의 두께를 변경하는 것이 어려운 것으로 생각되고 있다.
[접착SOI]
최근 보고된 SOI형성기술중에는, 일반에게 알려져 있고 특히 품질이 양호한 “접착SOI”가 있다. 이것은, 산화 등에 의해 형성된 절연막을 가진 두 개의 웨이퍼중 적어도 하나의 경면을 서로 밀착하고 어닐링하여 접착계면의 결합을 강화한 후에, 절연체막위에 임의의 두께를 가지는 실리콘단결정박막이 남도록 기판의 어느 한쪽을 연마하거나 에칭하는 기술이다. 이 기술의 가장 중요한 점은 실리콘기판을 박막화하는 공정이다. 보다 상세하게는, 일반적으로, 수백㎛정도의 두께를 가진 실리콘기판을 수십㎛ 또는 1㎛이하까지의 두께로 균일하게 연마하거나 에칭할 필요가 있고, 이것은 제어성과 균일성의 관점에서 기술적으로 매우 어렵다. 실리콘을 박막화하는 방법을 대체로 2종류가 있다. 그중 하나는 연마에 의해서만 박막화를 행하는 방법(BPSOI:Bonding and Polishing SOI)이고, 또다른 하나는 잔류하여야할 박막의 바로위에(실제로는, 단일 기판의 제조시의 박막의 바로아래에)에칭스톱층을 형성하고 기판에칭과 에칭스톱층의 에칭의 두단계를 행하는 방법(BESOI:Bond and Etchback SOI)이 있다. BESOI방법에서는 실리콘활성층이 미리 형성된 에칭스톱층 위에 흔히 에피택셜성장되므로, 막두께의 균일성을 확실하기위해서는 지금까지 이 BESOI방법이 유리한 것으로 고려되고 있다. 그러나, 에칭스톱층은 흔히 고농도의 불순물을 함유하므로, 결정격자의 변형을 일으키고, 그 결과 결정결함이 에피택셜층에 영향을 주는 문제점이 발생한다. 에피택셜층의 산화시에 또는 접착후의 어닐링시에 불순물이 확산되고, 이에 의해 에칭특성이 또한 변경될 가능성이 있다.
이들 접착SOI에 대하여는, 접착면이 오염되는 경우 또는 접착면의 불량한 평탄성에 기인하여 오목볼록함이 있는 경우에는, “공극(void)”이라고 칭하는 빈공간이 접착계면에 나타난다. 이와 같은 관점으로부터 상기한 BESOI는 여러경우에 있어서 불리하다. 그 이유는 다음과 같다. 에칭스톱층이 예를들면 CVD에 의한 헤테로에피택셜성장에 의해서 또는 고농도의 불순물의 도핑에 의한 에피택셜성장에 의해서 일반적으로 형성된다. CVD의 경우에는, 특히 헤테로에피택셜성장의 경우에는, 달성된 평탄성은 연마에 의해 얻은 평탄표면의 평탄성보다 열등하다. 에칭스톱층은 때때로 이온주입에 의해 형성되지만, 이 경우에도 평탄성이 저하된다.
[새로운 BESOI기술]
접착면의 평탄성, BESOI에서와 같은 활성층의 균일한 박막두께 및 종래의 BESOI의 에치백의 선택도를 달성하는 기술의 일예로서, 양극산화에 의해 실리콘기판의 표면을 다공화하고 또한 그위에 실리콘활성층을 에피택셜성장하는 기술이 있다(일본국 특개소 5-21338). 이 경우에는, 다공층은 BESOI의 에칭스톱층에 대응한다. 그러나, 다공성실리콘의 에칭레이트는 단결정실리콘에 비해서 불화수소산베이스의 에칭시에 매우 높으므로, 고선택도에칭특성이 에칭스톱층보다 높은 것으로 고려되고 있다. 이 기술은 CVD에 의해서가 아니라 평탄한 단결정실리콘기판표면의 양극 산화에 의해서 다공성의 실리콘층을 형성하므로, 에피택셜성장된 활성층의 평탄성이 CVD 등에 의해 에칭스톱층이 형성되는 BESOI의 평탄성보다 양호하게 된다. 이 표면위에 성장하는 에피택셜층은 비다공성단결정기판위에 성장된 에피택셜층의 결정화도와 대략 동일한 결정화도를 달성하는 특성을 가지고 있다. 이에 의해 활성층으로서 고신뢰성을 가지는 단결정실리콘기판위에 에피택셜층과 동일한 단결정박막을 사용할 수 있고, 따라서 결정화도가 양호하고 막두께의 균일성이 양호한 SOI 기판을 형성할 수 있다.
K. Sakaguchi 씨등은, 실리콘단결정기판의 표면을 양극산화하여 다공화하고 그 위에 에피택셜성장하여 얻은 기판을, 산화표면을 가진 실리콘기판에, 접착하고, 비다공성단결정실리콘기판부분을 그라인더로 그라인딩하여 다공층을 노출하고, 또한 다공층만을 HF/H2O2혼합용액으로 선택에칭하고, 이에 의해 5인치웨이퍼에 대한 SOI 실리콘층의 막두께분포로서 507㎚±15㎚(±3%)또는 96.8㎚±4.5㎚(+4.7%)를 달성하는 것을 보고하였다. 이 경우에 HF/H2O2혼합용액으로 에칭한 때에 다공성의 실리콘층의 에칭레이트가 비다공성실리콘층의 에칭레이트보다 105배만큼 크고, 따라서 다공성실리콘층은 BESOI에서 에칭스톱층과 마찬가지로 기능하는 것에 대하여 설명하고 있다.
열적산화표면을 가지는 단결정실리콘기판이나 투명한 실리카유리기판을 이 다공성실리콘위에 성장한 에피택셜실리콘막에 접착하는 방법에 부가하여, 두 개의 기판의 SiO2표면을 서로 접착하는 것이 또한 가능하다. 활성층인 에피택셜실리콘막과 SiO2(에피택셜층의 열적산화막)사이의 계면의 상태밀도는 충분히 낮고, 또한 SiO2층의 두께는 임의로 제어될 수 있다. 따라서, SOI의 특성을 충분히 이용하여 기판을 제조할 수 있다. 다음에, 접착계면에서의 SiO2의 계면은 플라스마처리에 의해 활성화되고, 이에 의해 접착강도는 충분히 향상될 수 있으므로 공극의 발생이 억제된다.
[발명이 이루고자 하는 기술적 과제]
다공성실리콘층의 고선택에칭에 의해 에피택셜성장시에 평탄성과 막두께분포를 유지할 수 있는 고품위의 SOI구조를 상기한 새로운 BESOI기술에 의해 달성할 수 있다. 그러나, 상기한 새로운 BESOI기술은 다공화되지 않은 비다공성단결정Si영역의 제거시에 다음과 같은 문제를 가지고 있다.
1.웨트형 불화수소산베이스의 에칭액을 사용함으로써 발생하는 문제점.
이 기술에 의하면 다수 기판의 처리시에 용액을 교환하여야하므로 용액농도관리를 제어하기 어렵고, 따라서 생산성이 매우 낮다.
SiO2층과 SiO2유리기판은 에칭레이트가 크기 때문에 불화수소산베이스의 에칭액에 의해 에칭된다. 특히, 투명한 SiO2유리기판위에 접착하는 경우에는, 유리기판의 뒷면이 또한 에칭되고, 이에 의해 투명기판의 투명성이 저하된다.
비다공성의 단결정Si영역을 제거하는 방법으로서 불화수소산/질산베이스의 에칭액이나 알카리용액 등의 웨트형에칭액으로 다공성실리콘부분을 노출하는 경우에는, 낮은밀도의 다공성실리콘층의 에칭레이트는 어느 에칭액을 사용하여도 비다공성실리콘의 에칭레이트보다 크다. 이 때문에, 비다공성실리콘부분을 모두 제거하기전에 다공성실리콘이 노출되는 부분에서 에칭이 한층더 빠르게 진행되고, 따라서 다공성실리콘의 잔류하는 막두께의 변동이 매우 큰 수㎛이상으로 된다. 다공성실리콘의 막두께는 수㎛이하정도로 얇게되는 경우, 다공성실리콘의 아래에 있는 에피택셜실리콘층에 까지도 에칭이 도달하고, 이에 의해 최종의 SOI층의 막두께의 균일성이 저하된다. 따라서, 다공성실리콘층의 두께는 10㎛이상으로 되어야하고, 또한 다공성실리콘층은 상기 두께보다 얇게 될 수 없다.
2.다공성실리콘층의 막두께에 대한 문제점
비다공성단결정Si영역을 제거하는 방법으로서 그라인더에 의해 그라인딩을 행하는 경우에는, 그라인딩에 기인하여 손상되는 층뿐만아니라, 아래에 있는 다공성실리콘층에서 그라인딩을 정지하기위해서는 그라인더의 그라인딩마진으로서 10㎛이상의 두께가 필요하고, 따라서 다공성실리콘층이 그 두께보다 얇게 될 수 없다.
따라서, 다공성실리콘의 형성과 에칭을 위해 많은 시간이 필요하다.
본 발명의 목적은, 비다공성단결정Si영역을 제거하는 웨트형 불화수소산베이스의 에칭액을 사용하여 투명기판의 투명성의 열화 및 생산성의 저감의 문제점과, 다공성실리콘층을 박막화하기 위해 그라인더를 사용할 수 없기 때문에 다공성실리콘의 형성과 에칭을 위해 많은 시간이 필요하다는 문제점등과 같은 모든 문제점을 해결하는 SOI기판의 제조방법을 실현하는데 있다.
상기 목적을 달성하기 위하여, 본 발명자는 모든 가능한 노력을 기울여서 다음의 발명을 성취하였다. 즉, 본 발명에 의한 SOI기판의 제조방법은, 단결정Si기판의 표면층을 다공화하여 제1비다공성단결정Si영역위에 다공성단결정Si영역을 형성하는 단계와, 상기 다공성단결정Si영역의 표면의 상부에 제2비다공성단결정Si영역을 형성하는 단계와, 절연영역인 표면층을 적어도 가진 지지기판을 제조하여 상기 절연영역을 상기 제2비다공성단결정Si영역에 접착하는 단계와, 상기 제1비다공성단결정Si영역을 제거하는 단계와, 상기 다공성단결정Si영역을 제거하는 단계를 구비한 SOI기판의 제조방법에 있어서, 상기 제1비다공성단결정Si영역을 제거하는 상기 단계는, 비다공성단결정Si영역의 에칭레이트가 다공성단결정Si영역의 에칭레이트보다 큰 드라이에칭을 행하는 단계를 포함하는 것을 특징으로 하는 SOI기판의 제조방법이다.
여기서, 제1비다공성단결정Si영역을 제거하는 단계는, 드라이에칭을 행하는 단계전에 그라인더에 의해 영역을 부분적으로 그라인딩하는 단계를 가진다. 드라이에칭은, 전기에너지나 광에너지에 의한 이온에 의해 활성화이온종(activated ion species)이 형성되고, 활성화이온종이 기판면에 수직방향으로 가속화되고, 또한 기판표면에서 반응이 발생하는 방식으로 바람직하게 에칭을 행한다. 기판위에 평행판전극을 설치하고 평행판전극과 기판사이에 셀프바이어스의 변화를 관찰함으로써, 다공성단결정Si영역이 드라이에칭에 의해 표면전체에 대해서 노출되는 에칭의 종료점을 바람직하게 결정한다.
여기서, 다공성단결정Si영역을 제거하는 단계는, 다공성단결정Si영역의 에칭레이트가 비다공성단결정Si영역의 에칭레이트보다 큰 웨트에칭에 의하거나 다공성단결정Si영역의 에칭레이트가 비다공성단결정Si영역의 에칭레이트보다 큰 드라이에칭에 의해서 행해진다. 적어도 전기에너지 또는 광학에너지에 의해 분해되는 활성화라디컬이 비다공성영역의 구멍으로 침입하여 영역의 내부를 에칭하는 방식으로 다공성단결정Si영역의 에칭레이트가 비다공성단결정Si영역의 에칭레이트보다 큰 드라이에칭에 의해 바람직하게 에칭된다.
비다공성단결정Si영역의 표면위의 제2비다공성단결정Si영역을 형성하는 단계는 비다공성단결정Si의 표면위에 제2비다공성단결정Si영역을 에피택셜성장하는 단계인 것이 바람직하다. 또는, 상기 스텝은 다공성단결정Si영역의 표면의 구멍을 폐쇄하기 위해 어닐링을 행하는 단계이다. 또한, 지지기판은 Si웨이퍼, 절연표면을 가진 Si웨이퍼 또는 실리카유리 등의 절연기판이어도 된다. 지지기판이 Si웨이퍼인 경우에는, 제2비다공성단결정Si영역의 표면이 절연성을 가진다.
본 발명자는, 특정한 조건하에서 다공성실리콘의 에칭레이트가 비다공성실리콘의 에칭레이트보다 수배이상 늦도록 웨트에칭의 선택도에 대한 반대의 선택도를 가지는 에칭조건을 발견하였다. 본 발명은 비다공성단결정영역을 제거하기 위해 이와 같은 조건의 드라이에칭을 사용한 것이다. 비다공성Si의 에칭레이트는 다공성Si의 에칭레이트보다 빠른 에칭메커니즘이 아직 완전하게 명료하지 않지만, 다음과 같은 것으로 고려될 수 있다.
포인트는 비다공성Si영역의 선택에칭을 위한 것이고, 표면의 에칭레이트는 래디컬 등의 침투속도와 동일하거나 이 침투속도보다 높다. 예를들면, 표면의 에칭은, RIE(반응성이온에칭)등과 같이 전계의 방향으로 이방성에 대해서 반응성이온에칭모드를 사용하여 한층더 진전될 수 있다. 또한, 비다공성실리콘의 표면이 산화되거나 그 밀도가 낮기 때문에, 이온에칭모드에서 다공성실리콘의 DC전계성분이 비다공성실리콘의 DC전계성분과 상이하고, 이에 의해 다공성실리콘의 에칭레이트는 낮은 것으로 고려될 수 있다. 이 이온에칭모드에서 표면에칭을 촉진시키기위하여, 외부로부터 DC바이어스를 인가하는 방법은 셀프바이어스를 증가하는 것에 부가하여 RF 플라스마방전에서 압력, 파워, 에칭가스 등을 적절하게 선택함으로써 효과적이다. 10V내지 수100V를 인가함으로써 다공성실리콘의 에칭레이트가 비다공성실리콘의 에칭레이트보다 대략 수배내지 수십배만큼 느리게 된다. 이에 의해 접착후에 비다공성웨이퍼부분을 제거할때에 웨이퍼의 두께분포와 에칭의 두께분포 때문에 부분적으로 노출되는 하부의 다공성Si로 되지만, 그부분의 에칭레이트가 느리기 때문에, 다공성Si의 나머지두께의 분포는 완화되고, 따라서 균일성이 개선된다.
에칭레이트의 선택도와 에칭레이트의 평면내분포의 균일성이 충분히 높으므로, 비다공성Si기판부분이 에칭되어 표면전체에 걸쳐서 다공성실리콘부분을 노출할때에 에칭의 종료점을 결정하기 위한 시간제어가 충분하다. 그러나, 한층더 향상된 생산성을 고려하여 설계된 장치는 종료점을 결정하기 위해 셀프바이어스를 모니터하도록 구성될 수 있다. 즉, 다공성실리콘의 노출시에 셀프바이어스를 낮출수 있기 때문에 종료점을 확실하게 결정할 수 있다.
본 발명은 종래의 웨트타입의 불화수소산베이스의 에칭액이나 알칼리베이스의 에칭액으로 비다공성단결정Si영역을 제거하는 공정을 포함하므로, 다수의 기판의 처리후에 용액교환에 의해 극히 불량한 생산성과 용액농도관리의 어려운 제어성 등의 문제를 해결하였다. 또한, 투명한 SiO2유리기판을 불화수소산베이스의 에칭액으로 드라이에칭시에 에칭하여도 에칭되지 않고, 특히 이것은 투명기판의 투명성이 저하되는 문제를 해결하였다.
비다공성실리콘웨이퍼부분을 제거하는 방법으로서 이전에 사용되었던 그라인더에 의해 그라인딩하거나 불화수소산베이스의 에칭액으로 에칭하는 경우에 다공성실리콘부분에서 에칭을 정지하기 어려웠고, 또한 다공성실리콘의 막두께는 마진을 유지하기 위해 10㎛이상의 두께로 되었다. 그러나, 비다공성실리콘웨이퍼부분의 에칭레이트가 다공성실리콘층의 에칭레이트보다 큰 선택에칭에 의해 마진을 유지할 필요성이 없고, 따라서 다공성실리콘의 막두께는 5~10㎛만큼 얇게 될 수 있다. 이에 의해 다공성실리콘을 형성하는 양극산화를 위한 시간과 다공성실리콘을 에칭하는 에칭시간을 모두 이전보다 절반으로 감소할 수 있으므로, 생산성을 개선할 수 있다.
[발명의 구성 및 작용]
본 발명의 실시예에 대하여 제1(a)도 내지 제1(e)도를 참조하면서 설명한다.
(제1(a)도)단결정실리콘기판(100)을 양극산화하여 다공성실리콘(101)을 형성한다. 이때의 다공층의 두께는 기판의 한쪽표면층에서 수㎛내지 수십㎛로 된다. 다공성 실리콘을 형성하는 방법에 대하여 제5(a)도와 제5(b)도를 참조하면서 설명한다. 우선, P형단결정실리콘기판(500)을 기판으로 제작한다. N형도 불가능한 것은 아니지만, N형은 저저항에 제한되거나 또는 광으로 기판의 표면을 조사함으로써 홀의발생을 촉진하는 상태에서 양극산화를 행하여야 한다. 기판(500)은 제5(a)도에 도시한 바와 같이 장치에 설정된다. 즉, 표면의 한쪽을 불화수소산베이스의 용액(504)과 접촉하고, 음극(506)은 용액쪽에 설정되고, 또한 기판의 다른쪽은 금속양극(505)과 접촉한다. 제5(b)도에 도시한 바와 같이, 양극(505')쪽은 용액(504')을 통하여 포텐셜을 또한 가질 수 있다.
어느 경우에 있어서도 비다공성층의 형성은 불화수소산베이스용액과 접촉하는 음극쪽으로부터 시작한다. 불화수소산베이스용액(504)은 정상농도의 불화수소산(49%HF)이다. 불화수소산용액이 순수(H2O)로 희석됨에 따라, 에칭은 특정한 농도로부터 개시되고, 전류흐름의 값에 의존하지만, 이것은 바람직하지 않다. 어떤경우에는 거품이 양극산화시에 기판(500)의 표면으로부터 발생하고, 또한 거품을 효율적으로 제거하기 위하여 계면활성제로서 알코올을 첨가한다. 적용가능한 알코올은 메탄올, 에탄올, 프로판올, 이소프로판올등이다. 계면활성제 대신에 교반기를 사용하여, 용액을 교반하면서 양극산화를 행한다.
음극(506)은 불화수소산용액에 의해 부식되지 않는 재료 예를들면 금(Au), 백금(Pt)등으로 제조된다. 양극(505)용재료는 일반적으로 사용되는 금속재료로부터 선택되지만, 불화수소산베이스의 용액(504)이 기판전체(500)의 양극산화의 종료시에 양극(505)에 도달하기 때문에, 양극(505)의 표면은 불화수소산용액에 대해 저항성을 가지는 금속막으로 피복되는 것이 바람직하다. 양극산화를 위한 전류값은 최대 수백㎃/㎠내지 최소 0㎃/㎠이상의 범위에서 선택된다. 이 값은 다공성실리콘의 표면위에 양질의 에피택셜성장이 가능한 범위내에서 결정된다. 일반적으로 전류값을 증가함에 따라, 양극산화의 속도와 비다공성실리콘층의 밀도는 감소한다. 즉, 구멍에 의해 점유하는 체적이 증가한다. 이것은 에피택셜성장의 조건을 변경한다.
(제1(b)도)비다공성단결정실리콘층(102)은 상기한 바와 같이 형성된 다공층위에 에피택셜성장된다. 에피택셜성장은 통상의 열CVD, 저압CVD, 플라즈마CVD, 분자비임 에피택시, 스퍼터링 또는 기타에 의해 행해진다. 이와 같이 성장된 층의 막두께는 SOI층의 설계값과 동일하게 되도록 결정되어도 되지만, 막두께는 2㎛이하인 것이 바람직하다. 그 이유는 다음과 같다. SiO2를 주성분으로 함유하는 절연기판위에 2㎛이상의 두께를 가지는 단결정Si막이 존재하면, 두재료사이의 열팽창계수의 차이때문에 장치공정중 어닐링시에 접착계면에서 큰 응력이 발생되고, 이에 의해 실리콘막의 파괴, 기판의 비틀림, 계면에서의 박리등이 발생한다. 막두께가 2㎛이하인 상태에서 응력이 비교적 작기 때문에, 필름의 파괴, 박리, 비틀림등이 이 경우에는 발생하기 어렵다. 보다 바람직하게는, 막두께는 0.5㎛이하이다. 이것은 0.5㎛이상의 막두께를 가진 슬립라인은, 박리, 파괴등이 발생하지 않지만, 다음공정의 어닐링시에 미세영역의 결정에 대해서 발생하기 쉽게 된다.
비다공성단결정Si층(102)은, 어닐링에 의해 다공성Si층(101)의 표면에서 구멍을 폐쇄함으로써, 형성된다.
(제1(c)도)에피택셜층(102)의 표면을 산화하여 산화막(103)을 형성한다. 이것은, 다음 단계에서 지지기판에 직접 접착된 에피택셜층인 경우, 접착계면에서 불순물이 용이하게 분리되고 또한 계면에서 원자의 댕글링본드(dangling bond)가 증가되고, 이에의해 박막장치의 특성이 불안정하게 되는 요인이 되기 때문이다.
산화막의 충분한 두께는, 대기로부터 접착계면에 오염되는 오염에 의해 영향을 받지않는 범위내에서 결정된다.
(제1(d)도)산화표면을 가진 에피택셜표면을 구비한 상기 기판(100)과 지지기판(110)을 제작한다. 지지기판(110)의 특정예는, 표면이 산화된 실리콘기판, 실리카유리, 결정화유리, 임의의 기판위에 퇴적된 SiO2등을 포함한다.
서로 접착될 두표면이 모두 SiO2인 경우, 이들 두기판 또는 이들 두기판중 하나는 플라스마분위기에 노출되어 표면의 SiO2를 활성화한다. 이때에 사용된 가스는 산소가 바람직하지만, 이에 부가하여, 가능하게 적용할 수 있는 가스는 공기(산소와 수소의 혼합물), 질소, 수소, 아르곤이나 헬륨 등의 불활성가스, 암모니아 등의 분자가스등이 있다.
Si로 구성된 표면은 SiO2로 구성된 표면과 접착하는 경우, 상기한 바와 같은 처리는 필요하지 않다.
상기한 단계에서 준비된 두 개의 기판은 세정한 후에 서로 접착된다. 바람직한 세정방법은 순수로 헹구기만 하고, 또한 적용가능한 다른 용액의 예는 순수로 희석한 과산화수소용액과 순수로 충분히 희석한 염산이나 황산의 용액을 포함한다.
접착한 후에 기판의 표면전체를 가압함으로써 접착의 강도가 향상된다.
다음에 접착된 기판을 어닐링한다. 어닐링온도는 가능한 한 높은 것이 바람직하지만, 온도가 너무 높으면 다공층(101)의 구조적인 변화가 발생하거나 기판에 함유한 불순물이 에피택셜층으로 확산된다. 따라서, 이와 같은 현상이 발생하지 않는 온도와 시간을 선택하는 것이 필요하다. 특히, 1200℃이하가 바람직한 온도이다. 또한, 어떤 기판은 높은 온도에서의 어닐링에 대한 저항성이 없다. 예를들면, 지지기판(110)이 실리카유리인 경우에는, 실리콘과 실리카사이의 열팽창계수의 차이 때문에 대략 200℃이하의 온도에서 어닐링을 행하여야 한다. 이보다 높은 온도에서는 응력 때문에 접착된 기판은 박리되거나 파손된다. 그러나, 계면이 벌크 실리콘(100)의 그라인딩에 견디고 또한 다음 공정의 에칭에 대한 응력에 견딜 수 있는 한 어닐링이 충분함에 유의하여야한다. 따라서, 활성화를 위한 표면처리조건을 최적화함으로써 200℃이하의 온도에서도 처리를 행할 수 있다.
(제1(e)도)다음에, 실리콘기판부분(100)과 다공성부분(101)을 선택적으로 제거하고 에피택셜층(102)을 남겨놓는다.
우선, 비다공성실리콘기판부분(100)은 표면그라인더 등에 의해서 부분적으로 그라인딩한 후에 RIE에 의해 에칭하거나, 또는 실리콘기판부분(100)전체를 그라인딩없이 RIE에 의해 제거한다. Si기판부분(100)이 그라인딩에 의해 부분적으로 제거되는 경우, 다공성Si영역(101)위의 Si기판부분이 2~300㎛두께의 범위로 잔류하는 것이 바람직하고, 5~100㎛두께의 범위로 잔류하는 것은 더욱 바람직하다.
비다공성실리콘기판의 에칭에 대해서는, 본 발명의 포인트는 표면의 에칭레이트가 라디컬 등의 침입속도와 동일하거나 이 속도보다 높아야 한다. 따라서, 전계방향으로 이방성을 가지는 반응성이온에칭모드를 사용하여 즉, RIE를 사용하여 표면의 에칭이 한층더 향상될 수 있다. 또한, 다공성실리콘의 표면이 산화되기 때문에 또는 다공성실리콘의 밀도가 낮기 때문에, 이온에칭모드에서 DC전계성분이 비다공성실리콘과 다공성실리콘사이에서 변경되고, 이에 의해 다공성실리콘의 에칭레이트는 낮게되는 것으로 고려될 수 있다.
이 이온에칭에서 표면에칭을 향상시키기 위해서는, RF플라스마방전에서 압력, 파워, 에칭가스 등을 적절하게 선택하여야 한다. H2가스 또는 F원자를 함유하는 CF4나 SF6등의 에칭가스를 O2가스, N2가스 또는 He나 Ar 등의 불활성가스 등의 캐리어가스와 혼합하고, 이것을 RF 또는 마이크로웨이브파워에 의해 얻은 플라스마에 의하거나 또는 광의 에너지에 의해서 분해하고, 자계방향으로 가속화함에 따라 에칭기판의 표면에 도달하고, 이에 의해 표면을 에칭하는 방식으로 반응성이온에칭이 행해진다.
방전조건의 설정에 있어서, 이온화에너지의 달성을 이용하는 것이 중요하고, 특히, 방전압력을 낮게 설정함으로써 가스분자의 긴 평균자유경로를 확실하게 하는 것이 중요하다. 한층더 높은 RF파워는 전극사이의 DC바이어스성분을 증가시켜서 이온에칭을 향상시킬 수 있지만, 한편 라디컬분해반응을 또한 향상시킴으로써 라디컬에칭모드가 또한 혼합된다. 따라서, 이 경우에는 주의를 요한다. RF파워에 의해 셀프바이어스를 증가시키는 이외에, 외부로부터 DC바이어스를 인가하는 방법이 또한 유효하다. 100V~수 100V를 인가함으로써 비다공성실리콘의 에칭레이트를 향상시키고 또한 수 100㎛의 에칭이어도 수시간내에 완료된다. 이때에 다공성실리콘의 에칭레이트는 대략 수배 내지 수십배만큼 낮아진다. 따라서, 접착후에 비다공성웨이퍼부분을 제거할때에, 아래에 있는 다공성실리콘은, 웨이퍼의 두께분포와 에칭두께분포 때문에, 부분적으로 노출되지만, 이 부분의 에칭레이트가 낮기 때문에, 잔류하는 다공성실리콘의 두께분포는 완화되고, 따라서 균일성을 개선한다. 마그네트론을 이용하는 플라스마 또는 ECR플라스마는 이온에칭을 한층더 향상시키는데 또한 유효하다.
상기한 바와 같이, 비다공성실리콘기판부분(100)을 에칭한 후에 다공성부분(101)이 노출될때에, 에칭은 일단 정지한다. 이때에 에칭의 종료점은, 에칭레이트의 충분한 선택도와 에칭레이트의 충분한 평면내의 분포균일성 때문에 시간제어에 의해, 양호하게 결정될 수 있지만, 셀프바이어스를 제어함으로써 또한 에칭의 종료점이 결정될 수 있다. 즉, 에칭의 종료점은, 다공성실리콘이 노출될때에 셀프바이어스가 떨어지기 때문에, 확실하게 결정될 수 있다.
다음에, 아래에 있는 비다공성영역(101)은 웨트에칭에 의해 제거된다. Si를 위한 통상의 에칭액으로 또는 다공성Si를 위한 선택성에칭액으로 Si영역의 다공성단결정Si영역을 제거하여 비다공성영역(102)을 노출한다. 선택성에칭액의 특정예는 불화수소산, 알코올과 과산화수소중 적어도 어느하나를 불화수소산에 혼합한 혼합물, 완충불화수소산 및 알코올과 과산화수소중 적어도 어느 하나를 완충불화수소산에 혼합한 혼합물을 포함한다. Si를 위한 통상의 에칭액은, 다공성Si의 표면적이 넓기 때문에 다공성Si만을 선택적으로 에칭할 수 있다.
저농도불화수소산의 에칭액은 다공성영역(101)의 웨트에칭을 위해 사용될 수 있으므로, SiO2를 용해하는 현상이 무시할 정도로 불분명하게 나타난다.
또한, 하부의 다공성부분(101)은 라디컬드라이에칭에 의해 제거될 수 있다. 다공성실리콘에서는, 표면으로부터 안쪽으로 높은 밀도로 수십내지 수백Å의 구멍이 있고, 또한 구멍으로 침투하고 에칭에 관련되는 라디컬은 구멍의 벽에 부착되어, 측벽으로부터 에칭을 시작하고 기둥구조의 기둥을 얇게하고, 이에 의해 다공성실리콘부분은 붕괴되어 제거된다. 한편, 비다공성실리콘은 구멍이 없고, 따라서 비다공성실리콘의 표면에서만 에칭이 발생한다. 예를들면, 에칭에 관련되는 라디컬이 수십㎛의 깊이까지 침투되고 또한 비다공성표면을 수십Å만큼 에칭하는 동안 다공성실리콘의 구멍에 부착되면, 구멍의 벽은 표면과 동일한 양만큼 또한 에칭되고, 따라서 라디컬이 구멍을 통하여 침입한 부분에서의 기둥이 붕괴되고, 이에 의해 다공성실리콘의 수십㎛를 에칭한다.
여기서 중요한 점은 에칭에 관련된 라디컬이 침투하여 다공성실리콘의 구멍에 부착되는 속도는 표면의 에칭레이트보다 충분히 큰 점이다. 따라서, 본 발명의 포인트로서, 다공성실리콘을 제거하기 위한 에칭은, 에칭에 관련된 라디컬의 확산에 의해서만 에칭을 행하고 또한 에칭이 등방성으로 진행되는 화학적인 라디컬에칭모드인 것이다. 전계의 방향으로 이방성을 가지는 반응성이온에칭 즉 통상의 RIE는 표면의 에칭이 한층더 많이 진행되므로, 여기서는 이것을 에칭으로 사용하지 않는다. 그러나, 가스, 흐름속도, 압력 등에 대한 적절한 조건을 선택함으로써 RIE의 에칭장치에서도 에칭을 실현할 수 있음에 유의하여야 한다. 방전조건은, 특히 가스분자의 평균자유경로를 짧게하고, 이에 의해 이온의 2차반응을 개선하기 위해 방전압력을 높게 유지하도록 설정할 필요가 있고, 또한 활성화이온에 의한 표면에 에칭을 발생하기 위해 기판의 셀프바이어스를 낮게 유지하도록 설정할 필요가 있다. 또한, 역방향으로 외부로부터 DC바이어스를 셀프바이어스에 인가하는 방법을 사용하거나, 또는 전극의 양극쪽의 에칭기판을 위치결정하는 방법을 사용하는 것이 효과적이지만, 이온의 도달을 완전하게 억제하기 어렵다. 바람직하게는, 라디컬발생부와 에칭부는 서로 공간적으로 분리되고 또한 이들사이에 라디컬을 이동하는 처리가 제공된다.
또한, H2가스, 또는 F원자를 함유한 CF4나 SF6등의 에칭가스는 O2가스나 N2가스 등의 캐리어가스와 혼합되고, RF나 마이크로웨이브파워에 의해 형성된 플라스마에 의하거나 광에너지에 의해 혼합된 가스는 라디칼로 분해되고, 또한 캐리어가스 등에 의한 2차반응이 이동처리시에 기체상태로 발생하고, 이에 의해 한층더 안정하고 한층더 긴 수명시간을 가진 에칭라디컬을 얻는다. 이것은, 에칭가스가 비에칭기판에 도달하기 때문이다. 또한, 기판이 에칭시에 가열되거나 진동될 경우, 라디컬의 등방성확산을 보다 안정한 사이트(site)로 촉진하고, 따라서 다공성실리콘의 구멍에 침투하는 것을 촉진하고, 이에 의해 비다공성실리콘의 에칭레이트가 비다공성실리콘의 에칭레이트보다 105~106배만큼 큰 선택도를 가지고 달성된다. 이때에, 아래에 있는 에피택셜부분(102)은 비다공성이므로, 에피택셜부분(102)의 에칭레이트는 다공성실리콘의 에칭레이트보다 5내지 6오더의 크기만큼 작어서 에칭이 거의 일어나지 않고, 이에 의해 에피택셜층(102)은 에피택셜성장시에 달성된 막두께의 균일성을 유지할 정도의 박막으로 남아있다.
또한, 어느 경우에는 상기한 단계에 다음의 단계를 부가할 수 있다.
(1)다공층의 구멍의 내부벽의 산화(미리 산화함)
다공성Si층의 인접한 구멍사이의 벽두께는 수㎚내지 수십㎚로서 매우 얇다. 이에 의해 다공층의 고온처리시에 예를들면 에피택셜Si층의 형성시에 또는 접착후의 어닐링시에 구멍벽이 서로 결합되고, 또한 구멍벽이 크고 거칠게 되어 구멍을 밀폐하고, 이에 의해 에칭레이트를 낮게한다. 다공층의 형성후에 구멍벽위에 얇은 산화막이 형성되는 경우, 구멍벽이 크고 거칠게되는 것을 방지한다. 그러나, 비다공성단결정Si층은 다공층위에 에피택셜성장될 필요가 있으므로, 다공층의 구멍벽의 내부에 단결정성이 남도록 구멍의 내부벽의 표면에만 산화할 필요가 있다. 바람직하게 여기에 형성된 산화막은 수Å내지 수십Å의 막두께를 가진다. 이와 같은 막두께의 산화막은 200℃~700℃의 범위의 온도에서 보다 바람직하게 250℃~500℃의 범위의 온도에서 산소분위기로 어닐링에 의해 형성된다.
(2)수소베이킹처리
유럽특허공보EP553852A2에는, 수소분위기에서의 어닐링에 의해 Si표면의 미세한 거치름을 제거하여 매우 평탄한 Si표면을 얻을 수 있다. 수소분위기에서의 베이킹은 본 발명에 또한 적용할 수 있다. 수소베이킹은 예를들면 비다공성Si층의 형성후와 에피택셜Si층의 형성전에 행할 수 있다. 이것과 별도로, 수소베이킹은 다공성Si층의 에칭제거후에 얻은 SOI기판위에 행할 수 있다. 에피택셜Si층의 형성전에 행한 수소베이킹처리에 의해, 구멍의 최외부표면이 다공성Si표면을 구성하는 Si원자의 이동에 의해 차단되는 현상이 발생한다. 구멍의 최외부표면이 차단됨에 따라 에피택셜Si층이 형성되는 경우, 에피택셜Si 층은 결정결함이 없이 얻어진다. 한편, 다공성Si층의 에칭후에 행해진 수소베이킹은, 에칭에 의해 다소 거칠어진 에피택셜Si표면을 평탄화하는 반응을 가지고, 또한 접착시에 청정실의 공기로부터 접착 계면으로 필연적으로 취해지고 에피택셜Si층으로 확산되는 붕소와, 다공성Si층으로부터 에피택셜Si층까지 열적으로 확산된 붕소를 외부방향으로 확산하여 붕소를 배출하도록 하는 것을 이용하는 반응을 가진다.
상기 공정을 행함으로써, 양호한 막두께분포를 가지는 SOI기판을 얻을 수 있거나 또는 투명절연기판에 형성된 단결정실리콘을 가진 투명절연기판을 얻을 수 있다.
상기한 바와 같은 SOI기판의 제조공정의 가능한 수정에 대하여는, 에피택셜성장된 비다공성단결정Si영역(102)의 표면은, 영역(102)의 표면위에 산화막(103)을 형성함이 없이, 산화막을 가진 Si웨이퍼(110)에 접착된다. 다른 가능한 수정에 대하여는, 비다공성단결정Si영역(102)의 표면위에 산화막이 형성되고, 이것을 산화막없이 Si웨이퍼(110)에 접착한다.
[예 1]
본 발명의 예 1에 대하여 제1(a)도 내지 제1(e)도 및 제5(a)도와 제5(b)도를 참조하면서 상세하게 설명한다.
(제1(a)도)대략 300㎛의 두께를 가지는 6인치의 P형(100)단결정실리콘기판(0.1~0.2Ω㎝)을 제조하였고, 제5(a)도에 도시한 바와 같이 장치에 상기 기판을 설치하였고, 또한 실리콘기판(100)의 표면의 10㎛만을 다공성실리콘(101)으로 변환하기 위해 양극산화를 행하였다. 이때에 용액(504)은 49%HF용액이었고, 또한 전류밀도는 100㎃/㎠이었다. 이때에 다공층의 형성속도는 5㎛/min이었고 또한 10㎛두께의 다공층을 2분후에 얻었다.
(제1(b)도)단결정실리콘층(102)은 CVD에 의해 다공성실리콘(101)위에 0.3㎛의 두께로 에피택셜성장되었다. 퇴적조건은 다음과 같다.
사용된 가스:SiH4/H2
가스의 흐름속도:0.62/140(ℓ/min)
온도:750℃
압력:80Torr
성장속도:0.12㎛/min
(제1(c)도)상기 방법에의 제조된 기판을 900℃의 스틸분위기에서 처리하여 0.20㎛의 산화막(103)을 얻었다.
(제1(d)도)산화막을 가지는 상기 기판(100)과 예비적으로 제조된 지지기판(이산화실리콘막이 없는 실리콘웨이퍼뿐임)을 세정하였고, 다음에 스핀건조하였고, 다음에 서로 접착하였다. 이 경우에는, Si표면과 SiO2표면사이의 접착 때문에 접착강도는 본래적으로 높았지만, 접착후에, 1150℃로 5분동안 어닐링처리를 하였으므로 접착 강도가 한층더 향상되었다.
(제1(e)도)어닐링한 후에, 비다공성단결정기판(100)은 평행판 플라스마에칭시스템에서 선택적으로 에칭되었고, 이에 의해 다공성실리콘(101)을 노출하였다. 이때에 접착된 웨이퍼는 두께방향의 진동을 하였고, 또한 다공성실리콘층은 양극산화시에 두께방향의 진동을 발생하였고, 이에 의해 비다공성단결정기판부(100)의 두께방향의 최대진동은 대략 300±5㎛이었다. 이때의 에칭조건은 다음과 같다.
RF주파수:13.56㎒
RF파워:1㎾
SF6가스의 흐름속도:1000sccm
산소의 흐름속도:300sccm
압력:20Pa
기판바이어스:500V
처리시간:63분
상기 조건하에서 비다공성실리콘의 에칭레이트는 5㎛/min이고 다공성실리콘의 에칭레이트는 1㎛/min이다. 비다공성단결정기판부분(100)이 최악의 경우에 대략 295㎛정도로 얇으면, 3분동안 오버에칭되고, 305㎛정도로 두꺼우면 1분동안 오버에칭된다. 이때에 아래에 있는 다공성실리콘(101)의 에칭두께는 각각 4㎛와 2㎛이고, 따라서 최악의 경우는 10㎛의 다공성실리콘(101)에서 에칭이 정지될 수 있다. 이때에 종료지점의 특정한 결정을 행하지 않았지만, 에칭시스템에 설치된 6개의 기판에 대해서는, 모든 기판의 다공성실리콘층은 설정된 처리시간에 표면전체에 대해서 노출되었고, 또한 웨이퍼평면내의 잔류하는 두께의 분포는 ±10%범위내에 있었다.
다음에 이 기판은 종래의 HF/H2O2로 에칭하였고, 웨트에칭에 의해 다공성부분을 제거하였다.
그 결과, 0.2㎛의 이산화실리콘막위에 대략 180㎚±5.4㎚의 막두께분포로 양호한 초박막의 단결정실리콘막을 가진 SOI기판을 형성하였다.
[예 2]
예 2는 예 1(제1(a)도 내지 제1(e)도)에서와 같이 비다공성단결정Si영역(100)을 제거하는 단계까지의 공정은 동일하다.
다음에, 이 기판은 마이크로웨이브로 여기된 화학드라이에칭시스템에 설치하였고, 다공성부분(101)만을 선택적으로 에칭하였다. 이 시스템은 마이크로웨이브파워에 의해 플라스마를 발생하는 부분과 에칭을 행하는 부분으로 공간적으로 분리되어 있고, 이에 의해 이온종(ion species)이 비에칭된 기판에 도달하지 않는다. 이때의 에칭조건은 다음과 같다.
마이크로웨이브의 주파수:1㎓
마이크로웨이브의 파워:100W
SF6가스의 흐름속도:100sccm
O2의 흐름속도:500sccm
N2의 흐름속도:500sccm
압력:100Pa
처리시간:30분
상기 조건하에서 비다공질실리콘의 에칭레이트는 대략 5×10-4㎛/min까지 이었다. 그러나, 에칭이 다공성실리콘의 구멍내부에서 우선 진행되었으므로, 표면의 에칭은 관찰되지 않았다. 다공성실리콘층은, 에칭개시로부터 대략 20분경과시에 갑자기 분해되었고 또한 개시로부터 30분경과후에 완전히 에칭되었다. 다공성실리콘의 잔류하는 막두께의 변동은 최악의 경우에 대략 6~8㎛이었다. 아래에 있는 에피택셜단결정실리콘층(102)의 오버에칭이 30분간의 에칭중 대략 10분동안인 것으로 가정하면 단결정실리콘의 오버에칭은 50Å이하로 되고, 이것은 에피택셜성장시에 달성된 균일성에 영향을 주지않는다. 에칭의 종료점은 에칭된 표면으로부터의 형광을 감시하는 방법을 이용하여 결정할 수 있지만, 선택도가 매우 크기 때문에 에칭시간이 충분하다.
그 결과, 0.6㎛의 이산화실리콘막위에 대략 180㎚±5.4(±3%)의 막두께분포를 가지고 또한 양호한 초박막의 단결정실리콘막을 가진 SOI기판을 얻었다.
[예 3]
본 발명의 예 3에 대하여 제2(a)도 내지 제2(f)도를 참조하면서 상세하게 설명한다.
(제2(a)도)대략 300㎛의 두께를 가지고 0.01Ωㆍ㎝의 저항률을 가지는 6인지의 P형(100)실리콘기판을 제조하였고, 예 1에서와 마찬가지 방식으로 표면층의 10㎛만을 다공성실리콘(201)으로 변환하였다.
(제2(b)도)예 1에서와 마찬가지 방식으로 다공성표면위에 0.15㎛의 두께로 에피택셜층(202)을 형성하였다.
(제2(c)도)상기한 방법에 의해 제작된 기판을 1000℃의 스팀에서 0.1㎛만큼 산화하여 산화막(203)을 얻었다.
(제2(d)도)상기 기판의 표면과 미리 제조된 6인치의 합성실리카기판(210)을 플라스마처리하였고, 산화막(203)을 가지는 상기 기판(200)과 미리 제조된 지지기판(합성실리카기판)(210)을 평행판 플라스마처리시스템에 설치하였고, 각 기판의 표면을 산화플라스마에 의해 활성화처리를 행하였다. 처리조건은 다음과 같았다.
RF주파수:13.56㎒
RF파워:400W
산소의 흐름속도:30sccm
압력:20Pa
처리시간:1분
바이어스의 특수한 제어를 플라스마와 기판사이에서는 행하지 않았고, 플라스마의 셀프바이어스에 의해서만 표면을 처리하였다.
(제2(e)도)상기 실리콘기판(200)과 실리카기판(210)을 5분동안 순수에 침적하였고, 다음에 이들을 스핀건조하였고, 다음에 처리된 표면을 서로 접착하였다. 다음에, 300℃에서 10시간동안 어닐링을 행하였다.
(제2(f)도)우선, 290㎛의 두께를 가지는 실리콘기판부분(200)을 예 1과 동일한 조건하에서 RIE에 의해 에칭하였다. 다공성실리콘층(201)을 표면에 노출한 후에 예 1과 동일한 방식으로 웨트에칭에 의해 다공층(201)을 선택적으로 에칭하였다. 이때에 실리카기판(210)은 전혀 에칭되지 않았다. 에칭된 표면으로부터의 형광을 감시하는 방법을 사용하여 에칭의 종료점을 결정할 수 있지만, 선택도가 매우 크기 때문에 에칭시간의 제어는 충분하였다.
그 결과, 실리카기판위에 98.2㎚±3.4㎚(±3.5%)의 막두께분포를 가지는 실리콘 단결정박막을 형성한 SOI기판을 얻었다.
[예 4]
본 발명의 예 4에 대하여 제3(a)도 내지 제3(f)도를 참조하면서 상세하게 설명한다.
(제3(a)도)300㎛의 두께를 가지고 0.01Ωㆍ㎝의 저항률을 가지는 5인치의 P형(100) 실리콘기판(300)을 제조하였고, 표면으로부터 5㎛의 두께만큼만 다공층(301)을 형성하였다.
(제3(b)도)예 1과 마찬가지 방식으로 이와 같이 얻은 기판의 다공성표면위에 0.15㎛의 두께로 에피택셜층(302)을 형성하였다.
(제3(c)도)상기 방법에 의해 제작된 기판은 900℃의 스팀분위기에서 처리되었고, 이에 의해 0.05㎛의 산화막(303)을 얻었다.
(제3(d)도)산화막을 가지는 상기 기판(300)과 미리 제조된 0.2㎛의 두께의 이산화실리콘막을 가진 지지기판(실리콘웨이퍼)(310)을 평행판 플라스마처리시스템에 설치하였고, 또한 각 기판의 표면을 예 3과 마찬가지의 산소플라스마조건하에서 활성화하였다.
(제3(e)도)이와같이 표면처리된 양 기판을 5분동안 순수에 침적한 후에 스핀건조하였고, 다음에 처리된 표면을 서로 접착하였다. 그후에, 6시간동안 400℃로 어닐링을 행하였다.
(제3(f)도)어닐링한후에, 평행판플라스마에칭시스템에서 하기의 조건하에서 실리콘 기판(300)쪽을 선택적으로 에칭하였고, 이에 의해 다공성실리콘(301)을 노출하였다.
RF주파수:13.56㎒
RF파워:1㎾
CF4가스의 흐름속도:800sccm
Ar가스의 흐름속도:200sccm
압력:5Pa
기판바이어스:500V
처리시간:99분내지 102분
상기 조건하에서 비다공성실리콘의 에칭레이트는 3.1㎛/min이었고, 다공성실리콘의 에칭레이트는 0.43㎛/min이었다. 예 1에서와 마찬가지로, 비다공성단결정기판부분(300)에 대해 최악의 경우에는 300㎛~305㎛의 변동이 있고, 또한 예를들면, 100분의 에칭인 경우에는, 다공성실리콘을 1.6~4.8분동안 오버에칭하였다. 이때에 아래에 있는 다공성실리콘(301)의 에칭두께는 각각 0.69㎛와 2.1㎛이고, 최악의 경우에도 5㎛의 다공성실리콘(301)의 에칭은 2.9㎛~4.3㎛의 두께를 남겨놓은 상태에서 정지될 수 있다. 셀프바이어스를 감시함으로써 종료점의 결정을 행하였고, 다공성실리콘의 종료점으로서, 셀프바이어스가 900V~700V로 될때에 방전이 정지되었다. 에칭시스템에 설치된 6개의 기판에 대해서는, 모든 기판의 다공성실리콘은 표면전체에 대해서 노출되었고 잔류하는 두께의 웨이퍼평면내의 분포는 ±10%의 범위내에 있었다.
다음에, 마이크로웨이브에 의해 여기된 화학드라이에칭시스템에 이 기판을 설치하여 다공성부분(301)만을 선택적으로 에칭하였다. 이때의 에칭조건은 예 1과 거의 동일하였지만, 기판을 가열하였고 또한 초음파에 의해 진공하였다.
마이크로웨이브주파수:1㎓
마이크로웨이브파워:100W
SF6가스의 흐름속도:100sccm
O2의 흐름속도:500sccm
N2의 흐름속도:500sccm
압력:100Pa
기판온도:300℃
초음파:1㎾
처리시간:10분
상기 조건하의 비다공질실리콘의 에칭레이트는 대략 5×10-4㎛/min까지 이르렀다.
우선 기판의 가열과 초음파진동을 행함으로써, 다공성실리콘의 구멍으로 확산되는 것이 촉진되었고, 또한 구멍벽의 에칭에 기인한 물리적인 붕괴를 촉진하였고, 이에 의해 시작으로부터 7~8분경과후에 하부의 에피택셜층전체가 거의 노출되었고, 10분후에는 다공성부분이 완전히 에칭되었다. 상기 하부의 에피택셜단결정실리콘층(302)이 10분동안 오버에칭되었어도, 오버에칭의 두께는 50Å이하이었고, 이것은 에피택셜성장시에 달성된 균일성에 영향을 주지 않았다. 에칭된 표면으로부터의 형광을 검출하는 방법을 사용하여 에칭의 종료점을 결정할 수 있지만, 선택도가 매우 크기 때문에 에칭시간의 제어는 충분하다.
그 결과, 0.25㎛의 2산화실리콘막위에 대략 100.8㎚±3.4(±3.4%)의 막두께분포를 가지고 양호한 초박막의 단결정실리콘막을 구비한 SOI기판을 얻었다.
[예 5]
본 발명의 예 5에 대하여 제4(a)도 내지 제4(f)도를 참조하면서 상세하게 설명한다.
(제4(a)도)300㎛의 두께를 가지고 0.01Ωㆍ㎝의 저항률을 가진 5인치 P형(100)실리콘기판(400)을 제작하였고, 또한 실리콘기판의 표면으로부터 5㎛의 두께만큼만 다공층(401)을 형성하였다.
(제4(b)도)예 1과 마찬가지 방식으로 에피택셜층(402)을 0.15㎛의 두께로 이와 같이 얻은 기판의 다공성표면위에 형성하였다.
(제4(c)도)상기 방법에 의해 제조된 기판은 900℃의 스팀분위기에서 처리되어 0.05㎛의 산화막(403)을 얻었다.
(제4(d)도)산화막을 가진 상기 기판(400)과 미리 제조된 0.2㎛두께의 이산화실리콘막을 가진 지지기판(실리콘웨이퍼)(410)를 평행한 플라스마처리장치에 설치하였고, 각 기판의 표면을 예 3과 마찬가지로 산소플라스마조건하에서 활성화하였다.
(제4(e)도)이와 같이 표면처리된 양쪽기판을 5분동안 순수에 침적한다음에, 스핀건조하였고, 다음에 이들의 처리된 표면을 서로 접착하였다. 그후에, 400℃로 6시간동안 어닐링을 행하였다.
(제4(f)도)어닐링한후에, 상기한 바와 마찬가지로 평행판플라스마에칭장치에서 예 3의 조건으로 실리콘기판(400)을 선택에칭하였다. 이와 같은 조건하에서 비다공성실리콘의 에칭레이트는 3.1㎛/min이었고, 다공성실리콘의 에칭레이트는 0.43㎛/min이었다. 예 1과 마찬가지로, 비다공성단결정기판부분(40)에 대해 최악의 경우에 300㎛~305㎛의 변동이 있고, 또한 예를들면 10분동안 에칭한 경우에는 다공성실리콘이 1.6분~4.8분동안 오버에칭된다. 이때에, 예 3에서와 마찬가지로, 5㎛의 다공성실리콘(401)의 에칭은 최악의 경우에도 2.9㎛~4.3㎛의 두께를 남겨놓은 상태에서 또한 정지될 수 있다. 셀프바이어스를 감시함으로써 이 종료점이 결정되었고, 다공성실리콘에칭의 종료점으로서, 셀프바이어스가 900V~700V로 되었을때에 방전을 멈추었다.
광으로 여기되는 H2라디컬발생시스템에 이 기판을 설치하여 다공성부분(401)만을 선택적으로 에칭하였다. H2라디컬을 발생하는 부분은 에칭을 행하는 부분과 공간적으로 분리되어 있고 또한 광여자의 경우에는 플라스마가 사용되지 않으므로, 이온종이 기판에 도달하지 않는다. 이때의 에칭조건은 다음과 같았다.
여기광원:저압수은램프(253.7eV)
H2가스의 흐름속도:100sccm
압력:10Pa
기판온도:300℃
초음파:1㎾
처리시간:30분
상기 조건하에서 이와 같이 광학적으로 분해된 H2라디컬에칭에서는, 비다공성실리콘의 에칭레이트는 또한 대략 2×10-4㎛/min에 이르렀다.
우선 기판의 가열과 초음파진동을 행함으로써, 다공성실리콘의 구멍으로 확산되는 것을 촉진하였고 또한 구멍벽의 에칭에 기인하여 물리적인 붕괴를 촉진하였고, 이에 의해 시작으로부터 20분후에 아래에 있는 에피택셜층을 거의 전부를 노출하였고, 또한 30분후에는 다공성부분을 완전히 에칭하였다. 아래에 있는 에피택셜단결정실리콘층(402)이 10분동안 오버에칭되는 경우에도, 오버에칭의 두께는 50Å이하이었고, 이것은 에피택셜성장시에 달성된 균일성에 영향을 주지않았다. 에칭의 종료점은 에칭된 표면으로부터 형광을 감시하는 방법을 사용하여 또한 결정될 수 있지만, 선택도가 매우 크기 때문에 에칭시간의 제어는 충분하다.
그 결과, 0.25㎛의 이산화실리콘막위에 대략 99.8㎚±3.6(±3.6%)의 막두께분포를 가지고 양호한 초박막의 단결정실리콘막을 가진 SOI기판을 얻었다.
[예 6]
본 발명의 예 6에 대하여 제1(a)도~제1(e)도와 제5(a)도와 제5(b)도를 참조하면서 상세하게 이하 설명한다.
(제1(a)도)대략 600㎛의 두께를 가지는 6인치의 P형(100)단결정실리콘기판(0.1~0.2Ωㆍ㎝)을 제조하였고 이것을 제5(a)도에 도시한 바와 같은 장치에 설치하였다. 다음에, 실리콘기판(100)의 표면의 10㎛만이 다공성실리콘(101)으로 변화되도록 양극산화를 행하였다. 이때의 용액(504)은 49%HF용액이었고, 또한 전류밀도는 100㎃/㎠이었다. 또한, 이때에 다공층의 형성속도는 5㎛/min이었고, 10㎛두께의 다공층을 2분후에 얻었다.
(제1(b)도)단결정실리콘층(102)은 CVD에 의해 다공성실리콘(101)위에 0.30㎛의 두께로 에피택셜성장되었다. 분해조건은 예 1과 동일하였다.
(제1(c)도)상기 방법에 의해 제작된 기판을 900℃의 스팀분위기에서 처리하여 0.2㎛의 산화막(103)을 얻었다.
(제1(d)도)산화막을 가지는 상기 기판(100)과 미리 제조된 지지판(이산화실리콘막이 없는 실리콘만의 웨이퍼)를 세정한다음에 스핀건조하였고, 다음에 서로 접착하였다. 이 경우에는, Si표면과 SiO2표면사이의 접착 때문에 접착강도는 본래적으로 높았지만, 접착후에 1150℃에서 5분동안 어닐링을 행하였고, 이에 의해 접착강도가 한층더 향상되었다.
(제1(e)도)어닐링한후에, 실리콘기판(100)의 한쪽을 그라인더에 의해 대략 550㎛만큼 기계적으로 그라인딩하였다. 또한, 잔류하는 대략 40㎛의 비다공성단결정기판 부분을 상기 예와 마찬가지로 평행판플라스마에칭시스템에 선택적으로 에칭되었고, 이에 의해 다공성실리콘(101)을 노출하였다. 이때에 접착된 웨이퍼는 두께가 변동하였고, 그라인더장치에 의해 두께를 그라인딩하는 변동이 있었고 또한 양극산화시에 다공성실리콘의 두께의 변동이 있었다. 따라서, 비다공성단결정기판부분(100)의 두께의 최대변동은 대략 40±5㎛이었다. 에칭조건은 다음과 같았다.
RF주파수:13.56㎒
RF파워:1㎾
SF6가스의 흐름속도:1000sccm
산소의 흐름속도:300sccm
압력:20Pa
기판바이어스:500V
처리시간:11분
상기 조건하에서 비다공성실리콘의 에칭레이트는 5㎛/min이었고 다공성실리콘의 에칭레이트는 1㎛/min이었다. 비다공성단결정기판부분(100)은 최악의 경우에 대략 35㎛정도로 얇은 경우, 4분동안 오버에칭된다. 비다공성단결정기판부분(100)은 45㎛정도로 두꺼운 경우, 2분동안 오버에칭된다. 이때에 아래에 있는 다공성실리콘(101)의 에칭두께는 각각 4㎛와 2㎛이고, 최악의 경우에도 10㎛의 다공성실리콘(101)의 범위내에서 에칭을 멈출 수 있다. 이때에 종료점에 대해 특정한 결정은 없었지만, 에칭시스템에 6개의 기판을 모두 설치하는 경우 설정된 처리시간내에 표면전체에 대해서 다공성실리콘을 노출하였다. 다공성실리콘의 잔류하는 두께의 웨이퍼표면내의 분포는 ±10%내에 있었다.
다음에, 이 기판은 종래의 HF/H2O2용액으로 웨트에칭을 행하였고, 이에 의해 다공성부분을 제거하였다.
그 결과, 0.2㎛의 이산화실리콘막위에 대략 108㎚±3.2㎚(±3%)의 막두께분포로 양호한 초박막단결정실리콘막을 가진 SOI기판을 얻었다.

Claims (7)

  1. 제1비다공성단결정Si영역위에 다공성단결정Si영역을 형성하기 위하여 단결정Si 기판의 표면층을 다공화하는 단계와; 상기 다공성단결정Si영역의 표면위에 제2비다공성단결정Si영역을 형성하는 단계와; 절연영역을 개재하여 지지기판을 상기 제2비다공성단결정Si영역의 표면에 접착하는 단계와; 상기 제1비다공성단결정Si영역을 제거하는 단계와; 상기 다공성단결정Si영역을 제거하는 단계를 구비한 SOI기판의 제조방법에 있어서, 상기 제1비다공성단결정Si영역을 제거하는 상기 단계는, 비다공성단결정Si영역의 에칭레이트가 다공성단결정Si영역의 에칭레이트보다 큰 드라이에칭을 행하는 단계로 포함하는 것을 특징으로 하는 SOI기판의 제조방법.
  2. 제1항에 있어서, 상기 제1비다공성단결정Si영역을 제거하는 상기 단계는, 드라이에칭을 행하는 상기 단계전에, 그라인더에 의해 상기 제1비다공성단결정Si영역을 부분적으로 그라인딩하는 단계를 포함하는 것을 특징으로 하는 SOI기판의 제조방법.
  3. 제1항에 있어서, 활성화이온종(activated ion species)이 전기에너지나 광에너지에 의한 이온화에 의해 형성되고 상기 활성화이온종이 기판면에 수직인 방향으로 가속화되고 또한 상기 기판면에서 반응이 발생하는 방식으로 상기 드라이에칭에 행해지는 것을 특징으로 하는 SOI기판의 제조방법.
  4. 제3항에 있어서, 상기 기판위에 평행판전극을 설치하고 상기 평행판전극과 상기 기판사이에 셀프바이어스의 변경을 관찰함으로써, 다공성단결정Si영역이 상기 드라이에칭에 의해 표면전체에 대해서 노출되는 에칭의 종료점을 결정하는 것을 특징으로 하는 SOI기판의 제조방법.
  5. 제1항에 있어서, 상기 다공성단결정Si영역을 제거하는 상기 공정은, 다공성단결정Si영역의 에칭레이트가 비다공성단결정Si영역의 에칭레이트보다큰 웨트에칭에 의해 행해지는 것을 특징으로 하는 SOI기판의 제조방법.
  6. 제1항에 있어서, 상기 다공성단결정Si영역을 제거하는 상기 공정은, 다공성단결정Si영역의 에칭레이트가 비다공성단결정Si영역의 에칭레이트보다 큰 드라이에칭에 의해 행해지는 것을 특징으로 하는 SOI기판의 제조방법.
  7. 제6항에 있어서, 다공성단결정Si영역의 에칭레이트는 비다공성단결정Si영역의 에칭레이트보다 큰 상기 드라이에칭은, 적어도 전기에너지나 광에너지에 의해 분해로부터 초래되는 활성화라디컬이 다공영역의 구멍에 침투하여 내부쪽으로부터 다공영역을 에칭하는 방식으로, 행해지는 것을 특징으로 하는 SOI기판의 제조방법.
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