KR100208108B1 - 반도체 발광 소자 및 그 제조 방법 - Google Patents

반도체 발광 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR100208108B1
KR100208108B1 KR1019960004255A KR19960004255A KR100208108B1 KR 100208108 B1 KR100208108 B1 KR 100208108B1 KR 1019960004255 A KR1019960004255 A KR 1019960004255A KR 19960004255 A KR19960004255 A KR 19960004255A KR 100208108 B1 KR100208108 B1 KR 100208108B1
Authority
KR
South Korea
Prior art keywords
layer
region
current
current path
type
Prior art date
Application number
KR1019960004255A
Other languages
English (en)
Other versions
KR960032781A (ko
Inventor
히로유끼 호소바
Original Assignee
쓰지 하루오
샤프 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2842095A external-priority patent/JP3240097B2/ja
Priority claimed from JP3737795A external-priority patent/JP3240099B2/ja
Application filed by 쓰지 하루오, 샤프 가부시키가이샤 filed Critical 쓰지 하루오
Publication of KR960032781A publication Critical patent/KR960032781A/ko
Application granted granted Critical
Publication of KR100208108B1 publication Critical patent/KR100208108B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/24—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate of the light emitting region, e.g. non-planar junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/14—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a carrier transport control structure, e.g. highly-doped semiconductor layer or current-blocking structure
    • H01L33/145—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a carrier transport control structure, e.g. highly-doped semiconductor layer or current-blocking structure with a current-blocking structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H01L33/382—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape the electrode extending partially in or entirely through the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
    • H01L33/46—Reflective coating, e.g. dielectric Bragg reflector

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Led Devices (AREA)
  • Semiconductor Lasers (AREA)

Abstract

전류 차단 영역과 전류 통과 영역으로 이루어지는 전류 경로 조정층이 활성층을 포함하는 층 구조 상에 제공된다. n형 전극은 전류 차단 영역에 대향하도록 전류 경로 조정층 상에 제공된다. p형 GaAs 기판은 다수의 홈이 형성된 홈형성 영역을 갖고 기판 상에 성장된, 도펀트로서 Zn과 Se를 함유하는 전류 경로 조정층의 도전형은 홈의 각 경사면의 방위와 기판 표면의 평탄 영역의 방위에 따라 결정된다.

Description

반도체 발광 소자 및 그 제조 방법
제1a도는 본 발명에 따른 제1 실시예의 LED의 단면도.
제1b도는 본 발명에 따른 제1 실시예의 LED에 포함된 기판의 평면도.
제1c도는 제1a도의 LED에 포함된 기판의 단면도.
제2a도는 본 발명에 따른 제1 실시예의 LED를 제조하는 방법에 있어서 결정성장의 단계들을 나타내는 도면.
제2b도는 전극이 될 금속층들을 형성하는 단계를 나타내는 도면.
제3도는 하부 표면의 방위에 따라 Zn과 Se를 동시에 도핑하면서 성장된 InGaAlP층의 캐리어 농도의 종속 관계를 나타낸 그래프.
제4도는 본 발명에 따른 제2 실시예의 LED에 대한 단면도.
제5도는 본 발명에 따른 제3 실시예의 LED에 대한 단면도.
제6도는 본 발명에 따른 제4 실시예의 LED에 대한 단면도.
제7도는 본 발명에 따른 제5 실시예의 LED에 대한 단면도.
제8도는 본 발명에 따른 제6 실시예의 LED에 대한 단면도.
제9도는 본 발명에 따른 제7 실시예의 LED에 대한 단면도.
제10a도는 본 발명에 따른 제8 실시예의 LED에 대한 단면도.
제10b도는 본 발명에 따른 제8 실시예의 LED에 포함된 기판의 단면도.
제11도는 본 발명에 따른 제9 실시예의 LED에 대한 단면도.
제12도는 본 발명에 따른 제10 실시예의 LED에 대한 단면도.
제13도는 본 발명에 따른 제11 실시예의 LED에 대한 단면도.
제14a도는 본 발명에 따른 제11 실시예의 LED에 포함된 기판의 단면도.
제14b도는 기판 상에 전류 경로 조정층이 형성되어 있는 상태를 도시하는 단면도.
제15도는 본 발명에 따른 제12 실시예의 LED에 대한 단면도.
제16도는 본 발명에 따른 제13 실시예의 LED에 대한 단면도.
제17도는 본 발명에 따른 제14 실시예의 LED에 대한 단면도.
제18도는 본 발명에 따른 제15 실시예의 LED에 대한 단면도.
제19a도는 본 발명에 따른 제16 실시예의 LED에 대한 단면도.
제19b도는 본 발명에 따른 제16 실시예의 LED에 포함된 기판의 단면도.
제20도는 본 발명에 따른 제17 실시예의 LED에 대한 단면도.
제21a도는 전류 분포를 나타내는 종래의 pn 접합형 LED의 단면도.
제21b도는 제21a도의 LED에서의 발광 방법을 도시하는 단면도.
제22도는 전류 확산층을 갖는 종래의 LED에 대한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : p형 GaAs 기판 2 : p형 하부 피복층
4 : n형 상부 피복층 5 : 전류 경로 조정층
5a : 전류 차단 영역 5b : 전류 통과 영역
6 : n형 전류 확산층 7 : p형 GaAs 콘택층
100a : LED 101 : p형 전극
102 : n형 전극 110 : 층 구조
본 발명은 반도체 발광 소자 및 그 제조 방법에 관한 것으로, 특히 제조 공수의 증대를 초래하지 않고 고휘도화를 도모할 수 있는 소자 구조 및 그 제조 프로세스에 관한 것이다.
근년, LED(발광 다이오드)가 옥내외의 표시 소자로서 각광을 받고 있다. 특히 고휘도화에 따라 금후 수년간 옥외 디스플레이 시장이 급신장할 것으로 예기되며 LED는 장래에는 네온사인으로 대체될 수 있는 표시 매체로 성장할 것으로 기대되고 있다. 고휘도 LED는 AlGaAs계의 DH(더블 헤테로) 구조를 갖는 적색 LED에서 실현되어 있으며, 최근에는 AlGaInP계 DH 구조 LED에 의해 등색 내지 녹색 LED에서도 실현되고 있다.
AlGaInP계 재료는 질화물을 제외한 III-V족 화합물 반도체 재료 중에서 최대의 직접 천이형 밴드갭(direct transition type bandgap)을 가지며, 0.5 내지 0.6㎛ 대의 발광 소자 재료로서 주목되어 있다.
특히 GaAs를 기판 재료로서 사용하고, 이것과 격자 정합하는 AlGaInP로 이루어진 발광부를 갖는 pn 접합형 발광 다이오드(LED)는, 발광부의 구성 재료로서 GaP나 GaAsp 등의 간접 천이형의 재료를 사용한 LED에 비해, 적색 내지 녹색의 고휘도의 발광이 가능하다. 고휘도의 LED를 실현하기 위해서는, 즉 LED에서 방출하는 광량을 높이기 위해서는 소자의 발광부에서의 발광 효율을 높이는 것과 함께, 발광부에서 발생한 광을, 소자 내부에서의 광 흡수나 발광부와 전극의 상대위치 관계 등을 고려하여 소자 외부에서 효율좋게 방출하는 것이 중요하다.
제21a 및 21b도는 AlGaInP 발광부를 갖는 종래의 LED(특개평 4-229665호 공보 참조)의 단면 구조를 도시하는 것으로, 제21a도에서는 상기 단면 구조에 있어서의 전류 분포가 점선으로 도시되어 있으며, 제21b도에서는 소자 내부에서의 발광의 방식이 발광부에서 방출되는 광(이하 LED광이라 칭함)의 경로(실선)에 의해 도시되어 있다.
이들 도면을 참조해 보면, pn 접합형 LED(10)는 P-GaAs 기판(11)을 포함하고 있으며, 기판(11) 상에는 DH 접합부를 갖는 적층된 구조(10a)가 형성되어 있다. 적층된 구조(10a)는 P-GaAs 기판(11)의 표면부터 P-AlGaInP 하부 크래딩 층(12), AlGaInP 활성층(13) 및 n-AlGaInP 상부 크래딩 층(14)의 순서로 적층되어 있다. n-AlGaInP 상부 크래딩 층(14)의 일부 상에 형서오딘 n-GaAs 콘택층(15) 상에 n형 전극(15a)이 제공되어 있으며, P-GaAs 기판(11)의 이면 전면에는 p형 전극(11a)이 제공되어 있다. n형 전극(15a)의 바로 아래 부분과 그 근방 부분에 있는 AlGaInP 활성층(13)의 일부가 LED(10)의 발광부(13a)를 형성한다. 상기 구조를 갖는 LED(10)는 다음과 같은 3가지 문제점을 갖고 있다. 첫째, 발광부(13a)가 n형 전극(15a)의 하측의 협소 영역에 한정되므로 소자의 표면(상면)으로부터의 발광 효율이 낮게 된다는 점이다.
환언하자면, n-AlGaInP 상부 크래딩 층(14)의 저항율이 P-AlGaInP 하부 크래딩 층(12)에 비해 약간 작지만, 상기 상부 크래딩 층(14)에서의 전자의 이동되는 불순물 농도가 1018cm-3이 되는 정도의 도핑에서도 작아(즉, 100cm/v-s), n-AlGaInP 상부 크래딩 층(14) 중에서의 전류 확산이 충분하지가 않다.
따라서, 활성층의 n형 전극(15a)의 바로 아래 부분에서의 발광량이 많게 되고, 또한 제21b도에서 도시된 바와 같이 n형 전극 바로 아래 부분에서부터 상방으로 행하는 LED광(a, b 및 c)은 n형 전극(15a)에서 반사되어, 소자 상면으로부터의 발광 효율은 낮게 된다.
둘째로, 소자 표면에서의 LED광의 반사에 대해 발광 효율이 낮게 된다는 것이다. 즉, 제21b도에서 도시된 바와 같이, n형 전극 바로 아래 부분에서부터 소자 표면의 n형 전극 배치부의 외측으로 향하는 LED광(d)은 임계각 이상으로 소장의 상면으로 입사하고 상기 소자 상면에서 소자의 내측으로 반사되게 되어 소자 상면으로부터의 발광 효율은 매우 낮게 된다는 점이다.
셋째로, LED광이 등색에서 적색 범위인 고휘도 LED에서는, 그 구성 재료로서 AlGaInP 혼정 반도체 재료를 사용하고 있으며 면방위가 (100)면인 기판 표면 상에서 그 결정 성장을 행하면 성장층 중에 초격자가 형성되는 점이다.
이 초격자는 III족 원자인 In, Ga, Al로 이루어진 [111] 방향으로 장거리 정렬된 구조이다. 일례로서 GaInP를 취해 보면, 이러한 초격자가 형성되어 있는 Ga0.5In0.5P의 밴드갭은 초격자가 형성되어 있지 않은 이상적인 혼정 상태의 Ga0.5In0.5P 보다 약 90meV만큼 작다. 따라서, 초격자가 형성되어 있는 경우, 파장은 희망 파장보다 길게 된다. 이 때문에 파장이 초기에 설정된 값을 갖기 위해서는 Al 성분비를 증가시킬 필요가 있다. 그 결과, Al 성분비의 증가로 인해 발광 효율 및 신뢰성이 떨어지게 된다.
일본 공개 특허 공보 제4-229665호에서는 상기 제1 문제점을 극복한 발명에 대해 개시되어 있다. 이 공보에 의하면, 발광부와 발광 측의 전극 사이에서 전류를 확산시키는 전류 확산층을 제공함으로써 발광부에서의 전류 분포가 개선된다.
제22도는 상술된 전류 확산층을 갖는 LED의 단면 구조를 도시한 것이다. 제22도를 참조해 보면, 전류 확산층(28)을 갖는 LED(20)은 제21a와 21b도에서 도시된 LED(10)와 동일하게 n-GaAs 기판(21)을 포함하고 있으며, 이 기판(21) 상에는 DH 접합부를 갖는 적층된 구조(20a)가 제공되어 있다. 적층된 구조(20a)는 n-GaAs 기판(21)의 표면부터 n-AlGaInP 하부 크래딩 층(22), AlGaInP 활성층(23) 및 P-AlGaInP 상부 크래딩 층(24)을 순차로 포함하고 있다. P-AlGaInP 상부 크래딩 층(24) 상에는 P-GaInP 중간 밴드갭 층(26)이 제공되며, P-GaInP 중간 밴드갭 층(26)의 표면 중 소정 영역 상에는 n-AlGaInP 전류 차단층(27)이 제공되어 있다.
P-GaInP 중간 밴드갭 층(26)과 n-AlGaInP 전류 차단층(27)의 전면에 전류 확산층(28)이 제공되어 있다. 전류 확산층(28)의 표면 상에는 n-AlGaInP 전류 차단층(27)에 대향하여 P-GaAs 콘택층(25)을 통해 p형 전극(25a)이 제공되어 있다.
이하, 상기 LED를 제조하는 방법에 대해 기술하기로 한다.
제1 결정 성장 단계에서, 결정 성장 장치에 배치된 n-GaAs 기판(21) 상에 n-AlGaInP 하부 크래딩 층(22), AlGaInP 활성층(23) 및 P-AlGaInP 상부 크래딩 층(24)이 순서대로 형성되어 있다. 후속하여 P-AlGaInP 상부 크래딩 층(24) 상에 P-GaInP 중간 밴드갭 층(26) 및 n-AlGaInP층이 성장되어 있다.
최종 형성된 n-GaAs 기판(21)을 결정 성장 장치에서 꺼내어 제1 에칭 처리를 하는 에칭 장치에 배치시킨다. 상세히 설명하자면, n-AlGaInP층을 선택적으로 에칭시켜 P-GaInP 중간 밴드갭 층(26) 상에서 원형상의 n-AlGaInP 전류 차단층(27)을 형성시킨다.
다음에, 상기 에칭 처리되어진 n-GaAs 기판(21)을 제2 결정 성장을 행하는 결정 성장 장치 내에 배치시킨다. 제2 결정 성장 단계에서, 전류 확산층(28)이 P-GaInP 중간 밴드갭 층(27)과 n-AlGaInP 전류 차단층(27)의 전면 상에 성장되며, P-GaAs층이 전류 확산층(28) 상에 성장된다.
최종 형성된 n-GaAs 기판(21)을 결정 성장 장치로부터 꺼내어 P-GaAs층과 n-GaAs 기판(21)의 이면 상에 p형 전극(25a) 및 n형 전극(21a)을 각각 형성한다. 여기서, p형 전극(25a)은 전류 차단층(27) 바로 윗부분에 있는 P-GaAs층의 표면중 일부 영역에 형성된다. p형 전극(25a)의 바로 아래 부분 이외의 다른 부분있는 P-GaAs층은 선택적으로 에칭에 의해 제거됨으로써, P-GaAs 콘택층(25)이 p형 전극(25a) 바로 아래에 형성된다.
제22도에서 도시된 종래의 LED(20)의 경우, p형 전극(25a)으로부터 전류 확산층(28)으로 주입된 전류 L20은 전류 확산층(28)에서 p형 전극(25a)의 양측으로 거의 확산되어 P-GaInP 중간 밴드갭 층(26)을 통해 P-AlGaInP 상부 크래딩 층(24)으로 주입된다. 따라서, 상기 구조를 갖는 LED(20)에서는, 발광 영역이 p형 전극(25a) 바로 아래의 영역과 그 근방의 외측 영역으로 광범위하게 확장되어 있다. p형 전극(25a)으로부터 그 바로 아래로 흐르는 전류는 전류 차단층(27)에 의해 차단되어, p형 전극(25a) 바로 아래 부분의 AlGaInP 활성층(23)의 영역 내로 주입된 전류는 다른 영역으로 흐른다. 이 때문에, p형 전극(25a) 바로 아래 부분 이외의 다른 영역에서 방출된 광량은 증가되어 LED 발광 효율이 증가된다.
그러나, 이러한 구조를 갖는 LED(20)를 제조하기 위해서는 두가지의 결정 단계를 필요로 하며 코스트 및 수율면에서 문제가 된다. 또한, 전류 차단층(27)이 될 n-AlGaInP층을 선택적으로 에칭한 후 전류 확산층(28)이 p-GaInP 중간 밴드갭 층(26) 및 전류 차단층(27) 상에 재성장된다. 따라서, 소자의 특성과 신뢰성에 악영향을 미치는 재성장 계면의 결정도에 대한 문제가 발생한다.
상술된 바와 같이, 제22도에서 도시된 종래의 LED(20)는 상기 제1 문제점을 극복할 수 있다. 즉, 발광부가 p형 전극 아래 부분의 협소 영역에만 한정되어 소자의 상부 표면으로부터의 발광 효율을 감소시키는 문제를 극복할 수 있다. 그러나, LED(20)는 제조 프로세스에 관련된 제4 문제점을 일으키게 된다.
또한, LED(20)의 구조는 상기 제2 문제점을 극복할 수 없다. 즉, 소자의 표면에 의해 LED광이 반사함으로써 발광 효율이 낮게 된다는 문제를 극복할 수 없다. 또한, 제3 문제점인, 즉 AlGaInP 혼정 반도체 재료가 기판의 (100) 평면 상에 성장되어지는 상황에서 발생되는 초격자에 관련된 문제점을 극복할 수 없다. 따라서, LED(20)의 경우 고휘도화의 만족스러운 특성 및, 신뢰성 등을 유지하는 것이 곤란하다.
상술된 바와 같이, 제21a, 21b 및 22도에서 각각 도시된 종래의 반도체 발광 소자는 여러가지의 문제점을 갖고 있다.
요약하자면, 종래의 LED(10)의 경우, n-AlGaInP 상부 크래딩 층(14)에서 전류의 확산이 충분치 않으므로, 제21b도에서 도시된 바와 같이 n형 전극 바로 아래부분의 영역에서 방출되는 광량은 증가하고 n형 전극 바로 아래 부분의 영역에서 부터 상방으로 방출되는 LED광(a, b 및 c)은 n형 전극(15a)에 의해 반사된다. 이 때문에, 소자의 상부 표면으로부터의 발광 효율이 낮게 된다.
또한, 발광부에서부터 n형 전극이 소자의 표면 상에 제공되어 있는 위치의 외측까지 방출되는 LED광(d)은 임계각 이상의 각으로 소자의 상부 표면 상에 입사하여 소자를 벗어나 방출되지 않는다. 이러한 점에서, 소자의 상부 표면으로부터 발광 효율이 낮아진다.
또한, AlGaInP 혼정 반도체 발광 소자의 경우, (100) 평면을 갖는 기판면 상에 초격자가 형성되어 LED광의 파장이 희망 파장보다 길어진다. 그러나, 길어진 파장에 의해 발생되는 방출된 LED광의 칼라 시프트를 조절하기 위해서는 Al 성분비의 증가를 필요로 하여, 발광 효율 및 신뢰성이 떨어지는 문제가 발생된다.
제22도에서 도시된 LED의 경우, 전류 확산층과 전류 차단층에 대해 발광 영역이 전극 바로 아래 부분 이외의 다른 영역까지 확장되어 발광 효율이 증가된다. 그러나, 소자의 내부로부터 임계각 이상의 각으로 기판의 상부 표면 상에 입사하는 LED광은 소자의 상부 표면을 벗어날 수가 없다. 따라서, 소자의 상부 표면으로부터의 발광 효율이 아직도 매우 낮다라는 문제가 존재한다. 또한, LED(20)의 구조는 AlGaInP 혼정 반도체 반도체 LED에서 초격자에 의해 발생된 문제에는 효과적이지 않다.
또한, 제22도에서 도시된 구조를 갖는 LED(20)의 제조 방법에 의하면, 두 단계의 결정 성장을 필요로 하여 코스트는 증가하고 수율은 감소하게 된다.
또한, 이러한 방법에 의하면, 하부 크래딩 층, 활성층, 상부 크래딩 층, 중간 밴드갭 층 및 전류 차단층이 되는 반도체 층을 웨이퍼(기판) 상에 성장시킨 후, 웨이퍼를 결정 성장 장치에서 꺼내어 반도체 층을 선택적으로 에칭함으로써 전류 차단층이 형성된다. 다음에, 웨이퍼를 결정 성장 장치 내에 다시 배치시켜 중간 밴드갭 층과 전류 차단층이 노출된 웨이퍼 상에 전류 확산층을 재성장시킨다. 이 때문에, 전류 차단층을 에칭할 때 웨이퍼를 결정 성장 장치로부터 꺼내어 대기 중에 노출시킨다. 재성장된 계면이 산화되기 쉽고 불순물이 혼합될 수 있다. 따라서, 재성장된 계면의 결정도가 저하하여 소자의 특성 및 신뢰성에 악영향을 미친다는 문제점이 존재한다.
본 발명의 반도체 발광 소자는 상부면과 하부면을 갖는 제1 도전형의 반도체 기판과, 전류 차단 영역 및 전류 통과 영역을 포함하며 제1 도전형의 제1 도펀트와 제2 도전형의 제2 도펀트를 포함한 전류 경로 조정층과 반도체 기판의 상부면과 전류 경로 조정층 사이에 형성되며 발광용 활성층과 이 활성층과 샌드위치하는 한 쌍의 크래딩 층을 포함하는 다층 구조와, 반도체 기판의 하부면 상에 형성된 제1 전극과, 전류 경로 조정층의 전류 차단 영역 상에 형성된 제2 전극을 포함하며, 상기 반도체 기판의 상부면은 평탄 영역과 적어도 하나의 홈(groove)이 형성되어 있는 홈 형성 영역을 갖고 있으며, 전류 경로 조정층의 도전형은 반도체 기판의 상부면의 평탄 영역의 결정 방위와 홈의 경사면의 결정 방위에 따라 국소적으로 변화되며, 홈 형성 영역 상의 전류 차단 영역은 제1 도전형을 가지며 평탄 영역 상의 전류 통과 영역은 제2 도전형을 갖는다.
본 발명의 일실시예에 있어서, 반도체 기판의 상부면의 평탄 영역의 결정 방위는 (100)이며, 홈 형성 영역 중의 홈의 경사면 결정 방위는 A 방위이다.
본 발명의 다른 실시예에 있어서, 전류 경로 조정층과 제2 전극 사이에 제2 도전형을 갖는 크래딩 층이 형성된다.
본 발명의 다른 실시예에 있어서, 상기 반도체 발광 소자는 전류 경로 조정층과 제2 전극 사이에 형성된 제2 도전형을 가지며 전류 경로의 단면이 제2 전극측에서 보다 전류 경로 조정층측에서 크게 되도록 전류를 확산시키는 전류 확산층을 포함한다.
본 발명의 다른 실시예에 있어서, 전류 확산층에는 제2 전류 경로 조정층이 포함되어 있으며, 제2 전류 경로 조정층은 제1 도전형의 제1 도펀트와 제2 도전형의 제2 도펀트를 포함하며, 제2 전류 경로 조정층은 반도체 기판의 홈 형성 영역 중의 홈의 경사면 결정 방위에 기초한 제1 도펀트에 의해 제1 도전형을 갖는 제2 전류 차단 영역과, 반도체 기판의 평탄 영역의 결정 방위에 기초한 제2 도펀트에 의해 제2 도전형을 갖는 제2 전류 통과 영역을 포함한다.
본 발명의 다른 실시예에 있어서, 전류 경로 조정층의 전류 차단 영역은 고저항성 영역이다.
본 발명의 다른 실시예에 있어서, 다층 구조는 활성층에서 발생된 광을 반사시키는 반사층을 포함한다.
본 발명의 다른 실시예에 있어서, 다층 구조는 (AlxGa1-x)1-yInyP층 (0x1, 0y1)으로 이루어진다.
본 발명의 다른 실시예에 있어서, 전류 경로 조정층은 (AlxGa1-x)1-yInyP층 (0x1, 0y1)으로 이루어진다.
본 발명의 다른 실시예에 있어서, 전류 확산층은 AlxGa1-xAs(0x1)로 이루어진다.
본 발명의 다른 실시예에 있어서, 전류 확산층은 Iny(Ga1-xAlx)1-yP층 (0x1, 0y1)으로 이루어진다.
또한, 본 발명의 반도체 발광 소자는 상부면과 하부면을 갖는 제1 도전형의 반도체 기판과, 발광용 활성층과 상기 활성층과 샌드위치하는 한 쌍의 크래딩 층을 포함하는 다층 구조와, 반도체 기판의 상부면과 전류 경로 조정층 사이에 형성되며 전류 차단 영역 및 전류 통과 영역을 포함하며 제1 도전형의 제1 도펀트와 제2 도전형의 제2 도펀트를 포함한 전류 경로 조정층과, 반도체 기판의 하부면 상에 형성된 제1 전극과, 전류 경로 조정층의 전류 차단 영역 상에 형성된 제2 전극을 포함하며, 상기 반도체 기판의 상부면은 평탄 영역과 적어도 하나의 홈이 형성되어 있는 홈 형성 영역을 갖고 있으며, 전류 경로 조정층의 도전형은 반도체 기판의 상부면의 평탄 영역의 결정 방위와 홈의 경사면의 결정 방위에 따라 국소적으로 변화되며, 홈 형성 영역 상의 전류 차단 영역은 제1 도전형을 가지며 평탄 영역 상의 전류 통과 영역은 제2 도전형을 갖는다.
본 발명의 일실시예에 있어서, 전류 경로 조정층의 전류 차단 영역은 고저항성 영역이다.
본 발명의 다른 실시예에 있어서, 반도체 기판은 반도체 기판과 전류 경로 조정층과 사이에 형성된 제1 도전형을 갖는 제2 크래딩 층을 포함한다.
본 발명의 다른 실시예에 있어서, 상기 반도체 발광 소자는 다층 구조와 제2 전극 사이에 형성된 제2 도전형을 가지며 전류 경로의 단면이 제2 전극측에서 보다 다층 구조측에서 크게 되도록 전류를 확산시키는 전류 확산층을 포함한다.
본 발명의 다른 실시예에 있어서, 반도체 기판 상에는 활성층에서 발생된 광을 반사시키는 반사층이 형성된다.
본 발명의 다른 실시예에 있어서, 다층 구조는 (AlxGa1-x)1-yInyP층 (0x1, 0y1)으로 이루어진다.
본 발명의 다른 실시예에 있어서, 전류 경로 조정층은 (AlxGa1-x)1-yInyP층 (0x1, 0y1)으로 이루어진다.
본 발명의 다른 실시예에 있어서, 전류 확산층은 (AlxGa1-x)1-yAs층 (0x1)로 이루어진다.
본 발명의 다른 실시예에 있어서, 전류 확산층은 Iny(Ga1-xAlx)1-yP층 (0x1, 0y1)으로 이루어진다.
본 발명의 다른 실시 양상에 의하면, 반도체 소자의 제조 방법은 제1 도전형의 반도체 기판의 상부면 상에 홈 형성 영역과 평탄 영역을 형성하는 단계와, 상기 반도체 기판의 상부면 상에 발광용 활성층과 이 활성층과 샌드위치하는 한 쌍의 크래딩 층을 포함하는 다층 구조를 형성하는 단계와, 상기 다층 구조 상에 제1 도전형의 제1 도펀트와 제2 도전형의 제2 도펀트로 동시에 도핑하면서 전류 경로 조정층을 성장하는 단계를 포함하며, 상기 전류 경로 조정층에 있어서는 반도체 기판의 홈 형성 영역 상에는 제1 도전형의 전류 차단 영역이 형성되며, 반도체 기판의 평탄 영역 상에는 제2 도전형의 전류 통과 영역이 형성된다.
본 발명의 일실시예에 있어서, 제1 도펀트는 Zn이고 제2 도펀트는 Se이다.
또한, 반도체 소자의 제조 방법은 제1 도전형의 반도체 기판의 상부면 상에 홈 형성 영역과 평탄 영역을 형성하는 단계와, 상기 반도체 기판의 상부면 상에 제1 도전형의 제1 도펀트와 제2 도전형의 제2 도펀트로 동시에 도핑하면서 전류 경로 조정층을 형성하는 단계와, 상기 전류 경로 조정층 상에 발광용 활성층과 이 활성층과 샌드위치하는 한 쌍의 크래딩 층을 포함하는 다층 구조를 형성하는 단계를 포함하며, 상기 전류 경로 조정층에 있어서는 반도체 기판의 홈 형성 영역 상에는 제2 도펀트의 제2 도전형의 전류 차단 영역이 형성되며, 반도체 기판의 평탄 영역 상에는 제1 도펀트의 제1 도전형의 전류 통과 영역이 형성된다.
본 발명의 일실시예에 있어서, 제1 도펀트는 Se이고 제2 도펀트는 Zn이다.
본 발명의 다른 실시 양상에 따르면, 반도체 발광 소자는 상부면과 하부면을 갖는 제1 도전형의 반도체 기판과, 전류 차단 영역 및 전류 통과 영역을 포함하며 제1 도전형의 제1 도펀트와 제2 도전형의 제2 도펀트를 포함한 전류 경로 조정층과, 반도체 기판의 상부면과 전류 경로 조정층 사이에 형성되며 발광용 활성층과 이 활성층과 샌드위치하는 한 쌍의 크래딩 층을 포함하는 다층 구조와, 반도체 기판의 하부면 상에 형성된 제1 전극과, 전류 경로 조정층의 전류 차단 영역 상에 형성된 제2 전극을 포함하며, 상기 반도체 기판의 상부면은 평탄 영역과 상부면 상의 홈 형성 영역을 갖고 있으며, 전류 경로 조정층의 도전형은 반도체 기판의 상부면의 평탄 영역의 결정 방위와 홈의 경사면의 결정 방위에 따라 국소적으로 변화되며, 홈 형성 영역 상의 전류 차단 영역은 제1 도전형을 가지며, 홈 형성 영역 상의 전류 통과 영역은 제2 도전형을 갖는다.
본 발명의 일실시예에 있어서, 상기 반도체 발광 소자는 전류 경로 조정층과 제2 전극 사이에 형성된 제2 도전형을 가지며 전류 경로의 단면이 제2 전극측에서 보다 전류 경로 조정층측에서 크게 되도록 전류를 확산시키는 전류 확산층을 포함한다.
본 발명의 다른 실시예에 있어서, 전류 확산층에는 제2 전류 경로 조정층이 포함되어 있으며, 제2 전류 경로 조정층은 제1 도전형의 제1 도펀트와 제2 도전형의 제2 도펀트를 포함하며, 제2 전류 경로 조정층은 반도체 기판의 평탄 영역의 방위에 기초한 제1 도펀트의 도전형을 갖도록 형성된 제2 전류 차단 영역과, 반도체 기판의 홈 형성 영역 중의 홈의 경사면의 방위에 기초한 제2 도펀트의 도전형을 갖도록 형성된 제2 전류 통과 영역을 포함한다.
본 발명의 다른 실시예에 있어서, 전류 차단 영역은 고저항성 영역이다.
본 발명의 다른 실시예에 있어서, 반도체 기판 상에는 활성층에서 발생된 광을 반사시키는 반사층이 형성된다.
또한, 반도체 발광 소자는 상부면과 하부면을 갖는 제1 도전형의 반도체 기판과, 발광용 활성층과 상기 활성층과 샌드위치하는 한 쌍의 크래딩 층을 포함하는 다층 구조와, 반도체 기판의 상부면과 전류 경로 조정층 사이에 형성되며 전류 차단 영역 및 전류 통과 영역을 포함하며 제1 도전형의 제1 도펀트와 제2 도전형의 제2 도펀트를 포함한 전류 경로 조정층과, 반도체 기판의 하부면 상에 형성된 제1 전극과, 전류 경로 조정층의 전류 차단 영역 상에 형성된 제2 전극을 포함하며, 상기 반도체 기판의 상부면은 평탄 영역과 홈이 형성되어 있는 홈 형성 영역을 갖고 있으며, 전류 경로 조정층의 도전형은 반도체 기판의 상부면의 평탄 영역의 결정 방위와 홈의 경사면의 결정 방위에 따라 국소적으로 변화되며, 평탄 영역 상의 전류 차단 영역은 제2 도전형을 가지며, 홈 형성 영역 상의 전류 통과 영역은 제1 도전형을 갖는다.
본 발명의 일실시예에 있어서, 전류 차단 영역은 고저항성 영역이다.
본 발명의 다른 실시예에 있어서, 상기 반도체 발광 소자는 다층 구조와 제2 전극 사이에 형성된 제2 도전형을 가지며 전류 경로의 단면이 제2 전극측에서 보다 다층 구조측에서 크게 되도록 전류를 확산시키는 전류 확산층을 포함한다.
본 발명의 다른 실시예에 있어서, 반도체 기판 상에는 활성층에서 발생된 광을 반사시키는 반사층이 형성된다.
본 발명의 다른 실시 양상에 의하면, 반도체 소자의 제조 방법은 제1 도전형의 반도체 기판의 상부면 상에 홈 형성 영역과 평탄 영역을 형성하는 단계와, 상기 반도체 기판의 상부면 상에 발광용 활성층과 이 활성층과 샌드위치하는 한 쌍의 크래딩 층을 포함하는 다층 구조를 형성하는 단계와, 상기 다층 구조 상에 제1 도전형의 제1 도펀트와 제2 도전형의 제2 도펀트로 동시에 도핑하면서 전류 경로 조정층을 성장하는 단계를 포함하며, 상기 전류 경로 조정층에 있어서는 평탄 영역 상에는 전류를 차단시키는 제1 도펀트의 전류 차단 영역이 형성되며, 홈 형성 영역 상에는 전류를 통과시키는 제2 도펀트의 제2 도전형의 전류 통과 영역이 형성된다.
본 발명의 일실시예에 있어서, 제1 도펀트는 Se이고 제2 도펀트는 Zn이다.
또한, 반도체 소자의 제조 방법은 제1 도전형의 반도체 기판의 상부면 상에 홈 형성 영역과 평탄 영역을 형성하는 단계와, 상기 반도체 기판의 상부면 상에 제1 도전형의 제1 도펀트와 제2 도전형의 제2 도펀트로 동시에 도핑하면서 전류 경로 조정층을 형성하는 단계와, 상기 전류 경로 조정층 상에 발광용 활성층과 이 활성층과 샌드위치하는 한 쌍의 크래딩 층을 포함하는 다층 구조를 형성하는 단계를 포함하며, 상기 전류 경로 조정층에 있어서는 평면 형성 영역 상에는 전류를 차단시키는 제2 도전형의 전류 차단 영역이 형성되며, 홈 형성 영역 상에는 전류를 통과시키는 제1 도전형의 전류 통과 영역이 형성된다.
본 발명의 일실시예에 있어서, 제1 도펀트는 Zn이고 제2 도펀트는 Se이다.
본 발명의 다른 실시 양상에 의하면, 반도체 발광 소자는 제1 도전형이며 비평탄한 형상의 상부면을 갖는 반도체 기판과, 활성층과 이 활성층과 샌드위치하는 한 쌍의 크래딩 층을 포함하며 상기 반도체 기판의 상부면 상에 배치되어 활성층에서 발생된 광을 방출시키는 발광부와, 반도체 기판의 하부면 상에 형성된 제1 전극과, 발광부 상에 형성된 제2 전극을 포함하며, 상기 발광부 내에 포함된 각각의 반도체 층은 상기 반도체 기판의 상부면의 비평탄한 형상에 대응하는 비평탄한 형상의 전방면을 갖는다.
본 발명의 일실시예에 있어서, 반도체 기판의 상부면 상에 다수의 스트라이프형 홈들이 형성되어 상부면이 비평탄하게 되고, 홈의 경사면의 방위는 반도체 결정의 (100) 평면에 대해 A 평면이다.
본 발명의 다른 실시예에 있어서, 반도체 기판의 상부면은 반도체 결정의 (100) 평면에서부터 [011] 방향으로 경사져 있다.
본 발명의 다른 실시예에 있어서, 반도체 기판의 상부면은 반도체 결정의 (100) 평면에서부터 [011] 방향으로 경사진 평면과 (100) 평면을 포함한다.
본 발명에 의하면, 전류를 차단시키는 전류 차단 영역과 전류를 통과시키는 전류 통과 영역으로 이루어진 전류 경로 조정층이 p형 화합물 반도체 기판의 표면측 상에 배치된 활성층을 포함하는 적층 구조 상에 제공되며, 전류 경로 조정층 상의 상부측에는 전류 차단 영역과 대향하는 n형 전극이 제공된다. 그러므로, 소자의 동작 전류는 n형 전극 바로 아래 부분의 전류 차단 영역에 의해 차단되어 그 양측으로 광범위하게 확산된다. 따라서, n형 전극 바로 아래 부분 영역 이외의 다른 영역에서 LED광이 발생되어 이와 같이 얻어진 LED광은 n형 전극에 의해 차단됨이 없이 소자에서 효과적으로 방출되어진다. 이로써 LED 발광 효율이 개선되어 반도체 발광 소자의 휘도는 보다 증가되어진다.
또한, p형 화합물 반도체 기판은 하나 이상의 홈이 형성되어 있는 홈 형성 영역을 가지며, 각 홈의 경사면의 방위와 기판 표면 중 평탄 영역의 방위는 소정의 도펀트를 함유하는 기판 상에 성장되는 반도체 층의 도전형을 조정한다. 따라서, 전류 차단 영역과 전류 통과 영역은 제1 및 제2 도펀트를 함유하는 전류 경로 조정층에서 동시에 형성될 수 있다. 상세히 설명하자면, 전류 차단 영역은 기판의 홈의 각 경사면의 방위에 기초한 제1 도펀트의 도전형을 갖도록 형성되며 전류 통과 영역은 기판의 평탄 영역의 방위에 기초한 제2 도펀트의 도전형을 갖도록 형성된다. 이것에 의해 활성층의 상부측 일부에서 전류 차단 영역을 갖는 소자 구조를 단일의 결정 성장으로 형성할 수 있다.
본 발명에 따르면, p형 화합물 반도체 기판의 표면 중 평탄 영역의 방위는 (100) 평면을 가지며, 홈 형성 영역의 홈의 각 경사면의 방위는 A면을 가지며, 전류 경로 조정층은 p형 도전형의 전류 차단 영역과 n형 도전형의 전류 도통 영역을 포함한다. 따라서 Zn을 전류 경로 조정층의 p형 도펀트로서 사용하고 Se를 n형 도펀트로서 사용함으로써, 기판의 방위에 기초한 p형 전류 차단 영역 및 n형 전류 통과 영역의 도전형을 각 영역에서 높은 캐리어 농도를 갖도록 할 수 있으므로 전류 경로 조정층의 기능이 효과적일 수 있다.
본 발명에 따르면, 전류 경로 조정층 상에 제2 n형 상부 크래딩 층이 제공되어, 전류 경로 조정층과 활성층 사이의 n형 상부 크래딩 층의 두께는 박막으로 될 수 있다. 이것에 의해 전류 경로 조정층의 전류 차단 영역은 일단 확산되어진 전류가 전류 차단 영역의 하측으로 확산되는 것을 방지시킬 수 있어서 n형 전극 바로 아래 부분의 활성층의 영역 내로 주입되는 전류를 감소시킬 수 있다. 그 결과, n형 전극 바로 아래 영역 이외의 다른 활성층의 영역에서 방출되는 광량이 증가되어 발광 효율을 개선시킬 수 있다.
본 발명에 의하면, 전류 경로 조정층가 n형 전극 사이에 전류 확산층이 제공된다. 그러므로, n형 전극에서 활성층으로 흐르는 전류는 n형 전극측에서 보다 전류 경로 조정층측에서 보다 많이 확산된다. 이것에 의해 활성층의 발광 영역이 n형 전극 바로 아래 영역에서 멀리 떨어진 영역까지 확장되어, 발광 효율이 개선된다.
또한, 전류 확산층이 활성층보다 넓은 밴드갭을 갖게 됨으로써, 발광 효율을 활성층에서 발생된 광이 전류 확산층에 의해 흡수됨이 없이 개선시킬 수 있으므로, 고휘도의 반도체 발광 소자를 얻을 수 있다.
본 발명에 따르면, n형 전류 확산층은 전류 차단 영역과 전류 통과 영역으로 이루어지며, 상기 전류 경로 조정층의 구조와 동일 구조를 갖는 제2 전류 경로 조정층을 갖는다. 따라서, 전류는 n형 전극에서부터 활성층으로의 전류 경로에서 보다 넓은 영역으로 확산될 수 있다. 이것에 의해 n형 전극 바로 아래 부근의 활성층 영역의 외부에서 방출된 광량이 증가되어 발광 효율을 개선시킬 수 있다.
본 발명에 따르면, 전류를 차단시키는 전류 차단 영역과 전류를 통과시키는 전류 통과 영역으로 구성된 전류 경로 조정층이 n형 화합물 반도체 기판 상에 제공되며, 활성층을 포함한 적층 구조가 전류 경로 조정층 상에 제공되며, 적층 구조의 상부측 상에 전류 경로 조정층의 전류 차단 영역과 대향하게 p형 전극이 배치되어 있다. 따라서, 소자의 동작 전류는 p형 전극 바로 아래의 전류 차단 영역에 의해 차단되어 그 양측으로 넓게 확산된다. 이것에 의해 p형 전극 바로 아래의 활성층 영역 이외의 활성층 영역에서 LED광이 발생되어 이와 같이 발생된 LED광은 p형 전극에 의해 차단됨이 없이 소자로부터 유효하게 방출되어진다. 그 결과, 발광 효율에 개선되어 반도체 발광 소자의 휘도는 보다 증가되어진다.
또한, n형 화합물 반도체 기판은 하나 이상의 홈이 형성되어 있는 홈 형성 영역을 갖고 있으며, 기판 표면의 평탄 영역의 방위와 홈의 각 경사면의 방위에 의해 소정의 도펀트를 함유한 기판 상에 성장된 반도체 층의 도전형이 조정된다. 따라서, 전류 차단 영역과 전류 통과 영역은 제1 및 제2 도펀트를 함유한 전류 경로 조정층에 동시에 형성될 수 있다. 이것에 의해 활성층의 상부측 중 일부에서 전류 차단 영역을 갖고 있는 소자 구조를 단일의 결정 성장 단계로 형성시킬 수 있다.
또한, n형 화합물 반도체 기판을 사용하므로, p형 전류 차단 영역과 n형 전류 통과 영역으로 이루어진 전류 경로 조정층 기판에 근접하도록 적층 구조 아래에 배치될 수 있다. 이 때문에, 기판 상에 형성된 홈의 구성은 전류 경로 조정층으로 충분히 전이되며, 하부층의 방위에 따른 p형 전류 차단 영역과 n형 전류 통과 영역의 캐리어 도통을 각 도전형에 대해 희망의 큰 값으로 설정할 수 있다. 이것에 의해 전류 경로 조정층의 기능이 보다 효과적으로 된다.
본 발명에 따르면, 전류 경로 조정층의 전류 차단 영역은 고저항성을 가지며, 제1 및 제2 도펀트의 도핑량을 감소시킬 수 있다.
본 발명에 따르면, n형 화합물 반도체 기판과 전류 경로 조정층 사이에 제2 n형 하부 크래딩 층이 제공되어 있다. 따라서, 전류 경로 조정층과 활성층 간에 형성된 n형 하부 크래딩 층의 두께를 박막화시킬 수 있으며 p형 전극과 대향하는 활성층의 영역으로 흐르는 전류를 감소시킬 수 있다. 따라서, 전류를 보다 넓은 영역으로 확산시킬 수 있으며 홈 형성 영역 이외의 활성층에서 방출되는 광량이 증가하여 발광 효율을 개선시킬 수 있다.
본 발명에 따르면, p형 전극과 활성층을 갖는 적층 구조 사이에 전류 확산층이 제공된다. 따라서, 전류는 p형 전극에서 활성층으로 흐르면서 전류 확산층에서 확산되고 p형 전극에 대향하는 활성층의 영역 이외의 다른 영역에서 방출되는 광량이 증가하여 발광 효율이 개선된다. 또한, 확산층의 전류가 활성층의 전류보다 넓은 밴드갭을 가짐으로써 발광 효율을 활성층에서 발생된 광이 전류 확산층에 의해 흡수됨이 없이 개선시킬 수 있으므로, 반도체 발광 소자의 휘도를 보다 증가시킬 수 있다.
본 발명에 따르면, 상기 반도체 발광 소자에 있어서, 화합물 반도체 기판의 표면 상에는 광 반사량이 제공되어, 활성층에서 기판측으로 방출되는 광이 반사층에 의해 반사된다. 따라서, 고굴절율을 갖는 기판에 의해 광이 흡수되지 않아 발광 효율을 개선시킬 수 있다.
본 발명에 의하면 상기 반도체 발광 소자에 있어서, DH 접합부를 갖는 적층 구조는 (AlxGa1-x)1-yInyP층 (0x1, 0y1)으로 이루어지며, 가시광 영역에서 방출되는 광의 적색에서 녹색으로의 전이를 Al 조성을 변화시켜 실현시킬 수 있다.
본 발명에 의하면, 전류 경로 조정층은 (AlxGa1-x)1-yInyP층 (0x1, 0y1)으로 이루어지며, 활성층에 의해 방출된 광이 전류 경로 조정층에 의해 흡수되는 것을 방지시킬 수 있다. 또한, Zn과 Se로 도핑된 전류 경로 조정층의 도전형을 기판의 방위에 따라 전해진다.
본 발명에 따르면, 전류 확산층은 AlxGa1-xAs로 이루어진다. 따라서, 활성층에 의해 방출된 광이 전류 경로 조정층에서 흡수되는 것을 방지시킬 수 있으며, 전류 확산층은 기판과 격자 정합되므로, 전류 확산층과 기판 사이의 반도체 층은 어떠한 변형도 없이 만족스러운 결정도를 가질 수 있다.
본 발명에 따르면, 전류 확산층은 (AlxGa1-x)1-yInyP층 (0x1, 0y1)으로 이루어진다. 따라서, 전류 확산층은 AlxGa1-xAs로 이루어진 것보다 큰 밴드갭을 가져 전류 확산층에 의해 활성층에서 방출되는 광 흡수를 감소시킬 수 있으므로 발광 효율을 개선시킬 수 있다.
본 발명에 따르면, p형 화합물 반도체 기판의 소정 영역에 홈이 형성되어 있으며, 소정의 도펀트를 함유한 기판 상에 성장된 반도체 층의 도전형은 기판 표면의 평탄 영역의 방위와 홈의 각 경사면의 방위에 따라 다르게 되며, DH 접합부를 갖는 적층 구조가 기판 상에 형성되며, 적층 구조 상에는 서로 다른 도전형의 제1 및 제2 도펀트로 동시에 도핑하면서 전류 경로 조정층이 형성된다. 따라서, 전류 차단 영역이 기판의 홈 형성 영역에 대향하게 전류 경로 조정층 중 일부 영역에 형성되어 홈의 각 경사면의 방위에 기초한 제1 도펀트의 도전형을 갖게 되며, 기판의 평탄 영역에 대향하게 전류 경로 조정층 중 일부 영역에 전류 통과 영역이 형성되어 평탄 영역의 방위에 기초한 제2 도펀트의 도전형을 갖게 된다.
상기한 바와 같이, 반도체 층의 적층 구조에서 전류 차단 영역을 갖는 반도체 발광 소자는 단일 MOCVD 성장으로 제조할 수 있으므로 코스트가 절감되고 수율이 크게 향상된다. 또한, 전류 경로 조정층의 전류 차단 영역은 MOCVD 성장 중에 전류 경로 조정층에서 선택적으로 형성될 수 있으므로, 전류 차단 영역을 형성하는 에칭 처리를 필요로 하지 않는다. 보다 상세히 설명하자면, 기판 상에 반도체 층을 성장하고, 성장 장치로부터 기판을 꺼내어 기판을 에칭 처리 또는 단계를 필요로 하지 않는다. 따라서, 성장 중에 반도체 층의 표면이 대기에 노출되지 않아 재성장 계면의 산화에 의한 재성장 계면에서의 결정도와 포함된 불순물 혼합에 관련된 문제를 극복할 수 있다. 그 결과, 반도체 발광 소자의 특성과 신뢰성을 높은 수준으로 유지시킬 수 있다.
본 발명에 따르면, n형 화합물 반도체 기판의 표면은 홈 형성 영역과 평탄 영역이 소정의 도펀트를 함유하여 성장될 반도체 층의 도전형에 의해 선택성을 갖도록 처리되며, 다른 도전형의 제1 및 제2 도펀트로 동시에 도핑하면서 전류 경로 조정층이 기판 상에 형성되고, 활성층을 갖는 적층 구조가 전류 경로 조정층 상에 형성된다. 따라서, 전류 차단 영역은 기판의 홈 형성 영역에 대응하는 전류 경로 조정층의 일부 영역에 형성되며, 전류 통과 영역은 기판의 평탄 영역에 대응하는 전류 경로 조정층의 일부 영역에 형성된다. 이 때문에, 전류 차단 영역을 갖는 반도체 발광 소자는 단일의 MOCVD 성장으로 제공될 수 있으므로 코스트 절감과 수율 향상을 실현할 수 있으며 재성장 계면에서의 결정도에 관련된 문제를 극복할 수 있다.
또한, n형 화합물 반도체 기판을 사용하므로, p형 전류 차단 영역과 n형 전류 통과 영역으로 이루어진 전류 경로 조정층을 기판에 근접하도록 적층 구조 아래에 배치시킬 수 있다. 이 때문에, 기판 상에 형성된 홈의 구성은 전류 경로 조정층으로 충분히 전이되어, p형 전류 차단 영역과 n형 전류 통과 영역의 캐리어 농도를 제어하여 정밀도를 양호하게 높게 할 수 있다.
본 발명에 따르면, 상기 반도체 발광 소자 제조 방법에 있어서, Zn과 Se를 II족 도펀트와 VI족 도펀트로서 각각 사용한다. 따라서, p형 전류 차단 영역과 n형 전류 통과 영역의 도전형을 각 영역이 고캐리어 농도를 갖도록 규정할 수 있다. 따라서, 전류 경로 조정층의 기능이 보다 효과적으로 된다.
본 발명에 의하면 전류 차단 영역과 전류 통과 영역으로 이루어진 전류 경로 조정층이 n형 화합물 반도체 기판의 표면측 상에 형성된 활성층을 포함한 적층 구조 상에 제공되며, p형 전극이 전류 차단 영역과 대향하게 전류 경로 조정층의 상부측 상에 제공된다. 따라서, p형 전극에서 활성층으로 흐르는 전류는 전류 차단 영역에서 차단되어 그 양측으로 넓게 확산된다.
이 때문에, p형 전극 바로 아래 이외의 다른 활성층의 영역에서 방출되는 LED광량은 증가되어 이와 같이 발생된 LED광은 p형 전극에서 차단됨이 없이 소자에서 효과적으로 방출되어진다. 이것에 의해 LED 발광 효율이 개선되고 반도체 발광 소자의 휘도가 보다 증가되어진다.
또한, n형 화합물 반도체 기판은 홈 형성 영역과 평탄 영역을 가지며, 소정의 도펀트를 함유하여 기판 상에 성장된 반도체 층의 도전형은 기판의 평탄 영역의 방위와 홈의 각 경사면의 방위에 따라 정해진다. 따라서, 전류 차단 및 전류 통과 영역은 제1 및 제2 도펀트를 함유한 전류 경로 조정층에서 동시에 형성될 수 있다. 이것에 의해 활성층 아래의 일부에서 전류 차단 영역을 갖는 소자 구조를 단일의 결정 성장 단계로 형성시킬 수 있다.
또한, p형 전극이 LED광이 방출되는 기판의 표면 중 일부 영역에 형성되지 않으므로, LED광은 차단되지 않는다. 또한, 이 영역의 표면은 기판의 홈 형성 영역에 대응하는 비평탄한 형상을 가지므로, 임계각 이상의 각으로 소자의 내부로 부터 기판의 표면 상에 입사하는 LED광의 비가 감소함으로써 기판의 상부 표면에서의 발광 효율이 개선되어진다.
전류 경로 조정층의 전류 통과 영역이 기판의 홈-형성 영역에 대응하도록 배치되며, 활성층의 발광 영역도 또한 홈-형성 영역에 대응하도록 배치되고 홈-형성 영역의 형태와 대응하는 비평탄한 형태를 갖는다. 이 때문에, 활성층의 발광 면적이 평탄한 발광 영역을 갖는 LED의 면적 보다 커지게 되고, 발광량이 증가되어서, 발광 효율이 증가된다.
또한, 전류 경로 조정층이 활성층 보다 큰 밴드갭을 갖게 함으로써, 활성층에서 발생된 광이 전류 경로 조정층에 의해 흡수되지 않고 발광 효율이 향상될 수 있어서, 고휘도를 갖는 반도체 발광 소자를 얻을 수 있다.
또한, 기판의 홈-형성 영역의 홈의 각각의 경사면의 방위가 A 면(A-face)이 되게 함으로써, AlGaInP 혼정 반도체가 MOCVD 방법에 의해 성장되는 경우에도, 초격자(super-lattice)가 활성층의 발광 영역에서 형성되지 않고 발광 파장이 초격자로 인해 더 크게 되는 것이 방지될 수 있다. 이러한 이유로 인하여, 선정된 파장을 얻기 위해 활성층의 Al 조성을 증가시킬 필요가 없고, 고휘도 및 높은 신뢰성을 갖는 반도체 발광 소자를 실현할 수 있다.
또한, p형 전극의 바로 아래의 기판 영역이 평탄하기 때문에, p형 전극의 표면이 형탄하게 되고 p형 전극과 이에 결합될 배선 사이의 접착력(adhesion)이 강화될 수 있다.
본 발명에 따르면, p형 전류 확산층은 전류 경로 조정층의 상부에 형성된다. 따라서, 전류는 p형 확산층에서 확산될 수 있고 광은 p형 전극에 대응하는 활성층과 달리 보다 넓은 영역에서 방출될 수 있다. 전류 확산층이 활성층 보다 넓은 밴드갭을 갖게 함으로써, 활성층으로부터의 광은 전류 확산층에 의해 흡수되는 것으로부터 방지될 수 있고, 발광 효율은 향상되며, 고휘도를 갖는 반도체 발광 소자를 실현할 수 있다.
본 발명에 따르면, p형 전극 확산층은 전류 차단 영역 및 전류 통과 영역으로 구성되는데, 이들은 위에 언급된 전류 경로 조정층의 구조와 동일한 구조를 갖는다. 따라서, 전류가 p형 전극으로부터 활성층으로의 전류 경로를 따라 더 넓은 영역으로 확산될 수 있다. 이는 p형 전극 바로 아래의 활성층 영역 외측에서의 발광량을 증가시키며, 발광 효율을 개선시킬 수 있다.
본 발명에 따르면, 화합물 반도체 기판의 도전형(conductivity)은 p형으로 정해지며, DH 접합 부를 갖는 적층 구조(layered structure)는 p형 하부 크래딩 층(cladding layer) 및 n형 상부 크래딩 층 사이에 배치되는 활성층을 포함하고, 또 n형 전류 차단 영역 및 p형 전류 통과 영역을 갖는 전류 경로 조정층은 적층 구조와 기판 사이에 배치된다. 따라서, 반도체 발광 소자의 전류 경로 조정층의 기능이 보다 효율적으로 될 수 있다.
더 상세히 말하면, p형 화합물 반도체 기판이 사용되기 때문에, n형 전류 차단 영역 및 p형 전류 통과 영역으로 구성된 전류 경로 조정층은 기판에 근접되도록 적층 구조 아래에 배치될 수 있다. 이 때문에, 기판 상에 형성된 홈의 구성은 전류 경로 조정층에 반영되고, 하부층(underlying layer)의 방위에 좌우되는 n형 전류 차단 영역의 캐리어 농도와 p형 전류 통과 영역의 캐리어 농도는 각각의 도전형에 대해 요구된 큰 값들로 설정될 수 있다. 이것은 전류 경로 조정층의 기능이 보다 효율적이게 한다.
본 발명에 따르면, 전류 경로 조정층의 전류 차단 영역이 고저항을 가지므로, 제1 및 제2 도펀트들 중 한 도펀트의 도핑량이 감소될 수 있다.
본 발명에 따르면, 전류 확산층은 DH 접합 부를 갖는 적층 구조 상에 형성된다. 따라서, 전류는 전류 확산층에서 확산될 수 있고, 광은 n형 전극에 대응하는 활성층 영역과 다른 넓은 영역에서 방출될 수 있다.
n형 전류 확산층의 캐리어 이동도는 p형 전류 확산층에서 보다 크다. 따라서, n형 전류 확산층은 보다 큰 전류 확산 효과를 가지므로 광은 보다 넓은 영역에서 방출된다. 전류 확산층이 활성층 보다 큰 밴드갭을 갖게 함으로써, 활성층에서 발생된 광이 전류 확산층에 의해 흡수되지 않게 되어 발광 효율이 향상될 수 있으므로, 고휘도를 갖는 반도체 발광 소자가 획득될 수 있다.
본 발명에 따르면, 상술된 반도체 발광 소자들 각각에서, 광 반사층이 화합물 반도체 기판의 표면 상에 형성되어서, 활성층으로부터 기판 측면까지 방출된 광이 반사층에 의해 반사된다. 따라서, 광은 높은 굴절률을 갖는 기판에 의해 흡수되지 않아 발광 효율이 증가될 수 있다.
본 발명에 따르면, 홈-형성 영역 및 평탄 영역이 그 위에 선정된 도펀트를 함유하는 성장될 반도체 층의 도전성에 대해 선택성(selectivity)을 갖도록 n형 화합물 반도체 기판의 표면이 처리되는데, 이 때 활성층을 포함하는 적층 구조는 기판 상에 형성되며, 전류 경로 조정층은 상이한 도전형을 갖는 제1 및 제2 도펀트들로 동시에 도핑되면서 적층 구조 위에 형성된다. 따라서, 전류 차단 영역은 기판의 홈-형성 영역에 대응하는 전류 경로 조정층의 영역에 형성되고 전류 통과 영역은 기판의 평탄 영역에 대응하는 전류 경로 조정층의 영역에 형성된다. 이 때문에, 전류 차단 영역을 갖는 반도체 발광 소자가 단일 MOCVD 성장법에 의해 제조될 수 있다. 특히, 기판 위에 반도체 층들을 성장시키고, 성장 장치로부터 기판을 꺼내며, 또 기판을 에칭 처리하는 단계가 필요하지 않다. 따라서, 성장 중의 반도체 층 표면은 공기에 노출되지 않고, 재성장 계면의 산화 및 불순물 혼합으로 인해 야기된 재성장 계면의 결정도(crystallinity)에 관한 문제점이 극복될 수 있다. 또한, 비용이 상당히 감소될 수 있고 수율이 매우 개선될 수 있다.
본 발명에 따르면, 홈-형성 영역 및 평탄 영역이 기판의 표면 상에 형성되며, 전류 경로 조정층이 기판 상에 형성되고, 또 p형 하부 크래딩 층, 활성층, 및 n형 상부 크래딩 층이 전류 경로 조정층 위에 연속 성장되어서 적층 구조를 형성한다. 따라서, 전류 경로 조정층의 각각의 도전형을 갖는 전류 차단층 및 전류 통과 영역의 캐리어 농도들이 높게 될 수 있다.
특히, p형 화합물 반도체 기판이 사용되기 때문에, n형 전류 차단 영역과 p형 전류 통과 영역으로 구성된 전류 경로 조정층이 기판에 근접되도록 구조 하부에 배치될 수 있다. 이 때문에, 기판 상에 형성된 홈의 구성이 전류 경로 조정층에 충분히 전달되어, n형 전류 차단 영역의 캐리어 농도와 p형 전류 통과 영역의 캐리어 농도가 높게 되도록 양호한 정확도(precision)로 조절될 수 있다.
본 발명에 따르면, Zn 및 Se가 각각 II족 도펀트 및 VI족 도펀트로 사용되기 때문에, 기판의 방위를 기초로 한 p형 전류 차단 영역 및 n형 전류 통과 영역의 캐리어 농도가 높게 되고 전류 경로 조정층의 기능이 효율적이게 된다.
본 발명에 따르면, 화합물 반도체 기판이 비평탄한 표면을 갖고, 기판 상의 발광부는 제1 도전형 하부 크래딩 층, 활성층, 및 제2 전도형 상부 크래딩 층을 적어도 포함하며, 발광부에 포함된 각 반도체 층은 기판 표면과 대응하여 비평탄한 형태를 갖는다. 따라서, LED광이 방출되는 소자 표면도 또한 비평탄한 형태를 갖고, 임계각 이상의 각도로 소자 표면에 입사하는 LED광의 비율이 감소한다. 또한, LED광이 임계각 이상의 각도로 소자 표면에 입사되어 반사되는 경우에라도, LED광은 임계각보다 작은 각도로 기판 표면에 다시 입사되어 소자로부터 방출된다. 따라서, 소자의 LED광의 발광 효율은 향상된다.
또한, LED 발광 영역인 활성층은 기판 표면과 대응하여 비평탄한 형태를 갖는다. 따라서, 발광 면적은 평탄한 활성층 보다 크게 되고, LED 발광 효율이 증가된다.
발광 효율의 증가 및 발광 효율의 향상은 반도체 발광 소자가 보다 높은 휘도성을 갖게 한다.
본 발명에 따르면, 기판이 비평탄한 형태를 갖도록 화합물 반도체 기판의 표면 상에 다수의 스트라이프형(stripe-shaped) 홈들이 형성되고, 홈들의 경사면의 방위는 반도체 결정의 (100) 평면을 기초로 A 면이 된다. 따라서, AlGaInP 혼정 반도체 재료가 MOCVD 방법에 의해 기판의 표면 상에 성장되는 경우에라도, 초격자는 형성되지 않으며 LED광이 초격자로 인해 보다 긴 파장을 갖는 것이 방지될 수 있다. 이 때문에, Al 성분비를 증가시킴으로써 LED광의 파장을 조정할 필요가 없고, 고휘도 및 고신뢰성을 갖는 반도체 발광 소자가 획득될 수 있다.
따라서, 상술된 본 발명의 장점은 (1) 활성층으로 주입된 전류가 소자의 표면 상의 전극 바로 아래의 영역 외부로 넓게 확산되게 함으로써 발광 효율이 강화되고 활성층 위의 한 부분에 형성된 전류 차단 영역을 갖는 소자 구조가 단일 결정 성장 단계에 의해 획득될 수 있는 반도체 발광 소자 및 이를 제조하는 방법을 제공하는 것과, (2) 소자의 표면에 의한 LED광의 반사를 억제할 뿐만 아니라 활성층에 주입된 전류가 확산되게 함으로써 발광 효율이 강화되고, AlGaInP 혼정 반도체 재료가 사용될 때 초격자가 형성되는 것을 방지함으로써 발광 효율 및 신뢰성을 감소시키지 않고 요구된 발광 파장을 갖는 광이 방출될 수 있고, 활성층 상부의 한 부분에 형성된 전류 차단 영역을 갖는 소자 구조가 단일 결정 성장 단계에 의해 형성될 수 있는 반도체 발광 소자 및 이를 제조하는 방법을 제공하는 것이다.
본 발명의 여타 장점들은 첨부된 도면을 참조한 다음의 상세한 설명으로부터 본 기술 분야에 숙련된 자들에게 보다 더 명백하게 파악될 것이다.
이제부터, 본 발명을 도면을 참조하여 일례를 들어서 설명하겠다.
[실시예 1]
제1a도 내지 제1c도는 본 발명에 따른 제1 실시예의 반도체 발광 소자로서의 LED를 각각 도시하는 도면이다. 상세하게 말하면, 제1a도는 LED의 구조를 도시하는 단면도이고, 제1b도 및 제1c도는 LED에 포함된 기판의 평면도 및 단면도이다. 제2a도 및 제2b도는 LED를 제조하는 방법을 도시한 것이다. 특히, 제2a도는 LED에 포함된 다수의 반도체 층들의 결정 성장 단계를 도시한 도면이고, 제2b도는 LED의 전극들을 형성하는 단계들을 도시한 도면이다.
이 도면들에서, 참조 번호(100a)는 순서대로 p형 하부 크래딩 층(2), 활성층(3), 및 n형 상부 크래딩 층(4)를 포함하고 DH 접합부를 갖는 적층 구조(110)이 p형 GaAs 기판(1)의 표면 상에 형성되는 본 실시예의 LED를 나타낸다. 본 실시예에서, 전류를 차단하기 위한 p형 반도체 영역(전류 차단 영역: 5a)와 전류를 통과시키기 위한 n형 반도체 영역들(전류 통과 영역: 5b)로 구성된 전류 경로 조정층(5)는 적층 구조(110)의 n형 크래딩 층(4) 위에 형성된다. p형 GaAs 콘택층(7)은 전류 경로 조정층(5)의 전류 차단 영역(5a) 바로 위에 배치되도록 n형 전류 확산층(6)을 통해 전류 경로 조정층(5) 상부에 형성된다. AuGe로 구성된 n형 전극(102)는 p형 GaAs 콘택층(7) 위에 형성된다. p형 전극(101)은 p형 GaAs 기판(1)의 반대 표면 전체상에 형성된다.
p형 GaAs 기판(1)은 그 중심에 있는 직경이 200 ㎛인 원형 영역(홈 형성 영역 : 1a) 내에 깊이가 4.3㎛이고 폭이 6㎛인 다수의 스트라이프형의 V 홈(1a1)들을 갖는다. 기판(1)의 홈 형성 영역(1a)외의 다른 영역들은 평탄한 표면을 각각 갖는 평탄한 영역들(1b)이다. 기판(1)의 평탄한 영역들(1b)는 (100) 평면의 방위를 갖고, V 홈(1a1)의 각 경사면은 (111)A 평면의 방위를 갖는다.
하부 크래딩 층(2), 활성층(3) 및 상부 크래딩 층(4)들은 각각 (AlxGa1-x)1-yInyP층 (0x1, 0y1)로 구성되는데, 하부 크래딩 층(2) 및 상부 크래딩 층(4)들은 예를 들어 x = 0.70 및 y = 0.50인 성분비를 갖고, 두께가 1.0㎛이고, 하부 크래딩 층(2)는 1×1018cm-3의 Zn 캐리어 농도를 갖고, 상부 크래딩 층(4)는 5×1017cm-3의 Si 캐리어 농도를 갖는다. 활성층(3)은 예를 들어 x = 0.30 및 y = 0.50인 성분비를 갖고 두께는 1.0㎛이다.
또한, 전류 경로 조정층(5)는 (AlxGa1-x)1-yInyP층 (0x1, 0y1)로 구성되고, x = 0.70 및 y = 0.50인 성분비를 가지며 두께는 0.7 ㎛이다. 전류 경로 조정층(5)는 II족 도펀트로서 Zn 및 VI족 도펀트로서 Se로 도핑된다. 전류 경로 조정층(5)의 전류 차단 영역(5a)는 기판(1)의 홈 형성 영역(1a)의 바로 위에 배치되고 Zn 도펀트의 p형 도전형을 나타내는 3 × 1018cm-3의 캐리어 농도를 갖으며, 기판(1)의 홈들(1a1)의 각 경사면의 방위인 (111)A 평면을 기초로 한다. 전류 경로 조정층(5)의 전류 통과 영역(5b)는 기판(1)의 평탄한 영역(1b)의 상부에 배치되고, Se 도펀트의 n형 도전형을 나타내는 3 × 1018cm-3의 캐리어 농도를 갖으며, 평탄한 영역(1b)의 방위인 (100) 평면을 기초로 한다.
n형 전류 확산층(6)은 n형 AlxGa1-xAs (0x1)로 구성되며, x = 0.70인 성분비를 갖고 두께는 5 ㎛이다. n형 전류 확산층(6) 및 p형 GaAs 콘택층(7)은 각각 5 × 1018cm-3의 캐리어 농도를 갖는다.
이제부터, LED(100a)의 제조 방법을 설명하겠다.
다수의 스트라이프형의 홈(1a1)들은 깊이가 4.3 ㎛이고 폭이 6 ㎛이며 예를들어 경사면의 방위가 (111)A 평면이 되도록 p형 GaAs 기판(1) 상의 직경이 200 ㎛인 원형 영역 내에서 에칭을 함으로써 형성된다(제1a도 및 제1b도 참조).
그 후, 반도체 층들(2 내지 7) 각각은 제1 결정 성장 단계 동안 MOCVD 방법에 의해 에칭 처리된 기판(1) 상에 형성된다(제2a도 참조).
상세하게 말하면, p형 (Al0.7Ga0.3)0.5In0.5P가 약 1.0 ㎛의 두께와 1 × 1018cm-3의 Zn 캐리어 농도를 갖도록 p형 하부 크래딩 층(2)로서 성장된다. 그 후, (Al0.3Ga0.7)0.5In0.5P가 약 0.50 ㎛의 두께를 갖도록 활성층(3)으로서 성장되고, n형 (Al0.7Ga0.3)0.5In0.5P가 약 1 ㎛의 두께 및 5 × 1017cm-3의 Si 캐리어 농도를 갖도록 n형 상부 크래딩 층(4)로서 성장된다. 이 때에, 기판(1)의 표면 구성은 그 위에 성장된 반도체 층들에 반영된다. 즉, 기판(1)의 홈 형성 영역(1a)에 대응하는 n형 상부 크래딩 층(4)의 표면 영역은 경사면의 결정 방위가 (111)A인 다수의 홈들을 갖으며, 기판(1)의 평탄 영역(1b)에 대응하는 n형 상부 크래딩 층(4)의 표면 영역은 결정 방위가 (100)인 평탄면을 갖는다.
또한, (Al0.7Ga0.3)0.5In0.5P가 Zn(II족 도펀트) 및 Se(VI족 도펀트)로 동시에 도핑되면서 약 0.7 ㎛의 두께를 갖도록 n형 상부 크래딩 층(4)의 표면 상에 전류 경로 조정층(5)로서 성장된다.
AlGaInP가 Zn(II족 도펀트) 및 Se(VI족 도펀트)으로 동시에 도핑되면서 성장될 때, 도전형 및 캐리어 농도가 하부 반도체 결정의 방위로 인해 변경됨을 알 것이다. 제3도는 (100)A 평면으로부터 (111)A 평면까지의 오프-각도(off-angle)에 대한 도전형 및 캐리어 농도 변화의 실험 결과를 도시한 것이다. 이 도면에서, ○ 및 △는 오프-각도에 대한 p형 캐리어 농도 및 n형 캐리어 농도를 나타낸다.
이 도면으로부터 알 수 있는 바와 같이, AlGaInP가 3 × 1018cm-3의 농도로 각각 Zn 및 Se로 동시에 도핑되면서 성장될 때, 3 × 1018cm-3의 캐리어 농도를 갖는 p형 반도체 영역은 (311)A 평면 및 (111)A 평면 위에서 획득되고, 3 × 1018cm-3의 캐리어 농도를 갖는 n형 반도체 영역은 (100) 평면 위에서 획득된다.
따라서, (Al0.7Ga0.3)0.5In0.5P가 3 × 1018cm-3의 농도로 Zn 및 Se로 동시에 도핑되면서 n형 상부 크래딩 층(4)상에서 성장될 때, 3 × 1018cm-3의 캐리어 농도를 갖는 p형 반도체 영역이 (111)A 평면이 노출되는 n형 상부 크래딩 층(4)의 영역, 즉, 기판(1)의 홈 형성 영역(1a)에 대응하는 영역에서 전류 차단 영역(5a)로서 형성되며, 3 × 1018cm-3의 캐리어 농도를 갖는 n형 반도체 영역은 (100) 평면이 노출되는 n형 상부 크래딩 층(4)의 영역, 즉, 기판(1)의 평탄 영역(1b)에 대응하는 영역에서 전류 통과 영역(5b)로서 형성된다.
그 후, n형 Al0.7Ga0.3As가 약 5 ㎛의 두께를 갖도록 전류 확산층(6)으로서 전류 경로 조정층(5) 위에 성장되며, n형 GaAs 콘택층(7a)는 약 1 ㎛의 두께를 갖고 5 × 1018cm-3의 Si캐리어 농도를 갖도록 전류 확산층(6) 위에 성장된다.
제2b도에 도시된 바와 같이, AuGe층(102a)가 n형 GaAs층(7a) 위에 형성되고, AuZn층(101)은 p형 전극으로서 p형 기판(1)의 배면 위에 형성된다. 그 후, n형 GaAs 콘택층(7a) 및 AuGe층(102)들은 선택적으로 에칭되어 기판(1)의 홈 형성 영역(1a)의 바로 위에 배치된 부분들이 남게 됨으로써, n형 GaAs 콘택층(7) 및 n형 전극(102)가 형성된다. 따라서, LED(100a)가 완성된다(제1a도 참조).
본 실시예의 LED(100a)에 2 볼트의 전압이 순방향으로 인가되어 20 mA의 전류가 흐르게 된다. 피크 파장 584 nm의 5 cd보다 큰 휘도를 갖는 LED광이 획득된다.
활성층(3)의 (AlxGa1-x)1-yInyP의 x 및 y의 성분비가 각각 0.50으로 설정된 때, 피크 파장 555 nm의 3 cd보다 높은 휘도를 갖는 순녹색(pure green) 발광이 획득된다.
본 실시예의 LED(100a)에서, 전류 차단 영역(5a)와 전류 차단 영역(5a)의 양쪽 측면에 배치된 전류 통과 영역(5b)로 구성된 전류 경로 조정층(5)는 p형 GaAs 활성층(3)을 포함하는 기판(1)상의 적층 구조(110)상에 형성되며, n형 전극(102)는 전류 차단 영역(5a)의 바로 위에 배치되도록 전류 확산층(6)을 통해 전류 경로 조정층(5)의 위에 형성된다. 따라서, 전류 확산층(6)은 전류가 n형 전극(102)의 바로 아래로부터 활성층(3)과 n형 전극(102) 사이의 양 측면들까지 확산도록 허용한다. 또한, 전류는 전류 차단 영역(5a) 때문에 n형 전극(102) 바로 아래의 활성층(3)으로 흐르지 않는다. 활성층(3)의 발광 영역은 n형 전극(102)의 바로 아래 영역에서 형성되지 않고 이 영역의 양 측면으로 확산된다. 따라서, 활성층(3)에서 발생된 LED광은 n형 전극(102)가 배치되지 않은 LED(100a)의 표면상의 영역으로부터 효율적으로 발광된다.
또한, 전류 확산층(6) 및 전류 경로 조정층(5)가 (Al0.7Ga0.3)0.5In0.5P로 구성되기 때문에, (Al0.3Ga0.7)0.5In0.5P으로 구성된 활성층(3) 보다 넓은 밴드갭을 갖는다.
이것은 전류 확산층(6) 및 전류 경로 조정층(5)가 활성층(3)으로부터의 LED광을 흡수하지 못하게 하여, LED(100a)의 휘도가 더 크도록 만들어 발광 효율을 향상시킨다.
본 실시예에서, p형 GaAs 기판(1)은 그 표면이 (100) 평면을 갖는데, 이때 (111)A 평면의 경사면을 갖도록 내부에 형성된 스트라이프형 홈들을 갖는 홈 형성 영역(1a)가 부분적으로 노출된다. 따라서, 홈 형성 영역(1a)의 (111)A 평면 및 평탄한 영역(1b)의 (100) 평면들이 활성층(3)을 포함하는 적층 구조(110)의 표면, 즉, n형 상부 크래딩 층(4)의 표면상에 나타난다.
또한, 본 실시예에서, AlGaInP가 Zn 및 Se로 도핑되면서 n형 상부 크래딩 층(4) 위에서 성장된다. 따라서, Se 도펀트의 n형 도전형을 갖는 전류 차단 영역(5a)는 (100) 평면 위에 형성되며 Zn 도펀트의 p형 도전형을 갖는 전류 통과 영역(5b)는 (111)A 평면 위에 형성된다. 이 때문에, 결정 성장 프로세스는 전류 차단 영역(5a)을 갖는 전류 경로 조정층(5)을 형성하는 단계 동안 중단되지 않고, n형 상부 크래딩 층(4), 활성층(5), 전류 확산층(6) 및 n형 콘택층(7)들이 단일 MOCVD 단계 동안 성장된다. 이는 제조 비용을 감소시키고 수율을 상당히 증가시킨다.
또한, 특성 및 신뢰성이 LED에 포함된 반도체 적층 구조의 재성장 계면의 결정도로 인해 열화되는 것이 방지될 수 있다.
특히, LED들을 제조하기 위한 종래의 방법에 따르면, 활성층을 포함하는 적층 구조와 전류 차단층이 될 반도체 층들이 기판 상에 성장된다. 그 후, 기판(웨이퍼)은 결정 성장 장치로부터 꺼내지고, 반도체 층이 선택적으로 에칭되어 전류 차단층을 형성한다. 그 후, 웨이퍼는 결정 성장 장치에 다시 놓여져서, 전류 확산층이 상부에 형성된 중간 밴드갭 층(intermediate bandgap layer) 및 전류 차단층이 노출된 웨이퍼 상에서 다시 성장된다. 따라서, 재성장 계면은 산화되기 쉬우며, 불순물들이 재성장 계면에 혼합되기 쉬우므로 재성장 계면의 결정도의 문제점이 야기되고 소자의 특성 및 신뢰성에 좋지 않은 영향을 준다.
대조적으로, 본 실시예의 LED를 제조하기 위한 방법에 따르면, LED에 포함된 각 반도체 층은 재성장 없이 단일 MOCVD 성장 프로세스에 의해 형성될 수 있고, 따라서 만족스러운 특성뿐만 아니라 높은 신뢰성들이 획득될 수 있다.
[실시예 2]
제4도는 본 발명에 따른 제2 실시예의 반도체 발광 소자로서의 LED를 도시하는 단면도이다. 상기 도면에서, 참조 번호(100b)는 본 실시예의 LED를 나타내고, 제1a도, 제1b도 및 제1c도와 동일한 부분들은 동일한 참조 번호로 참조된다. LED(100b)는 전류 경로 조정층(5)와 전류 확산층(6) 사이에 제2 n형 상부 크래딩 층(4a)가 형성된다는 점에서 제1 실시예의 LED(100a)와 상이하다.
제2 n형 상부 크래딩 층(4a)는 활성층(3)과 전류 경로 조정층(5) 사이에 n형 상부 크래딩 층(4)와 동일한 방법으로 5 × 1017cm-3의 Si 캐리어 농도를 갖는 n형 (Al0.7Ga0.3)0.5In0.5P로 구성되고, 약 1 ㎛의 두께를 갖는다.
본 실시예의 LED(100b)를 제조하는 방법은 제2 n형 상부 크래딩 층(4a)가 전류 경로 조정층(5) 위에 형성되는 것만 제외하고는 제1 실시예의 LED(100a)의 방법과 동일하다.
본 실시예의 LED(100b)에 2 볼트의 전압이 순방향으로 인가되어 20 mA의 전류가 흐른다. 피크 파장 584 nm의 5.5 cd보다 높은 휘도를 갖는 LED광이 획득된다.
활성층(3)의 (AlxGa1-x)1-yInyP의 x 및 y의 성분비가 각각 0.50으로 설정된 때, 피크 파장 555 nm의 3.5 cd보다 높은 휘도를 갖는 순녹색 발광이 획득된다.
본 실시예에서, 제2 n형 상부 크래딩 층(4a)는 전류 경로 조정층(5)와 전류 확산층(6) 사이에 형성되는데, 이에 따라 전류 경로 조정층(5)와 활성층(3) 사이의 n형 상부 크래딩 층(4)의 두께는 약 0.5 ㎛ 만큼 작도록 될 수 있다. 이는 전류 경로 조정층(5)의 전류 차단 영역(5a)가 일단 확산된 전류의 전류 차단 영역(5a) 하부쪽으로의 확산을 방지하도록 함으로써, n형 전극(102) 바로 아래의 활성층(3) 영역으로 흐르는 전류를 감소시킨다. 그 결과, 제1 실시예의 LED(100a)와 비교해 볼 때, n형 전극(102)의 바로 아래가 아닌 다른 활성층(3)의 영역에서 발광량이 증가되며, 발광 효율이 증가될 수 있다.
[실시예 3]
제5도는 본 발명에 따른 제3 실시예의 반도체 발광 소자로서의 LED를 도시한 단면도이다. 상기 도면에서, 참조 번호(100c)는 본 실시예의 LED를 나타낸다. LED(100c)에서는, 내부에 형성된 제2 전류 경로 조정층(105)를 갖는 n형 전류 확산층(106)이 제1 실시예의 전류 확산층(6) 대신 사용되며, 제2 전류 경로 조정층(105)는 제1 실시예의 전류 경로 조정층(5)와 동일한 방식으로 n형 전극(102)의 바로 아래에 배치된 전류 차단 영역(105a)와 전류 차단 영역(105a)의 양쪽 측면에 배치된 전류 통과 영역(105b)로 구성된다.
제2 전류 경로 조정층(105)은 Zn 및 Se로 도핑된 0.7 ㎛의 두께를 갖는 (Al0.7Ga0.3)0.5In0.5P층으로 구성되는데, 전류 경로 조정층(105)의 전류 차단 영역(105a)는 Zn 도펀트의 p형 도전형을 나타내는 3 × 1018cm-3의 캐리어 농도를 갖으며, 기판(1)의 홈(1a1)의 각각의 경사면의 결정 방위인 (111)A를 기초로 한다.
참조 번호들(106a 및 106b)들은 n형 전류 확산층(106)의 하부 및 상부를 각각 나타낸다. 하부 및 상부(106a 및 106b)는 각각 2.5 ㎛의 두께를 갖는다.
본 실시예의 LED(100c)를 제조하는 방법은 제2 전류 경로 조정층(105)가 전류 확산층을 성장시키는 과정에서 형성되는 것만 제외하고는, 제1 실시예의 LED(100a)의 제조 방법과 동일하다.
본 실시예의 LED(100c)에 2 볼트의 전압이 순방향으로 인가되어 20 mA의 전류가 흐르게 된다. 피크 파장 584 nm의 5.1 cd보다 큰 휘도를 갖는 LED광이 획득된다.
활성층(3)의 (AlxGa1-x)1-yInyP의 x 및 y의 성분비가 각각 0.50으로 설정된 때, 피크 파장 555 nm의 3 cd보다 큰 휘도를 갖는 순녹색 발광이 획득된다.
본 실시예에서, 제2 전류 경로 조정층(105)는 n형 전류 확산층(106)에 구비되며 전류 경로 조정층(5)는 n형 상부 크래딩 층(4)와 전류 확산층(106) 사이에 구비된다. 따라서, n형 전극(102)와 활성층(3) 사이에서 흐르는 전류는 2곳에서, 즉, 전류 경로 조정층(5)의 전류 차단 영역(5a) 및 제2 전류 경로 조정층(105)의 전류 차단 영역(105a)에 의해 차단되고, n형 전극(102)의 바로 아래의 활성층(3)의 영역 외부로 확산된다. 따라서, 활성층(3)으로 흐르는 전류는 훨씬 넓은 영역으로 확산될 수 있다. 이것은 n형 전극(102) 바로 아래의 활성층(3)의 영역 및 그 부근에서의 발광량을 감소시키며, n형 전극(102)의 바로 아래의 활성층(3)의 영역으로부터 떨어진 영역에서의 발광량이 감소된 양만큼 증가됨으로써, 발광 효율이 증가될 수 있다.
[실시예 4]
제6도는 본 발명에 따른 제4 실시예의 반도체 발광 소자로서의 LED를 도시한 단면도이다. 상기 도면에서, 참조 번호(100d)는 본 실시예의 LED를 나타낸다. LED(100d)는 전류를 차단하는 p형 반도체 영역(전류 차단 영역: 55a)와 전류를 통과시키는 n형 반도체 영역들(전류 통과 영역 : 55b)로 구성된 전류 경로 조정층(55)가 상부에 구비된 p형 GaAs 기판(51)을 포함한다.
DH 접합부를 갖는 적층 구조(150)은 전류 경로 조정층(55) 위에 형성된다. 적층 구조(150)은 기판 쪽으로부터 순서대로 n형 하부 크래딩 층(52), 활성층(53) 및 p형 상부 크래딩 층(54)를 포함한다.
또한, n형 GaAs 콘택층(57)은 p형 전류 확산층(56)을 통해 적층 구조(150)의 상부에 형성되고, AuZn으로 구성된 p형 전극(151)은 n형 GaAs 콘택층(57) 위에 배치된다. AuGe로 구성된 n형 전극(152)는 n형 GaAs 기판(51)의 반대 표면 전체상에 형성된다.
기판(51)은 깊이가 4.3 ㎛이고 폭이 6 ㎛인 다수의 스트라이프형 V 홈(51a1)들을 그 중심에 있는 직경이 200 nm인 원형 영역(홈 형성 영역: 51a) 내에 갖는다. 기판(51)의 홈 형성 영역(51a)와는 다른 영역들은 평탄한 표면을 갖는 평탄 영역(51b)들이다. 기판(51)의 평탄 영역(51b)는 (100) 평면의 방위를 갖으며, V 홈(51a1)들의 각각의 경사면은 (111)A 평면의 방위를 갖는다.
전류 경로 조정층(55)는 (AlxGa1-x)1-yInyP (0x1, 0y1)로 구성되는데, 이 때 x = 0.70이고 y = 0.50이며, 0.7 ㎛의 두께를 갖는다. 전류 경로 조정층(55)는 II족 도펀트로서 Zn 및 VI족 도펀트로서 Se로 도핑된다. 전류 경로 조정층(55)의 전류 차단 영역(55a)는 기판(51)의 홈 형성 영역(51a) 위에 배치되며 Zn 도펀트의 p형 도전형을 나타내는 3 × 1018cm-3의 캐리어 농도를 갖고, 기판(51)의 홈들(51a1)의 각각의 경사면의 방위인 (111)A 평면을 기초로 한다. 전류 경로 조정층(55)의 전류 통과 영역(55b)는 기판(51)의 평탄 영역(51b) 위에 배치되며, Se 도펀트의 n형 도전형을 나타내는 3 × 1018cm-3의 캐리어 농도를 갖고, 평탄 영역(51b)의 방위인 (100) 평면을 기초로 한다.
하부 크래딩 층(52), 활성층(53), 및 상부 크래딩 층(54)들은 각각 (AlxGa1-x)1-yInyP (0x1, 0y1)로 구성되는데, n형 하부 크래딩 층(52) 및 p형 상부 크래딩 층(54)들은 예를 들어 x = 0.70 및 y = 0.50의 성분비를 갖고, 1.0 ㎛의 두께를 가지며, n형 하부 크래딩 층(52)는 5 × 1018cm-3의 Zn 캐리어 농도를 갖는다. 예를 들어, 활성층(53)은 x = 0.30 및 y = 0.50의 성분비와 0.50 ㎛의 두께를 갖는다.
또한, p형 전류 확산층(56)이 p형 AlxGa1-xAs (0x1)로 구성되며, x = 0.70의 성분비 및 5 ㎛의 두께를 갖는다. p형 전류 확산층(56) 및 p형 GaAs 콘택층(57)은 각각 3 × 1018cm-3의 Zn 캐리어 농도를 갖는다.
이제부터, LED(100d)의 제조하는 방법에 대해 설명하겠다.
다수의 스트라이프형의 홈(51a1)들은 제1 실시예와 동일한 방법으로 깊이가 4.3 ㎛이고, 폭이 6 ㎛이며 또 예를 들어 (111)A인 경사면의 결정 방위를 갖도록 n형 GaAs 기판(51) 상의 직경이 200 ㎛인 원형 영역을 에칭함으로써 형성된다(제1a도 및 제1b도 참조).
그 후, 반도체 층들(55, 52 내지 54, 56) 각각이 제1 결정 성장 단계 동안 MOCVD 방법에 의해 에칭 처리된 기판(51) 상에 형성된다.
상세하게 말하면, 에칭 처리 후에, (Al0.7Ga0.3)0.5In0.5P가 Zn(II족 도펀트) 및 Se(VI족 도펀트)로 동시에 도핑되면서 약 0.7 ㎛의 두께를 갖도록 기판(51) 상에 전류 경로 조정층(55)으로서 성장된다. 이 때에, 3 × 1018cm-3의 Zn 캐리어 농도를 갖는 p형 반도체 영역이 (111)A 평면이 노출된 기판(51)의 표면 영역, 즉, 기판(51)의 홈 형성 영역(51a)에서 전류 차단 영역(55a)으로서 형성되며, 3 × 1018cm-3의 Se 캐리어 농도를 갖는 n형 반도체 영역이 (100) 평면이 노출된 기판(51)의 표면 영역, 즉, 기판(51)의 평탄 영역(51b)에서 전류 통과 영역(55b)로서 형성된다.
그 후, (Al0.7Ga0.3)0.5In0.5P가 도전형 및 두께가 조절되면서 전류 경로 조정층(55) 위에 성장됨으로써, n형 하부 크래딩 층(52), 활성층(53), p형 상부 크래딩 층(54) 및 전류 확산층(56)이 성장되고, p형 GaAs층이 전류 확산층(56) 위에 성장된다.
다음으로, AuZn층이 p형 GaAs층 위에 형성되고, 이와 동시에 AuGe층(152)가 n형 전극으로서 n형 기판(51)의 반대 표면 상에 형성된다. 그 후, p형 GaAs층 및 AuZn층이 선택적으로 에칭되어서 기판(51)의 홈 형성 영역(51a) 바로 위에 배치된 부분들이 남게 됨으로써, p형 GaAs 콘택층(57) 및 p형 전극(151)이 형성된다. 따라서, LED(100d)가 완성된다(제6도 참조).
본 실시예의 LED(100d)에 2 볼트의 전압이 순방향으로 인가되어 20 mA의 전류가 흐르게 된다. 피크 파장 584 nm의 5.4 cd보다 큰 휘도를 갖는 LED광이 획득된다.
활성층(53)의 (AlxGa1-x)1-yInyP의 x 및 y의 성분비가 각각 0.50으로 설정된 때, 피크 파장 555 nm의 3.3cd보다 큰 휘도를 갖는 순녹색 발광이 획득된다.
본 실시예에서, LED 발광 효율은 제1 실시예와 동일한 방식으로 전류 경로 조정층 및 전류 확산층에 의해 향상될 수 있다. LED에 포함된 반도체 층들은 단일 결정 성장 단계 동안 연속적으로 형성될 수 있다. 따라서, 제조 단계들은 간단하게 되고, 비용은 감소되며, 수율은 증가된다. 또한, 결정 성장은 에칭 처리 등에 의해 방해되지 않아, LED의 특성들 및 신뢰성이 높은 수준으로 유지될 수 있고, 재성장 계면의 결정도의 열화를 방지할 수 있다.
또한, 본 실시예에서는 LED에 n형 기판이 사용된다. 따라서, p형 전류 차단 영역(55a)와 n형 전류 통과 영역(55b)로 구성된 전류 경로 조정층(55)는 적층 구조(15) 아래의 기판(51)상에 배치될 수 있다. 이러한 이유로 인하여, 하부 결정 구조의 방위는 비틀리지 않게 되며, p형 전류 차단 영역(55a)와 n형 전류 통과 영역(55b)들은 하부 결정의 방향에 따라 양호하게 선택적으로 성장되면서도 각 영역의 캐리어 농도가 충분히 크도록 정해진다. 그 결과, 전류 경로 조정층(55)의 기능이 보다 효과적으로 되며, p형 전극(151) 바로 아래의 활성층(53) 영역의 발광량이 증가되어 발광 효율이 증가될 수 있다.
[실시예 5]
제7도는 본 발명에 따른 제5 실시예의 반도체 발광 소자로서의 LED를 도시하는 단면도이다. 상기 도면에서 참조 번호(100e)는 본 실시예의 LED를 나타내며 제6도와 동일한 부분은 동일한 참조 번호로 참조된다. LED(100e)는 제2 n형 하부 크래딩 층(52a)가 n형 GaAs 기판(51)과 전류 경로 조정층(55) 사이에 구비된다는 점에서 실시예 4의 LED(100d)와 다르다.
제2 n형 하부 크래딩 층(52a)는 활성층(53)과 전류 경로 조정층(55) 사이의 n형 하부 크래딩 층(52)와 동일한 방식으로 5 × 1017cm-3의 Si 캐리어 농도를 갖는 n형 (Al0.7Ga0.3)0.5In0.5P로 구성되며, 0.5㎛의 두께를 갖는다.
본 실시예의 LED(100e)를 제조하는 방법은 제2 n형 하부 크래딩 층(52a)가 전류 경로 조정층(55)가 형성되기 전에 기판(51)상에 형성된다는 점을 제외하고는 실시예 4의 LED(100d)를 제조하는 방법과 동일하다.
LED(100e)를 통하여 20 mA의 전류가 흐를 수 있도록 2V 전압이 순방향으로 본 실시예의 LED(100e)에 인가된다. 피크 파장 584 nm의 5.8 cd보다 큰 광도를 갖는 LED광이 얻어진다.
(AlxGa1-x)1-yInyP 활성층(53)의 x 및 y 성분이 각각 0.5로 설정된 때에는 피크 파장 555 nm의 3.5 cd보다 큰 광도를 갖는 순녹색 발광이 얻어진다.
본 실시예에서, 제2 n형 하부 크래딩 층(52a)는 n형 GaAs 기판(51)과 전류 경로 조정층(55) 사이에 구비되므로써 전류 경로 조정층(55)와 활성층(53) 사이의 n형 하부 크래딩 층(52)의 두께가 약 0.5 ㎛ 정도로 작게 만들어질 수 있다. 이는 일단 확산된 전류가 전류 차단 영역(55a)의 상부측으로 확산되는 것을 전류 경로 조정층(55)의 전류 차단 영역(55a)가 방지하도록 허용하며, 이에 따라 p형 전극(151) 바로 아래의 활성층(53) 영역으로 흘러드는 전류가 감소하게 된다. 그 결과, 발광량이 p형 전극(151) 바로 아래가 아닌 활성 영역(53)의 영역에서 증가하며, 실시예 4의 LED(100d)와 비교하여 발광 효율이 증가될 수 있다.
[실시예 6]
제8도는 본 발명에 따른 제6 실시예의 반도체 발광 소자로서의 LED를 도시하는 단면도이다. 상기 도면에서 참조 번호(100f)는 본 실시예의 LED를 나타내며, 제1a도 내지 제1c도와 동일한 부분들은 동일한 참조 번호로서 참조된다. LED(100f)는 활성층(3)으로부터 p형 GaAs 기판(1) 쪽으로 지나가는 LED광을 활성층(3) 쪽으로 반사시키는 p형 반사층(120)이 p형 GaAs 기판(1)과 DH 접합부를 갖는 적층 구조(110) 사이에 배치된다는 점을 제외하고는 실시예 1의 LED(100a)의 구조와 동일한 구조를 갖는다.
p형 반사층(120)은 10 쌍의 GaAs층 및 AlInP층을 갖는데, 이들은 교대로 적층된다. 각각의 GaAs층들은 0.01 ㎛의 두께를 갖으며, 각각의 AlInP층들은 0.005 ㎛의 두께를 갖고, 또 p형 반사층(120)은 약 0.15 ㎛의 두께를 갖는다.
본 실시예의 LED(100f)를 제조하는 방법은 p형 반사층(120)이 p형 하부 크래딩 층(2)가 형성되기 전에 p형 GaAs 기판(1)상에 형성된다는 점을 제외하고는 실시예 1의 LED(100a)를 제조하는 방법과 동일하다.
LED(100f)를 통하여 20 mA의 전류가 흐를 수 있도록 2V 전압이 순방향으로 본 실시예의 LED(100f)에 인가된다. 피크 파장 585 nm의 6 cd보다 큰 광도를 갖는 LED광이 얻어진다.
(AlxGa1-x)1-yInyP 활성층(3)의 x 및 y 성분이 각각 0.5로 설정된 때에는 피크 파장 555 nm의 4 cd보다 큰 광도를 갖는 순녹색 발광이 얻어진다.
본 실시예에서, 활성층(3)으로부터 p형 GaAs 기판(1) 쪽으로 지나가는 LED광을 활성층(3) 쪽으로 반사시키는 p형 반사층(120)이 p형 GaAs 기판(1)과 DH 접합부를 갖는 적층 구조(110) 사이에 배치된다. 따라서, 활성층(3)으로부터 방출된 LED광 가운데 기판 쪽으로 지나가는 광이 적층 구조(110)의 굴절율보다 큰 굴절율을 갖는 p형 GaAs 기판(1)에 의하여 흡수되지 않으며, 실시예 1의 LED(100a)와 비교하여 발광 효율이 증가된다.
본 실시예에서, p형 반사층(120)은 GaAs층과 AlInP층들의 결합으로 구성된다. 그러나, p형 반사층(120)을 구성하는 반도체 재료의 결합은 이에 제한되지 않는다. 다른 반도체 재료의 결합들이 활성층(3)으로부터 p형 기판(1) 쪽으로 지나가는 LED광을 활성층(3) 쪽으로 반사시킬 수 있는 한 사용될 수 있다.
[실시예 7]
제9도는 본 발명에 따른 제7 실시예의 반도체 발광 소자로서의 LED를 도시하는 단면도이다. 상기 도면에서 참조 번호(100g)는 본 실시예의 LED를 나타낸다. LED(100g)는 실시예 1의 LED(100a)의 Al0.7Ga0.3As 전류 확산층(6) 대신에 5 × 1018cm-3의 Si 캐리어 농도를 갖는 n형 GaP 전류 확산층(76) 및 기판(1)의 홈 형성 부분(1a)에 대향(對向)하도록 n형 GaP 전류 확산층(76)상에 배치된 n형 전극(102)을 포함한다. 소자의 다른 구성은 제1a도 내지 제1c도에 도시된 실시예 1의 LED(100a)의 구조와 동일하다.
본 실시예의 LED(100g)를 제조하는 방법은, Gap가 전류 경로 조정층(5)상에 전류 확산층(76)으로 성장되고, AuGe층이 전류 확산층(76)상에 성장되며, 또 기판(1)의 홈 형성 영역(1a)에 대향하는 부분이 잔존하도록 AuGe층이 선택적으로 에칭되므로써, 이에 따라 n형 전극(102)가 형성된다는 점에서 실시예 1의 LED(100a)를 제조하는 방법과 다르다.
LED(100g)를 통하여 20 mA의 전류가 흐를 수 있도록 2V 전압이 순방향으로 본 실시예의 LED(100f)에 인가된다. 피크 파장 585 nm인 6 cd 보다 큰 광도를 갖는 LED광이 얻어진다.
(AlxGa1-x)1-yInyP 활성층(3)의 x 및 y 성분이 각각 0.5로 설정된 때에는 피크 파장 555 nm인 4 cd보다 큰 광도를 갖는 순녹색 발광이 얻어진다.
본 실시예에서, n형 전류 확산층(76)은 Al0.7Ga0.3As의 밴드갭보다 큰 밴드갭을 갖는 Gap로 구성된다. 따라서, 전류 확산층에 의한 활성층으로부터의 광흡수가 감소되며, 발광 효율이 증가되고, 또 LED의 휘도가 n형 전류 확산층(6)이 Al0.7Ga0.3As로 구성된 실시예 1의 LED(100a)와 비교하여 높아질 수 있다.
또한, AuGe로 구성된 n형 전극이 n형 전류 확산층(76)상에 구비될 수 있다. 따라서, 콘택층을 구비할 것이 요구되지 않아 제조 단계의 수를 줄일 수 있게 된다.
[실시예 8]
제10a도와 제10b도는 본 발명에 따른 제8 실시예의 반도체 발광 소자로서의 LED를 각각 도시하는 도면이다. 상세하게 말하면, 제10a도는 LED의 구조를 도시하는 단면도이며, 제10b도는 LED에 포함된 기판의 단면도이다.
이러한 도면에서 참조번호(100h)는 n형 하부 크래딩 층(32), 활성층(33) 및 p형 상부 크래딩 층(34)를 그 순서대로 포함하는 DH 접합부를 갖는 적층 구조(130)이 n형 GaAs 기판(31)의 표면에 구비된 본 실시예의 LED를 나타낸다. 본 실시예에서는, 전류를 차단하는 n형 반도체 영역(전류 차단 영역, 35a)와 전류를 통과시키는 p형 반도체 영역(전류 통과 영역, 35b)로 구성된 전류 경로 조정층(35)가 적층 구조(130)의 p형 크래딩 층(34)상에 구비된다. 제2 p형 크래딩 층(34a)가 전류 경로 조정층(35)상에 구비된다. p형 GaAs 콘택층(37)이 전류 경로 조정층(35)의 전류 차단 영역(35a) 바로 위에 배치되도록 제2 p형 상부 크래딩 층(34a)상에 구비된다. p형 전극(131)이 p형 GaAs 콘택층(37)상에 구비된다. AuGe로 구성된 n형 전극(132)가 n형 GaAs 기판(31)의 반대 표면 전체 상에 형성된다.
n형 GaAs 기판(31)은 중앙에 직경이 200 ㎛인 원형 평탄 영역(31a)를 갖는다. 기판(31)의 다른 영역들은 각각 깊이 2.3 ㎛와 폭 1.0 ㎛를 갖는 다수의 스트라이프형 V홈인 홈 형성 영역(31b)들이다. 기판(31)의 평탄한 영역(31a)은 (100) 평면 방위를 갖으며, V홈(31b)들의 각각의 경사면은 (311)A 평면의 방위를 갖는다.
하부 크래딩 층(32), 활성층(33) 및 상부 크래딩 층(34)들은 (AlxGa1-x)1-yInyP(0x1, 0y1)로 각각 구성되며, 하부 크래딩 층(32)와 상부 크래딩 층(34)들은 예를 들어 x=0.70 및 y=0.50인 성분비를 갖고 또 1.0 ㎛의 두께를 갖으며, 또 하부 크래딩 층(32)는 1 × 1018cm-3인 Si 캐리어 농도를 갖고 상부 크래딩 층(34)는 5 × 1018cm-3인 Zn 캐리어 농도를 갖는다. 활성층(33)은, 예를 들어 x=0.30 및 y=0.50인 성분비를 갖으며 그 두께는 0.5 ㎛이다.
또한, 전류 경로 조정층(35)도 (AlxGa1-x)1-yInyP(0x1, 0y1)로 구성되며, x=0.70 및 y=0.50인 성분비를 갖고 또 0.7 ㎛의 두께를 갖는다. 전류 경로 조정층(35)는 II족 도펀트로서 Zn과 VI족 도펀트로서 Se를 사용하여 도핑된다. 전류 경로 조정층(35)의 전류 차단 영역(35a)는 기판(31)의 평탄 영역(31a)의 바로 위에 배치되며, 평탄 영역(31a)의 방위인 (100) 평면에 기초되어 Se 도펀트의 n형 도전형을 나타내는 3 × 1018cm-3의 캐리어 농도를 갖는다. 전류 경로 조정층(35)의 전류 통과 영역(35b)들은 기판(31)의 홈 형성 영역(31b) 위에 배치되며, 기판(31)의 홈(31b1)들의 각각의 경사면 방위인 (311) A평면에 기초되어 Zn 도펀트의 p형 도전형을 나타내는 3 × 1018cm-3인 캐리어 농도를 갖는다.
제2 상부 크래딩 층(34a)가 전류 경로 조정층(35)와 활성층(33) 사이의 상부 크래딩 층(34)와 동일한 방식으로 1 × 1018cm-3인 Zn 캐리어 농도를 갖는 p형 (Al0.7Ga0.3)0.5In0.5P로 구성된다. p형 GaAs 콘택층(37)은 1 × 1018cm-3인 캐리어 농도를 갖으며, 1 ㎛의 두께를 갖는다.
이하에서, LED(100h)를 제조하는 방법을 설명할 것이다.
다수의 스트라이프형 홈(31b1)들이 깊이 2.3 ㎛, 폭 10 ㎛ 및 예를 들어 (311)A 평면의 각각의 경사면 방위를 갖도록 직경 200 ㎛인 원형 영역(31a)를 제외한 n형 GaAs 기판(31)의 표면이 에칭되므로써 형성된다(제10b도를 참조).
그 다음으로, 반도체 층(32 내지 35, 34a 및 37)의 각각이 제1 결정 성장 단계 동안 MOCVD 방법에 의해 에칭 처리된 기판(31)상에 형성된다.
상세하게 말하면, 에칭 처리 후, n형 (Al0.7Ga0.3)0.5In0.5P가 약 1.0 ㎛의 두께와 또 1 × 1018cm-3인 Si 캐리어 농도를 갖도록 기판(31)상에 n형 하부 크래딩 층(32)로서 성장된다. 그 다음으로, (Al0.3Ga0.7)0.5In0.5P가 약 0.5 ㎛의 두께를 갖도록 활성층(33)상에 성장되며, p형 (Al0.7Ga0.3)0.5In0.5P가 약 1 ㎛의 두께를 갖고 또 1 × 1018cm-3Zn 캐리어 농도를 갖도록 p형 상부 크래딩 층(34)로서 성장된다. 이때, 기판(31)의 표면 구성이 상부에 성장된 반도체 층이 전달된다. 즉, 기판(31)의 홈 형성 영역(31b)에 대응하는 p형 상부 크래딩 층(34)의 표면 영역들은 (311)A 평면인 경사면 방위를 갖는 다수의 홈들을 갖으며, 기판(31)의 평탄 영역(31a)에 대응하는 p형 상부 크래딩 층(34)의 표면 영역은 (100) 평면인 방위를 갖는 평탄면을 갖는다.
또한, (Al0.7Ga0.3)0.5In0.5P가 동시에 Zn(II족 도펀트) 및 Se(VI족 도펀트)로 도핑되면서 약 0.7 ㎛의 두께를 갖도록 p형 상부 크래딩 층(34)의 표면상에 전류 경로 조정층(35)로서 성장된다.
실시예 1에서 설명한 바와 같이, 3 × 1018cm-3인 캐리어 농도를 갖는 p형 반도체 영역들이, (311)A 평면이 노출된 p형 상부 크래딩 층(34)의 영역 즉, 기판(31)의 홈 형성 영역(31b)에 대응하는 영역에 전류 통과 영역(35b)로서 형성되며, 3 × 1018cm-3인 캐리어 농도를 갖는 n형 반도체 영역이, (100) 평면이 노출된 p형 상부 크래딩 층(34)의 영역, 즉 기판(31)의 평탄 영역(31a)에 대응하는 영역에 전류 차단 영역(35a)로서 형성된다.
그 다음으로, p형 (Al0.7Ga0.3)0.5In0.5P가 약 1 ㎛의 두께를 갖고 1 × 1018cm-3인 캐리어 농도를 갖도록 제2 p형 상부 크래딩 층(34a)로서 전류 경로 조정층(35)상에 성장되며, p형 GaAs층이 약 1 ㎛의 두께를 갖고 3 × 1018cm-3인 Zn 캐리어 농도를 갖도록 제2 p형 상부 크래딩 층(34a)상에 성장된다.
다음으로, AuZn층이 p형 GaAs층상에 형성되며, AuGe층(132)가 n형 전극으로서 n형 기판(31)의 반대 표면상에 형성된다. 따라서, 기판(31)의 평탄 영역(31a) 바로 위에 배칭된 부분들이 남도록 p형 GaAs층과 그 상부의 AuZn층들이 선택적으로 에칭되므로써, 이에 따라 p형 GaAs 콘택층(37)과 p형 전극(131)들이 형성된다. 따라서, LED(100h)가 완성된다(제10a도 참조).
LED(100h)를 통하여 20 mA의 전류가 흐를 수 있도록 2V 전압이 순방향으로 본 실시예의 LED(100h)에 인가된다. 피크 파장 585 nm의 4 cd보다 큰 광도를 갖는 LED광이 얻어진다.
(AlxGa1-x)1-yInyP 활성층(33)의 x 및 y 성분이 각각 0.5로 설정된 때에는 피크 파장 555 nm인 2 cd보다 큰 광도를 갖는 순녹색 발광이 얻어진다.
본 실시예의 LED(100h)에서, 전류 차단 영역(35a)와 전류 통과 영역(35b)로 구성된 전류 경로 조정층(35)가 n형 GaAs 기판(31)상의 활성층(33)을 포함하는 적층 구조(130)상에 형성되며, p형 전극(131)이 전류 차단 영역(35a) 바로 위에 배치될 수 있도록 제2 p형 크래딩 층(34a)와 p형 콘택층(37)을 통하여 전류 경로 조정층(35) 상부에 구비된다. 따라서, 전류는 전류 경로 조정층(35)의 전류 차단 영역(35a)에 기인하여 p형 전극(131) 바로 아래의 활성층(33)의 영역으로 흐르기 어렵게 된다. 이로 인하여, 활성층(33)의 발광 영역이 p형 전극(131) 바로 아래의 영역을 피하여 활성층(35)의 주변으로 확산되며, 활성층(33)에서 방생된 LED광이 p형 전극(131)이 배치되지 않은 LED(100h)의 표면 영역으로부터 효과적으로 발광된다.
또한, 전류 경로 조정층(35), 제2 p형 상부 크래딩 층(34a) 등들이 (Al0.7Ga0.3)0.5In0.5P로 구성되기 때문에, 그들은 (Al0.3Ga0.7)0.5In0.5P로 구성된 활성층(33)의 밴드갭보다 더 넓은 밴드갭을 갖는다. 이는 전류 경로 조정층(35)와 제2 상부 크래딩 층(34a)들이 활성층(33)으로부터의 LED광을 흡수하지 못하도록 함으로써, LED(100h)의 휘도가 더 높도록 발광 효율이 개선되게 된다.
본 실시예에서, 다수의 스트라이프형 홈(31b1)들이 (311)A 평면을 노출시키도록 선정된 원형 영역을 제외하고 (100) 평면을 선택적으로 에칭함으로써 n형 GaAs 기판(31)의 (100) 평면상에 형성된다. 따라서, 홈 형성 영역(31b)에서 노출된 (311)A 평면과 평탄 영역(31a)의 (100) 평면들이 기판(31)상에 형성된 활성층(33)을 포함하는 적층 구조(130)의 표면, 즉 p형 상부 크래딩 층(34)의 표면상에 나타난다.
전류 경로 조정층(35)의 전류 통과 영역(35b)에 대응하는 소자의 표면상의 영역들은 기판(31)의 홈 형성 영역(31b)의 표면 구성에 기초된 비평탄한 구성을 갖는다. 따라서, 전류 통과 영역(35b) 바로 아래의 활성층(33)의 발광 영역으로 부터 임계각 이상의 각도로 소자 표면상에 입사하는 LED광의 비가 감소하며, 그 결과 소자 표면의 발광 효율이 개선된다. 또한, 활성층(33)의 발광 영역 역시 비평탄 구성을 갖게되어, 평탄한 경우에 비하여 발광 영역이 더 커지게 되고, 이에 따라 발광 효율이 증가되게 된다.
또한, (311)A 평면이 기판(31)의 홈 형성 영역(31b) 내의 홈(31b1)들 각각의 경사면상에 나타난다. 따라서, AlGaInP 혼정 반도체 재료가 홈 형성 영역(31b)상에 성장된 경우에도, 초격자가 형성되지 않는다. 본 실시예에서, 전류 경로 조정층(35)의 전류 통과 영역(35b)들은 홈 형성 영역(31b)의 상부에 배치된다. 이러한 이유로 인하여, AlGaInP 혼정 반도체 재료가 MOCVD 방법에 의하여 활성층(33)으로서 성장된 경우에도, 전류 통과 영역(35b)에 대응하는 활성층(33)의 발광 영역 내에 초격자가 형성되지 않으며, LED광의 파장이 초격자로 인하여 더 커지는 것이 방지될 수 있다. 결과적으로, Al 성분비는 선정된 파장의 LED광을 얻기 위하여 증가될 필요가 없으며, 또 고휘도이며 높은 신뢰성을 갖는 LED를 얻을 수 있다.
또한, 본 실시예에서는 AlGaInP가 Zn 및 Se로 도핑되면서 p형 상부 크래딩 층(34)상에 성장된다. 따라서, Se 도펀트의 n형 도전형을 갖는 전류 차단 영역(35a)가 (100) 평면상에 형성되며, Zn 도펀트의 p형 도전형을 갖는 전류 통과 영역(35b)가 (311)A 평면상에 형성된다. 이러한 이유로 인하여, 결정 성장 프로세스는 전류 차단 영역(35a)를 갖는 전류 경로 조정층(35)를 형성하는 단계 동안 중단되지 않으며, 또 p형 상부 크래딩 층(34), 전류 경로 조정층(35), 제2 p형 상부 크래딩 층(34a) 및 p형 콘택층(37)들이 만일 MOCVD 단계 동안 성장된다. 이는 제조비를 감소시키며 또 수율을 크게 증가시킨다.
또한, 소자의 특성 및 신뢰성이 LED에 포함된 반도체 적층 구조의 재성장 계면에서의 결정도에 기인하여 열화되는 것이 방지될 수 있다.
또한, 본 실시예에서는 실시예 1 내지 실시예 7과는 달리 전극이 구비되는 소자 표면이 평탄하다. 따라서, p형 전극(131)의 표면이 평탄해지며 또 p형 전극(131)과 그 전극에 결합되는 배선 사이의 접착이 강하고 만족할만 하게 행해질 수 있게 된다.
[실시예 9]
제11도는 본 발명에 따른 제9 실시예의 반도체 발광 소자로서의 LED를 도시하는 단면도이다. 상기 도면에서, 참조번호(100i)는 본 실시예의 LED를 나타낸다. LED(100i)는 실시예 8의 LED(100h)의 제2 p형 상부 크래딩 층(34a) 대신에 p형 전류 확산층(156)을 포함한다. p형 전류 확산층(156)은 Al0.7Ga0.3As로 구성되며, 5 × 1018cm-3의 Zn 캐리어 농도 및 5 ㎛의 두께를 갖는다. 전류 확산층(156)상에 배치된 p형 GaAs 콘택층(37)은 5 × 1018cm-3의 Zn 캐리어 농도를 갖는다. 소자의 다른 구조는 실시예 8의 LED(100h)와 동일하다.
본 실시예의 LED(100i)를 제조하는 방법에 따르면, 전류 경로 조정층(35)가 형성된 다음, p형 Al0.7Ga0.3As 전류 확산층(156)이 제2 p형 (Al0.7Ga0.3)0.5In0.5P 상부 크래딩 층(34a) 대신에 형성된다. 다른 단계들은 실시예 8의 LED(100h)를 제조하기 위한 방법의 단계들과 동일하다.
LED(100i)를 통하여 20 mA의 전류가 흐를 수 있도록 2V 전압이 순방향으로 본 실시예의 LED(100i)에 인가된다. 피크 파장 585 nm의 5 cd보다 큰 광도를 갖는 LED광이 얻어진다.
(AlxGa1-x)1-yInyP 활성층(33)의 x 및 y 성분이 각각 0.50으로 설정된 때에는 피크 파장 555 nm의 2.5 cd보다 큰 광도를 갖는 순녹색 발광이 얻어진다.
본 실시예에서, p형 전류 확산층(156)이 전류 경로 조정층(35)상에 구비되며, 이에 따라 전류가 p형 전류 확산층(156)에 의하여 역시 확산될 수 있고, 또 광이 p형 전극(131)에 대응하는 활성층(33)의 영역 외부의 더 넓은 영역으로 방출될 수 있다. 이는 발광 효율이 개선되고 LED가 고휘도를 갖을 수 있게 한다.
본 실시예에서, Al0.7Ga0.3As 전류 확산층(156)은 (Al0.3Ga0.7)0.5In0.5P 활성층(33)의 밴드갭보다 더 큰 밴드갭을 갖는다. 따라서, 전류 확산층(156)에 의한 활성층(33)으로부터의 광 흡수가 감소되며, 발광 효율이 증가하고 또 LED의 휘도가 높아질 수 있다.
[실시예 10]
제12도는 본 발명에 따른 제10 실시예의 반도체 발광 소자로서의 LED를 도시하는 단면도이다. 상기 도면에서, 참조번호(100j)는 본 실시예의 LED를 나타낸다. LED(100j)는 실시예 9의 전류 확산층(156) 대신에 제2 전류 경로 조정층(135)를 갖는 전류 확산층(136)을 포함한다. 제2 전류 경로 조정층(135)는 p형 전극(131) 바로 아래에 배치된 전류 차단 영역(135a)와 전류 차단 영역(135a) 주변에 배치된 전류 통과 영역(135b)로 구성된다. n형 GaAs 기판(31)의 홈 형성 영역(31b) 내의 홈(31b1) 각각의 경사면은 (111)A 평면의 결정 방위를 갖는다.
제2 전류 경로 조정층(135)도 역시 Zn 및 Serk 도핑된 (Al0.7Ga0.3)0.5In0.5P층으로 구성된다. 전류 경로 조정층(135)의 전류 통과 영역(135b)들은 기판(31)의 홈 형성 영역(31b) 위에 배치되며, 기판(31)의 홈(31b1)의 각각의 경사면의 방위인 (111)A 평면에 기초하여 Zn 도펀트의 p형 도전형을 나타내는 3 × 1018cm-3인 캐리어 농도를 갖는다. 전류 경로 조정층(135)의 전류 차단 영역(135a)는 기판(31)의 평탄 영역(31a) 바로 위에 배치되며, 평탄 영역(31a)의 방위인 (100) 평면에 기초하여 Se 도펀트의 n형 도전형을 나타내는 3 × 1018cm-3인 캐리어 농도를 갖는다.
참조번호(136a 및 136b)들은 전류 확산층(136) 내의 전류 경로 조정층(135)를 샌드위칭(sandwiching)시키는 하부 및 상부를 각각 나타낸다. 하부 및 상부(136a 및 136b)들은 각각 2.5 ㎛ 두께를 갖는다.
본 실시예의 LED(100j)를 제조하는 방법은 제2 전류 경로 조정층(135)가 전류 확산층(136)을 성장시키는 과정에서 형성된다는 점을 제외하고는 실시예 9의 LED(100i)를 제조하는 방법과 동일하다.
LED(100j)를 통하여 20 mA의 전류가 흐를 수 있도록 2V 전압이 순방향으로 본 실시예의 LED(100j)에 인가된다. 피크 파장 585 nm의 6 cd보다 큰 광도를 갖는 LED광이 얻어진다.
(AlxGa1-x)1-yInyP 활성층(33)의 x 및 y 성분이 각각 0.50으로 설정된 때에는 피크 파장 555 nm의 3 cd보다 큰 광도를 갖는 순녹색 발광이 얻어진다.
본 실시예에서, 제2 전류 경로 조정층(135)가 p형 상부 크래딩 층(34)와 p형 확산층(136) 사이에 구비된 전류 경로 조정층(35)에 덧붙여 p형 전류 확산층(136) 내에 구비된다. 따라서, p형 전극(131)과 활성층(33) 사이에 흐르는 전류는 2곳, 즉 전류 경로 조정층(35)의 전류 차단 영역(35a)와 제2 전류 경로 조정층(135)의 전류 차단 영역(135a)에 의하여 차단되어, p형 전극(131) 바로 아래의 활성층(33) 영역의 외부로 확산된다. 따라서, 활성층(33)으로 흐르는 전류는 더 넓은 영역으로 확산될 수 있다. 이는 p형 전극(131)의 바로 아래와 그 근처의 활성층(33) 영역의 발광량을 감소시키며, 또 발광량이 p형 전극(131) 바로 아래의 활성층(33)의 영역으로부터 떨어진 영역에서 상기 감소된 량만큼 증가되는데, 이에 따라 발광 효율이 증가될 수 있다.
또한, 본 실시예의 LED를 제조하기 위한 방법에 따르면, LED에 포함된 다수의 반도체 층들은 단일 MOCVD 성장 단계 동안 성장될 수 있으며, 이에 따라 반도체 층들이 성장되는 동안 재성장이 행해지지 않는다. 이는 3개의 전류 경로 조정층보다 많은 전류 경로 조정층들을 갖는 LED들이 쉽게 제조될 수 있게 만든다. 전류 경로 조정층들이 활성층(33) 상부에 있는한 어떤 부분에도 구비될 수 있다는 점을 주목해야 한다.
[실시예 11]
제13도는 본 발명에 따른 제11 실시예의 반도체 발광 소자로서의 LED를 도시하는 단면도이다. 제14a도 및 제14b도들은 LED 제조 단계 부분을 각각 도시하는데, 상세하게 말하면, 제14a도는 LED에 포함된 기판의 단면도이고, 제14b도는 전류 경로 조정층이 기판상에 형성된 상태를 도시하는 단면도이다. 상기 도면에서, 참조번호(100k)는 본 실시예의 LED를 나타낸다. LED(100k)는 n형 반도체 영역(전류 차단 영역, 75a, 75b2및 75b3) 및 전류를 통과시키는 p형 반도체 영역(전류 통과 영역, 75b1)를 포함하는 전류 경로 조정층(75)가 상부에 구비된 p형 GaAs 기판(71)을 포함한다.
DH 접합부를 갖는 적층 구조(170)이 전류 경로 조정층(75)상에 구비된다. 적층 구조(170)은 p형 하부 크래딩 층(74), 활성층(73) 및 n형 상부 크래딩 층(72)의 순서로 연속적으로 성장된 상기 층들을 포함한다.
n형 GaAs 콘택층(77)이 적층 구조(170)상에 구비되며, AuGe로 구성된 n형 전극(132)가 n형 GaAs 콘택층(77)상에 배치된다. AuZn으로 구성된 p형 전극(131)이 p형 GaAs 기판(71)의 반대 표면 전체상에 구비된다.
p형 GaAs 기판(71)은 그 중앙에 직경 200 ㎛를 갖는 원형 평탄 영역(71a)를 제외한 홈 형성 영역(71b) 내에 다수의 스트라이프형 홈(71b0)들을 갖는다. 홈(71b0)들은 하면(71b2)와 경사면(71b1)을 각각 갖으며, 또 5 ㎛의 깊이와 15 ㎛의 폭을 갖도록 선정된 간격으로 형성된다. 기판(71)의 평탄 영역(71a), 각 홈(17b0)의 하면(71b2) 및 각각의 인접 홈(71b0)들 사이의 기판(71)의 표면부(71b3)들은 (100) 평면 방위를 갖으며, 또 각각의 홈(71b0)의 경사면(71b1)들은 (111)A 평면 방위를 갖는다.
전류 경로 조정층(75)는 (AlxGa1-x)1-yInyP(0x1, 0y1)로 구성되며, x=0.70 및 y=0.50인 성분비를 갖고 또 1 ㎛의 두께를 갖는다. 전류 경로 조정층(75)는 II족 도펀트로서는 Zn으로 또 VI족 도펀트로서는 Se로 도핑된다. 전류 경로 조정층(75)의 전류 차단 영역(75a)는 기판(71)의 평탄 영역(71a) 바로 위에 배치되며, 평탄 영역(71a)의 방위인 (100) 평면에 기초하여 Se 도펀트의 n형 도전형을 나타내는 3 × 1018cm-3인 캐리어 농도를 갖는다. 전류 경로 조정층(75)의 전류 차단 영역(75b2및 75b3)들은 각각의 홈(71b0)의 하면(71b2) 바로 위와 각각의 인접 홈(71b0)들 사이의 표면부(71b3) 바로 위에 각각 배치되며, 각 홈(71b0)의 하면(71b2) 및 각각의 인접 홈(71b0) 사이의 표면부(71b3)의 (100) 평면에 기초하여 Se 도펀트의 n형 도전형을 나타내는 3 × 1018cm-3인 캐리어 농도를 갖는다.
전류 경로 조정층(75)의 전류 통과 영역(75b1)은 기판(71)의 각 홈(71b0)의 경사면(71b1)의 방위인 (111)A 평면에 기초하여 Zn 도펀트의 p형 도전형을 나타내는 3 × 1018cm-3인 캐리어 농도를 갖는다.
하부 크래딩 층(74), 활성층(73) 및 상부 크래딩 층(72)들은 (AlxGa1-x)1-yInyP(0x1, 0y1)로 각각 구성되는데, 하부 크래딩 층(74)와 상부 크래딩 층(72)들은, 예를 들어 x=0.70 및 y=0.50인 성분비를 갖고 1.0 ㎛ 및 3.0 ㎛인 두께를 각각 갖으며, 하부 크래딩 층(74)는 1 × 1018cm-3인 Zn 캐리어 농도를 갖고 상부 크래딩 층(72)는 1 × 1018cm-3인 Si 캐리어 농도를 갖는다. 활성층(73)은, 예를 들어 x=0.30 및 y=0.50인 성분비와 0.5 ㎛인 두께를 갖는다.
또한, n형 GaAs 콘택층(77)은 3 × 1018cm-3인 Si 캐리어 농도와 1 ㎛인 두께를 갖는다.
이하에서, LED(100k)를 제조하는 방법을 설명할 것이다.
200 ㎛인 직경을 갖는 원형 영역(71a)을 제외한 p형 GaAs 기판(71)의 표면이 에칭 처리되며, 이에 따라 5 ㎛의 깊이와 15 ㎛의 폭을 갖는 다수의 스트라이프형 홈(71b0)들이 예를 들어 (111)A 평면의 각각의 경사면(71b1) 방위와 (100)의 각각의 면(71b2) 방위를 갖도록 형성된다(제14a도 참조).
그 다음으로, 각각의 반도체 층(75, 72 내지 74, 및 77)들이 MOCVD 방법을 사용하는 단결정 성장 단계에 의해 에칭 처리된 기판(71)상에 형성된다.
상세하게 말하면, 에칭 처리 후, (Al0.7Ga0.3)0.5In0.5P가 Zn(II족 도펀트)와 Se(VI족 도펀트)로 도핑되면서 약 1 ㎛ 두께를 갖도록 전류 경로 조정층(75)로서 기판(71)상에 성장된다. 이때, 3 × 1018cm-3인 Se 캐리어 농도를 갖는 n형 반도체 영역이 (100) 평면이 노출된 기판(71)의 표면 영역상에, 즉 기판(71)의 평탄 영역(71a), 각 홈(71b0)의 하면(71b2) 및 각각의 인접 홈(71b0)들 사이의 표면부(71b3)상에 전류 차단 영역(75a, 75b2및 75b3)으로서 각각 형성된다. 3 × 1018cm-3인 Zn 캐리어 농도를 갖는 p형 반도체 영역이 (111)A 평면이 노출된 기판(71)의 표면 영역상에, 즉 기판(71)의 각 홈(71b0)의 경사면(71b1)상에 전류 통과 영역(75b1)로서 형성된다.
그 다음으로, (Al0.7Ga0.3)0.5In0.5P가 그 도전형과 두께가 조절되면서 전류 경로 조정층(75)상에 성장되며, 이에 따라 p형 하부 크래딩 층(74), 활성층(73) 및 n형 상부 크래딩 층(72)들이 성장되고, 또 n형 GaAs층이 n형 상부 크래딩 층(72) 상에 성장된다.
다음으로, AuGe층이 n형 GaAs층상에 형성되며, AuZn층이 p형 기판(71)의 반대 표면상에 p형 전극(131)로서 형성된다. 그 다음으로, n형 GaAs층과 그 상부의 AuGe층들이 기판(71)의 평탄 영역(71a) 바로 위에 배치된 그 부분이 남도록 선택적으로 에칭되는데, 이에 따라 n형 GaAs 콘택층(77)과 n형 전극(132)들이 형성된다. 따라서, LED(100k)가 완성된다(제13도 참조).
LED(100k)를 통하여 20 mA의 전류가 흐를 수 있도록 2V 전압이 순방향으로 본 실시예의 LED(100k)에 인가된다. 피크 파장 548 nm의 7 cd보다 큰 광도를 갖는 LED광이 얻어진다.
(AlxGa1-x)1-yInyP 활성층(73)의 x 및 y 성분이 각각 0.50으로 설정된 때에는 피크 파장 555 nm인 3.5 cd보다 큰 광도를 갖는 순녹색 발광이 얻어진다.
본 실시예에서, 전류 경로 조정층과 전류 확산층들은 LED 발광 효율이 앞서 언급된 실시예에서와 동일한 방식으로 개선될 수 있게 한다. LED에 포함된 반도체 층은 단결정 성장 단계에 의하여 연속적으로 형성될 수 있다. 따라서, 생산단계들은 간단해지며, 비용이 감소되고, 또 수율이 증가된다. 또한, 결정 성장은 에칭 처리 등에 의하여 중단되지 않으며, 이에 따라 LED의 특성 및 신뢰성들이 재성장 계면의 결정도를 열화시키지 않고 높은 수준으로 유지될 수 있다.
또한, 본 실시예에서는 p형 기판이 LED에 사용되는데, 이에 따라 n형 전류 차단 영역(75a, 752및 75b3)과 p형 전류 통과 영역(75b1)으로 구성된 전류 경로 조정층(75)가 적층 구조(170) 아래의 기판(71)의 표면상에 배치될 수 있다. 이는 전류 경로 조정층(75)가 성장될 때 하부 결정 구성의 방위가 뒤틀리는 것을 방지하며, 하부 결정 구성의 방위가 기초하여 전류 차단 영역(75a, 75b2및 75b3)과 전류 통과 영역(75b1)을 선택적 성장이 각 영역의 캐리어 농도가 충분히 크게 된 상태로 만족하게 행해질 수 있다. 그 결과, 전류 경로 조정층(75)의 기능이 보다 효과적으로 되며, n형 전극(132) 바로 아래 영역 이외의 다른 활성층(73)의 영역에서의 발광량이 증가하고, 또 발광 효율이 개선될 수 있게 된다.
본 실시예에서, p형 기판(71)의 표면상의 홈(71b0)은 (100) 표면의 결정 방위를 갖는 하면(71b2)을 갖으며, 표면부(71b3)이 노출된다. 또한, n형 전극(132) 바로 아래 영역에 배치된 n형 전류 차단 영역(75a)에 덧붙여서, n형 전류 차단 영역(75b2및 75b3)들이 n형 전극(132) 바로 아래 영역의 주변에 이격되어 배치된다. 따라서, n형 전극(132) 바로 아래의 전류 차단 영역(75a)에 의하여 차단되어 그 주변에 확산된 전류가 전류 차단 영역(75b2및 75b3)에 의하여 더 넓은 영역으로 확산될 수 있다.
[실시예 12]
제15도는 본 발명에 따른 제12 실시예의 반도체 발광 소자로서의 LED를 도시하는 단면도이다. 상기 도면에서, 참조번호(100m)은 본 실시예의 LED를 나타낸다. LED(100m)은 전류를 차단하는 n형 반도체 영역(전류 차단 영역, 85a)와 전류를 통과시키는 p형 반도체 영역(전류 통과 영역, 85b)를 포함하는 전류 경로 조정층(85)가 상부에 구비된 p형 GaAs 기판(81)을 포함한다.
DH 접합부를 갖는 적층 구조(180)이 전류 경로 조정층(85)상에 구비된다. 적층 구조(180)은 기판 쪽으로부터 p형 하부 크래딩 층(84), 활성층(83) 및 n형 크래딩 층(82)의 순서로 상기 층들을 포함한다.
또한, n형 GaAs 콘택층(77)이 n형 전류 확산층(86)을 통하여 적층 구조(180)위에 구비되며, AuGe로 구성된 n형 전극(132)가 n형 GaAs 콘택층(77)상에 배치된다. AuZn으로 구성된 p형 전극(131)이 p형 GaAs 기판(81)의 반대 표면 전체상에 형성된다.
실시예 8의 n형 GaAs 기판(31)과 동일한 방식으로, p형 GaAs 기판(81)은 그 중앙에 200 ㎛의 직경을 갖는 원형 평탄 영역(81a)를 갖는다. 기판(81)의 다른 영역들은 2.3 ㎛의 깊이와 10 ㎛의 폭을 갖는 다수의 스트라이프형 V홈(81b1)들을 각각 갖는 홈 형성 영역(81b)이다. 기판(81)의 평탄 영역(81a)는 (100) 평면 방위를 갖으며, V홈(81b1)의 각각의 경사면들은 (311)A 평면 방위를 갖는다.
전류 경로 조정층(85)는 (AlxGa1-x)1-yInyP(0x1, 0y1)로 각각 구성되며, x=0.70 및 y=0.50의 성분비를 갖고, 또 1 ㎛의 두께를 갖는다. 전류 경로 조정층(85)는 II족 도펀트로서 Zn과 VI족 도펀트로서 Se를 사용하여 도핑된다. 전류 경로 조정층(85)의 전류 차단 영역(85a)는 기판(81)의 평탄 영역(81a) 바로 위에 배치되며, 평탄 영역(81a)의 방위인 (100) 평면에 기초하여 Se도펀트의 n형 도전형을 나타내는 3 × 1018cm-3인 캐리어 농도를 갖는다. 전류 경로 조정층(85)의 전류 통과 영역(85b)들은 기판(81)의 홈 형성 영역(81b)의 위에 배치되며, 기판(81)의 홈(81b1)의 각각의 경사면의 방위인 (311) A평면에 기초하여 Zn 도펀트의 p형 도전형을 나타내는 3 × 1018cm-3인 캐리어 농도를 갖는다.
하부 크래딩 층(84), 활성층(83) 및 상부 크래딩 층(82)들은 각각 (AlxGa1-x)1-yInyP(0x1, 0y1)로 각각 구성되는데, 하부 크래딩 층(84)와 상부 크래딩 층(82)들은 예를 들어 x=0.70 및 y=0.50인 성분비를 갖고, 1.0 ㎛인 두께를 갖으며, 하부 크래딩 층(84)는 1 × 1018cm-3인 Zn 캐리어 농도를 갖고, 상부 크래딩 층(82)는 1 × 1018cm-3인 Si 캐리어 농도를 갖는다. 활성층(83)은 예를 들어 x=0.30 및 y=0.50인 성분비와 0.5 ㎛인 두께를 갖는다.
n형 전류 확산층(86)은 n형 AlxGa1-xAs(0x1)로 구성되며, x=0.70인 성분비와 5 ㎛인 두께를 갖는다. n형 전류 확산층(86)과 n형 GaAs 콘택층(77)은 5 × 1018cm-3인 Si 캐리어 농도를 갖는다.
이하에서, LED(100m)을 제조하는 방법을 설명할 것이다.
다수의 스트라이프형 홈(81b1)들이 2.3 ㎛ 깊이, 10 ㎛ 폭 및 예를 들어 (311)A 평면인 각각의 경사면 방위를 갖도록 200 ㎛ 직경을 갖는 원형 영역(81a)를 제외한 p형 GaAs 기판(81)의 표면을 에칭함을써 실시예 8과 동일한 방식으로 형성된다.
그 다음으로, 각각의 반도체 층(85, 84, 83, 82, 86 및 77)들이 제1 결정 성장 단계 동안 MOCVD 방법에 의하여 에칭 처리된 기판(81)상에 형성된다.
상세하게 말하면, 에칭 처리 후, (Al0.7Ga0.3)0.5In0.5P가 Zn(II족 도펀트)와 Se(VI족 도펀트)를 사용하여 동시에 도핑되면서 약 1.0 ㎛인 두께를 갖도록 전류 경로 조정층(85)로서 기판(81)상에 성장된다.
이때, 3 × 1018cm-3인 Se 캐리어 농도를 갖는 n형 반도체 영역이 (100) 평면이 노출되는 기판(81)의 영역, 즉 기판(81)의 평탄 영역(81a) 내에 전류 차단 영역(85a)로서 형성되며, 3 × 1018cm-3인 Zn 캐리어 농도를 갖는 p형 반도체 영역이 (311)A 평면이 노출되는 기판(81)의 영역, 즉 기판(81)의 홈 형성 영역(81b) 내에 전류 통과 영역(85b)로서 형성된다.
이하에서, (Al0.7Ga0.3)0.5In0.5P가 그 도전형과 두께가 조절되면서 전류 경로 조정층(85)상에 성장되는데, 이에 따라 p형 하부 크래딩 층(84), 활성층(83), n형 상부 크래딩 층(82)들이 성장되며, 5 ㎛의 두께를 갖는 n형 Al0.7Ga0.3As층과 1 ㎛의 두께를 갖는 n형 GaAs층들이 5 × 1018cm-3인 Si 캐리어 농도를 갖도록 n형 상부 크래딩 층(82)상에 개별적으로 성장된다.
다음으로, AuGe층이 n형 GaAs층상에 형성되며, AuZn층이 p형 전극(131)로서 p형 기판(81)의 반대 표면상에 형성된다. 그 다음으로, n형 GaAs층과 그 상부의 AuGe층들이 기판(81)의 평탄 영역(81a) 바로 위에 배치된 그 부분들이 남도록 선택적으로 에칭되는데, 이에 따라 n형 GaAs 콘택층(77)과 n형 전극(132)들이 형성된다. 따라서, LED(100m)가 완성된다(제15도 참조).
LED(100m)를 통하여 20 mA의 전류가 흐를 수 있도록 2V 전압이 순방향으로 본 실시예의 LED(100m)에 인가된다. 피크 파장 548 nm의 8 cd보다 큰 광도를 갖는 LED광이 얻어진다.
(AlxGa1-x)1-yInyP 활성층(83)의 x 및 y 성분이 각각 0.50으로 설정된 때에는 피크 파장 555 nm의 4 cd보다 큰 광도를 갖는 순녹색 발광이 얻어진다.
본 실시예에서, 전류 경로 조정층(85)과 전류 확산층(86)들은 LED 발광 효율이 실시예 9와 동일한 방식으로 개선될 수 있도록 만든다. LED의 전류 차단 영역(85a)를 갖는 반도체 적층 구조는 단결정 성장 단계에 의해 연속적으로 형성될 수 있다.
또한, 본 실시예에서 p형 기판이 LED에 사용되어, n형 전류 차단 영역(85a)와 p형 전류 통과 영역(85b)로 이루어진 전류 경로 조정층(85)가 층 구조(180)의 아래의 기판(81)의 표면 상에 배치될 수 있다. 이것은 하부 결정 구조의 방위가 전류 경로 조정층(85)가 성장될 때 왜곡되는 것을 방지하고, 하부 결정의 방위에 기초한 전류 차단 영역(85a)와 전류 통과 영역(85b)의 선택적 성장이 만족할만하게 이루어지면서 각 영역의 캐리어 농도는 충분히 크게 된다. 결과적으로, 전류 경로 조정층(85)의 기능은 보다 효과적으로 되고, n형 전극(132) 바로 아래 이외의 활성층(83)의 영역에서 방출된 광량이 증가되고, 광이 빠져나가는 효율이 향상될 수 있다.
본 실시예에서, 전류 확산층(86)이 n형 도전형을 가지기 때문에, 전류 이동도는 p형 전류 확산층의 것보다 크다. 또한 감소된 저항으로 인해, 전류가 n형 전극(132) 바로 아래 이외의 활성층(83) 영역으로부터 멀리 영역에서 확산될 수 있다. 그러므로, 광이 빠져나가는 효율이 더욱 향상된다.
[실시예 13]
제16도는 본 발명에 따른 13번째 실시예의 반도체 발광 소자로서의 LED를 도시하는 단면도이다. 이 도면에서, 참조 번호(100n)은 본 실시예의 LED를 표시한다. LED(100n)에서, 3 × 1018cm-3의 Zn 캐리어 농도와 5㎛의 두께를 갖는 GaP 전류 확산층(97)은 실시예 9의 Al0.7Ga0.3As 전류 확산층(156) 대신에 사용되고, p형 전극(131)은 n형 GaAs 기판(31)의 평탄 영역(31a) 바로 위에 위치되도록 GaP 전류 확산층(97) 위에 놓인다. 또한, n형 GaAs 기판(31)의 홈 형성 영역(31b)에 형성된 홈(31b)의 각각의 경사면은 (111) A 평면의 방위를 갖는다.
본 실시예의 LED(100n)을 제조하는 방법은 실시예 9의 LED(100i)의 것과 다음 점에 있어서 다르다. 즉, GaP는 전류 확산층(97)로서 전류 경로 조정층(35)상에 성장되고, AuZn층은 전류 확산층(97) 상에 성장되며, AuZn층이 기판(31)의 평탄 영역(31a)에 대응하는 그 부분이 P형 전극(131)을 형성하기 위해 남도록 선택적으로 에칭된다.
2V의 전압이 200mA의 전류가 통과하도록 순방향으로 본 실시예의 LED(100n)에 인가된다. 피크 파장 584nm의 9cd보다 큰 광도를 갖는 LED광이 얻어진다.
(AlxGa1-x)1-yInyP 활성층(33)의 성분비 x 및 y가 각각 0.50으로 설정된 때, 피크 파장 555nm의 4.5cd보다 큰 광도를 갖는 순녹색 발광이 얻어진다.
본 실시예에서, n형 전류 확산층(97)은 밴드갭이 Al0.7Ga0.3As의 것보다 큰 GaP로 이루어진다. 그러므로, n형 전류 확산층(97)에 의한 활성층(33)으로부터의 광의 흡수는 n형 전류 확산층이 Al0.7Ga0.3As로 이루어진 실시예 9의 LED(100i)에 비해, 감소되어 광이 빠져나가는 효율이 증가되고 LED는 고휘도화된다.
또한, p형 전극(131)이 GaP 전류 확산층(97) 상에 제공되기 때문에, 접촉층이 요구되지 않으므로, 제조 단계가 간단해진다.
[실시예 14]
제17도는 본 발명에 따른 14번째 실시예의 반도체 발광 소자로서의 LED를 도시하는 단면도이다. 이 도면에서, 참조 번호(100p)는 본 실시예의 LED를 표시한다. LED(100p)는 n형 GaAs 기판(31)과 DH 접합부를 갖는 층 구조(130) 사이에 배치되고 활성층(33)으로부터 n형 기판(31)로 이동하는 LED광을 활성층(33)측 쪽으로 반사시키는 반사층(109)를 포함한다. 소자의 다른 구조는 실시예 9의 LED(100i)의 것과 동일하다.
n형 반사층(109)는 교대로 층이 진 GaAs층과 AlInP층의 10개 쌍을 갖고 있다. 각각의 GaAs층은 0.01㎛의 두께를 갖고, 각각의 AlInP층은 0.005㎛의 두께를 가지며, n형 반사층(109)는 약 0.15㎛의 두께를 갖는다.
본 실시예의 LED(100p)를 제조하는 방법은 n형 하부 크래딩 층(32)가 형성되기 전에 n형 반사층(109)가 n형 GaAs 기판(31) 상에 형성되는 것을 제외하고, 실시예 9의 LED(100i)의 것과 동일하다.
2V의 전압이 20mA의 전류가 흐르도록 순방향으로 본 실시예의 LED(100p)에 인가된다. 피크 파장 585nm의 10cd보다 큰 광도를 갖는 LED광이 얻어진다.
(AlxGa1-x)1-yInyP 활성층(33)의 성분비 x 및 y가 각각 0.50으로 설정된 때, 피크 파장 555nm의 5cd보다 큰 광도를 갖는 순녹색 발광이 얻어진다.
본 실시예에서, 활성층(33)으로부터 n형 GaAs 기판(31)로 이동하는 LED광을 활성층(33)으로 반사시키는 n형 반사층(109)는 n형 GaAs 기판(31)과 DH 접합부를 갖는 층 구조(130) 사이에 배치된다. 그러므로, 활성층(33)으로부터 방출된 LED광 중에서 기판측으로 이동하는 광은 층 구조(130)의 것보다 높은 굴절율을 갖는 p형 GaAs 기판(31)에 의해 흡수되지 않고, 광이 빠져나가는 효율이 실시예 9의 LED(100i)에 비해 증가될 수 있다.
본 실시예에서, n형 반사층(109)는 GaAs층과 InAlP층의 조합으로 이루어진다. 그러나, n형 반사층(109)를 구성하는 반도체 재료의 조합은 이들 재료에 제한되지 않는다. 다른 반도체 재료의 조합이 활성층(33)으로부터 n형 GaAs 기판(31)로 이동하는 LED광을 활성층(33)으로 반사시킬 수 있는 한 사용될 수 있다.
[실시예 15]
제18도는 본 발명에 따른 15번째 실시예의 발광 다이오드로서의 LED를 도시한 단면도이다. 이 도면에서, 참조 번호(100q)는 본 실시예의 LED를 표시한다. 동일한 참조 번호가 제11도의 동일한 부분으로 참조된다. LED(100q)에서, DH 접합부를 갖는 층 구조(160)이 실시예 9에서 사용된 AlGaInP계 혼정 반도체 대신에 AlGaAs계 혼정 반도체로 이루어진다.
층 구조(160) 내에 포함된 n형 하부 크래딩 층(62), 활성층(63), 및 n형 상부 크래딩 층(64)는 각각 AlxGa1-xAs(0x1)로 이루어진다. 하부 크래딩 층(62)와 상부 크래딩 층(64)는 예를 들어 각각 x=0.70의 성분비와 1.0㎛의 두께를 갖는다. 하부 크래딩 층(62)는 1×1018cm-3의 Zn 캐리어 농도를 갖는다. 활성층(63)은 예를 들어 x=0.30의 성분비와 0.50㎛의 두께를 갖는다.
소자의 다른 구조는 실시예 9의 LED(100i)의 것과 동일하다.
2V의 전압이 20mA의 전류가 흐르도록 순방향으로 본 실시예의 LED(100q)에 인가된다. 피크 파장 660nm의 30cd보다 큰 광도를 갖는 LED광이 얻어진다.
본 실시예에서, DH 접합부를 갖는 층 구조는 AlGaAs계 혼정 반도체로 이루어진다. 그러나, 활성층에 의해 방출된 LED광은 AlGaInP계 반도체로 이루어진 전류 경로 조정층에 의해 흡수되지 않으므로, 실시예 9의 것과 동일한 효과가 얻어질 수 있다.
주목할 것은 DH 접합부를 갖는 층 구조가 AlGaAs계 또는 AlGaInP계의 재료이외의 반도체 재료, 예를 들어 GaInN계 반도체로 이루어지는 경우에도, 상술한 실시예의 것과 동일한 효과가 얻어질 수 있다는 것이다.
본 발명은 상술한 각 실시예의 LED들에 제한되지 않는다. 예를 들어, 상기 실시예들 각각에서 0.3 또는 0.5의 Al 성분비를 갖는 AlGaInP층 또는 AlGaAs층은 활성층으로서 사용된다. 그러나, 적색에서 녹색까지의 가시광 영역 내의 방출광은 Al 성분비를 변화시킴으로써 LED로부터 방출된 LED광으로서 얻어질 수 있다. 이 경우에, Al 성분비가 변화되는 때에도 본 발명과 동일한 효과가 얻어진다.
활성층의 반도체 재료를 AlGaInN계 혼정 반도체와 같은 다른 재료로 변화시킴으로써, 적색에서 청색까지의 가시광 영역 내의 방출 광이 얻어질 수 있다. AlGaInN계 혼정 반도체 등의 Al 성분비를 변화시킴으로써, 적색에서 청색까지의 가시광 영역 내의 방출 광이 또한 얻어질 수 있다.
또한, 각 실시예의 LED 내에 포함된 다른 반도체 층, 즉 크래딩 층, 전류 경로 조정층, 및 전류 확산층에 관하여는, 성분비와 재료가 활성층에서와 동일한 방식으로 변화될 수 있다.
각 실시예에서, 홈의 각각의 경사면은 (300)A 평면 또는 (111)A 평면의 방위를 갖는다. 다르게는, 홈의 각각의 경사면은 반도체 결정의 (100) 평면으로부터 [011] 방향으로 경사질 수 있다. 제3도에 도시한 바와 같이, 각각의 경사면이 다른 방위를 가지는 경우에도, 홈은 방위가 A면 인한 p형 도전형을 갖도록 조절될 수 있다. 이 경우에, 본 발명과 동일한 효과가 얻어질 수 있다.
또한, 각 실시예에서, 전류 차단 영역이 형성되어 있는 기판의 평탄 영역은 (100) 평면을 갖는다. 그러나, 제3도에서 보듯이, 평탄 영역이 A 평면을 가지는 경우에도 평탄 영역 상에 성장될 반도체 층이 p형 도전형을 갖지 않는 결정 방위, 예를 들어 n형 방위 또는 고저항 방위를 갖는 한 동일한 효과가 얻어질 수 있다. 예를 들어, 전류 경로 조정층 내에 도핑될 p형 도펀트 및 n형 도펀트 중 하나가 전류 차단 영역으로서 고저항 영역을 형성함으로써 감소될 수 있다.
기판의 중심에 있는 전류 차단 영역에 대응하는 홈 형성 영역 또는 평탄 영역은 원형으로 제한되지 않는다. 다른 형태가 사용되는 경우에도 동일한 효과가 얻어질 수 있다.
또한, 각 실시예에서, 전류 확산층은 AlxGa1-xAs(0x1) 또는 (AlxGa1-x)1-yInyP(0x1, 0y1)로 이루어진다. 그러나, 전류 확산 영역은 재료가 활성층에서 발생된 광에 대해 투명하게 되는 것을 허용하는 밴드갭을 갖는 한 다른 재료로 이루어질 수 있다.
각 실시예에서, GaAs 기판이 LED에서 사용되지만, 기판의 재료는 GaAs에 제한되지 않는다. 본 발명의 동일한 효과가 AlGaAs계, AlGaInP계(예를 들어, GaP), 및 AlGaInN계(예를 들어, GaN)의 재료와 같은 임의의 복합 반도체 재료를 사용함으로써 얻어질 수 있다.
[실시예 16]
제19a도 및 19b도는 본 발명에 따른 16번째 실시예의 반도체 발광 소자로서의 LED를 각각 도시한 단면도이다. 특히, 제19a도는 LED의 구조를 도시한 단면도이고, 제19b도는 LED 내에 포함된 기판의 구조를 도시한 단면도이다.
이들 도면에서, 참조 번호(400)은 본 실시예의 LED를 표시한다. LED(400)은 발광부(400a)가 위에 제공된 n형 GaAs 기판(401)을 포함한다. 발광부(400a)는 기판측으로부터 이 순서로 성장된 n형 하부 크래딩 층(402), 활성층(403), 및 p형 상부 크래딩 층(404)를 포함한다. 발광부(400a)는 DH 접합부를 갖고 활성층(403)에서 발생된 광을 방출시킨다. AuZn으로 이루어진 p형 전극(411)은 p형 GaAs 접촉층(408)을 통해 발광부(400a)의 상부 크래딩 층(404) 위에 제공된다. 또한, AuGe로 이루어진 n형 전극(410)은 n형 GaAs 기판 반대 표면 전체상에 형성된다.
본 실시예에서, 다수의 스트라이프형 V홈(401a)는 5㎛의 깊이가 20㎛의 폭을 갖도록 n형 GaAs 기판(401)의 표면 상에 형성되므로, 기판(401)의 표면은 비평탄한 형상을 갖는다. 홈(401a)의 각 경사면의 경사각은 30°이다.
하부 크래딩 층(402), 활성층(403) 및 상부 크래딩 층(404)는 각각 (AlxGa1-x)1-yInyP(0x1, 0y1)로 이루어진다. 하부 크래딩 층(402) 및 상부 크래딩 층(404)는 각각 x=0.70 및 y=0.50의 성분비와 1.0㎛의 두께를 갖는다. 하부 크래딩 층(402)의 Si 캐리어 농도 및 상부 크래딩 층(404)의 Zn 캐리어 농도는 각각 1×1018cm-3이다.
활성층(403)은 예를 들어 x=0.30 및 y=0.50의 성분비와 0.50㎛의 두께를 갖는다.
p형 GaAs 접촉층(408)은 발광부(400a) 중심에서 200㎛의 직경을 갖는 원형 영역 내에 제공되고 3×1018cm-3의 Zn 캐리어 농도 및 1㎛의 두께를 갖는다.
이후에, LED(400)을 제조하는 방법이 설명된다.
다수의 스트라이프형 홈이 5㎛의 깊이, 20㎛의 폭, 및 30°의 각 경사면의 경사각을 갖도록 (제19b도 참조) n형 GaAs 기판(401)의 표면을 에칭함으로써 형성된다.
다음에, 반도체 층(402 내지 404, 및 408) 각각은 MOCVD 방법에 의해 에칭처리된 기판(401) 상에 형성된다.
특히, 에칭 처리 이후에, n형(Al0.7Ga0.3)0.5In0.5P가 약 1.0㎛의 두께 및 1×1018cm-3의 Si 캐리어 농도를 갖도록 n형 하부 크래딩 층(402)로서 기판(401) 상에 형성된다. 다음에, (Al0.3Ga0.05)0.5In0.5P가 약 0.5㎛의 두께를 갖도록 활성층(403)으로서 n형 하부 크래딩 층(402) 상에 형성되고, p형(Al0.7Ga0.3)0.5In0.5P가 약 1㎛의 두께와 1×1018cm-3의 Zn 캐리어 농도를 갖도록 p형 상부 크래딩 층으로서 활성층(403) 상에 성장된다.
이 때, 기판(401)의 표면 형상은 그 위에 성장된 반도체 층으로 전달된다. 이것으로 인해, 활성층(403)은 파동형 표면을 갖는다. 또한, 약 30°의 각 경사면의 그 방위각을 갖는 다수의 홈이 p형 상부 크래딩 층(404) 상에 형성되므로, p형 상부 크래딩 층(404)의 표면은 비평탄한 형상을 갖는다.
다음에, p형 GaAs층이 약 1㎛의 두께와 3×1018cm-3의 Si 캐리어 농도를 갖도록 상부 크래딩 층(404) 상에 성장된다. 그 다음에, AuZn층이 p형 GaAs층 상에 형성되고 AuGe층(410)이 n형 전극으로서 n형 기판(401)의 이면에 형성된다. p형 GaAs층 및 AuZn층은 발광부(400a)의 중심에서 200㎛의 두께를 갖는 원형 영역 상의 그 부분이 남도록 선택적으로 에칭되어, n형 GaAs 접촉층(408) 및 p형 전극(411)이 형성된다. 따라서, LED(400)이 완성된다(제19a도).
2V의 전압이 20mA의 전류가 흐르도록 순방향으로 본 실시예의 LED(400)에 인가된다. 피크 파장 595nm의 3cd보다 큰 광도를 갖는 LED광이 얻어진다.
(AlxGa1-x)1-yInyP의 성분비 x 및 y가 각각 0.50으로 설정된 때, 피크 파장 565nm의 1cd보다 큰 광도를 갖는 순녹색 방출 광이 얻어진다.
상술한 바와 같이, 본 실시예에서, n형 GaAs 기판(401)은 비평탄한 표면을 가지고, 기판(401) 상에 제공된 발광부(400a)는 이 순서로 성장된 n형 하부 크래딩 층(402), 활성층(403) 및 p형 상부 크래딩 층(404)를 포함하고, 발광부(400a) 내에 포함된 반도체 층(402 내지 404) 각각은 기판의 표면의 것에 대응하는 비평탄한 형상을 갖는다. 그러므로, LED광이 방출되는 소자 표면은 비평탄한 형상을 갖고, 임계각 이상인 각으로 소자 표면에 입사되는 LED광의 비율이 감소한다. 게다가, LED광이 임계각 이상인 각으로 입사되고 반사되는 때에도, LED광은 임계각보다 작은 각으로 다시 소자의 표면에 입사되고 소자의 바깥으로 빠져나간다. 따라서, LED광이 빠져나가는 효율이 향상될 수 있다.
또한, LED광을 방출하는 활성층(403)이 또한 기판(401)의 것에 대응하는 비평탄한 표면을 가지므로, 발광 영역은 평탄 활성층에 비해 증가한다. 이것은 LED광의 발광 효율을 증가시키게 된다.
발광 효율의 증가와 광이 빠져나가는 효율의 향상은 LED(400)이 고휘도를 갖게 한다.
[실시예 17]
제20도는 본 발명에 따른 17번째 실시예의 발광 소자로서의 LED를 도시한 단면도이다.
이 도면에서, 참조 번호(500)은 본 실시예의 LED를 표시한다. LED(500)은 다수의 스트라이프형 V홈(512a)가 4.3㎛의 깊이, 6㎛의 폭 및 예를 들어 (111)A 평면의 각 경사면의 방위를 갖도록 형성된다.
LED(500)의 다른 구조는 실시예 16의 LED(400)의 구조와 동일하다. 특히, DH 접합부를 발광부(500a)는 기판(521) 상에 제공된다. 발광부(500a)는 기판측으로부터 이 순서로 성장된 n형 하부 크래딩 층(522), 활성층(523), 및 p형 상부 크래딩 층(524)를 포함한다. 발광부(500a)는 활성층(523)에서 발생된 광을 방출한다. AuZn으로 이루어진 p형 전극(511)은 3×1018cm-3의 Zn 캐리어 농도를 갖는 p형 GaAs 접촉층(528)을 통해 발광부(500a)의 p형 상부 크래딩 층(524) 위에 제공된다. 또한, AuGe로 이루어진 n형 전극(510)은 n형 GaAs 기판(521)의 반대 표면 전체상에 형성된다.
p형 GaAs 접촉층(528) 및 p형 전극(511)은 상기 실시예와 동일한 방식으로 200㎛의 직경으로 갖는 원형을 갖고 있다. n형 하부 크래딩 층(522), 활성층(523), 및 p형 크래딩 층(524)는 실시예 16과 동일한 방식으로, 각각 (AlxGa1-x)1-yInyP로 각각 이루어진다. n형 하부 크래딩 층(522) 및 p형 상부 크래딩 층(524)의 성분비, 캐리어 농도 및 두께와, 활성층(523)의 성분비는 실시예 16의 것들과 동일하다.
2V의 전압이 20mA의 전류가 흐르도록 순방향으로 본 실시예의 LED(500)에 인가된다. 피크 파장 585nm의 3cd보다 큰 광도를 갖는 LED광이 얻어진다.
(AlxGa1-x)1-yInyP 활성층(523)의 성분비 x 및 y가 각각 0.50으로 설정된 때, 피크 파장 555nm의 1cd보다 큰 광도를 갖는 순녹색 방출 광이 얻어진다.
본 실시예에서, n형 GaAs 기판(521)은 비평탄한 표면 형상을 갖도록 다수의 스트라이프형 홈(521a)를 갖고, 기판(521)의 표면 상에 형성된(521a)의 각 경사면의 방위는 GaAs 결정의 (100) 평면에 기초한 (111) A 평면이다. 다르게는, 홈(521a)의 각 경사면은 기판(521)의 (100) 평면으로부터 [011] 방향으로 경사질 수 있다. 그러므로, 실시예 16의 것과 동일한 결과가 얻어진다. 이외에, 초격자가 AlGaInP 혼정 반도체 재료가 MOCVD 방법에 의해 그 위에 성장되는 때에도 기판(521)의 표면 상에 형성되지 않는다. 특히, MOCVD 방법에 의해 활성층(523)으로서 n형 GaAs 기판(521) 위에 성장된 (Al0.3Ga0.7)0.5In0.5P 결정은 초격자를 포함하지 않는다. 이것으로 인해, LED광은 이러한 초격자로 인해 긴 파장을 갖는 것이 방지된다. 결과적으로, Al 성분비를 증가시킴으로써 LED의 광의 파장을 조정할 필요가 없고, 고휘도 및 고신뢰성을 갖는 LED가 얻어질 수 있다.
홈이 형성된 영역의 모양 또는 크기는 실시예 16 및 17의 것에 제한되지 않는다. 반도체 기판의 상부 표면은 평탄 영역 및 홈이 실시예 1 내지 15에서 설명된 바와 같이 형성된 홈 형성 영역을 포함한다.
본 발명은 실시예 1 내지 17에 제한되지 않는다. 특히, 실시예 16에서, 활성층은 AlGaInP계 반도체 재료로 이루어진다. 그러나, 활성층은 AlGaAs, 또는 AlGaInN계 또는 MgZnSe계의 반도체 재료로 이루어질 수 있다. 적색에서 청색까지의 가시광 영역 내의 LED광은 활성층용의 재료를 변화시킴으로써 얻어질 수 있다. 이것은 또한 크래딩 층에도 적용된다.
또한, 각 실시예에서, 적색에서 청색까지의 가시광 영역 내의 LED광이 또한 (AlxGa1-x)1-yInyP에서의 x인 Al 성분비를 조정함으로써 얻어질 수 있다.
물론, 본 발명과 동일한 효과가 활성층용의 재료 및 그 재료의 성분비가 변화되는 때에도 얻어질 수 있다.
재료와 재료의 성분비의 이러한 변화는 활성층뿐만 아니라 크래딩 층 및 접촉층에서도 이루어질 수 있다.
다양한 다른 변형이 분명하고 본 발명의 범위 및 정신을 벗어나지 않고서 본 기술에 숙련자에 의해 쉽게 이루어진다. 따라서 첨부된 특허 청구의 범위는 본 명세서에 기술된 설명에 제한되는 것이 아니고 오히려 특허 청구의 범위는 넓게 해석되어야 한다.

Claims (41)

  1. 상부 표면과 하부 표면을 갖는 제1 도전형의 반도체 기판, 상기 제1 도전형의 제1 도펀트와 제2 도전형의 제2 도펀트를 함유하는, 전류 차단 영역 및 전류 통과 영역을 포함하는 전류 경로 조정층, 상기 반도체 기판의 상기 상부 표면과 상기 전류 경로 조정층 사이에 형성되고, 광을 방출하기 위한 활성층 및 상기 활성층을 샌드위칭하는 한 쌍의 크래딩 층을 포함하는 다중층 구조, 상기 반도체 기판의 상기 하부 표면 상에 형성된 제1 전극, 및 상기 전류 경로 조정층의 상기 전류 차단 영역 위에 형성된 제2 전극을 포함하고, 상기 반도체 기판의 상기 상부 표면은 평탄 영역 및 적어도 하나의 홈이 형성된 홈 형성 영역을 갖고, 상기 전류 경로 조정층의 도전형은 상기 홈의 경사면의 결정 방위 및 상기 반도체 기판의 상기 상부 표면의 상기 평탄 영역의 결정 방위에 따라 국부적으로 변화되고, 상기 홈 형성 영역 위의 상기 전류 차단 영역은 상기 제1 도전형을 가지며, 상기 평탄 영역 위의 전류 통과 영역은 제2 도전형을 가지는 것을 특징으로 하는 반도체 발광 소자.
  2. 제1항에 있어서, 상기 반도체 기판의 상기 상부 표면의 상기 평탄 영역의 상기 결정 방위는 (100)이고, 상기 홈 형성 영역 내의 상기 홈의 상기 경사면의 상기 결정 방위는 A 방위인 것을 특징으로 하는 반도체 발광 소자.
  3. 제1항에 있어서, 상기 제2 도전형을 갖는 크래딩 층은 상기 전류 경로 조정층과 상기 제2 전극 사이에 형성되는 것을 특징으로 하는 반도체 발광 소자.
  4. 제1항에 있어서, 상기 전류 경로 조정층과 상기 제2 전극 사이에 형성되어 상기 제2 도전형을 갖고, 전류 경로의 단면이 상기 제2 전극의 측면 상에서 보다 상기 전류 경로 조정층 상에서 더 크도록 전류를 확산시키는 전류 확산층을 더 포함하는 것을 특징으로 하는 반도체 발광 소자.
  5. 제4항에 있어서, 상기 전류 확산층은 내부에 제2 전류 경로 조정층을 포함하고, 상기 제2 전류 경로 조정층은 상기 제1 도전형의 제1 도펀트 및 상기 제2 도전형의 제2 도펀트를 포함하고, 상기 제2 전류 경로 조정층은 상기 반도체 기판의 상기 홈 형성 영역 내의 상기 홈의 상기 경사면의 상기 결정 방위에 기초하여 상기 제1 도펀트에 의한 제1 도전형을 갖는 제2 전류 차단 영역 및 상기 반도체 기판의 상기 평탄 영역의 상기 결정 방위에 기초하여 상기 제2 도펀트에 의한 상기 제2 도전형을 갖는 제2 전류 통과 영역을 포함하는 것을 특징으로 하는 반도체 발광 소자.
  6. 제1항에 있어서, 상기 전류 경로 조정층의 상기 전류 차단 영역은 고저항 영역인 것을 특징으로 하는 반도체 발광 소자.
  7. 제1항에 있어서, 상기 다중층 구조는 상기 활성층에서 발생된 광을 반사시키는 반사층을 포함하는 것을 특징으로 하는 반도체 발광 소자.
  8. 제1항에 있어서, 상기 다중층 구조는 (AlxGa1-x)1-yInyP층 (0x1, 0y1)으로 이루어지는 것을 특징으로 하는 반도체 발광 소자.
  9. 제1항에 있어서, 상기 전류 경로 조정층은 (AlxGa1-x)1-yInyP층 (0x1, 0y1)으로 이루어지는 것을 특징으로 하는 반도체 발광 소자.
  10. 제1항에 있어서, 상기 전류 확산층은 AlxGa1-xAs층 (0x1)으로 이루어지는 것을 특징으로 하는 반도체 발광 소자.
  11. 제1항에 있어서, 상기 전류 확산층은 Iny(Ga1-xAlx)1-yP층 (0x1, 0y1)으로 이루어지는 것을 특징으로 하는 반도체 발광 소자.
  12. 상부 표면과 하부 표면을 갖는 제1 도전형의 반도체 기판, 광을 방출하기 위한 활성층 및 상기 활성층을 샌드위칭하는 한 쌍의 크래딩 층을 포함하는 다중층 구조, 상기 반도체 기판의 상기 상부 표면과 상기 다중층 구조 사이에 형성되고, 상기 제1 도전형의 제1 도펀트와 제2 도전형의 제2 도펀트를 함유하는, 전류 차단 영역 및 전류 통과 영역을 포함하는 전류 경로 조정층, 상기 반도체 기판의 상기 하부 표면 상에 형성된 제1 전극, 및 상기 전류 경로 조정층의 상기 전류 차단 영역 위에 형성된 제2 전극을 포함하고, 상기 반도체 기판의 상기 상부 표면은 평탄 영역 및 적어도 하나의 홈이 형성된 홈 형성 영역을 갖고, 상기 전류 경로 조정층의 도전형은 상기 홈의 경사면의 결정 방위 및 상기 반도체 기판의 상기 상부 표면의 상기 평탄 영역의 결정 방위에 따라 국부적으로 변화되고, 상기 홈 형성 영역 위의 상기 전류 차단 영역은 상기 제1 도전형을 가지며, 상기 평탄 영역 위의 상기 전류 통과 영역은 제2 도전형을 가지는 것을 특징으로 하는 반도체 발광 소자.
  13. 제12항에 있어서, 상기 전류 경로 조정층의 전류 차단 영역은 고저항성 영역인 것을 특징으로 하는 반도체 발광 소자.
  14. 제12항에 있어서, 상기 반도체 기판은 상기 반도체 기판과 상기 전류 경로 조정층 사이에 형성된 제1 도전형을 갖는 제2 크래딩 층을 포함하는 것을 특징으로 하는 반도체 발광 소자.
  15. 제14항에 있어서, 상기 다중층 구조와 상기 제2 전극 사이에 제공되어, 상기 제2 도전형을 갖고, 전류 경로의 단면이 상기 제2 전극의 측면 상에서 보다 상기 층 구조 상에서 크도록 전류를 확산시키는 전류 확산층을 더 포함하는 것을 특징으로 하는 반도체 발광 소자.
  16. 제15항에 있어서, 상기 활성층에서 발생된 광을 반사시키는 반사층이 상기 반도체 기판 상에 형성되는 것을 특징으로 하는 반도체 발광 소자.
  17. 제16항에 있어서, 상기 다중층 구조는 (AlxGa1-x)1-yInyP층 (0x1, 0y1)으로 이루어지는 것을 특징으로 하는 반도체 발광 소자.
  18. 제16항에 있어서, 상기 전류 경로 조정층은 (AlxGa1-x)1-yInyP층 (0x1, 0y1)으로 이루어지는 것을 특징으로 하는 반도체 발광 소자.
  19. 제16항에 있어서, 상기 전류 확산층은 AlxGa1-x층 (0x1)로 이루어지는 것을 특징으로 하는 반도체 발광 소자.
  20. 제16항에 있어서, 상기 전류 확산층은 Iny(Ga1-xAlx)1-yP층 (0x1, 0y1)으로 이루어지는 것을 특징으로 하는 반도체 발광 소자.
  21. 반도체 발광 소자를 제조하는 방법에 있어서, 제1 도전형의 반도체 기판의 상부 표면 상에 홈 형성 영역 및 평탄 영역을 형성하는 단계, 광을 방출하기 위한 활성층 및 상기 활성층을 샌드위칭하는 한 쌍의 크래딩 층을 포함하는 다중층 구조를 상기 반도체 기판의 상부 표면측 상에 형성하는 단계, 및 전류 경로 조정층을 상기 제1 도전형의 제1 도펀트 및 제2 도전형의 제2 도펀트로 동시에 도핑하면서 상기 다중층 구조 상에 상기 전류 경로 조정층을 성장하는 단계를 포함하고, 상기 전류 경로 조정층에서, 전류 차단 영역이 제1 도전형을 갖도록 상기 반도체 기판의 상기 홈 형성 영역 위에 형성되고 전류 통과 영역이 제2 도전형을 갖도록 상기 반도체 기판의 상기 평탄 영역 위에 형성되는 것을 특징으로 하는 반도체 발광 소자의 제조 방법.
  22. 제21항에 있어서, 상기 제1 도펀트는 Zn이고, 상기 제2 도펀트는 Se인 것을 특징으로 하는 반도체 발광 소자의 제조 방법.
  23. 반도체 발광 소자를 제조하는 방법에 있어서, 제1 도전형의 반도체 기판의 상부 표면 상에 홈 형성 영역 및 평탄 영역을 형성하는 단계, 전류 경로 조정층을 상기 제1 도전형의 제1 도펀트 및 제2 도전형의 제2 도펀트로 동시에 도핑하면서 상기 반도체 기판의 상기 상부 표면 상에 전류 경로 조정층을 형성하는 단계, 및 광을 방출하기 위한 활성층 및 상기 활성층을 샌드위칭하는 한 쌍을 크래딩 층을 포함하는 다중층 구조를 상기 전류 경로 조정층 상에 형성하는 단계를 포함하고, 상기 전류 경로 조정층에서, 전류 차단 영역이 상기 제2 도펀트의 상기 제2 도전형을 갖도록 상기 반도체 기판의 상기 홈 형성 영역 위에 형성되고 전류 통과 영역이 상기 제1 도펀트의 상기 제1 도전형을 갖도록 상기 반도체 기판의 상기 평탄 영역 위에 형성되는 것을 특징으로 하는 반도체 발광 소자의 제조 방법.
  24. 제23항에 있어서, 상기 제1 도펀트는 Se이고 상기 제2 도펀트는 Zn인 것을 특징으로 하는 반도체 발광 소자의 제조 방법.
  25. 상부 표면과 하부 표면을 갖는 제1 도전형의 반도체 기판, 상기 제1 도전형의 제1 도펀트와 제2 도전형의 제2 도펀트를 함유하는, 전류 차단 영역 및 전류 통과 영역을 포함하는 전류 경로 조정층, 상기 반도체 기판의 상부 표면과 상기 전류 경로 조정층 사이에 형성되고, 광을 방출하기 위한 활성층 및 상기 활성층을 샌드위칭하는 한 쌍의 크래딩 층을 포함하는 다중층 구조, 상기 반도체 기판의 상기 하부 표면 상에 형성된 제1 전극, 및 상기 전류 경로 조정층의 전류 차단 영역 위에 형성된 제2 전극을 포함하고, 상기 반도체 기판의 상기 상부 표면은 평탄 영역 및 적어도 하나의 홈이 형성된 홈 형성 영역을 갖고, 상기 전류 경로 조정층의 도전형은 상기 홈의 경사면의 결정 방위 및 상기 반도체 기판의 상기 상부 표면의 상기 평탄 영역의 결정 방위에 따라 국부적으로 변화되고, 상기 평탄 영역 위의 상기 전류 차단 영역은 상기 제1 도전형을 가지며 상기 홈 형성 영역 위의 상기 전류 통과 영역은 상기 제2 도전형을 가지는 것을 특징으로 하는 반도체 발광 소자.
  26. 제25항에 있어서, 상기 전류 경로 조정층과 상기 제2 전극 사이에 형성되어 상기 제2 도전형을 갖고, 전류 경로의 단면이 제2 전극의 측면 상에서 보다 상기 전류 경로 조정층 상에서 더 크도록 전류를 확산시키는 전류 확산층을 더 포함하는 것을 특징으로 하는 반도체 발광 소자.
  27. 제26항에 있어서, 상기 전류 확산층은 내부에 제2 전류 경로 조정층을 포함하고, 상기 제2 전류 경로 조정층은 상기 제1 도전형의 제1 도펀트 및 상기 제2 도전형의 제2 도펀트를 함유하고, 상기 제2 전류 경로 조정층은 상기 반도체 기판의 상기 평탄 영역의 상기 방위에 기초하여 상기 제1 도펀트의 제1 도전형을 갖도록 형성된 제2 전류 차단 영역 및 상기 반도체 기판의 상기 홈 형성 영역 내의 상기 홈의 상기 경사면의 상기 방위에 기초하여 상기 제2 도펀트의 도전형을 갖도록 형성된 제2 전류 통과 영역을 포함하는 것을 특징으로 하는 반도체 발광 소자.
  28. 제25항에 있어서, 상기 전류 차단 영역은 고저항성 영역인 것을 특징으로 하는 반도체 발광 소자.
  29. 제25항에 있어서, 상기 활성층에서 발생된 광을 반사시키는 반사층이 상기 반도체 기판 상에 형성되는 것을 특징으로 하는 반도체 발광 소자.
  30. 상부 표면과 하부 표면을 갖는 제1 도전형의 반도체 기판, 광을 방출하기 위한 활성층 및 상기 활성층을 샌드위칭하는 한 쌍의 크래딩 층을 포함하는 다중층 구조, 상기 반도체 기판의 상부 표면과 상기 다중층 구조 사이에 형성되고, 상기 제1 도전형의 제1 도펀트와 제2 도전형의 제2 도펀트를 함유하는, 전류 차단 영역 및 전류 통과 영역을 포함하는 전류 경로 조정층, 상기 반도체 기판의 상기 하부 표면 상에 형성된 제1 전극, 및 상기 전류 경로 조정층의 전류 차단 영역 위에 형성된 제2 전극을 포함하고, 상기 반도체 기판의 상기 상부 표면은 평탄 영역 및 적어도 하나의 홈이 형성된 홈 형성 영역을 갖고, 상기 전류 경로 조정층의 도전형은 상기 홈의 경사면의 결정 방위 및 상기 반도체 기판의 상기 상부 표면의 상기 평탄 영역의 결정 방위에 따라 국부적으로 변화되고, 상기 평탄 영역 위의 전류 차단 영역은 상기 제2 도전형을 가지며 상기 홈 형성 영역 위의 상기 전류 통과 영역은 상기 제1 도전형을 가지는 것을 특징으로 하는 반도체 발광 소자.
  31. 제30항에 있어서, 상기 전류 차단 영역은 고저항성 영역인 것을 특징으로 하는 반도체 발광 소자.
  32. 제30항에 있어서, 상기 다중층 구조와 상기 제2 전극 사이에 제공되어, 상기 제2 도전형을 가지며, 전류 경로의 단면이 상기 제2 전극의 측면 상에서 보다 층 구조 상에서 더 크게 되도록 전류를 확산시키는 전류 확산층을 포함하는 것을 특징으로 하는 반도체 발광 소자.
  33. 제32항에 있어서, 상기 활성층에서 발생된 광을 반사시키는 반사층이 상기 반도체 기판 상에 형성되는 것을 특징으로 하는 반도체 발광 소자.
  34. 반도체 발광 소자를 제조하는 방법에 있어서, 제1 도전형의 반도체 기판의 상부 표면 상에 홈 형성 영역 및 평탄 영역을 형성하는 단계, 광을 방출하기 위한 활성층 및 상기 활성층을 샌드위칭하는 한 쌍의 크래딩 층을 포함하는 다중층 구조를 상기 반도체 기판의 상부 표면측 상에 형성하는 단계, 및 전류 경로 조정층을 상기 제1 도전형의 제1 도펀트 및 제2 도전형의 제2 도펀트로 동시에 도핑하면서 상기 다중층 구조 상에 전류 경로 조정층을 성장하는 단계를 포함하고, 상기 전류 경로 조정층에서, 전류를 차단하는 전류 차단 영역이 상기 제1 도펀트의 상기 제1 도전형을 갖도록 상기 평탄 영역 위에 형성되고 전류를 통과시키는 전류 통과 영역이 상기 제2 도펀트의 상기 제2 도전형을 갖도록 상기 홈 형성 영역 위에 형성되는 것을 특징으로 하는 반도체 발광 소자의 제조 방법.
  35. 제34항에 있어서, 상기 제1 도펀트는 Se이고, 상기 제2 도펀트는 Zn인 것을 특징으로 하는 반도체 발광 소자의 제조 방법.
  36. 반도체 발광 소자를 제조하는 방법에 있어서, 제1 도전형의 반도체 기판의 상부 표면 상에 홈 형성 영역과 평탄 영역을 형성하는 단계, 전류 경로 조정층을 상기 제1 도전형의 제1 도펀트 및 제2 도전형의 제2 도펀트로 동시에 도핑하면서 상기 반도체 기판의 상기 상부 표면 상에 전류 경로 조정층을 형성하는 단계, 및 광을 방출하기 위한 활성층 및 상기 활성층을 샌드위칭하는 한 쌍의 크래딩 층을 포함하는 다중층 구조를 상기 전류 경로 조정층 상에 형성하는 단계를 포함하고, 상기 전류 경로 조정층에서, 전류를 차단하는 전류 차단 영역이 상기 제2 도펀트의 상기 제2 도전형을 갖도록 상기 평탄 영역 위에 형상되고 전류를 통과시키는 전류 통과 영역이 상기 제1 도전형을 갖도록 상기 홈 형성 영역 위에 형성되는 것을 특징으로 하는 반도체 발광 소자의 제조 방법.
  37. 제36항에 있어서, 상기 제1 도펀트는 Zn이고 상기 제2 도펀트는 Se인 것을 특징으로 하는 반도체 발광 소자의 제조 방법.
  38. 제1 도전형을 갖는, 비평탄한 형상의 상부 표면을 갖는 반도체 기판, 활성층 및 상기 활성층을 샌드위칭하는 한 쌍의 크래딩 층을 포함하고, 상기 반도체 기판의 상부 표면 상에 배치되며, 상기 활성층에서 발생된 광을 방출시키는 발광부, 상기 반도체 기판의 하부 표면 상에 형성된 제1 전극, 및 상기 발광부 위에 형성된 제2 전극을 포함하고, 상기 발광부 내에 포함된 각각의 반도체 층은 상기 반도체 기판의 상기 상부 표면의 비평탄한 형상에 대응하는 비평탄한 형상의 전면을 가지는 것을 특징으로 하는 반도체 발광 소자.
  39. 제38항에 있어서, 상기 상부 표면이 비평탄하도록 다수의 스트라이프형 홈들이 상기 반도체 기판의 상기 상부 표면 상에 형성되고, 상기 홈의 경사면의 방위는 반도체 결정 평면 (100)에 대하여 A 평면인 것을 특징으로 하는 반도체 발광 소자.
  40. 제38항에 있어서, 상기 반도체 기판의 상기 상부 표면은 반도체 결정의 (100) 평면으로부터 [011] 방향으로 경사진 것을 특징으로 하는 반도체 발광 소자.
  41. 제38항에 있어서, 상기 반도체 기판의 상기 상부 표면은 반도체 결정의 (100) 평면으로부터 [011] 방향으로 경사진 평면 및 (100) 평면을 포함하는 것을 특징으로 하는 반도체 발광 소자.
KR1019960004255A 1995-02-16 1996-02-16 반도체 발광 소자 및 그 제조 방법 KR100208108B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2842095A JP3240097B2 (ja) 1995-02-16 1995-02-16 半導体発光素子
JP95-028420 1995-02-16
JP95-037377 1995-02-24
JP3737795A JP3240099B2 (ja) 1995-02-24 1995-02-24 半導体発光素子およびその製造方法

Publications (2)

Publication Number Publication Date
KR960032781A KR960032781A (ko) 1996-09-17
KR100208108B1 true KR100208108B1 (ko) 1999-07-15

Family

ID=26366526

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960004255A KR100208108B1 (ko) 1995-02-16 1996-02-16 반도체 발광 소자 및 그 제조 방법

Country Status (5)

Country Link
US (1) US5814839A (ko)
KR (1) KR100208108B1 (ko)
CN (1) CN1080939C (ko)
NL (1) NL1002372C2 (ko)
TW (1) TW297956B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160134012A (ko) 2015-05-14 2016-11-23 이민우 샌드위치형 미세패턴 복합 발광소자

Families Citing this family (94)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3807638B2 (ja) * 1997-01-29 2006-08-09 シャープ株式会社 半導体発光素子及びその製造方法
JPH10294531A (ja) * 1997-02-21 1998-11-04 Toshiba Corp 窒化物化合物半導体発光素子
JPH114020A (ja) * 1997-04-15 1999-01-06 Toshiba Corp 半導体発光素子及びその製造方法、並びに半導体発光装置
US6091083A (en) * 1997-06-02 2000-07-18 Sharp Kabushiki Kaisha Gallium nitride type compound semiconductor light-emitting device having buffer layer with non-flat surface
US6091085A (en) * 1998-02-19 2000-07-18 Agilent Technologies, Inc. GaN LEDs with improved output coupling efficiency
JP2000068554A (ja) * 1998-08-21 2000-03-03 Sharp Corp 半導体発光素子
CA2329810A1 (en) * 1999-02-26 2000-09-08 The Furukawa Electric Co., Ltd. Semiconductor light-emitting device
TW425726B (en) * 1999-10-08 2001-03-11 Epistar Corp A high-luminance light emitting diode with distributed contact layer
CA2393081C (en) * 1999-12-03 2011-10-11 Cree Lighting Company Enhanced light extraction in leds through the use of internal and external optical elements
DE10031821B4 (de) * 2000-06-30 2006-06-14 Osram Opto Semiconductors Gmbh LED mit Auskoppelstruktur
DE10033496A1 (de) * 2000-07-10 2002-01-31 Osram Opto Semiconductors Gmbh Halbleiterchip für die Optoelektronik
JP3882539B2 (ja) * 2000-07-18 2007-02-21 ソニー株式会社 半導体発光素子およびその製造方法、並びに画像表示装置
JP4595198B2 (ja) * 2000-12-15 2010-12-08 ソニー株式会社 半導体発光素子及び半導体発光素子の製造方法
WO2002065556A1 (fr) * 2001-02-15 2002-08-22 Sharp Kabushiki Kaisha Element de source lumineuse a semi-conducteur a base de nitrure et son procede de realisation
JP5283293B2 (ja) * 2001-02-21 2013-09-04 ソニー株式会社 半導体発光素子
DE10111501B4 (de) * 2001-03-09 2019-03-21 Osram Opto Semiconductors Gmbh Strahlungsemittierendes Halbleiterbauelement und Verfahren zu dessen Herstellung
US7211833B2 (en) * 2001-07-23 2007-05-01 Cree, Inc. Light emitting diodes including barrier layers/sublayers
JP4055503B2 (ja) * 2001-07-24 2008-03-05 日亜化学工業株式会社 半導体発光素子
US6903379B2 (en) * 2001-11-16 2005-06-07 Gelcore Llc GaN based LED lighting extraction efficiency using digital diffractive phase grating
JP3802424B2 (ja) * 2002-01-15 2006-07-26 株式会社東芝 半導体発光素子及びその製造方法
US7659547B2 (en) * 2002-05-22 2010-02-09 Phoseon Technology, Inc. LED array
KR101030068B1 (ko) * 2002-07-08 2011-04-19 니치아 카가쿠 고교 가부시키가이샤 질화물 반도체 소자의 제조방법 및 질화물 반도체 소자
DE10245628A1 (de) * 2002-09-30 2004-04-15 Osram Opto Semiconductors Gmbh Elektromagnetische Strahlung emittierender Halbleiterchip und Verfahren zu dessen Herstellung
US7071494B2 (en) * 2002-12-11 2006-07-04 Lumileds Lighting U.S. Llc Light emitting device with enhanced optical scattering
JP2004288799A (ja) * 2003-03-20 2004-10-14 Sony Corp 半導体発光素子およびその製造方法、集積型半導体発光装置およびその製造方法、画像表示装置およびその製造方法ならびに照明装置およびその製造方法
US7083993B2 (en) * 2003-04-15 2006-08-01 Luminus Devices, Inc. Methods of making multi-layer light emitting devices
US7274043B2 (en) * 2003-04-15 2007-09-25 Luminus Devices, Inc. Light emitting diode systems
US7166871B2 (en) * 2003-04-15 2007-01-23 Luminus Devices, Inc. Light emitting systems
US7098589B2 (en) 2003-04-15 2006-08-29 Luminus Devices, Inc. Light emitting devices with high light collimation
US7084434B2 (en) * 2003-04-15 2006-08-01 Luminus Devices, Inc. Uniform color phosphor-coated light-emitting diode
US20040259279A1 (en) * 2003-04-15 2004-12-23 Erchak Alexei A. Light emitting device methods
US7211831B2 (en) * 2003-04-15 2007-05-01 Luminus Devices, Inc. Light emitting device with patterned surfaces
US6831302B2 (en) 2003-04-15 2004-12-14 Luminus Devices, Inc. Light emitting devices with improved extraction efficiency
US7667238B2 (en) * 2003-04-15 2010-02-23 Luminus Devices, Inc. Light emitting devices for liquid crystal displays
US7262550B2 (en) * 2003-04-15 2007-08-28 Luminus Devices, Inc. Light emitting diode utilizing a physical pattern
US7105861B2 (en) * 2003-04-15 2006-09-12 Luminus Devices, Inc. Electronic device contact structures
US7074631B2 (en) * 2003-04-15 2006-07-11 Luminus Devices, Inc. Light emitting device methods
US7521854B2 (en) * 2003-04-15 2009-04-21 Luminus Devices, Inc. Patterned light emitting devices and extraction efficiencies related to the same
KR101183776B1 (ko) * 2003-08-19 2012-09-17 니치아 카가쿠 고교 가부시키가이샤 반도체 소자
US7341880B2 (en) * 2003-09-17 2008-03-11 Luminus Devices, Inc. Light emitting device processes
US7344903B2 (en) * 2003-09-17 2008-03-18 Luminus Devices, Inc. Light emitting device processes
US7348600B2 (en) * 2003-10-20 2008-03-25 Nichia Corporation Nitride semiconductor device, and its fabrication process
US7450311B2 (en) * 2003-12-12 2008-11-11 Luminus Devices, Inc. Optical display systems and methods
KR20050071238A (ko) * 2003-12-31 2005-07-07 엘지전자 주식회사 고휘도 발광 소자 및 그 제조 방법
US7777241B2 (en) * 2004-04-15 2010-08-17 The Trustees Of Boston University Optical devices featuring textured semiconductor layers
US8035113B2 (en) * 2004-04-15 2011-10-11 The Trustees Of Boston University Optical devices featuring textured semiconductor layers
US7795623B2 (en) 2004-06-30 2010-09-14 Cree, Inc. Light emitting devices having current reducing structures and methods of forming light emitting devices having current reducing structures
US20090023239A1 (en) * 2004-07-22 2009-01-22 Luminus Devices, Inc. Light emitting device processes
US7557380B2 (en) 2004-07-27 2009-07-07 Cree, Inc. Light emitting devices having a reflective bond pad and methods of fabricating light emitting devices having reflective bond pads
KR100649494B1 (ko) * 2004-08-17 2006-11-24 삼성전기주식회사 레이저를 이용하여 발광 다이오드 기판을 표면 처리하는발광 다이오드 제조 방법 및 이 방법에 의해 제조된 발광다이오드
US20060038188A1 (en) 2004-08-20 2006-02-23 Erchak Alexei A Light emitting diode systems
US8174037B2 (en) 2004-09-22 2012-05-08 Cree, Inc. High efficiency group III nitride LED with lenticular surface
US7737459B2 (en) 2004-09-22 2010-06-15 Cree, Inc. High output group III nitride light emitting diodes
US7170100B2 (en) 2005-01-21 2007-01-30 Luminus Devices, Inc. Packaging designs for LEDs
US7692207B2 (en) * 2005-01-21 2010-04-06 Luminus Devices, Inc. Packaging designs for LEDs
US7335920B2 (en) * 2005-01-24 2008-02-26 Cree, Inc. LED with current confinement structure and surface roughening
US20060204865A1 (en) * 2005-03-08 2006-09-14 Luminus Devices, Inc. Patterned light-emitting devices
US20070045640A1 (en) * 2005-08-23 2007-03-01 Erchak Alexei A Light emitting devices for liquid crystal displays
JP2006324324A (ja) * 2005-05-17 2006-11-30 Sumitomo Electric Ind Ltd 発光装置、発光装置の製造方法および窒化物半導体基板
KR20070012930A (ko) * 2005-07-25 2007-01-30 엘지이노텍 주식회사 반도체 발광소자 및 그 제조방법
US20080099777A1 (en) * 2005-10-19 2008-05-01 Luminus Devices, Inc. Light-emitting devices and related systems
KR100735490B1 (ko) 2006-01-02 2007-07-04 삼성전기주식회사 수직구조 질화갈륨계 발광 다이오드 소자 및 그 제조방법
KR100743470B1 (ko) * 2006-04-18 2007-07-30 에피밸리 주식회사 3족 질화물 반도체 발광소자 및 그 제조 방법
US7952110B2 (en) 2006-06-12 2011-05-31 3M Innovative Properties Company LED device with re-emitting semiconductor construction and converging optical element
US20070284565A1 (en) * 2006-06-12 2007-12-13 3M Innovative Properties Company Led device with re-emitting semiconductor construction and optical element
TW200817804A (en) * 2006-06-12 2008-04-16 3M Innovative Properties Co LED device with re-emitting semiconductor construction and converging optical element
US7902542B2 (en) 2006-06-14 2011-03-08 3M Innovative Properties Company Adapted LED device with re-emitting semiconductor construction
DE102006043400A1 (de) * 2006-09-15 2008-03-27 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterchip
US8110838B2 (en) * 2006-12-08 2012-02-07 Luminus Devices, Inc. Spatial localization of light-generating portions in LEDs
US8110425B2 (en) 2007-03-20 2012-02-07 Luminus Devices, Inc. Laser liftoff structure and related methods
TWI452716B (zh) * 2007-06-08 2014-09-11 Formosa Epitaxy Inc Gallium nitride based light emitting diode and manufacturing method thereof
KR101289230B1 (ko) * 2007-07-23 2013-07-29 엘지이노텍 주식회사 발광 소자 및 그 제조방법
WO2009111790A1 (en) * 2008-03-07 2009-09-11 Trustees Of Boston University Optical devices featuring nonpolar textured semiconductor layers
US8373152B2 (en) * 2008-03-27 2013-02-12 Lg Innotek Co., Ltd. Light-emitting element and a production method therefor
KR100986461B1 (ko) * 2008-05-08 2010-10-08 엘지이노텍 주식회사 발광 소자 및 그 제조방법
US7989834B2 (en) * 2008-04-30 2011-08-02 Lg Innotek Co., Ltd. Light emitting device and method for manufacturing the same
KR101533296B1 (ko) 2008-07-08 2015-07-02 삼성전자주식회사 패턴 형성 기판을 구비한 질화물 반도체 발광소자 및 그제조방법
JP5195452B2 (ja) * 2009-01-22 2013-05-08 ソニー株式会社 発光素子
KR101134720B1 (ko) * 2009-02-16 2012-04-13 엘지이노텍 주식회사 반도체 발광소자 및 그 제조방법
KR20100122998A (ko) * 2009-05-14 2010-11-24 엘지이노텍 주식회사 발광소자 및 그 제조방법
US8896077B2 (en) * 2009-10-23 2014-11-25 The Board Of Trustees Of The Leland Stanford Junior University Optoelectronic semiconductor device and method of fabrication
US8859305B2 (en) * 2010-02-10 2014-10-14 Macron Technology, Inc. Light emitting diodes and associated methods of manufacturing
KR101007136B1 (ko) * 2010-02-18 2011-01-10 엘지이노텍 주식회사 발광 소자, 발광 소자 패키지 및 발광 소자 제조방법
US8299479B2 (en) * 2010-03-09 2012-10-30 Tsmc Solid State Lighting Ltd. Light-emitting devices with textured active layer
US20110233521A1 (en) * 2010-03-24 2011-09-29 Cree, Inc. Semiconductor with contoured structure
EP2387081B1 (en) * 2010-05-11 2015-09-30 Samsung Electronics Co., Ltd. Semiconductor light emitting device and method for fabricating the same
CN102468377A (zh) * 2010-11-23 2012-05-23 孙智江 一种提高电流扩展效应的led制作方法
EP2528114A3 (en) * 2011-05-23 2014-07-09 LG Innotek Co., Ltd. Light emitting device, light emitting device package, and light unit
KR101285164B1 (ko) 2011-10-14 2013-07-11 삼성전자주식회사 반도체 발광소자 및 이의 제조방법
JP5661660B2 (ja) * 2012-02-07 2015-01-28 株式会社東芝 半導体発光素子
US9012933B2 (en) * 2013-04-08 2015-04-21 Epistar Corporation Light-emitting diode having a roughened surface
DE102013103602A1 (de) * 2013-04-10 2014-10-16 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterchip und Verfahren zu seiner Herstellung
TWI597862B (zh) * 2013-08-30 2017-09-01 晶元光電股份有限公司 具阻障層的光電半導體元件
DE102017104719A1 (de) 2017-03-07 2018-09-13 Osram Opto Semiconductors Gmbh Strahlungsemittierender Halbleiterkörper und Halbleiterchip

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60105287A (ja) * 1983-11-12 1985-06-10 Fujitsu Ltd 半導体発光装置
JPH0834330B2 (ja) * 1988-03-22 1996-03-29 キヤノン株式会社 半導体レーザ装置
JP3251603B2 (ja) * 1990-08-20 2002-01-28 株式会社東芝 半導体発光装置
JPH04162689A (ja) * 1990-10-26 1992-06-08 Mitsubishi Electric Corp 半導体発光装置の製造方法
KR940005764B1 (ko) * 1991-02-06 1994-06-23 삼성전자 주식회사 레이저 다이오드 어레이 및 그 제조방법
JPH05102599A (ja) * 1991-10-07 1993-04-23 Shimadzu Corp 半導体レーザ
JP2798545B2 (ja) * 1992-03-03 1998-09-17 シャープ株式会社 半導体発光素子及びその製造方法
JP2860217B2 (ja) * 1992-12-25 1999-02-24 シャープ株式会社 半導体レーザ素子およびその製造方法
JPH0738194A (ja) * 1993-07-20 1995-02-07 Mitsubishi Electric Corp 半導体レーザ及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160134012A (ko) 2015-05-14 2016-11-23 이민우 샌드위치형 미세패턴 복합 발광소자

Also Published As

Publication number Publication date
NL1002372A1 (nl) 1996-08-20
NL1002372C2 (nl) 1999-02-25
US5814839A (en) 1998-09-29
CN1141512A (zh) 1997-01-29
CN1080939C (zh) 2002-03-13
KR960032781A (ko) 1996-09-17
TW297956B (ko) 1997-02-11

Similar Documents

Publication Publication Date Title
KR100208108B1 (ko) 반도체 발광 소자 및 그 제조 방법
US5153889A (en) Semiconductor light emitting device
US6169296B1 (en) Light-emitting diode device
JP3698402B2 (ja) 発光ダイオード
JPH07254732A (ja) 半導体発光装置
JP3240097B2 (ja) 半導体発光素子
KR100295241B1 (ko) 반도체발광소자및그의제조방법
US7528417B2 (en) Light-emitting diode device and production method thereof
JPH04212479A (ja) 半導体発光ダイオード
US6936864B2 (en) Semiconductor light emitting element
JPH0738150A (ja) 半導体発光装置
JPH0614564B2 (ja) 半導体発光素子
JPH0786638A (ja) 半導体発光装置
JP3625088B2 (ja) 半導体発光素子
JP3240099B2 (ja) 半導体発光素子およびその製造方法
JP2001308379A (ja) 半導体発光素子およびその製造方法
US20040224434A1 (en) Method of forming a semiconductor structure for use in a light emitting diode and a semiconductor structure
KR100329054B1 (ko) 반도체발광소자및그의제조방법
JP3237972B2 (ja) 半導体発光装置
US6245588B1 (en) Semiconductor light-emitting device and method of manufacturing the same
JP3151096B2 (ja) 半導体発光素子
KR100644151B1 (ko) 발광 다이오드 소자 및 그 제조 방법
JP3606545B2 (ja) 半導体発光素子
JPH1117218A (ja) 半導体発光素子
JPH04253381A (ja) 半導体発光素子及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090410

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee