JP2860217B2 - 半導体レーザ素子およびその製造方法 - Google Patents

半導体レーザ素子およびその製造方法

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JP2860217B2
JP2860217B2 JP4347303A JP34730392A JP2860217B2 JP 2860217 B2 JP2860217 B2 JP 2860217B2 JP 4347303 A JP4347303 A JP 4347303A JP 34730392 A JP34730392 A JP 34730392A JP 2860217 B2 JP2860217 B2 JP 2860217B2
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智彦 ▲吉▼田
進治 兼岩
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、少ない結晶成長工程に
より製造でき、電流狭窄構造を有する屈折率導波型半導
体レーザ素子およびその製造方法に関する。
【０００２】
【従来の技術】近年、光情報処理の光源用として、７８
０ｎｍ帯で発振可能なＧａＡｓ／ＡｌＧａＡｓ系半導体
レーザが開発されている。しかし、光情報処置において
は、書き込み密度は用いられるレーザ光の波長の二乗に
比例するので、光ディスク装置やレーザプリンターなど
の光情報処理装置の高性能化を実現するために、さらに
波長の短い半導体レーザ素子が必要とされる。このた
め、可視光領域で発振可能な半導体レーザ素子の開発が
活発化している。このような半導体レーザ素子として、
６８０ｎｍ帯の赤色域で発振するＡｌＧａＩｎＰ系、５
００〜５３０ｎｍ帯の青緑色域で発振するＺｎＳＳｅ／
ＣｄＺｎＳｅ系、５００ｎｍ以下の青紫色域で発振する
ＡｌＧａＩｎＮ系やＭｇＺｎＳＳｅ系の半導体レーザ素
子が主に用いられている。
【０００３】上記光情報処理の光源用として用いられる
半導体レーザ素子は、消費電力を低減するために、低閾
値電流で、かつ、高効率であることが必要である。ま
た、書き込み・読み取り特性を良好とするために、低非
点収差特性が要求される。この低閾値電流、高効率およ
び低非点収差特性の要求を満足させるために、半導体レ
ーザ素子において、横方向の屈折率差を大きくすること
が考えられる。このような構造を有する半導体レーザ素
子として、メサストライプを形成した基板上に、有機金
属気相成長法（ＭＯＣＶＤ法）を用いて結晶成長させる
ことにより段差を有する活性層を形成し、メサストライ
プ上に形成された活性層部分を発光領域とした半導体レ
ーザ素子が提案されている。
【０００４】上記のような半導体レーザ素子の製造につ
いて、図９を用いて説明する。この半導体レーザ素子
は、ＡｌＧａＩｎＰ系の半導体レーザ素子である。
【０００５】まず、図９（ａ）に示すように、ｐ型Ｇａ
Ａｓ基板９０１上に、酸化シリコンなどのストライプマ
スク９２１を形成する。そして、これをマスクとしてエ
ッチングすることにより、基板９０１にメサストライプ
９０１ａを形成する。
【０００６】次に、図９（ｂ）に示すように、メサスト
ライプ９０１ａの両側に、ＭＯＣＶＤ法によりｎ型Ｇａ
Ａｓ電流狭窄層９０２を形成して、ストライプマスク９
２１を除去する。
【０００７】続いて、図９（ｃ）に示すように、ＭＯＣ
ＶＤ法により、ｐ型ＡｌＧａＩｎＰクラッド層９０３、
ＧａＩｎＰ活性層９０４、ｎ型ＡｌＧａＩｎＰクラッド
層９０５およびｎ型ＧａＡｓコンタクト層９０６を成長
させる。
【０００８】上記のようにして、作製された電流狭窄構
造を有する屈折率導波型半導体レーザ素子は、低閾値電
流、高効率化を達成することができる。
【０００９】
【発明が解決しようとする課題】しかし、上記のような
半導体レーザ素子の作製には、３回の結晶成長工程を必
要とし、また、メサストライプを形成するためにマスク
を形成する必要があるため、製造プロセスが複雑であ
る。一方、歩留まりや製造コストを考慮すると、少ない
結晶成長工程で半導体レーザ素子を製造できることが望
ましい。
【００１０】本発明は、上記問題点を解決するためにな
されたものであり、その目的は、低閾値電流、高効率で
あり、低非点収差特性を有し、少ない結晶成長工程で形
成できる半導体レーザ素子およびその製造方法を提供す
ることである。
【００１１】
【課題を解決するための手段】本発明の半導体レーザ素
子は、電流狭窄構造を有するＶ溝型半導体レーザ素子で
あって、（１００）面を表面とするｐ型ＧａＡｓ基板の
該表面にＶ溝が、溝底部から該表面への途中までの両底
側傾斜面部分の面方位を（ｍ１１）（１≦ｍ≦３）と
し、該底側傾斜面部分から基板表面までの両表面側傾斜
面部分の面方位を（ｎ１１）（３＜ｎ）として形成さ
れ、該Ｖ溝が形成された基板上にＳｉドープＡｌZＧａ
1-ZＡｓ（０≦Ｚ＜１）電流狭窄層が、該両底側傾斜面
の上の部分ではｐ型の導電性を示し、該両表面側傾斜面
の上の部分ではｎ型の導電性を示すように形成され、該
電流狭窄層の上に、少なくとも（ＡｌXＧａ1-X）YＩｎ
1-YＰ（０≦Ｘ≦１、０≦Ｙ≦１）からなる活性層の上
下を（ＡｌSＧａ1-S）TＩｎ1-TＰ（０≦Ｓ≦１、０≦Ｔ
≦１）からなるクラッド層と（ＡｌUＧａ1-U）VＩｎ1-V
Ｐ（０≦Ｕ≦１、０≦Ｖ≦１）からなるクラッド層とで
挟んでなる光発光用の積層部が形成されており、そのこ
とにより上記目的が達成される。
【００１２】本発明の半導体レーザ素子の製造方法は、
電流狭窄構造を有するＶ溝型半導体レーザ素子の製造方
法であって、（１００）面を表面とするｐ型ＧａＡｓ基
板の該表面にＶ溝を、溝底部から該表面への途中までの
両底側傾斜面部分の面方位を（ｍ１１）（１≦ｍ≦３）
とし、該底側傾斜面部分から基板表面までの両表面側傾
斜面部分の面方位を（ｎ１１）（３＜ｎ）として形成す
る工程と、該Ｖ溝が形成された基板上にＳｉドープＡｌ
ZＧａ1-ZＡｓ（０≦Ｚ＜１）電流狭窄層を、該両底側傾
斜面の上の部分ではｐ型の導電性を示し、該両表面側傾
斜面の上の部分ではｎ型の導電性を示すように形成する
工程と、該電流狭窄層の上に、少なくとも（ＡｌXＧａ
1-X）YＩｎ1-YＰ（０≦Ｘ≦１、０≦Ｙ≦１）からなる
活性層の上下を（ＡｌSＧａ1-S）TＩｎ1-TＰ（０≦Ｓ≦
１、０≦Ｔ≦１）からなるクラッド層と（ＡｌUＧ
ａ1-U）VＩｎ1-VＰ（０≦Ｕ≦１、０≦Ｖ≦１）からな
るクラッド層とで挟んでなる光発光用の積層部を形成す
る工程と、を含み、そのことにより上記目的が達成され
る。
【００１３】本発明の半導体レーザ素子は、電流狭窄構
造を有するＶ溝型半導体レーザ素子であって、（１０
０）面を表面とするｐ型ＧａＡｓ基板の該表面にＶ溝
が、溝底部から該表面への途中までの両底側傾斜面部分
の面方位を（ｍ１１）（１≦ｍ≦３）とし、該底側傾斜
面部分から基板表面までの両表面側傾斜面部分の面方位
を（ｎ１１）（３＜ｎ）として形成され、該Ｖ溝が形成
された基板上にＳｉドープＡｌZＧａ1-ZＡｓ（０≦Ｚ＜
１）電流狭窄層が、該両底側傾斜面の上の部分ではｐ型
の導電性を示し、該両表面側傾斜面の上の部分ではｎ型
の導電性を示すように形成され、該電流狭窄層の上に、
少なくとも（ＡｌXＧａ1-X）YＩｎ1-YＮ（０≦Ｘ≦１、
０≦Ｙ≦１）からなる活性層の上下を（ＡｌSＧａ1-S）
TＩｎ1-TＮ（０≦Ｓ≦１、０≦Ｔ≦１）からなるクラッ
ド層と（ＡｌUＧａ1-U）VＩｎ1-VＮ（０≦Ｕ≦１、０≦
Ｖ≦１）からなるクラッド層とで挟んでなる光発光用の
積層部が形成されており、そのことにより上記目的が達
成される。
【００１４】本発明の半導体レーザ素子の製造方法は、
電流狭窄構造を有するＶ溝型半導体レーザ素子の製造方
法であって、（１００）面を表面とするｐ型ＧａＡｓ基
板の該表面にＶ溝を、溝底部から該表面への途中までの
両底側傾斜面部分の面方位を（ｍ１１）（１≦ｍ≦３）
とし、該底側傾斜面部分から基板表面までの両表面側傾
斜面部分の面方位を（ｎ１１）（３＜ｎ）として形成す
る工程と、該Ｖ溝が形成された基板上にＳｉドープＡｌ
ZＧａ1-ZＡｓ（０≦Ｚ＜１）電流狭窄層を、該両底側傾
斜面の上の部分ではｐ型の導電性を示し、該両表面側傾
斜面の上の部分ではｎ型の導電性を示すように形成する
工程と、該電流狭窄層の上に、少なくとも（ＡｌXＧａ
1-X）YＩｎ1-YＮ（０≦Ｘ≦１、０≦Ｙ≦１）からなる
活性層の上下を（ＡｌSＧａ1-S）TＩｎ1-TＮ（０≦Ｓ≦
１、０≦Ｔ≦１）からなるクラッド層と（ＡｌUＧ
ａ1-U）VＩｎ1-VＮ（０≦Ｕ≦１、０≦Ｖ≦１）からな
るクラッド層とで挟んでなる光発光用の積層部を形成す
る工程と、を含み、そのことにより上記目的が達成され
る。
【００１５】本発明の半導体レーザ素子は、電流狭窄構
造を有するＶ溝型半導体レーザ素子であって、（１０
０）面を表面とするｐ型ＧａＡｓ基板の該表面にＶ溝
が、溝底部から該表面への途中までの両底側傾斜面部分
の面方位を（ｍ１１）（１≦ｍ≦３）とし、該底側傾斜
面部分から基板表面までの両表面側傾斜面部分の面方位
を（ｎ１１）（３＜ｎ）として形成され、該Ｖ溝が形成
された基板上にＳｉドープＡｌZＧａ1-ZＡｓ（０≦Ｚ＜
１）電流狭窄層が、該両底側傾斜面の上の部分ではｐ型
の導電性を示し、該両表面側傾斜面の上の部分ではｎ型
の導電性を示すように形成され、該電流狭窄層の上に、
少なくともＺｎXＣｄ1-XＳYＳｅ1-Y（０≦Ｘ≦１、０≦
Ｙ≦１）からなる活性層の上下をＺｎSＣｄ1-SＳTＳｅ
1-T（０≦Ｓ≦１、０≦Ｔ≦１）からなるクラッド層と
ＺｎUＣｄＳVＳｅ1-V（０≦Ｕ≦１、０≦Ｖ≦１）から
なるクラッド層とで挟んでなる光発光用の積層部が形成
されており、そのことにより上記目的が達成される。
【００１６】本発明の半導体レーザ素子の製造方法は、
電流狭窄構造を有するＶ溝型半導体レーザ素子の製造方
法であって、（１００）面を表面とするｐ型ＧａＡｓ基
板の該表面にＶ溝を、溝底部から該表面への途中までの
両底側傾斜面部分の面方位を（ｍ１１）（１≦ｍ≦３）
とし、該底側傾斜面部分から基板表面までの両表面側傾
斜面部分の面方位を（ｎ１１）（３＜ｎ）として形成す
る工程と、該Ｖ溝が形成された基板上にＳｉドープＡｌ
ZＧａ1-ZＡｓ（０≦Ｚ＜１）電流狭窄層を、該両底側傾
斜面の上の部分ではｐ型の導電性を示し、該両表面側傾
斜面の上の部分ではｎ型の導電性を示すように形成する
工程と、該電流狭窄層の上に、少なくともＺｎXＣｄ1-X
ＳYＳｅ1-Y（０≦Ｘ≦１、０≦Ｙ≦１）からなる活性層
の上下をＺｎSＣｄ1-SＳTＳｅ1-T（０≦Ｓ≦１、０≦Ｔ
≦１）からなるクラッド層とＺｎUＣｄＳVＳｅ1-V（０
≦Ｕ≦１、０≦Ｖ≦１）からなるクラッド層とで挟んで
なる光発光用の積層部を形成する工程と、を含み、その
ことにより上記目的が達成される。
【００１７】本発明の半導体レーザ素子は、電流狭窄構
造を有するＶ溝型半導体レーザ素子であって、（１０
０）面を表面とするｐ型ＧａＡｓ基板の該表面にＶ溝
が、溝底部から該表面への途中までの両底側傾斜面部分
の面方位を（ｍ１１）（１≦ｍ≦３）とし、該底側傾斜
面部分から基板表面までの両表面側傾斜面部分の面方位
を（ｎ１１）（３＜ｎ）として形成され、該Ｖ溝が形成
された基板上にＳｉドープＡｌZＧａ1-ZＡｓ（０≦Ｚ＜
１）電流狭窄層が、該両底側傾斜面の上の部分ではｐ型
の導電性を示し、該両表面側傾斜面の上の部分ではｎ型
の導電性を示すように形成され、該電流狭窄層の上に、
少なくともＺｎXＭｇ1-XＳYＳｅ1-Y（０≦Ｘ≦１、０≦
Ｙ≦１）からなる活性層の上下をＺｎSＭｇ1-SＳTＳｅ
1-T（０≦Ｓ≦１、０≦Ｔ≦１）からなるクラッド層と
ＺｎUＭｇＳVＳｅ1-V（０≦Ｕ≦１、０≦Ｖ≦１）から
なるクラッド層とで挟んでなる光発光用の積層部が形成
されており、そのことにより上記目的が達成される。
【００１８】本発明の半導体レーザ素子の製造方法は、
電流狭窄構造を有するＶ溝型半導体レーザ素子の製造方
法であって、（１００）面を表面とするｐ型ＧａＡｓ基
板の該表面にＶ溝を、溝底部から該表面への途中までの
両底側傾斜面部分の面方位を（ｍ１１）（１≦ｍ≦３）
とし、該底側傾斜面部分から基板表面までの両表面側傾
斜面部分の面方位を（ｎ１１）（３＜ｎ）として形成す
る工程と、該Ｖ溝が形成された基板上にＳｉドープＡｌ
ZＧａ1-ZＡｓ（０≦Ｚ＜１）電流狭窄層を、該両底側傾
斜面の上の部分ではｐ型の導電性を示し、該両表面側傾
斜面の上の部分ではｎ型の導電性を示すように形成する
工程と、該電流狭窄層の上に、少なくともＺｎXＭｇ1-X
ＳYＳｅ1-Y（０≦Ｘ≦１、０≦Ｙ≦１）からなる活性層
の上下をＺｎSＭｇ1-SＳTＳｅ1-T（０≦Ｓ≦１、０≦Ｔ
≦１）からなるクラッド層とＺｎUＭｇＳVＳｅ1-V（０
≦Ｕ≦１、０≦Ｖ≦１）からなるクラッド層とで挟んで
なる光発光用の積層部を形成する工程と、を含み、その
ことにより上記目的が達成される。
【００１９】本発明の半導体レーザ素子は、電流狭窄構
造を有するＶ溝型半導体レーザ素子であって、（１０
０）面を表面とするｐ型ＧａＡｓ基板の該表面にＶ溝
が、溝底部から該表面への途中までの両底側傾斜面部分
の面方位を（ｍ１１）（１≦ｍ≦３）とし、該底側傾斜
面部分から基板表面までの両表面側傾斜面部分の面方位
を（ｎ１１）（３＜ｎ）として形成され、該Ｖ溝が形成
された基板上にＳｉドープＡｌZＧａ1-ZＡｓ（０≦Ｚ＜
１）電流狭窄層が、該両底側傾斜面の上の部分ではｐ型
の導電性を示し、該両表面側傾斜面の上の部分ではｎ型
の導電性を示すように形成され、該電流狭窄層の上に、
少なくともＣｕ（ＡｌXＧａ1-X）（ＳYＳｅ1 -Y）2（０
≦Ｘ≦１、０≦Ｙ≦１）からなる活性層の上下をＣｕ
（ＡｌSＧａ1-S）（ＳTＳｅ1-T）2（０≦Ｓ≦１、０≦
Ｔ≦１）からなるクラッド層とＣｕ（ＡｌUＧａ1-U）
（ＳVＳｅ1-V）2（０≦Ｕ≦１、０≦Ｖ≦１）からなる
クラッド層とで挟んでなる光発光用の積層部が形成され
ており、そのことにより上記目的が達成される。
【００２０】本発明の半導体レーザ素子の製造方法は、
電流狭窄構造を有するＶ溝型半導体レーザ素子の製造方
法であって、（１００）面を表面とするｐ型ＧａＡｓ基
板の該表面にＶ溝を、溝底部から該表面への途中までの
両底側傾斜面部分の面方位を（ｍ１１）（１≦ｍ≦３）
とし、該底側傾斜面部分から基板表面までの両表面側傾
斜面部分の面方位を（ｎ１１）（３＜ｎ）として形成す
る工程と、該Ｖ溝が形成された基板上にＳｉドープＡｌ
ZＧａ1-ZＡｓ（０≦Ｚ＜１）電流狭窄層を、該両底側傾
斜面の上の部分ではｐ型の導電性を示し、該両表面側傾
斜面の上の部分ではｎ型の導電性を示すように形成する
工程と、該電流狭窄層の上に、少なくともＣｕ（ＡｌX
Ｇａ1-X）（ＳYＳｅ1-Y）2（０≦Ｘ≦１、０≦Ｙ≦１）
からなる活性層の上下をＣｕ（ＡｌSＧａ1-S）（ＳTＳ
ｅ1-T）2（０≦Ｓ≦１、０≦Ｔ≦１）からなるクラッド
層とＣｕ（ＡｌUＧａ1-U）（ＳVＳｅ1-V）2（０≦Ｕ≦
１、０≦Ｖ≦１）からなるクラッド層とで挟んでなる光
発光用の積層部を形成する工程と、を含み、そのことに
より上記目的が達成される。
【００２１】本発明の半導体レーザ素子は、電流狭窄構
造を有するＶ溝型半導体レーザ素子であって、（１０
０）面を表面とするｐ型ＧａＡｓ基板の該表面にＶ溝
が、溝底部から該表面への途中までの両底側傾斜面部分
の面方位を（ｍ１１）（１≦ｍ≦３）とし、該底側傾斜
面部分から基板表面までの両表面側傾斜面部分の面方位
を（ｎ１１）（３＜ｎ）として形成され、該Ｖ溝が形成
された基板上にＳｉドープＡｌZＧａ1-ZＡｓ（０≦Ｚ＜
１）電流狭窄層が、該両底側傾斜面の上の部分ではｐ型
の導電性を示し、該両表面側傾斜面の上の部分ではｎ型
の導電性を示すように形成され、該電流狭窄層の上に、
少なくともＩｎXＧａ1-XＡｓ／ＡｌYＧａ1-YＡｓ（０≦
Ｘ≦１、０≦Ｙ≦１）からなる活性層の上下をＩｎSＧ
ａ1-SＰ（０≦Ｓ≦１）またはＡｌTＧａ1-TＡｓ（０≦
Ｔ≦１）からなるクラッド層とＩｎUＧａ1-UＰ（０≦Ｕ
≦１）またはＡｌVＧａ1-VＡｓ（０≦Ｖ≦１）からなる
クラッド層とで挟んでなる光発光用の積層部が形成され
ており、そのことにより上記目的が達成される。
【００２２】本発明の半導体レーザ素子の製造方法は、
電流狭窄構造を有するＶ溝型半導体レーザ素子の製造方
法であって、（１００）面を表面とするｐ型ＧａＡｓ基
板の該表面にＶ溝を、溝底部から該表面への途中までの
両底側傾斜面部分の面方位を（ｍ１１）（１≦ｍ≦３）
とし、該底側傾斜面部分から基板表面までの両表面側傾
斜面部分の面方位を（ｎ１１）（３＜ｎ）として形成す
る工程と、該Ｖ溝が形成された基板上にＳｉドープＡｌ
ZＧａ1-ZＡｓ（０≦Ｚ＜１）電流狭窄層を、該両底側傾
斜面の上の部分ではｐ型の導電性を示し、該両表面側傾
斜面の上の部分ではｎ型の導電性を示すように形成する
工程と、該電流狭窄層の上に、少なくともＩｎXＧａ1-X
Ａｓ／ＡｌYＧａ1-YＡｓ（０≦Ｘ≦１、０≦Ｙ≦１）か
らなる活性層の上下をＩｎSＧａ1-SＰ（０≦Ｓ≦１）ま
たはＡｌTＧａ1-TＡｓ（０≦Ｔ≦１）からなるクラッド
層とＩｎUＧａ1-UＰ（０≦Ｕ≦１）またはＡｌVＧａ1-V
Ａｓ（０≦Ｖ≦１）からなるクラッド層とで挟んでなる
光発光用の積層部を形成する工程と、を含み、そのこと
により上記目的が達成される。
【００２３】
【作用】本発明の半導体レーザ素子においては、（１０
０）面を表面とするＧａＡｓ基板にＶ溝が形成され、そ
の底部から基板表面への途中までの両底側傾斜面の面方
位が（ｍ１１）（１≦ｍ≦３）とされ、その両外側の両
表面側傾斜面の面方位が（ｎ１１）（３＜ｎ）とされて
いる。その状態の基板上にＳｉドープＧａＡｓ層または
ＳｉドープＡｌＧａＡｓ層を成長させると、面方位（ｍ
１１）である面上の成長部分のみがｐ型の導電性を示
し、面方位（ｎ１１）および（１００）である面上の成
長部分はｎ型の導電性を示す。このため、電流注入幅を
面方位（ｍ１１）である面上の成長部分に限定すること
ができ、水平方向の漏れ電流を低減することができる。
よって、閾値電流を大幅に減少させることができる。
【００２４】また、本発明の半導体レーザ素子の製造方
法は、Ｖ溝が形成されたＧａＡｓ基板上に半導体層を成
長させることにより、１回のＭＢＥ法または２回の他の
成長法により電流狭窄構造を有する半導体レーザ素子を
作製することができる。よって、歩留りよく、低コスト
で半導体レーザ素子を得ることができる。
【００２５】
【実施例】以下に本発明の実施例について説明する。
【００２６】（実施例１）図１（ｇ）に本発明の実施例
１の半導体レーザ素子の断面図を示す。この実施例は、
ＩｎＧａＡｌＰ系半導体レーザ素子として作製した。
【００２７】この半導体レーザ素子は、ｐ型ＧａＡｓ基
板１０１の（１００）面に、Ｖ溝が、その底側傾斜面の
面方位を（１１１）Ａ面１２０とし、その両外側の表面
側傾斜面の面方位を（４１１）Ａ面１２１として形成さ
れており、その上にＳｉドープＧａＡｓ電流狭窄層１０
２が形成されている。この電流狭窄層１０２は、その面
方位が（１１１）Ａである底側傾斜面１２０上ではｐ型
の導電性を示し、その面方位が（４１１）Ａである表面
側傾斜面１２１上ではｎ型の導電性を示す。電流狭窄層
１０２の上には、ｐ型（ＡｌSＧａ1-S）TＩｎ1-TＰ（０
≦Ｓ≦１、０≦Ｔ≦１）クラッド層１０３、（ＡｌQＧ
ａ1-Q）RＩｎ1-RＰ（０≦Ｑ≦１、０≦Ｒ≦１）光ガイ
ド層１０７、（ＡｌXＧａ1-X）YＩｎ1-YＰ（０≦Ｘ≦
１、０≦Ｙ≦１）／（ＡｌMＧａ1-M）NＩｎ1-NＰ（０≦
Ｍ≦１、０≦Ｎ≦１）多重量子井戸活性層１０４、（Ａ
ｌFＧａ1-F）GＩｎ1-GＰ（０≦Ｆ≦１、０≦Ｇ≦１）光
ガイド層１０８およびｎ型（ＡｌUＧａ1-U）VＩｎ1-VＰ
（０≦Ｕ≦１、０≦Ｖ≦１）クラッド層１０５が積層形
成され、ｎ型クラッド層１０５の上には、さらに、ｎ型
ＧａＡｓコンタクト層１０６が積層形成されている。そ
して、ｐ型基板１０１側には、ＡｕＺｎ等からなるｐ側
電極１３０が形成され、ｎ型コンタクト層１０６側に
は、ＡｕＧｅＮｉ等からなるｎ側電極１３１が形成され
ている。クラッド層１０３および１０５は、活性層１０
４よりも禁制帯幅の大きな材料から形成されており、ク
ラッド層１０３、活性層１０４およびクラッド層１０５
が光発光用の積層部となっている。
【００２８】この半導体レーザ素子の作製方法を以下に
示す。
【００２９】まず、図１（ａ）に示すように、ｐ型Ｇａ
Ａｓ（１００）基板１０１上にレジスト１１０を塗布す
る。
【００３０】次に、図１（ｂ）に示すように、ホトリソ
グラフィー技術を用いて、レジスト１１０が塗布された
基板１０１に３μｍ幅のストライプ１５０を形成する。
【００３１】その状態の基板１０１に、（１１１）Ａ面
が現れやすいエッチング液を用いて、図１（ｃ）に示す
ような、（１１１）Ａ面を有する幅３μｍのＶ溝１２０
ａを形成する。（１１１）Ａ面が現れやすいエッチング
液としては、例えば、リン酸と過酸化水素水の混合液
（Ｈ3ＰＯ4:Ｈ2Ｏ2＝１：１０）または硫酸と過酸化水
素水の混合液（Ｈ2ＳＯ4:Ｈ2Ｏ2：Ｈ2Ｏ＝５：１０：１
００）が挙げられる。その後、（４１１）Ａ面が現れや
すいエッチング液、例えば、硫酸と過酸化水素水の混合
液（Ｈ2ＳＯ4:Ｈ2Ｏ2：Ｈ2Ｏ＝１：８：４０）を用い
て、Ｖ溝１２０ａが形成された基板１０１をさらにエッ
チングして、図１（ｄ）に示すような、底側傾斜面１２
０が（１１１）Ａ面であり、表面側傾斜面１２１が（４
１１）Ａ面であるＶ溝を形成する。（４１１）Ａ面が現
れやすいエッチング液としては、例えば、硫酸と過酸化
水素水の混合液（Ｈ2ＳＯ4:Ｈ2Ｏ2：Ｈ2Ｏ＝１：８：４
０）が挙げられる。
【００３２】上記において、エッチングの順序を逆にし
て、（４１１）Ａ面を形成してから、（１１１）Ａ面を
形成してもよい。また、図１（ｂ）において、ストライ
プ幅を３μｍ以上とすると、（４１１）Ａ面が現れやす
いエッチング液、例えば硫酸と過酸化水素水の混合液
（Ｈ2ＳＯ4:Ｈ2Ｏ2：Ｈ2Ｏ＝１：８：４０）を用いて、
１回のエッチング工程で図１（ｄ）に示すようなＶ溝を
形成することもできる。このエッチング工程において、
形成されるＶ溝は、底側傾斜面の面方位が（ｍ１１）
（１≦ｍ≦３）であり、表面側傾斜面の面方位が（ｎ１
１）（３＜ｎ）であればよく、複数の面方位または混在
した面方位でも良い。よって、上記において、ｍおよび
ｎは整数でなくてもよい。例えば、図１（ｄ）に示す
（１１１）Ａ面１２０が図２（ａ）に示すような（３１
１）Ａ面になったり、図２（ｂ）に示すように（１１
１）Ａ面１２０と（４１１）Ａ面１２１との境界付近に
（３１１）Ａ面が形成されたり、または図２（ｃ）に示
すように中央部が４５°の角度をもつような（１１１）
Ａ面と（２１１）Ａ面との混在面となっていてもよい。
【００３３】次に、図１（ｅ）に示すように、レジスト
１１０を除去し、基板を熱硫酸処理する。
【００３４】そして、ＭＢＥ装置内で、図１（ｆ）に示
すような、ＳｉドープＧａＡｓ電流阻止層１０２を成長
させる。
【００３５】ＭＢＥ法においては、ｎ型ドーパントとし
てＳｉを用いて、面方位が（ｎ１１）Ａ（ｎ＝１〜３）
である面上にＧａＡｓを成長させると、成長過程でＡｓ
の付着が抑制されるため、半導体層がｐ型に反転するこ
とが知られている。他のドーパントを用いた場合には、
このような現象は見られない。
【００３６】図３に、ＧａＡｓ基板の（ｍ１１）面上に
ＳｉドープＧａＡｓを成長させた場合における導電性
の、基板温度とＡｓ圧力とに対する依存性を示す。ここ
で、基板温度は４００℃から８００℃まで測定した。こ
の表から理解されるように、Ａｓ圧力が低い程または基
板温度が高いほど、成長層はｐ型を示しやすく、また、
７００℃以上では殆どｐ型を示した。この理由としては
以下のことが考えられる。面方位が（ｍ１１）（１≦ｍ
≦３）である面上に吸着したＡｓは１本の結合手でＧａ
と結合しているため、付着係数が小さい。よって、不純
物ＳｉはＧａと結合してＡｓ位置に入りやすい。よっ
て、基板温度を上げたり、Ａｓの圧力を低くすると、さ
らにＡｓの付着係数が減少して、ｐ型を示しやすくな
る。
【００３７】図１（ｆ）において、（１１１）Ａ面１２
０上の成長層（斜線部）はｐ型の導電性を示し、（４１
１）Ａ面１２１および平坦部１２２上の成長層はｎ型の
導電性を示す。このため、この半導体レーザ素子におい
ては、斜線部のみが電流経路となる。
【００３８】引き続いて、ＭＢＥ法により、ｐ型（Ａｌ
SＧａ1-S）TＩｎ1-TＰクラッド層１０３、（ＡｌQＧａ
1-Q）RＩｎ1-RＰ光ガイド層１０７、（ＡｌXＧａ1-X）Y
Ｉｎ1 -YＰ／（ＡｌMＧａ1-M）NＩｎ1-NＰ多重量子井戸
活性層１０４、（ＡｌFＧａ1-F）GＩｎ1-GＰ光ガイド層
１０８、ｎ型（ＡｌUＧａ1-U）VＩｎ1-VＰクラッド層１
０５およびｎ型ＧａＡｓコンタクト層１０６を順次成長
させる。
【００３９】上記において、ｎ型クラッド層１０５およ
びｎ型コンタクト層１０６のドーパントとしてはＳｎ等
のｎ型ドーパントを用いても良いが、基板温度を比較的
低温にしてＡｓのフラックス量を大きくすることによ
り、面方位（ｍ１１）（１≦ｍ≦３）である面上でもｎ
型の導電性を示すように成長させることもできる。尚、
基板温度を比較的高温にしてＡｓのフラックス量を減少
させると、（１１１）Ａ面上のＡｓの付着係数が減少す
るため、ＳｉはＡｓサイトに入り易くなり、ｐ型の導電
性になり易くなる。また、ｐ型ドーパントとしては、Ｂ
ｅ等を用いることができる。
【００４０】次に、図１（ｇ）に示すように、ｐ側電極
１３０、ｎ側電極１３１を形成して半導体レーザ素子と
する。
【００４１】この半導体レーザ素子においては、Ｖ溝上
の活性層における平坦部１４０が発光部となる。この部
分はエネルギーギャップが大きく屈折率の小さいＡｌＧ
ａＩｎＰ層で囲まれており、実屈折率導波構造となって
いる。さらに、電流経路が図１（ｇ）に示す斜線部の幅
Ｗに狭窄されているため、従来の半導体レーザ素子に比
べて大幅に閾値電流を低減させることができる。
【００４２】この実施例における基板１０１および基板
１０１上に形成した各半導体層の詳細は、以下の通りで
ある。
【００４３】１０５が積層形成され、ｎ型クラッド層１
０５の上には、さらに、ｎ型ＧａＡｓコンタクト層１０
６が積層形成されている。
【００４４】ｐ型ＧａＡｓ基板１０１：厚さ１００μ
ｍ、ＳｉドープＧａＡｓ電流狭窄層１０２：厚さ２μ
ｍ、Ｗ２μｍ、ｐ型（ＡｌSＧａ1-S）TＩｎ1-TＰクラッ
ド層１０３：（Ａｌ0.7Ｇａ0.3）0.51Ｉｎ0.49Ｐ、厚さ
１μｍ、（ＡｌQＧａ1-Q）RＩｎ1-RＰ光ガイド層１０
７：（Ａｌ0.5Ｇａ0.5）0.51Ｉｎ0.49Ｐ、厚さ０．５μ
ｍ、（ＡｌXＧａ1-X）YＩｎ1-YＰ／（ＡｌMＧａ1-M）N
Ｉｎ1-NＰ多重量子井戸活性層１０４：Ｇａ0.51Ｉｎ
0.49Ｐ／（Ａｌ0.5Ｇａ0.5）0.51Ｉｎ0.49Ｐ、厚さ０．
０１／０．０１μｍ、積層対５、平坦部の幅１μｍ、
（ＡｌFＧａ1-F）GＩｎ1-GＰ光ガイド層１０８：（Ａｌ
0.5Ｇａ0.5）0.51Ｉｎ0.49Ｐ、厚さ０．５μｍ、ｎ型
（ＡｌUＧａ1-U）VＩｎ1-VＰクラッド層１０５：（Ａｌ
0.7Ｇａ0.3）0.51Ｉｎ0.49Ｐ、厚さ１μｍ、ｎ型ＧａＡ
ｓコンタクト層１０６：厚さ１μｍ。
【００４５】上記半導体レーザ素子を、６３０ｎｍ帯の
半導体レーザ素子として作製したところ、閾値電流は２
０ｍＡであった。これは従来のＭＯＣＶＤ法による３回
の半導体層成長工程で作製した半導体レーザ素子に比べ
１／５の値である。
【００４６】また、Ｖ溝形成時に用いられるエッチング
液の混合比は適宜変更してもよく、アンモニアと過酸化
水素水の混合液等他のエッチング液を用いたり、または
それらを組み合わせて用いてもよい。
【００４７】（実施例２）図４は本発明の実施例２の半
導体レーザ素子を示す断面図である。この実施例は、Ａ
ｌＧａＩｎＮ系の半導体レーザ素子として作製した。
【００４８】この半導体レーザ素子は、Ｖ溝が形成され
たｐ型ＧａＡｓ基板４０１の上に、ＳｉドープＧａＡｓ
電流狭窄層４０２が形成され、電流狭窄層４０２の上に
は、ｐ型バッファ層４０９が形成されている。その上
に、ｐ型（ＡｌSＧａ1-S）TＩｎ1-TＮ（０≦Ｓ≦１、０
≦Ｔ≦１）クラッド層４０３、（ＡｌXＧａ1-X）YＩｎ
1- YＮ（０≦Ｘ≦１、０≦Ｙ≦１）活性層４０４、ｎ型
（ＡｌUＧａ1-U）VＩｎ1- VＮ（０≦Ｕ≦１、０≦Ｖ≦
１）クラッド層４０５およびｎ型ＧａＮコンタクト層４
０６が形成されている。そして、ｐ型基板４０１側に
は、ｐ側電極４３０が形成され、ｎ型コンタクト層４０
６側には、ｎ側電極４３１が形成されている。
【００４９】ｐ型バッファ層４０９が形成されているの
で、ＳｉドープＧａＡｓ層４０２の上にＡｌＧａＩｎＮ
系の材料からなる半導体層を格子不整合なく成長させる
ことができる。ｐ型バッファ層４０９の材料としては、
例えば、ＡｌＮ、ＧａＮなどを用いることができる。
【００５０】この半導体レーザ素子は、実施例１と同様
な工程で作製することができる。
【００５１】この実施例における各半導体層の詳細は以
下の通りであり、その他の構造は実施例１と同様なもの
とすることができる。
【００５２】ｐ型バッファ層４０９：ＧａＮ、厚さ０．
５μｍ、ｐ型（ＡｌSＧａ1-S）TＩｎ1-TＮクラッド層４
０３：Ａｌ0.4Ｉｎ0.6、厚さ１μｍ、（ＡｌXＧａ1-X）
YＩｎ1-YＮ活性層４０４：Ｇａ0.5Ｉｎ0.5Ｎ、厚さ０．
０５μｍ、ｎ型（ＡｌUＧａ1-U）VＩｎ1-VＮクラッド層
４０５：Ａｌ0.4Ｉｎ0.6、厚さ１μｍ、ｎ型ＧａＮコン
タクト層４０６：厚さ１μｍ。
【００５３】上記半導体レーザ素子は、発振波長３７０
ｎｍで発振し、閾値電流は５０ｍＡであった。また、上
記において、活性層を多重量子井戸構造とし、クラッド
層をＳＣＨ構造（Separate Confinement Heterostructu
re）としたところ、さらに閾値電流は減少し、３０ｍＡ
にすることができた。
【００５４】（実施例３）図５は本発明の実施例３の半
導体レーザ素子を示す断面図である。この実施例は、Ｚ
ｎＣｄＳＳｅ系の半導体レーザ素子として作製した。
【００５５】この半導体レーザ素子は、Ｖ溝が形成され
たｐ型ＧａＡｓ基板５０１の上に、ＳｉドープＧａＡｓ
電流狭窄層５０２が形成され、電流狭窄層５０２の上に
は、ｐ型ＧａＡｓバッファ層５０９が形成されている。
その上に、ｐ型ＺｎSＣｄ1-SＳTＳｅ1-T（０≦Ｓ≦１、
０≦Ｔ≦１）クラッド層５０３、ＺｎQＣｄ1-QＳRＳｅ
1-R（０≦Ｑ≦１、０≦Ｒ≦１）光ガイド層５０７、Ｚ
ｎXＣｄ1-XＳYＳｅ1-Y（０≦Ｘ≦１、０≦Ｙ≦１）／Ｚ
ｎMＣｄ1-MＳNＳｅ1-N（０≦Ｍ≦１、０≦Ｎ≦１）多重
量子井戸活性層５０４、ＺｎFＣｄ1-FＳGＳｅ1-G（０≦
Ｆ≦１、０≦Ｇ≦１）光ガイド層５０８、ｎ型ＺｎUＣ
ｄUＳVＳｅ1-V（０≦Ｕ≦１、０≦Ｖ≦１）クラッド層
５０５およびｎ型ＺｎＳｅコンタクト層５０６が形成さ
れている。そして、ｐ型基板５０１側には、ｐ側電極５
３０が形成され、ｎ型コンタクト層５０６側には、ｎ側
電極５３１が形成されている。
【００５６】ｐ型バッファ層５０９が形成されているの
で、ＳｉドープＧａＡｓ層５０２の上にＺｎＣｄＳＳｅ
系の材料からなる半導体層を格子不整合なく成長させる
ことができる。
【００５７】この半導体レーザ素子は、実施例１と同様
な工程で作製することができる。
【００５８】この実施例における各半導体層の詳細は以
下の通りであり、その他の構造は実施例１と同様なもの
とすることができる。
【００５９】ｐ型ＧａＡｓバッファ層５０９：厚さ０．
５μｍ、ｐ型ＺｎSＣｄ1-SＳTＳｅ1-Tクラッド層５０
３：ＺｎＳ0.07Ｓｅ0.03、厚さ１μｍ、ＺｎQＣｄ1-QＳ
RＳｅ1-R光ガイド層５０７：ＺｎＳｅ、厚さ０．５μ
ｍ、ＺｎXＣｄ1-XＳYＳｅ1-Y／ＺｎMＣｄ1-MＳNＳｅ1-N
多重量子井戸活性層５０４：Ｚｎ0.8Ｃｄ0.2Ｓｅ／Ｚｎ
Ｓｅ、厚さ０．０１／０．０１μｍ、積層対５、平坦部
の幅１μｍ、ＺｎFＣｄ1-FＳGＳｅ1-G光ガイド層５０
８：ＺｎＳｅ、厚さ０．５μｍ、ｎ型ＺｎUＣｄUＳVＳ
ｅ1-Vクラッド層５０５：ＺｎＳ0.07Ｓｅ0.03、厚さ１
μｍ、ｎ型ＺｎＳｅコンタクト層５０６：厚さ１μｍ。
【００６０】上記半導体レーザ素子は、室温で発振波長
５２０ｎｍで発振し、閾値電流は８０ｍＡであった。
【００６１】（実施例４）図６は本発明の実施例４の半
導体レーザ素子を示す断面図である。この実施例は、Ｚ
ｎＭｇＳＳｅ系の半導体レーザ素子として作製した。
【００６２】この半導体レーザ素子は、Ｖ溝が形成され
たｐ型ＧａＡｓ基板６０１の上に、ＳｉドープＧａＡｓ
電流狭窄層６０２が形成され、電流狭窄層６０２の上に
は、ｐ型ＧａＡｓバッファ層６０９が形成されている。
その上に、ｐ型ＺｎSＭｇ1-SＳTＳｅ1-T（０≦Ｓ≦１、
０≦Ｔ≦１）クラッド層６０３、ＺｎXＭｇ1-XＳYＳｅ
1-Y（０≦Ｘ≦１、０≦Ｙ≦１）活性層６０４、ｎ型Ｚ
ｎUＭｇUＳVＳｅ1-V（０≦Ｕ≦１、０≦Ｖ≦１）クラッ
ド層６０５およびｎ型ＺｎＳｅコンタクト層６０６が形
成されている。そして、ｐ型基板６０１側には、ｐ側電
極６３０が形成され、ｎ型コンタクト層６０６側には、
ｎ側電極６３１が形成されている。
【００６３】ｐ型バッファ層６０９が形成されているの
で、ＳｉドープＧａＡｓ層６０２の上にＺｎＭｇＳＳｅ
系の材料からなる半導体層を格子不整合なく成長させる
ことができる。
【００６４】この半導体レーザ素子は、実施例１と同様
な工程で作製することができる。
【００６５】この実施例における各半導体層の詳細は以
下の通りであり、その他の構造は実施例１と同様なもの
とすることができる。
【００６６】ｐ型ＧａＡｓバッファ層６０９：厚さ０．
５μｍ、ｐ型ＺｎSＭｇ1-SＳTＳｅ1-Tクラッド層６０
３：Ｚｎ0.75Ｍｇ0.25Ｓ0.42Ｓｅ0.58、厚さ１μｍ、Ｚ
ｎXＣｄ1-XＳYＳｅ1-Y活性層６０４：ＺｎＳｅ、厚さ
０．０５μｍ、平坦部の幅１μｍ、ｎ型ＺｎUＭｇUＳV
Ｓｅ1-Vクラッド層６０５：Ｚｎ0.75Ｍｇ0.25Ｓ0.42Ｓ
ｅ0. 58、厚さ１μｍ、ｎ型ＺｎＳｅコンタクト層６０
６：厚さ１μｍ。
【００６７】上記半導体レーザ素子は、室温で発振波長
４７０ｎｍで発振し、閾値電流は１００ｍＡであった。
また、上記において、活性層を多重量子井戸構造とし、
クラッド層をＳＣＨ構造としたところ、さらに閾値電流
は減少し、６０ｍＡにすることができた。
【００６８】（実施例５）図７は本発明の実施例５の半
導体レーザ素子を示す断面図である。この実施例は、カ
ルコパライト系の半導体レーザ素子として作製した。
【００６９】この半導体レーザ素子は、Ｖ溝が形成され
たｐ型ＧａＡｓ基板７０１の上に、ＳｉドープＧａＡｓ
電流狭窄層７０２が形成され、電流狭窄層７０２の上に
は、ｐ型バッファ層７０９が形成されている。その上
に、ｐ型Ｃｕ（ＡｌSＧａ1-S）（ＳTＳｅ1-T）2（０≦
Ｓ≦１、０≦Ｔ≦１）クラッド層７０３、Ｃｕ（ＡｌX
Ｇａ1-X）（ＳYＳｅ1-Y）2（０≦Ｘ≦１、０≦Ｙ≦１）
活性層７０４、ｎ型Ｃｕ（ＡｌUＧａ1-U）（ＳVＳ
ｅ1-V）2（０≦Ｕ≦１、０≦Ｖ≦１）クラッド層７０５
およびｎ型ＧａＡｓコンタクト層７０６が形成されてい
る。そして、ｐ型基板７０１側には、ｐ側電極７３０が
形成され、ｎ型コンタクト層７０６側には、ｎ側電極７
３１が形成されている。
【００７０】ｐ型バッファ層７０９が形成されているの
で、ＳｉドープＧａＡｓ層７０２の上にカルコパライト
系の材料からなる半導体層を格子不整合なく成長させる
ことができる。ｐ型バッファ層７０９としては、例え
ば、ＧａＡｓなどを用いることができる。
【００７１】この半導体レーザ素子は、実施例１と同様
な工程で作製することができる。
【００７２】この実施例における各半導体層の詳細は以
下の通りであり、その他の構造は実施例１と同様なもの
とすることができる。
【００７３】ｐ型バッファ層７０９：材料、ＧａＡｓ、
厚さ０．５μｍ、ｐ型Ｃｕ（ＡｌSＧａ1-S）（ＳTＳｅ
1-T）2クラッド層７０３：ＣｕＧａＳＳｅ、厚さ１μ
ｍ、Ｃｕ（ＡｌXＧａ1-X）（ＳYＳｅ1-Y）2活性層７０
４：ＣｕＡｌ0.9Ｇａ0.1Ｓｅ2、厚さ０．０５μｍ、ｎ
型Ｃｕ（ＡｌUＧａ1-U）（ＳVＳｅ1-V）2クラッド層７
０５：ＣｕＧａＳＳｅ、厚さ１μｍ、ｎ型ＧａＡｓコン
タクト層７０６：厚さ１μｍ。
【００７４】上記半導体レーザ素子は、室温で発振波長
４９０ｎｍで発振し、閾値電流は１００ｍＡであった。
また、上記において、活性層を多重量子井戸構造とし、
クラッド層をＳＣＨ構造としたところ、さらに閾値電流
は減少し、６０ｍＡにすることができた。
【００７５】上記において、カルコパライト系材料は、
カルコパライト型の結晶構造を有するものであればいず
れも用いることができ、ＣｕＡｌＧａ（ＳVＳｅ1-V）2
系以外の材料を用いることもできる。
【００７６】（実施例６）図８は本発明の実施例６の半
導体レーザ素子を示す断面図である。この実施例は、Ｉ
ｎＧａＡｓ／ＡｌＧａＡｓ／ＩｎＧａＰ歪系の半導体レ
ーザ素子として作製した。ＩｎＧａＡｓ／ＡｌＧａＡｓ
／ＩｎＧａＰ歪系の半導体レーザ素子は、Ｐｒ３+ドー
プファイバの励起光源用途に、高出力で発振できる１．
０２μｍ帯の半導体レーザ素子として開発が望まれてい
るものである。
【００７７】この半導体レーザ素子は、Ｖ溝が形成され
たｐ型ＧａＡｓ基板８０１の上に、ＳｉドープＧａＡｓ
電流狭窄層８０２が形成されている。電流狭窄層８０２
の上には、ｐ型ＩｎSＧａ1-SＰ（０≦Ｓ≦１）またはＡ
ｌTＧａ1-TＡｓ（０≦Ｔ≦１）からなるクラッド層８０
３、ＧａＡｓ光ガイド層８０７、ＩｎXＧａ1-XＡｓ／Ａ
ｌYＧａ1-YＡｓ（０≦Ｘ≦１、０≦Ｙ≦１）多重量子井
戸活性層８０４、ＧａＡｓ光ガイド層８０８、ｎ型Ｉｎ
UＧａ1-UＰ（０≦Ｕ≦１）またはＡｌVＧａ1-VＡｓ（０
≦Ｖ≦１）からなるクラッド層８０５およびｎ型ＧａＡ
ｓコンタクト層８０６が形成されている。そして、ｐ型
基板８０１側には、ｐ側電極８３０が形成され、ｎ型コ
ンタクト層８０６側には、ｎ側電極８３１が形成されて
いる。
【００７８】この半導体レーザ素子は、以下のようにし
て作製される。
【００７９】まず、実施例１と同様にして、ｐ型ＧａＡ
ｓ基板８０１の（１００）表面にＶ溝を形成し、その上
にＳｉドープＧａＡｓ電流狭窄層８０２を形成する。
【００８０】次に、Ｖ族材料としてＰＨ3およびＡｓＨ3
を用いて、ガスソースＭＢＥ法により、ｐ型ＩｎSＧａ
1-SＰまたはＡｌTＧａ1-TＡｓからなるクラッド層８０
３、ＧａＡｓ光ガイド層８０７、ＩｎXＧａ1-XＡｓ／Ａ
ｌYＧａ1-YＡｓ多重量子井戸活性層８０４、ＧａＡｓ光
ガイド層８０８、ｎ型ＩｎUＧａ1-UＰまたはＡｌVＧａ1
-VＡｓからなるクラッド層８０５およびｎ型ＧａＡｓコ
ンタクト層８０６を形成する。
【００８１】最後に電極８３０、８３１を形成して半導
体レーザ素子とする。
【００８２】この実施例における各半導体層の詳細は以
下の通りであり、その他の構造は実施例１と同様なもの
とすることができる。
【００８３】ｐ型ＩｎSＧａ1-SＰまたはＡｌTＧａ1-TＡ
ｓからなるクラッド層８０３：Ｉｎ0.49Ｇａ0.51Ｐ、厚
さ１μｍ、ＧａＡｓ光ガイド層８０７：厚さ０．５μ
ｍ、ＩｎXＧａ1-XＡｓ／ＡｌYＧａ1-YＡｓ多重量子井戸
活性層８０４：Ｉｎ0.3Ｇａ0.7Ａｓ／Ａｌ0.2Ｇａ0.8Ａ
ｓ、厚さ０．０１／０．０１μｍ、積層対５、平坦部の
幅１μｍ、ＧａＡｓ光ガイド層８０８：厚さ０．５μ
ｍ、ｎ型ＩｎUＧａ1-UＰまたはＡｌVＧａ1-VＡｓからな
るクラッド層８０５：Ｉｎ0.49Ｇａ0.51Ｐ、厚さ１μ
ｍ、ｎ型ＧａＡｓコンタクト層８０６：厚さ１μｍ。
【００８４】上記半導体レーザ素子は、室温で発振波長
１０２０ｎｍで発振し、閾値電流は１１ｍＡであった。
【００８５】上記において、クラッド層はＩｎＧａＰ系
材料を用いたが、ＡｌＧａＡｓ系材料を用いて形成する
こともできる。
【００８６】上記実施例１〜６において、半導体材料の
混晶比は、適宜変更することができる。また、電流狭窄
層はＧａＡｓを用いて形成したが、ＡｌＧａＡｓを用い
てもよい。光発光用積層部を形成する半導体材料は、上
述したものに限られず、ＧａＡｓ基板上に、直接または
間にバッファ層を介して積層される半導体材料であれば
いずれも用いることができる。
【００８７】また、上記実施例１〜６においては、ＭＢ
Ｅ法を用いて１回の成長工程により半導体レーザ素子を
作製したが、電流狭窄層をＭＢＥ法により形成し、その
後、ｐ型クラッド層からｎ型コンタクト層までをＭＯＣ
ＶＤ法などの他の成長方法を用いて形成して、２回の成
長工程により半導体レーザ素子を作製してもよい。
【００８８】施例１と同様なものとすることができる。
【００８９】
【発明の効果】上記の説明から明らかなように、本発明
によれば、従来の半導体レーザ素子に比べて、電流狭窄
幅を狭くすることができるので、水平方向への漏れ電流
が大幅に低減できる。よって、駆動電流を低くすること
ができ、信頼性を著しく向上することができる。
【００９０】また、１回または２回の少ない結晶成長工
程により、漏れ電流を低減した効率の良い電流狭窄構造
を形成することができる。よって、内部電流狭窄構造を
有する屈折率導波型半導体レーザ素子を歩留まりよく、
低コストで製造することができる。
【図面の簡単な説明】
【図１】本発明の一実施例である半導体レーザ素子の製
造工程を示す図である。
【図２】ＧａＡｓ基板（１００）面上に形成したＶ溝の
面方位を示す図である。
【図３】ＧａＡｓ基板（ｍ１１）（１≦ｍ≦３）面上に
成長させたＳｉドープＧａＡｌＡｓ層の導電性の基板温
度とＡｓの圧力とに対する依存性を示す図である。
【図４】本発明の実施例２の半導体レーザ素子を示す断
面図である。
【図５】本発明の実施例３の半導体レーザ素子を示す断
面図である。
【図６】本発明の実施例４の半導体レーザ素子を示す断
面図である。
【図７】本発明の実施例５の半導体レーザ素子を示す断
面図である。
【図８】本発明の実施例６の半導体レーザ素子を示す断
面図である。
【図９】従来の半導体レーザ素子の製造工程を示す図で
ある。
【符号の説明】 １０１、４０１、５０１、６０１、８０１、９０１−ｐ
型ＧａＡｓ基板 １０２、４０２、５０２、６０２、７０２、８０２、９
０２−電流狭窄層 １０３、４０３、５０３、６０３、７０３、８０３、９
０３−ｐ型クラッド層 １０４、４０４、５０４、６０４、７０４、８０４、９
０４−活性層 １０５、４０５、５０５、６０５、７０５、８０５、９
０５−ｎ型クラッド層 １０６、４０６、５０６、６０６、７０６、８０６、９
０６−ｎ型コンタクト層 １０７、１０８、５０７、５０８−光ガイド層 ４０９、５０９、６０９、７０９−バッファ層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 兼岩 進治 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (56)参考文献 特開 平６−140715（ＪＰ，Ａ) 特開 昭63−220587（ＪＰ，Ａ) 特開 平１−175282（ＪＰ，Ａ) 特開 昭56−91490（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01S 3/18 ＪＩＣＳＴファイル（ＪＯＩＳ)

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】 電流狭窄構造を有するＶ溝型半導体レー
    ザ素子であって、 （１００）面を表面とするｐ型ＧａＡｓ基板の該表面に
    Ｖ溝が、溝底部から該表面への途中までの両底側傾斜面
    部分の面方位を（ｍ１１）（１≦ｍ≦３）とし、該底側
    傾斜面部分から基板表面までの両表面側傾斜面部分の面
    方位を（ｎ１１）（３＜ｎ）として形成され、該Ｖ溝が
    形成された基板上にＳｉドープＡｌZＧａ1 -ZＡｓ（０≦
    Ｚ＜１）電流狭窄層が、該両底側傾斜面の上の部分では
    ｐ型の導電性を示し、該両表面側傾斜面の上の部分では
    ｎ型の導電性を示すように形成され、該電流狭窄層の上
    に、少なくとも（ＡｌXＧａ1-X）YＩｎ1-YＰ（０≦Ｘ≦
    １、０≦Ｙ≦１）からなる活性層の上下を（ＡｌSＧａ
    1-S）TＩｎ1-TＰ（０≦Ｓ≦１、０≦Ｔ≦１）からなる
    クラッド層と（ＡｌUＧａ1-U）VＩｎ1-VＰ（０≦Ｕ≦
    １、０≦Ｖ≦１）からなるクラッド層とで挟んでなる光
    発光用の積層部が形成されている半導体レーザ素子。
  2. 【請求項２】 電流狭窄構造を有するＶ溝型半導体レー
    ザ素子の製造方法であって、 （１００）面を表面とするｐ型ＧａＡｓ基板の該表面に
    Ｖ溝を、溝底部から該表面への途中までの両底側傾斜面
    部分の面方位を（ｍ１１）（１≦ｍ≦３）とし、該底側
    傾斜面部分から基板表面までの両表面側傾斜面部分の面
    方位を（ｎ１１）（３＜ｎ）として形成する工程と、 該Ｖ溝が形成された基板上にＳｉドープＡｌZＧａ1-ZＡ
    ｓ（０≦Ｚ＜１）電流狭窄層を、該両底側傾斜面の上の
    部分ではｐ型の導電性を示し、該両表面側傾斜面の上の
    部分ではｎ型の導電性を示すように形成する工程と、 該電流狭窄層の上に、少なくとも（ＡｌXＧａ1-X）YＩ
    ｎ1-YＰ（０≦Ｘ≦１、０≦Ｙ≦１）からなる活性層の
    上下を（ＡｌSＧａ1-S）TＩｎ1-TＰ（０≦Ｓ≦１、０≦
    Ｔ≦１）からなるクラッド層と（ＡｌUＧａ1-U）VＩｎ
    1-VＰ（０≦Ｕ≦１、０≦Ｖ≦１）からなるクラッド層
    とで挟んでなる光発光用の積層部を形成する工程と、 を含む半導体レーザ素子の製造方法。
  3. 【請求項３】 電流狭窄構造を有するＶ溝型半導体レー
    ザ素子であって、 （１００）面を表面とするｐ型ＧａＡｓ基板の該表面に
    Ｖ溝が、溝底部から該表面への途中までの両底側傾斜面
    部分の面方位を（ｍ１１）（１≦ｍ≦３）とし、該底側
    傾斜面部分から基板表面までの両表面側傾斜面部分の面
    方位を（ｎ１１）（３＜ｎ）として形成され、該Ｖ溝が
    形成された基板上にＳｉドープＡｌZＧａ1 -ZＡｓ（０≦
    Ｚ＜１）電流狭窄層が、該両底側傾斜面の上の部分では
    ｐ型の導電性を示し、該両表面側傾斜面の上の部分では
    ｎ型の導電性を示すように形成され、該電流狭窄層の上
    に、少なくとも（ＡｌXＧａ1-X）YＩｎ1-YＮ（０≦Ｘ≦
    １、０≦Ｙ≦１）からなる活性層の上下を（ＡｌSＧａ
    1-S）TＩｎ1-TＮ（０≦Ｓ≦１、０≦Ｔ≦１）からなる
    クラッド層と（ＡｌUＧａ1-U）VＩｎ1-VＮ（０≦Ｕ≦
    １、０≦Ｖ≦１）からなるクラッド層とで挟んでなる光
    発光用の積層部が形成されている半導体レーザ素子。
  4. 【請求項４】 電流狭窄構造を有するＶ溝型半導体レー
    ザ素子の製造方法であって、 （１００）面を表面とするｐ型ＧａＡｓ基板の該表面に
    Ｖ溝を、溝底部から該表面への途中までの両底側傾斜面
    部分の面方位を（ｍ１１）（１≦ｍ≦３）とし、該底側
    傾斜面部分から基板表面までの両表面側傾斜面部分の面
    方位を（ｎ１１）（３＜ｎ）として形成する工程と、 該Ｖ溝が形成された基板上にＳｉドープＡｌZＧａ1-ZＡ
    ｓ（０≦Ｚ＜１）電流狭窄層を、該両底側傾斜面の上の
    部分ではｐ型の導電性を示し、該両表面側傾斜面の上の
    部分ではｎ型の導電性を示すように形成する工程と、 該電流狭窄層の上に、少なくとも（ＡｌXＧａ1-X）YＩ
    ｎ1-YＮ（０≦Ｘ≦１、０≦Ｙ≦１）からなる活性層の
    上下を（ＡｌSＧａ1-S）TＩｎ1-TＮ（０≦Ｓ≦１、０≦
    Ｔ≦１）からなるクラッド層と（ＡｌUＧａ1-U）VＩｎ
    1-VＮ（０≦Ｕ≦１、０≦Ｖ≦１）からなるクラッド層
    とで挟んでなる光発光用の積層部を形成する工程と、 を含む半導体レーザ素子の製造方法。
  5. 【請求項５】 電流狭窄構造を有するＶ溝型半導体レー
    ザ素子であって、 （１００）面を表面とするｐ型ＧａＡｓ基板の該表面に
    Ｖ溝が、溝底部から該表面への途中までの両底側傾斜面
    部分の面方位を（ｍ１１）（１≦ｍ≦３）とし、該底側
    傾斜面部分から基板表面までの両表面側傾斜面部分の面
    方位を（ｎ１１）（３＜ｎ）として形成され、該Ｖ溝が
    形成された基板上にＳｉドープＡｌZＧａ1 -ZＡｓ（０≦
    Ｚ＜１）電流狭窄層が、該両底側傾斜面の上の部分では
    ｐ型の導電性を示し、該両表面側傾斜面の上の部分では
    ｎ型の導電性を示すように形成され、該電流狭窄層の上
    に、少なくともＺｎXＣｄ1-XＳYＳｅ1-Y（０≦Ｘ≦１、
    ０≦Ｙ≦１）からなる活性層の上下をＺｎSＣｄ1-SＳT
    Ｓｅ1-T（０≦Ｓ≦１、０≦Ｔ≦１）からなるクラッド
    層とＺｎUＣｄＳVＳｅ1-V（０≦Ｕ≦１、０≦Ｖ≦１）
    からなるクラッド層とで挟んでなる光発光用の積層部が
    形成されている半導体レーザ素子。
  6. 【請求項６】 電流狭窄構造を有するＶ溝型半導体レー
    ザ素子の製造方法であって、 （１００）面を表面とするｐ型ＧａＡｓ基板の該表面に
    Ｖ溝を、溝底部から該表面への途中までの両底側傾斜面
    部分の面方位を（ｍ１１）（１≦ｍ≦３）とし、該底側
    傾斜面部分から基板表面までの両表面側傾斜面部分の面
    方位を（ｎ１１）（３＜ｎ）として形成する工程と、 該Ｖ溝が形成された基板上にＳｉドープＡｌZＧａ1-ZＡ
    ｓ（０≦Ｚ＜１）電流狭窄層を、該両底側傾斜面の上の
    部分ではｐ型の導電性を示し、該両表面側傾斜面の上の
    部分ではｎ型の導電性を示すように形成する工程と、 該電流狭窄層の上に、少なくともＺｎXＣｄ1-XＳYＳｅ
    1-Y（０≦Ｘ≦１、０≦Ｙ≦１）からなる活性層の上下
    をＺｎSＣｄ1-SＳTＳｅ1-T（０≦Ｓ≦１、０≦Ｔ≦１）
    からなるクラッド層とＺｎUＣｄＳVＳｅ1-V（０≦Ｕ≦
    １、０≦Ｖ≦１）からなるクラッド層とで挟んでなる光
    発光用の積層部を形成する工程と、 を含む半導体レーザ素子の製造方法。
  7. 【請求項７】 電流狭窄構造を有するＶ溝型半導体レー
    ザ素子であって、 （１００）面を表面とするｐ型ＧａＡｓ基板の該表面に
    Ｖ溝が、溝底部から該表面への途中までの両底側傾斜面
    部分の面方位を（ｍ１１）（１≦ｍ≦３）とし、該底側
    傾斜面部分から基板表面までの両表面側傾斜面部分の面
    方位を（ｎ１１）（３＜ｎ）として形成され、該Ｖ溝が
    形成された基板上にＳｉドープＡｌZＧａ1 -ZＡｓ（０≦
    Ｚ＜１）電流狭窄層が、該両底側傾斜面の上の部分では
    ｐ型の導電性を示し、該両表面側傾斜面の上の部分では
    ｎ型の導電性を示すように形成され、該電流狭窄層の上
    に、少なくともＺｎXＭｇ1-XＳYＳｅ1-Y（０≦Ｘ≦１、
    ０≦Ｙ≦１）からなる活性層の上下をＺｎSＭｇ1-SＳT
    Ｓｅ1-T（０≦Ｓ≦１、０≦Ｔ≦１）からなるクラッド
    層とＺｎUＭｇＳVＳｅ1-V（０≦Ｕ≦１、０≦Ｖ≦１）
    からなるクラッド層とで挟んでなる光発光用の積層部が
    形成されている半導体レーザ素子。
  8. 【請求項８】 電流狭窄構造を有するＶ溝型半導体レー
    ザ素子の製造方法であって、 （１００）面を表面とするｐ型ＧａＡｓ基板の該表面に
    Ｖ溝を、溝底部から該表面への途中までの両底側傾斜面
    部分の面方位を（ｍ１１）（１≦ｍ≦３）とし、該底側
    傾斜面部分から基板表面までの両表面側傾斜面部分の面
    方位を（ｎ１１）（３＜ｎ）として形成する工程と、 該Ｖ溝が形成された基板上にＳｉドープＡｌZＧａ1-ZＡ
    ｓ（０≦Ｚ＜１）電流狭窄層を、該両底側傾斜面の上の
    部分ではｐ型の導電性を示し、該両表面側傾斜面の上の
    部分ではｎ型の導電性を示すように形成する工程と、 該電流狭窄層の上に、少なくともＺｎXＭｇ1-XＳYＳｅ
    1-Y（０≦Ｘ≦１、０≦Ｙ≦１）からなる活性層の上下
    をＺｎSＭｇ1-SＳTＳｅ1-T（０≦Ｓ≦１、０≦Ｔ≦１）
    からなるクラッド層とＺｎUＭｇＳVＳｅ1-V（０≦Ｕ≦
    １、０≦Ｖ≦１）からなるクラッド層とで挟んでなる光
    発光用の積層部を形成する工程と、 を含む半導体レーザ素子の製造方法。
  9. 【請求項９】 電流狭窄構造を有するＶ溝型半導体レー
    ザ素子であって、 （１００）面を表面とするｐ型ＧａＡｓ基板の該表面に
    Ｖ溝が、溝底部から該表面への途中までの両底側傾斜面
    部分の面方位を（ｍ１１）（１≦ｍ≦３）とし、該底側
    傾斜面部分から基板表面までの両表面側傾斜面部分の面
    方位を（ｎ１１）（３＜ｎ）として形成され、該Ｖ溝が
    形成された基板上にＳｉドープＡｌZＧａ1 -ZＡｓ（０≦
    Ｚ＜１）電流狭窄層が、該両底側傾斜面の上の部分では
    ｐ型の導電性を示し、該両表面側傾斜面の上の部分では
    ｎ型の導電性を示すように形成され、該電流狭窄層の上
    に、少なくともＣｕ（ＡｌXＧａ1-X）（ＳYＳｅ1-Y）2
    （０≦Ｘ≦１、０≦Ｙ≦１）からなる活性層の上下をＣ
    ｕ（ＡｌSＧａ1-S）（ＳTＳｅ1-T）2（０≦Ｓ≦１、０
    ≦Ｔ≦１）からなるクラッド層とＣｕ（ＡｌUＧａ1-U）
    （ＳVＳｅ1-V）2（０≦Ｕ≦１、０≦Ｖ≦１）からなる
    クラッド層とで挟んでなる光発光用の積層部が形成され
    ている半導体レーザ素子。
  10. 【請求項１０】 電流狭窄構造を有するＶ溝型半導体レ
    ーザ素子の製造方法であって、 （１００）面を表面とするｐ型ＧａＡｓ基板の該表面に
    Ｖ溝を、溝底部から該表面への途中までの両底側傾斜面
    部分の面方位を（ｍ１１）（１≦ｍ≦３）とし、該底側
    傾斜面部分から基板表面までの両表面側傾斜面部分の面
    方位を（ｎ１１）（３＜ｎ）として形成する工程と、 該Ｖ溝が形成された基板上にＳｉドープＡｌZＧａ1-ZＡ
    ｓ（０≦Ｚ＜１）電流狭窄層を、該両底側傾斜面の上の
    部分ではｐ型の導電性を示し、該両表面側傾斜面の上の
    部分ではｎ型の導電性を示すように形成する工程と、 該電流狭窄層の上に、少なくともＣｕ（ＡｌXＧａ1-X）
    （ＳYＳｅ1-Y）2（０≦Ｘ≦１、０≦Ｙ≦１）からなる
    活性層の上下をＣｕ（ＡｌSＧａ1-S）（ＳTＳｅ1 -T）2
    （０≦Ｓ≦１、０≦Ｔ≦１）からなるクラッド層とＣｕ
    （ＡｌUＧａ1-U）（ＳVＳｅ1-V）2（０≦Ｕ≦１、０≦
    Ｖ≦１）からなるクラッド層とで挟んでなる光発光用の
    積層部を形成する工程と、 を含む半導体レーザ素子の製造方法。
  11. 【請求項１１】 電流狭窄構造を有するＶ溝型半導体レ
    ーザ素子であって、 （１００）面を表面とするｐ型ＧａＡｓ基板の該表面に
    Ｖ溝が、溝底部から該表面への途中までの両底側傾斜面
    部分の面方位を（ｍ１１）（１≦ｍ≦３）とし、該底側
    傾斜面部分から基板表面までの両表面側傾斜面部分の面
    方位を（ｎ１１）（３＜ｎ）として形成され、該Ｖ溝が
    形成された基板上にＳｉドープＡｌZＧａ1 -ZＡｓ（０≦
    Ｚ＜１）電流狭窄層が、該両底側傾斜面の上の部分では
    ｐ型の導電性を示し、該両表面側傾斜面の上の部分では
    ｎ型の導電性を示すように形成され、該電流狭窄層の上
    に、少なくともＩｎXＧａ1-XＡｓ／ＡｌYＧａ1-YＡｓ
    （０≦Ｘ≦１、０≦Ｙ≦１）からなる活性層の上下をＩ
    ｎSＧａ1-SＰ（０≦Ｓ≦１）またはＡｌTＧａ1-TＡｓ
    （０≦Ｔ≦１）からなるクラッド層とＩｎUＧａ1-UＰ
    （０≦Ｕ≦１）またはＡｌVＧａ1-VＡｓ（０≦Ｖ≦１）
    からなるクラッド層とで挟んでなる光発光用の積層部が
    形成されている半導体レーザ素子。
  12. 【請求項１２】 電流狭窄構造を有するＶ溝型半導体レ
    ーザ素子の製造方法であって、 （１００）面を表面とするｐ型ＧａＡｓ基板の該表面に
    Ｖ溝を、溝底部から該表面への途中までの両底側傾斜面
    部分の面方位を（ｍ１１）（１≦ｍ≦３）とし、該底側
    傾斜面部分から基板表面までの両表面側傾斜面部分の面
    方位を（ｎ１１）（３＜ｎ）として形成する工程と、 該Ｖ溝が形成された基板上にＳｉドープＡｌZＧａ1-ZＡ
    ｓ（０≦Ｚ＜１）電流狭窄層を、該両底側傾斜面の上の
    部分ではｐ型の導電性を示し、該両表面側傾斜面の上の
    部分ではｎ型の導電性を示すように形成する工程と、 該電流狭窄層の上に、少なくともＩｎXＧａ1-XＡｓ／Ａ
    ｌYＧａ1-YＡｓ（０≦Ｘ≦１、０≦Ｙ≦１）からなる活
    性層の上下をＩｎSＧａ1-SＰ（０≦Ｓ≦１）またはＡｌ
    TＧａ1-TＡｓ（０≦Ｔ≦１）からなるクラッド層とＩｎ
    UＧａ1-UＰ（０≦Ｕ≦１）またはＡｌVＧａ1-VＡｓ（０
    ≦Ｖ≦１）からなるクラッド層とで挟んでなる光発光用
    の積層部を形成する工程と、 を含む半導体レーザ素子の製造方法。
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