KR100188573B1 - 비정질-탄소층을 가지는 반도체 소자 및 그의 제조방법 - Google Patents

비정질-탄소층을 가지는 반도체 소자 및 그의 제조방법 Download PDF

Info

Publication number
KR100188573B1
KR100188573B1 KR1019950029566A KR19950029566A KR100188573B1 KR 100188573 B1 KR100188573 B1 KR 100188573B1 KR 1019950029566 A KR1019950029566 A KR 1019950029566A KR 19950029566 A KR19950029566 A KR 19950029566A KR 100188573 B1 KR100188573 B1 KR 100188573B1
Authority
KR
South Korea
Prior art keywords
amorphous carbon
carbon film
film
gas
semiconductor device
Prior art date
Application number
KR1019950029566A
Other languages
English (en)
Inventor
가주히꼬 엔도
Original Assignee
가네꼬 히사시
닛뽕덴끼 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP6217470A external-priority patent/JP2748864B2/ja
Priority claimed from JP7021429A external-priority patent/JP2751851B2/ja
Priority claimed from JP7035023A external-priority patent/JP2748879B2/ja
Priority claimed from JP7064066A external-priority patent/JP2845160B2/ja
Application filed by 가네꼬 히사시, 닛뽕덴끼 가부시키가이샤 filed Critical 가네꼬 히사시
Application granted granted Critical
Publication of KR100188573B1 publication Critical patent/KR100188573B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H01L21/0212—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC the material being fluoro carbon compounds, e.g.(CFx) n, (CHxFy) n or polytetrafluoroethylene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02115—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material being carbon, e.g. alpha-C, diamond or hydrogen doped carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02304—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment formation of intermediate layers, e.g. buffer layers, layers to improve adhesion, lattice match or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/3146—Carbon layers, e.g. diamond-like layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02131—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being halogen doped silicon oxides, e.g. FSG
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312—Organic layers, e.g. photoresist
    • H01L21/3127—Layers comprising fluoro (hydro)carbon compounds, e.g. polytetrafluoroethylene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Formation Of Insulating Films (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 층간 절연층 비결정 탄소막로 이루어진 반도체소자를 제공한다. 비결정 탄소막은 불소를 함유할 수 있다. 또한, 본 발명 불소(F) 함유 비결정 탄소막은 이루어진 층간 절연층 포함하는 반도체소자의 제조방법응 제공하며, 이 방법에는 (a) CF4, C3F6, C3F6, C4F8및 CHF3중 하나 이상, 및 (b) N2, NO, NO2, NH3및 NF3중 하나 이상을 함유하는 혼합기체를 사용하여 플라스마-촉진 화학적 증기 증착(PCVD)을 수행하는 단계가 포함된다. 본 발명의 방법은 뛰어난 내열성 및 에칭 특성을 가지는 비결정 탄소막을 제공한다. 비결정 탄소막의 반도체소자 층간 절연층을 조성함으로써, 반도체소자는 더 빠른 속도로 작동할 수 있게 되었다.

Description

비정질 탄소층을 가지는 반도체소자 및 그의 제조방법
제1도(a)는 비정질 탄소막으로 이루어진 층간 절연층을 가지는 쌍극 트랜지스터로 작제된 반도체소자의 단면도이다.
제1도(b)는 비정질 탄소막으로 이루어진 층간 절연층을 가지는 MOSFET로 작제된 반도체소자의 단면도이다.
제2도는 질소 또는 실리콘 함유 불화 비정질 탄소막을 증착하는 장치를 설명하는 개요도이다.
제3도는 비정질 탄소막으로 이루어진 층간 절연층을 가지는 반도체소자의 단면도이다.
제4도(a) 및 (b)는 비정질 탄소막 깊이 방향으로의 불소함량 분포를 보여주는 그래프이다.
제5도는 비정질 탄소막의 불소함량과 CF4/CH4유입비 사이의 관계를 보여주는 그래프이다.
제6도는 불화 비정질 탄소막 깊이 방향으로의 불소함량 분포를 보여주는 그래프이다.
제7도는 비정질 탄소막과 불화 비정질 탄소막의 전류-전압 특성을 보여주는 그래프이다.
제8도는 신호지연 시간과 본 발명 반도체소자 내의 불소분자 농도 사이의 관계를 보여주는 그래프이다.
제9도는 비정질 탄소막 내의 질소함량과 전체 기체에 대한 N2기체의 유입비 사이의 관계를 보여주는 그래프이다.
제10도는 전체 기체에 대한 N2기체의 유입비에 따라 비정질 탄소막의 내열성이 어떻게 변화하는가를 보여주는 그래프이다.
제11도는 비정질 탄소막의 유전상수와 막의 질소함량 사이의 관계를 보여주는 그래프이다.
제12도는 실리콘함량과 전체 기체에 대한 SiH4의 유입비 사이의 관계를 보여주는 그래프이다.
제13도는 전체 기체에 대한 SiH4기체의 유입비에 따라 비정질 탄소막의 내열성이 어떻게 변화하는가를 보여주는 그래프이다.
제14도는 비정질 탄소막의 유전상수와 막의 실리콘함량 사이의 관계를 보여주는 그래프이다.
제15도는 O2플라즈마 하에서 증착되는 비정질 탄소막의 에칭속도를 보여주는 그래프이다.
제16도는 CF4플라즈마 하에서 증착되는 비정질 탄소막의 에칭속도를 보여주는 그래프이다.
제17도(a)는 비정질 탄소막으로 이루어진 층간 절연층 및 층간 절연층과 다른 성분들 사이에 삽입된 버퍼층을 가지는 쌍극 트랜지스터로 작제된 반도체소자의 단면도이다.
제17도(b)는 비정질 탄소막으로 이루어진 층간 절연층 및 층간 절연층과 다른 성분들 사이에 삽입된 버퍼층을 가지는 MOSFET 로 작제된 반도체소자의 단면도이다.
제18도(a)는 비정질 탄소막과 버퍼층 사이에 전이층을 가지는 반도체소자의 구조를 보여준다.
제18도(b)는 전이층이 없는 반도체소자의 구조를 보여준다.
제19도는 헬리콘파 플라즈마를 통한 불화 비정질 탄소막 증착용 장치의 개요도이다.
제20도는 극초단파 플라즈마를 통한 불화 비정질 탄소막 증착용 장치의 개요도이다.
제21도는 평행 평판형 플라즈마원을 사용하여 증착되는 불화 비정질 탄소막의 증착속도를 보여주는 그래프이다.
제22도는 평행 평판형 플라즈마원을 사용하여 증착되는 불화 비정질 탄소막의 유전상수를 보여주는 그래프이다.
제23도는 헬리콘파 플라즈마원이 사용될 때, H2유입율에 대한 증착속도의 종속도를 보여주는 그래프이다.
제24도는 극초단파 플라즈마원이 사용될 때, H2유입율에 대한 증착속도의 종속도를 보여주는 그래프이다.
제25도는 바이어스 전압에 대한 증착속도의 종속도를 보여주는 그래프이다.
본 발명은 반도체소자, 더 구체적으로는, 유전상수(dielectric constant)가 작아서 선지연(wire delay)을 감소시킴으로써 반도체소자를 통상적인 반도체소자에 비해 더 빠른 속도로 작동할 수 있도록 하여 주는 절연물질로 이루어진 층간 절연층을 포함하는 반도체장치에 관한 것이다. 본 발명은 또한 상기 반도체소자의 제작방법에 관한 것이다.
반도체소자내 배선폭(wiring width) 및 배선 사이 간격의 감소가 요구되면서 반도체소자내 선부유 정전용량(wire floating capacitance) 및 선저항(wire resist ance)이 증가하고 그 결과로 반도체소자의 고속작동에 방해가 되는 선지연이 증가하게 되었다. 따라서, 최근에는 선지연을 줄이기 위한 목적으로 다중배선층이 사용되는 절연물질을 개선하기 위한 시도가 있어 왔다. 선지연은 일반적으로 절연물질 유전상수의 루트(root)에 비례하기 때문에, 선지연은 유전상수가 낮은 절연물질로 다중 배선층을 구성함으로써 감소될 수 있다. 현재의 층간 절연막은 유전상수가 약 4 인 SiO2등으로 이루어져 있으며, 3 또는 그 이하의 유전상수를 가지는 절연물질의 개발이 요구되고 있다. 이러한 목적을 위하여, 불소(F)를 함유하는 SiO2로 이루어져 있어서 유전상수가 감소된 SiOH, 및 SiO2등의 무기물질보다 유전상수가 작은 폴리이미드와 같은 유기물질과 같이 낮은 유전상수를 가지는 절연물질을 제공하기 위한 시도가 계속되고 있다.
예를 들어, 본 발명자는 [55th Meeting of Applied Physics Institution, No. 3. 21a-G-11, 1994, 9, 19]에 폴리이미드의 플라즈마 불화(Plasma fluorination)에 대하여 발표한 바 있다. 불화 폴리이미드는 3 또는 그 이하의 유전상수를 가진다. 본 출원인이 [No. 3. 21a-G-11]을 선행기술로 인정하는 것은 아니라는 것이 주지되어야 한다. 이 논문은 단지 본 발명의 배경을 더 쉽게 이해하도록 하기 위하여 인용하였다.
또 하나의 예로서, 1992 년 6 월 23 일에 공개된 일본국 특허공개 제 4-174912 호에서는 직경 1 ㎜ 이하의 직선도체(linear conductor)로 이루어진 케이블 및 도체 주위를 덮고 있으며 유전상수가 3 이하인 플라즈마중합 절연막을 제안하고 있다.
또 다른 예로는 R. d'Agostino, F. Cramarossa, V. Colaprico, 및 R. d'Ettole 이 Americian Institute of Physics 를 통하여 [J. Appl. Phys. 54(3), p 1284 - 1288, 1983년 3월]에 보고한 Mechanisms of etching and polymerization in radiofrequency discharges of CF4-H2, CF4-C2F4, C2F6-H2, C3F8-H2라는 제목의 논문이 있다. 이 논문에서는 CF4-H2, C2F6-H2, C3F8-H2및 CF4-C2F4이 공급된 rf 플라즈마내에서 Si의 에칭(etching) 또는 토양에서 분리된 Si 기판 상에 플루오로카본을 증착하는 동안에 수득된 결과를 보고하고 있다.
또 다른 예로는 N. Amyot, J. E. Klemberg-Sapieha, 및 M. R. Wertheimer 에 의하여 [IEEE Transactions on Electrical Insulation, Vol. 27 No. 6, p 1101 - 1107, 1992년 12월]에 보고된 Electrical and Structural Studies of Plasma-polymerized Fluorocarbon Films 라는 제목의 논문이 있다. 이 연구에서는 고주파 글로 방전(glow discharge) 증착법으로 두께 8 ㎛ 이하의 플라즈마중합 플루오로카본막을 제조하여 기판의 전하 보유(일렉트릿; electret) 특성을 조사하였다. '순한(mild)' 플라즈마 조건하에서 불소 농도가 높은 (F/C1.9) 기판이 수득되었는데, F/C 가 낮은 막은 부분적으로 산화되어 있었다.
또 다른 예로는 S. W. Pang 과 M. W. Horm 이 Americian Vacum Society 를 통하여 [J. Vac. Sci. Technol. B8(6), p 1980 - 1984, 1990 년 11월/12월]에 보고한 Plasma-deposited amorphous carbon films as planarization layers 라는 제목의 논문이 있다. 이 보고에 따르면, 비정질 탄소막의 플라즈마-촉진 화학적 증기증착을 이용한 건조 플라나리제이션(planarization)법이 개발되었다. 막의 특성은 기판 기체조성물, rf 력, 이온 충격도(degree of ion bombardment), 온도, 압력, 전극 간격 등과 같은 증착조건에 달려있다. 평면 막은 저온에서 낮은 이온충격도 및 고증착도(100 - 300 ㎚/분)로 증착된다.
그러나, 불소를 함유하는 SiO2는 3 정도의 유전상수를 나타냄으로써, 유전상수를 충분히 감소시키지 못했다. 더욱이, 불소를 함유하는 SiO2로 이루어진 층간 절연막은 습기에 대한 특성에 문제점을 안고 있다. 한편, 폴리이미드 수지로 이루어진 층간 절연막 또한 문제점을 가지고 있는데, 이것은 상기 막이 내열성의 낮은 상한선, 구체적으로 말하면 겨우 400℃ 정도의 내열성을 가지고 있다는 것과 막에 존재하는 습기가 습화 과정에서 반도체소자에 나쁜 영향을 준다는 것, 및 폴리이미드 수지를 경화시키는 동안에 발생하는 부피의 축소가 막을 파손시킬 수 있다는 것이다.
낮은 유전상수를 가지는 절연물질로 이루어진 층간 절연층을 포함하는 반도체소자를 제공하는 것이 본 발명의 목표이다.
본 발명의 또 다른 목표는 상기 반도체소자의 제조방법을 제공하는 것이다.
본 발명은 층간 절연막이 비정질 탄소막으로 이루어진 반도체소자를 제공한다. 이 비정질 탄소막은 불소(F)를 함유하지 않으면서도 3 또는 그 이하의 유전상수를 나타내는 절연물질이다.
비정질 탄소막은 불소(F)를 함유할 수 있다. 불소를 비정질 탄소막에 첨가함으로써, 유전상수를 2.5 또는 그 이하로 낮출 수 있게 된다. 비정질 탄소막은 탄소원자가 높은 정도로 교차결합되어 있는 구조를 가진다. 이러한 구조는 폴리이미드에 비하여 높은 내열성을 가지게 하여 주며, 중합 도중 비정질 탄소막에 습기가 발생하지 않도록 하여준다.
반도체소자에 비정질 탄소막의 층간 절연층을 조성함으로써, 반도체소자의 신뢰성을 떨어뜨리지 않으면서 선지연을 감소시킬 수 있다.
비정질 탄소막은 탄화수소의 모노머 분자를 가소성 조건으로 하여 탄소의 라디칼 분자 및 이온을 발생시키고, 상기 탄소 라디칼 분자 및 이온을 반도체 기판 상에서 활성화시킴으로써 형성된다. 사용되는 모노머에는 CH4, C2H4및 C2H2와 같은 탄화수소 계열의 기체, 및 고형 또는 액상의 나프탈렌 분자가 포함된다.
비정질 탄소막을 불화하기 위해서는 CF4, C2F8, C2F4, C2F2및 SF6와 같은 불소 계열의 기체를 상기 탄화수소 계열의 기체와 함께 사용해야 한다. 이 불소 계열의 기체로부터 플라즈마를 통하여 불소 라디칼 및 이온이 생성되고 불소가 비정질 탄소막에 첨가되게 된다.
비정질 탄소막과 비정질 탄소막의 아래에 증착된 하지층 사이의 인터페이스(interface)에 불소(F)가 존재할 경우, 비정질 탄소막과 하지층의 부착성이 떨어지므로 비정질 탄소막이 벗겨지기 쉬운 경향이 있다. 따라서, 불소(F)함량이, 비정질 탄소막의 깊이방향으로의 분포를 갖도록 하는 것이 바람직하다. 보다 바람직하게는 비정질 탄소막과 비정질 탄소막 아래에 있는 하지층 사이의 인터페이스에는 불소(F)가 존재하지 않도록 분포시키는 것이 바람직하다.
제1도(a) 및 제1도(b)는 각각 쌍극 트랜지스터 및 MOS 형전계효과 트랜지스터(MOSFET)를 설명하고 있는데, 이들 각각의 층간 절연층은 불화 비정질 탄소막으로 이루어져 있다.
제1도(a)에 나타낸 쌍극 트랜지스터는 n+형 확산층(9)이 형성되어 있는 p 형 반도체 기판(11)을 가지는 것이 바람직하다. n+형 확산층(9)상에 에피택시(epitaxy)에 의하여 n 형층(8)이 형성되고, n 형층(8)에 연이어 이온 임플랜테이션(implantation)에 의하여 p+형 분리층(10)이 형성된다. 에피택셜층(8)상에 베이스(base)로서 역할을 하는 p 형층(7)이 형성되고, p 형층(7)상에 n+형 이미터(emitter)층(6)이 형성된다. n+형 확산층(9)을 컬렉터(collector)로서 역할을 하는 n+형 폴리실리콘 전극(4)과 연결하기 위하여 n+형 층(5)이 형성된다. n+형 이미터층(6)상에 게이트(gate)역할을 하는 금속 전극(2)가 형성된다. 비정질 탄소막 또는 불화 비정질 탄소막은 쌍극 트랜지스터의 활성 영역 및 배선 전극을 덮기 위한 층간 절연물로서 사용된다.
제1도(b)에 나타낸 MOSFET 로서 작제된 반도체소자는, 활성영역으로 사용될 부분 이외의 영역에 필드(field) SiO2산화막을 형성시킨 p 형 반도체 기판(11)을 갖는다. 활성 영역에는 소스(source)(14) 및 드레인(drain)(15)이 형성된다. 소스(14)와 드레인(15)의 중간에는 게이트 전극(13)이 얇은 SiO2막(나타내지 않았음)상에 형성되는데, 상기 전극 13 은 폴리실리콘으로 이루어져 있다. 비정질 탄소막은 상기 접점을 완전히 덮을 수 있도록 증착된다.
불소를 함유하는 상기 비정질 탄소막은 약 2.1 정도의 유전상수를 나타낸다. 이 비정질 탄소막이 충분히 낮은 유전상수를 보일지라도, SiO2에 비하여 내열온도가 작아서 불화 비정질 탄소막은 단지 제한된 용도로만 사용될 수 있다. 예를 들면, 불소함유 비정질 탄소막은 약 420℃ 에서 열분해되기 시작하여 막의 두께가 감소하고 기체가 발생하게 된다. 따라서, 비정질 탄소막을 사용할 경우에는 처리 온도를 420℃ 이하로 유지하는 것이 필연적이다. 그러나, 반도체소자의 제조 과정에서 종종 고온 열처리를 필요로 할 때가 있기 때문에 최하 450℃ 온도의 열처리에서도 견딜 수 있도록 비정질 탄소막을 변형시킬 필요가 있다.
상기는 불화 비정질 탄소막에 또 다른 원자를 도입함으로써 수행될 수 있다. 불화 비정질 탄소막은 탄소 불화물 또는 불소 계열 기체와 수소 계열 기체의 혼합 기체를 사용하여 형성되기 때문에, 불화 비정질 탄소막은 일반적으로 탄소, 불소 및 수소 원자를 함유한다. 탄소원자는 막 내에서 탄소-탄소 결합을 형성하기 때문에 막의 핵을 형성한다. 불소원자는 막의 유전상수를 감소시킨다. 수소원자는 막 내의 비결합 궤도를 없애주는 기능을 가진다. 비정질 탄소막에 질소원자 또는 실리콘원자를 도입함으로써, 비정질 탄소막 내에 탄소-질소 및 탄소-실리콘과 같은 강한 결합이 생성되기 때문에 막의 교차결합도가 높아지고, 이에 따라 막의 내열성 및 에칭 저항성이 촉진된다.
따라서, 본 발명은 불소(F) 이외에도 질소(N)를 더 함유하는 비정질 탄소막을 또한 제공한다. 비정질 탄소막은 질소 대신에 실리콘(Si)을 함유할 수도 있다.
또한 본 발명은 층간 절연층이 비정질 탄소막으로 이루어져 있고, 비정질 탄소막으로부터의 기체 방출을 억제하기 위한 버퍼층을 포함하며, 상기 버퍼층은 비정질 탄소막과 비정질 탄소막에 인접하여 존재하는 반도체소자의 요소 사이에 존재하는 반도체소자를 제공한다. 여기서, 반도체소자의 요소는 전극, 배선 및 트랜지스터 부분 등과 같은 것을 의미한다.
바람직한 구현예로서, 반도체소자는 비정질 탄소막과 버퍼층 사이에 삽입된 전이층을 더 포함하는데, 상기 전이층은 비정질 탄소막의 조성으로부터 버퍼층의 조성으로 조금씩 변해가는 조성을 가진다.
또 다른 바람직한 구현예로서, 버퍼층은 비정질 탄소막에 비하여 작은 두께를 가진다. 버퍼층의 두께는 반도체소자의 제조에서 수행되는 열처리 온도에 따라 결정된다.
따라서, 본 발명을 구현한 반도체소자는 비정질 탄소막과 전극 및 배선 등의 요소 사이에 삽입된 버퍼층을 포함한다. 버퍼층은 열처리시 비정질 탄소막으로부터의 기체 방출을 억제함으로써 고온 열처리를 견딜 수 있는 반도체소자를 제공한다. 버퍼층을 구성하는 물질은 SiO2, Si3N4, 실리콘을 함유하는 비정질 탄소막, 또는 질소를 함유하는 비정질 탄소막으로부터 선택할 수 있다.
버퍼층을 구성하는 물질이 상기에 언급된 것들로 제한되지는 않는다는 것에 주의해야 한다. 밀집도가 높아서 비정질 탄소막으로부터의 기체 방출을 억제함으로써 막의 분해를 막을 수 있는 것이라면 어떠한 물질이라도 선택될 수 있다. 일반적으로, 그러한 물질들은 비정질 탄소막에 비하여 큰 유전상수를 가진다. 예를 들어, SiO2, Si3N4, 및 질소 또는 실리콘을 함유하는 비정질 탄소막은 각각 4, 7 및 3 의 유전상수를 가진다. 그러나, 상기 언급된 바와 같이 비정질 탄소막에 비하여 작은 두께로 버퍼층을 형성시킴으로써, 버퍼층을 함유하는 비정질 탄소막의 유전상수를 버퍼층을 함유하지 낳는 비정질 탄소막의 유전상수로까지 감소시킬 수 있다.
또한, 본 발명은 반도체소자의 층간 절연막을 이루는 불소(F)함유 비정질 탄소막의 제조방법을 제공하는데, 이 방법에는 CxFy기체(식중, X 는 1 내지 4 범위의 정수이며, y 는 4 내지 8 범위의 정수이다)를 사용한 플라즈마-촉진 화학적 증기증착(PCVD)을 수행하는 단계가 포함되며, 비정질 탄소막이 증착되는 기판은 플라즈마가 발생되는 영역 밖에 배치된다.
본 발명은 또한 반도체소자의 층간 절연막을 이루는 불소(F)함유 비정질 탄소막의 제조방법을 제공하는데, 이 방법에는 CxFy기체(식중, x 는 1 내지 4 범위의 정수이며, y 는 4 내지 8 범위의 정수이다)를 사용한 플라즈마-촉진 화학적 증기증착(PCVD)을 수행하는 단계가 포함되며, 비정질 탄소막이 증착되는 기판은 플라즈마가 발생되는 영역 밖에 배치되고, PCVD 가 수행되는 동안 고주파 전력이 공급된다.
상기의 방법을 사용하는 이유는 하기와 같다. 배선들을 서로 분리하기 위한 층간 절연물질은 가능한 한 작게 감소된 유전상수, 물질이 패터닝된(patterned) 배선들 사이의 공간을 충분히 채울 수 있는 능력, 및 단위 시간당 제조효율을 높이기 위한 최소 0.1 ㎛/분 의 증착속도 등을 필요로 한다. 현재 사용되고 있는 SiO2층간 절연층은 고밀도 플라즈마를 사용하고, 반도체 기판에 바이어스 전압을 적용함으로써 절연물질에 요구되는 특성중 공간-충진 특성 및 증착속도에 대한 요구는 만족시킬 수 있다. 그러나, SiO2층간 절연층은 겨우 4 의 유전상수를 가지고 있으며, 유전상수를 4 보다 작은 범위로 감소시키기는 상당히 어렵다. 또 다른 절연물질로 불화 비정질 탄소막을 사용할 경우, 유전상수를 3 또는 그 이하로 감소시킬 수 있지만, 불화 비정질 탄소막으로 이루어진 층간 절연층은 SiO2층에 비하여 막의 증착속도 및 패터닝된 배선의 공간이 막으로 충진된 이후의 플라나리제이션 면에서 떨어진다.
통상적인 불화 비정질 탄소막이 증착속도가 느리고 패터닝된 배선의 플라나리제이션이 떨어지는 이유는 막 증착이 저밀도의 플라즈마를 통하여 수행되어 원료물질로서의 모노머가 플라즈마를 통하여 느린 속도로 분해됨으로써 막 증착에 기여 하는 불화 탄소 라디칼의 밀도가 작기 때문이다. 이러한 이유때문에 막을 1 ㎛ 의 두께로 증착하는 데에 30 분 이상이 소요된다. 따라서, 실용적인 사용을 위해서는 증착속도가 2 배 또는 그 이상이 될 필요가 있다. 게다가, 통상적인 평행 평판형 저밀도 플라즈마는 탄소 불화물 기체만을 사용하여 비정질 탄소막을 증착할 수는 없다. 필름이 증착될 때 수소기체를 첨가할 필요가 있다. 첨가되는 수소기체는 탄소원자와 결합하여 막의 일부를 형성한다. 막에 존재하는 수소원자는 막의 교차결합도를 떨어뜨려서 막의 내열성을 불량하게 한다. 따라서, 이제는 수소원자를 첨가하지 않고 막 증착을 수행할 수 있는 방법이 요구되고 있다. 비정질 탄소막의 막 구조는 이온 조사에 의하여 현저하게 변화된다. 통상의 평행 평판형 저밀도 플라즈마에서는 조사된 이온이 기판에 적용된 자체-바이어스에 의하여 많은 양의 에너지를 가지게 되므로, 원리적으로 볼 때 이온에너지를 비정질 탄소막 증착에 적절한 값으로 조절하기가 어려워져서 패터닝된 배선의 플라나리제이션이 불량하게 되는 결과를 가져온다.
상기 언급된 문제점은 본 발명에 따른 방법으로 극복할 수 있다. 본 발명의 방법에서는 필름 증착속도에 기여하는 라디칼 밀도를 증가시키기 위하여 고밀도 플라즈마가 사용된다. 더욱이, 반도체기판을 플라즈마가 발생하는 영역의 밖에 배치함으로써 반도체 기판에 조사되는 이온에너지를 감소시킬 수 있게 됨에 따라 수소를 첨가하지 않고 불화 비정질 탄소막을 증착하는 것 또한 가능하다. 또한 본 발명의 방법에서는 비정질 탄소막이 증착되는 반도체 기판에 고주파 전압이 적용되어 기판의 전압이 적정화 됨으로써 이온에너지를 변화시키고 내열성 및 플라나리제이션과 같은 막의 특성을 조정하는 것이 가능하게 된다.
본 발명에 따라 제조되는 불화 비정질 탄소막은 플라즈마를 통하여 CF4, C2F6, C3F8및 C4F8과 같은 불화탄소 계열의 모노머 분자를 여기시키고, 이에 따라 생성된 라디칼 분자 및 이온을 반도체 기판 상에서 활성화 시킴으로써 제조된다. 플라즈마를 통한 막 증착은 일반적으로 증착특성을 가지고 있는 라디칼의 증착반응과 에칭특성을 가지고 있는 이온 및 라디칼의 에칭반응의 조합에 기인하여 일어나는 것으로 여겨진다. 플라즈마원으로 고밀도 플라즈마를 사용할 경우, 평행 평판형 플라즈마 발생기에 비하여 모노머의 분해속도가 증가됨으로써 증착성을 가지고 있는 불화 탄소 라디칼의 밀도가 증가한다. 따라서, 막 증착이 촉진되어 막 증착속도가 높아지는 결과를 가져온다.
통상적인 평행 평판형 플라즈마에서는 반도체 기판에 적용된 자체-바이어스 전압에 의하여 이온이 가속됨으로써 이온 조사에 의하여 수행되는 에칭이 촉진된다. 따라서, CF 계열의 기체로만 플라즈마를 발생시키면, 에칭 속도가 막의 증착속도보다 커짐으로써 불화 비정질 탄소막의 증착을 수행할 수 없다. 비정질 탄소막을 증착시키기 위해서는 에처(etcher)로서 작용하는 것으로 여겨지는 불소원자를 수소원자의 첨가 등에 의하여 제거할 필요가 있다.
본 발명의 방법에서는 헬리콘파(helicon wave) 방출 및 극초단파 방출 등의 고밀도 플라즈마를 사용하고, 이에 더하여 플라즈마가 생성되는 영역을 막 증착이 수행되는 영역과 분리시킨다. 이렇게 함으로써 높은 이온 밀도에 관계없이 이온 에너지를 작게 할 수 있다. 상기 고밀도 플라즈마원에서는 에칭이 억제됨에 따라 수소를 첨가하지 않고 막의 증착을 수행할 수 있다. 그럼으로써, 이제는 통상적인 평행 평판형 플라즈마의 비정질 탄소막에 존재하며 비정질 탄소막의 내열성을 떨어뜨리는 수소원자를 제거할 수 있게 되었다. 더욱이, 고주파 전력을 적용함으로써 기판의 전압이 조정되므로, 이온의 조사가 적정화되기 때문에 막의 내열성 및 플라나리제이션을 향상시키는 결과를 가져왔다.
본 발명은 또다른 반도체소자의 층간 절연층을 이루는 불소(F)함유 비정질 탄소막의 제조방법을 제공하는데, 이 방법에는 (a) CF4, C2F6, C3F8, C4F8및 CHF3중 하나 이상과 (b) N2, NO, NO2, NH3및 NF3중 하나 이상을 함유하는 혼합기체를 사용하여 플라즈마-촉진 화학적 증기증착(PCVD)을 수행하는 단계가 포함된다.
바람직한 구현예로서, 혼합 기체는 (c) H2, CH4, C2H6, C2H4, C2H2및 C3H8중 하나 이상을 더 포함한다.
또한, 본 발명은 반도체소자의 층간 절연층을 이루는 불소(F)함유 비정질 탄소막의 제조방법을 제공하는데, 이 방법에는 (a) CF4, C2F6, C3F8, C4F8및 CHF3중 하나 이상과 (b) SiH4, SiH6, 및 SiF4중 하나 이상을 함유하는 혼합기체를 사용하여 플라즈마-촉진 화학적 증기증착(PCVD)을 수행하는 단계가 포함된다.
바람직한 구현예로서, 혼합 기체는 (c) H2, CH4, C2H6, C2H4, C2H2및 C3H8중 하나 이상을 더 포함한다.
상기 언급된 불소함유 비정질 탄소막은 약 2.1의 유전상수를 나타낸다. 상기 비정질 탄소막이 충분히 낮은 유전상수를 가지고 있을지라도, SiO2에 비하여 내열성이 낮아서 결과적으로 제한된 범위의 용도만을 가진다. 예를 들어, 불소함유 비정질 탄소막은 약 420℃에서 열분해되기 시작하므로 막의 두께가 감소하고 기체가 발생하는 결과를 가져온다. 따라서, 비정질 탄소막을 사용할 때 420℃ 이하의 열처리 온도를 유지시킬 필요성이 생긴다.
비정질 탄소막이 층간 절연물질로서 사용될 때, 통상적인 리토그래피(lithography)를 사용하여 패터닝(patterning)을 수행할 필요성이 있다. 그러나, 비정질 탄소물질은 리토그래피에 사용되는 레지스터(resist)와 유사하게 주로 탄소로 구성되어 있기 때문에, CF4또는 CHF3로 에칭될지라도 에칭과 레지스트 사이의 선택비를 크게 하는 것은 불가능하다. 예를 들어, 1 ㎛ 의 두께를 가지는 비정질 탄소막을 패터닝할 때에는, 비정질 탄소막 상에 2 ㎛ 이상 레지스트를 덮어야 한다. 또한, 레지스트를 제거할 때에는, 일반적으로 산소 플라즈마로 회화(ashed)한다. 그러나, 비정질 탄소막 또한 비정질 탄소막과 함께 회화되기 때문에, 비정질 탄소막은 산소 플라즈마에 의하여 에치외딕 어려운 구조를 가져야 한다.
상기의 구조는 불화 비정질 탄소막에 또 다른 원자를 도입함으로써 성취된다. 불화 비정질 탄소막은 불화탄소 계열의 기체 또는 불화탄소 계열의 기체와 수소 기체의 혼합 기체를 사용하여 형성되기 때문에, 불화 비정질 탄소막은 일반적으로 탄소, 불소 및 수소원자를 함유하게 된다. 탄소원자는 막에서 탄소-탄소 결합을 형성함으로써 막의 핵을 형성한다. 불소원자는 막의 유전상수를 감소시킨다. 수소원자는 막 내의 비결합 궤도를 없애준다. 비정질 탄소막에 질소 원자 또는 실리콘원자를 도입함으로써, 비정질 탄소막에 탄소-질소 및 탄소-실리콘과 같이 강한 결합이 생성되기 때문에, 막의 교차결합도가 증가하고, 이것은 다시 막의 내열성 및 에칭 저항성을 향상시킨다.
탄소로 이루어진 막의 내열성을 결정하는 요소는 막의 교차결합 구조이다. 여기서, 교차결합 구조는 문제의 막에 탄소-탄소 결합이 일정성 없이 존재하는 것을 말한다. 통상적인 플루오로수지(fluororesin)는 식 (CF2)n으로 표시되는 구조 즉, 탄소-탄소 결합이 사슬처럼 연장된 구조를 가진다. 이러한 구조에서 사슬형 분자는 반데르 발스 인력으로 결합되고, 이에 따라 플루오로수지는 교차결합구조를 가지지 않는다. 이러한 이유 때문에, 플루오로수지는 300℃ 에서 열분해되기 시작한다. 따라서, 플루오로수지는 낮은 내열성을 가진다.
그러나, 비정질 탄소막은 일반적으로 플라즈마에 의해 불화수소 계열의 기체를 해리시킴으로써 증착되기 때문에 탄소-탄소 결합이 막에 일정성 없이 분포하게 된다. 따라서, 비정질 탄소막은 교차결합 구조를 가지며, 이에 의해 플루오로수지에 비하여 큰 내열성을 가지게 된다. 구체적으로, 막의 성분은 약 420℃ 에서 방출되기 시작한다.
불화 비정질 탄소막으로부터의 막성분 방출은 -CF3또는 -(CF2)n-CF3와 같이 막에 존재하는 측쇄가 약 420℃에서 파괴되기 시작하기 때문인 것으로 생각되고 있다.
이러한 측쇄가 새로운 결합과 결속될 수 있지만, 해리온도를 높이는 것이 가능하다. 본 발명의 방법에서는 측쇄를 결속하여 교차결합도를 높이기 위하여 또 다른 원소를 도입한다. 기체상으로 도입될 수 있고, 탄소원자와 공유결합을 형성할 수 있으며, 그것을 함유하는 결과물이 절연특성을 유지할 수 있으면 어떠한 원자도 교차결합도를 증가시키기 위하여 선택될 수 있다. 본 발명의 방법에서는, 3개의 배위를 가지는 질소원자나 4개의 배위를 가지는 실리콘원자중 하나가 막에 첨가되어 탄소와 결합하고 교차결합도가 낮은 측쇄에 교차결합을 새로이 형성시킨다. 더하여, 탄소-실리콘 결합과 탄소-질소 결합이 탄소-탄소 결합에 비하여 결합력이 크다는 사실을 이용하여, 산소 플라즈마 에칭속도를 보통의 비정질 탄소막보다 작게 할 수 있다. 따라서, 레지스트가 회화될지라도, 비정질 탄소막은 회화되지 않는다. 또한, 비정질 탄소막이 패터닝시 불화탄소 계열의 기체로 에칭될 때, 막에 실리콘을 첨가함으로써 에칭속도를 SiO2의 에칭속도로까지 높일 수 있어서, SiO2의 패턴과 동일한 패터닝 단계를 사용할 수 있는 결과를 가져온다.
상기 언급된 본 발명의 장점을 아래에 기술한다.
상기와 같이, 불소(F)를 함유하는 비정질 탄소막 도는 불소와 질소(N) 또는 실리콘(Si)을 함유하는 비정질 탄소막인 비정질 탄소막의 층간 절연층을 조성함으로써 신뢰성을 떨어뜨리지 않으면서도 반도체소자를 빠른 속도로 작동시킬 수 있게 되었다.
또한, 비정질 탄소막이 열처리될 때 발생하는 비정질 탄소막으로 부터의 기체 방출을 억제하기 위하여 비정질 탄소막과 전극 및 배선 등의 요소 사이에 엷은 버퍼층을 형성함으로써, 비정질 탄소막으로부터의 기체 방출에 기인하는 전극, 배선 등의 분해를 방지할 수 있게 되었으며, 또한 반도체소자가 높은 내열성을 가지고 있다는 것을 증명할 수 있게 되었다.
본 발명의 방법에 따라 제조한 비정질 탄소막은 뛰어난 내열성 및 에칭 특성을 가진다. 따라서, 비정질 탄소막의 반도체소자로 층간 절연층을 조성함으로써, 신뢰성을 떨어뜨리지 않고 반도체소자를 높은 온도에서 작동시킬 수 있게 되었다.
더하여, 본 발명의 방법은 비정질 탄소막이 증착되는 기판을 플라즈마가 발생하는 영역 밖에 배치함으로써 수소를 함유하지 않는 불화 비정질 탄소막을 형성할 수 있게 되었다. 더욱이, PCVD 가 수행되는 동안에 기판에 고주파 전력을 공급함으로써, 이온 에너지를 적정화하여 높은 내열성을 가지는 비정질 탄소막을 형성할 수 있게 되었다.
본 발명의 상기 목표 및 다른 목표들과 장점들은 수반하는 도면들을 참조하는 아래의 기술에서 분명해지는데, 도면에서 참조 부호는 전체 도면들을 통하여 동일하거나 유사한 부분을 표시한다.
본 발명에 다른 바람직한 구현예를 도면을 참조하여 아래에 기술한다.
제2도는 불소함유 비정질 탄소막의 제조장치를 설명한다. 이 장치는 지지판(21) 위에 설치된 진공실(22)과 이 진공실(22)을 밀봉하는 상부 덮개(23)를 포함한다. 진공실(22)에는 상부 전극(24)과 하부 전극(25)이 서로 마주보며 배치되어 있다. 고주파 전압 전원(26)이 직류 또는 교류 전력을 전극 24와 25 사이에 인가된다. 하부 전극(25)에 시험편(27)을 놓는다. 하부 전극(25)은 가열기(28)와 열적으로 교류하면서 시험편(27)을 원하는 온도로 가열한다. 진공실(22)은 진공 펌프(29)와 연결되어 있어서 진공으로 유지된다. 기체 용기(30)는 진공실(22)에 수소기체를 공급한다.
비정질 탄소막을 형성시키기 위해서는 실리콘 기판 등의 시험편(27)을 하부 전극(25) 또는 상부 전극(24)중 하나에 놓는다. 고주파 전력이 하부 전극(25)에 적용되면 수백의 음 바이어스 전압이 하부 전극(25)에 인가된다. 시험편(27)이 막증착을 위하여 하부 전극(25)에 놓여지면, 바이어스에 의하여 가속된 이온이 시험편(27) 위에 조사되고, 수소를 적은 양 함유하며 교차결합도가 큰 비정질 탄소막이 수득된다. 한편, 시험편(27)이 접지된 상부 전극(24)에 놓여지면, 전극 25에 의하여 이온이 가속되고, 이에 따라 수소를 대량 함유하는 비정질 탄소막이 수득된다.
시험편(27)을 전극 24와 25 중 하나에 놓은 후, 기체 용기(30)로부터 CH4, C2H4및 C2H2와 같은 탄화수소 기체가 진공실(22)로 도입된 다음, 고주파 전력 또는 직류 전력이 전극 24와 25 사이에 0.01 - 0.5 Torr로 인가됨으로써 글로우 방전을 일으킨다. 결과적으로 탄화수소 플라즈마가 발생된다.
이렇게 생성된 탄화수소 플라즈마는 시험편(27)에 비정질 탄소막을 증착시킨다. 비정질 탄소막의 증착 동안에 또는 그 전에, 라디칼 및 이온의 반응을 조절하여 비정질 탄소막의 수소 함량과 같은 박의 질을 조정하기 위하여 시험편(27)을 가열기(28)로 원하는 온도까지 가열한다.
불화 비정질 탄소막이 증착될 때, CF4, SF6, C2F4, NF3, C2F6, C3F8및 C4F8과 같은 불소 계열 기체를 상기의 탄화수소 기체와 함께 동시에 기체 용기(30)로부터 진공실(22)에 도입한다. 이어지는 단계는 비정질 탄소막의 증착과 동일하다.
하기에 상세한 시험예를 설명하기로 한다. 제3도는 본 발명의 비정질 탄소막으로 이루어진 층간 절연층을 가지는 반도체소자의 단면을 보여준다.
첫째로, 실리콘 기판(31)상에 통상적인 방법으로 트랜지스터를 제조한다. 실리콘 기판(31)상에 전계(field) SiO2막(32)을 활성 영역을 한정하면서 선택적으로 증착시킨다. 전극을 형성하기 위한 알루미늄과 같은 물질을 증착시킨 후, 통상적인 리토그래피 기술을 사용하여 배선을 패터닝함으로써 첫번째 알루미늄층(33)을 형성시킨다. 다음에, 알루미늄 배선(33)이 형성된 실리콘 기판(31)을 제2도에 설명한 장치의 진공실(22)에 놓는다.
진공실(22)에 CH4, C2H4및 C2H2를 도입한 후, 전극 24 와 25 사이에 고주파 전력을 인가하여 방전시킴으로써 탄화수소 기체를 플라즈마 조건으로 만든다. 탄화수소 기체 대신에 나프탈렌과 같은 고형 물질 또는 액상 탄화수소를 사용할 수도 있다. 방전을 일으키기 위하여, 상기의 고주파 전력 방전 대신에 직류 방전, 극초단파 방전, 자전관(magnetron)형 방전, 및 방전을 일으키기 위하여 코일을 사용하는 유도결합(inductive coupling)형 방전이 사용될 수도 있다. 이렇게 생성된 탄화수소 라디칼 분자 및 이온은 실리콘 기판(31)상에 비정질 탄소막을 증착시킨다. 다음에, 비정질 탄소막(34)상에 2 차 알루미늄층(35)을 패터닝한다.
불화 비정질 탄소막이 증착될 때, 탄화수소 기체와 함께 CF4, SF6, C2F4, NF3및 C2F6와 같은 불소 계열의 기체를 진공실(22)로 도입한다. 다음에, 플라즈마를 발생시켜 실리콘 기판(31)상에 불화 비정질 탄소막을 증착시킨다.
진공실(22)에 CH4기체를 10 sccm만 도입하고 전극 24 와 25 사이에 50 W 의 고주파 전력이 고온에서 0.1 Torr로 인가되면, 하부 전극(25)에 증착되는 생성 비정질 탄소막은 2.9의 유전상수를 가진다. 다른 조건은 변화시키지 않고 전극 24와 25 사이에 100 W의 고주파 전력을 인가하면, 생성 비정질 탄소막의 유전상수를 3.2로 상승된다. 고주파 전력이 크게 증가할수록 비정질 탄소막의 교차결합도는 높아지고 유전상수가 커지는 결과를 가져온다고 생각된다.
다음으로 불화 비정질 탄소막의 예를 설명한다. 시험편을 하부 전극에 놓은 후, CH4기체 5 sccm과 CF4기체 50 sccm을 플라즈마 발생기의 진공실(22)에 도입하고 전극들 사이에 100 W의 고주파 전력을 적용한다. 생성 불화 비정질 탄소막의 유전상수는 2.5로 감소한다.
제4도(a)는 상기 불화 비정질 탄소막 깊이 방향으로의 불소의 함량을 보여주며, 제4도(b)는 CH4기체 10 sccm을 진공실(22)에 도입하고 전극 24와 25 사이에 100 W의 고주파 전력을 인가함으로써 증착된 비정질 탄소막의 불소 함량을 보여준다. 불소 함량은 2차 이온 질량 분광법으로 측정한다. 분명히, 불화 비정질 탄소막의 불소 함량(제4도(a))은 비불화 비정질 탄소막의 불소 함량(제4도(b))보다 2 단계 높다. 불소 함량은 탄화수소 기체로의 불소 계열 기체의 유입량을 변화시킴으로써 조정될 수 있다. 제5도는 탄화수소 기체로의 불소 계열 기체의 유입비와 막의 불소 함량 사이의 관계를 보여준다.
그러나, 불화 비정질 탄소막이 실리콘 또는 알루미늄 기판에 직접 증착될 경우, 막과 기판 사이 경계에 존재하는 불소로 인하여 증착된 비정질 탄소막이 기판로부터 벗겨져나갈 우려가 있다. 막의 박리를 방지하기 위하여 본 발명에서는 하기와 같이 불소 함량을 적정화한다.
제6도는 불소 계열의 기체가 막 증착의 개시단계에 진공실로 도입되지 않고, 막증착의 중간단계에 도입된 경우 비정질 탄소막 깊이 방향으로의 불소 함량을 보여준다. 막 깊이 방향으로의 불소 함량 프로파일을 형성함으로써, 비정질 탄소막과 기판 사이 경계면에 불소가 존재하지 않는 것에 기인하는 막과 기판의 부착성을 향상시킬 수 있게 되었다. 박리시험 결과에 따르면, 비정질 탄소막의 박리율은 막 제조의 개시단계에 불소 계열 기체를 도입하여 증착한 막에 비하여 약 80% 향상되었다.
제5도에 설명한 프로파일에서, 비정질 탄소막으로부터 경계면으로 가면서 불소 함량이 점차적으로 감소한다. 그러나, 막과 기판 사이의 경계면에만 불소가 존재하지 않으면 되는 것이므로 경계면에서 불소 함량이 0으로 급격히 감소하는 양상의 가파른 프로파일이 적용된다는 것을 주목해야 한다.
제7도는 불화 비정질 탄소막과 비불화 비정질 탄소막의 전류-전압 특성을 보여준다. 불화 비정질 탄소막이 비불화 비정질 탄소막에 비하여 향상된 절연성을 가진다는 것을 알 수 있다. 이것은 비정질 탄소막에 존재하는 트랩 레벨(trap level)이 불소에 의하여 중지되기 때문에 트랩 레벨이 존재하지 않게 되는 것에 기인하는 것으로 생각된다.
제8도는 비정질 탄소막으로 이루어진 층간 절연층과 불소함유 비정질 탄소막을 함유하는 반도체소자에 있어서, 불소 함량과 신호지연 시간(signal delay time) 사이의 관계를 보여준다. 제8도의 그래프는 SiO2로 이루어진 층간 절연층을 가지는 반도체소자에서 측정된 신호지연을 100%로 하여 표준화하였다. 층간 절연층이 불소를 함유하지 않는 비정질 탄소막으로 이루어져 있을지라도, 층간 절연층은 SiO2로 이루어진 층간 절연층에 비하여 작은 유전상수를 가질 수 있기 때문에 반도체소자의 작동 속도가 커지는 결과를 가져온다. 불소 함량이 증가하면서, 비정질 탄소막은 더 작은 유전상수를 가질 수 있어서, 신호지연 시간이 감소하는 결과를 가져온다. 구체적으로, 유전상수가 2.5 인 불화 비정질 탄소막으로 층간 절연층을 조성함으로써, 신호지연 시간을 80% 로 까지 감소시킬 수 있다.
본 발명자는 비정질 탄소막 또는 불화 비정질 탄소막이 상부 전극에 증착되어 사용될지라도, 반도체소자의 높은 작동 속도를 성취할 수 있다는 것을 발견하였다. 더하여, 자전관, 헬리콘(helicon)파 또는 극초단파를 사용하여 증착된 비정질 탄소막 및 불화 비정질 탄소막은 각각 2.9 및 2.5의 유전상수를 가질 수 있다. 따라서, 상기 막의 층간 절연층을 조성함으로써, 고주파 방전을 사용하여 증착된 비정질 탄소막과 마찬가지로 높은 반도체소자 작동 속도를 성취하는 것 또한 가능하다.
다시 제2도로 돌아가서, 하기에 질소 또는 실리콘을 함유하는 불화 비정질 탄소막을 설명하기로 한다. 첫번째로, 질소를 함유하는 불화 비정질 탄소막의 구현예를 설명하기로 한다. 질소함유 불화 비정질 탄소막은 CF4, CH4및 N2를 포함하는 혼합기체를 사용하여 증착되었다. 하부 전극에 올려진 SiO2/Si(100) 및 P+Si(100) 기판(27)에 고주파 전력을 적용함으로써 증착을 수행하였다. 혼합기체 유입은 50 sccm으로 일정하게 유지되고, 고주파 전력은 200 W로 유지되며, CF4/CH4유입율 또한 16으로 유지되고, N2기체 유입율을 변화시키는 조건하에서 비정질 탄소막을 증착시켰다.
생성 비정질 탄소막을 진공에서 500℃ 까지 가열하였다. 막의 두께를 감소시키면서 막의 내열성을 평가하였다. 막의 질소 함량은 X-레이 광전자 분광광도법을 사용하여 수득한 신호의 Cls, Fls및 Nls피크 영역들 사이의 비율로부터 측정하였다. 비정질 탄소막의 유전상수는 Al/비정질 탄소막/p+Si 로 이루어진 콘덴서의 용량(capacity; 1 ㎒)을 측정함으로서 측정된다. 제9도는 전체 기체에 대한 N2기체의 기체유입비와 막의 질소 함량 사이의 관계를 보여준다. 유입량이 증가하면서 질소 함량이 증가하는 것으로 생각된다.
제10도는 막의 내열성과 전체 기체에 대한 N2기체의 기체유입비 사이의 관계를 보여준다. 여기서, 내열성은 막 두께의 감소 정도 즉, 가열전 측정한 막 두께에 대한 가열후 측정한 막 두께의 비로 표시한다. 막은 계획된 온도로 진공에서 1 시간 동안 가열되었다. 제9도 및 10도에 볼 수 있듯이, 가공 기체에 N2기체를 첨가함으로써 비정질 탄소막에 질소를 함유시킬 수 있으며, 질소함유 비정질 탄소막은 질소를 함유하지 않는 비정질 탄소막에 비하여 향상된 내열성을 가질 수 있다. 구체적으로, 질소를 15% 이상 함유하는 비정질 탄소막은 높은 내열성을 가지고 있어서, 470℃ 까지 비정질 탄소막을 가열하여도 막의 두께가 감소되지 않는다는 것이 발견되었다.
제11도는 비정질 탄소막의 질소함량과 막의 정전용량으로부터 측정한 유전상수의 관계를 보여준다. 곡선 1은 가열전 막의 유전상수를 보여준다. 분명히, 질소함량이 증가하면서, 유전상수가 증가하였다. 따라서, 유전상수는 질소함량이 증가하면서 증가하지만, 유전상수는 3 미만으로 유지된다는 것이 발견되었다. 곡선 2는 진공에서 300℃ 로 1 시간 동안 열처리된 비정질 탄소막의 유전상수를 보여준다. 질소를 함유하지 않거나 소량 함유하는 비정질 탄소막은 300℃로 가열시 유전상수의 증가를 나타내지만, 비정질 탄소막에 질소를 첨가함에 의하여 300℃의 가열하에서도 상기와 같은 유전상수의 증가를 억제할 수 있다는 것이 발견되었다. 열처리에 따른 막 두께의 감소 및 유전상수의 증가가 일어나지 않는 이유는 비정질 탄소막 내에 C-N 결합이 새로이 생성되기 때문인 것으로 생각된다. C-C 결합의 결합에너지가 145 ㎉/㏖ 인 반면, C-N 결합이 C-C 결합보다 더 안정하다는 사실에서 기인하는 것으로 생각된다.
본 발명자는 X-레이 광전자 분광법 및 적외선 흡수 분광법을 사용하여, 질소원자가 막의 다른 원자와 어떻게 결합하는지를 관찰하였다. 결과로서, 막의 모든 질소원자는 C-N 결합을 형성하며 존재하고, N-F 결합은 막에 존재하지 않는 것으로 나타났다. 즉, 모든 질소가 비정질 탄소막 내의 탄소와 결합함으로써 막의 교차결합도를 향상시켰다.
하기에 실리콘 함유 불화 비정질 탄소막의 예를 설명하기로 한다. 실리콘을 함유하는 불화 비정질 탄소막은 SiH4기체를 사용하여 제2도에 설명한 고주파 방전장치로 증착된다. SiO2/Si(100)과 P+Si(100) 기판 27 을 하부 전극 25 에 올려놓고 고주파 전력을 적용한다. 기체 유입은 50 sccm으로 일정하게 유지되고, 고주파 전력은 200 W 로 유지되며, CF4/CH4유입율 또한 16으로 유지되고, Si 기체 유입율을 변화시키는 조건하에서 비정질 탄소막을 증착시켰다.
생성 비정질 탄소막을 진공에서 500℃ 로 가열하였다. 막의 내열성을 막 두께의 감소로 측정하였다. 막의 실리콘 함량은 X-레이 광전자 분광광도법을 사용하여 수득한 신호의 Cls, Fls및 Nls피크 영역들 사이의 비율로부터 측정하였다. 비정질 탄소막의 유전상수는 Al/비정질 탄소막/p+Si 로 이루어진 콘덴서의 용량(1 ㎒)을 측정함으로써 측정된다. 제12도는 전체 기체에 대한 SiH4기체의 기체유입비와 막의 실리콘 함량 사이의 관계를 보여준다. 비정질 탄소막은 오직 가공 기체에 SiO4기체를 첨가함으로서만 실리콘을 함유할 수 있는 것으로 생각된다.
제13도는 막의 내열성을 보여준다. 여기서, 막 두께의 감소 정도 즉, 가열전 측정한 막 두께에 대한 가열후 측정 막 두께의 비로서 나타낸다. 막을 계획된 온도로 진공에서 1 시간 동안 가열한다. 제12도 및 제13도에서 볼 수 있듯이, 가공 기체에 실리콘 기체를 첨가함으로써 비정질 탄소막에 실리콘을 함유시킬 수 있으며, 실리콘함유 비정질 탄소막은 실리콘을 함유하지 않는 비정질 탄소막에 비하여 향상된 내열성을 가질 수 있다. 구체적으로, 실리콘을 20% 이상 함유하는 비정질 탄소막은 높은 내열성을 가지고 있어서, 470℃ 까지 비정질 탄소막을 가열하여도 막의 두께가 감소되지 않는다는 것이 발견되었다.
제14도는 비정질 탄소막의 실리콘함량과 막의 정전용량으로부터 측정한 유전상수의 관계를 보여준다. 곡선 1은 가열전 막의 유전상수를 보여준다. 분명히, 실리콘함량이 증가하면서, 유전상수가 증가하였다. 따라서, 유전상수는 실리콘함량이 증가하면서 증가하지만, 질소 함유 비정질 탄소막의 경우와 마찬가지로 유전상수는 3 미만으로 유지된다는 것이 발견되었다. 예를 들어, 20%의 실리콘을 함유하는 비정질 탄소막은 2.8의 유전상수를 가진다. 곡선 2 는 진공에서 300℃로 1 시간 동안 열처리된 비정질 탄소막의 유전상수를 보여준다. 실리콘을 소량 함유하는 비정질 탄소막은 막 증착후 수행되는 열처리시 유전상수의 증가를 나타낸다. 그러나, 비정질 탄소막에 실리콘을 첨가함에 의하여 상기와 같은 유전상수의 증가를 억제할 수 있다는 것이 발견되었다.
본 발명자는 X-레이 광전자 분광법 및 적외선 흡수 분광법을 사용하여, 실리콘원자가 막의 다른 원자와 어떻게 결합하는지를 관찰하였다. 결과로서, 막의 모든 실리콘원자는 Si-C 결합을 형성하며 존재하는 것으로 나타났다. 따라서, 막에 첨가된 실리콘원자는 탄소원자와 강한 결합 즉, Si-C 결합을 형성함으로써 막의 내열성을 향상시킨다.
막의 에칭 특성 또한 조사되었다. 제2도에서 설명한 장치의 진공실 22에 100 sccm의 O2기체를 공급하고 200 W의 고주파 전력으로 비정질 탄소막을 증착시킨다. 다음에, 생성 비정질 탄소막을 에칭하여 막의 산소 플라즈마에 대한 내성을 관찰한다. 제15도는 산소 플라즈마로 에칭할 때의 질소 또는 실리콘 함유 불화 비정질 탄소막의 에칭 속도와 막의 질소 또는 실리콘 함량 사이의 관계를 보여준다. 불화 비정질 탄소막에 질소 또는 실리콘을 첨가함으로써, 산소 플라즈마에 내성을 가지는 비정질 탄소막을 수득하였다.
다음에 CF4로 에칭하였을 때의 에칭 특성을 조사하였다. 제2도에서 설명한 장치의 진공실(22)에 100 sccm의 CF4기체를 공급하고 200W 의 고주파 전력으로 비정질 탄소막을 증착시킨다. 다음에, 생성 비정질 탄소막을 에칭하였다. 제16도는 CF4플라즈마에 의한 에칭속도를 보여준다. CF4기체를 사용함으로써, 실리콘함유 불화 비정질 탄소막의 에칭속도가 실리콘을 함유하지 않는 비정질 탄소막에 비하여 증가하였다. 그 이유는 하기와 같이 생각된다. 실리콘원자는 불화탄소 플라즈마의 탄소에 비하여 에칭되기가 용이하다. 그러므로, 비정질 탄소막 내의 실리콘원자가 먼저 에칭되고, 에처(echer)역할을 하는 불소가 실리콘원자가 존재했던 구멍으로 흡수된다. 이에 따라 막의 에칭이 수행된다.
하기에 상기 언급된 구현예에서 사용된 N2및 SiH4가 아닌 다른 기체를 사용하여 질소 및 실리콘 함유 불화 비정질 탄소막을 증착시키는 구현예를 설명하기로 한다. CF4기체 또는 CF4와 CH4혼합기체에 NO, NO2, NH3, 또는 NF3기체를 질소원으로서 첨가한 혼합기체를 사용하여 질소함유 비정질 탄소막을 증착시킨다. 이렇게 형성된 질소함유 비정질 탄소막은 N2기체를 사용하여 증착시킨 비정질 탄소막과 동일한 내열성 및 에칭 특성을 가진다.
다양한 가공 기체들이 질소 또는 실리콘 함유 비정질 탄소막을 증착하기 위하여 사용될 수 있다. 예를 들어, CF4기체 대신에, H2, C2H6, C2H4, C2H2또는 C3H8기체가 수소원으로서 첨가되고, N2, No, NO2, NH3또는 NF3가 질소원으로서 더 첨가된 C2F6, C3F8, C4F8또는 CHF3기체를 사용하여 비정질 탄소막이 증착된다. 이렇게 증착된 비정질 탄소막 각각은 동일한 내열성 및 에칭 특성을 가진다.
실리콘 함유 비정질 탄소막에 있어서, Si2H6또는 SiF4기체를 실리콘원으로서 첨가한 CF4기체 또는 CF4와 CH4의 혼합기체를 사용하여 비정질 탄소막이 증착된다. 이렇게 형성된 실리콘 함유 비정질 탄소막은 SiH4기체를 사용하여 증착한 비정질 탄소막과 동일한 내열성 및 에칭 특성을 가진다. 가공기체로서 CF4및 CH4가 아닌 기체가 사용될 수도 있다. 예를 들어, CF4기체 대신에, H2, C2H6, C2H4, C2H2또는 C3H8기체가 수소원으로서 첨가되고, SiH4, Si2H6또는 SiF4가 실리콘원으로서 각각 더 첨가된 C2F6, C3F8, C4F8또는 CHF3기체를 사용하여 비정질 탄소막이 증착된다. 이렇게 증착된 비정질 탄소막은 동일한 내열성 및 에칭 특성을 나타낸다. 비정질 탄소막을 증착시키는 방법상 플라즈마를 사용하기 때문에 질소 또는 실리콘을 함유하는 기체라면 어느 것도 사용될 수 있다. 더하여, 극초단파 방전 또는 헬리콘파 방전에 의하여 발생하는 고밀도 플라즈마를 사용할 수 있다. 상기 2 가지 중 어느 것도 고주파 방전에 의하여 수득되는 것과 동일하게 유용한 효과를 제공할 수 있다.
층간 절연층이 질소 또는 실리콘 함유 불화 비정질 탄소막으로 이루어져 있으며 제3도에 설명한 구조를 가지는 MOSFET 반도체소자를 제조하였다. 비정질 탄소막으로 이루어진 층간 절연층을 가지는 반도체소자는 비정질 탄소막으로부터의 기체발생으로 인하여, 최대 420℃ 까지의 내열성을 가질 수 있다. 반면, 질소 또는 실리콘 함유 불화 비정질 탄소막으로 이루어진 층간 절연층을 포함하는 비정질 탄소막은 470℃ 의 열처리를 견딜 수 있어서, 배선의 접촉저항을 감소시킨다. 따라서, 배선의 신호전달 속도는 질소 및 실리콘을 함유하지 않는 비정질 탄소막으로 이루어진 층간 절연층을 가지는 반도체소자에 비하여 약 5% 높아질 수 있다. 더하여, 통상적인 SiO2에칭에 사용되는 것과 동일한 기체 및 레지스트가 패터닝을 위한 에칭에 사용될 수 있고, 레지스트 제거가 통상적인 산소 플라즈마에 의하여 수행될 수 있기 때문에, 질소 및 실리콘 함유 비정질 탄소막으로 이루어진 층간 절연층을 가지는 반도체소자는 SiO2로 이루어진 층간 절연층을 포함하는 반도체소자를 제조하는 것과 동일한 패터닝 단계를 통하여 제조될 수 있다. 질소 또는 실리콘 함유 비정질 탄소막은 쌍극 트랜지스터로 작게된 반도체소자 뿐만 아니라, 제3도에 설명한 MOSFET 로 작제된 반도체소자에 적용될 수 있다.
아래에, 본 발명에 따른 버퍼층을 포함하는 반도체소자의 구현예를 기술한다. 제17도(a)는 본 발명의 구현예에 따른 npn 형 상극 트랜지스터로 작제된 반도체소자를 설명한다.
쌍극 트랜지스터는 그 위에 n+확산층(41)이 형성된 p 형 반도체 기판(40)을 함유한다. n+확산층(41) 위에는 에피택셜 n 형층(42)이 형성되고, 상기 n 형층(42) 옆에는 이온 임플랜테이션에 의하여 p+분리층(43)이 형성된다. 에피택셜 n 형층(42) 상에는 이온 임플랜테이션에 의하여 p 형층(44)이 형성된다. p 형층(44)이 베이스로서 역할을 한다. 에피택셜 n 형층(42)과 p 형층(44) 사이에 n+이미터층(45)이 형성된다. 에피택셜 n 형층(42) 상에 n+형층(47)을 통하여 n+형 확산층(41)과 연결된 n+형 폴리실리콘 전극(46)이 형성된다. n+형 이미터층(45) 상에는 또한 n+형 폴리실리콘 전극(46)이 형성된다. p 형층(44)상 및 n+형 폴리실리콘 전극(46)상에는 게이트 역할을 하는 금속 전극(48)이 형성된다.
제17도(a)에 도시된 반도체소자에서는 비정질 탄소막(49)이 트랜지스터의 활성 영역 및 배선과 직접 접촉하지 않도록 배열되어 있다. 즉, 비정질 탄소막(49)과 활성 영역 및 배선 사이에 SiO2로 이루어진 버퍼층(50)이 형성된다. 버퍼층(12)은 하기와 같이 증착된다.
트랜지스터의 활성 영역을 정한 후에, 폴리실리콘 및 금속이 기판 상에 증착된다. 다음에, 증착된 폴리실리콘 및 금속을 통상적인 방식으로 패터닝한다. 다음에, 엷은 SiO2층이 플라즈마-촉진 화학적 증기증착(PCVD)에 의하여 트랜지스터 영역에 증착된다. 이 구현예에서, 0.01 ㎛ 의 엷은 SiO2층이 버퍼층(50)으로서 사용된다. 다음에, 엷은 SiO2층으로 이루어진 버퍼층(50) 위에 층간 절연층으로서 1 ㎛ 두께의 비정질 탄소막(49)이 형성된다. 알루미늄 배선(51)은 또한 엷은 SiO2버퍼층(50)으로 덮여 있어서, 알루미늄 배선(51)은 비정질 탄소막(49)과 직접 접촉하고 있지 않다.
SiO2버퍼층(50)이 0.01 ㎛ 의 두께를 가지는 이유는 SiO2버퍼층(50)이 0.01 ㎛ 보다 작은 두께를 가질 경우, 비정질탄소막(49)이 500℃ 에서 열처리될 때 비정질 탄소막(49)으로부터의 기체 방출에 대한 버퍼층으로서의 기능을 SiO2층이 발휘할 수 없다는 발견에 기초하고 있다. 반면, 버퍼층(50)이 0.01 ㎛ 보다 큰 두께를 가질 경우, 비정질 탄소막(49)의 전체 유전상수가 증가한다. 이러한 이유 때문에, 버퍼층(50)은 가능하면 얇은 것이 바람직하다.
따라서, 버퍼층(50)의 두께는 반도체소자 제조과정에서 수행되는 열처리온도에 의해서 결정된다. 반도체소자가 낮은 내열성을 가져도 된다면, 버퍼층(50)은 0.01 ㎛ 보다 작은 두께를 가질 수 있다. 버퍼층(50)이 상기의 두께를 가지고 있을 지라도, 버퍼층(50)은 비정질 탄소막으로부터의 기체 방출에 대하여 버퍼층으로서 역할을 한다. 반면, 반도체소자가 높은 내열성을 가질 필요성이 있는 경우에는, 버퍼층은 반드시 0.01 ㎛ 이상의 두께를 가져야만 한다. 이러한 구현예에서, 유전상수가 4인 SiO2층이 0.01 ㎛ 로 증착되며, 유전상수가 2.3인 비정질 탄소막(49)은 1 ㎛로 증착된다. 콘덴서가 막에 연이어 존재하는 층들 각각과 직접 연결되어 있는 경우, SiO2층 및 비정질 탄소막(49)층의 전체 유전상수는 2.3이다. 즉, SiO2층에 의한 유전상수의 증가는 무시될 수 있다.
아래에 제17도(b)를 참조한 두번째 구현예를 설명한다. 이 구현예에서, 반도체소자는 n 채널형 MOSFET로 작제되었다. 반도체 소자는 반도체소자의 활성 영역으로 사용될 영역을 제외한 필드 SiO2막(52) 상의 p 형 반도체 기판(40)을 포함한다. 활성 영역에 소스(53) 및 드레인(54)이 이온 임플랜테이션에 의하여 형성된다. 소스(53)와 드레인(54) 사이 중앙에 엷은 SiO2막(나타내지 않았음) 상에 게이트 전극(55)이 형성되며, 이 게이트 전극(55)은 폴리실리콘으로 이루어져 있다. 이 컨택트 위로 SiO2층으로 이루어진 버퍼층(50)이 증착되며, 엷은 SiO2버퍼층(50) 위로 비정질 탄소막(49)이 증착된다. 이 구현예에서, 선행 구현예와 마찬가지로, SiO2버퍼층(50)은 0.01 ㎛ 의 두께를 가진다.
하기와 같이, SiO2버퍼층의 여러 가지 변형이 비교용으로 증착되었다.
변형 1: 첫번째 구현예(제17도(a))의 SiO2대신에 Si3N4버퍼층이 0.01 ㎛ 두께로 증착되었다.
변형 2: 첫번째 구현예의 SiO2층 대신에 실리콘 40% 함유 비정질 탄소막이 버퍼층으로서 증착되었다.
변형 3: 첫번째 구현예의 SiO2층 대신에 질소 40% 함유 비정질 탄소막이 버퍼층으로서 증착되었다.
변형 4: 두번째 구현예(제17도(b))의 SiO2층 대신에 0.01 ㎛ 두께의 Si3N4버퍼층이 증착되었다.
변형 5: 두번째 구현예의 SiO2층 대신에 실리콘 40% 함유 비정질 탄소막이 버퍼층으로서 증착되었다.
변형 6: 두번째 구현예의 SiO2층 대신에 질소 40% 함유 비정질 탄소막이 버퍼층으로서 증착되었다.
상기 변형들은 배선의 고장시험을 위하여 600℃ 로 가열되었다. 결과를 하기 표에 나타내었다. 표에 나타낸 온도는 막이 분해되면서 비정질 탄소막으로부터 나온 기체가 배선에 분출됨으로써 발생되는 불규칙성과 같은 결점이 발생하는 온도를 나타낸다.
MOSFET 의 임계 전압은 500℃ 에서 열처리함으로써 변화한다는 것이 선행 반도체소자에서 밝혀졌다. 그러나, 트랜지스터 구획이 SiO버퍼층으로 덮여있는 두번째 구현예(제17도(b))에서는 500℃ 에서 열처리에 기인한 임계온도의 변화를 방지하는 것이 가능하다. 선행 반도체소자에서 임계전압이 변화하는 이유는 열처리 동안에 비정질 탄소막으로부터 분출된 기체에서 유도되는 불순물이 트랜지스터의 게이트 산화물층에 들어가기 때문인 것으로 생각된다.
제17도(a)에 설명된 첫번째 구현예에서는 제18도(b)에서 설명하였듯이, 비정질 탄소막과 SiO층의 경계면에서, 구조가 비정질 탄소막에서 SiO층으로 갑자기 변화한다. 아래에 기술한 구현예에서는 그 구조가 갑자기 경계면에서 변화하지는 않고, 제18도(a)에 나타낸 것과 같이, 비정질 탄소막에서 SiO층으로 점차적으로 변화한다. 이 구현예에서는 약 50 Å 두께의 전이층이 존재하는데, 이 전이층의 탄소 및 불소 함량은 점차적으로 감소하며, 실리콘 및 산소 함량은 점차적으로 증가한다. 따라서, 전이층의 한쪽 말단은 비정질 탄소막으로 이루어져 있으며, 반대쪽 말단은 SiO층으로 이루어져 있다. 전이층 위에 50 Å 의 SiO가 증착되며, 거기에 전이층과 SiO층이 조합된 버퍼층이 작제된다.
상기 구현예에 따른 반도체소자에 대한 내열성을 시험하였다. 구조가 경계면에서 갑자기 변화한 첫번째 구현예(제17도(a))와 동일한 내열성을 수득할 수 있었다. 본 발명자는 두번째 구현예 및 변형 1-6 에 따른 반도체소자에 50 ㎛ 두께의 전이층을 혼입하고, 그들의 내열성을 시험하였다. 구조가 경계면에서 갑자기 변화한 첫번째 구현예와 동일한 내열성을 수득할 수 있었다.
상기 구현예들 및 변형들에서 사용된 버퍼층들은 CF또는 산소 플라즈마 에칭시 비정질 탄소막, 불화 비정질 탄소막 및 레지스트 물질과 다른 에칭율을 가진다. 따라서, 버퍼층은 본 발명에 따른 반도체소자의 제조에 필연적인 비정질 탄소막 에칭 단계, 또는 비정질 탄소막의 에칭을 수행한 후 레지스트로 수행되는 레지스트 회화 단계에서 에칭 중지층으로서 작용할 수 있다.
제19도는 본 발명에 따른 방법의 수행장치를 설명한다. 설명된 장치에는 헬리콘파 플라즈마원이 공급된다. 이 장치에는 진공으로 만들어주는 진공펌프(41)와 연결된 진공실(40)이 설치되어 있다. 이 진공실(40)의 일부를 다수의 자석(43)으로 둘러싸인 플라즈마실(42)이 차지하고 있다. 전압전원(44)은 플라즈마실(42)의 플라즈마원에 고주파 전력을 공급한다. 진공실(40) 안에, 플라즈마실(42) 바로 아래에서 반도체 기판과 같은 시험편(46)이 위치하는 지지판(45)이 놓여진다. 시험편(46)은 플라즈마실(42)에 놓여지지 않고, 플라즈마실(42) 밖에 놓여진다는 것을 주의해야 한다. 전압전원(47)은 지지판(45)과 연결되어 있기 때문에, 지지판(45)에 고주파 전압을 공급한다. 결과로서, 전압전원(47)으로부터 지지판(45)을 거쳐 시험편(46)에 바이어스 전압이 적용된다. 지지판(45)은 또한 온도 조절기(48)와 연결되어 있어서, 원하는 온도로 가열 또는 냉각될 수 있다. 기체 용기(49)는 진공실(40)과 통할 수 있어서, 진공실(40)에 CF, CF, CF및 CF과 같은 탄소 불화물 기체를 공급한다.
작동시, 실리콘 기판과 같은 시험편(46)이 지지판(45) 위에 놓여진 다음 기체 용기(49)로부터 진공실(40)에 탄소 불화물 기체가 유입된다.
다음에, 전압전원(44)이 방전용 고주파 전압을 플라즈마원에 10 Torr로 인가되어 탄소 불화물 플라즈마를 발생시킨다. 이렇게 발생된 탄소 불화물 플라즈마에 의하여 시험편(46) 상에 비정질 탄소막이 증착된다.
제20도는 본 발명의 방법을 수행하는 또 다른 장치를 설명한다. 설명된 장치에는 극초단파 플라즈마원이 공급된다. 이 장치에는 진공으로 만들어주는 진공펌프(51)와 연결된 진공실(50)이 설치되어 있다. 이 진공실(50)의 일부를 다수의 자석(53)으로 둘러싸인 플라즈마실(52)이 차지하고 있다. 전압전원(54)은 플라즈마실(52)의 플라즈마원에 극초단파 전력을 공급한다. 진공실(50) 안에, 플라즈마실(52) 바로 아래에서 반도체 기판과 같은 시험편(56)이 위치하는 지지판(55)이 놓여진다. 시험편(56)은 플라즈마실(52)에 놓여지지 않고, 플라즈마실(52) 밖에 놓여진다는 것을 주의해야 한다. 전압전원(57)은 지지판(55)과 연결되어 있기 때문에, 지지판(55)에 고주파 전압을 공급한다.
결과로서, 전압전원(57)으로부터 지지판(55)을 거쳐 시험편(56)에 바이어스 전압이 인가된다. 지지판(55)은 또한 온도 조절기(58)와 연결되어 있어서, 원하는 온도로 가열 또는 냉각될 수 있다. 기체 용기(59)는 진공실(50)과 통할 수 있어서, 진공실(50)에 CF, CF, CF및 CF과 같은 탄소 불화물 기체를 공급한다.
이 장치는 제19도에서 설명한 장치와 동일한 방식으로 작동한다.
통상의 평행 평판형 플라즈마 발생기에서는 총 기체 유입율이 50 sccm으로 유지되고, 200 W의 고주파 전력(13.56 ㎒)이 CF와 CH혼합기체에 적용되는 조건에서 비정질 탄소막이 증착된다. 제21도는 통상적인 장치에서의 증착 속도와 기체 유입율 사이의 관계를 보여주며, 제22도는 통상적인 장치에서의 비정질 탄소막의 유전상수와 기체 유입율 사이의 관계를 보여준다. 비정질 탄소막의 증착 속도와 유전상수(1 ㎒)는 플라즈마원의 혼합속도에 따라 변화하는데, 제13도 및 제14도와 같이 변화한다. 통상적인 장치에 의해서도 3 보다 작은 유전상수를 가지는 비정질 탄소막을 수득할 수 있으나 통상의 장치는 낮은 증착속도 밖에는 제공할 수 없어서, 처리량이 작은 문제를 가진다.
고밀도의 플라즈마를 사용함으로써 증착에 기여하는 라디칼의 양을 증가시킬 수 있어서 증착속도를 높일 수 있다고 생각되기 때문에, 본 발명자는 헬리콘파에 의하여 발생된 고밀도 플라즈마를 사용하여 비정질 탄소막을 증착하였다. 여기서는, 100 sccm 의 플라즈마원으로서 수소 기체(H)로 희석된 CF기체 및 CF기체를 각각 사용하였다. 헬리콘파를 생성시키기 위한 고주파 전력(13.56 ㎒)은 2 ㎾ 로 고정되었다. 지지판의 온도는 50℃로 냉각되었다.
제23도는 H유입율에 따른 증착속도의 종속도를 보여준다. 곡선 1은 CF기체가 사용되었을 때의 종속도를 보여주며, 곡선 2 는 CF기체를 사용하였을 때의 종속도를 보여준다. 측정 결과, 전자밀도 5 × 10 ㎝ 인 것으로 나타났으며, 플라즈마 전위는 20 V 인 것으로 나타났다. 제23도에서 알 수 있듯이, 헬리콘 플라즈마를 사용함으로써 수소를 첨가하지 않고 불화 비정질 탄소막을 증착하는 것이 가능해졌다. 다시말해서, H유입율이 0 일 때, 약 150 ㎚/분(곡선 1) 및 약 300 ㎚/분(곡선 2)의 증착속도가 수득되었다(앞서 언급한 것처럼, 통상적인 장치에서는 H유입율이 0 일 때 증착속도 또한 0 이다).
즉, 본 발명자는 플라즈마 발생영역으로부터 기판이 분리되어 놓여진 고밀도 플라즈마를 사용함으로써, 탄소 및 불소 원자로 구성된 불화 비정질 탄소막을 증착시킬 수 있다는 것을 발견하였다. 더하여, 본 발명자는 또한 비정질 탄소막의 증착속도가 통상적인 평행 평판형 장치로 수득할 수 있는 증착속도에 비하여 약 10 배정도 증가될 수 있다는 것을 발견하였다.
본 발명자는 또한 극초단파에 의하여 발생하는 고밀도 플라즈마의 사용을 통하여 비정질 탄소막을 증착시켰다. 플라즈마원으로서 각각 100 sccm 의 수소 기체(H)로 희석된 CF기체 및 CF기체가 사용되었다. 극초단파를 발생시키기 위한 극초단파 전력(2.45 ㎓)은 2 ㎾로 유지되었다. 지지판의 온도는 50℃로 냉각되었다.
제24도는 H유입율에 따른 증착속도의 종속도를 보여준다. 곡선 1 은 CF기체가 사용되었을 때의 종속도를 보여주며, 곡선 2 는 CF기체를 사용하였을 때의 종속도를 보여준다. 측정 결과, 전자 밀도는 2 × 10㎝ 인 것으로 나타났으며, 플라즈마 전위는 16 V인 것으로 나타났다. 제24도에서 알 수 있듯이, 극초단파 플라즈마를 사용함으로써 수소를 첨가하지 않고 불화 비정질 탄소막을 증착하는 것이 가능해졌다. 다시 말해서, H유입율이 0 일 때, 약 100 ㎚/분(곡선 1) 및 약 280 ㎚/분(곡선 2)의 증착속도가 수득되었다(앞서 언급한 것처럼, 통상적인 장치에서는 H유입속도가 0 일 때 증착속도 또한 0 이다). H유입율이 0 일 때에 수득되는 증착속도는 상기의 헬리콘 플라즈마에 의하여 수득되는 증착속도에 비하여 작지만 통상적인 평행 평판형 장치에 의하여 수득되는 증착속도에 비해서는 매우 크다.
고밀도 플라즈마를 사용하는 것이 통상적인 평행 평판형 장치에 비하여 현저하게 향상된 증착속도를 가질 수 있는 이유는 막의 증착에 기여하는 라디칼의 밀도가 통상적인 평행 평판형 장치에 비하여 증가되기 때문인 것으로 생각된다. 수소와 희석되지 않고 불화 비정질 탄소막이 증착될 수 있는 이유는 기판과 플라즈마 사이의 전위 차에 의하여 고밀도 플라즈마원이 가속화되고, 이에 따라 비정질 탄소막에 조사되는 이온의 에너지가 통상적인 평행 평판형 장치에 비하여 작아짐으로써 에칭을 억제하는 결과를 가져올 수 있기 때문인 것으로 생각된다.
상기 구현예들에서는 가공기체 CF및 CF가 비정질 탄소막의 증착에 사용되었다. 그러나, 가공기체는 상기의 것들에 제한되지는 않으며, CF및 CF과 같은 다른 탄소 불화물도 사용될 수 있다는 것을 주목해야 한다. 본 발명자에 의하여 수행된 실험에서 CF및 CF과 같은 탄소 불화물이 사용되었을 때, 통상의 평행 평판형 장치는 비정질 탄소막을 증착시킬 수 없었다. 반면에, 고밀도 플라즈마를 사용하였을 때에는 CFCF과 같은 탄소 불화물로 비정질 탄소막을 증착시킬 수 있었다. 더하여, 증착 속도는 CF를 사용하였을 때 수득되는 것과 동일하였다.
본 발명자는 비정질 탄소막의 질이 시험편에 조사된 이온의 에너지 변화에 의하여 어떤 영향을 받는지를 조사하였다. 시험편은 수소기체 없이 CF와 CF기체만으로 제조되었다. 지지판에 고주파 전압(400 ㎑)을 적용하여 시험편의 전압을 조절함으로써 변화시켰다. 지지판의 온도는 50℃로 유지되었다. 통상적인 평행 평판형 장치에서는 전극에 놓여진 시험편에 자체-바이어스 전압이 적용되기 때문에, 바이어스 전압을 조절함으로써 이온 에너지를 조정하기는 어렵다. 그러나, 헬리콘파 및 극초단파와 같은 고밀도 플라즈마를 사용하고 증착될 영역을 플라즈마 발생 영역으로부터 분리하여 배치시킴으로써, 지지판에 고주파 전력을 적용하여 지지판의 전압을 조절하는 것이 가능해졌고, 또한 기판에 조사되는 이온의 에너지를 조절하는 것이 가능해졌다.
제25도는 고주파 바이어스 전력이 변화하면서 CF기체를 사용하여 증착되는 비정질 탄소막의 증착속도가 어떻게 변화하는가를 보여준다. 곡선 1은 헬리콘파를 사용하여 증착되는 막의 증착속도를 나타내며, 곡선 2는 극초단파를 사용하여 증착되는 막의 증착속도를 나타낸다. 바이어스 전압이 증가하면서 증착속도가 감소하고, 바이어스 전압이 200 W를 넘으면 비정질 탄소막이 증착될 수 없다는 것이 발견되었다. 이러한 현상의 원인은 바이어스 전력이 증가하면서 이온 에너지가 증가함으로써 에칭이 촉진되기 때문인 것으로 생각된다. 통상적인 평행 평판형 장치에서 CF 계열 기체만으로는 비정질 탄소막이 증착되지 않는 이유는 고밀도 플라즈마원에 의하여 200 W 이상의 전력이 공급될 때 수득되는 에너지에 상응하는 에너지를 가지는 이온이 존재하기 때문인 것으로 생각된다. 고밀도 플라즈마를 사용하여 CF및 CF과 같은 탄소 불화물 기체로 비정질 탄소막을 증착시키는 동안에는 시험편에 바이어스 전압을 적용하면서 막의 증착속도가 감소되는 것 또한 관찰되었다.
어떻게 비정질 탄소막의 내열성, 유전상수 및 패턴-형성(pattern-filling) 특성이 바이어스 전력에 의하여 영향을 받는가를 시험하였다. 구체적으로 하기의 것들을 측정하였다: 막이 진공 대기 하에서 가열될 때 비정질 탄소막이 분해되어 막의 중량이 감소하기 시작하는 온도, 막의 불소함량, 막의 유전상수(1 ㎒). 결과를 하기 표에 나타낸다.
상기 표에서, F, H 및 M은 각각 평행 평판형 플라즈마, 헬리콘파 플라즈마, 및 극초단파 플라즈마를 의미한다.
상기 표에서 알 수 있듯이, 바이어스 전압의 적용이 비정질 탄소막의 내열성을 향상시킨다는 것이 발견되었다. 다시 말해서, 본 발명자는 고밀도 플라즈마를 사용하고, 증착시 시험편에 고주파 전력을 인가하는 것이 불화 비정질 탄소막의 내열성 향상에 상당히 도움이 된다는 것을 발견하였다. 조사 에너지를 증가시키기 위하여 바이어스 전력을 적용함으로써 막의 불소함량이 감소된다는 것 또한 발견되었다. 막의 불소함량 감소는 막 내의 탄소-탄소 결합의 형성을 촉진시키며, 이것은 막의 교차결합도를 증가시키는 데에 기여하는 것으로 생각된다. 막의 내열성은 일반적으로 막 구조의 교차결합도에 달려있다. 따라서, 바이어스 전압 적용에 의한 내열성의 향상은 막의 교차결합도 증가에 기인하는 것으로 생각된다. 상기 표에서 참조예로서 나열한 통상의 평행 평판형 장치에서는 바이어스 전압이 고밀도 플라즈마에 적용되었을 때 수득되는 에너지에 상응하는 에너지를 가지는 이온이 막에 조사되는 것으로 생각된다. 참조예의 막이 상기와 같은 이온의 조사에도 불구하고 낮은 내열성을 가지는 것은 막의 증착에 수소기체가 사용되어야하며, 이에 따라 저온에서 수소원자의 일부가 막에 흡착되기 때문인 것으로 생각된다.
불화 비정질 탄소막은 알루미늄 배선을 통상의 방식으로 이미 패터닝한 실리콘 기판에 증착된다. 다음에, 어느 정도의 화 비정질 탄소막이 패터닝된 배선들 중의 공간을 채울 수 있는지가 관찰된다. 패턴을 구성하는 배선의 너비가 0.4 ㎛, 인접한 배선 사이의 간격이 0.4 ㎜이고, 배선의 높이가 0.8 ㎛인 조건에서 막의 증착이 수행된다. 비정질 탄소막이 기판에 바이어스 전압을 인가하지 않고 헬리콘파 또는 극초단파를 통하여 증착될 때, CF, CF, CF및 CF중 어느 기체가 사용될지라도 비정질 탄소막으로 패턴을 채울 수 없기 때문에, 배선들 중에 부분적인 공간(void)이 발생한다. 반면, 기판에 바이어스 전압을 인가하면서 비정질 탄소막의 증착을 수행할 때에는, 빈 공간 없이 패턴이 불화 비정질 탄소막으로 충분히 채워질 수 있다. 일반적으로, 공간은 물질의 윗면을 증착시키는 증착속도에서보다 배선 형성용 알루미늄과 같은 물질의 옆면을 증착하면서 비정질 탄소막의 증착속도가 작아질 때 발생한다. 바이어스 전력을 인가하는 것이 패턴을 비정질 탄소막으로 채우는 데에 도움이 되는 이유는 바이어스 전력의 인가가 이온을 가속화함에따라 배선물질상에서 일어나는 에칭만을 선택적으로 촉진함으로써, 배선물질의 옆면에 증착되는 막의 증착속도와 배선물질의 윗면에 증착되는 막의 증착속도 사이의 차이를 감소시키기 때문인 것으로 생각된다.
상기 구현예들에서 헬리콘파 및 극초단파가 사용되었을지라도, 고밀도이며 또한 비정질 탄소막이 증착되는 기판이 플라즈마 발생 영역으로부터 분리되어 있는 상태라면 플라즈마는 어느 것이나 플라즈마원으로 사용될 수 있다. 예를 들어, 유도결합형 플라즈마가 선택될 수 있다.
본 발명이 특정의 바람직한 구현예들과 연계되어 기술되었다 할지라도, 본 발명이 포괄하는 주제가 상기의 특정 구현예들에 제한되는 것으로 생각되어져서는 안될 것이다. 오히려, 본 발명의 주제는 하기 청구범위의 기술사상 및 범위에 포함되는 모든 대안, 변형 및 유사물들을 포함해야 할 것이다.

Claims (14)

  1. 층간 절연층이 불소(F)를 함유하는 비정질 탄소막으로 이루어지되, 상기 불소(F)함량은 비정질 탄소막의 깊이 방향으로 분포되어 있어 상기 깊이 방향에 따라 상기 불소량이 감소하는 것을 특징으로 하는 반도체소자.
  2. 제1항에 있어서, 상기 비정질 탄소막은 질소(N)를 더 함유하는 반도체소자.
  3. 제1항에 있어서, 상기 분포는 비정질 탄소막과 비정질 탄소막 아래에 배치되는 하부층 사이의 인터페이스에 불소(F)가 존재하지 않도록 설계되는 것을 특징으로 하는 반도체소자.
  4. 제1항에 있어서, 상기 비정질 탄소막은 실리콘(Si)을 더 함유하는 반도체소자.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 비정질 탄소막으로부터의 기체 방출을 억제하기 위한 버퍼층을 더 함유하며, 상기 버퍼층은 비정질 탄소막과 비정질 탄소막에 인접하여 놓여지는 반도체소자의 구성요소 사이에 배치되는 반도체소자.
  6. 제5항에 있어서, 상기 반도체소자의 구성요소는 전극, 배선 및 트랜지스터 부분을 포함하는 반도체소자.
  7. 제5항에 있어서, 상기 비정질 탄소막과 버퍼층 사이에 삽입된 전이층을 포함하며, 상기 전이층은 비정질 탄소막의 조성으로부터 버퍼층의 조성으로 점차 변화하는 조성을 가지는 반도체소자.
  8. 제5항에 있어서, 상기 버퍼층은 상기 비정질 탄소막 보다 더 작은 두께를 가지는 반도체소자.
  9. 제5항에 있어서, 상기 버퍼층은 상기 반도체소자의 제조시 수행될 열처리 온도에 따라 결정된 두께를 가지는 반도체소자.
  10. CxFy(식중, x 는 1 내지 4 의 정수이며, y 는 4 내지 8의 정수이다) 기체 및 CHF3기체 중 하나 이상, 및 H2기체 및 탄화수소 계열 기체 중 하나 이상을 함유하는 혼합기체를 사용하여 플라즈마-촉진 화학적 증기 증착(PCVD)을 수행하는 단계로 이루어지는, 제1항의 반도체소자를 제조하는 방법.
  11. 제10항에 있어서, 상기 혼합기체는, (c) N2, NO, NO2, NH3, 및 NF3중 하나 이상을 더 함유하는 방법.
  12. 제10항에 있어서, 상기 혼합기체는, SiH4, SiH6및 SiF4중 하나 이상을 더 함유하는 방법.
  13. CxFy(식중, x 는 1 내지 4 의 정수이며, y 는 4 내지 8의 정수이다) 기체를 사용하여 플라즈마-촉진 화학적 증기 증착(PCVD)을 수행하는 단계로 이루어지는, 불소(F)함유 비정질 탄소막으로 이루어진 층간 절연층을 포함하는 반도체소자의 제조방법으로서, 상기 비정질 탄소막이 증착될 기판은, 플라즈마가 발생되는 영역 밖에 배치되는 것을 특징으로 하는 반도체소자의 제조방법.
  14. 제13항에 있어서, PCVD 가 수행되는 동안 상기 기판에 고주파 전력이 공급되는 단계를 더 포함하는 방법.
KR1019950029566A 1994-09-12 1995-09-11 비정질-탄소층을 가지는 반도체 소자 및 그의 제조방법 KR100188573B1 (ko)

Applications Claiming Priority (8)

Application Number Priority Date Filing Date Title
JP94-217470 1994-09-12
JP6217470A JP2748864B2 (ja) 1994-09-12 1994-09-12 半導体装置及びその製造方法及び非晶質炭素膜の製造方法及びプラズマｃｖｄ装置
JP7021429A JP2751851B2 (ja) 1995-02-09 1995-02-09 フッ素化非晶質炭素膜の製造方法
JP95-021429 1995-02-09
JP7035023A JP2748879B2 (ja) 1995-02-23 1995-02-23 フッ素化非晶質炭素膜材料の製造方法
JP95-035023 1995-02-23
JP95-064066 1995-03-23
JP7064066A JP2845160B2 (ja) 1995-03-23 1995-03-23 半導体装置

Publications (1)

Publication Number Publication Date
KR100188573B1 true KR100188573B1 (ko) 1999-06-01

Family

ID=27457579

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950029566A KR100188573B1 (ko) 1994-09-12 1995-09-11 비정질-탄소층을 가지는 반도체 소자 및 그의 제조방법

Country Status (4)

Country Link
US (2) US5698901A (ko)
EP (1) EP0701283A3 (ko)
KR (1) KR100188573B1 (ko)
CA (1) CA2157257C (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100787080B1 (ko) * 2005-06-15 2007-12-21 동경 엘렉트론 주식회사 기판 처리 방법, 컴퓨터 판독 가능한 기록 매체 및 기판처리 장치

Families Citing this family (75)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6462394B1 (en) * 1995-12-26 2002-10-08 Micron Technology, Inc. Device configured to avoid threshold voltage shift in a dielectric film
US7067442B1 (en) * 1995-12-26 2006-06-27 Micron Technology, Inc. Method to avoid threshold voltage shift in thicker dielectric films
US5942328A (en) * 1996-02-29 1999-08-24 International Business Machines Corporation Low dielectric constant amorphous fluorinated carbon and method of preparation
JP2956571B2 (ja) * 1996-03-07 1999-10-04 日本電気株式会社 半導体装置
US6070551A (en) * 1996-05-13 2000-06-06 Applied Materials, Inc. Deposition chamber and method for depositing low dielectric constant films
JP2853661B2 (ja) * 1996-06-27 1999-02-03 日本電気株式会社 半導体集積回路装置の製造方法
US5989998A (en) * 1996-08-29 1999-11-23 Matsushita Electric Industrial Co., Ltd. Method of forming interlayer insulating film
JP3400918B2 (ja) * 1996-11-14 2003-04-28 東京エレクトロン株式会社 半導体装置の製造方法
US6443165B1 (en) 1996-11-14 2002-09-03 Tokyo Electron Limited Method for cleaning plasma treatment device and plasma treatment system
JP3228183B2 (ja) * 1996-12-02 2001-11-12 日本電気株式会社 絶縁膜ならびにその絶縁膜を有する半導体装置とその製造方法
KR100295380B1 (ko) * 1997-04-02 2001-08-07 가네꼬 히사시 층간절연물질로서저유전율의비정질탄소불화물막을가질수있는반도체장치및그제조방법
JP3050165B2 (ja) * 1997-05-29 2000-06-12 日本電気株式会社 半導体装置およびその製造方法
JP3178375B2 (ja) * 1997-06-03 2001-06-18 日本電気株式会社 絶縁膜の形成方法
JP3031301B2 (ja) 1997-06-25 2000-04-10 日本電気株式会社 銅配線構造およびその製造方法
JPH1187340A (ja) 1997-09-05 1999-03-30 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6323119B1 (en) 1997-10-10 2001-11-27 Applied Materials, Inc. CVD deposition method to improve adhesion of F-containing dielectric metal lines for VLSI application
US6211065B1 (en) * 1997-10-10 2001-04-03 Applied Materials, Inc. Method of depositing and amorphous fluorocarbon film using HDP-CVD
US6624064B1 (en) 1997-10-10 2003-09-23 Applied Materials, Inc. Chamber seasoning method to improve adhesion of F-containing dielectric film to metal for VLSI application
JP3469761B2 (ja) * 1997-10-30 2003-11-25 東京エレクトロン株式会社 半導体デバイスの製造方法
JP3429171B2 (ja) 1997-11-20 2003-07-22 東京エレクトロン株式会社 プラズマ処理方法及び半導体デバイスの製造方法
WO1999027575A1 (fr) * 1997-11-20 1999-06-03 Tokyo Electron Limited Procede de formation d'un film par plasma
KR100481039B1 (ko) 1997-12-31 2005-05-16 삼성전자주식회사 마이크로웨이브를사용한박막형성장치및그방법
US6054379A (en) * 1998-02-11 2000-04-25 Applied Materials, Inc. Method of depositing a low k dielectric with organo silane
US5900290A (en) * 1998-02-13 1999-05-04 Sharp Microelectronics Technology, Inc. Method of making low-k fluorinated amorphous carbon dielectric
US6312766B1 (en) * 1998-03-12 2001-11-06 Agere Systems Guardian Corp. Article comprising fluorinated diamond-like carbon and method for fabricating article
JP3189781B2 (ja) * 1998-04-08 2001-07-16 日本電気株式会社 半導体装置の製造方法
JPH11307782A (ja) * 1998-04-24 1999-11-05 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
TW401613B (en) * 1998-04-24 2000-08-11 Mosel Vitelic Inc Method of forming the channel of metal oxide semiconductor in the integrated circuit
US6448655B1 (en) * 1998-04-28 2002-09-10 International Business Machines Corporation Stabilization of fluorine-containing low-k dielectrics in a metal/insulator wiring structure by ultraviolet irradiation
US6184572B1 (en) 1998-04-29 2001-02-06 Novellus Systems, Inc. Interlevel dielectric stack containing plasma deposited fluorinated amorphous carbon films for semiconductor devices
US20010048095A1 (en) * 1998-07-01 2001-12-06 Steven N. Towle Method for improving thermal stability of fluorinated amorphous carbon low dielectric constant materials
JP4141021B2 (ja) * 1998-09-18 2008-08-27 東京エレクトロン株式会社 プラズマ成膜方法
EP1119034A4 (en) * 1998-09-28 2002-12-04 Tokyo Electron Ltd METHOD FOR PLASMA SUPPORTED LAYER DEPOSITION
JP4361625B2 (ja) * 1998-10-05 2009-11-11 東京エレクトロン株式会社 半導体装置及びその製造方法
DE19904390A1 (de) * 1999-02-04 2000-08-10 Abb Schweiz Ag Verfahren zur Aufbringung einer DLC-Schicht
EP1191582A4 (en) * 1999-03-09 2004-09-22 Tokyo Electron Ltd PRODUCTION METHOD FOR A SEMICONDUCTOR ARRANGEMENT
SG81992A1 (en) * 1999-05-25 2001-07-24 Tokyo Electron Ltd Plasma thin-film deposition method
US6423384B1 (en) * 1999-06-25 2002-07-23 Applied Materials, Inc. HDP-CVD deposition of low dielectric constant amorphous carbon film
DE19945140B4 (de) * 1999-09-21 2006-02-02 Infineon Technologies Ag Verfahren zur Herstellung einer Maskenschicht mit Öffnungen verkleinerter Breite
JP4140674B2 (ja) * 1999-09-27 2008-08-27 東京エレクトロン株式会社 多孔質アモルファス膜の観察方法及びその観察装置
JP4381526B2 (ja) * 1999-10-26 2009-12-09 東京エレクトロン株式会社 プラズマエッチング方法
JP3838614B2 (ja) * 1999-11-10 2006-10-25 松下電器産業株式会社 半導体装置の製造方法
CN1221017C (zh) * 1999-11-30 2005-09-28 英特尔公司 改进的氟掺杂二氧化硅薄膜
US6682786B1 (en) * 1999-12-07 2004-01-27 Ibm Corporation Liquid crystal display cell having liquid crystal molecules in vertical or substantially vertical alignment
US6573030B1 (en) * 2000-02-17 2003-06-03 Applied Materials, Inc. Method for depositing an amorphous carbon layer
TW459326B (en) * 2000-06-09 2001-10-11 Winbond Electronics Corp Method to measure the spacing between two electrodes by spectrum measurement and device thereof
US6559052B2 (en) 2000-07-07 2003-05-06 Applied Materials, Inc. Deposition of amorphous silicon films by high density plasma HDP-CVD at low temperatures
US6531407B1 (en) 2000-08-31 2003-03-11 Micron Technology, Inc. Method, structure and process flow to reduce line-line capacitance with low-K material
US6660646B1 (en) * 2000-09-21 2003-12-09 Northrop Grumman Corporation Method for plasma hardening photoresist in etching of semiconductor and superconductor films
US6514850B2 (en) * 2001-01-31 2003-02-04 Applied Materials, Inc. Interface with dielectric layer and method of making
US7095460B2 (en) * 2001-02-26 2006-08-22 Samsung Electronics Co., Ltd. Thin film transistor array substrate using low dielectric insulating layer and method of fabricating the same
US20030003374A1 (en) * 2001-06-15 2003-01-02 Applied Materials, Inc. Etch process for photolithographic reticle manufacturing with improved etch bias
US7183201B2 (en) 2001-07-23 2007-02-27 Applied Materials, Inc. Selective etching of organosilicate films over silicon oxide stop etch layers
WO2003021659A1 (en) 2001-09-04 2003-03-13 Applied Materials, Inc. Methods and apparatus for etching metal layers on substrates
US6541397B1 (en) * 2002-03-29 2003-04-01 Applied Materials, Inc. Removable amorphous carbon CMP stop
WO2003089990A2 (en) * 2002-04-19 2003-10-30 Applied Materials, Inc. Process for etching photomasks
US6599838B1 (en) * 2002-07-02 2003-07-29 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming metal filled semiconductor features to improve a subsequent metal CMP process
US6960413B2 (en) * 2003-03-21 2005-11-01 Applied Materials, Inc. Multi-step process for etching photomasks
US7077973B2 (en) * 2003-04-18 2006-07-18 Applied Materials, Inc. Methods for substrate orientation
US7521000B2 (en) * 2003-08-28 2009-04-21 Applied Materials, Inc. Process for etching photomasks
KR100743745B1 (ko) * 2004-01-13 2007-07-27 동경 엘렉트론 주식회사 반도체장치의 제조방법 및 성막시스템
CN100433294C (zh) * 2004-01-13 2008-11-12 东京毅力科创株式会社 半导体装置的制造方法以及成膜系统
DE102004002908B4 (de) * 2004-01-20 2008-01-24 Infineon Technologies Ag Verfahren zum Herstellen eines Halbleiterbauelements oder einer mikromechanischen Struktur
GB2419132B (en) * 2004-10-04 2011-01-19 C Tech Innovation Ltd Method of production of fluorinated carbon nanostructures
JP4904482B2 (ja) * 2005-01-18 2012-03-28 国立大学法人東北大学 半導体装置
US7829243B2 (en) 2005-01-27 2010-11-09 Applied Materials, Inc. Method for plasma etching a chromium layer suitable for photomask fabrication
CN100424833C (zh) * 2005-05-12 2008-10-08 联华电子股份有限公司 制造掺杂氮的介电层的方法
US20070200179A1 (en) * 2006-02-24 2007-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Strain enhanced CMOS architecture with amorphous carbon film and fabrication method of forming the same
US7514125B2 (en) * 2006-06-23 2009-04-07 Applied Materials, Inc. Methods to improve the in-film defectivity of PECVD amorphous carbon films
KR100944846B1 (ko) * 2006-10-30 2010-03-04 어플라이드 머티어리얼스, 인코포레이티드 마스크 에칭 프로세스
JP5200371B2 (ja) * 2006-12-01 2013-06-05 東京エレクトロン株式会社 成膜方法、半導体装置及び記憶媒体
US20080160215A1 (en) * 2006-12-28 2008-07-03 Ball Aerospace & Technologies Corp. Contamination Resistant Surfaces
JP5074059B2 (ja) * 2007-02-28 2012-11-14 東京エレクトロン株式会社 層間絶縁膜および配線構造と、それらの製造方法
US20080254233A1 (en) * 2007-04-10 2008-10-16 Kwangduk Douglas Lee Plasma-induced charge damage control for plasma enhanced chemical vapor deposition processes
KR101698838B1 (ko) 2010-02-05 2017-01-23 오브듀캇 아베 큰 면적 나노패턴을 위한 금속 스탬프 복제의 방법 및 절차

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60208852A (ja) * 1984-04-03 1985-10-21 Agency Of Ind Science & Technol 半導体立体回路素子
US4717585A (en) * 1985-02-09 1988-01-05 Canon Kabushiki Kaisha Process for forming deposited film
EP0221531A3 (en) * 1985-11-06 1992-02-19 Kanegafuchi Kagaku Kogyo Kabushiki Kaisha High heat conductive insulated substrate and method of manufacturing the same
JP2508654B2 (ja) * 1986-08-14 1996-06-19 富士ゼロックス株式会社 電子写真用感光体
US4935303A (en) * 1987-10-15 1990-06-19 Canon Kabushiki Kaisha Novel diamond-like carbon film and process for the production thereof
JPH01130165A (ja) * 1987-11-16 1989-05-23 Fuji Electric Co Ltd 電子写真感光体
US4971667A (en) * 1988-02-05 1990-11-20 Semiconductor Energy Laboratory Co., Ltd. Plasma processing method and apparatus
US4987004A (en) * 1988-02-05 1991-01-22 Semiconductor Energy Laboratory Co., Ltd. Plasma processing method and apparatus
GB8817386D0 (en) * 1988-07-21 1988-08-24 Unilever Plc Detergent compositions & process for preparing them
US5147822A (en) * 1988-08-26 1992-09-15 Semiconductor Energy Laboratory Co., Ltd. Plasma processing method for improving a package of a semiconductor device
JP2775263B2 (ja) * 1988-10-11 1998-07-16 株式会社半導体エネルギー研究所 炭素膜で覆われた部材
JP2585758B2 (ja) * 1988-11-02 1997-02-26 株式会社 半導体エネルギー研究所 電子装置
JP2623785B2 (ja) * 1988-11-09 1997-06-25 日本電気株式会社 磁気ディスク
DE68928319T2 (de) * 1988-12-27 1998-01-15 Canon Kk Durch elektrisches Feld lichtemittierende Vorrichtung.
JPH0775219B2 (ja) * 1989-01-18 1995-08-09 富士通株式会社 Ｘ線露光マスクの製造方法
US5011706A (en) * 1989-04-12 1991-04-30 Dow Corning Corporation Method of forming coatings containing amorphous silicon carbide
US5017403A (en) * 1989-04-13 1991-05-21 Massachusetts Institute Of Technology Process for forming planarized films
JPH0387047A (ja) * 1989-08-30 1991-04-11 Nec Corp 半導体装置
US5198298A (en) * 1989-10-24 1993-03-30 Advanced Micro Devices, Inc. Etch stop layer using polymers
JPH04174541A (ja) * 1990-03-28 1992-06-22 Nec Corp 半導体集積回路及びその製造方法
JPH04174912A (ja) * 1990-11-07 1992-06-23 Furukawa Electric Co Ltd:The 絶縁膜被覆電線
US5198263A (en) * 1991-03-15 1993-03-30 The United States Of America As Represented By The United States Department Of Energy High rate chemical vapor deposition of carbon films using fluorinated gases
JPH0574960A (ja) * 1991-03-25 1993-03-26 Fujitsu Ltd 半導体装置の製造方法
US5442237A (en) * 1991-10-21 1995-08-15 Motorola Inc. Semiconductor device having a low permittivity dielectric
JPH05190684A (ja) * 1992-01-16 1993-07-30 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP3688726B2 (ja) * 1992-07-17 2005-08-31 株式会社東芝 半導体装置の製造方法
US5645900A (en) * 1993-04-22 1997-07-08 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Diamond composite films for protective coatings on metals and method of formation
US5422237A (en) * 1993-05-11 1995-06-06 Fuji Photo Film Co., Ltd. Methine compound and silver halide photographic material comprising the same
JPH07295409A (ja) * 1994-04-25 1995-11-10 Canon Inc 加熱定着装置及びその製造方法
US5559367A (en) * 1994-07-12 1996-09-24 International Business Machines Corporation Diamond-like carbon for use in VLSI and ULSI interconnect systems

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100787080B1 (ko) * 2005-06-15 2007-12-21 동경 엘렉트론 주식회사 기판 처리 방법, 컴퓨터 판독 가능한 기록 매체 및 기판처리 장치

Also Published As

Publication number Publication date
EP0701283A3 (en) 1996-11-13
CA2157257A1 (en) 1996-03-13
US5698901A (en) 1997-12-16
US6033979A (en) 2000-03-07
EP0701283A2 (en) 1996-03-13
CA2157257C (en) 1999-08-10

Similar Documents

Publication Publication Date Title
KR100188573B1 (ko) 비정질-탄소층을 가지는 반도체 소자 및 그의 제조방법
Endo et al. Fluorinated amorphous carbon thin films grown by plasma enhanced chemical vapor deposition for low dielectric constant interlayer dielectrics
Endo et al. Fluorinated amorphous carbon thin films grown by helicon plasma enhanced chemical vapor deposition for low dielectric constant interlayer dielectrics
JP4090740B2 (ja) 集積回路の作製方法および集積回路
US6197704B1 (en) Method of fabricating semiconductor device
KR19990077209A (ko) 플라즈마 성막방법 및 플라즈마 성막장치
JP2748864B2 (ja) 半導体装置及びその製造方法及び非晶質炭素膜の製造方法及びプラズマｃｖｄ装置
US20030203655A1 (en) Method of forming interlayer insulating film
JP2000114252A (ja) 半導体装置及びその製造方法
US6770332B2 (en) Method for forming film by plasma
EP1035568B1 (en) Method of plasma processing
US20040147115A1 (en) Two-step formation of etch stop layer
JPH08236517A (ja) フッ素化非晶質炭素膜材料およびその製造方法および半導体装置
Heo et al. The structures of low dielectric constant SiOC thin films prepared by direct and remote plasma enhanced chemical vapor deposition
JP2850834B2 (ja) 非晶質炭素膜の製造方法及び半導体装置
US20040266216A1 (en) Method for improving uniformity in deposited low k dielectric material
Endo et al. Preparation and properties of fluorinated amorphous carbon thin films by plasma enhanced chemical vapor deposition
JP3061558B2 (ja) 半導体装置の絶縁層の形成方法
US6544901B1 (en) Plasma thin-film deposition method
KR20120049239A (ko) 플라즈마 처리 방법
JP2007013173A (ja) 低誘電率及び低拡散係数を有するシリコン含有絶縁膜を形成する方法
JPH08222557A (ja) フッ素化非晶質炭素膜の製造方法
Maeda et al. Insulation degradation and anomalous etching phenomena in silicon nitride films prepared by plasma-enhanced deposition
JP2830874B2 (ja) 半導体装置とその製造方法および非晶質炭素膜の製造方法
CN1241243C (zh) 在图案化材料上形成高分子层的方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090109

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee