KR0125467B1 - 전자부품, 서멀헤드, 그 서멀헤드의 제조방법 및 감열기록장치 - Google Patents

전자부품, 서멀헤드, 그 서멀헤드의 제조방법 및 감열기록장치

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KR0125467B1
KR0125467B1 KR1019930029480A KR930029480A KR0125467B1 KR 0125467 B1 KR0125467 B1 KR 0125467B1 KR 1019930029480 A KR1019930029480 A KR 1019930029480A KR 930029480 A KR930029480 A KR 930029480A KR 0125467 B1 KR0125467 B1 KR 0125467B1
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KR
South Korea
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chip
thermal head
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KR1019930029480A
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히로시 이또
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기따오까 다까시
미쯔비시덴끼 가부시끼가이샤
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    • B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
    • B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
    • B41J2/315—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material
    • B41J2/32—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material using thermal heads
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Abstract

전자부품, 발열 저항체가 마련된 서멀헤드 및 서멀헤드를 사용하는 감열기록 장치로서, 대전류의 고속스위칭소자 구동이 곤란하고, 고속 인자가 어려워 화질이 떨어지고, 인자직후의 화상을 즉시 볼 수 없는 문제를 해결하기 위해, 직렬로 접속되어 기판의 끝부분에 배열된 여러개의 발열 저항체, 인접하는 2개의 전극 패턴마다 발열 저항체의 각각을 가로 질러 접속되도록 기판에 배열되는 여러개의 전극패턴, 제1군 전극패턴에 각각 접속된 제1군 스위칭소자, 제2군 전극패턴에 각각 접속된 제2군 스위칭소자, 제1군 스위칭소자 및 제2군 스위칭소자에 접속되고, 선택데이타에 따라서 제2군 스위칭소자내의 하나걸러씩 마련된 스위칭소자의 하나의 군 또는 다른군을 선택하고, 제1군 스위칭소자중의 적어도 하나를 선택하며, 선택된 스위칭소자를 동시에 구동시키는 선택회로를 구비한다.
이러한 장치를 사용하는 것에 의해, 인자직후의 화상을 즉시 볼 수 있으며, 화질을 향상시키고, 발열저항체의 정전기에 의한 파괴를 방지하며, 감열 효율을 향상시킬 수 있다.

Description

전자부품, 서멀헤드, 그 서멀헤드의 제조방법 및 감열기록장치
제1도는 종래의 서멀헤드를 도시한 회로도,
제2도는 종래의 다른 서멀헤드를 도시한 회로도,
제3도(A)는 제2도에 도시한 종래의 서멀헤드의 일부 평면도,
제3도(B)는 제3도(A)에 도시한 종래의 서멀헤드의 측면도로서, 기록지반송상태를 도시한 도면,
제4도(A) 및 제4도(B)는 본 발명의 1실시예에 따른 서멀헤드기판을 도시한 평면도 및 단면도,
제5도(A) 및 제5도(B)는 제4도(A) 및 제4도(B)의 IC칩과 금선이 없는 서멀헤드의 평면도 및 단면도,
제6도는 본 발명의 1실시예에 따른 서멀헤드를 도시한 회로도,
제7도(A)∼제7도(G)는 본 발명의 1실시예에 따른 서멀헤드의 신호 타이밍도,
제8도는 본 발명의 1실시예에 따른 서멀헤드의 동작을 설명한 논리도,
제9도(A)는 종래의 서멀헤드에 의해 인자된 인자도트형상을 도시한 설명도,
제9도(B)는 본 발명의 1실시예에 따른 서멀헤드에 의해 인자된 인자도트 형상을 도시한 설명도,
제10도는 본 발명의 다른 실시예에 따른 서멀헤드의 회로도,
제11도는 본발명의 또다른 실시예에 따른 서멀헤드의 회로도,
제12도(A) 및 제12도(B)는 본 발명의 또다른 실시예에 따른 서멀헤드기판의 평면도 및 단면도,
제13도(A) 및 제13도(B)는 본 발명의 또다른 실시예에 따른 서멀헤드기판의 평면도 및 단면도,
제14도는 본 발명의 또다른 실시예에 따른 서멀헤드의 패턴을 도시한 평면도,
제15도는 본 발명의 또다른 실시예에 따른 서멀헤드의 스위칭동작을 도시한 타이밍도,
제16도는 본 발명의 또다른 실시예에 따른 서멀헤드기관의 평면도,
제17도는 본 발명의 실시예에 따른 제16도에 도시한 서멀헤드기관의 단면도,
제18도는 본 발명의 또다른 실시예에 따른 서멀헤드의 회로도,
제19도는 본 발명의 또다른 실시예에 따른 서멀헤드의 회로도,
제20도는 본 발명의 또다른 실시예에 따른 서멀헤드의 회로도,
제21도는 본 발명의 또다른 실시예에 따른 서멀헤드기판의 평면도,
제22도는 제21도에 도시한 서멀헤드기판의 단면도,
제23도는 본 발명의 제1실시예에 따른 IC칩의 신호단자 배치도,
제24도는 본 발명의 또다른 실시예에 따른 IC칩의 다른 신호단자 배치도,
제25도는 본 발명의 또다른 실시예에 따른 서멀헤드기판의 평면도,
제26도는 제25도에 도시한 서멀헤드기판의 단면도,
제27도는 본 발명의 또다른 실시예에 따른 서멀헤드의 회로도,
제28도는 본 발명의 또다른 실시예에 따른 제24도에 도시한 서멀헤드기판에 적용하는 IC칩의 신호단자 배치도,
제29도는 본 발명의 또다른 실시예에 따른 서멀헤드기판의 단면도,
제30도는 본 발명의 또다른 실시예에 따른 서멀헤드기판의 단면도,
제31도는 제30도에 도시한 서멀헤드기판과 비교하는 서멀헤드기판의 단면도,
제32도는 본 발명의 또다른 실시예에 따른 서멀헤드의 전극부를 도시한 평면도,
제33도는 제32도에 도시한 전극부의 일부를 도시한 평면도,
제34도는 본 발명의 또다른 실시예에 따른 전극부의 다른 형상을 도시한 평면도,
제35도는 제34도에 도시한 전극부의 확대평면도,
제36도는 본 발명의 1실시예에 따른 서멀헤드의 실험치수를 도시한 데이타도,
제37도는 본 발명의 1실시예에 따른 서멀헤드의 실험치수를 도시한 데이타도,
제38도는 본 발명의 1실시예에 따른 서멀헤드의 평균 인자농도 특성도,
제39도는 본 발명의 1실시예에 따른 서멀헤드의 인자농도 편차를 도시한 도면,
제40도는 본 발명의 1실시예에 따른 서멀헤드의 내에너지성을 도시한 도면,
제41도는 본 발명의 1실시예에 따른 서멀헤드의 평균 인자농도 특성도,
제42도는 본 발명의 또다른 실시예에 따른 서멀헤드의 전극부의 다른 형상을 도시한 평면도,
제43도는 본 발명의 또다른 실시예에 따른 서멀헤드의 전극부의 다른 형상을 도시한 평면도,
제44도는 본 발명의 다른 실시예에 따른 서멀헤드기판의 사시도,
제45도는 제44도의 서멀헤드의 제조과정을 도시한 사시도,
제46도는 제45도의 제조과정 후의 서멀헤드기판에 발열저항체를 형성하고 있는 과정을 도시한 사시도,
제47도는 본 발명의 다른 실시예에 따른 서멀헤드기판의 단면도,
제48도는 본 발명의 허멀헤드를 적용한 감열 기록장치의 정면도,
제49도는 본 발명의 서멀헤드를 적용한 열전사 기록장치의 정면도,
제50도는 본 발명의 또다른 실시예에 따른 서멀헤드기판의 설명도.
본 발명은 전자부품, 발열저항체를 구비한 서멀헤드, 서멀헤드의 제조방법 및 서멀헤드를 사용한 감열기록장치에 관한 것이다.
제1도는 예를들면 일본국 특허공개공보 소화 51-81137호에 개시된 종래의 후막 교대리드방식의 서멀헤드를 도시한 회로도이다. 도면에 있어서, (101)은 기록헤드, (102)는 1주사선에 대한 정보신호(A로 표시한다)를 시간적으로 양자화해서 기록하는 라인메모리, (103)은 라인메모리(102)의 구동신호(B 또는 C)를 전환하는 스위치, (104)는 1주사선 기록정보신호의 1/2을 기억하고, 또한 이들 신호를 병렬로 출력하는 직렬입력 병렬출력형의 시프트 레지스터로 대표되는 메모리로서, 도시되어 있지는 않지만 스위청소자(트랜지스터로 표시한다)를 거쳐 기록헤드(101)의 한쪽의 리이드에만 접속되어 있다. 또, (105)는 메모리(104)의 입력신호를 선택하는 스위치, (106)은 메모리(104)의 구동클럭신호(D 또는 F)를 전환하는 스위치, (107)은 1라인 주사선의 기록정보신호의 다른 1/2을 기록하는 메모리, (108)은 메모리(107)의 구동클럭신호(E 또는 F)를 전환하는 스위치, (109)는 기록헤드의 다른쪽 리이드 기수군과 우수군에 접속되어 있는 공통단자에서 배열순으로 공통단자를 선택하는 스위치, (110)은 반도체 다이오드 어레이로 대표되는 역류방지소자이다.
이러한 서멀헤드는 인자방식으로서 간단하기 때문에, 팩시밀리기기, 프린터, 플로터 등의 분야에 널리 사용되고 있다.
이 이외에, 종래의 후막 서멀헤드로서는 일본국 특허공개공보 소화 51-578958호, 일본국 특허공개공보 소화 51-81138호, 일본국 특허공개공보 소화 51-115838호, 일본국 특허공개공보 소화 51-115839호 등에 개시된 것이 있다.
제1도에 도시한 후막 교대리드방식의 서멀헤드에 있어서는 다이오드 어레이에 의해 형성된 역류방지회로(110)과 구동정보에 따라 구동되는 스위칭소자에 의해 구동되는 라인메모리(102), 메모리(104) 및 메모리(107)에 의해 발열저항체를 구동하고 있다.
따라서, 적어도 1라인을 인자할때 기록정보신호의 1/2씩, 즉 버퍼메모리인 라인메모리(102) 및 메모리(107)을 전환해서 발열저항체를 구동해야 하므로, 기록정보의 인자 1라인에 대한 데이타전송은 2회로 되어 버린다. 이것은 다이오드 어레이(110)을 2개의 군으로 분류하여 스위치(109)에 의한 스위칭을 필요로 하기 때문이다. 여기에서, 1개의 다이오드를 거쳐 도통되는 전류는 1트랜지스터를 거쳐 도통되는 전류에 비해 상대적으로 크기 때문에, 여러개의 다이오드를 동시에 구동할때 이 스위칭은 대전류를 필요로 한다. 따라서, 스위칭속도가 빠르게 되면, 대전류 전환에 의한 스파이크 노이즈가 발생하여 다이오드 어레이(110) 또는 예를들면 트랜지스터에 의해 형성된 스위치(109)를 파괴해 버린다.
따라서, 고속 스위칭을 실행하는 것은 불가능하다. 즉, 1개의 다이오드만을 통해 흐르는 전류를 고속으로 스위칭할 수는 있지만, 스위치(109)를 실현할 수 있는 소자는 고속으로 대전류를 스위칭할 수 있도록 항상 제어되어야 한다.
또, 1라인의 인자데이타를 버퍼메모리(102) 및 (107)에 분리해 기억시키고, 구동정보를 재편해서 작성해야 한다. 이 대책으로서는 일본국 특허공개공보 소화 59-123364호 및 일본국 특허공개공보 소화 59-123365호에 개시된 서멀헤드가 알려져 있다.
제2도는 예를들면 일본국 특허공개공보 소화 59-123365호에 개시된 종래의 서멀헤드를 도시한 회로도이다. 도면에 있어서, (111)은 서로 인접해서 배열된 n개의 발열소자(111a)∼(111n)으로 이루어지는 발열소자군이고, (112)는 발열소자 구동용 버퍼소자인 n/2개의 트랜지스터(112a)로 이루어지고 각각의 트랜지스터(112a)가 인접하는 2개의 발열소자군의 발열소자로 이루어지는 1조의 발열소자(111a)∼(111n)에 접속된 트랜지스터 어레이, (113a) 및 (113b)는 다른 시기에 전압 V1, V2가 인가되는 제1 및 제2공통전극이고, 상기발열소자군(111) 중 제1발열소자(111a)는 제1공통전극(113a)에 접속되고, 이것에 인접하는 제2∼제(n-1)의 발열소자(111b)∼(111n-1)은 2개씩 제2전극(113b) 또는 제1전극(113a)에 순차접속되고, 제n발열소자(111n)은 제2공통전극(113b) 또는 제1공통전극(113a)에 단독으로 접속된다. (114)는 역류방지용 다이오드이고, (115)는 발열소자군(111)에 대한 인자데이타를 보유하는 n비트의 시프트 레지스터이고, (115a) 및 (115b)는 시프트 레지스터(115)에 대한 클럭입력 및 데이타입력이고, (116)은 시프트 레지스터(115)의 병렬출력 중의 2개의 출력에서 1개의 출력을 선택하여 트랜지스터(112a)를 스위칭하는 멀티플렉서, (116a)는 멀티플렉서(116)내의 인접하는 2개의 AND게이트의 한 군 또는 다른 한 군을 선택하는 선택신호를 받는 단자, (116b)는 발열저항체(111)의 구동시간을 결정하는 스트로브신호를 받는 단자이다. 단자(116b)에서 구동신호 H는 구동시에 인가되고, 신호 L은 모든 발열저항체가 구동되지 않을때 인가된다. (116c) 및 (116d)는 인버터이다.
제2도에 도시한 바와 같이, 1라인에 대한 n비트 인자데이타는 시프트 레지스터(115)에 기억시키고, 멀티플렉서(116)에 의해 발열소자 구동데이타가 용이하게 얻어지므로, 제2도의 종래기술에서는 제1도에 도시한 종래기술에 있어서 필요로 했던 데이타의 분해 및 재편이 불필요하게 된다.
그러나, 제2도에 있어서는 다음과 같은 문제점이 있다.
첫번째로, 다이오드 어레이(114)의 다이오는 단자 C1 및 C2에 인가되는 신호를 트랜지스터 스위치(도시하지 않음)를 사용하여 스위칭하는 것에 의해 구동되고, 각 다이오드를 통해 도통되는 전류는 상대적으로 크므로, 스위칭이 실행될때 스위칭 트랜지스터를 통해 대전류가 흐른다. 따라서, 고속 스위칭을 실행할 수 없다.
두번째로, 트랜지스터 어레이(112), 시프트 레지스터(115) 및 멀티플렉서(116)은 집적회로화된 IC칩으로 형성된다. 따라서, 제2도에 도시한 서멀헤드를 실현하기 위해서는 IC칩을 구비한 서멀헤드의 평면도인 제3도(A)에 도시한 바와 같이, 발열저항체(111)을 기판(311)의 중앙에 배열하고, 다이오드 어레이(114)를 기판(311)의 한쪽에 배열하면, 시프트 레지스터(115), 멀티플렉서(116) 및 트랜지스터 어레이(112)를 구비한 IC칩(312)를 발열저항체(111)에 대해서 다이오드 어레이(114)와는 반대측의 기판(311)의 다른 한쪽에 배열해야 한다.
그 결과, 다이오드 어레이측 또는 IC칩측중의 어느 한쪽이 발열저항체에 접하는 기록지의 배출부로 되어 인자한 직후의 화상을 즉시 볼 수 없게 되어 버린다. 제3도(B)는 제3도(A)에 도시한 서멀헤드의 축면도이다. 제3도(B)에 있어서, (111)은 발열저항체, (311)은 서멀헤드의 기판, (313)은 기록지, (314)는 기록지(313)을 반송하는 플래튼 로울러이다. 제3도(B)에서 알 수 있는 바와 같이, 사용자는 발열저항체(111)에 의해 인자된 기록지(313)의 일부가 다이오드 어레이(114)의 일부 또는 IC칩(312)의 일부를 통과한 후에만 인쇄지를 볼 수 있다.
따라서, 기록지(313)의 위치를 조정하는데 긴 시간이 걸려 기록지의 위치결정이 잘못되면 다시 위치결정할때까지 상당한 양의 기록지(313)을 폐기해야 한다는 문제점이 있었다.
한편, 제1도 및 제2도에 도시한 이들 공지의 후막 교대리드방식의 서멀헤드의 인자도트형상은 1수평라인에 대한 인자도트의 형상이 다음에 기술하는 제9도(A)에 도시한 바와 같이 2도트씩의 한쌍으로 형성되지만, 제1도에 도시한 스위치(109)의 스위칭속도 또는 단자 C1 및 C2에 인가되는 신호의 스위칭속도를 빠르게 할 수 없어 서브주사방향의 도트폭이 길어지므로, 그래프인자 등에서는 허용할 수 없는 화질의 레벨로 된다. 이러한 문제를 방지하기 위해서는 제1도의 스위치(109)를 구동하거나 또는 제2도의 단자 C1 및 C2에 인가되는 신호를 전환하고, 1인자 라인중에 몇 번이나 데이타를 전송하여 제9도(B)에 도시한 바와 같이 인자도트폭을 허용범위내로 하는 것이 고려된다. 그러나, 스위치(109) 또는 단자 C1 및 C2에 인가되는 신호가 대전류의 전환으로 되므로, 인자 속도가 빠르면 제9도(B)에 도시한 도트형상을 실현하기 어렵다. 또한, 인자데이타전송이 너무 자주 실행되므로, 제9도(B)에 도시한 도트형상을 실현하기 어렵다. 따라서, 제1도 또는 제2도에 도시한 종래 기술의 서멀헤드에 의하면, 인자주기가 1.25ms 정도에서는 제9도(A)에 도시한 인자도트형상으로 된다.
다른 종래의 예로서는 일본국 특허공개공보 평성 5-8428호, 일본국 특허공개공보 평성 5-8429호가 알려져 있지만, 이들의 각각이 다이오드 어레이를 사용하고 있는 점, 대전류를 전환한다는 점에서는 상기와 동일하다.
결과적으로, 종래의 서멀헤드는 상기와 같이 구성되어 있으므로, 대전류를 갖는 고속 스위칭소자의 구동이 곤란하고 화질품위가 떨어지며, 또 인자 직후의 화상을 즉시 볼 수 없다는 등의 문제점이 있었다.
상기한 바와 같은 종래기술에 있어서의 문제점은 서멀헤드 뿐만 아니라 서멀헤드와 동일한 구조를 갖는 다른 전자부품에서도 마찬가지이다.
본 발명의 목적은 상술한 바와 같은 문제점을 해소하기 위한 것으로, 고속 스위칭소자 및 다이오드 어레이를 필요로 하지 않는 전자부품을 제공하는 것이다.
본 발명의 다른 목적은 고속 스위칭소자 및 다이오드 어레이를 필요로 하지 않는 서멀헤드를 제공하는 것이다.
본 발명의 또다른 목적은 인자되는 화질품위를 향상시킬 수 있는 서멀헤드를 제공하는 것이다.
본 발명의 또다른 목적은 인자 직후의 화상을 즉시 볼 수 있는 서멀헤드를 제공하는 것이다.
본 발명의 또다른 목적은 패턴 접속이 용이하고, 전압원패턴 및 접지패턴에 의해 소비되는 전력의 손실을 저감할 수 있는 서멀헤드를 제공하는 것이다.
본 발명의 또다른 목적은 기판 끝면부에 발열저항체를 형성할 수 있어 인자(기록) 직후의 화상을 즉시 볼 수 있는 서멀헤드의 제조방법을 제공하는 것이다.
본 발명의 또다른 목적은 인자되는 화질품위를 향상시켜 인자된 직후의 인자 화상을 즉시 볼 수 있는 감열 기록장치를 제공하는 것이다.
상기 목적을 달성하기 위해, 본 발명의 제1의 특징에 따른 전자부품은 직렬로 접속되고 기판 끝부에 배치된 여러개의 수동소자, 제1군의 전극패턴에 각각 접속된 제1군의 스위칭소자, 제2군의 전극패턴에 각각 접속된 제2군의 스위칭소자 및 제2군의 스위칭소자내에 하나 걸러씩 마련된 스위칭소자의 한 군 또는 다른 한 군을 선택하고 또 제1군의 스위칭소자중의 적어도 1개를 선택하는 선택회로를 구비한다. 선택된 스위칭소자는 거의 동시에 구동된다. 이것에 의해, 선택된 스위칭소자에 대응하는 수동소자중의 적어도 1개가 구동된다.
상술한 바와 같이, 본 발명의 제1의 특징에 따른 전자부품에 있어서는 수동소자가 기판 끝부에 배치되므로, 수동소자에서 출력된 전자적인 효과를 사용자가 즉시 볼 수 있다.
또, 선택회로가 제2군의 스위칭소자내의 한 군 또는 다른 군을 선택하고 제1군의 스위칭소자중의 적어도 1개를 거의 동시에 선택하므로, 다이오드 어레이가 불필요하게 되어 스위칭을 소전류로 실행할 수 있게 된다. 따라서, 스위칭 속도를 고속으로 할 수 있다.
본 발명의 제2의 특징에 따르면 상술한 전자부품은 상술한 수동소자가 발열저항체인 서멀헤드이다.
상술한 바와 같이, 본 발명의 제2의 특징에 따른 서멀헤드에 있어서는 발열저항체가 기판 끝부에 배치되므로, 발열저항체에 의해 인자된 직후의 인자화상을 사용자가 즉시 볼 수 있다.
또, 선택회로가 제2군의 스위칭소자내의 한 군 또는 다른 한 군을 선택하고, 제1군의 스위칭소자중의 적어도 1개를 거의 동시에 선택하므로, 다이오드 어레이가 불필요하게 되어 스위칭을 소전류로 실행할 수 있다. 따라서, 스위칭 속도를 고속으로 할 수 있다.
본 발명의 제3의 특징에 따르면, 상기 제1군 및 상기 제2군의 스위칭소자와 상기 선택회로는 IC칩상에 형성된다. 또, IC칩은 상기 IC칩의 짧은 쪽 방향 중앙부 부근에 배치된 접지패턴, 상기 IC칩의 짧은쪽 방향 끝부 부근에 배치된 전압원패턴 및 상기 접지패턴과 상기 전압원패턴에 접속된 여러개의 패드를 구비하고, 상기 패드는 상기 IC칩의 한쪽의 긴쪽 방향 끝부에 배치되어 있고, 상기 접지 패턴과 상기 전압원패턴은 상기 패드를 통해서 외부부재와 접속되어 있다.
상술한 바와 같이, 본 발명의 제3의 특징에 따르면 접지패턴이 IC칩의 중앙부 부근에 배치되고, 전압원 패턴이 IC칩의 끝부 부근에 배치되므로, 패드를 IC칩의 한쪽의 긴쪽 방향을 따라 배치하고, 외부부재를 상기 패드를 거쳐서 가장 짧은 거리의 전압원패턴과 접지패턴에 접속할 수 있어 전력손실을 저감할 수 있다.
본 발명의 제4의 특징에 따르면, 그의 끝면 또는 끝면 근방까지 기판의 상면에 도체막을 부착시키는 스텝, 감광성 레지스트를 기판 상면 및 끝면까지 부착시킨 후 상기 기판 상면에서 패턴 마스크를 거쳐서 노출시키는 스텝, 사진제판에 의한 에칭에 의해 상기 기판의 상면에서 기판 끝면까지 여러개의 전극을 형성하는 스텝 및 이 전극 사이에 발열저항체를 형성하는 스텝을 포함하는 서멀헤드의 제조방법을 마련한다.
상술한 바와 같이 본 발명의 제4의 특징에 따르면, 발열저항체를 기판의 끝면 부근에 형성하므로, 인자직후의 화상을 즉시 볼 수 있는 서멀헤드의 제조방법을 얻을 수 있다.
본 발명의 제5의 특징에 따르면, 상술한 서멀헤드와 상기 서멀헤드를 통해 기록지를 반송하는 플레튼 로울러를 포함하는 감열 기록장치가 마련된다.
상술한 바와 같이 본 발명의 제5의 특징에 따르면, 상술한 서멀헤드를 적용한 것에 의해 인자된 화상의 질을 향상시킬 수 있음과 동시에 인자 직후의 인자된 화상을 즉시 볼 수 있는 감열 기록장치를 마련할 수 있다.
상기 및 그밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부 도면에 의해 더욱 명확하게 될 것이다.
실시예 1
이하, 본 발명의 1실시예를 도면에 따라 설명한다. 제4도(A) 및 제4도(B)는 본 발명의 1실시예에 따른 서멀헤드와 같은 전자부품을 도시한 평면도 및 K-L 단면도이다. 제4도(A) 및 제4도(B)에 있어서, (1)은 예를들면 순도 96% 정도의 알루미나세라믹 기판이고, (2)는 알루미나세라믹 기판(1)을 덮는 글레이즈층으로서, 평활성 및 발열저항체와 같은 수동소자의 열특성을 임의로 갖도록 하기 위해서 수십 미크론의 두께로 형성된다.
이하, 전자부품으로서 발열저항체를 구비한 서멀헤드에 대해서 설명한다. (3)은 알루미나세라믹 기판(1)과 글레이즈층(2)를 구비한 기판이다. (4)는 전극패턴, (5)는 각각이 전극패턴(4) 사이에 형성되는 발열저항체와 같은 수동소자(passive element)이다. 후막 서멀헤드에 있어서 발열저항체(5)는 예를들면 전극패턴(4)상에 띠형상의 저항체(6)을 도포하는 것에 의해 형성된다.
(7)은 발열저항체(5) 등을 덮는 예를들면 유리로 이루어지는 보호막으로서, 층간 절연막을 겸하는 경우도 있다. (8)은 IC칩, (9)는 기판(3)상의 각종 신호단자에 접속된 도체패턴 및 전극패턴(4)를 IC칩(8)상의 패드에 접속하는 금선, (10)은 전극패턴(4)의 전류유출 전극패턴, (11a) 및 (11b)는 전류유입 전극패턴, (12)는 접지 단자, (13)은 공통전극단자, (14)는 각종 신호단자, (15)는 접지 단자(12)를 공통으로 접속하기 위한 도체, (16)은 이 도체(15)를 덮는 절연층, (17)은 IC칩(8)을 고정시키기 위한 접착제이다.
제4도(A) 및 제4도(B)에 있어서의 IC칩(8) 및 금선(9)를 생략한 서멀헤드의 평면도 및 단면도를 제5도(A) 및 제5도(B)에 도시한다. 제5도(A) 및 제5도(B)에 있어서, (18)은 접지 단자(12)와 도체(15) 사이의 접속점이다.
제4도(A) 및 제4도(B)에 도시된 서멀헤드의 IC칩(8)의 회로도를 제6도에 도시한다. 제6도에 있어서, (19)는 구동데이타 입력단자(이하, DATA라 한다), (20)은 N비트의 시프트 레지스터, (21)은 구동데이타 출력단자, (22)는 시프트 레지스터(20)의 동기신호 입력단자(이하, CLOCK이라 한다), (23)은 N비트의 시프트레지스터에 접속된 N비트의 기억회로로 도시되는 래치회로(기억소자), (24)는 시프트 레지스터의 데이타를 래치회로(23)으로 전송하는 데이타전송 제어단자(이하, *LATCH(여기에서 *는 논리부정을 나타낸다)라 한다), (25)는 래치회로의 N비트의 데이타를 1/2씩 선택하는 선택신호 입력단자(이하, FCON이라 한다), (26)은 선택회로(27)에 의해 선택적으로 구동되는 제1군의 스위칭소자이다. (28)은 스위칭소자 구동시간 결정신호단자(이하 *STROBE라 한다), (29)는 제2군의 스위칭소자로서 TA 및 TB의 2군으로 분류되어 제2군의 전극 패턴(11a) 및 (11b)에 각각 교대로 접속된다. 스위칭소자(29)에 있어서 TA 및 TB는 *STROBE(28) 및 FCON(25)의 신호논리상태에 따라서 구동되지 않는다. IC칩 자체의 전원 및 접지단자는 생략하였다.
이상, 제4도(A), 제4도(B), 제5도(A), 제5도(B) 및 제6도를 참조해서 설명한 바와 같이, 실시예 1에 따른 서멀헤드는 직렬로 접속되어 기판(3)의 끝부에 배치된 여러개의 발열저항체(5), 각각의 인접하는 2개의 전극패턴이 발열저항체(5)의 각각과 교차해서 접속되도록 기판(3)상에 배치된 여러개의 전극패턴(10), (11a) 및 (11b)를 포함한다. 전극패턴은 제1군의 전극패턴(10)과 제2군의 전극패턴(11a) 및 (11b)로 분류된다. 각각의 인접하는 2개의 전극패턴 중 1개는 제1군의 전극패턴(10)중의 1개이고, 다른 1개는 제2군의 전극패턴(11a) 또는 (11b) 중의 1개이다. 또, 서멀헤드는 제1군의 전극패턴(10)에 각각 접속된 제1군의 스위칭소자(26), 제2군의 전극패턴(11a) 또는 (11b)에 각각 접속된 제2군의 스위칭소자(29) 및 제1군의 스위칭소자(26)과 제2군의 스위칭소자(29)에 접속되고 선택데이타에 따라서 제2군의 스위칭소자(29) 내에 하나 걸러씩 마련된 스위칭소자의 한 군 TA 또는 다른 한 군 TB를 선택하며 또 제1군의 스위칭소자(26)중의 적어도 1개를 선택하는 선택회로(270)을 포함한다. 이 선택된 스위칭소자는 거의 동시에 구동된다. 그후, 선택된 스위칭소자에 대응하는 발열저항체중의 적어도 1개가 구동된다.
제1군의 전극패턴(10)과 제2군의 전극패턴(11a) 및 (11b)는 인접하는 2개의 제1군의 전극(10)과 제2군의 전극(11a) 및 (11b)가 발열저항체(5)중의 1개와 교차하여 접속되도록 기판(3)상에 교대로 배치된다. 제1군의 스위칭소자(26)의 각각은 예를들면 전압원단자 COM에 접속된 입력단자(이미터), 제1군의 전극패턴(10)중의 1개에 접속된 출력단자(콜렉터) 및 제어단자(베이스)를 갖는 pnp 트랜지스터이다. 제2군의 스위칭소자(29)의 각각은 예를들면 제2군의 전극패턴(11a) 또는 (11b) 중의 1개의 접속된 입력단자(컬렉터), 접지단자 GND에 접속된 출력단자(이미터) 및 제어단자(베이스)를 갖는 npn 트랜지스터이다. 선택회로(270)은 제1군의 스위칭소자(26)의 각각의 제어단자와 제2군의 스위칭소자(29)의 각각의 제어단자에 접속되고, 선택데이타에 따라서 제2군의 스위칭소자(29)내에 하나 걸러씩 마련된 스위칭소자를 각각 포함하는 두개의 군 TA와 TB 중의 어느 1개를 선택하며, 또한 제1군의 스위칭소자(26) 중의 적어도 1개를 선택한다.
서멀헤드는 구동될 발열저항체(5)중의 적어도 1개를 선택하기 위한 선택데이타의 일부를 기억하는 시프트 레지스터(20), 시프트 레지스터(20)에서 출력된 데이타를 래치하는 기억소자(23) 및 제1군의 스위칭소자(26)의 각각의 제어단자와 제2군의 스위칭소자(29)의 제어단자에 접속되고, 제2군의 스위칭소자(29)내에 하나 걸러씩 마련된 스위치소자의 한 군 TA 또는 다른 한 군 TB를 선택하기 위한 선택신호 FCON을 받는 선택신호 입력단자(25)를 더 포함한다.
선택회로(270)은 인접하는 2개의 제1군의 스위칭소자(26) 중의 적어도 1개를 선택한다. 인접하는 2개는 선택유닛이다. 선택된 제1군의 스위칭소자(26)은 제2군의 스위칭소자(29)의 선택된 군 TA 또는 TB군중의 1개와 인접한다.
제1군의 스위칭소자(26), 제2군의 스위칭소자(29), 선택회로(270), 시프트레지스터(20) 및 기억소자(23)은 IC칩상에 형성된다.
서멀헤드는 시프트 레지스터(20)에 접속되어 발열저항체(5)를 구동하는 구동데이타 DATA를 받는 구동데이타 입력단자(22), 시프트 레지스터(20)에 접속되어 동기신호 CLOCK을 받는 동기신호 입력단자(19)를 더 포함한다. 구동데이타 DATA는 동기신호 CLOCK에 따라 시프트 레지스터(20)에 입력된다. 서멀헤드헤드는 기억소자(23)에 접속되어 데이타전송 제어신호 LATCH를 받고 시프트 레지스터(20)에서 기억소자(23)으로 구동데이타 D1∼DN을 전송하는 데이타전송 제어단자(24), 선택회로(270)에 접속되어 선택된 1개 이상의 제1군의 스위칭소자(26)과 제2군의 스위칭소자(29)중의 선택된 군 TA 또는 TB의 구동시간을 결정하기 위한 구동시간 결정신호 STROBE를 받는 구동시간 결정신호 입력단자(28)을 더 포함한다. 선택회로 FCON 및 구동시간 결정신호 STROBE는 선택 데이타를 형성한다. 선택회로(270)은 구동데이타 DATA, 선택신호 FCON 및 구동시간 결정신호 STROBE의 논리에 따라서 구동될 스위칭소자와 그의 구동시간을 결정하는 논리회로를 갖는다.
제4도(A) 및 제5도(A)에서 알 수 있는 바와 같이, 서멀헤드에 있어서 전극패턴의 일부 예를들면 제1군의 전극패턴(10)을 IC칩(8) 하부에 배치한다. 제4도(A)에 도시한 바와 같이, 제1군의 전극패턴(10)은 IC칩(8)의 긴쪽 방향의 발열 저항체(5)측과는 반대측면에서 금선(9)를 거쳐 IC칩(8)상의 패드(88)에 접속되어 있다. 제1군의 전극패턴(10) 대신에 제2군의 전극패턴(11a) 및 (11b)를 IC칩(8) 하부에 배치해도 좋다.
제7도(A)∼제7도(G)는 제6도에 도시한 회로의 신호입력 타이밍도이고, 제8도는 그의 동작논리를 도시한 것이다.
이하, 그 동작에 대해서 설명한다. 제6도에 도시한 회로는 제8도에 도시한 동작 논리도와 동일하게 동작한다. 따라서, N개의 발열저항체 R1∼RN은 *STROBE가 L이면, FCON의 논리가 H일때 제2군 스위칭소자(29)의 1개의 군 TA가 구동해서 발열저항체 R1, R4, R5, R8, R9, …RN이 구동된다.
*STROBE가 L이면, FCON의 논리가 L일때 제2군의 스위칭소자(29)의 다른 한 군 TB가 구동되어 발열저항체 R2, R3, R6, R7, …R(N-2)가 구동된다.
이를 선택구동은 제1군의 스위칭소자(26)의 구동과 제2군의 스위칭소자 TA 또는 TB의 구동에 의해 실행되는 것으로, 제2도에 도시한 단자 C1, C2에 접속된 다이오드 어레이의 종래의 2라인을 TA 및 TB의 2라인으로 변경한 것이다. 그러나, 각각의 발열저항체를 거쳐 도통되는 전류는 기술 개발에 의해 작아지므로, 각각 다이오드에 비해 작은 전류로 도통되는 npn 트랜지스터에 의해 제2군의 스위칭소자 TA 및 TB를 실현 할 수 있어 고속으로 스위칭할 수 있게 되는 것이다.
이 실시예에 있어서, 제2군의 스위칭소자(26)은 npn 트랜지스터이기도 하다. 따라서, 제7도(D) 및 제7도(E)에 도시한 바와 같이 선택데이타 STROBE 및 FCON이 종래와 동일하게 되어 인자된 화질품위는 제9도(A)에 도시한 바와 같이 종래예(일본국 특허공개공보 소화 59-123365호)와 마찬가지로 되지만, 본 발명의 실시예에 따르면 제7도(F) 및 제7도(G)에 도시한 바와 같이 고속의 스위칭 펄스를 투입할 수 있게 되므로 인자 결과로서는 제9도(B)에 도시한 바와 같이 인자도트의 2도트의 쌍에 의한 어긋남이 현저하게 나타나지 않는 화질품위를 얻을 수 있게 된다.
본 발명의 발명자에 의해 실시된 실험에서는 TA와 TB의 전환은 100KHz 정도(구동시간주기는 5㎲)까지는 문제없이 가능하였다.
제6도에 도시한 회로에 있어서는 제2군의 스위칭소자 TA 및 TB의 동작신호를 FCON과 *STROBE의 논리곱에 의해 얻고 있다. 이것은 FCON이 항상 펄스 인가되더라도, *STROBE 신호의 논리상태가 H일때는 제2군의 스위칭소자 TA 및 TB의 동작을 하지 않도록 하는 것으로서 회로를 안정하게 동작시키는 것이다.
본 실시예에 있어서는 발열저항체의 수가 시프트 레지스터의 단수 또는 기억소자의 수와 동일한 경우에 대해서 설명하였지만, 시프트 레지스터의 단수 또는 기억소자의 수를 발열저항체의 수보다 많게 하여 고속으로 데이타전송을 실행하거나 또는 열 자기이력(履歷) 제어를 데이타전송에 의해 용이하게 실행하는 회로구성을 마련하는 것에 의해서도 동일한 효과를 얻을 수 있다.
본 실시예에 있어서는 발열저항체(5)는 후막 프로세스를 사용하여 띠형상의 연속 발열저항체를 형성하는 것에 대해서 설명하였지만, 전극 사이에만 예를들면 박막 프로세스에 의해 발열저항체를 형성해도 좋다. 또, 액정소자, 플라즈마 발광소자 등과 같은 수동소자의 제어에 서멀헤드 대신에 다른 전자부품을 사용할 수도 있고, 회로로서는 동일한 효과를 얻을 수 있다.
실시예 2
상술한 실시예 1에 있어서는 1라인의 데이타를 1/2로 선택함과 동시에 선택된 데이타에 따라서 전극에서 전류를 유출시키고 인접한 전극으로 전류를 유압시키고 있었다. 그러나, 제10도에 도시한 바와 같이 유입과 유출 방향을 반대로해도 좋고, 상기한 실시예 1과 동일한 효과를 얻을 수 있다. 제10도에 있어서는 제1구의 스위칭소자 TC와 제2군의 스위칭소자 TA1 및 TB1은 npn 트랜지스터이다.
실시예 3
상술한 실시예 1 및 실시예 2에 있어서는 제2군 및 유출 스위칭소자를 트랜지스터에 의해 형성하였지만, 제11도에 도시한 바와 같이 CMOS로 구성된 P채널 MOS 전계효과 트랜지스터 (FET)(30) 및 N채널 MOS 전계효과 트랜지스터(FET)(31)로 구성하고 레벨 업 회로(32)에 의해 구동하는 구성에 의해서, 트랜지스터의 치수를 작게 할 수 있어 IC칩(8)을 작게 할 수 있으며 보다 고해상도의 서멀헤드의 조립을 용이하게 할 수 있다.
실시예 4
상술한 실시예 1에 있어서는 도체(15)를 IC칩(8) 바로 아래에 배치하였지만, 제12도(A) 및 제12도(B)에 도시한 바와 같이 IC칩(8) 바로 아래 이외의 다른 곳에 배치해도 좋다.
이 경우에는 도체패턴(5)의 폭을 크게 할 수 있으므로, 도체(15)의 접지저항을 더욱 저감하는 목적이 용이하게 달성한다.
도체(15)를 마련하지 않고, 신호단자(14)측에 접지단자를 배치해서 외부부재와 접속해도 좋다. 또, 제조 프로세스도 후막 형성 프로세스 대신에 박막 형성 프로세스에 의해 저항체 및 도체를 형성해도 좋고, 상술한 실시예와 동일한 효과를 얻을 수 있다.
실시예 5
상술한 실시예에 있어서는 IC칩(8)상의 금선(9)의 접속방향을 발열저항체(5)와 대향하는 구성으로 하였지만, 제13도(A) 및 제13도(B)에 도시한 바와 같이 IC칩(8)을 90°만큼 구부린 방향으로 하는 것에 의해서도 금선(9)의 접속피치를 넓게 취할 수 있어 고해상도화할 수 있는 서멀헤드를 얻을 수 있다.
실시예 6
상술한 실시예 1에 있어서도 IC칩(8)과 전극패턴 (10) 또는 (11a)와 (11b)가 금선(9)에 의해 접속되는 접속부는 일렬 등피치로 구성하였지만, 제14도에 도시한 바와 같이 제14도에 도시한 바와 같은 TA 스티치패턴(33), TB 스티치패턴(34) 및 DO스티치패턴(36)을 지그재그 배치로 하는 것에 의해서, 금선(9)에 의해 전극패턴과 IC칩(8) 사이의 접속이 용이하게 된다. 스티치패턴(3)과 스티치패턴(34) 사이의 피치 치수 제1 및 스티치패턴(36)간의 피치 치수 WP2가 크면, 접속은 더욱 용이하게 된다. IC칩(8) 하부에 신호 전극패턴을 배치하고 와이어를 거쳐 IC(8)상의 접속패드에 스티치패턴(36)을 접속하는 것에 의해서, 피치 WP2를 크게 취할 수 있어 스티치폭을 넓게 취할 수 있으므로 와이어 본딩의 제조효율 향상으로 이어진다. 기판(3)상의 패턴과 IC칩(8)의 접속은 금선 뿐만 아니라 땜납 범프 등을 사용하는 것에 의해서도 마찬가지로 접속 제조효율이 향상된다.
실시예 7
상술한 실시예 1에 있어서는 인접하는 제2군의 스위칭소자 TA 및 TB를 동시에 턴은 및 턴오프 또는 턴오프 및 턴온한다. 이러한 경우, 스위칭시에 소자 TA 및 TB는 모두 온상태이므로, 대전류가 흘러 인자화질이 저하한다. 이러한 것을 방지하기 위해, FCON의 입력신호 논리를 지연시키는 구성으로 하고 또 트랜지스터 TA 및 TB가 동시에 구동되는 온상태로 되지 않는 구성으로 하는 것이 바람직하다. 이것은 소자 TA 및 TB의 H→L 또는 L→H 전환(스위칭)시의 스파이크에 따른 동시 온상태에 의한 IC칩의 파괴를 방지할 수 있다. 또한, 서멀헤드와 구동 IC칩을 더욱 안정하게 구동시킬 수 있게 된다.
구체적으로 제15도에 도시한 타이밍과 같이, TA의 턴온 전의 턴오프하는 시간 TOFF1과 TB의 턴온전의 턴오프하는 시간 TOFF2를 마련하는 것에 의해 보다 확실히 회로의 안정동작으로 된다. 이 경우, TOFF1 및 TOFF2 시간은 동일하고 3㎲ 정도이면 좋으며, 그것은 IC칩내에 미소한 커패시터 및 저항을 형성해서 지연회로를 형성하는 것에 의해 실현할 수가 있다.
또한, TA 및 TB의 구동시간을 FCON의 펄스 듀티비를 변경하는 것에 의해 변화시켜도 좋고, 펄스 듀티비를 50%로 한정하지 않아도 좋다. 예를들면 선행 인자의 발열저항체에 인가되는 펄스를 다음 인자의 발열저항체에 인가되는 펄스보다 길게 해도 좋다.
이와 같은 방법에 있어서는 인자의 축열 영향을 없애는 제어도 펄스 듀티비를 변경하는 것에 의해 가능하게 된다.
실시예 8
제16도는 본 발명의 실시예 8을 도시한 서멀헤드기판의 평면도이고, 제17도는 제16도의 K-L선에 따른 단면도이다. 상기 제4도(A), 제4도(B) 및 제6도를 참조해서 기술한 상기 실시예에서와 동일한 부분에는 동일부호를 붙이고 중복설명을 생략한다. 제16도 및 제17도에 있어서, (61)은 전압원단자, (62)는 외부로부터의 데이타를 받는 데이타 입력단자, (63)은 IC칩 사이에 접속되는 데이타 접속단자, (64)는 외부부재(도지하지 않음)와의 접속단자이다. 단자(64)는 접지단자(12), 신호단자(14) 및 전압원단자(61)을 포함한다.
제18도는 상기 제6도와 동일 부분에 동일 부호를 붙인 상기 제16도에 있어서의 서멀헤드기판의 회로도로서, (65)는 IC구동 전원단자이다.
제16도 및 제17도에서 알 수 있는 바와 같이 실시예 8에 따르면, 외부부재와 접속될 접속단자(64)를 기판(3)의 한쪽에 일렬로 배치하고 있으므로 접속단자(64)와 외부부재 사이의 접속이 용이하게 되고, 제4도(A)에 도시한 실시예 1과 같이 접지단자를 기판 중앙부에 마련할때 필요로 되는 접지단자 보강패턴이 불필요하게 된다는 효과가 있다.
이 제18도의 회로는 제19도에 도시한 바와 같이 제10도와 마찬가지로 전극패턴으로부터의 전류의 유출 또는 유입 방향을 반대로 해서 구성하거나, 또는 제20도에 도시한 바와 같이 제11도와 마찬가지로 유입 스위칭소자나 유출 스위칭 소자를 P채널 MOSFET(30) 및 N채널 MOSFET(31)로 구성할 수 있다.
실시예 9
상기 실시예 1에 있어서는 발열저항체(5)상을 보호막(7)에 의해 덮고 보호막(7)상의 기록지를 반송하는 것으로 하였지만, 비교적 고저항의 보호막(7)의 절연부재를 사용하는 기록재의 연속반송에 의해서 건조 및 저온 조건하에서는 수십 KV의 정전기가 발생한다. 이러한 현상때문에, 내압이 수 KV인 발열저항체(5), 내압이 수백 V인 IC칩 등을 파괴하게 된다.
이러한 것을 방지하기 위해, 제21도의 서멀헤드기판의 평면도 및 제22도의 K-L선에 따른 단면도에 도시한 바와 같이, 발열저항체(5) 및 전극패턴(4)을 덮는 보호막(7)상에 고저항막(300)을 마련하고, 이 막(300)에 고저항막 접속패턴(301)을 접속한다. 이 고저항막 접속단자(302)를 예를들면 전압원 또는 접지전위에 접속한다. 이것에 의해, 보호막(7)은 대전하는 일이 없어 발열저항체(5) 및 IC칩(8)의 파손은 발생하지 않게 된다.
본 발명의 발명자는 이 고저항막(300)으로서 인듐 및 주석으로 이루어진 후막 저항페이스트를 보호막(7)상에 인쇄, 건조, 소성하고, 그의 막두께를 수 ㎛로 하고 체적저항율을 106∼1010Ω·cm로 되도록 하였다. 여기에서, 체적저항율이 106∼1010Ω·cm 정도로 되면 좋고, 고저항막의 재료는 예를들면 티타늄, 텅스텐 등이어도 좋고 특별히 상기한 것에 한정되는 것은 아니다.
또한, 고저항막(300)을 전압원전위에 접속하는 것에 의해, 보호막(7)에 핀홀이 있었던 경우의 고습 상태하에 이어서의 인자 대기중의 전계에 의한 전극패턴의 부식의 감소는 고저항막(300)을 접지전위에 접속하는 경우에 비해 양호하게 되고, 이러한 경우에는 정전기에 대한 대책 및 전계부식에 대한 대책으로 되는 것이다.
실시예 10
제23도는 제4(A) 또는 제16도에 도시한 서멀헤드기판에 사용된 IC칩(8)상의 신호단자 배치를 모식적으로 도시한 것이다. 제20도에 도시한 IC칩(8)은 상기 제6도의 회로에 도시한 8개의 발열저항체 R1∼R8을 제어하는 IC칩이다. 제23도에 있어서 (190)은 기판상의 패턴의 구동데이타 입력단자로서의 패드이며, 와이어(9)를 거쳐 외부로부터의 데이타를 받는 데이타 입력단자 또는 IC칩 사이에 접속되는 데이타 접속단자에 접속되어 있다.
(210)은 구동데이타 출력단자로서의 패드이며, 배선(9)를 거쳐 데이타 접속 단자에 접속된다. IC칩의 데이타는 전단의 IC칩에 접속되고, 구동데이타 출력은 다음단의 IC칩의 구동데이타 입력에 접속된다.
(220)은 동기입력 신호단자로서의 패드, (240)은 데이타전송 제어단자로서의 패드, (250)은 선택타이밍 입력단자로서의 패드, (280)은 스위칭소자 구동시간 결정신호단자로서의 패드, (180)은 예를들면 5V의 전압을 받는 IC RNED 전원단자로서의 패드이다. 이들 패드는 기판상의 각종 신호단자(14)에 와이어(9)를 거쳐서 접속된다.
(260)은 제1군의 스위칭소자에 접속되는 패드로서, 선택회로(270)의 출력 D01, D02, D03, D04로 된다. (130)은 이 전류유출의 전압은 입력단자 COM으로서의 패드로서, 기판상의 전압원단자(13)에 와이어(9)를 거쳐 접속된다.
(290)은 제2군의 스위칭소자에 접속되는 패드로서, 2개의 군인 TA 및 TB의 제2군의 트랜지스터의 입력 패드로 된다. (120)은 전류유입의 접지단자로서의 패드이며, 접지단자(12)에 와이어(9)를 거쳐 접속된다.
제23도에 도시한 바와 같은 IC칩(8)의 패드 배치로 하는 것에 의해, 기판 상의 도체패턴 구성을 1층만에 의해 외부부재와의 접속단자(64)(제16도)로 IC칩의 신호를 인출할 수 있게 되므로, 서멀헤드기판의 제조가 용이하게 된다. 여기에서 서멀헤드의 전압원전압으로서는 예를들면 24V가 사용되고, 발열저항체(5)의 저항값으로서 예를들면 수 KΩ이 사용된 경우라도 동시에 구동되는 발열저항체 수가 많으면 대전류가 배선패턴을 거쳐 흐르게 되고, 배선패턴 저항에 의해 전압원 및 접지전위의 손실이 있으면 발열저항체의 개개의 구동전압이 달라질 가능성이 있다. 그 결과, 발열저항체의 발열이 달라 인자화질(인자품위)이 저하하게 되기도 한다.
이러한 것을 피하기 위해, 전압원패턴과 함께 전압원단자(13)을 공통으로 접속하고, 접지패턴과 함께 접지단자(12)를 공통으로 접속하여, 전압원접속 및 접지접속에 의한 저항에 의한 손실전위를 작게 할 필요가 있다. 이들 손실전위값으로서는 인자화질에 영향을 미치지 않을 정도 예를들면 0.2V 이하이면 좋다.
이것은 프린트 기판으로 이루어지는 외부부재의 배선으로 되는 전압원패턴과 접지패턴의 폭 및 두께를 결정하는 것에 의해 실현된다. 그후, 상기와 같이 결정된 두께와 폭의 전압원패턴 및 접지패턴을 외부부재에 접속하는 것에 의해서 인자화질 저하를 방지할 수가 있다.
실시예 11
제23도에 도시한 실시예에 있어서도 칩(8)내에 접지패드(120)은 IC칩내의 긴쪽 방향으로 2개 있고 전압원패드(130)은 1개 있는 것으로 했지만, 제24도에 도시한 바와 같이 IC칩내의 짧은쪽 방향 중앙부에 접지패턴(또는 전압원패턴(121)을 배치하고 IC칩내의 짧은쪽 방향 끝부에 전압원패턴(또는 접지패턴)(131)을 배치하는 것에 의해서 접지패드(120) 및 전압원패드(130)을 IC칩의 긴쪽 방향 끝부에 용이하게 배치할 수 있으므로, 제1군의 스위칭소자 및 제2군의 스위칭소자 수가 많아진 IC칩이더라도 IC칩내의 접지저항 및 전압원 저항을 더욱 작게 할 수 있음과 동시에 IC칩상의 패드와 기판상의 패턴의 접속을 IC칩의 한쪽에서 예를들면 금선(9)를 거쳐 실현할 수 있으므로, 패턴접속이 용이하게 되고 서멀헤드의 제조를 용이하게 하여 전압원 및 접지전위의 손실을 감소시킬 수가 있다.
접지패드(120) 및 전압원패드(130)의 위치는 IC내의 패턴저항 및 기판패턴의 배치관계를 고려하여 임의의 장소에 결정되는 것으로서, 특별히 한정되는 것은 아니다.
실시예 12
상술한 실시예 1에 있어서는 제1군 및 제2군의 스위칭소자를 동일 칩내에 마련해서 IC칩(8)을 구성하고 있지만, 제25도의 서멀헤드기판에 도시한 바와 같이 제1군의 트랜지스터 어레이 칩(이하 TIC칩이라 한다)(38)과 제2군의 트랜지스터 어레이 칩(이하 DIC칩이라 한다)(39)와 같이 분리해서 구성해도 좋다.
제26도는 제25도의 K-L선에 따른 단면도이고, 제27도는 제25도의 서멀헤드기판의 회로도이며, 제28도는 제25도의 서멀헤드기판에 사용하는 TIC칩(38) 및 DIC칩(39)의 신호단자 배치를 개략적으로 도시한 것이다.
제28도에 있어서, (1900), (2100), (2200), (2400), (2500), (2600) (2800) 및 (2900)은 각각 구동데이타 입력패드(190), 구동데이타 출력패드(210), 동기신호(CLOCK)입력패드(220), 데이타전송 제어신호(LATCH)입력패드(240), 선택신호(FCON) 입력패드(250), 제1군의 스위칭소자(26)에 접속되는 패드(260), 제2군의 스위칭소자(29)에 접속되는 패드(290)에 대응한다. (1200)은 접지패드, (1800)은 IC칩의 전압원(VRD)패드, 단자(1300)은 전압원패드이다. TIC칩(38)상에는 접지패드(1200), 전압원패드(1300), 전압원(VRD)패드(1800) 및 FCON 입력패드(2500)이 배치되고, DIC칩(39)와 외부부재에 접속되는 접지단자, 전압원단자 및 각종 신호 단자에 접속된다.
이 TIC칩(38)과 DIC칩(39)로 되도록 칩(8)을 분리하는 것에 의해, 1개의 IC칩내에 제1군의 스위칭소자 및 제2군의 스위칭소자와 같은 2종류의 고내압소자를 형성하는 프로세스가 불필요하게 된다. 예를들면, N채널, MOSFET와 P채널 MOSFET를 1개의 IC칩상에 형성할 필요가 없다. 따라서, 1측만의 채널형성 프로세스에 의해 IC칩을 형성할 수 있으므로, IC칩의 제조효율이 향상되고 더 나아가서는 서멀헤드의 제조가 용이하게 된다.
실시예 13
제26도에 도시한 실시예에 있어서는 외부부재에 접속될 기판상의 IC칩과 패넌(64)와의 와이어 접속방향을 외부부재의 접속면측으로 하였지만, 제29도 및 제30도에 도시한 바와 같이 IC칩(39)와 반대 방향으로 하는 것에 의해, 외부부재의 접속면측에 패턴(64)와 외부부재와의 접속을 용이하게 할 수 있다. 제30도와 제26도의 장치에 IC 봉지수지(51)을 마련한 제31도의 차이점은 예를들면 패턴면(60)과 막면(61)로 이루어지는 플렉시블 프린트 기판과 같은 외부부재(52)를 압접고무(62)를 거쳐 예를들면 금속판(63)을 사용하여 접속단자에 가압 접속하는 것으로서, 제31도에는 IC봉지수지(51)이 외부부재(52)와 충돌하고, 금전(9)에 힘이 가해져 단선에 이르는 불합리가 있으며, 이러한 불합리는 와이어(9)를 IC칩(39)에 대해서 외부부재와는 반대측에 마련하는 제30도의 구성에 의해 방지할 수 있다.
또한, 제31도에 도시한 구성에 외부부재(52)와 수지(51)부분이 서로 충돌하지 않도록 조립하는 것이 필요하다. 그러나, 제30도에 도시한 구성에서 외부부재(52)와의 접속치수가 동일하더라도, 금선부분이 외부측에 존재하지 않을때는 IC봉지수지(51)부분이 외부부재(52)에서 멀어지므로 그들은 충돌하지 않게 된다. 제29도∼제31도는 IC칩칩이 2개인 경우에 대해서 설명한 것이지만, IC칩이 1개만 마련되는 경우에도 가능한 것은 물론이다. 또한, IC칩 칩의 위치는 도시된 TIC칩(38) 및 DIC칩(39)의 배치와 달라도 좋다.
실시예 14
상술한 실시예 1에 있어서는 전극패턴이 빗형상이고 이 빗형상의 전극패턴상에 제32도에 도시한 바와 같은 띠형상의 발열저항체를 배치한 구성으로 하였지만, 후막 서멀헤드에 있어서는 발열저항체의 저항값을 조정하기 위해 미국 특허출원 제4,782,202호에 개시된 트리밍법을 사용하여 개개의 발열저항체의 저항값을 조정할 수 있게 된다.
제32도에 있어서 (400)∼(404)는 전극패턴 패드이다. 각 저항체의 저항값은 전극패드(400)과 (401) 사이, (401)과 (402) 사이, (402)와 (403) 사이 또는 (403)과 (404) 사이의 간격에 의해 결정된다. 이 전극패턴에 고전압을 인가하는 것에 의해, 초기의 발열저항체의 저항값을 원하는 저항값으로 저하시키고, 모든 저항체의 저항값을 조정하는 것이다.
여기에서, 발열저항체(5)의 폭 RL은 예를들면 16도트/mm의 팩시밀리용 후막 서멀헤드에서는 120㎛이고 전극패턴 사이의 간격은 30㎛ 정도이지만, 제33도에서 화살표로 나타낸 바와 같이 펄스 트리밍에 의해 얻어진 최저 저항값 부분을 크게 변화시킨다. 그 결과, 발열점이 개개의 저항체에 따라 다르므로, 인자의 화질도 저하하게 된다. 이것은 발열저항체의 폭 RL이 전극패턴간 거리보다 넓기 때문이지만, 현 상태에서는 발열저항체를 스크린 인쇄방법에 의해 형성하고 있고, 스크린의 폭은 전계의 한계값에 가까운 치수이며, 폭 RL 이하의 저항막으로 형성하는 것이 곤란한 것이다.
또한, 주주사가 16도트/mm이면, 부주사방향의 발색도트치수는 62.5㎛이면 좋지만, 현 상태에서는 발열저항체의 형성치수는 발색도트의 치수보다 크게 하고 있다. 이것은 발열저항체의 형성치수가 더 작으면 원하는 발색치수를 얻기 위해 인가하는 에너지값이 발열 저항체의 내에너지성을 초과할 우려가 있기 때문이다.
본 발명의 발명자는 이들 문제를 해결하기 위해, 제34도에 도시한 바와 같이 각 전극패턴의 중앙을 넓게하는 것에 의해 발열저항체의 최저 저항값을 일정하게 하는 것을 고려하여 각종 실험을 실행하였다.
제35도는 실험한 발열저항체의 치수를 도시한 것으로, 치수 LG, G 및 RC에 본 실시예의 특징이 있다. 제36도 및 제37도는 각종 실험에 있어서의 치수를 나타낸 실험예를 도시한 것으로서, 실험 No. 1은 제33도에 도시한 전극패턴 형상의 경우이다. 도면에 있어서, RC는 전극패턴 돌출부분의 중앙과 발열저항체의 저항체폭의 중앙 사이의 편차(어긋남값)를 나타내고 있다.
제36도의 실험 No. 2, 3, 4는 전극패턴간의 거리 G의 효과를 도시한 것이고, 제37도의 실험 No. 6, 7, 8은 중앙 편차 RC의 영향을 도시한 것이다.
제38도는 제36도의 실험치수에 의한 평균 인자농도 특성도로서, 측정된 10점의 평균값을 나타내고 있다. 제39도는 제38도의 인가 에너지 0.5E에 있어서의 농도측정 10점중의 최대값과 최저값 및 평균값을 도시한 것으로서, 인자농도편차의 특성도이다.
제40도는 내에너지성으로서 1×106펄스를 인가한 후의 저항값 변화를 에너지값을 증가시켜 실행한 실험결과이다. 인가 에너지 조건으로서, 인자주기는 2.5ms, 인가 에너지 E0는 E0=0.08mJ/dot로 하였다. 또, 기록지로서 미쓰비시 세이시의 감열지 F230AA를 사용하였다. 이들 실험 결과에서, 발열저항체의 중앙부의 전극패턴 간격을 좁게 하는 것에 의해, 인자농도 특성이 선형의 특성으로 됨과 동시에 인자농도의 편차도 작아지는 것을 알 수 있었다. 실험결과에 있어서 실험 No. 2에 따르면, 내에너지값을 그다지 저하시키지 않고 인자농도특성을 선형으로 하므로, 높은 계조성능을 용이하게 얻을 수 있게 됨과 동시에 인자농도 편차도 작게 할 수 있다는 것을 알 수 있었다.
또한, 제37도의 실험치수에 따른 제41도에 도시한 평균 인자농도의 특성도에서 전극패턴의 중앙과 발열저항체의 중앙의 편차는 실험 No. 7, 8과 같이 30㎛ 이상인 경우에 농도 특성이 저하하였지만, 어느 정도의 편차 허용값이 있다는 것도 알 수 있었다. 즉, 발열저항체의 폭 RL을 넓게 하고, RP를 작게 하면 좋은 것이다.
이들 값은 에칭, 정밀도, 저항체의 위치정밀도 및 기록지의 감도에 따라서 변화하는 것이다. 전극형상은 제34도에 도시한 바와 같은 육각형에 한정되는 것은 아니며, 제42도에 도시한 바와 같은 마름모꼴형상 또는 제43도에 도시한 바와 같은 둥근형상이라도 좋다.
또한, 상기 실시예에 있어서는 전극패턴상에 띠형상의 발열저항체(5)를 배치하였지만, 발열저항체를 전극패턴 아래에 배치해도 좋다. 또, 발열저항체의 후막 중간에 전극패턴을 매립해도 좋다. 어쨌든, 전극 사이에 저항체가 형성되면 좋은 것이다.
실시예 15
또한, 상기 실시예에 있어서는 띠형상의 발열저항체(5)가 기판 평면상에 위치하는 것에 대해서 설명했지만, 제44도에 도시한 바와 같이 띠형상의 발열저항체(5)를 기판 끝면부에 위치시켜도 좋다. 이 경우 인자후의 화상을 즉시 볼 수 있다. 또 서멀헤드 사용장치의 기록지 반송계에 대해서 기판 끝면부를 수직방향으로 누르는 구조로 되므로, 기록지 반송계가 간략하게 된다.
또, 열전사에 사용하는 경우에는 열전사용 잉크리본과 기록지(피전사지측)을 동시에 반송해서 열전사용 잉크리본을 인출하게 된다.
이 경우, 잉크리본의 인출이 기판 끝면부에 발열저항체 부근에서 실행되어 인자화질이 향상된다.
실시예 16
다음에, 본 발명에 관한 서멀헤드의 제조방법을 제45도 및 제46도를 참조하면서 설명한다. 사용되는 기판(3)으로서는 예를들면 끝부가 곡률을 갖고 있는 2mm 두께 정도의 알루미나세라믹 기판(1)을 유리페이스트에 의해 전면피복해서 형성한 유리글레이즈 기판(2)이다. 이 기판(3)을 예를들면 유기금페이스트의 용액중에 담근 후, 끌어올려 건조, 소성하는 것에 의해서 예를들면 0.5㎛ 두께 정도의 유기금막(71)을 형성한다.
다음에, 감광성 레지스트 용액중에 담근 후, 끌어올려 건조시키는 것에 의해서 감광성 레지스트층(72)를 수 ㎛ 두께 정도로 형성한다. 상술한 바와 같이 형성된 감광성 레지스트층(72)를 갖는 기판상에 전극패턴을 갖는 마스크(70)을 덮는다. 그의 상면에서 노출시켜 감광성 레지스트층(72)에 전극패턴상(像)을 형성한다. 그후, 그 전극패턴상에 따라서 유기금박(71)을 에칭하고, 유기금패턴을 완성한다. 상기 마스크(70)의 패턴은 예를들면 크롬(73)에 의해 형성된다. 여기에서, 전극패턴은 등간격으로 배치되고 동일한 폭을 갖고 있으므로, 상면에서 마스크가 노출되어도 기판 두께가 2mm 정도이면 끝면부까지 감광성 레지스트층(72)로의 패터닝이 가능하다.
다음에, 이 전극패턴을 형성한 기판(3)을 수직방향으로 세우고, 예를들면 산화루테늄, 유리플릿 등으로 이루어지는 저항페이스트를 노즐(74)에서 도포하여 발열저항체를 형성하고, 그후 건조, 소성하는 것에 의해 원하는 발열저항체(5)를 형성한다. 발열저항체상의 보호막(7)도 동일한 유리페이스트 도포 또는 인쇄를 실행하고 건조 및 소성하는 것에 의해서 형성한다.
상기 실시예에 있어서도 도체막, 저항체 및 보호막이 후막 형성 프로세스에 의해 형성되는 경우에 대해서 설명하였지만, 예를들면 A1의 스퍼터링에 의해 형성된 도체막, 증착법에 의해 형성된 도체막, TaSiO2의 저항막, SiO2의 스퍼터링에 의해 형성된 보호막 및 Si3N4를 사용하는 CVD 프러세스에 의해 형성된 보호막이라도 좋고, 또 후막 및 박막 프로세스의 혼합에 의해 형성해도 좋다. 어쨌든 등간격 전극패턴을 기판 끝면까지 형성하면 좋은 것이다.
또한, 기판(3)으로서는 끝면에 가까울수록 경사면으로 된 기판을 사용해서, 경사면상에 저항을 형성해도 좋다. 이 경우, 끝면형의 것보다 서멀헤드의 제조가 용이하게 된다.
실시예 17
상술한 실시예에 있어서는 발열저항체 형성부분의 하층의 글레이즈층이 평면인 경우에 대해서 설명하였지만, 제47도에 도시한 바와 같이 발열저항체 하부의 글레이즈층에 돌기부(41)을 형성하고, 이 돌기부(41)상의 대략 중앙부에 띠형상의 발열저항체를 배치하고 또한 발열저항체 하부 중앙의 전극패턴 사이의 간격을 좁게 해도 좋다. 이 경우, 발열저항체의 발열점이 좁아진 부분에 집중하고 또한 기록지와의 접촉압력도 크므로, 제록스지와 같은 평활도가 나쁜 보통지로의 열전사 인자가 실행되는 경우에도 양호한 화질을 얻을 수 있다.
본 발명의 발명자는 글레이즈의 돌기부(41)을 형성하기 위해, 세라믹 기판상이 전면에 약 50㎛ 두께의 글레이즈층을 형성한 기판(3)을 형성하여 건조막으로 덮고, 발열저항체(5) 부근의 1mm 폭의 일부 및 IC칩 실장부분을 제외하고 사진제판을 실행하여 건조막을 제거하고, 다음에 상면에서 각각 ＃200 정도의 직경을 갖는 SiO의 입자에 의해 형성된 건조막을 마스크로서 사용하는 것에 의해 샌드 블라스트 가공을 실행하고 상면에서 글레이즈층을 약 30㎛ 잘라내었다. 이 절단 후, 절단입자 등을 제거하기 위해 초음파 세정을 실행한다. 그후, 세정된 기판을 950°정도의 소성로에 투입하고 제48도에 도시한 바와 같은 글레이즈층을 구비한 기판을 형성하였다.
상술한 실시예에 있어서는 글레이즈층의 공정에 대해서 설명하였지만, 세라믹 기판의 가공 후 글레이즈층을 형성하는 공정으로서 돌기부를 형성해도 좋다.
또한, 질산 플루오르화물에 의한 웨트에칭에 의한 공정을 사용하는 것도 가능하다.
실시예 18
제48도는 제4도(A)에 도시한 서멀헤드기판을 사용하는 것에 의해 구성한 서멀헤드를 감열 기록장치에 적용한 것을 도시한 것이다. 제48도에 있어서, (50)은 서멀헤드기판, (51)은 서멀헤드기판(50)상의 IC칩(8) 및 와이어(9)를 덮는 예를들면 실리콘수지로 이루어지는 보호수지, (52)는 양면에 패턴을 형성한 프린트 기판으로 이루어지는 외부부재로서, 납땜에 의해 커넥터(53), 칩부품(54) 등을 고정 접속하고 있다.
또한, 서멀헤드(50) 및 외부부재(52)는 에를들면 금선(9)를 거쳐 전기적으로 접속된다.
(56)은 외부부재(52) 등을 유지하는 지지대이다. 서멀헤드기판(50) 및 외부부재(52)는 서멀헤드 양면 접착테이프에 의해 지지대(56)상에 고정된다.
(56)은 보호수지(9)를 덮는 커버이고, 또한 기록지(58)의 반송용 가이드로도 된다. (59)는 발열저항체(5)상의 보호막(7)상의 위치로 기록지(58)을 반송하는 플래튼 로울러이다. 지지대(56)의 이면으로부터의 압압력과 플래톤 로울러(59)의 회전에 의해 기록지(58)상에 발열저항체(5)로부터의 열에 의한 인자를 계속해서 실행하는 것이다.
실시예 19
상기 실시예에 있어서는 스위칭소자를 선택하는 구동신호 FCON을 외부에서 인가하는 경우, 예를들면 100KHz라는 고주파신호가 사용될때는 신호케이블에 의한 EMI의 문제 및 신호로의 노이즈 혼입이 발생할 우려가 있다. 따라서, 이러한 것을 방지하기 위해, 예를들면 제48도에 도시한 바와 같이 FCON 발생용 발전회로로서 발진회로칩(54)를 프린트기판(52)상에 납땜해도 좋다. 또한, 발진회로를 형성한 IC칩을 와이어본딩 등에 의해 접속해도 좋다.
실시예 20
기판의 끝부에 발열저항체를 마련한 본 발명의 서멀헤드를 적용한 제49도에 도시한 바와 같은 열전사 기록장치에 있어서도 잉크리본(37)과 수상지(受像紙)(38)을 서멀헤드(39)와 플래튼 로울러(40) 사이에 끼워 인자하여 반송하는 경우, 잉크리본(37)과 수상지(38)이 분리되는 위치가 발열저항체(5)에 가까울수록 인자화질이 양호해진다. 따라서, 제50도(A), 제50도(B) 및 제50도(C)에 도시한 바와 같이, 부분 글레이즈층(41)을 마련하고 발열저항체를 형성하면, 보다 향상된 인자화질을 얻을 수 있다.
상술한 바와 같이 본 발명의 제1의 특징에 따른 전자부품에 의하면, 수동소자를 기판 끝부에 배치했으므로, 수동소자에서 얻어지는 전자효과를 사용자가 즉시 볼 수 있다.
또, 선택회로는 제2군의 스위칭소자내의 한 군 또는 다른 한 군을 선택하고 제1군의 스위칭소자 중의 1개를 거의 동시에 선택하므로, 다이오드 어레이가 불필요하여 스위칭을 소전류로 실행할 수가 있다. 따라서, 스위칭속도를 고속으로 할 수 있다.
본 발명의 제2의 특징에 따른 서멀헤드에 의하면, 발열저항체를 기판 끝부에 배치했으므로 발열저항체에 의해 인자된 직후의 화상을 사용하자 즉시 볼 수 있다.
또, 선택회로는 스위칭소자의 한 군 또는 또다른 한군을 선택하고 제2군의 스위칭소자중의 적어도 1개를 거의 동시에 선택하므로, 다이오드 어레이가 불필요하여 스위칭을 소전류로 실행할 수 있다. 따라서, 스위칭속도를 고속으로 할 수 있다.
본 발명의 제3의 특징에 의하면, 접지패턴을 IC칩의 중앙부 부근에 배치하고 전압원패턴을 IC칩의 끝부 부근에 배치했으므로, 패드를 IC칩의 1개의 긴쪽 방향을 따라서 배치할 수 있고 외부부재를 패드를 거쳐서 최단거리로 전압원패턴과 접지패턴에 접속할 수 있어 전력 손실을 저감할 수 있다.
본 발명의 제4의 특징에 의하면, 발열저항체를 기판 끝면 부근에 배치했으므로, 인자 직후의 화상을 즉시 볼 수 있는 서멀헤드의 제조방법을 얻을 수 있다.
본 발명의 제5의 특징에 의하면, 상기한 서멀헤드를 감열 기록장치에 적용했으므로, 인자되는 화질품위를 향상시킬 수 있으며 인자 직후의 화상을 즉시 볼수 있다.
또, IC칩 하부에 발열저항체에 접속된 1군의 전극패턴을 배치함과 동시에 IC칩의 긴쪽 방향으로서 발열저항체측과 반대측에서 기판상의 패턴과 접속했으므로, 상술한 효과에 부가해서 고밀도의 접속을 용이하게 실행할 수 있다는 효과가 있다.
본 발명의 또 다른 특징에 의하면, 제1군의 스위칭소자의 전압원단자 및 제2군의 스위칭소자의 접지단자를 외부부재와 접속했으므로, IC칩의 양품율이 향상되어 서멀헤드의 제조를 용이하게 한다.
본 발명의 또 다른 특징에 의하면, 서멀헤드가 시프트 레지스터, 기억소자, 선택회로 및 제1군의 스위칭소자가 마련된 제1 IC칩과 제2군의 스위칭소자가 마련된 제2 IC칩을 구비했으므로, IC칩의 양품율이 향상되어 서멀헤드의 제조를 용이하게 한다.
본 발명의 또 다른 특징에 의하면, IC칩과 기판상의 패턴 사이의 와이어 접속 방향을 외부부재의 접속면측에 향하지 않게 했으므로, 외부부재와의 접속이 용이하게 된다.
본 발명의 또 다른 특징에 의하면, 서멀헤드는 스위칭소자를 선택하기 위한 선택신호를 발생하는 발진회로 또는 발진회로칩을 구비했으므로, 안정 동자의 확실성이 향상된다.
본 발명의 또 다른 특징에 의하면, 임의의 전위에 접속한 고저항막을 발열저항체 및 전극을 덮는 보호막상에 배치했으므로, 발열저항체의 정전기에 의한 파괴를 방지할 수 있다.
본 발명의 또 다른 특징에 의하면, 발열저항체를 배치하는 위치의 전극간 간격을 좁게 했으므로, 이 전극간 간격이 좁아진 부분에 발열이 집중하여 감열효율이 향상한다.
본 발명의 또 다른 특징에 의하면, 발열저항체를 끝면이 전극 사이에 배치했으므로, 감열 기록장치에 적용했을때 기록 직후의 화상을 용이하게 볼 수 있으며 기록지 발송계가 간략하게 된다.
본 발명의 또 다른 특징에 의하면, 발열저항체를 기판 상면의 돌출부에 배치했으므로, 기록지와의 접촉압력이 커져 양호한 기록을 실행할 수 있다.
본 발명의 또 다른 특징에 의하면, 접지패턴(또는, 전압원패턴)을 IC의 짧은쪽 방향 중앙부에 배치하고 전압원패턴(또는 접지패턴)을 상기 IC칩의 짧은쪽 방향 끝부에 배치했으므로, 패턴접속이 용이하게 되어 전압원 및 접지전위의 손실을 감소시킬 수가 있다.
본 발명의 또 다른 특징에 의하면, 인접하는 2개의 발열저항체 단위로 구동시키고 또한 입력신호에 대해 지연동작시키는 것에 의해서, 입력신호의 H→L, L→H로의 전환(스위칭)에 의한 동시 온상태를 없앨 수 있으므로 안정하게 동작시킬 수가 있다.
본 발명의 또 다른 특징에 의하면, 본 발명의 제조방법에 따라서 발열저항체를 기판 끝면에 형성할 수 있다.
본 발명의 또 다른 특징에 의하면, 기판 끝부에 발열저항체를 마련한 서멀헤드를 적용했으므로, 화질품위를 향상시킬 수 있음과 동시에 기록 직후의 화상을 즉시 볼 수 있는 감열 기록장치가 얻어진다.
본 발명의 또 다른 특징에 의하면, 기판 끝부의 돌출부에 발열저항체를 마련했으므로, 기록지와의 접촉 압력이 커져 양호한 기록을 실행할 수 있는 감열 기록장치가 얻어진다.
이상 기술한 바와 같이, 본 발명에 따른 서멀헤드에 있어서는 대전류의 고속 스위칭소자 및 다이오드 어레이가 불필요하게 되어 화질품위를 향상시킬 수 있다는 효과가 있다. 또, 발열저항체는 기판 끝부에 형성되므로, 인자 직후의 화상이 다른 소자에 방해받는 일 없이 인자 직후의 화상을 즉시 볼 수 있다는 효과가 있다.

Claims (47)

  1. 직렬로 접속되어 기판 끝부에 배치된 여러개의 수동소자, 각각의 인접하는 2개의 전극패턴이 상기 수동소자의 각각과 교차해서 접속되도록 상기 기판상에 배치되고, 제1군의 전극패턴과 2군의 전극패턴으로 분류되어 있는 여러개의 전극패턴, 상기 제1군의 전극패턴에 각각 접속된 제1군의 스위칭소자, 상기 제2군의 전극패턴에 각각 접속된 제2군의 스위칭소자 및 상기 제1군의 스위칭소자와 상기 제2군의 스위칭소자에 접속된 선택회로를 포함하며, 상기 전극패턴의 각각의 인접하는 2개중 1개는 상기 제1군의 전극패턴중의 1개이고, 다른 1개는 상기 제2군의 전극패턴중의 1개이고, 상기 제2군의 스위칭소자는 하나 걸러씩 마련된 스위칭소자의 제1 및 제2군을 구비하고, 상기 하나 걸러씩 마련된 스위칭소자의 제1 및 제2군은 상기 제2군의 전극패턴 중의 1개와 각각 교대로 접속되고, 상기 선택회로는 상기 선택회로에 입력되는 선택데이타에 따라서 상기 제2군의 스위칭소자내에 하나 걸러씩 마련된 스위칭소자의 한 군 또는 다른 한 군을 선택하고 또 상기 제1군의 스위칭소자 중의 적어도 1개를 선택하며, 상기 선택된 스위칭소자를 거의 동시에 구동시키며, 상기 선택된 스위칭소자에 대응하는 상기 수동소자 중의 적어도 1개가 구동되는 전자부품.
  2. 제1항에 있어서, 상기 제1군의 전극패턴 및 상기 제2군의 전극패턴은 제1 및 제2군의 전극에 각각 접속되고, 인접하는 2개의 상기 제1군의 전극 및 상기 제2군의 전극이 상기 수동소자 중의 1개와 교차해서 접속되도록 상기 기판상에 교대로 배치되며, 상기 제1군의 스위칭소자의 각각은 전압원단자에 접속된 입력단자, 상기 제1군의 전극패턴 중의 1개에 접속된 출력단자 및 제어단자를 갖고, 상기 제2군의 스위칭소자의 각각은 상기 제2군의 전극패턴 중의 1개에 접속된 입력단자, 접지단자에 접속된 출력단자 및 제어단자를 갖고, 상기 선택회로는 상기 제1군의 스위칭소자의 각각의 제어단자 및 상기 제2군의 스위칭소자의 각각의 제어단자에 접속되고, 상기 선택회로에 입력된 선택데이타에 따라서 상기 제2군의 스위칭소자내에 하나 걸러씩 마련된 스위칭소자의 상기 2개의 군중 어느 1개를 선택하며 또 상기 제1군의 스위칭소자 중의 적어도 1개를 선택하는 전자부품.
  3. 제1항에 있어서, 구동될 상기 수동소자 중이 적어도 1개를 선택하기 위한 상기 선택데이타의 일부를 기억하는 시프트 레지스터, 상기 시프트 레지스터에서 출력된 데이타를 래치하는 기억소자 및 상기 제1군의 스위칭소자 및 상기 제2군의 스위칭소자의 각각에 접속되어, 상기 제2군의 스위칭소자내에 하나 걸러씩 마련된 스위칭소자의 한 군 또는 다른 한 군을 선택하기 위한 선택신호를 받는 선택신호 입력수단을 더 포함하는 전자부품.
  4. 제3항에 있어서, 상기 선택회로는 인접하는 2개의 상기 제1군의 스위칭소자 중의 적어도 1개를 선택하고, 상기 인접하는 2개는 선택유닛이고, 이 선택된 제1군의 스위칭소자는 상기 제2군의 스위칭소자 중의 1개와 인접하는 전자부품.
  5. 제3항에 있어서, 상기 제1군의 스위칭소자, 상기 제2군의 스위칭소자, 상기 선택회로, 상기 시프트 레지스터 및 상기 기억소자는 IC칩상에 형성되는 전자부품.
  6. 제3항에 있어서, 상기 시프트 레지스터에 접속되어 상기 수동소자를 구동하기 위한 구동데이타를 받는 구동데이타 입력단자, 상기 시프트 레지스터에 접속되어 동기신호를 받고, 이 동기신호에 따라서 상기 구동데이타를 상기 시프트 레지스터에 입력하는 동기신호 입력단자, 상기 기억소자에 접속되어 데이타전송 제어신호를 받고 상기 구동데이타를 상기 시프트 레지스터에서 상기 기억소자로 전송하는 데이타전송 제어단자 및 상기 선택회로에 접속되고 상기 제2군의 스위칭소자내의 선택된 군과 상기 제1군의 스위칭소자중의 선택된 1개 이상의 구동시간을 결정하기 위한 구동시간 결정신호를 받는 구동시간 결정신호 입력단자를 더 포함하며, 상기 선택신호와 상기 구동시간 결정신호는 상기 선택데이타를 형성하고, 상기 선택회로는 상기 구동데이타, 상기 선택신호 및 상기 구동시간 결정신호의 논리에 따라서 구동될 상기 스위칭소자와 그의 구동시간을 결정하는 논리회로를 갖는 전자부품.
  7. 제5항에 있어서, 상기 제1군의 전극패턴과 상기 제2군의 전극패턴 중의 어느 1개는 상기 IC칩 하부에 배치되고, 상기 IC칩의 긴쪽 방향으로서 수동소자측과는 반대측에서 상기 IC칩상의 패드에 접속되는 전자부품.
  8. 제1항에 있어서, 상기 제1군의 전극패턴의 끝부와 상기 제2군의 전극패턴의 끝부는 상기 기판 끝면에 배치되고, 상기 끝면은 상기 제1 및 제2군의 전극패턴에 접속될 외부 부재와 근접해 있는 전자부품.
  9. 제3항에 있어서, 상기 시프트 레지스터, 상기 기억소자, 상기 선택회로 및 상기 제1군의 스위칭소자는 제1 IC칩상에 형성되고, 상기 제2군의 스위칭소자는 제2 IC칩상에 형성되는 전자부품.
  10. 제9항에 있어서, 상기 제1군의 전극패턴의 끝부와 상기 제2군의 전극패턴의 끝부는 상기 기판의 끝면에 배치되고, 상기 끝면은 상기 제1 및 제2군의 전극패턴에 접속될 외부부재와 근접해 있는 전자부품.
  11. 제8항에 있어서, 상기 IC칩상의 패드와 상기 기판상의 패턴과의 와이어 접속방향은 외부부재 근방의 상기 끝면과 반대인 전자부품.
  12. 제10항에 있어서, 상기 제1 IC칩과 상기 제2 IC칩중의 1개상의 패드간 와이어 접속방향은 상기 기판의 외부부재 근방의 상기 끝면과 근접한 위치에 배치되고, 상기 기판상의 패턴은 상기 외부부재 근방과 상기 끝면과 반대인 전자부품.
  13. 제5항에 있어서, 상기 선택회로에 접속되어 상기 선택데이타를 발생하는 발진회로를 더 포함하는 전자부품.
  14. 제13항에 있어서, 상기 발진회로는 상기 기판상에 발진회로칩으로서 형성되는 전자부품.
  15. 제1항에 있어서, 상기 수동소자 및 상기 전극패턴을 덮는 보호막과 이 보호막상에 배치된 고저항막을 더 포함하고, 상기 고저항막은 임의의 전위에 접속되는 전자부품.
  16. 제1항에 있어서, 상기 수동소자가 배치되는 위치의 상기 전극패턴간 간격은 다른 부분의 상기 전극패턴간 간격에 비해 좁게되어 있는 전자부품.
  17. 제1항에 있어서, 상기 전극패턴은 상기 기판의 끝면 부근까지 연장되어 있고, 상기 수동소자는 상기 끝면 부근의 전극패턴 사이에 배치되는 전자부품.
  18. 제1항에 있어서, 상기 수동소자는 띠로 형성되고 상기 기판의 표면상에는 돌출부가 마련되고 상기 띠형상의 수동소자는 상기 돌출부의 상부 부근에 배치되는 전자부품.
  19. 제1항에 있어서, 상기 제1군의 스위칭소자 및 상기 제2군의 스위칭소자는 MOSFET인 전자부품.
  20. 제2항에 있어서, 상기 제1군의 스위칭소자는 pnp 트랜지스터이고, 상기 제2군의 스위칭소자는 npn 트랜지스터인 전자부품.
  21. 제1항에 있어서, 상기 제1군의 전극패턴 및 상기 제2군의 전극패턴은 인접하는 2개의 상기 제1군의 전극 및 상기 제2군 전극이 상기 수동소자 중의 1개와 교차해서 접속되도록 상기 기판상에 교대로 배치되고, 상기 스위칭소자의 제1군의 각각은 상기 제1군의 전극패턴중의 1개에 접속된 입력단자, 접지단자에 접속된 출력단자 및 제어단자를 갖고, 상기 스위칭소자의 제2군의 각각은 전압원단자에 접속된 입력단자, 상기 제2군의 전극패턴 중의 1개에 접속된 출력단자 및 제어단자를 갖고, 상기 선택회로는 상기 제1군의 스위칭소자의 각각의 제어단자 및 상기 제2군의 스위칭소자의 각각의 제어단자에 접속되고 상기 선택데이타에 따라서 상기 제2군의 스위칭소자내에 하나 걸러씩 마련된 스위칭소자를 각각 구비한 상기 2개의 군 중 어느 1개를 선택하고 또 상기 제1군의 스위칭소자중의 적어도 1개를 선택하는 전자부품.
  22. 제21항에 있어서, 상기 제1군의 스위칭소자 및 상기 제2군의 스위칭소자는 pnp 또는 npn 트랜지스터인 전자부품.
  23. 직렬로 접속되어 기판 끝부에 배치된 여러개의 발열저항체, 각각의 인접하는 2개의 전극패턴이 상기 발열저항체의 각각과 교차해서 접속되도록 상기 기판상에 배치되고, 제1군의 전극패턴과 제2군의 전극패턴으로 분류되어 있는 여러개의 전극패턴, 상기 제1군의 전극패턴에 각각 접속된 제1군의 스위칭소자, 상기 제2군의 전극패턴에 각각 접속된 제2군의 스위칭소자 및 상기 제1군의 스위칭소자와 상기 제2군의 스위칭소자에 접속된 선택회로를 포함하며, 상기 전극패턴의 각각의 인접하는 2개중 1개는 상기 제1군의 전극패턴중의 1개이고 다른 1개는 상기 제2군의 전극패턴중의 1개이고, 상기 제2군의 스위칭소자는 하나 걸러씩 마련된 스위칭소자의 제1 및 제2군을 구비하고, 상기 하나 걸러씩 마련된 스위칭소자의 제1 및 제2군은 상기 제2군의 전극패턴 중의 1개와 각각 교대로 접속되고, 상기 선택회로는 상기 선택회로에 입력되는 선택데이타에 따라서 상기 제2군의 스위칭소자내에 하나 걸러씩 마련된 스위칭소자의 한 군 또는 다른 한 군을 선택하고 또 상기 제1군의 스위칭소자 중의 적어도 1개를 선택하며, 상기 선택된 스위칭소자를 거의 동시에 구동시키며, 상기 선택된 스위칭소자에 대응하는 상기 발열저항체 중의 적어도 1개가 구동되는 서멀헤드.
  24. 제23항에 있어서, 상기 제1군의 전극패턴 및 상기 제2군의 전극패턴은 제1 및 제2군의 전극에 각각 접속되고, 인접하는 2개의 상기 제1군의 전극 및 상기 제2군의 전극이 상기 발열저항체 중의 1개와 교차해서 접속되도록 상기 기판상에 교대로 배치되며, 상기 제1군의 스위칭소자의 각각은 전압원단자에 접속된 입력단자, 상기 제1군의 전극패턴 중의 1개에 접속된 출력단자 및 제어단자를 갖고, 상기 제2군의 스위칭소자의 각각은 상기 제2군의 전극패턴 중의 1개에 접속된 입력단자, 접지단자에 접속된 출력단자 및 제어단자를 갖고, 상기 선택회로는 상기 제1군의 스위칭소자의 각각의 제어단자 및 상기 제2군의 스위칭소자의 각각의 제어단자에 접속되고, 상기 선택회로에 입력된 선택데이타에 따라서 상기 제2군의 스위칭소자내에 하나 걸러씩 마련된 스위칭소자의 상기 2개의 군중 어느 1개를 선택하며 또 상기 제1군의 스위칭소자 중의 적어도 1개를 선택하는 서멀헤드.
  25. 제23항에 있어서, 구동될 상기 발열저항체중의 적어도 1개를 선택하기 위한 상기 선택데이타의 일부를 기억하는 시프트 레지스터, 상기 시프트 레지스터에서 출력된 데이타를 래치하는 기억소자 및 상기 제1군의 스위칭소자 및 상기 제2군의 스위칭소자의 각각에 접속되고, 상기 제2군의 스위칭소자내에 하나 걸러씩 마련된 스위칭소자의 한 군 또는 다른 한 군을 선택하기 위한 선택신호를 받는 선택신호 입력수단을 더 포함하는 서멀헤드.
  26. 제23항에 있어서, 상기 선택회로는 인접하는 2개의 상기 제1군의 스위칭소자중의 적어도 1개를 선택하고, 상기 인접하는 2개는 선택유닛이고, 이 선택된 제1군의 스위칭소자는 상기 제2군의 스위칭소자중의 1개와 인접하는 서멀헤드.
  27. 제25항에 있어서, 상기 제1군의 스위칭소자, 상기 제2군의 스위칭소자, 상기 선택회로, 상기 시프트레지스터 및 상기 기억소자는 IC칩상에 형성되는 서멀헤드.
  28. 제25항에 있어서, 상기 시프트 레지스터에 접속되어 상기 발열저항체를 구동시키기 위한 구동데이타를 받는 구동데이타 입력단자, 상기 시프트 레지스터에 접속되어 동기신호를 받고, 이 동기신호에 따라서 상기 구동데이타를 상기 시프트 레지스터에 입력하는 동기신호 입력단자, 상기 기억소자에 접속되어 데이타전송 제어신호를 받고 상기 구동데이타를 상기 시프트 레지스터에서 상기 기억소자로 전송하는 데이타전송 제어단자 및 상기 선택회로에 접속되고 상기 제2군의 스위칭소자중의 선택된 군과 상기 제1군의 스위칭소자의 선택된 1개 이상의 구동시간을 결정하기 위한 구동시간 결정신호를 받는 구동시간 결정신호 입력단자를 더 포함하며, 상기 선택신호와 상기 구동시간 결정신호는 상기 선택데이타를 형성하고, 상기 선택회로는 상기 구동데이타, 상기 선택신호 및 상기 구동시간 결정신호의 논리에 따라서 구동될 상기 스위칭소자와 그의 구동시간을 결정하는 논리 회로를 갖는 서멀헤드.
  29. 제27항에 있어서, 상기 IC칩은 그의 치수가 긴쪽으로 연장하는 긴쪽 방향을 갖는 직사각형 형상이고, 상기 제1군의 전극패턴과 상기 제2군의 전극패턴 중의 어느 1개는 상기 IC칩 하부에 배치되고, 상기 IC칩의 긴쪽 방향을 따라 또한 상기 발열저항체가 접속된 측과는 반대측에서 상기 IC칩상의 패드와 접속되는 서멀헤드.
  30. 제23항에 있어서, 상기 제1군의 전극패턴의 끝부와 상기 제2군의 전극패턴의 끝부는 상기 기판의 끝면에 배치되고, 상기 끝면은 상기 제1 및 제2군의 전극패턴에 접속될 외부부재와 근접해 있는 서멀헤드.
  31. 제25항에 있어서, 상기 시프트 레지스터, 상기 기억소자, 상기 선택회로 및 상기 제1군의 스위칭소자는 제1IC칩상에 형성되고, 상기 제2군의 스위칭소자는 제2IC칩상에 형성되는 서멀헤드.
  32. 제31항에 있어서, 상기 제1군의 전극패턴의 끝부와 상기 제2군의 전극패턴의 끝부는 상기 기판 끝면에 배치되고, 상기 끝면은 상기 제1 및 제2군의 전극패턴에 접속될 외부부재와 근접해 있는 서멀헤드.
  33. 제27항에 있어서, 상기 IC칩상의 패드와 상기 기판상의 패턴과의 와이어 접속방향은 외부부재 근방의 상기 끝면과 반대인 서멀헤드.
  34. 제32항에 있어서, 상기 제1IC칩과 상기 제2IC칩중의 1개상의 패드간 와이어 접속방향은 상기 기판의 외부부재 근방의 상기 끝면과 근접하는 위치에 배치되고, 상기 기판상의 패턴은 상기 외부부재 근방의 상기 끝면과 반대인 서멀헤드.
  35. 제27항에 있어서, 상기 선택회로에 접속되어 상기 선택데이타를 발생하는 발진회로를 더 포함하는 서멀헤드.
  36. 제35항에 있어서, 상기 발진회로는 상기 기판상에 발진회로칩으로 형성되는 서멀헤드.
  37. 제23항에 있어서, 상기 발열저항체 및 상기 전극패턴을 덮는 보호막과 상기 보호막상에 배치된 고저항막을 더 포함하고, 상기 고저항막은 임의의 전위에 접속되는 서멀헤드.
  38. 제23항에 있어서, 상기 발열저항체가 배치되는 위치의 상기 전극패턴간 간격은 그의 다른 부분의 상기 전극패턴간 간격에 비해 좁게 되어 있는 서멀헤드.
  39. 제23항에 있어서, 상기 전극패턴은 상기 기판의 끝면 부근까지 연장되어 있고, 상기 발열저항체는 끝면 주위의 전극패턴 사이에 배치되는 서멀헤드.
  40. 제23항에 있어서, 상기 발열저항체는 띠로 형성되고, 상기 기판의 표면상에는 돌출부가 마련되고, 상기 띠형상의 발열저항체는 상기 돌출부의 상부 부근에 배치되는 서멀헤드.
  41. 제23항에 있어서, 상기 제1군의 스위칭소자 및 상기 제2군의 스위칭소자는 MOSFET인 서멀헤드.
  42. 제24항에 있어서, 상기 제1군의 스위칭소자 및 상기 제2군의 스위칭소자는 npn 또는 pnp 트랜지스터인 서멀헤드.
  43. 제23항에 있어서, 상기 제1군의 스위칭소자, 상기 제2군의 스위칭소자 및 상기 선택회로는 IC칩상에 형성되고, 상기 IC칩은 상기 IC칩의 짧은쪽 방향 중앙부 근처에 배치된 접지패턴, 상기 IC의 짧은쪽 방향 끝부 근처에 배치된 전압원패턴 및 상기 접지패턴과 상기 전압원패턴에 접속되고 상기 IC칩의 한쪽의 긴쪽 방향을 따라 끝부에 배치된 여러개의 패드를 더 구비하며, 상기 접지패턴 및 상기 전압원패턴은 상기패드를 거쳐서 외부부재와 접속되는 서멀헤드.
  44. 제23항에 있어서, 상기 제2군의 스위칭소자중의 한 군과 다른 한 군이 동시에 또는 온상태로 되는 것을 피하도록, 상기 선택데이타에 따라서 상기 제2군의 스위칭소자내의 어느 한 군 또는 다른 한 군의 턴온을 지연시키는 지연회로를 더 포함하는 서멀헤드.
  45. 기판 상면에 그의 끝면 또는 끝면 근방까지 도체막을 부착시키는 스텝, 감광성 레지스트를 기판 상면 및 끝면까지 부착시킨 후 상기 기판 상면에서 패턴 마스크를 거쳐서 노출시키는 스텝, 사진제판에 의한 에칭에 의해서 여러개의 전극을 상기 기판 상면에서 상기 기판 끝면까지 형성하는 스텝 및 이 전극 사이에 발열저항체를 형성하는 스텝을 포함하는 서멀헤드의 제조방법.
  46. 서멀헤드와 이 서멀헤드를 거쳐서 기록지를 반송하는 플래튼 로울러를 구비하는 감열기록장치에 있어서, 상기 서멀헤드는 직렬로 접속되는 기판 끝부에 배치된 여러개의 발열저항체, 각각의 인접하는 2개의 전극패턴이 상기 발열저항체의 각각과 교차해서 접속되도록 상기 기판상에 배치되고, 제1군의 전극패턴과 제2군의 전극패턴으로 분류되어 있는 여러개의 전극패턴, 상기 제1군의 전극패턴에 각각 접속된 제1군의 스위칭소자, 상기 제2군의 전극패턴에 각각 접속된 제2군의 스위칭소자 및 상기 제1군의 스위칭소자와 상기 제2군의 스위칭소자에 접속된 선택회로를 포함하며, 상기 전극패턴의 각각의 인접하는 2개중 1개는 상기 제1군의 전극패턴중의 1개이고 다른 1개는 상기 제2군의 전극패턴중의 1개이고, 상기 제2군의 스위칭소자는 하나 걸러씩 마련된 스위칭소자의 제1 및 제2군을 구비하고, 상기 하나 걸러씩 마련된 스위칭소자의 제1 및 제2군은 상기 제2군의 전극패턴 중의 1개와 각각 교대로 접속되고, 상기 선택회로는 상기 선택회로에 입력되는 선택데이타에 따라서 상기 제2군의 스위칭소자내에 하나 걸러씩 마련된 스위칭소자의 한 군 또는 다른 한 군을 선택하고 또 상기 제1군의 스위칭소자 중의 적어도 1개를 선택하며, 상기 선택된 스위칭소자를 거의 동시에 구동시키며, 상기 선택된 스위칭소자에 대응하는 상기 발열저항체 중의 적어도 1개가 구동되는 감열기록장치.
  47. 제46항에 있어서, 상기 발열저항체는 띠로 형성되고, 상기 기판의 표면상에는 돌출부가 마련되며, 상기 띠형상의 발열저항체는 상기 돌출부의 상기 근처에 배치된 감열기록장치.
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