JPS58136466A

JPS58136466A - 感熱記録装置

Info

Publication number: JPS58136466A
Application number: JP57018787A
Authority: JP
Inventors: Yoshiyuki Shiratsuki; 白附　好之
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1982-02-10
Filing date: 1982-02-10
Publication date: 1983-08-13
Also published as: US4591877A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、ファクシミリ、プリンタ等に使用される感熱
記倚装置に関するもので、特に帯状の発熱抵抗素子から
互い違いに電極が取り出される型式のサーマルヘッドを
備えた感熱配置装置に関するものである。

従来のサーマルヘッド、特にライン走査用のサーマルヘ
ッドでは、帯状の発熱抵抗体を複数の発熱素子に分割す
ると共に、これと同数の画信号入力リードを、帯状発熱
抵抗体の一方の備に配設していた。

このため、記録密度の高い高品質の配鎌が要求されると
、画信号入力リードの間隔が狭くな９、駆動回路との接
続が困難になるなどの欠点があった。

そζで第１図に示すようなサーマルヘッドが考案された
。

この図に於て、１は、セラミック板、或いはセラミック
板にアルミ又は銅などのヒートシンクなつけて、耐熱絶
縁性をもたせ、かつ適轟なヒートシンク作用を行なうよ
うにした基板である。

２は、薄膜、厚膜、を九は半導体技術によって作られた
帯状発熱抵抗体であり、多数の記録位置を有する発熱素
子２−１．２−２．・・・などに分割されており、かつ
耐摩耗性を嵐好にするために、通常は、その表面にガラ
スなどの保護層が設けられている。

また、３および４は、各発熱素子２−１．２−２．・・
・などに電流を供給するための、第１および第２のリー
ド群で、夫々多数のリード３−１．３−２．・・・およ
び４−１．４−２．・・・からなっている。図から明ら
かなように、これらの各リードは、帯状発熱抵抗体２を
配置密度に応じて、発熱素子２−１．２−２．・・・に
区切夛、かつ挾むように、帯状発熱抵抗体２の両側に互
い違いに配置されている。

この種のサーマルヘッドは、隣接記録位置に対して、共
通リードとして作用する多数の交互リードを有している
ため、駆動回路との接続端一すなわち、リードの間隔を
記録密度の２倍にすることができ、かつ発熱素子とリー
ドの整合も非常に簡単になるという優れた特徴を有して
いる。

そして、このような発熱抵抗体２と駆動回路との接続は
、従来は、第２図のようになされていた。

同図において、第１図と同一の符号は、同一または同等
部分をあられしている。

第２図に於て、５は一方向性素子列、６はｊＩ信号入力
ゲート列、７は画信号記憶用シフトレジスタ、８は電源
供給端子、９は画信号制御端子、１０は画信号入力端子
である。

このような回路構成では、電源供給端子８−１゜８−２
を同時に電源に接続してしまうと、例えば、画信号リー
ド４−１が選択され九とき、発熱素子２−１と２−２の
両方が発熱してしまう。仁のため、電源供給端子８−１
と８−２は別々に電源と接続せざるを得ない。

それ故に、発熱素子列２は２−１．２−４．２−５．２
−８　。

２−９１のグループと、２−２．２−３．２−６．２−
７．２−１０．２−１１・・・のグループとの２群に分
けられなければならない。

したがって、１ラインの記録を行なうためには、つぎの
２ステツプによる印字動作が必要となる。

（１）シフトレジスタ７に、例えば、まず発熱素子２−
１．２−４．２−５．２−８．２−９．・に供給される
べき信号を、画信号入力端子１０より入力し、電源供給
端子８−１を電源に接続して、該当画素を印字させる。

（２）次に、同じシフトレジスタ７に発熱素子２−２゜
２−３．２−６．２−７．２−１０．２−１１．・に供
給されるべき信号を、画信号入力端子ｌＯより入力し、
電源供給端子８−２と電源を接続して、該当画素を印字
させる。

このため、１Ｍ）インを記録する際には、１ライン分の
半分の画信号を蓄積する外部記憶回路から、シフトレジ
スタ７に画信号な入れ直す必要があった。

このことが、帯状の発熱抵抗体から、交互にリードが出
ているタイプのサーマルヘッドの、大きな欠点であると
されていた。

本発明の目的は、外部のｌライン記憶回路を不要とし、
かつ、外部記憶回路およびシフトレジスタ間の信号伝送
を不要として、高速印字を可能とするような感熱記録装
置を提供することにある。

前記の目的を達成するために、本発明においては、従来
のいライン分のシフトレジスタの代りに、１ライン分の
シフトレジスタを備え、このシフトレジスタと各発熱素
子リードとの間の画信号入力ゲート回路列に↓って、シ
フトレジスタの各ステージの画信号を、交互に発熱素子
の該当するリードに供給するようにしている。

以下に、本発明を実施例により具体的に説明する。

第３図は本発明の一実施例を示すブロック図であり、同
図中の前記第２図と同一の符号は同一または同勢部分を
あられしている。

同図に於て、７Ａは１ライン分の容量をもつ画信号記憶
用シフトレジスタである。６Ａ−１，６Ａ−２，・・・
は画信号入力ゲート回路列であ夛、シフトレジスタ７Ａ
の各桁信号を１人力とする２端子アンドゲート列２６−
１．２６−２．・・・、および前記アンドゲート列２６
−１．２６−２．・・の第（２ｎ＋１）番目および第２
　（ｎ＋１）番目の各出力を２人力とする３端子オアゲ
ート列１６−１　、１６−２　、・・　よりなる。

そして、奇数番目のアンドゲート列２６−１．２６−３
゜・・は、端子９−１に供給される画信号制御信号によ
って開閉制御され、一方、偶数番目のアンドゲート列２
６−２．２６−４．・・・は端子９−２に供給される画
信号制御信号によって開閉制御される。

なお、オアゲート列１６−１．１６−２．・・・には、
前記アンドゲート列からの２人力の外に、信号端子９−
３に供給される全ドツト印字信号が共通に入力し得るよ
うにされている。

また、１１−１．１１−２．・・・は、そのペースが前
記オアゲート列１６−１．１６−２．・・の各出力に接
続され、そのエミッタ・コレクタ回路が、発熱素子２−
１．２−２．・・・の１つおきのり一ド４−１．４−２
．・・・と接地間に接続されているスイッチングトラン
ジスタ列である。

実際の印字に際して、電源供給端子８、−信号、゛制御端子９およびシフトレジスタ７Ａからの各信号と、
スイッチングトランジスタ列１１−１．１１−２．・・
・のＯＮ　、　ＯＦＦ及び発熱される発熱素子２−１．
２−２．・・・の関係は第１表のようになる。

ただし、第１表では、シフトレジスタ７人の信号が全ビ
ット「１」（）・イレペル）であると仮定している。ま
た、第１表および以下の表において、Ｌはローレベル、
ＨはＩ・イレベルをそれぞれ示し、Ｘ印は無関係である
ことを示している。

第・１表第１表から容易に理解されるように、モードＡ′の状態
では、発熱素子２−１．２−４．２−５．２−８．２−
９．・・・などがシフトレジスタ７Ａの各桁（ステージ
）　７−１゜７−４．７−５．７−８．７−９．　、、
、　Ｋ記憶されている画信号によって制御され、一方、
モードＢでは、発熱素子２−２．２−３．２−６．２−
７．２−１０．２−１１．・・などが、シフトレジスタ
７Ａの各桁（ステージ）　７−２．７−３．７−６、７
−７　。

７−１０．７−１１．・・に記憶されている画信号によ
りて制御される。

また、モードＣでは、シフトレジスタ７ムの内容と無関
係に、いずれの発熱素子も付勢されず、一方、モードＤ
では、シフトレジスタ７Ａの内容と無関係に、すべての
発熱素子が付勢され、１ラインの紀慟が行なわれる。

なお、モードＣでは、電源供給端子８−１．８−２を共
にＯＦＦとしてもよいことは明らかである。また、この
とき、画信号制御端子９−１〜９−３・は、Ｉｆｆたは
Ｌのいずれであってもよい。

第１表では、シフトレジスタ７Ａからの信号が、全ビッ
ト同じ−すなわち、ハイレベルであると仮定しているが
、さらに許細に説明するために、例えば、シフトレジス
タ７ムの各桁の画信号を、第２１！のように仮定する。

第　　２　　表この場合、ＯＮになるスイッチングトランジスタ、及び
発熱する発熱素子は第３表のようになる。

第３表以上の説明から明らかなように、Ａ、１両モードの画信
号制御によって、シフトレジスタ７Ａの各桁に記憶され
た画信号に応じ九、１ライン分の印字ができるわけであ
る。

また、ＣとＤモードの制御では、シフトレジスタ７Ａの
内容とは無関係に、スイッチングトランジスタ列１１４
．１１−２．　　を、一括してＯＮ、　ＯＦＦ制御する
ことができるようになっている。

このように、本発明によれば、電源供給端子信号、画信
号制御端子信号の組み合わせによシ、１ライン分の容量
を有するシフトレジスタの内容に応じて、発熱素子な付
勢制御することができる。

また、本発明によれば、１ライン分の信号を、一度にシ
フトレジスタに入力することができるので、外部に記憶
回路等の回路を準備する必要がなくなる。このため、デ
ータ転送の時間を短縮し、高速に印字することが可能と
なる。

なお、第３図は、本発明の一実施例を示したにすぎず、
本発明は、この回路に限られるわけではない。また、記
録密度が問題にならないような場合には、第３図に於て
、両側のリード３．４を一方向に取り出し、発熱素子列
を基板の一方の端に配置することも可能である。

以上の説明から明らかなように、本発明によれば、従来
よ〕、帯状発熱素子、交互リード型のサーマルヘッドの
大きな問題点とされてきた、１ライン分の画信号を一度
に駆動回路上に与えることができず、外部に画信号の入
れ換えのための回路、および画信号の記憶回路等が必要
であるという欠点を除去し、画信号入力側で、１ライン
分の信号を一度に記憶することが可能となり、高速印字
が可能となる。

また、本発明によれば、シフトレジスタの内容にかかわ
らず、全ビット非印字ｔｉは全ビット印字の制御が可能
となシ、その結果、従来、ホワイトスキップ時にもデー
タ転送時間を必要とした点を改善し、これを不要とする
ことができる。

さらに、非印字の状態の時にも、第３図の端子９−３に
ハイレベル信号な与え、電源供給端子８−１゜８−２に
低電圧を供給することにより、すべての発熱素子に、発
色しない程度の電流を流して予熱すること本可能である
。このような予熱方式を採用すれば、より高速な感熱記
動装置が可能となるものである。

【図面の簡単な説明】

第１図は、本発明の対象として好適なサーマルヘッドの
平面図、第２図は従来の感熱記録装置のブロック図、第
３図は本発明の一実施例のブロック図である。ｌ　支持基板、２　帯状発熱抵抗体、３・第１群リード
、４・・第２群リード、５・・・一方向性素子列、６−
１．μ・・・、・・画信号入力ゲート回路列、７Ａ・シ
フトレジスタ、９・・・画信号制御端子、１０・・―信
号入力端子、１１−１．１１−２．・・・・スイッチン
グトランジスタ列代理人弁理士　平　木　道　人外１名

Claims

【特許請求の範囲】

（１）絶縁基板上に形成された帯状発熱抵抗体と、前記
帯状発熱抵抗体を多数の発熱素子に区切るように、そこ
から引出され、かつ、一つおきに第１群および第２群に
分割されている多数のリードと、前記＠１群のリードの
それぞれに接続された電源供給端子と、前記第２群のリ
ードのそれぞれおよび接地間に接続された多数のスイッ
チング素子列と、前記発熱素子と同数の画信号を記憶す
るシフトレジスタと、前記シフトレジスタの各桁および
帥記各スイッチング素子間に接続された画信号入力ゲー
ト回路列とを具備し、前記画信号入力ゲート回鮎列は、
それぞれ、予定のタイミングで発生される置数の画信号
制御信号、および前記シフトレジスタの予定の複数桁か
らの画信号出力の論理に応じて、対応するスイッチング
素子の導通を制御するように構成されたことを特徴とす
る感熱記録装置。