JPH044156B2 - - Google Patents
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- Publication number
- JPH044156B2 JPH044156B2 JP55185898A JP18589880A JPH044156B2 JP H044156 B2 JPH044156 B2 JP H044156B2 JP 55185898 A JP55185898 A JP 55185898A JP 18589880 A JP18589880 A JP 18589880A JP H044156 B2 JPH044156 B2 JP H044156B2
- Authority
- JP
- Japan
- Prior art keywords
- shift register
- bit shift
- time
- bit
- registers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
- B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
- B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
- B41J2/315—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material
- B41J2/32—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material using thermal heads
- B41J2/35—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material using thermal heads providing current or voltage to the thermal head
Landscapes
- Electronic Switches (AREA)
- Facsimile Heads (AREA)
Description
【発明の詳細な説明】
本発明は、複数個の発熱抵抗体と、それらをグ
ループ毎に並列に駆動する駆動回路とを備えたサ
ーマルヘツドに関する。
ループ毎に並列に駆動する駆動回路とを備えたサ
ーマルヘツドに関する。
この種のサーマルヘツドは、基本的に第１図の
ように構成される。
ように構成される。
即ち、Ｒは発熱抵抗体、Ｑは発熱抵抗体Ｒを
各々個別に駆動する駆動素子、Ｖは電源、SR１
〜SRnは直列に入力された記録信号データＤをク
ロツク信号CK1に沿つて各々並列に駆動素子Ｑに
出力するシフトレジスタである。
各々個別に駆動する駆動素子、Ｖは電源、SR１
〜SRnは直列に入力された記録信号データＤをク
ロツク信号CK1に沿つて各々並列に駆動素子Ｑに
出力するシフトレジスタである。
発熱抵抗体Ｒは、複数個毎にｎ個のグループに
区分され、一列配列されて発熱抵抗体列を構成し
ている。また、この発熱抵抗体列の各グループに
対応したシフトレジスタSR１〜SRnおよびそれ
らに接続された複数個の駆動素子Ｑからなるｎ個
の駆動回路が設けられている。各駆動回路のシフ
トレジスタSR１〜SRnは、出力を制御する信号、
例えば出力許可信号（ENABLE信号）E1〜Enに
よつて選択的に出力送出動作が可能となつてい
る。そして、各駆動回路は各々同一の基体、例え
ば半導体チツプIC１〜ICnに集積化されている。
区分され、一列配列されて発熱抵抗体列を構成し
ている。また、この発熱抵抗体列の各グループに
対応したシフトレジスタSR１〜SRnおよびそれ
らに接続された複数個の駆動素子Ｑからなるｎ個
の駆動回路が設けられている。各駆動回路のシフ
トレジスタSR１〜SRnは、出力を制御する信号、
例えば出力許可信号（ENABLE信号）E1〜Enに
よつて選択的に出力送出動作が可能となつてい
る。そして、各駆動回路は各々同一の基体、例え
ば半導体チツプIC１〜ICnに集積化されている。
ところで、このように全ての発熱抵抗体Ｒに駆
動素子Ｑを個別に対応させて設けたサーマルヘツ
ドの本来の利点は、従来からのダイオードマトリ
ツクス方式のものに比べて外部配線数が少ないと
いうことにある。
動素子Ｑを個別に対応させて設けたサーマルヘツ
ドの本来の利点は、従来からのダイオードマトリ
ツクス方式のものに比べて外部配線数が少ないと
いうことにある。
しかし、第１図からも明らかな様に、外部配線
数としては記録信号データＤの入力線のほかに、
グループ数ｎに相当する本数の制御信号線が必要
となる。例えばA4サイズ、８ドツト／mmのサー
マルヘツドでは、発熱抵抗体Ｒの本数が1728本で
あり、これを32本ずつのグループに区分すると、
そのグループ数ｎつまり制御信号線の本数は54本
にもなる。ちなみにダイオードマトリツクス方式
のサーマルヘツドにおいては一般に、仕様によつ
て32，64，128等の配線数が必要となるが、その
場合と大差がなくなる。
数としては記録信号データＤの入力線のほかに、
グループ数ｎに相当する本数の制御信号線が必要
となる。例えばA4サイズ、８ドツト／mmのサー
マルヘツドでは、発熱抵抗体Ｒの本数が1728本で
あり、これを32本ずつのグループに区分すると、
そのグループ数ｎつまり制御信号線の本数は54本
にもなる。ちなみにダイオードマトリツクス方式
のサーマルヘツドにおいては一般に、仕様によつ
て32，64，128等の配線数が必要となるが、その
場合と大差がなくなる。
本発明はこの様な問題点に鑑みてなされたもの
で、駆動回路に制御信号を供給するための外部配
線の数を大幅に減らすことができるサーマルヘツ
ドを提供することを目的としている。
で、駆動回路に制御信号を供給するための外部配
線の数を大幅に減らすことができるサーマルヘツ
ドを提供することを目的としている。
本願発明は、複数のグループに区分されて一列
配列される複数個の発熱抵抗体から成る発熱抵抗
体列と、各発熱抵抗体をオン／オフ制御する複数
個の駆動素子と、記録信号データを直並列変換し
て発熱抵抗体のグループに対応する複数個の駆動
素子に出力するシフトレジスタと、シフトレジス
タから各駆動素子への出力時間を決定する直列制
御信号が入力される１ビツト・シフトレジスタ
と、前記１ビツト・シフトレジスタからの出力を
クロツク信号のオン時間に前記シフトレジスタに
伝達するラツチレジスタとを備えた半導体チツプ
が発熱抵抗体のグループに対応して複数設けられ
て成るサーマルヘツドであつて、各半導体チツプ
の各１ビツト・シフトレジスタは互いに直列に接
続されており、１ビツト・シフトレジスタ列の一
端にある１ビツト・シフトレジスタにのみに直列
制御信号は入力されて１ビツト・シフトレジスタ
列の他端にある１ビツト・シフトレジスタまで順
次転送され、各半導体チツプの各シフトレジスタ
は互いに直列に接続されており、記録信号データ
は順次転送され、更にクロツク信号のオン時間
は、１ビツト・シフトレジスタ列の一端にある１
ビツト・シフトレジスタから１ビツト・シフトレ
ジスタ列の他端にある１ビツト・シフトレジスタ
に直列制御信号を転送する時間に略等しく固定さ
れた時間であることを特徴としたものである。
配列される複数個の発熱抵抗体から成る発熱抵抗
体列と、各発熱抵抗体をオン／オフ制御する複数
個の駆動素子と、記録信号データを直並列変換し
て発熱抵抗体のグループに対応する複数個の駆動
素子に出力するシフトレジスタと、シフトレジス
タから各駆動素子への出力時間を決定する直列制
御信号が入力される１ビツト・シフトレジスタ
と、前記１ビツト・シフトレジスタからの出力を
クロツク信号のオン時間に前記シフトレジスタに
伝達するラツチレジスタとを備えた半導体チツプ
が発熱抵抗体のグループに対応して複数設けられ
て成るサーマルヘツドであつて、各半導体チツプ
の各１ビツト・シフトレジスタは互いに直列に接
続されており、１ビツト・シフトレジスタ列の一
端にある１ビツト・シフトレジスタにのみに直列
制御信号は入力されて１ビツト・シフトレジスタ
列の他端にある１ビツト・シフトレジスタまで順
次転送され、各半導体チツプの各シフトレジスタ
は互いに直列に接続されており、記録信号データ
は順次転送され、更にクロツク信号のオン時間
は、１ビツト・シフトレジスタ列の一端にある１
ビツト・シフトレジスタから１ビツト・シフトレ
ジスタ列の他端にある１ビツト・シフトレジスタ
に直列制御信号を転送する時間に略等しく固定さ
れた時間であることを特徴としたものである。
このようにすれば、制御信号供給のための制御
信号線は、外部配線としては１本でよく、内部配
線としても各半導体チツプ間を接続する配線だけ
でよいことになる。従つて、製作上また信頼性の
点で極めて有効である。
信号線は、外部配線としては１本でよく、内部配
線としても各半導体チツプ間を接続する配線だけ
でよいことになる。従つて、製作上また信頼性の
点で極めて有効である。
以下、本発明の実施例を説明する。
第２図は本発明の実施例を示したもので、この
サーマルヘツドは複数のグループに区分された複
数個の発熱抵抗体Ｒから成る発熱抵抗体列を備え
いる。また、このグループに対応して設けられた
シフトレジスタSR１〜SRnおよび各シフトレジ
スタSR１〜SRnに接続された複数個の駆動素子
Ｑから成る駆動回路を備えたｎ個の半導体チツプ
IC１〜ICnを備えている。そして、各半導体チツ
プIC１〜ICn内には、更に１ビツト・シフトレジ
スタＣ１〜Cnと、外部から入力されるクロツク
信号CK3のオン時間に応じて１ビツト・シフトレ
ジスタＣ１〜Cnからの出力を各シフトレジスタ
SR１〜SRnに伝達するラツチレジスタＬ１〜Ln
とが配設されている。
サーマルヘツドは複数のグループに区分された複
数個の発熱抵抗体Ｒから成る発熱抵抗体列を備え
いる。また、このグループに対応して設けられた
シフトレジスタSR１〜SRnおよび各シフトレジ
スタSR１〜SRnに接続された複数個の駆動素子
Ｑから成る駆動回路を備えたｎ個の半導体チツプ
IC１〜ICnを備えている。そして、各半導体チツ
プIC１〜ICn内には、更に１ビツト・シフトレジ
スタＣ１〜Cnと、外部から入力されるクロツク
信号CK3のオン時間に応じて１ビツト・シフトレ
ジスタＣ１〜Cnからの出力を各シフトレジスタ
SR１〜SRnに伝達するラツチレジスタＬ１〜Ln
とが配設されている。
これらシフトレジスタSR１〜SRnは互いに直
列に接続されており、その一端にある第１番目の
シフトレジスタSR１には外部から直列な記録信
号データＤとクロツク信号CK1が入力される。
列に接続されており、その一端にある第１番目の
シフトレジスタSR１には外部から直列な記録信
号データＤとクロツク信号CK1が入力される。
そして、記録信号データＤは、クロツク信号
CK1に応じて順次転送されて記録信号データＤは
直並列変換される。
CK1に応じて順次転送されて記録信号データＤは
直並列変換される。
また、１ビツト・シフトレジスタＣ１〜Cnは、
それぞれ直列に接続されており、その一端にある
第１番目の１ビツト・シフトレジスタＣ１には、
各シフトレジスタSR１〜SRnから各駆動素子Ｑ
への出力時間を決定する直列制御信号として出力
許可信号Ｅとクロツク信号CK2とが入力される。
この出力許可信号Ｅはクロツク信号CK2によつて
順次転送される。
それぞれ直列に接続されており、その一端にある
第１番目の１ビツト・シフトレジスタＣ１には、
各シフトレジスタSR１〜SRnから各駆動素子Ｑ
への出力時間を決定する直列制御信号として出力
許可信号Ｅとクロツク信号CK2とが入力される。
この出力許可信号Ｅはクロツク信号CK2によつて
順次転送される。
１ビツト・シフトレジスタＣ１〜Cnからの出
力は、夫々のラツチレジスタＬ１〜Lnに入力さ
れる。このラツチレジスタＬ１〜Lnには、第１
番目の１ビツト・シフトレジスタＣ１から第ｎ番
目の１ビツト・シフトレジスタCnまで出力許可
信号Ｅを順次転送する時間に略等しく固定された
オン時間を有するクロツク信号CK3が入力される
ため、１ビツト・シフトレジスタＣ１〜Cnから
の出力がそのまま各シフトレジスタSR１〜SRn
に伝達される。
力は、夫々のラツチレジスタＬ１〜Lnに入力さ
れる。このラツチレジスタＬ１〜Lnには、第１
番目の１ビツト・シフトレジスタＣ１から第ｎ番
目の１ビツト・シフトレジスタCnまで出力許可
信号Ｅを順次転送する時間に略等しく固定された
オン時間を有するクロツク信号CK3が入力される
ため、１ビツト・シフトレジスタＣ１〜Cnから
の出力がそのまま各シフトレジスタSR１〜SRn
に伝達される。
次に、第３図を参照して、このサーマルヘツド
の一動作について説明する。
の一動作について説明する。
１ビツト・シフトレジスタＣ１に入力される出
力許可信号Ｅとして、その立上がりでシフトレジ
スタSR１〜SRnのうちSR１のみの出力をオンと
するような出力許可信号Ｅが入力された場合は、
第３図に示す如くシフトレジスタSR１〜SRnが
順次出力オンとなるように第１番目の１ビツト・
シフトレジスタＣ１から第ｎ番目の１ビツト・シ
フトレジスタCnまで順次転送動作することにな
る。そして、ラツチレジスタＬ１〜Lnからはシ
フトレジスタSR１〜SRnの出力のオン（送出）
期間に等しいT1〜Tnの出力がシフトレジスタ
SR１〜SRnに出力され、印字が行われる。
力許可信号Ｅとして、その立上がりでシフトレジ
スタSR１〜SRnのうちSR１のみの出力をオンと
するような出力許可信号Ｅが入力された場合は、
第３図に示す如くシフトレジスタSR１〜SRnが
順次出力オンとなるように第１番目の１ビツト・
シフトレジスタＣ１から第ｎ番目の１ビツト・シ
フトレジスタCnまで順次転送動作することにな
る。そして、ラツチレジスタＬ１〜Lnからはシ
フトレジスタSR１〜SRnの出力のオン（送出）
期間に等しいT1〜Tnの出力がシフトレジスタ
SR１〜SRnに出力され、印字が行われる。
また、第４図に示す如く、SR１〜SRnの出力
が時間的に重複しながらオンとなるような制御も
可能である。
が時間的に重複しながらオンとなるような制御も
可能である。
この第４図のように動作させると、記録結果と
して継ぎ目の目立たない自然な画像が得られる。
して継ぎ目の目立たない自然な画像が得られる。
即ち、フアクシミリ装置などの場合、高速印字
をしようとすると、どうしても紙送りと印字を同
時に行なわなければならないことと、紙送りはス
テツプモータでステツプ状に行なうため、印字も
ステツプ状になることによつて、記録させた画像
に継ぎ目が生じる。しかし、第４図のようにシフ
トレジスタSR１〜SRnを動作されて印字を行な
うと、紙送りをステツプ状としても、印字が一部
だぶつて行なわれるため、細かいピツチで送つた
と同じ結果になり、継ぎ目が目立たなくなる。
をしようとすると、どうしても紙送りと印字を同
時に行なわなければならないことと、紙送りはス
テツプモータでステツプ状に行なうため、印字も
ステツプ状になることによつて、記録させた画像
に継ぎ目が生じる。しかし、第４図のようにシフ
トレジスタSR１〜SRnを動作されて印字を行な
うと、紙送りをステツプ状としても、印字が一部
だぶつて行なわれるため、細かいピツチで送つた
と同じ結果になり、継ぎ目が目立たなくなる。
以上の説明では、シフトレジスタSR及びシフ
トレジスタSRに接続される複数の駆動素子Ｑか
ら成る駆動回路と、駆動回路を制御するための１
ビツト・シフトレジスタＣおよびラツチレジスタ
Ｌとを配設する基体を半導体チツプとしたが、例
えばチツプキヤリアのような絶縁基板を用い、駆
動回路と、１ビツト・シフトレジスタＣおよびラ
ツチレジスタＬとを別々にまたは一緒に集積化し
た半導体チツプを載せる構成としてもよい。
トレジスタSRに接続される複数の駆動素子Ｑか
ら成る駆動回路と、駆動回路を制御するための１
ビツト・シフトレジスタＣおよびラツチレジスタ
Ｌとを配設する基体を半導体チツプとしたが、例
えばチツプキヤリアのような絶縁基板を用い、駆
動回路と、１ビツト・シフトレジスタＣおよびラ
ツチレジスタＬとを別々にまたは一緒に集積化し
た半導体チツプを載せる構成としてもよい。
以上説明したように、本発明によれば、発熱抵
抗体をグループ毎に並列に駆動するシフトレジス
タ及び複数の駆動素子から成る駆動回路が配設さ
れた半導体チツプ内に、駆動回路を選択制御する
ための１ビツト・シフトレジスタおよびラツチレ
ジスタが配置されており、各半導体チツプ内の各
１ビツト・シフトレジスタは各々直列に接続され
て配設されるため、制御信号供給のために外部配
線される制御信号線を唯１本とすることができ
る。
抗体をグループ毎に並列に駆動するシフトレジス
タ及び複数の駆動素子から成る駆動回路が配設さ
れた半導体チツプ内に、駆動回路を選択制御する
ための１ビツト・シフトレジスタおよびラツチレ
ジスタが配置されており、各半導体チツプ内の各
１ビツト・シフトレジスタは各々直列に接続され
て配設されるため、制御信号供給のために外部配
線される制御信号線を唯１本とすることができ
る。
従つて、歩留りの向上とコストの低減を図るこ
とができ、また端子数の大幅の減少によりサーマ
ルヘツド全体を小型化することが可能である。
とができ、また端子数の大幅の減少によりサーマ
ルヘツド全体を小型化することが可能である。
第１図は本発明の基礎となるサーマルヘツドの
回路図、第２図は本発明の一実施例を示す回路
図、第３図及び第４図はその動作を説明するため
のタイムチヤートである。 Ｒ……発熱抵抗体、Ｑ……駆動素子、SR１〜
SRn……シフトレジスタ、IC１〜ICn……半導体
チツプ、Ｃ１〜Cn……１ビツトシフトレジスタ、
Ｌ１〜Ln……ラツチレジスタ。
回路図、第２図は本発明の一実施例を示す回路
図、第３図及び第４図はその動作を説明するため
のタイムチヤートである。 Ｒ……発熱抵抗体、Ｑ……駆動素子、SR１〜
SRn……シフトレジスタ、IC１〜ICn……半導体
チツプ、Ｃ１〜Cn……１ビツトシフトレジスタ、
Ｌ１〜Ln……ラツチレジスタ。
Claims (1)
- 【特許請求の範囲】 １ 複数のグループに区分されて一列配列される
複数個の発熱抵抗体から成る発熱抵抗体列と、 前記各発熱抵抗体をオン／オフ制御する複数個
の駆動素子と、記録信号データを直並列変換して
前記発熱抵抗体の前記グループに対応する複数個
の前記駆動素子に出力するシフトレジスタと、前
記シフトレジスタから前記各駆動素子への出力時
間を決定する直列制御信号が入力される１ビツ
ト・シフトレジスタと、前記１ビツト・シフトレ
ジスタからの出力をクロツク信号のオン時間に前
記シフトレジスタに伝達するラツチレジスタとを
備えた半導体チツプが前記発熱抵抗体の前記グル
ープに対応して複数設けられて成るサーマルヘツ
ドであつて、 前記各半導体チツプの前記各１ビツト・シフト
レジスタは互いに直列に接続されており、前記１
ビツト・シフトレジスタ列の一端にある前記１ビ
ツト・シフトレジスタにのみに前記直列制御信号
は入力されて前記１ビツト・シフトレジスタ列の
他端にある前記１ビツト・シフトレジスタまで順
次転送され、 前記各半導体チツプの前記各シフトレジスタは
互いに直列に接続されており、前記記録信号デー
タは順次転送され、 更に前記クロツク信号のオン時間は、前記１ビ
ツト・シフトレジスタ列の一端にある前記１ビツ
ト・シフトレジスタから前記１ビツト・シフトレ
ジスタ列の他端にある前記１ビツト・シフトレジ
スタに前記直列制御信号を転送する時間に略等し
く固定された時間であることを特徴としたサーマ
ルヘツド。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55185898A JPS57107869A (en) | 1980-12-26 | 1980-12-26 | Thermal head |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55185898A JPS57107869A (en) | 1980-12-26 | 1980-12-26 | Thermal head |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57107869A JPS57107869A (en) | 1982-07-05 |
| JPH044156B2 true JPH044156B2 (ja) | 1992-01-27 |
Family
ID=16178804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55185898A Granted JPS57107869A (en) | 1980-12-26 | 1980-12-26 | Thermal head |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57107869A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6054560A (ja) * | 1983-09-06 | 1985-03-29 | Ricoh Co Ltd | 熱記録ヘッド制御回路 |
| JPS61242159A (ja) * | 1985-04-19 | 1986-10-28 | Hitachi Micro Comput Eng Ltd | 駆動装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56169077A (en) * | 1980-06-02 | 1981-12-25 | Ricoh Co Ltd | Heat generating recording device |
| JPS574785A (en) * | 1980-06-12 | 1982-01-11 | Matsushita Electric Ind Co Ltd | Thermal head driver |
| JPS5722079A (en) * | 1980-07-15 | 1982-02-04 | Ricoh Co Ltd | Driving device for thermal head |
-
1980
- 1980-12-26 JP JP55185898A patent/JPS57107869A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57107869A (en) | 1982-07-05 |
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