JPH0460836B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、感熱記録用サーマルヘツドの発熱体
駆動装置に関する。

周知の如く、加熱記録方式は、メインテナン
ス・フリーのハード・コピーを得る方式として、
各種機器の端末プリンタに使用されている。

これらの応用、特にフアクシミリへの応用に於
いては、記録速度の向上が大きな技術課題とされ
ている。フアクシミリ用サーマルヘツドのよう
に、多数の発熱体を有するヘツドに於て、記録速
度を向上するには、同時加熱する発熱体数を多く
することが非常に大切である。

このため、発熱体を駆動するための半導体装置
として、従来のダイオード・アレイのかわりに、
シフト・レジスタ、ラツチ、出力バツフア及びト
ランジスタから成るICを発熱体と一体化した、
シフト・レジスタ方式サーマルヘツドの開発が進
められている。

本発明は、このシフト・レジスタ方式サーマル
ヘツド用の半導体装置に関する。

第１図に従来の半導体装置の一例を、第２図に
この半導体装置を用いたサーマルの回路図を示
す。

第１図に於いて、１００は半導体ICであり、
この半導体ICは画信号を転送するシフト・レジ
スタ回路１、シフトレジスタ回路内で転送された
画信号を一時的に蓄積・保持（ラツチ）するラツ
チ回路２、複数個のトランジスタ４、及びラツチ
回路２に一時的に保持される画信号に従つてトラ
ンジスタをオン・オフさせるゲート回路３３、発
熱体駆動用トランジスタ４より構成されている。

第１図の半導体装置は、４ケの発熱体が駆動し
得るように図示しているが、実際には、８ケ、16
ケ、32ケ或いは64個程度の発熱体を駆動し得るよ
うにするのが普通である。

第１図の半導体装置の各端子は、次のような機
能および名称があたえられる。

５は発熱体接続端子、６（PG）は発熱体駆動
電源接地端子、７（PIX−IN）は画信号入力端
子、８（PIX−OUT）は画信号出力端子、９
（CK）は画信号転送用クロツク端子、１０
（LATCH）は画信号をラツチ回路にラツチする
端子、１１は（ENB）はラツチされている画信
号を発熱体へ出力するための端子である。

第２図は第１図の半導体装置を用いて、16個の
発熱体を２分割して、各発熱体の１回の加熱を行
なうための回路である。

第２図に於て、１２は発熱体（１２ａ〜１２
ｐ；16ケ）であり、１３Ｈ；PV発熱体駆動電源
端子、６Ｈ；PG端子、７Ｈ；PIX−IN端子、８
Ｈ；PIX−OUT端子、９Ｈ；クロツク（CK）端
子、１０Ｈ；ラツチ端子、１１Ｈ−１；ENB−
１端子、１１Ｈ−２；ENB−２端子である。こ
れらの端子番号の後にＨを付けているのは、ヘツ
ドとしての端子であることを示す。

第２図の回路に於ては、PUX−IN端子７Ｈと
クロツク端子９Ｈによりシフト・レジスタ内で画
信号を転送しラツチ端子１０Ｈにより画信号をラ
ツチし、ENB−１，２（１１Ｈ−１，２）を交互
にON−OFFして発熱体１２ａ〜１２ｈ、１２ｉ
〜１２ｐを交互に加熱し、この間に、シフト・レ
ジスタ１の中で次の画信号を転送する。

この動作から、シフト・レジスタ方式のサーマ
ルヘツドでは、半導体装置１００のENB端子１
１を全て共通・並列接続すれば、全発熱体を同時
に加熱することも可能であり、従つて高速感熱記
録に適していることは周知の通りである。

第１図、第２図は、従来のシフト・レジスタ方
式サーマルヘツドの一例であり、実際には第１図
のラツチ２を除いたもの、或いは、ラツチ回路
２、ゲート回路３を更に附加したもの等が考え得
る。特にラツチ回路の附加は、発熱体の加熱経歴
に応じて発熱体のパルス幅の調整し、記録品質の
均一化の発熱体の過熱による破壊防止をしようと
する熱履歴補償のために有効な方法とされてい
る。

本発明に於ても半導体装置の製造において素子
数（トランジスタ、抵抗等）が増加するという困
難を除けば、このような考え方は有用である。

しかし、本発明によれば、このようなラツチ回
路数を増加させることなく、かなりの記録速度ま
で、熱履歴補償を実施することができる。

本発明の他の目的は、階調記録時の画信号転送
を実質的に速くすることであり、さらに、他の目
的は、ヘツド製造時の部品の共通化を可能にする
感熱記録ヘツド用の半導体装置を提供することで
ある。

本発明による半導体装置の構成を第３図に示
す。

第３図に於て、半導体２００は、基本的には、
第１図と同一機能の半導体装置１００にシフトレ
ジスタ１の画信号転送用クロツク端子に入力され
る前に設け、画信号の転送を選択して指定する転
送選択手段として１ビツトのシフト・レジスタ１
４、１ビツトのゲート回路１５を附加して構成さ
れている。

この２つの回路の附加により半導体装置として
の端子は、１６（PIX−CSI）画信号転送する半
導体装置すなわちシフトレジスタなどを指定する
ための信号入力端子、１７（PIX−CSO）同上出
力端子、１８（PCS−CK）同上信号転送用クロ
ツク端子が附加されると共に、シフト・レジスタ
１の出力端子（第１図の８）は省略されている。

第４図に第３図の半導体装置を用いて、構成し
たサーマルヘツドの構成例を示す。

第１図と第３図と類似性により、第４図に於て
は、ヘツドとしての端子１３Ｈ（PV）、６Ｈ
（PG）、７Ｈ（PIX−IN）、９Ｈ（CK）、１１Ｈ−
１、２（ENB−１、２）は、第３図のヘツドとし
ての端子と同一機能であり、同じようにして使用
される。

但し本発明（第４図）は従来（第２図）と、画
信号転送方式が異なる。

即ち、第４図に於て、シフト・レジスタ１の入
力端子は全てヘツドとしての画信号入力端子７Ｈ
に並列に接続されている。

端子７Ｈから、サーマルヘツドに入力される画
信号を第４図の４ケのどの半導体装置１００のシ
フトレジスタ内に転送させるかは、シフトレジス
タ１４と、ゲート回路１５からなる転送選択手段
に設けられた端子１６Ｈと１８Ｈにより決められ
る。

このためには端子１６Ｈより半導体装置選択用
信号を入力し、端子１８Ｈの半導体装置選択用ク
ロツク信号を１ビツトのシフト・レジスタ１４の
中で予め送つておく。この半導体装置選択用信号
（PCS）はシフト・レジスタ１４のどれか一つが
０で他は１となるようにしておくと、クロツク端
子９Ｈと協同してシフト・レジスタ内容１４が０
の半導体装置２００内に於てのみ画信号が転送さ
れる。

この操作により、第３図と同様にして、画信号
の転送、従つて16ケの発熱体の２分割記録が可能
になることが理解されよう。

第５図に本発明による高速感熱記録用サーマル
ヘツドの回路構成例を示す。

本構成例に於ては、３００は半導体装置、１９
は１ビツトのシフト・レジスタ、２０は１ビツト
のゲート回路でありシフト・レジスタ１９とゲー
ト回路２０により、どの発熱体を駆動するかを制
御するゲート回路を選択して指定するゲート選択
手段を構成している。２１ＨはECS、ENB信号
１１Ｈにより発熱体を駆動する半導体装置すなわ
ちゲート回路３を選択するための信号（ESC）用
端子、２２ＨはECS信号を転送するためのクロツ
ク信号（ECSK）用端子である。

これら以外は、第５図の回路構成は第４図の構
成であるので記号も省略した。

尚、シフト・レジスタ１９を出力端子は、（端
子番号図示せず）次の半導体装置のシフト・レジ
スタ１９の入力端子に接続されている。

本実施例は、第４図の構成に於てゲート回路３
を選択して指定するためのENB信号を入力する
ENB端子が１１Ｈ−１と２に２分割されている
のを１本のENB端子１１ＨとするためにECS信
号端子２１Ｈ、ECSK信号端子２２Ｈを設けたも
のである。この端子の使用方法は、７Ｈ→１１
HB，１６Ｈ→２１Ｈ，１８Ｈ→２２Ｈに対応さ
せた使い方をすると考えれば良い。

即ち、ENB端子１１ＨにENB信号を与えるに
先立ち、ECS信号端子２１ＨとECSK信号端子２
２Ｈを介してECS信号、ECSK信号を入力するこ
とにより予め発熱体を駆動する半導体装置を選
択・指定する。すなわち、半導体装置の選択は各
半導体装置内のゲート回路３をシフトレジスタ１
９とゲート回路２０により選択、指定することに
より２分割記録或いは自由な分割記録ができるよ
うに構成したものである。

第５図の回路構成のヘツドを具体的に製造する
場合、半導体装置の発熱体と接続される以外の端
子に多層配線が必要とされる。

しかし、本実施例ではこの多層配線構造は従来
の分離型ダイオード・アレイを用いる、ダイアー
ド・マトリツクス型構成のヘツドの多層配線と殆
んど同じてあり、ヘツド製造時に従来の半導体実
装技術の採用が容易になる。

本発明に於ては、前述したように半導体装置中
の画信号転送用シフト・レジスタの入力端子をヘ
ツドとしての画信号入力端子に全て共通接続する
この結果、次の如き効果が生まれる。

(1) 階調記録時の画信号転送の高速化 第６図に階調記録を行なう場合のENB信号
と画信号転送とのタイミング関係を示す。

第６図は１分割分の記録を３段階に分けて記
録を行なう場合の、(a)記録（ENB信号）のタ
イミング、(b)画信号転送のタイミング、であ
る。

図に示すように階調記録の場合画信号転送は
記録の直前に行なわねばならない。

例えば(a)のt₁期間の記録のためには(b)のt₁の
記録時間内に画信号転送をする必要がある。ｔ
はｔ≒t₁＋t₂＋t₃であり１分割分の記録時間内
の最も長く加熱される発熱体のパルス幅であ
る。

この場合従来のサーマルヘツドの場合（第２
図に示すようにヘツドの画信号入力端子が１本
の場合）t₁時間内に１ライン分の画信号を転送
しなければならない。これに対して、本発明で
はt₁時間内に次のt₂期間に加熱される発熱体の
画信号だけ転送すれば良い。

これは、従来の方法では画信号が記録に関係
のない半導体装置内のシフト・レジスタを介し
て、順次転送されるのに対して、本発明の半導
体装置およびヘツド回路構成によれば、直接、
記録に関係する半導体装置のシフト・レジスタ
に画信号が転送されることによる。

(2) 熱履歴補償への適用 前述した熱履歴補償は、基本的には階調記録
と同じ考え方に基づき、実施されるものであ
る。従つて、本発明が有用であることは容易に
理解されよう。

熱履歴補償は、一般にサーマルヘツド外にメ
モリー蓄積された画信号を用いて行なうのが通
常の考え方と言える。

但し、熱履歴補償が前１ラインと発熱対加熱
経歴だけを考慮すれば良いという特殊な場合、
半導体装置の多少の製造コスト・アツプを了解
した上で、半導体装置に２ラインのラツチ回路
および２ラインのラツチ回路内容の論理演算を
するゲート回路を構成する熱履歴補償方法があ
る。

この方法は勿論、本発明にも適用可能である
が、一方、本発明の構成は、前述した階調記録
の方法によつて、この問題に対応してもかなり
満足すべき結果を与える。

例えば、８ドツト／mm、2048ドツトのB4判
フアクシミリ用ヘツドに於て、１ライン５ｍｓ
の記録速度での記録をするため、発熱体を４分
割して最長パルス幅1.2ｍｓで記録するものと
する。前回の発熱体の加熱のために0.5ｍｓの
熱履歴補償（発熱体が連続して加熱される時２
回目以降のパルス幅を0.5ｍｓへらす）をする
ために２階調記録の方法を用いるとすると最高
画信号転送速度は ＝2048ドツト÷（４分割記録×0.5ｍｓ）
≒1.02MHz となる。

従つて、画信号転送速度が1.5MHzあれば、
この程度の熱履歴補償は、第４図又は第５図の
ヘツド回路構成により可能となる。

逆に、これ以上の記録速度での熱履歴補償が
必要な場合には、半導体装置内に２ライン以上
のラツチ回路を構成することが有用となる。

但し、前述しこように、このラツチ回路を増
加させることは、半導体装置のコスト上昇をも
たらす。

従つて、第７図に、２ラインのラツチ回路を
内蔵させた半導体装置と同等の機能をゲート回
路機能で実現するための半導体装置の構成を示
す。

第７図は、簡単にするため、半導体装置の選
択のためのENB系およびPIX−IN系の各１ビ
ツトのシフト・レジスタと各１ビツトのゲート
回路を省略して、従来の半導体装置、第１図と
の比較が明確になるように図示した。

即ち、第１図と第７図の差はゲート回路の差
にある。

第７図に於て、４００は半導体装置であり、
２３はゲート回路、２４，２５はゲート回路の
制御端子である。

第８図に於て、ゲート回路２３にはシフト・
レジスタ１の出力とラツチ回路２の出力が共
に、各画信号毎に並列に入力されている。

熱履歴制御は、次の如き手順にて行なわれ
る。今、発熱体のＮ回目（Ｎライン目）の加熱
が終つたとし、この段階で、ラツチ回路２には
Ｎライン目の画信号がありシフト・レジスタ回
路１には（Ｎ＋１）回目の画信号転送が完了し
ているとする。

第１図の如き従来の半導体装置に於て、この
ような操作が可能であることは周知であり、従
つて第７図の構成に於て、同様な操作が可能で
あることは容易に理解される。

ゲート回路２３には前述したような各画信号
毎にシフトレジスタ回路（Ｎ＋１回目画信号）
とラツチ回路画信号（Ｎ回目画信号）が入力さ
れているから、ゲート回路２３の制御端子２４
をONにした時、各発熱体用画信号毎に、Ｎ回
目の画信号が黒であれば、Ｎ＋１ライン目画信
号に関係なく、各ゲート出力が非動作、Ｎ回目
画信号が白であれば（Ｎ＋１）回目画信号に応
じて、ゲート出力が動作または非動作となり、
次に制御端子２４をOFF且つ、ラツチ端子１
０により、シフト・レジスタ回路内容（Ｎ＋
１）回目画信号をラツチ回路２に移し、制御端
子２５をONにすると、ラツチ回路内容（Ｎ＋
１）回目画信号がゲート出力となるようにす
る。

この操作（ラツチ回路（Ｎ＋１）回目画信号
のラツチ回路への移送）后、シフト・レジスタ
回路１へ（Ｎ＋２）回目画信号の転送は、従来
と同一方法で、良く、且つ、上記一連の操作に
より、１ラインの前歴効果を取り入れた各発熱
体毎のリレキ補償（パルス幅調整）が行なわれ
る。

尚、上記操作を具体的に実現するための回路
には、種々の構成があり、従つて、この回路内
容により、各端子構成・機能、タイミング等は
多少変更される。

次に、本発明によるヘツドとしての画信号転
送速度の改善のためのヘツドとしての回路接続
の例を第８図に示す。

第８図はヘツドとしての画信号入力端子を多
分割した回路構成を示す。画信号系以外の端子
の接続は、第４図又は第５図と同じなので省略
した。

第８図に於て、ヘツドとしての画信号入力端
子は、７Ｈ−１、7H−２と２本準備されてい
る。

従つて、第８図のヘツドに於て、全発熱体を
２分割して記録する場合、１分割分記録時間中
に、1/2分割分の画信号を各々独立に、２系統
の画信号入力端子より転送すれば良い。即ち、
第８図の回路接続方式は（第４図又は第５図と
の比較に於て）、半導体装置２００（３００or
４００）の画信号転送速度を２倍にした効果を
持つ。

勿論、第４図、第５図は従来の方式（第２
図）に比較すると、分割記録数の倍数だけ画信
号転送速度が速くなつていることは、前述した
通りである。尚、第７図に於て各画信号入力端
子７Ｈ−１、２に並列接続されたどの半導体装
置２００に画信号を入力するかは、端子１６Ｈ
と１８Ｈにより指定される。通常、端子１６Ｈ
は、第６図に示すように、各半導体装置毎に順
次、半導体装置選択信号を転送するようにする
が、必要に応じて、画信号入力端子７Ｈ−１、
２に対応するように分割しても良い。

(3) ヘツド構成部品の共通化。

第４図、第５図に示したヘツドの回路構成或
いは第７図の半導体装置を用いたヘツドはヘツ
ドに要求される種々の要求（使用条件）の大部
分に対応し得る。

しかも、このヘツドを具体的に製造する場
合、半導体実装および多層配線用部品は、回路
構成上同一であることから、部品の共用化がで
き、従つてヘツド製造コストの低減に役立つ。

このように、本発明は、ヘツド・メーカおよ
びヘツド・ユーザの両者にとり共に有用なもの
であり、工業的に価値が大きい。

【図面の簡単な説明】

第１図は従来の感熱記録サーマルヘツドの発熱
体駆動用半導体装置の回路構成例図、第２図は第
１図の半導体装置を用いて構成したサーマルヘツ
ドの回路構成例図、第３図は本発明による半導体
装置の回路構成例図、第４図は第３図の半導体装
置を用いたサーマルヘツドの回路構成例図、第５
図は本発明による他の半導体装置の回路構成例
図、第６図は本発明によと他の実施例を説明する
ための波形図、第７図、第８図は同他の実施例の
回路構成例図である。 ２００，３００，４００……半導体装置、１…
…シフトレジスタ回路、２……ラツチ回路、３…
…ゲート回路、４……駆動トランジスタ、７……
画信号入力端子。

Claims (1)

1. 【特許請求の範囲】 １ 画信号を入力とし、入力した画信号をクロツ
   ク信号により転送するシフトレジスタ回路と、前
   記シフトレジスタ回路で転送された画信号を一時
   的に保持するラツチ回路と、前記ラツチ回路に保
   持されている画信号の出力タイミングをENB信
   号により制御するゲート回路と、前記ゲート回路
   により制御された前記画信号により駆動される複
   数個のトランジスタとを具備し、前記シフトレジ
   スタ回路のクロツク信号入力端子に１ビツトのシ
   フトレジスタを介して１ビツトのゲート回路が接
   続され、前記１ビツトのシフトレジスタの出力端
   子を有する感熱記録ヘツド用半導体装置。 ２ ゲート回路のENB信号入力端子に１ビツト
   のシフトレジスタを介して１ビツトのゲート回路
   が接続され、前記１ビツトのシフトレジスタの出
   力端子を有する請求項１記載の感熱記録ヘツド用
   半導体装置。