JPWO2013108657A1 - 半導体装置の製造方法 - Google Patents

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Abstract

本技術は、第1素子を有する第1基板と、第2素子を有する第2基板との素子形成面同士を対向させて張り合わせることと、第2素子を有する第2基板の少なくとも端部に保護膜を形成することと、第1基板を薄肉化することとを含む。

Description

本開示は、複数の基板の接合構造を有する半導体装置の製造方法に関する。
半導体デバイスの高集積化は2次元LSI(Large Scale Integration)における微細プロセスの導入と実装密度の向上によって実現されてきた。ところが、近年、微細化の物理的な限界が見え始めており、3次元LSIが注目を集めるようになった。
3次元LSIでは、様々な機能を有するデバイス(例えば、メモリデバイス、ロジックデバイス、イメージセンサデバイス)が形成された基板を接合したのち、上層の基板をグラインディングプロセスによって所望の厚さまで薄肉化することによって形成されている(例えば、特許文献1参照)。
特開2011−96851号公報
しかしながら、3次元LSIでは、上記薄肉化において下層の基板に損傷が生じやすい。その原因は、研削により所謂ナイフエッジと呼ばれる鋭角状に加工された上層基板の端部がその応力に耐えられず、欠けや剥がれが発生することによる。この欠けや剥がれによって生じたナイフエッジの破片が下層基板の表面にぶつかり、下層基板上に形成された配線等に損傷が生じる。このため、半導体装置の信頼性および製造歩留まりが低下するという問題があった。
したがって、半導体装置の信頼性および製造歩留まりを向上させることが可能な半導体装置の製造方法を提供することが望ましい。
本開示の一実施形態の第1の半導体装置の製造方法は、以下の(A1)〜(C1)を含むものである。
(A1)第1素子を有する第1基板と、第2素子を有する第2基板との素子形成面同士を対向させて張り合わせること
(B1)第2素子を有する第2基板の少なくとも端部に保護膜を形成すること
(C1)第1基板を薄肉化すること
本開示の一実施形態の第1の半導体装置の製造方法では、下層基板(第1基板)の端部に保護膜を形成したのち上層基板(第2基板)を薄肉化する。これにより、上層基板の薄肉化時における下層基板の損傷の発生が低減される。
本開示の一実施形態の第2の半導体装置の製造方法は、以下の(A2)〜(D2)を含むものである。
(A2)第1素子を有する第1基板の端部に薄肉部を形成すること
(B2)第2素子を有する第2基板の少なくとも端部にレーザを吸収しない保護膜を形成すること
(C2)第2素子と第1素子とを対向させて、第2基板および第1基板を張り合わせること
(D2)第1基板の薄肉部をレーザにより選択的に除去すること
本開示の一実施形態の第2の半導体装置の製造方法では、下層基板(第2基板)の端部にはレーザを吸収しない保護膜を形成し、上層基板(第1基板)の端部には薄肉部を形成し、上部基板の端部を除去する。これにより、上層基板の端部を除去する際の下面基板の損傷の発生が低減される。
本開示の一実施形態の第3の半導体装置の製造方法は、以下の(A3)〜(C3)を含むものである。
(A3)第1素子を有する第1基板と、第2素子を有する第2基板とを前記第1素子と第2素子とを対向させて張り合わせる
(B3)第1基板の端部を除く内部領域を薄肉化する
(C3)第1基板の端部を除去する
本開示の一実施形態の第3の半導体装置の製造方法では、上層基板(第1基板)の薄肉化工程において、上層基板の端部を除く内部領域を薄肉化したのち、上層基板の端部を除去する。これにより、上層基板の端部を除去する際の下面基板の損傷の発生が低減される。
本開示の一実施形態の第1の半導体装置の製造方法によれば、下層基板の端部に保護膜を形成したのち上層基板を薄肉化するようにしたので、下層基板を損傷することなく上層基板を薄肉化することが可能となる。
本開示の一実施形態の第2の半導体装置の製造方法によれば、下層基板の端部にレーザを吸収しない保護膜を、上層基板の端部に薄肉部をそれぞれ設けるようにしたので、下層基板を損傷することなく上層基板の端部を除去することが可能となる。
本開示の一実施形態の第3の半導体装置の製造方法によれば、上層基板の端部を除く内部領域を薄肉化したのち、上層基板の端部を除去するようにしたので、下層基板を損傷することなく上層基板の端部を除去することが可能となる。
上記第1〜第3の半導体装置の製造方法によって、半導体装置の信頼性および製造歩留まりを向上させることが可能となる。
本開示の第1〜第4の実施の形態に係る撮像装置の構成を表す模式図である。 図1に示した撮像装置の概略構成図である。 従来の撮像装置の概略構成図である。 図1に示した撮像装置の断面図である。 本開示の第1の実施の形態に係る半導体装置の製造方法を表す工程図である。 図5Aに続く工程図である。 図5Bに続く工程図である。 本開示の第1の実施の形態に係る半導体装置の製造方法の他の例を表す工程図である。 図6Aに続く工程図である。 図6Bに続く工程図である。 本開示の第2の実施の形態に係る半導体装置の製造方法を表す工程図である。 図7Aに続く工程図である。 図7Bに続く工程図である。 図7Cに続く工程図である。 本開示の第3の実施の形態に係る半導体装置の製造方法を表す工程図である。 図8Aに続く工程図である。 図8Bに続く工程図である。 本開示の第4の実施の形態に係る半導体装置の製造方法を表す工程図である。 図9Aに続く工程図である。 図9Bに続く工程図である。 適用例に係る電子機器(カメラ)の機能ブロック図である。
以下、本開示を実施するための形態について図面を参照して説明する。尚、説明は以下の順序で行う。
1.撮像装置の構成
2.第1の実施の形態(下層基板上に保護膜を形成したのち薄肉化する方法)
3.第2の実施の形態(貼り合わせ前に下層基板を加工する方法)
4.第3の実施の形態(上層基板の薄肉部をレーザによって除去する方法)
5.第4の実施の形態(上層基板の素子形成領域を薄肉化したのち端部を除去する方法)
6.適用例(電子機器の例)
<1.撮像装置の構成>
図1は、後述する本開示の第1〜第4の実施の形態に係る半導体装置を適用したMOS型固体撮像装置(撮像装置1)の全体構成を表したものである。この撮像装置1は、カラー画像(静止画または動画)の撮影に適した撮像装置であり、画素領域3(いわゆる画素アレイ)と、周辺領域4とから構成されている。画素領域3は、基板上に光電変換部を含む画素2が複数個マトリクス状に配列されたものである。
画素領域3に設けられた画素2には、光電変換部となるフォトダイオードPDおよび複数の画素トランジスタTr(MOSトランジスタ)等が設けられている。この複数の画素トランジスタTrは、例えば転送トランジスタ、リセットトランジスタおよび増幅トランジスタの3種のトランジスタであり、この他、選択トランジスタを追加して4種のトランジスタから構成されている。なお、単位画素の等価回路は通常と同様であるので、詳細説明は省略する。画素2は、1つの単位画素として構成することができるが、画素共有構造としてもよい。この画素共有構造は、複数のフォトダイオードPDが、転送トランジスタを構成するフローティングディフュージョン、および転送トランジスタ以外の他のトランジスタを共有している。
周辺領域4には、制御回路5、垂直駆動回路6、カラム信号処理回路7、水平駆動回路8および出力回路9等が設けられている。
制御回路5は、入力クロックおよび動作モード等を指令するデータを受け取り、撮像装置1の内部情報等のデータを出力するものである。具体的には、この制御回路5は、垂直同期信号、水平同期信号およびマスタクロックに基づいて、垂直駆動回路6、カラム信号処理回路7および水平駆動回路8等の動作の基準となるクロック信号や制御信号を生成する。また、このクロック信号や制御信号を垂直駆動回路6、カラム信号処理回路7および水平駆動回路8等に入力するものである。
垂直駆動回路6は、例えばシフトレジスタによって構成されている。この垂直駆動回路6は画素駆動配線を選択し、選択された画素駆動配線に画素を駆動するためのパルスを供給して行単位で画素を駆動する。具体的には、垂直駆動回路6は、画素領域3の各画素2を行単位で順次垂直方向に選択走査し、垂直信号線9を通して各画素2のフォトダイオードPDにおける受光量に応じて生成した信号電荷に基づく画素信号をカラム信号処理回路7に供給する。
カラム信号処理回路7は、画素2の例えば列ごとに配置されており、1行分の画素2から出力される信号を画素列ごとにノイズ除去等の信号処理を行うものである。具体的には、カラム信号処理回路7は、画素2固有の固定パターンノイズを除去するためのCDSや、信号増幅、AD変換等の信号処理を行うものである。このカラム信号処理回路7の出力段には水平選択スイッチ(図示せず)が水平信号線10との間に接続されて設けられている。
水平駆動回路8は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって各カラム信号処理回路7を順番に選択し、カラム信号処理回路7の各々から画素信号を水平信号線10に出力させるものである。
出力回路9は、各カラム信号処理回路7から水平信号線10を通して順次に供給される信号に対し、信号処理を行って出力するものである。この出力回路9は、例えばバファリングのみを行う場合もあるし、黒レベル調整、列ばらつき補正および各種デジタル信号処理等を行う場合もある。入出力端子12は、外部と信号のやりとりをするものである。
図2(A),(B)は、本開示の第1〜第4の実施の形態に係る半導体装置を適用した撮像装置1の概略構成を表したものであり、図3は従来のMOS型固体撮像装置(撮像装置100)の概略構成を表したものである。
従来用いられている撮像装置100では、図3に示したように、一枚の半導体基板110内に、画素疎部102A、制御部102Bおよび信号処理するためのロジック回路LCが形成されている。通常、イメージセンサ110は画素領域113と制御回路115とから構成されている。
これに対して本開示の撮像装置1では、図2(A)に示すように画素部2A、制御部2Bおよびロジック回路部LCは2つの基板(例えば、第1半導体基板10Aおよび第2半導体基板10B)に分けて形成されている。具体的には、第1半導体基板10Aには画素部2Aと制御部2Bが形成され、第2半導体基板10Bに信号処理するための信号処理回路を含むロジック回路LCが形成されており、第1半導体基板10Aと第2半導体基板10Bとが相互に電気的に接続された構成を有している。
なお、第1半導体基板10Aおよび第2半導体基板10Bに分けて形成される画素部2A、制御部2Bおよびロジック回路LCの組み合わせは特に限定されず、例えば、図2(B)に示したように、第1半導体基板10Aに画素部2Aを形成し、第2半導体基板10Bに制御部2Bおよびロジック回路LCを形成してもよい。
図4は、図2(A)の構成を基にした撮像装置1の断面構成の一部を表したものである。この撮像装置1は、画素部2Aおよび制御部2Bが形成された第1半導体基板10Aと、ロジック回路LCが形成された第2半導体基板10Bとが電気的に接続された状態で上下に積層されている。
この撮像装置1は、具体的には、第2半導体基板10Bを下にして第2半導体基板10Bと第1半導体基板10AのMOSトランジスタTrが形成された素子形成面(デバイス層16A,16B)を対向させて接合し、積層されたもの(積層体10,図4参照)である。この撮像装置1では、光電変換部であるフォトダイオードPDは第1半導体基板10A側の表面(図中上側の面であり、以下裏面とする)側に配置されている。第1半導体基板10Aと第2半導体基板10Bとの接合面には多層の配線層14A,14Bが形成された絶縁層13A,13Bが形成されている。
なお、画素領域3の画素部2Aおよび制御部2Bに設けられたMOS型トランジスタTrは、一対のソース電極およびドレイン電極上にゲート絶縁膜を介してゲート電極(いずれも図示せず)が形成された構成を有する。また、第1半導体基板10Aの裏面には、例えば反射防止膜18、遮光膜19Aが設けられた絶縁膜19および平坦化膜20が形成されている。平坦化膜20上の各画素2のフォトダイオードPDに対応する位置には、カラーフィルタ21を介してオンチップレンズ22が設けられている。
このような構成を有する撮像装置1では、第1半導体基板10Aの裏面側からオンチップレンズを介してフォトダイオードPDに光が照射され、画素2ごとに信号電荷が生成される。この信号電荷は、例えばその量に対応する電圧信号として全画素2で画像信号を読み取ることで画像データを得ることができる。以下に、撮像装置1の製造方法の一例を説明する。
(製造方法)
(第1半導体基板(第1基板)10Aの作成)
まず、基板11A上の素子形成領域に、イメージセンサ、即ち画素部2Aおよび制御部2Bを形成する。具体的には、画素部2Aでは、例えば基板11A上に各画素2の光電変換部となるフォトダイオードPDを形成したのち、各画素トランジスタTrを形成する。ここでは、フォトダイオードPDに隣接する画素トランジスタTrが転送トランジスタに相当し、そのソース・ドレイン領域(図示せず)がフローティングディフュージョンFDに相当する。また、制御部2BにMOSトランジスタTrを形成する。各MOSトランジスタTrは、例えば、それぞれ1対のn型のソース/ドレイン領域と、ゲート絶縁膜を介して形成したゲート電極(いずれも図示せず)とから構成されている。
次いで、基板11A上に絶縁膜13Aを形成したのち、接続孔15Aを形成し、所定のトランジスタに接続する接続導体15を形成する。続いて、各接続導体15を接続するように複数層、例えば3層の銅等からなる金属層を形成して配線層14Aとする。以上により、画素部2Aおよび制御部2Bを有する第1半導体基板10Aが形成される。
(第2半導体基板(第2基板)10Bの作成)
次いで、基板11B上の素子形成領域に信号処理するためのカラム信号処理回路7等を含むロジック回路LCを形成する。具体的には、例えば基板11B上にロジック回路LCを構成する複数のMOSトランジスタTrを形成する。各MOSトランジスタTrは、例えば、それぞれ1対のn型のソース/ドレイン領域と、ゲート絶縁膜を介して形成したゲート電極(いずれも図示せず)とから構成されている。
次いで、基板11B上に、上記第1半導体基板10Aと同様の方法で、絶縁層13B、接続孔15A、接続導体15および配線層14Bを形成する。以上により、ロジック回路LCを有する第2半導体基板10Bが形成される。なお、配線層14Bの上部には、後述する第1半導体基板10Aと第2半導体基板10Bとの貼り合わせ時における応力を軽減するためのストレス補正膜(図示せず)を形成してもよい。ストレス補正膜は、例えばP−SiN膜(プラズマ窒化膜)またはP−SiON膜(プラズマ酸窒化膜)を例えば100〜200nmの膜厚で成膜する。
(第1半導体基板10Aおよび第2半導体基板10Bの貼り合わせ)
次に、第1半導体基板10Aと第2半導体基板10Bとを、配線層14A,14Bが互いに向き合うように貼り合わせる。具体的には、例えば第1半導体基板10Aまたは第2半導体基板10Bの接合面の一方の側に接着材層(図示せず)を形成し、この接着材層を介して半導体基板10A,10Bを接合する。ここでは、画素領域3が形成された第1半導体基板10Aを上層に、第2半導体基板10Bを下層に配置して貼り合わせている。
なお、第1半導体基板10Aおよび第2半導体基板10Bの接合には、上記接着材層を介した接合の他に、プラズマ接合を用いて貼り合わせてもよい。プラズマ接合を用いる場合には、第1半導体基板10Aと第2半導体基板10Bとの接合面にそれぞれプラズマSiO2膜、SiN膜、SiC膜あるいはSiCN膜等を形成する。これらの膜が形成された接合面をプラズマ処理して重ね合わせたのち、アニール処理することによって第1半導体基板10Aおよび第2半導体基板10Bが接合される。ここで、アニール処理は、配線等に影響を与えない400℃以下の低温プロセスで行うことが好ましい。
(第1半導体基板10Aの薄肉化)
続いて、第1半導体基板10Aの裏面側(基板11A側)を研削、研磨して第1半導体基板10Aを薄肉化する。この薄肉化は、具体的にはフォトダイオードPDが臨むように、例えば600μm程度の厚みを有する基板11Aを3〜6μm程度まで薄くする。第1半導体基板10Aの薄肉化を行うことで、この第1半導体基板10Aの裏面が裏面照射型の撮像素子1における光入射面となる。
最後に、第1半導体基板10Aの裏面上に反射防止膜18、遮光膜19Aを備えた絶縁膜19および平坦化膜20等を形成する。更に、この平坦化膜20上に各画素に対応する赤(R)、緑(G)、青(B)のカラーフィルタ21およびオンチップレンズ22を形成することにより撮像装置1が完成する。
以下、本開示の半導体装置の製造方法に係る第1〜第4の実施の形態として、上記第1半導体基板10Aの薄肉化の方法を説明する。なお、上述した撮像装置1と同様の構成要素については同一の符号を付し適宜説明を省略する。
<2.第1の実施の形態>
図5A〜図5Cは、本開示の第1の実施の形態における半導体装置の製造方法、特に第1半導体基板10Aの薄肉化の工程を表したものである。
本実施の形態では、まず、図5Aに示したように、第1半導体基板10Aの端部を例えば幅2mm、深さ100μmの範囲で除去して薄肉部31を形成する。次いで、第1半導体基板10Aおよび第2半導体基板10Bを、例えば上記プラズマ接合等を用いて貼り合わせる。
続いて、図5Bに示したように、第1半導体基板10Aを研削し、基板全面を機械的に薄肉化したのち、例えばイオンビーム法(特開2010−70788号公報参照)を用いて第1半導体基板10Aの側面および第2半導体基板10Bの表面に、例えば膜厚3μmのSiN膜(保護膜32)を成膜する。この保護膜32は、第1半導体基板10Aの研削時に第2半導体基板10Bの表面に基板11Aの破片が突き刺さった場合には、この破片ごと第2半導体基板10Bの表面を覆うものとなる。
この保護膜32を構成する材料としては、後に行う第1半導体基板10A裏面の薬液処理において用いる薬液(例えば酸系薬液)に対して耐性を有する材料を用いることが好ましい。具体的な材料としては、プラズマSiN膜、SiC、SiCN等が挙げられる。
続いて、図5Cに示したように薬液処理によって基板11Aの表面を平滑化すると共に更に薄肉化する。この際、第2半導体基板10Bの端部に保護膜32を形成していない場合には、基板11Aによって生じた損傷部分に薬液が浸み込み、第2半導体基板10Bの端部に形成されている配線層14Bを構成する金属の溶出が起こり、汚染が発生する虞がある。これに対して本実施の形態では、第1半導体基板10Aの端部(薄肉部31)の除去後に、第2半導体基板20B表面に保護膜32を形成しているため、破片の衝突によって発生した損傷部分は保護膜32によって封じられる。これにより、配線層14Bの溶出による金属汚染が防止される。
なお、本実施の形態では、第1半導体基板10Aの薄肉部31の除去および基板11A全面の薄肉化ののちに保護膜32を形成したが、図6Aに示したように、第1半導体基板10Aと第2半導体基板10Bとの貼り合わせ前に、第2半導体基板10Bの端部に本実施の形態の保護膜32を形成しても構わない。保護膜32の成膜後は図6B,図6Cに示したように第1半導体基板10Aの端部への薄肉部31の形成、基板11Aの研削、薄肉化および薄肉部31の除去を行う。また、保護膜32の成膜方法としては、第2半導体基板10Bの端部に局所的に保護膜32を形成することができれば特に限定されない。例えば、局所プラズマと成膜ガスを端部に吹き付けるような化学気相成膜方法が挙げられる。この他、塗布膜を細いノズルから噴射して所定範囲にのみ成膜することが可能な塗布装置を用いる方法および塗布液あるいはフォトレジストを全面に塗布したのち、露光とレジスト除去によって端部のみ保護膜を成膜する方法を用いてもよい。
従来用いられている薄肉化工程は、まずグラインダープロセスが行われる。このグラインダープロセスを用いて上層基板を研削する場合には、機械的な研削であるため、前述のように上層基板の端部に欠けや剥がれが発生する虞がある。この上層基板の欠けや剥がれは破片として下層基板の端部に直撃し、表面に損傷を与える。この損傷部分に配線層が形成されている場合には配線が露出し、後に行うウェットエッチング等による薄肉化工程において配線を構成する金属の溶出による汚染が発生する。また、下層基板に配線層が形成されていない場合でも、下層基板に発生した損傷は発塵の原因となり、製造歩留まりを低下させるという問題が発生する。
上記問題を解決する方法としては、例えば特許文献2003−151939号公報において、SOIの活性シリコン層となる側の研削を途中で中断し、薬液処理によって所定の厚みまで基板を除去する方法が開示されている。この方法を用いることにより、薬液処理によって上層基板を更に薄肉化する際に、上層基板の端部も除去されることとなる。
しかしながら、この方法は、積層された上層基板および下層基板の端部同士が接合されていること、上層基板を除去する際の薬液で端部に残る上層基板側の絶縁膜等が除去できることが前提となっている。積層された3次元半導体装置の場合には、素子の作製時に端部に段差ができるため、通常、端部は未接合の状態となる。また、素子の各層に成膜されている絶縁膜であるSiN膜が薬液では除去されないことから、この方法は単に端部にダスト源を作り出す以外の作用を持たない。
これに対して、本実施の形態では、薬液処理による上層の第1半導体基板10Aの薄肉化工程の前に、第2半導体基板10Bの端部に保護膜32を形成する。この保護膜32を形成することにより、第1半導体基板10Bの機械的な研削において発生する基板11Aの破片の直撃によって生じる第2半導体基板10Bの損傷部分が覆われ、次に行う薬液処理による第2半導体基板10Bのエッチングが防止される。よって第2半導体基板10Bの損傷部分からの金属溶出や発塵による汚染が防止される。
以上のように本実施の形態の半導体装置の製造方法によれば、薬液処理による上層の第1半導体基板10Aの薄肉化工程の前に、第1半導体基板10Aの薄肉化工程において発生する基板11Aの破片が直撃する虞のある第2半導体基板10Bの端部に保護膜32を形成するようにした。これにより、薬液による第2半導体基板10Bのエッチングが防止される。よって、第2半導体基板側からの金属溶出や発塵による汚染が防止され、半導体装置の信頼性および製造歩留まりを向上することが可能となる。
また、本実施の形態の半導体装置の製造方法では、第2半導体基板10Bの必要な部分にのみ保護膜32を成膜するため、第2半導体基板10Bの全面に保護膜を形成する場合と比較して、保護膜の応力による第2半導体基板10Bの反りが抑制され、取り扱いが容易になる。
<3.第2の実施の形態>
図7A〜図7Dは、本開示の第2の実施の形態における半導体装置の製造方法、特に第1半導体基板の薄肉化の工程を表したものである。本実施の形態における製造方法では、第1半導体基板10Aと第2半導体基板10Bとを貼り合わせる前に、第2半導体基板10Bの端部、具体的には配線層14が形成された領域に薄肉部33を形成し、その表面全体に保護膜34を形成する点が上記実施の形態とは異なる。
まず、第2半導体基板10Bを形成したのち、図7Aに示したように、第2半導体基板10Bの配線層14が形成された端部をトリミング加工によって薄肉化し、薄肉部33を形成する。なお、薄肉部33の形成方法は、トリミング加工以外の方法を用いてもよい。例えば、所定の範囲(ここでは端部)のみに研磨プロセスを適用する方法や、ドライまたはウエットプロセスを用いたエッジング加工方法を用いてもよい。
続いて、図7Bに示したように、第2半導体基板10Bの全面、具体的には素子形成面の除去により露出した側面および薄肉部表面に保護膜34を形成する。この保護膜34は、上記第1の実施の形態で形成した保護膜32と同様の材料、即ち、第1半導体基板10Aの薄肉化で用いられる薬液、例えば酸系薬液(フッ硝酸系ウェットエッチング液)に対して耐性を有する材料であるプラズマSiN膜、SiC、SiCN等を用い、例えば厚さ10μmで成膜する。なお、保護膜34の成膜方法としては、成膜後の第2半導体基板10Bの上面、即ち素子形成面は接合面になるため、接合に悪影響を及ぼさないように保護膜34を均一に成膜することが好ましい。具体的には、膜厚制御性に優れたALD(Atomic Layer Deposition)法を用いることが望ましいがCVD(Chemical Vapor Deposition)法を用いてよい。CVD法等を用いる場合には、成膜後にCMP等を用いることによって表面の平坦性を向上させておくことが望ましい。
また、保護膜34を形成する前に、第2半導体基板10Bの表面をウエットプロセスにより平滑化および清浄化を行うことが好ましい。具体的には、第2半導体基板10Bの表面のダストを除去するためのスクラバー洗浄やトリミング加工のような機械加工を用いた場合に付着するメタル系不純物を除去する。具体的には、酸系薬液(例えば、フッ酸過酸化水素混合溶液(FPM))を用いた洗浄プロセスを行うことが考えられる。これにより、保護膜34の第2半導体基板10Bへの密着性および成膜性が向上し、第1半導体基板の薄肉化の際に用いる薬液に対する保護機能が向上する。
以上のように、本実施の形態では、第2半導体基板10Bの端部に薄肉部33を形成し、この薄肉部33を覆うように保護膜を形成したのち、第1半導体基板10Aと第2半導体基板10Bとを貼り合わせる。この後、第1半導体基板10Aを薄肉化するようにした。これにより、上記第1の実施の形態と同様に、薬液処理による薄肉化時の第2半導体基板10Bの端部における金属溶出および発塵による汚染の発生を防ぐことが可能となる。
<4.第3の実施の形態>
図8A〜図8Cは、本開示の第3の実施の形態における半導体装置の製造方法、特に第1半導体基板10Aの薄肉化の工程を表したものである。本実施の形態における製造方法は、第1半導体基板10Aの端部(薄肉部31)の除去にレーザマイクロジェットを用いたものである。
まず、図8Aに示したように、第1半導体基板10Aの端部を例えば幅2mm、深さ100μmの範囲で除去し、薄肉部31を形成する。この薄肉部31を形成すると共に、この薄肉部31の除去にレーザマイクロジェットを用いることにより、第2半導体基板10Bにおける損傷の発生を抑制できる。具体的には、第1半導体基板10Aと第2半導体基板10Bとの間に薄肉部31を設けることで第1半導体基板10Aと第2半導体基板10Bとの間に空隙が設けられる。また、水を伝播するレーザマイクロジェットでは、レーザ波長が第1半導体基板10Aを貫通すると同時に放射束の強い広がりを生じ、レーザを反射することで得られる強いエネルギーを維持できなくなる。これにより、レーザによる第2半導体基板10Bの損傷を抑制できる。
次いで、図8Bに示したように、第2半導体基板10Bの端部に保護膜35を成膜する。この保護膜35は、レーザ光を吸収しない材料、具体的にはSiO,SiN等を用いて厚さ1μmで成膜する。これにより、後の工程で行うレーザマイクロジェットによる第1半導体基板10Aの薄肉部31の除去時における加工選択比が得られ、上記空隙の形成と合わせて第2半導体基板10Bへのレーザ光による損傷が防止される。
続いて、第1半導体基板10Aおよび第2半導体基板10Bを前述したプラズマ接合等を用いて貼り合わせたのち、薬液処理により第1半導体基板10Aの裏面全体を薄肉化する。
従来用いられている上層基板の端部の除去方法としては、本実施の形態のようにレーザ光を用いる方法が開示されている(例えば、特開2006−108532号公報参照)。具体的には、積層された上層基板に対して、所定の位置にレーザ光を照射して上層基板の端部を除去したのち、上層基板を研削して薄肉化する。この方法では、上層基板の研削前に上層基板の端部を除去するため、ナイフエッジが形成されない。このため、研削時に下層基板の表面に損傷を与えることなく上層基板を所定の厚さに研削できる。しかしながら、一般的レーザ光による加工は選択比を持たないため、上層基板の端部の除去と同時に下層基板損傷が発生する。その結果、従来用いられている薄肉化工程と同様に金属溶出や発塵による汚染が発生する。また、レーザ光は焦点距離が短いため、上層基板をそのまま加工する事は技術的に困難であり、加工できたとしても焦点を合わせながら10回以上も加工する必要がある。
これに対して本実施の形態では、第1半導体基板10Aの端部に薄肉部31を形成すると共に、第2半導体基板の端部にレーザの波長を吸収しない保護膜35を設けたのち、レーザ光による第1半導体基板10Aの端部を除去するようにした。これにより、第2半導体基板10Bへのレーザ光による損傷を与えることなく加工することが可能となる。
なお、ここではレーザ光に対する保護膜35を第2半導体基板10Bの端部にのみ形成したが、これに限らず、第1半導体基板10Aおよび第2半導体基板10Bの貼り合わせ前に第2半導体基板10Bの表面全面に設けても構わない。
<5.第4の実施の形態>
図9A〜図9Cは、本開示の第4の実施の形態における半導体装置の製造方法、特に第1半導体基板10Aの薄肉化の工程を表したものである。本実施の形態における製造方法は、第1半導体基板10Aの裏面に端部を残した内部領域10aを研削し、所定の厚さまで薄肉化したのち端部を除去したものである。
まず、図9Aに示したように、第1半導体基板10Aおよび第2半導体基板10Bを、前述したプラズマ接合等を用いて貼り合わせる。この後、図9Bに示したように、第2半導体基板10Bの表面の損傷の原因となる第1半導体基板10Aの端部を残し、MOSトランジスタTr等のデバイスが形成されている第1半導体基板10Aの内部領域10aを研削する。続いて、ウェットエットチングにより、内部領域10aを所定の膜厚まで更に薄肉化する。
次いで、図9Cに示したようにエッジトリミングで第1半導体基板10Aの端部を除去する。
なお、第1半導体基板10Aと第2半導体基板10Bとの貼り合わせ前、または貼り合わせ後に、上記第1〜第3の実施の形態と同様に、第2半導体基板10Bの表面全面または端部にSiN膜等の保護膜を設けてもよい。これにより、第1半導体基板10Aの端部除去時における第2半導体基板10B表面への破片による機械的損傷を抑制することができる。
従来用いられている上層基板および下層基板を貼り合わせたのちの、上層基板の端部の除去方法としては、前述の特許公報(特開2011−96851号公報他)による除去方法の他に、例えば特開2008−84976号公報に開示された方法がある。具体的には、デバイス形成領域を囲む周辺領域に第1の砥石で研削することにより環状の凸部を形成したのち、第1の砥石よりも砥粒径の小さな第二の砥石を用いて環状凸部を含む上層基板の裏面全面を研削して平坦化する。この方法では、上層基板のナイフエッジ化は抑制することができるものの、第2の研削工程における上層基板の破片の直撃による下層基板への損傷の発生を回避することができない。このため、後の薬液処理による金属溶出または発塵による汚染が発生する。
これに対して本実施の形態では、第1半導体基板10Aの薄肉化工程において、端部を残し、デバイスが形成されている内部領域を機械的に研削する。続いて、端部を残したまま薬液による化学的処理により基板11Aを所定の厚さまで更に薄肉化したのち、エッジトリミングによって第1半導体基板10Aの端部を除去する。このような工程を経ることで、薬液処理による金属溶出および発塵による汚染を防ぐことが可能となる。
<6.適用例>
上記第1〜第4の実施の形態で説明した製造方法を用いて形成した半導体装置を含む撮像装置1は、撮影機能、測定機能および表示機能等を有する様々な種類の電子機器に適用可能である。上述したように撮像装置1は、高画質のカラー画像を提供できることから、カメラ(デジタルスチルカメラまたはビデオカメラ)や、撮影機能を有する携帯電話機やPDA(Personal Digital Assistant)等のモバイル機器に好適である。また、この他にも、特定物質の測定(検出)装置等にも適用可能である。図10にその一例としてカメラ(カメラ200)の機能ブロック構成について示す。
カメラ200は、レンズ群231等を含む光学系、撮像装置1、カメラ信号処理部であるDSP回路232、フレームメモリ235、表示装置233、記録装置236、操作系234および電源系237等を備えている。これらのうち、DSP回路232、フレームメモリ235、表示装置233、記録装置236、操作系234および電源系237は、バスライン38を介して相互に接続された構成となっている。
レンズ群231は、被写体からの入射光(像光)を取り込んで撮像装置1の撮像面(受光面)上に結像するものであり、1または複数のレンズから構成されている。撮像装置1は、レンズ群231によって撮像面上に結像された入射光に基づいて撮像データD0を出力する。表示装置233は、例えば液晶表示装置または有機EL(electro luminescence)表示装置等からなり、撮像装置1で撮影された動画または静止画(画像処理部22による画像処理後のカラー画像)を表示するものである。記録装置236は、撮像装置1で撮像された動画または静止画を、ビデオテープやDVD(Digital Versatile Disk)等の記録媒体に記録するものである。操作系234は、ユーザによる操作に応じて外部信号入力手段として機能するものであり、カメラ200の持つ様々な機能について操作指令を受け取り、内部へ伝達するものである。電源系237は、DSP回路232、フレームメモリ235、表示装置233、記録装置236および操作系234の動作電源となる各種の電源を含むものである。
以上、実施の形態および変形例を挙げて説明したが、本開示内容は上記実施の形態に限定されるものではなく、種々変形可能である。例えば、上記実施の形態等では、イメージセンサとして、裏面照射型または表面照射型のCMOSを例に挙げたが、CMOSに限らず、CCD(Charge Coupled Device Image Sensor:電荷結合素子)、またはMOS型イメージセンサであってもよい。
尚、本開示は、以下の(1)〜(15)に記載したような構成であってもよい。
(1)第1素子を有する第1基板と、第2素子を有する第2基板との素子形成面同士を対向させて張り合わせる工程と、前記第2素子を有する第2基板の少なくとも端部に保護膜を形成する工程と、前記第1基板を薄肉化する工程とを含む半導体装置の製造方法。
(2)前記第1基板および第2基板を張り合わせる工程の前に、前記第2基板の端部に薄肉部を形成する工程と、前記薄肉部の形成により露出した前記第2基板の素子の側面および前記薄肉部の表面に前記保護膜を形成する工程とを含む、前記(1)に記載の半導体装置の製造方法。
(3)前記第2基板に前記薄肉部を形成したのち、前記第2基板の表面を平滑洗浄する、前記(1)または(2)に記載の半導体装置の製造方法。
(4)前記第1基板の端部に薄肉部を形成し、前記薄肉部を除去したのち、前記第1基板の基板全面を薄肉化する、前記(1)乃至(3)のいずれか1つに記載の半導体装置の製造方法。
(5)前記保護膜は前記第1基板の全面に形成されている、前記(1)乃至(4)のいずれか1つに記載の半導体装置の製造方法。
(6)前記保護膜は耐薬品性を有する材料によって形成されている、前記(1)乃至(5)のいずれか1つに記載の半導体装置の製造方法。
(7)第1素子を有する第1基板の端部に薄肉部を形成する工程と、第2素子を有する第2基板の少なくとも端部にレーザを吸収しない保護膜を形成する工程と、前記第1素子と第2素子とを対向させて、前記第1基板および第2基板を張り合わせる工程と、前記第1基板の前記薄肉部をレーザにより選択的に除去する工程とを含む半導体装置の製造方法。(8)前記第1基板の前記薄肉部を除去したのち、前記第1基板の基板全面を薄肉化する、前記(7)に記載の半導体装置の製造方法。
(9)前記第1基板の薄肉部の除去はレーザマイクロジェットを用いる、前記(7)または(8)に記載の半導体装置の製造方法。
(10)前記保護膜を、前記第1基板と、前記第2基板との貼り合わせる前に前記第2基板の全面に形成する、前記(7)乃至(9)のいずれか1つに記載の半導体装置の製造方法。
(11)第1素子を有する第1基板と、第2素子を有する第2基板とを前記第1素子と第2素子とを対向させて張り合わせる工程と、前記第1基板の前記の端部を除く内部領域を薄肉化する工程と、前記第1基板の端部を除去する工程とを含む半導体装置の製造方法。
(12)前記第1基板と第2基板とを貼り合わせたのち、前記第2基板の端部に保護膜を形成する、前記(11)に記載の半導体装置の製造方法。
(13)前記第2基板の表面全面に保護膜を形成したのち、前記第1基板と第2基板とを貼り合わせる、前記(11)または(12)に記載の半導体装置の製造方法
(14)前記第1基板の内部領域を機械的研削によって薄肉化する、前記(11)乃至(13)のいずれか1つに記載の半導体装置の製造方法。
(15)前記第1基板の内部領域を化学的処理によって薄肉化する、前記(11)乃至(14)のいずれか1つに記載の半導体装置の製造方法。
本出願は、日本国特許庁において2012年1月17日に出願された日本特許出願番号2012−007086号、日本特許出願番号2012−007087号、日本特許出願番号2012−007088号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。
尚、本開示は、以下の(1)〜(15)に記載したような構成であってもよい。
(1)第1素子を有する第1基板と、第2素子を有する第2基板との素子形成面同士を対向させて張り合わせる工程と、前記第2素子を有する第2基板の少なくとも端部に保護膜を形成する工程と、前記第1基板を薄肉化する工程とを含む半導体装置の製造方法。
(2)前記第1基板および第2基板を張り合わせる工程の前に、前記第2基板の端部に薄肉部を形成する工程と、前記薄肉部の形成により露出した前記第2基板の素子の側面および前記薄肉部の表面に前記保護膜を形成する工程とを含む、前記(1)に記載の半導体装置の製造方法。
(3)前記第2基板に前記薄肉部を形成したのち、前記第2基板の表面を平滑洗浄する、前記(2)に記載の半導体装置の製造方法。
(4)前記第1基板の端部に薄肉部を形成し、前記薄肉部を除去したのち、前記第1基板の基板全面を薄肉化する、前記(1)乃至(3)のいずれか1つに記載の半導体装置の製造方法。
(5)前記保護膜は前記第1基板の全面に形成されている、前記(1)乃至(4)のいずれか1つに記載の半導体装置の製造方法。
(6)前記保護膜は耐薬品性を有する材料によって形成されている、前記(1)乃至(5)のいずれか1つに記載の半導体装置の製造方法。
(7)第1素子を有する第1基板の端部に薄肉部を形成する工程と、第2素子を有する第2基板の少なくとも端部にレーザを吸収しない保護膜を形成する工程と、前記第1素子と第2素子とを対向させて、前記第1基板および第2基板を張り合わせる工程と、前記第1基板の前記薄肉部をレーザにより選択的に除去する工程とを含む半導体装置の製造方法。(8)前記第1基板の前記薄肉部を除去したのち、前記第1基板の基板全面を薄肉化する、前記(7)に記載の半導体装置の製造方法。
(9)前記第1基板の薄肉部の除去はレーザマイクロジェットを用いる、前記(7)または(8)に記載の半導体装置の製造方法。
(10)前記保護膜を、前記第1基板と、前記第2基板との貼り合わせる前に前記第2基板の全面に形成する、前記(7)乃至(9)のいずれか1つに記載の半導体装置の製造方法。
(11)第1素子を有する第1基板と、第2素子を有する第2基板とを前記第1素子と第2素子とを対向させて張り合わせる工程と、前記第1基板の前記の端部を除く内部領域を薄肉化する工程と、前記第1基板の端部を除去する工程とを含む半導体装置の製造方法。
(12)前記第1基板と第2基板とを貼り合わせたのち、前記第2基板の端部に保護膜を形成する、前記(11)に記載の半導体装置の製造方法。
(13)前記第2基板の表面全面に保護膜を形成したのち、前記第1基板と第2基板とを貼り合わせる、前記(11)または(12)に記載の半導体装置の製造方法
(14)前記第1基板の内部領域を機械的研削によって薄肉化する、前記(11)乃至(13)のいずれか1つに記載の半導体装置の製造方法。
(15)前記第1基板の内部領域を化学的処理によって薄肉化する、前記(11)乃至(14)のいずれか1つに記載の半導体装置の製造方法。

Claims (15)

  1. 第1素子を有する第1基板と、第2素子を有する第2基板との素子形成面同士を対向させて張り合わせることと、
    前記第2素子を有する第2基板の少なくとも端部に保護膜を形成することと、
    前記第1基板を薄肉化することと
    を含む半導体装置の製造方法。
  2. 前記第1基板および第2基板を張り合わせる前に、前記第2基板の端部に薄肉部を形成することと、前記薄肉部の形成により露出した前記第2基板の素子の側面および前記薄肉部の表面に前記保護膜を形成することとを含む、請求項1に記載の半導体装置の製造方法。
  3. 前記第2基板に前記薄肉部を形成したのち、前記第2基板の表面を平滑洗浄する、請求項2に記載の半導体装置の製造方法。
  4. 前記第1基板の端部に薄肉部を形成し、前記薄肉部を除去したのち、前記第1基板の基板全面を薄肉化する、請求項1に記載の半導体装置の製造方法。
  5. 前記保護膜は前記第1基板の全面に形成されている、請求項1に記載の半導体装置の製造方法。
  6. 前記保護膜は耐薬品性を有する材料によって形成されている、請求項1に記載の半導体装置の製造方法。
  7. 第1素子を有する第1基板の端部に薄肉部を形成することと、
    第2素子を有する第2基板の少なくとも端部にレーザを吸収しない保護膜を形成することと、
    前記第1素子と第2素子とを対向させて、前記第1基板および第2基板を張り合わせることと、
    前記第1基板の前記薄肉部をレーザにより選択的に除去することと
    を含む半導体装置の製造方法。
  8. 前記第1基板の前記薄肉部を除去したのち、前記第1基板の基板全面を薄肉化する、請求項7に記載の半導体装置の製造方法。
  9. 前記第1基板の薄肉部の除去はレーザマイクロジェットを用いる、請求項7に記載の半導体装置の製造方法。
  10. 前記保護膜を、前記第1基板と、前記第2基板との貼り合わせる前に前記第2基板の全面に形成する、請求項7に記載の半導体装置の製造方法。
  11. 第1素子を有する第1基板と、第2素子を有する第2基板とを前記第1素子と第2素子とを対向させて張り合わせることと、
    前記第1基板の前記の端部を除く内部領域を薄肉化することと、
    前記第1基板の端部を除去することと
    を含む半導体装置の製造方法。
  12. 前記第1基板と第2基板とを貼り合わせたのち、前記第2基板の端部に保護膜を形成する、請求項11に記載の半導体装置の製造方法。
  13. 前記第2基板の表面全面に保護膜を形成したのち、前記第1基板と第2基板とを貼り合わせる、請求項11に記載の半導体装置の製造方法。
  14. 前記第1基板の内部領域を機械的研削によって薄肉化する、請求項11に記載の半導体装置の製造方法。
  15. 前記第1基板の内部領域を化学的処理によって薄肉化する、請求項11に記載の半導体装置の製造方法。
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