JP2007234725A - 固体撮像装置および固体撮像装置の製造方法 - Google Patents

Abstract

【課題】固体撮像素子が形成された半導体層と、固体撮像素子を制御するロジック回路が形成された半導体層の双方の内部応力を打ち消すことで、双方の半導体層を張り合わせてなる基板の歪みを緩和することを可能とする。
【解決手段】固体撮像素子２０が形成された第１半導体層１１と、前記固体撮像素子を制御するロジック回路４０が形成されたもので前記第１半導体層１１と異なる結晶方位を有する第２半導体層３１とを備え、前記第１半導体層１１と前記第２半導体層３１とが前記第１半導体層１１と前記第２半導体層３１との双方の内部応力を打ち消すように張り合わされている。
【選択図】図１

Description

本発明は、固体撮像素子と固体撮像素子を制御するロジック回路とを別々の基板に形成して基板同士を張り合わせた固体撮像装置および固体撮像装置の製造方法に関する。

裏面照射型固体撮像素子は信号回路を形成する面とは反対の面から入射光を得るため、半導体基板の裏面を削って薄膜化する必要がある。しかし、薄膜化すると基板固有の内部応力（ストレス）のために平坦性が得られず、また機械的にも弱くなる。この解決方法として、半導体基板を薄膜化する前に、半導体基板に、平坦性や機械強度を保つための支持基板を張り合わせる方法（例えば、特許文献１参照。）がある。

一方、ＣＭＯＳデバイスの分野では、（１１０）シリコン基板と（１００）シリコン基板とを張り合わせて、（１１０）シリコン基板側を薄膜化して（１００）基板表面の一部に（１１０）シリコン基板を残し、（１００）基板表面の一部を固相エピタキシャル成長させて（１００）基板とし、（１００）シリコン基板部分にはｎ型ＦＥＴ（ｎ型電界効果トランジスタ）を形成し、（１１０）シリコン基板部分にはｐ型ＦＥＴ（ｐ型電界効果トランジスタ）を形成する方法が開示されている（例えば、非特許文献１参照。）。

従来、半導体基板と支持基板をウエハ状態で貼り合わせた後、例えば裏面研削、研磨やウエットエッチングによって半導体基板を薄膜化する際、半導体基板の残留応力や接着層の残留応力によって薄膜化したウエハが反る、もしくは歪むという問題があった。このウエハの反りや歪みが発生しない場合には、図６（１）に示すように、フォトダイオード３１０に対してカラーフィルター３２０、オンチップレンズ３３０等の位置ズレは発生しない。他方、このウエハの反りや歪みが発生している場合には、図６（２）に示すように、ウエハの反りや歪みによって、薄膜化後に固体撮像素子上にカラーフィルター３２０やオンチップレンズ３３０を形成する際、例えばカラーフィルター３２０とフォトダイオード３１０とが位置ズレした状態に形成され、隣の画素に光りが入射して混色の原因となる。また、オンチップレンズ３３０とフォトダイオード３１０が位置ズレした場合、集光率が低下して感度が低下することになる。このように、カラーフィルター３２０、オンチップレンズ３３０等の位置ズレ量が大きくなり、混色が発生する問題や感度が低下する問題等が発生する。

しかし、固体撮像素子を形成した半導体基板を支持基板に接着させた後、半導体基板を薄膜化した時に固体撮像素子部分が歪むため、受光面となる裏面にカラーフィルター、オンチップレンズを形成する際に位置ズレが生じることは避けられない。また、固体撮像素子を（１１０）シリコン基板に形成した場合、酸化膜の界面準位が高くなるので暗電流が増加するため、実用化が困難になるという問題がある。このため、通常、固体撮像素子は（１００）シリコン基板に形成されている。一方、固体撮像素子を制御するロジック回路は高速動作の観点から（１１０）シリコン基板に形成することが望ましい。このように、固体撮像素子とそれを制御するロジック回路とは異なる結晶方位の基板に形成することが望まれる。

特開２００５−２８５９８８号公報 Chun-Yung Sung, Haizhou Yin, Hung Y. Ng, Katherine L. Saenger, Victor Chan, Scott W. Crowder, Jinghong Li, John A. Ott, Robert Bendernagel, Jeremy J. Kempisty, Victor Ku, H. K. Lee, Zhijiong Luo, Anita Madan, Renee T. Mo, Phung Y. Nguyen, Gerd Pfeiffer, Michael Raccioppo, Nivo Rovedo, Devendra Sandana, Joel P. de Souza, Rong Zhang, Zhibin Ren and Clement H. Wann著 「High Performance CMOS Bulk Technology Using Direct Silicon Bond(DSB) Mixed Crystal Orientation Substrates」２００５ ＩＥＥＥ ２００５年

解決しようとする問題点は、固体撮像素子を形成した半導体基板を支持基板に接着させて、その半導体基板を薄膜化すると張り合わせた基板の残留応力によって固体撮像素子部分が歪むという点である。また、固体撮像素子とそれを制御するロジック回路とは異なる結晶方位の基板に形成することが望ましい点である。

本発明は、固体撮像素子を形成した半導体層と、固体撮像素子を制御するロジック回路が形成された結晶方位の異なる半導体層とを用い、双方の半導体層の内部応力を打ち消すことを課題とする。

請求項１に係る本発明は、固体撮像素子が形成された第１半導体層と、前記固体撮像素子を制御するロジック回路が形成されたもので前記第１半導体層と異なる結晶方位を有する第２半導体層とを備え、前記第１半導体層と前記第２半導体層とが前記第１半導体層と前記第２半導体層との双方の内部応力を打ち消すように張り合わされていることを特徴とする。

請求項１に係る本発明では、固体撮像素子を制御するロジック回路が形成される第２半導体層と固体撮像素子が形成される第１半導体層とが異なる結晶方位の半導体層からなることから、第１半導体層には固体撮像素子の形成に適した結晶方位の半導体層、例えば結晶方位（１００）シリコン層を用いることができ、第２半導体層にはロジック回路の形成に適した結晶方位の半導体層、例えば結晶方位（１１０）シリコン層を用いることができ、しかも、双方の半導体層の内部応力が打ち消されるように第１半導体層と第２半導体層同士が張り合わされていることから、第１、第２半導体層の内部応力が相殺され、第１、第２半導体層に歪みや反りが発生し難くなる。

請求項６に係る本発明は、第１半導体層に固体撮像素子を形成する工程と、前記第１半導体層と異なる結晶方位を有する第２半導体層に前記固体撮像素子を制御するロジック回路を形成する工程と、前記第１半導体層と前記第２半導体層の双方の内部応力を打ち消すように前記第１半導体層と前記第２半導体層とを張り合わせる工程とを備えたことを特徴とする。

請求項６に係る本発明では、固体撮像素子を制御するロジック回路を形成する第２半導体層と固体撮像素子を形成する第１半導体層に、異なる結晶方位の半導体層を用いることから、第１半導体層には固体撮像素子の形成に適した結晶方位の半導体層、例えば結晶方位（１００）シリコン層を用いることができ、第２半導体層にはロジック回路の形成に適した結晶方位の半導体層、例えば結晶方位（１１０）シリコン層を用いることができ、しかも、双方の半導体層の内部応力が打ち消されるように第１半導体層と第２半導体層同士を張り合わすことから、第１、第２半導体層の内部応力が相殺され、第１、第２半導体層に歪みや反りが発生し難くなる。

請求項１に係る本発明によれば、双方の半導体層の内部応力が打ち消されるように第１、第２半導体層同士が張り合わされているため、張り合わされた半導体層が歪みや反りを発生し難くなるので、固体撮像素子上に位置ズレなくカラーフィルターやオンチップレンズが形成され、受光感度が向上し、混色が防止されるという利点がある。

請求項６に係る本発明によれば、双方の半導体層の内部応力が打ち消すように第１、第２半導体層同士を張り合わせるため、張り合わされた半導体層が歪みや反りを発生し難くなるので、固体撮像素子上に位置ズレなくカラーフィルターやオンチップレンズを形成することができ、これによって、受光感度を向上させることができ、混色を防止することができるという利点がある。

請求項１に係る本発明の一実施の形態を、図１の概略構成断面図によって説明する。図１は、（１）に全体構成を示し、（２）に接合部の拡大図を示す。

図１に示すように、第１半導体層１１に固体撮像素子２０が形成されている。この固体撮像素子２０は、例えば、裏面照射型ＣＭＯＳセンサであり、後に説明する図２の概略構成断面図に示したような構成をとる。

上記第１半導体層１１は、固体撮像素子２０が形成される面の結晶方位が（１００）のシリコン層からなる。例えば（１００）シリコン層を有するＳＯＩ（Silicon on insulator）基板１０を用いることができる。上記（１００）シリコン層は圧縮応力を有する。また、上記第１半導体層１１は、例えばＳＯＩ基板に複数形成されている。

上記第１半導体層１１上には、固体撮像素子２０を被覆するように第１層間絶縁膜１２が形成され、この第１層間絶縁膜１２中に固体撮像素子２０の電極を引き出す第１電極１３が形成されている。この第１電極１３は、固体撮像素子２０と後に説明する固体撮像素子２０を制御するロジック回路４０とを電気的に接続するものである。この第１電極１３は、例えば銅で形成することができる。

上記第１半導体層１１は、固体撮像素子２０が形成されている側とは反対側が除去加工されて薄膜化されている。上記第１半導体層１１がＳＯＩ基板のシリコン層で形成されていることから、ＳＯＩ基板の例えばシリコン基板やＢＯＸ(埋め込み酸化)層が除去されていて、裏面照射型とするために固体撮像素子２０の受光面が露出されている。

他方、第２半導体層３１には、上記固体撮像素子２０を制御するロジック回路４０が形成されている。この第２半導体層３１は上記第１半導体層１１と異なる結晶方位を有するもので、ロジック回路４０が形成される面の結晶方位が（１１０）のシリコン層からなる。上記第２半導体層３１には、例えば、ロジック回路４０が形成される面の結晶方位が（１１０）のシリコン基板を用いることができる。この（１１０）シリコン基板は引張応力を有する。また、第２半導体層３１は、ＳＯＩ基板の結晶方位が（１１０）のシリコン層であってもよい。

上記第２半導体層３１には、ロジック回路４０を被覆するように第２層間絶縁膜３２が形成され、この第２層間絶縁膜３２中にロジック回路４０の電極を引き出す第２電極３３が形成されている。この第２電極３３は、上記第１電極１３とともに固体撮像素子２０とロジック回路４０とを電気的に接続するもので、第１半導体層１１側と第２半導体層３１側とを張り合わせたとき、第１電極１３に対向する位置になるように、上記第２電極３３は形成されている。この第２電極３３は、例えば銅で形成することができる。

上記第１電極１３および第２電極３３は、第１半導体層１１の内部応力と第２半導体層３１の内部応力とによって、双方の内部応力が相殺されるように、第１半導体層１１側と第２半導体層３１側とを張り合わせる必要があることから、その張り合わせ位置を考慮して、第１電極１３と第２電極３３とが対向するように、双方の電極を形成されていることが重要である。

上記第１半導体層１１と上記第２半導体層３１の双方の内部応力を打ち消すように、上記第１層間絶縁膜１２と第２層間絶縁膜３２とが、第１電極１３と第２電極３３とが接合することで張り合わされている。

このように、第１電極１３と第２電極３３とが接合されていることによって第１半導体層１１と第２半導体層３１とが、第１層間絶縁膜１２、第２層間絶縁膜３２を介して張り合わされる。この張り合わせでは、第１電極１３と第２電極３３とを銅で形成したことによって、４００℃以下、例えば２００℃以上〜４００℃以下で処理されているので、固体撮像素子２０やロジック回路４０に熱的影響を与えずに第１半導体層１１側と第２半導体層３１側とが張り合わされている。

次に、上記固体撮像素子２０の一例を、図２の概略構成断面図によって説明する。図２では、固体撮像装置として、裏面照射型ＣＭＯＳセンサを示す。

図２に示すように、裏面照射型ＣＭＯＳセンサ１０１は、第１半導体層１１に画素部が形成されている。例えば、第１半導体層１１の厚みは、可視光線を受光する領域では、５μｍ〜１５μｍに形成されている。また、赤外光を受光する場合には、１５μｍ〜５０μｍに、紫外光を受光する場合には３μｍ〜７μｍに形成されることが望ましい。

上記第１半導体層１１には光電変換領域１１１となるＮ^-型層からなるフォトセンサが形成されている。このＮ^-型層は上記第１半導体層１１を用いている。上記光電変換領域１１１の上部にはＮ⁺層１１２が形成され、さらに上部には埋め込みフォトダイオードとするためのＰ⁺層からなる電荷蓄積層１１３が形成されている。

また上記光電変換領域１１１には、上記光電変換領域１１１〜電荷蓄積層１１３の側周を囲むように、Ｐ型のウエル領域１１５が形成されている。言い換えれば、このウエル領域１１５に上記光電変換領域１１１〜電荷蓄積層１１３が形成されている。このＰ型ウエル領域１１５の一部は、第１半導体層１１を貫通するように形成され、その部分が画素間分離領域１１６となっている。さらに上記第１半導体層１１の下部側には上記Ｐ型のウエル領域１１５（画素間分離領域１１６）に接続するＰ⁺層１１７が形成されている。このＰ⁺層１１７側が、光が入射される側になっている。そして、上記光電変換領域１１１は、受光領域を広く確保するため、上記Ｐ⁺層１１７側のレイアウト上の占有面積が広くなるように形成されている。

上記Ｎ⁺層１１２および電荷蓄積層１１３の一方側には読み出し領域１２３がＰ^-層で形成されている。上記読み出し領域１２３上には絶縁膜１２２を介して読み出しゲート電極１２１が形成されている。さらに上記読み出しゲート電極１２１の電荷蓄積層１１３とは反対側には読み出し領域１２３に隣接してＮ⁺層からなるフローティングディフュージョン層１２５が形成されている。このように、読み出しトランジスタ１２０が構成されている。

また、上記Ｐ型のウエル領域１１５には、上記読み出しトランジスタ１２０以外の複数のトランジスタ１６０が形成されている。このトランジスタ１６０としては、例えばリセットトランジスタ、増幅トランジスタ、垂直選択トランジスタ等であり、ＮＭＯＳトランジスタで構成されている。

上記読み出しゲート電極１２１を含む画素全面を、絶縁膜１４１を介して被覆するように反射膜１４０が形成されている。この反射膜１４０は、例えば、アルミニウム、酸化アルミニウム等で形成される。特に、アルミニウム膜は、可視光線に対しておよそ９０％以上の表面反射率を得ることができる。したがって、上記反射膜１４０にアルミニウム膜を採用することが好ましい。また、後に説明するが、反射させる光の波長が緑色光、赤色光であることを考慮すると、緑色光、赤色光の表面反射率が９５％以上を有する銀を用いることも可能である。

上記第１半導体層１１の一方側の面（図面では上部側の面、以下表面という）には、上記読み出しトランジスタ１２０、トランジスタ１６０等を覆う絶縁膜１３２が形成され、その絶縁膜中には、複数層に形成された配線１３１および第１電極（図示せず）からなる配線層１３０が形成され、さらに支持基板となる第２半導体層３１が設けられている。この第２半導体層３１には、詳細は図示していないが、上記固体撮像素子２０を制御するためのロジック回路が形成され、そのロジック回路を被覆するように絶縁膜が形成されているものである。第２半導体層３１は、例えば周辺回路が形成される面の結晶方位が（１１０）のシリコン基板からなる。

また、上記第１半導体層１１の他方側の面（図面では下部側の面、以下裏面という）には、透明絶縁膜１８１を介して遮光膜１８２が形成されている。この遮光膜１８２は、画素領域以外に入射光が照射されるのを防止するためのもので、光電変換素子１１１が形成される領域に対向する位置には、光電変換素子１１１に光が入射されるように開口部１８３が形成されている。さらに透明絶縁膜１８４を介してカラーフィルター１５０が形成されている。このカラーフィルター１５０は、例えば光の３原色の赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色からなり、それぞれ、所定の色を受光する光電変換素子１１１上に対応して設けられている。なお、カラーフィルター１５０は３原色に限定されず、３原色の他に、例えば３原色の中間色のような、例えばエメラルドグリーンのカラーフィルター、橙色のカラーフィルター等を設けることもできる。さらに各カラーフィルター１５０上にマイクロレンズ１５５が形成されている。

上記固体撮像装置１では、上記ロジック回路４０が形成される第２半導体層３１が（１００）シリコン層で形成され、上記固体撮像素子２０が形成される第１半導体層１１が（１１０）シリコン層で形成されているように、異なる結晶方位の半導体層で形成されていることから、それぞれのシリコン層でヤング率、ポアソン比、熱膨張係数が異なる。このため、第１、第２半導体層１１、３１の内部応力が打ち消されるように、第１半導体層１１側と第２半導体層３１側とを張り合わされることが可能となり、張り合わせ時の熱膨張・収縮による応力を分散させることが可能となるので、張り合わされた半導体層に歪みや反りが発生し難くなる。さらに、第１半導体層１１には固体撮像素子２０の形成に適した結晶方位の半導体層を用いることができ、第２半導体層３１にはロジック回路４０の形成に適した結晶方位の半導体層を用いることができるので、固体撮像素子２０やロジック回路４０の性能を十分に引き出すことができる。

次に、請求項６に係る本発明の一実施の形態を、図３の製造工程断面図および図４の拡大図によって説明する。

図３（１）に示すように、第１半導体層１１には固体撮像素子が形成される面の結晶方位が（１００）のシリコン層からなり、例えば（１００）シリコン層を有するＳＯＩ（Silicon on insulator）基板１０を用いる。ＳＯＩ（Silicon on insulator）基板の半導体層を用いる。上記（１００）シリコン層は圧縮応力を有する。

上記第１半導体層１１に固体撮像素子２０を形成する。この固体撮像素子２０は、例えば、裏面照射型ＣＭＯＳセンサであり、既知の製造プロセスにより形成する。例えば、前記図２によって説明したような裏面照射型ＣＭＯＳセンサ１０１を形成する。

上記第１半導体層１１に上記固体撮像素子２０を形成する際、図４（１）に示すように、固体撮像素子２０を被覆するように第１層間絶縁膜１２が形成され、この第１層間絶縁膜１２中に固体撮像素子２０の電極を引き出す第１電極１３を形成する。この第１電極１３は、固体撮像素子２０と後に説明する固体撮像素子２０を制御するロジック回路４０とを電気的に接続するものである。この第１電極１３は、例えば銅で形成することができる。

次に、図３（２）に示すように、上記第１半導体層１１と異なる結晶方位を有する第２半導体層３１に上記固体撮像素子２０を制御するロジック回路４０を形成する。この第２半導体層３１はロジック回路４０が形成される面の結晶方位が（１１０）のシリコン層からなる。例えば、ロジック回路４０が形成される面の結晶方位が（１１０）のシリコン基板を用いる。この（１１０）シリコン基板は引張応力を有する。また、上記ロジック回路４０は、既知の製造プロセスにより形成する。

上記第２半導体層３１に上記ロジック回路４０を形成する際、図４（２）に示すように、ロジック回路４０を被覆するように第２層間絶縁膜３２を形成するとともに、この第２層間絶縁膜３２中にロジック回路４０の電極を引き出す第２電極３３を形成する。この第２電極３３は、固体撮像素子２０とロジック回路４０とを電気的に接続するもので、第１半導体層１１側と第２半導体層３１側とを張り合わせたとき、第１電極１３に対向する位置になるように、上記第２電極３３は形成されている。この第２電極３３は、例えば銅で形成することができる。

さらに、第１電極１３および第２電極３３を形成する際に、第１半導体層１１の内部応力と第２半導体層３１の内部応力とによって、双方の内部応力が相殺されるように、第１半導体層１１側と第２半導体層３１側とを張り合わせる必要があることから、その張り合わせ位置を考慮して、第１電極１３と第２電極３３とが対向するように、双方の電極を形成することが重要である。

次に、図３（３）および図４（３）に示すように、上記第１半導体層１１と上記第２半導体層３１の双方の内部応力を打ち消すように第１半導体層１１と第２半導体層３１とを張り合わせる。この工程では、上記第１層間絶縁膜１２と第２層間絶縁膜３２とが、第１電極１３と第２電極３３とが接合することで張り合わされる。

上記張り合わせ工程の一例を以下に説明する。まず第１層間絶縁膜１２表面側および第２層間絶縁膜３２表面側を洗浄し、特に第１電極１３表面および第２電極３３表面を清浄にする。この洗浄工程は、例えば希フッ酸〔ＤＨＦ（１：１００）〕による洗浄が採用され、銅（Ｃｕ）表面の酸化物を除去する。

次に、第１半導体層１１の内部応力が第２半導体層３１の内部応力によって相殺されるように、かつ第１電極１３と第２電極３３とが対向して接合するように位置合わせして、第１層間絶縁膜１２側と第２層間絶縁膜３２側とを張り合わせる。このとき、直径がおよそ２００ｍｍのウエハを用いた場合には、１．２ＭＰａの圧力で加圧しながら、４００℃、４時間の加熱処理することで、銅からなる第１電極１３と第２電極３３とを接合させる。ここでの加圧条件、加熱条件は、固体撮像素子２０やロジック回路４０に悪影響をあたえないように、また張り合わせができるように、例えば１ＭＰａ〜１．５ＭＰａ、２００℃〜４００℃の範囲で行うことが好ましい。

このように、第１電極１３と第２電極３３とを接合させることによって第１半導体層１１と第２半導体層３１とが、第１層間絶縁膜１２、第２層間絶縁膜３２を介して張り合わされる。この張り合わせでは、第１電極１３と第２電極３３とを銅で形成したことによって、４００℃以下、例えば２００℃以上〜４００℃以下で処理することができるので、固体撮像素子２０やロジック回路４０に熱的影響を与えずに第１半導体層１１側と第２半導体層３１側とを張り合わせることが可能になる。

また、上記ロジック回路４０が形成される第２半導体層３１を（１００）シリコン層で形成し、上記固体撮像素子２０が形成される第１半導体層１１を（１１０）シリコン層で形成したように、異なる結晶方位の半導体層で形成することから、それぞれのシリコン層でヤング率、ポアソン比、熱膨張係数が異なる。このため、第１、第２半導体層１１、３１の内部応力が打ち消されるように第１半導体層１１側と第２半導体層３１側とを張り合わせることが可能となり、張り合わせ時の熱膨張・収縮による応力を分散させることが可能となるので、張り合わされた半導体層に歪みや反りが発生し難くなる。さらに、第１半導体層１１には固体撮像素子２０の形成に適した結晶方位の半導体層を用いることができ、第２半導体層３１にはロジック回路４０の形成に適した結晶方位の半導体層を用いることができ、固体撮像素子２０やロジック回路４０の性能を十分に引き出すことができる。

上記第１半導体層１１と第２半導体層３１とを張り合わせた後、次に、図２（４）に示すように、第１半導体層１１を固体撮像素子２０が形成されている側とは反対側を除去加工して薄膜化する。上記第１半導体層１１はＳＯＩ基板１０〔前記図３の（１）参照〕に形成されていることから、ＳＯＩ基板１０の第１半導体層１１が形成されている側とは反対側を、例えば既知の裏面研削、研磨技術やウエットエッチング技術によって薄膜化し、ＳＯＩ基板１０の例えばシリコン基板やＢＯＸ(埋め込み酸化)層を除去し、裏面照射型とするために固体撮像素子２０の受光面を露出させる。このとき、シリコン基板からなる第２半導体層３１が固体撮像素子２０および固体撮像素子２０を制御するロジック回路４０の支持基板となる。

上記固体撮像装置の製造方法では、第１電極１３と第２電極３３とを接合させることによって、第１半導体層１１と第２半導体層３１とを第１層間絶縁膜１２と第２層間絶縁膜３２とを介して張り合わせているが、張り合わせ力が不十分な場合には、固体撮像素子２０とロジック回路４０との接続に寄与しないダミーの第１電極、第２電極を形成することで、接合を強化することも可能である。また、第１層間絶縁膜１２と第２層間絶縁膜３２とを直接接合させることも可能である。

次に、従来技術の固体撮像装置として、固体撮像素子および固体撮像素子を制御するロジック回路を（１００）シリコン層を有するＳＯＩ基板に形成し、その（１００）シリコン層に支持基板をして（１００）シリコン基板を張り合わせて、ＳＯＩ基板の不要部分を研削、研磨等で除去して、裏面照射型の固体撮像装置を形成した構成の歪みの発生状態を図５（１）に示し、本発明の固体撮像装置の歪みの発生状態を図５（２）に示して説明する。

図５（１）に示すように、従来技術の固体撮像装置では、歪み曲線が大きく歪んでおり、シリコン層による歪みが大きくなっていることが判る。一方、図５（２）に示すように、本発明の固体撮像装置では、第１半導体層と第２半導体層によって歪みが十分に緩和されていることが判る。本発明の固体撮像装置では、ＳＯＩ基板のシリコン活性層である第１半導体層に形成した固体撮像素子を、支持基板となる第２半導体層に転写しても、歪みが大幅に緩和されるため、位置ズレ無く、遮光膜の開口部、カラーフィルター、オンチップレンズ等を形成することが可能となる。

したがって、カラーフィルターとフォトダイオードとが位置ズレした場合、隣の画素に光りが入射して混色の原因となることが防止できる。また、遮光膜の開口部とフォトダイオード、オンチップレンズとフォトダイオードが位置ズレした場合、集光率が低下して感度が低下することが防止できる。

請求項１に係る本発明の一実施の形態を示した製造工程断面図である。 図１の部分拡大図である。 請求項６に係る本発明の一実施の形態を示した製造工程断面図である。 図３の部分拡大図である。 従来の固体撮像装置と本発明の固体撮像装置の歪みを比較した図面である。 従来の固体撮像装置の問題点を説明した図面である。

符号の説明

１…固体撮像装置、１１…第１半導体層、２０…固体撮像素子、３１…第２半導体層、４０…ロジック回路

Claims (10)

1. 固体撮像素子が形成された第１半導体層と、
   前記固体撮像素子を制御するロジック回路が形成されたもので前記第１半導体層と異なる結晶方位を有する第２半導体層とを備え、
   前記第１半導体層と前記第２半導体層とが前記第１半導体層と前記第２半導体層との双方の内部応力を打ち消すように張り合わされている
   ことを特徴とする固体撮像装置。
2. 前記第１半導体層は前記固体撮像素子が形成されている側とは反対側が除去加工されて薄膜化されている
   ことを特徴とする請求項１記載の固体撮像装置。
3. 前記第１半導体層は前記固体撮像素子が形成される面の結晶方位が（１００）のシリコン層からなり、
   前記第２半導体層は前記ロジック回路が形成される面の結晶方位が（１１０）のシリコン層からなる
   ことを特徴とする請求項１記載の固体撮像装置。
4. 前記第１半導体層と前記第２半導体層とは、
   前記第１半導体層に形成された前記固体撮像素子を被覆する第１層間絶縁膜に形成された第１電極と、
   前記第２半導体層に形成された前記ロジック回路を被覆する第２層間絶縁膜に形成された第２電極との接合によって張り合わされている
   ことを特徴とする請求項１記載の固体撮像装置。
5. 前記第１電極および前記第２電極は銅からなる
   ことを特徴とする請求項４記載の固体撮像装置。
6. 第１半導体層に固体撮像素子を形成する工程と、
   前記第１半導体層と異なる結晶方位を有する第２半導体層に前記固体撮像素子を制御するロジック回路を形成する工程と、
   前記第１半導体層と前記第２半導体層の双方の内部応力を打ち消すように前記第１半導体層と前記第２半導体層とを張り合わせる工程と
   を備えたことを特徴とする固体撮像装置の製造方法。
7. 前記第１半導体層と前記第２半導体層とを張り合わせた後、前記第１半導体層の前記固体撮像素子が形成されている側とは反対側を除去加工して薄膜化する工程
   を備えたことを特徴とする請求項６記載の固体撮像装置の製造方法。
8. 前記第１半導体層は前記固体撮像素子が形成される面の結晶方位が（１００）のシリコン層からなり、
   前記第２半導体層は前記ロジック回路が形成される面の結晶方位が（１１０）のシリコン層からなる
   ことを特徴とする請求項６記載の固体撮像装置の製造方法。
9. 前記固体撮像素子を形成する際に前記固体撮像素子を被覆する第１層間絶縁膜を形成するとともに該第１層間絶縁膜に第１電極を形成し、
   前記ロジック回路を形成する際に前記ロジック回路を被覆する第２層間絶縁膜を形成するとともに該第２層間絶縁膜に第２電極を形成し、
   前記第１電極と前記第２電極とを接合させることによって前記第１層間絶縁膜および前記第２層間絶縁膜を介して前記第１半導体層と前記第２半導体層とを張り合わせる
   ことを特徴とする請求項６記載の固体撮像装置の製造方法。
10. 前記第１電極および前記第２電極を銅で形成する
    ことを特徴とする請求項９記載の固体撮像装置の製造方法。
    
    

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