JP2007234725A - 固体撮像装置および固体撮像装置の製造方法 - Google Patents

固体撮像装置および固体撮像装置の製造方法 Download PDF

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Abstract

【課題】固体撮像素子が形成された半導体層と、固体撮像素子を制御するロジック回路が形成された半導体層の双方の内部応力を打ち消すことで、双方の半導体層を張り合わせてなる基板の歪みを緩和することを可能とする。
【解決手段】固体撮像素子20が形成された第1半導体層11と、前記固体撮像素子を制御するロジック回路40が形成されたもので前記第1半導体層11と異なる結晶方位を有する第2半導体層31とを備え、前記第1半導体層11と前記第2半導体層31とが前記第1半導体層11と前記第2半導体層31との双方の内部応力を打ち消すように張り合わされている。
【選択図】図1

Description

本発明は、固体撮像素子と固体撮像素子を制御するロジック回路とを別々の基板に形成して基板同士を張り合わせた固体撮像装置および固体撮像装置の製造方法に関する。
裏面照射型固体撮像素子は信号回路を形成する面とは反対の面から入射光を得るため、半導体基板の裏面を削って薄膜化する必要がある。しかし、薄膜化すると基板固有の内部応力(ストレス)のために平坦性が得られず、また機械的にも弱くなる。この解決方法として、半導体基板を薄膜化する前に、半導体基板に、平坦性や機械強度を保つための支持基板を張り合わせる方法(例えば、特許文献1参照。)がある。
一方、CMOSデバイスの分野では、(110)シリコン基板と(100)シリコン基板とを張り合わせて、(110)シリコン基板側を薄膜化して(100)基板表面の一部に(110)シリコン基板を残し、(100)基板表面の一部を固相エピタキシャル成長させて(100)基板とし、(100)シリコン基板部分にはn型FET(n型電界効果トランジスタ)を形成し、(110)シリコン基板部分にはp型FET(p型電界効果トランジスタ)を形成する方法が開示されている(例えば、非特許文献1参照。)。
従来、半導体基板と支持基板をウエハ状態で貼り合わせた後、例えば裏面研削、研磨やウエットエッチングによって半導体基板を薄膜化する際、半導体基板の残留応力や接着層の残留応力によって薄膜化したウエハが反る、もしくは歪むという問題があった。このウエハの反りや歪みが発生しない場合には、図6(1)に示すように、フォトダイオード310に対してカラーフィルター320、オンチップレンズ330等の位置ズレは発生しない。他方、このウエハの反りや歪みが発生している場合には、図6(2)に示すように、ウエハの反りや歪みによって、薄膜化後に固体撮像素子上にカラーフィルター320やオンチップレンズ330を形成する際、例えばカラーフィルター320とフォトダイオード310とが位置ズレした状態に形成され、隣の画素に光りが入射して混色の原因となる。また、オンチップレンズ330とフォトダイオード310が位置ズレした場合、集光率が低下して感度が低下することになる。このように、カラーフィルター320、オンチップレンズ330等の位置ズレ量が大きくなり、混色が発生する問題や感度が低下する問題等が発生する。
しかし、固体撮像素子を形成した半導体基板を支持基板に接着させた後、半導体基板を薄膜化した時に固体撮像素子部分が歪むため、受光面となる裏面にカラーフィルター、オンチップレンズを形成する際に位置ズレが生じることは避けられない。また、固体撮像素子を(110)シリコン基板に形成した場合、酸化膜の界面準位が高くなるので暗電流が増加するため、実用化が困難になるという問題がある。このため、通常、固体撮像素子は(100)シリコン基板に形成されている。一方、固体撮像素子を制御するロジック回路は高速動作の観点から(110)シリコン基板に形成することが望ましい。このように、固体撮像素子とそれを制御するロジック回路とは異なる結晶方位の基板に形成することが望まれる。
特開2005−285988号公報 Chun-Yung Sung, Haizhou Yin, Hung Y. Ng, Katherine L. Saenger, Victor Chan, Scott W. Crowder, Jinghong Li, John A. Ott, Robert Bendernagel, Jeremy J. Kempisty, Victor Ku, H. K. Lee, Zhijiong Luo, Anita Madan, Renee T. Mo, Phung Y. Nguyen, Gerd Pfeiffer, Michael Raccioppo, Nivo Rovedo, Devendra Sandana, Joel P. de Souza, Rong Zhang, Zhibin Ren and Clement H. Wann著 「High Performance CMOS Bulk Technology Using Direct Silicon Bond(DSB) Mixed Crystal Orientation Substrates」2005 IEEE 2005年
解決しようとする問題点は、固体撮像素子を形成した半導体基板を支持基板に接着させて、その半導体基板を薄膜化すると張り合わせた基板の残留応力によって固体撮像素子部分が歪むという点である。また、固体撮像素子とそれを制御するロジック回路とは異なる結晶方位の基板に形成することが望ましい点である。
本発明は、固体撮像素子を形成した半導体層と、固体撮像素子を制御するロジック回路が形成された結晶方位の異なる半導体層とを用い、双方の半導体層の内部応力を打ち消すことを課題とする。
請求項1に係る本発明は、固体撮像素子が形成された第1半導体層と、前記固体撮像素子を制御するロジック回路が形成されたもので前記第1半導体層と異なる結晶方位を有する第2半導体層とを備え、前記第1半導体層と前記第2半導体層とが前記第1半導体層と前記第2半導体層との双方の内部応力を打ち消すように張り合わされていることを特徴とする。
請求項1に係る本発明では、固体撮像素子を制御するロジック回路が形成される第2半導体層と固体撮像素子が形成される第1半導体層とが異なる結晶方位の半導体層からなることから、第1半導体層には固体撮像素子の形成に適した結晶方位の半導体層、例えば結晶方位(100)シリコン層を用いることができ、第2半導体層にはロジック回路の形成に適した結晶方位の半導体層、例えば結晶方位(110)シリコン層を用いることができ、しかも、双方の半導体層の内部応力が打ち消されるように第1半導体層と第2半導体層同士が張り合わされていることから、第1、第2半導体層の内部応力が相殺され、第1、第2半導体層に歪みや反りが発生し難くなる。
請求項6に係る本発明は、第1半導体層に固体撮像素子を形成する工程と、前記第1半導体層と異なる結晶方位を有する第2半導体層に前記固体撮像素子を制御するロジック回路を形成する工程と、前記第1半導体層と前記第2半導体層の双方の内部応力を打ち消すように前記第1半導体層と前記第2半導体層とを張り合わせる工程とを備えたことを特徴とする。
請求項6に係る本発明では、固体撮像素子を制御するロジック回路を形成する第2半導体層と固体撮像素子を形成する第1半導体層に、異なる結晶方位の半導体層を用いることから、第1半導体層には固体撮像素子の形成に適した結晶方位の半導体層、例えば結晶方位(100)シリコン層を用いることができ、第2半導体層にはロジック回路の形成に適した結晶方位の半導体層、例えば結晶方位(110)シリコン層を用いることができ、しかも、双方の半導体層の内部応力が打ち消されるように第1半導体層と第2半導体層同士を張り合わすことから、第1、第2半導体層の内部応力が相殺され、第1、第2半導体層に歪みや反りが発生し難くなる。
請求項1に係る本発明によれば、双方の半導体層の内部応力が打ち消されるように第1、第2半導体層同士が張り合わされているため、張り合わされた半導体層が歪みや反りを発生し難くなるので、固体撮像素子上に位置ズレなくカラーフィルターやオンチップレンズが形成され、受光感度が向上し、混色が防止されるという利点がある。
請求項6に係る本発明によれば、双方の半導体層の内部応力が打ち消すように第1、第2半導体層同士を張り合わせるため、張り合わされた半導体層が歪みや反りを発生し難くなるので、固体撮像素子上に位置ズレなくカラーフィルターやオンチップレンズを形成することができ、これによって、受光感度を向上させることができ、混色を防止することができるという利点がある。
請求項1に係る本発明の一実施の形態を、図1の概略構成断面図によって説明する。図1は、(1)に全体構成を示し、(2)に接合部の拡大図を示す。
図1に示すように、第1半導体層11に固体撮像素子20が形成されている。この固体撮像素子20は、例えば、裏面照射型CMOSセンサであり、後に説明する図2の概略構成断面図に示したような構成をとる。
上記第1半導体層11は、固体撮像素子20が形成される面の結晶方位が(100)のシリコン層からなる。例えば(100)シリコン層を有するSOI(Silicon on insulator)基板10を用いることができる。上記(100)シリコン層は圧縮応力を有する。また、上記第1半導体層11は、例えばSOI基板に複数形成されている。
上記第1半導体層11上には、固体撮像素子20を被覆するように第1層間絶縁膜12が形成され、この第1層間絶縁膜12中に固体撮像素子20の電極を引き出す第1電極13が形成されている。この第1電極13は、固体撮像素子20と後に説明する固体撮像素子20を制御するロジック回路40とを電気的に接続するものである。この第1電極13は、例えば銅で形成することができる。
上記第1半導体層11は、固体撮像素子20が形成されている側とは反対側が除去加工されて薄膜化されている。上記第1半導体層11がSOI基板のシリコン層で形成されていることから、SOI基板の例えばシリコン基板やBOX(埋め込み酸化)層が除去されていて、裏面照射型とするために固体撮像素子20の受光面が露出されている。
他方、第2半導体層31には、上記固体撮像素子20を制御するロジック回路40が形成されている。この第2半導体層31は上記第1半導体層11と異なる結晶方位を有するもので、ロジック回路40が形成される面の結晶方位が(110)のシリコン層からなる。上記第2半導体層31には、例えば、ロジック回路40が形成される面の結晶方位が(110)のシリコン基板を用いることができる。この(110)シリコン基板は引張応力を有する。また、第2半導体層31は、SOI基板の結晶方位が(110)のシリコン層であってもよい。
上記第2半導体層31には、ロジック回路40を被覆するように第2層間絶縁膜32が形成され、この第2層間絶縁膜32中にロジック回路40の電極を引き出す第2電極33が形成されている。この第2電極33は、上記第1電極13とともに固体撮像素子20とロジック回路40とを電気的に接続するもので、第1半導体層11側と第2半導体層31側とを張り合わせたとき、第1電極13に対向する位置になるように、上記第2電極33は形成されている。この第2電極33は、例えば銅で形成することができる。
上記第1電極13および第2電極33は、第1半導体層11の内部応力と第2半導体層31の内部応力とによって、双方の内部応力が相殺されるように、第1半導体層11側と第2半導体層31側とを張り合わせる必要があることから、その張り合わせ位置を考慮して、第1電極13と第2電極33とが対向するように、双方の電極を形成されていることが重要である。
上記第1半導体層11と上記第2半導体層31の双方の内部応力を打ち消すように、上記第1層間絶縁膜12と第2層間絶縁膜32とが、第1電極13と第2電極33とが接合することで張り合わされている。
このように、第1電極13と第2電極33とが接合されていることによって第1半導体層11と第2半導体層31とが、第1層間絶縁膜12、第2層間絶縁膜32を介して張り合わされる。この張り合わせでは、第1電極13と第2電極33とを銅で形成したことによって、400℃以下、例えば200℃以上〜400℃以下で処理されているので、固体撮像素子20やロジック回路40に熱的影響を与えずに第1半導体層11側と第2半導体層31側とが張り合わされている。
次に、上記固体撮像素子20の一例を、図2の概略構成断面図によって説明する。図2では、固体撮像装置として、裏面照射型CMOSセンサを示す。
図2に示すように、裏面照射型CMOSセンサ101は、第1半導体層11に画素部が形成されている。例えば、第1半導体層11の厚みは、可視光線を受光する領域では、5μm〜15μmに形成されている。また、赤外光を受光する場合には、15μm〜50μmに、紫外光を受光する場合には3μm〜7μmに形成されることが望ましい。
上記第1半導体層11には光電変換領域111となるN-型層からなるフォトセンサが形成されている。このN-型層は上記第1半導体層11を用いている。上記光電変換領域111の上部にはN+層112が形成され、さらに上部には埋め込みフォトダイオードとするためのP+層からなる電荷蓄積層113が形成されている。
また上記光電変換領域111には、上記光電変換領域111〜電荷蓄積層113の側周を囲むように、P型のウエル領域115が形成されている。言い換えれば、このウエル領域115に上記光電変換領域111〜電荷蓄積層113が形成されている。このP型ウエル領域115の一部は、第1半導体層11を貫通するように形成され、その部分が画素間分離領域116となっている。さらに上記第1半導体層11の下部側には上記P型のウエル領域115(画素間分離領域116)に接続するP+層117が形成されている。このP+層117側が、光が入射される側になっている。そして、上記光電変換領域111は、受光領域を広く確保するため、上記P+層117側のレイアウト上の占有面積が広くなるように形成されている。
上記N+層112および電荷蓄積層113の一方側には読み出し領域123がP-層で形成されている。上記読み出し領域123上には絶縁膜122を介して読み出しゲート電極121が形成されている。さらに上記読み出しゲート電極121の電荷蓄積層113とは反対側には読み出し領域123に隣接してN+層からなるフローティングディフュージョン層125が形成されている。このように、読み出しトランジスタ120が構成されている。
また、上記P型のウエル領域115には、上記読み出しトランジスタ120以外の複数のトランジスタ160が形成されている。このトランジスタ160としては、例えばリセットトランジスタ、増幅トランジスタ、垂直選択トランジスタ等であり、NMOSトランジスタで構成されている。
上記読み出しゲート電極121を含む画素全面を、絶縁膜141を介して被覆するように反射膜140が形成されている。この反射膜140は、例えば、アルミニウム、酸化アルミニウム等で形成される。特に、アルミニウム膜は、可視光線に対しておよそ90%以上の表面反射率を得ることができる。したがって、上記反射膜140にアルミニウム膜を採用することが好ましい。また、後に説明するが、反射させる光の波長が緑色光、赤色光であることを考慮すると、緑色光、赤色光の表面反射率が95%以上を有する銀を用いることも可能である。
上記第1半導体層11の一方側の面(図面では上部側の面、以下表面という)には、上記読み出しトランジスタ120、トランジスタ160等を覆う絶縁膜132が形成され、その絶縁膜中には、複数層に形成された配線131および第1電極(図示せず)からなる配線層130が形成され、さらに支持基板となる第2半導体層31が設けられている。この第2半導体層31には、詳細は図示していないが、上記固体撮像素子20を制御するためのロジック回路が形成され、そのロジック回路を被覆するように絶縁膜が形成されているものである。第2半導体層31は、例えば周辺回路が形成される面の結晶方位が(110)のシリコン基板からなる。
また、上記第1半導体層11の他方側の面(図面では下部側の面、以下裏面という)には、透明絶縁膜181を介して遮光膜182が形成されている。この遮光膜182は、画素領域以外に入射光が照射されるのを防止するためのもので、光電変換素子111が形成される領域に対向する位置には、光電変換素子111に光が入射されるように開口部183が形成されている。さらに透明絶縁膜184を介してカラーフィルター150が形成されている。このカラーフィルター150は、例えば光の3原色の赤(R)、緑(G)、青(B)の3色からなり、それぞれ、所定の色を受光する光電変換素子111上に対応して設けられている。なお、カラーフィルター150は3原色に限定されず、3原色の他に、例えば3原色の中間色のような、例えばエメラルドグリーンのカラーフィルター、橙色のカラーフィルター等を設けることもできる。さらに各カラーフィルター150上にマイクロレンズ155が形成されている。
上記固体撮像装置1では、上記ロジック回路40が形成される第2半導体層31が(100)シリコン層で形成され、上記固体撮像素子20が形成される第1半導体層11が(110)シリコン層で形成されているように、異なる結晶方位の半導体層で形成されていることから、それぞれのシリコン層でヤング率、ポアソン比、熱膨張係数が異なる。このため、第1、第2半導体層11、31の内部応力が打ち消されるように、第1半導体層11側と第2半導体層31側とを張り合わされることが可能となり、張り合わせ時の熱膨張・収縮による応力を分散させることが可能となるので、張り合わされた半導体層に歪みや反りが発生し難くなる。さらに、第1半導体層11には固体撮像素子20の形成に適した結晶方位の半導体層を用いることができ、第2半導体層31にはロジック回路40の形成に適した結晶方位の半導体層を用いることができるので、固体撮像素子20やロジック回路40の性能を十分に引き出すことができる。
次に、請求項6に係る本発明の一実施の形態を、図3の製造工程断面図および図4の拡大図によって説明する。
図3(1)に示すように、第1半導体層11には固体撮像素子が形成される面の結晶方位が(100)のシリコン層からなり、例えば(100)シリコン層を有するSOI(Silicon on insulator)基板10を用いる。SOI(Silicon on insulator)基板の半導体層を用いる。上記(100)シリコン層は圧縮応力を有する。
上記第1半導体層11に固体撮像素子20を形成する。この固体撮像素子20は、例えば、裏面照射型CMOSセンサであり、既知の製造プロセスにより形成する。例えば、前記図2によって説明したような裏面照射型CMOSセンサ101を形成する。
上記第1半導体層11に上記固体撮像素子20を形成する際、図4(1)に示すように、固体撮像素子20を被覆するように第1層間絶縁膜12が形成され、この第1層間絶縁膜12中に固体撮像素子20の電極を引き出す第1電極13を形成する。この第1電極13は、固体撮像素子20と後に説明する固体撮像素子20を制御するロジック回路40とを電気的に接続するものである。この第1電極13は、例えば銅で形成することができる。
次に、図3(2)に示すように、上記第1半導体層11と異なる結晶方位を有する第2半導体層31に上記固体撮像素子20を制御するロジック回路40を形成する。この第2半導体層31はロジック回路40が形成される面の結晶方位が(110)のシリコン層からなる。例えば、ロジック回路40が形成される面の結晶方位が(110)のシリコン基板を用いる。この(110)シリコン基板は引張応力を有する。また、上記ロジック回路40は、既知の製造プロセスにより形成する。
上記第2半導体層31に上記ロジック回路40を形成する際、図4(2)に示すように、ロジック回路40を被覆するように第2層間絶縁膜32を形成するとともに、この第2層間絶縁膜32中にロジック回路40の電極を引き出す第2電極33を形成する。この第2電極33は、固体撮像素子20とロジック回路40とを電気的に接続するもので、第1半導体層11側と第2半導体層31側とを張り合わせたとき、第1電極13に対向する位置になるように、上記第2電極33は形成されている。この第2電極33は、例えば銅で形成することができる。
さらに、第1電極13および第2電極33を形成する際に、第1半導体層11の内部応力と第2半導体層31の内部応力とによって、双方の内部応力が相殺されるように、第1半導体層11側と第2半導体層31側とを張り合わせる必要があることから、その張り合わせ位置を考慮して、第1電極13と第2電極33とが対向するように、双方の電極を形成することが重要である。
次に、図3(3)および図4(3)に示すように、上記第1半導体層11と上記第2半導体層31の双方の内部応力を打ち消すように第1半導体層11と第2半導体層31とを張り合わせる。この工程では、上記第1層間絶縁膜12と第2層間絶縁膜32とが、第1電極13と第2電極33とが接合することで張り合わされる。
上記張り合わせ工程の一例を以下に説明する。まず第1層間絶縁膜12表面側および第2層間絶縁膜32表面側を洗浄し、特に第1電極13表面および第2電極33表面を清浄にする。この洗浄工程は、例えば希フッ酸〔DHF(1:100)〕による洗浄が採用され、銅(Cu)表面の酸化物を除去する。
次に、第1半導体層11の内部応力が第2半導体層31の内部応力によって相殺されるように、かつ第1電極13と第2電極33とが対向して接合するように位置合わせして、第1層間絶縁膜12側と第2層間絶縁膜32側とを張り合わせる。このとき、直径がおよそ200mmのウエハを用いた場合には、1.2MPaの圧力で加圧しながら、400℃、4時間の加熱処理することで、銅からなる第1電極13と第2電極33とを接合させる。ここでの加圧条件、加熱条件は、固体撮像素子20やロジック回路40に悪影響をあたえないように、また張り合わせができるように、例えば1MPa〜1.5MPa、200℃〜400℃の範囲で行うことが好ましい。
このように、第1電極13と第2電極33とを接合させることによって第1半導体層11と第2半導体層31とが、第1層間絶縁膜12、第2層間絶縁膜32を介して張り合わされる。この張り合わせでは、第1電極13と第2電極33とを銅で形成したことによって、400℃以下、例えば200℃以上〜400℃以下で処理することができるので、固体撮像素子20やロジック回路40に熱的影響を与えずに第1半導体層11側と第2半導体層31側とを張り合わせることが可能になる。
また、上記ロジック回路40が形成される第2半導体層31を(100)シリコン層で形成し、上記固体撮像素子20が形成される第1半導体層11を(110)シリコン層で形成したように、異なる結晶方位の半導体層で形成することから、それぞれのシリコン層でヤング率、ポアソン比、熱膨張係数が異なる。このため、第1、第2半導体層11、31の内部応力が打ち消されるように第1半導体層11側と第2半導体層31側とを張り合わせることが可能となり、張り合わせ時の熱膨張・収縮による応力を分散させることが可能となるので、張り合わされた半導体層に歪みや反りが発生し難くなる。さらに、第1半導体層11には固体撮像素子20の形成に適した結晶方位の半導体層を用いることができ、第2半導体層31にはロジック回路40の形成に適した結晶方位の半導体層を用いることができ、固体撮像素子20やロジック回路40の性能を十分に引き出すことができる。
上記第1半導体層11と第2半導体層31とを張り合わせた後、次に、図2(4)に示すように、第1半導体層11を固体撮像素子20が形成されている側とは反対側を除去加工して薄膜化する。上記第1半導体層11はSOI基板10〔前記図3の(1)参照〕に形成されていることから、SOI基板10の第1半導体層11が形成されている側とは反対側を、例えば既知の裏面研削、研磨技術やウエットエッチング技術によって薄膜化し、SOI基板10の例えばシリコン基板やBOX(埋め込み酸化)層を除去し、裏面照射型とするために固体撮像素子20の受光面を露出させる。このとき、シリコン基板からなる第2半導体層31が固体撮像素子20および固体撮像素子20を制御するロジック回路40の支持基板となる。
上記固体撮像装置の製造方法では、第1電極13と第2電極33とを接合させることによって、第1半導体層11と第2半導体層31とを第1層間絶縁膜12と第2層間絶縁膜32とを介して張り合わせているが、張り合わせ力が不十分な場合には、固体撮像素子20とロジック回路40との接続に寄与しないダミーの第1電極、第2電極を形成することで、接合を強化することも可能である。また、第1層間絶縁膜12と第2層間絶縁膜32とを直接接合させることも可能である。
次に、従来技術の固体撮像装置として、固体撮像素子および固体撮像素子を制御するロジック回路を(100)シリコン層を有するSOI基板に形成し、その(100)シリコン層に支持基板をして(100)シリコン基板を張り合わせて、SOI基板の不要部分を研削、研磨等で除去して、裏面照射型の固体撮像装置を形成した構成の歪みの発生状態を図5(1)に示し、本発明の固体撮像装置の歪みの発生状態を図5(2)に示して説明する。
図5(1)に示すように、従来技術の固体撮像装置では、歪み曲線が大きく歪んでおり、シリコン層による歪みが大きくなっていることが判る。一方、図5(2)に示すように、本発明の固体撮像装置では、第1半導体層と第2半導体層によって歪みが十分に緩和されていることが判る。本発明の固体撮像装置では、SOI基板のシリコン活性層である第1半導体層に形成した固体撮像素子を、支持基板となる第2半導体層に転写しても、歪みが大幅に緩和されるため、位置ズレ無く、遮光膜の開口部、カラーフィルター、オンチップレンズ等を形成することが可能となる。
したがって、カラーフィルターとフォトダイオードとが位置ズレした場合、隣の画素に光りが入射して混色の原因となることが防止できる。また、遮光膜の開口部とフォトダイオード、オンチップレンズとフォトダイオードが位置ズレした場合、集光率が低下して感度が低下することが防止できる。
請求項1に係る本発明の一実施の形態を示した製造工程断面図である。 図1の部分拡大図である。 請求項6に係る本発明の一実施の形態を示した製造工程断面図である。 図3の部分拡大図である。 従来の固体撮像装置と本発明の固体撮像装置の歪みを比較した図面である。 従来の固体撮像装置の問題点を説明した図面である。
符号の説明
1…固体撮像装置、11…第1半導体層、20…固体撮像素子、31…第2半導体層、40…ロジック回路

Claims (10)

  1. 固体撮像素子が形成された第1半導体層と、
    前記固体撮像素子を制御するロジック回路が形成されたもので前記第1半導体層と異なる結晶方位を有する第2半導体層とを備え、
    前記第1半導体層と前記第2半導体層とが前記第1半導体層と前記第2半導体層との双方の内部応力を打ち消すように張り合わされている
    ことを特徴とする固体撮像装置。
  2. 前記第1半導体層は前記固体撮像素子が形成されている側とは反対側が除去加工されて薄膜化されている
    ことを特徴とする請求項1記載の固体撮像装置。
  3. 前記第1半導体層は前記固体撮像素子が形成される面の結晶方位が(100)のシリコン層からなり、
    前記第2半導体層は前記ロジック回路が形成される面の結晶方位が(110)のシリコン層からなる
    ことを特徴とする請求項1記載の固体撮像装置。
  4. 前記第1半導体層と前記第2半導体層とは、
    前記第1半導体層に形成された前記固体撮像素子を被覆する第1層間絶縁膜に形成された第1電極と、
    前記第2半導体層に形成された前記ロジック回路を被覆する第2層間絶縁膜に形成された第2電極との接合によって張り合わされている
    ことを特徴とする請求項1記載の固体撮像装置。
  5. 前記第1電極および前記第2電極は銅からなる
    ことを特徴とする請求項4記載の固体撮像装置。
  6. 第1半導体層に固体撮像素子を形成する工程と、
    前記第1半導体層と異なる結晶方位を有する第2半導体層に前記固体撮像素子を制御するロジック回路を形成する工程と、
    前記第1半導体層と前記第2半導体層の双方の内部応力を打ち消すように前記第1半導体層と前記第2半導体層とを張り合わせる工程と
    を備えたことを特徴とする固体撮像装置の製造方法。
  7. 前記第1半導体層と前記第2半導体層とを張り合わせた後、前記第1半導体層の前記固体撮像素子が形成されている側とは反対側を除去加工して薄膜化する工程
    を備えたことを特徴とする請求項6記載の固体撮像装置の製造方法。
  8. 前記第1半導体層は前記固体撮像素子が形成される面の結晶方位が(100)のシリコン層からなり、
    前記第2半導体層は前記ロジック回路が形成される面の結晶方位が(110)のシリコン層からなる
    ことを特徴とする請求項6記載の固体撮像装置の製造方法。
  9. 前記固体撮像素子を形成する際に前記固体撮像素子を被覆する第1層間絶縁膜を形成するとともに該第1層間絶縁膜に第1電極を形成し、
    前記ロジック回路を形成する際に前記ロジック回路を被覆する第2層間絶縁膜を形成するとともに該第2層間絶縁膜に第2電極を形成し、
    前記第1電極と前記第2電極とを接合させることによって前記第1層間絶縁膜および前記第2層間絶縁膜を介して前記第1半導体層と前記第2半導体層とを張り合わせる
    ことを特徴とする請求項6記載の固体撮像装置の製造方法。
  10. 前記第1電極および前記第2電極を銅で形成する
    ことを特徴とする請求項9記載の固体撮像装置の製造方法。

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