JPWO2012147803A1 - ノイズ抑制構造を有する回路基板 - Google Patents

Abstract

回路基板は３つの配線層を有しており、第１配線層には信号線が形成され、第２配線層にはグランドプレーンが形成され、第３配線層には共振線が形成される。グランドプレーンには周回状のスリットが形成され、当該スリットの内側にグランドプレーンと分離された島電極が形成される。共振線の左端は層間接続ビアによって島電極と接続され、共振線の右端は層間接続ビアによってグランドプレーンと接続される。信号線とグランドプレーンにより伝送線路（又は、マイクロストリップライン）が形成され、当該伝送線路を包含するように複合共振器が構成される。マイクロストリップラインを伝搬する信号のうち、共振周波数の信号成分を帯域除去する。このように、回路基板上に追加部品を実装することなくノイズ抑制構造を形成することができ、小型かつ簡易な構成で電源分配系ノイズや信号線を伝搬するノイズを効果的に除去することができる。

Description

本発明は、無線通信機器や電子機器に適用されるノイズ抑制構造を有する回路基板に関する。
本願は、２０１１年４月２８日に日本国に出願された特願２０１１−１００９７１号に基づき優先権を主張し、その内容をここに援用する。

従来より、種々の回路基板（例えば、プリント基板）が無線通信機器や電子機器（例えば、携帯電話、無線機能付きパーソナルコンピュータ、携帯型情報端末）に搭載されている。しかし、回路基板上に半導体素子や集積回路が実装される電子機器において、各部品が生じさせる電磁波が電磁ノイズとして他の部品に影響を及ぼし、誤動作を生じさせるという問題がある。ノイズ伝搬経路として、電源分配系がノイズを伝搬して電子回路に影響を及ぼしたり、或いは、ノイズが信号配線に直接影響を及ぼすことがある。

電源分配系が原因となるノイズ発生構造について説明する。
図１２は、複数の集積回路（ＬＳＩ回路）１０２〜１０５が実装された回路基板１０１の斜視図である。高速信号伝送路として、信号線１０６、１０７が集積回路１０２、１０３間及び集積回路１０４、１０５間に配線されている。また、複数のバイパスコンデンサ１０８が回路基板１０１上に実装されている。これらの部品の周囲にはグランドプレーンＧＮＤが回路基板１０１の表面上に形成されている。また、電源プレーン（不図示）が回路基板１０１の内層に形成されている。また、電源１０９が回路基板１０１上に実装されており、電源プレーンとグランドプレーンＧＮＤに接続されている。

次に、図１２に示す回路基板１０１の動作について説明する。
図１３は、バイパスコンデンサ１０８が実装されていない回路基板１０１の等価回路図である。図１３において、集積回路１０２から集積回路１０３に信号が流れると、トランジスタ（不図示）のオン／オフスイッチングに伴い、電源１０９から電源端子又はグランドプレーンＧＮＤに対して充放電電流Ｉが流れる。このとき、電源プレーン又はグランドプレーンＧＮＤに寄生するインダクタンスにより、集積回路１０２、１０４間に電圧降下が発生し、その分、電源電圧が低下し、集積回路１０４には電源ノイズＮの影響が現れる。

このような電圧降下を抑制するために、集積回路１０２〜１０５の近傍にバイパスコンデンサ１０８を実装している。
図１４は、バイパスコンデンサ１０８を実装した回路基板１０１の等価回路図である。ここで、集積回路１０２〜１０５の電源端子とグランド端子との間にコンデンサ１０８がそれぞれ接続されている。このような回路構成において、例えば、集積回路１０２から集積回路１０３に信号が流れた場合、充放電電流Ｉは一点鎖線で示す経路を介して集積回路１０２の近傍のバイパスコンデンサ１０８に供給される。このため、集積回路１０２とバイパスコンデンサ１０８とで形成されるループの外側には高周波電流は流れないので、充放電電流Ｉによる他の集積回路１０３〜１０５への影響を低減させることができる。

次に、信号配線が直接ノイズの影響を受ける場合について説明する。
図１５は、複数の集積回路１０２〜１０５が実装された回路基板１０１の斜視図である。高速信号伝送路として、信号線１０６、１０７が集積回路１０２、１０３間及び集積回路１０４、１０５間に配線されている。信号を伝搬する信号線１０６に電磁界が発生して、周囲の空間や回路基板１０１を介して電磁的に信号線１０７に結合することがある。このため、信号線１０６の電磁的影響が集積回路１０４から出力された信号Ｓ１にノイズＮとして重畳され、劣化した信号Ｓ２が集積回路１０５に伝送されてしまう。

このため、フィルタを信号配線に挿入して、信号配線に結合されるノイズＮを除去するようにしている。図１５では、信号配線１０７に直列に複数のチップインダクタ１０９を挿入するとともに、並列にチップコンデンサ１１０を挿入して、Ｔ型フィルタを形成している。このＴ型フィルタは、ローパスフィルタ（ＬＰＦ）として機能するので、高周波ノイズを除去することができる。

図１６（ａ）〜（ｅ）は、インダクタやコンデンサを用いたＬＰＦの構成例を示す。図１６（ａ）は、インダクタ１２０を信号配線に直列に接続するＬＰＦを示す。図１６（ｂ）は、コンデンサ１３０を信号配線とグランドとの間に並列に挿入したＬＰＦを示す。図１６（ｃ）は、インダクタ１２１を信号配線に直列に接続し、コンデンサ１３１を信号配線とグランドとの間に並列に挿入したＬ型のＬＰＦを示す。図１６（ｄ）は、インダクタ１２２、１２３とコンデンサ１３２からなるＴ型のＬＰＦを示す。図１６（ｅ）は、インダクタ１２４とコンデンサ１３３、１３４からなるπ型のＬＰＦを示す。このようなＬＰＦを図１７に示す等価回路（即ち、図１５に示す集積回路１０４、１０５の等価回路）において、集積回路１０４、１０５間の点線部分１４０に挿入することにより、信号配線に結合する高周波ノイズを除去することができる。

上記のようなインダクタやコンデンサを回路基板１０１に実装してなるノイズ抑制構造以外にも種々のノイズ抑制構造が提案されている。例えば、特許文献１は多層プリント回路基板のノイズ抑制構造体を開示している。このノイズ抑制構造体では、高周波電流が流れる第１の導体とノイズ抑制層とが絶縁層を介して電磁結合し、更に、当該ノイズ抑制層が第２の導体と絶縁層を介して電磁結合している。

特許文献２は、回路基板におけるノイズの低減方法を開示している。ここでは、集積回路（ＩＣ）で発生した高周波ノイズがＩＣ接地端子から表面配線層に形成されたＩＣ用グランドパターンを通って第１のビアホールに流入し、当該第１のビアホールから第１のグランドパターンに流入し、当該第１のグランドパターンから第２のビアホールを通って、底部配線層に形成された第３のグランドパターンに流入し、当該第３のグランドパターンから第３のビアホールを通って、更に、第２のグランドパターンを経由して外部に放出される。

特許文献３は、ノイズ放射抑制メモリモジュールを開示している。ここで、多層プリント基板は複数の信号配線又は電源パターンと周囲グランドパターンを具備し、周囲グランドパターンを接続ビアで接続している。また、周囲グランドパターンより構成される平面アンテナの動作により相反する向きの電界を発生させることで多層プリント基板からのノイズ放射を抑制している。

特開２００７−２４３００７号公報 特開２００５−３２２８６１号公報 特開２００５−３４０７３３号公報

図１４や図１５に示す回路を用いたノイズ除去構造では、インダクタやコンデンサを回路基板１０１上に実装する必要がある。このため、回路基板１０１上に回路部品を実装する領域を設ける必要があり、回路基板１０１の規模が拡大してしまう。また、回路部品自体のコストに加えて回路部品の管理コストが必要であり、回路部品を回路基板１０１上に実装するための作業工程やリードタイムが増加してしまう。更に、信号線にフィルタを挿入する場合、個々の配線に対してフィルタを割り当てる必要があり、設計工数が増大してしまう。電子装置の種類によっては、１つの回路基板上にコンデンサやインダクタを数十個〜数百個も実装することもあるため、回路部品実装のための面積、コスト、設計・製造時間が増大してしまう。

特許文献１に開示されたノイズ抑制構造体は、単一のノイズ抑制層が第１及び第２の導体間に絶縁層を介して電磁結合されるという多層構造を有しているため、所望のノイズ抑制効果を得るためには一定面積のノイズ抑制層を形成する必要がある。特に、小型・薄型化が進展している無線通信機器では、回路基板上の実装面積が小さいノイズ抑制構造が望まれている。しかし、特許文献１のノイズ抑制構造体では、同一平面上に共振器を具備しているため、低周波数ノイズを抑制するためには実装面積が増大してしまう。

特許文献２及び特許文献３に開示されたノイズ抑制技術では、信号線を伝搬する信号の周波数特性を考慮することなく、単純にノイズを逃す経路を形成したり、プリント基板から放射される電磁ノイズを抑制するものであるため、電源分配系で発生するノイズや、信号線を伝搬するノイズを効率的に除去するものではない。

本発明は、上述の事情を考慮してなされたものであり、その目的は追加の回路部品を実装することなく電源分配系ノイズや信号線を伝搬するノイズを除去することができ、かつ、小型化を図ることができる回路基板を提供することである。

本発明は、異なる配線層において対抗配置された第１導体（例えば、信号線）と第２導体（例えば、グランドプレーン）によって伝送線路を構成した回路基板においてノイズ抑制構造を形成するものである。具体的には、第２導体に周回状のスリットが形成され、当該スリットの内側に第２導体から分離された島電極が形成される。また、第２導体とは異なる配線層に第３導体（例えば、共振線）が形成され、当該第３導体が複数の層間接続ビアによって第２導体と島電極に接続される。第１導体が部分的に平面視で前記島電極と重複するよう配設することによって、伝送線路を包含する複合共振器を構成する。この複合共振器は、共振周波数における帯域除去フィルタとして機能する。

本発明によれば、回路基板上に追加部品を実装することなく、簡易かつ小型の構成により電源分配系ノイズや信号線を伝搬するノイズを効果的に除去することができる。

本発明の実施例１に係るノイズ抑制構造を有する回路基板の断面図及び分解組立図である。 実施例１に係るノイズ抑制構造の機能を説明するための等価回路図である。 実施例１の変形例１に係る回路基板の断面図及び分解組立図である。 実施例１の変形例２に係る回路基板の断面図及び分解組立図である。 実施例１の適用例に係る回路基板の斜視図である。 図５に示す回路基板上に配置される集積回路間の信号線の伝送特性を３次元電磁界シミュレータで電磁界解析を行なった結果を示すグラフである。 本発明の実施例２に係るノイズ抑制構造を有する回路基板の断面図及び分解組立図である。 本発明の実施例３に係るノイズ抑制構造を有する回路基板の断面図及び分解組立図である。 本発明の実施例４に係るノイズ抑制構造を有する回路基板の断面図及び分解組立図である。 本発明の実施例５に係るノイズ抑制構造を有する回路基板の断面図及び分解組立図である。 本発明の実施例６に係るノイズ抑制構造を有する回路基板の断面図及び分解組立図である。 集積回路近辺にバイパスコンデンサを実装した回路基板の斜視図である。 図１２の回路基板における電源ノイズ発生原理を説明するための回路図である。 図１２の回路基板においてバイパスコンデンサによる電源ノイズ抑制動作を説明するための回路図である。 インダクタやコンデンサからなるＬＰＦを集積回路間の信号線に配置した回路基板の斜視図である。 図１５の回路基板に適用可能なＬＰＦを示す簡易回路図である。 図１５の回路基板においてＬＰＦを集積回路間に配置した構成を示す簡易回路図である。 共振線の右端側を延長した実施例１の変形例３に係る回路基板の断面図及び分解組立図である。 共振線の幅を拡張した実施例１の変形例４に係る回路基板の断面図及び分解組立図である。

本発明に係るノイズ抑制構造を有する回路基板について添付図面を参照して実施例とともに詳細に説明する。

図１本発明の実施例１に係るノイズ抑制構造１０を有する回路基板１１を示す。図１において、（ａ）は回路基板１１の断面図を示し、（ｂ）は回路基板１１の分解組立図である。回路基板１１は、第１、第２、第３配線層を有する。第１配線層には信号線１２が形成され、第３配線層には共振線１３が形成されている。第２配線層には、グランドプレーン１４と、周回形状のスリット１８によって内側に分離された島電極１５とが形成されている。共振線１３の左端は層間接続ビア１７を介して島電極１５に接続され、共振線１３の右端は層間接続ビア１６を介してグランドプレーン１４に接続される。

図２は、実施例１に係るノイズ抑制構造１０の機能を説明するための等価回路図である。ノイズ抑制構造の等価回路図は、回路基板１１の配線系統を示しており、符号２１〜２４で示す円筒素子は回路基板１１内の伝送経路を示す伝送回路モデルである。伝送回路モデル２１〜２４には、左右両端に信号線が接続され、下端には基準端子が接続されている。尚、伝送回路モデル２１〜２４同士を接続する実線は電気的な接続を意味するものであり、その電気的特性（配線長など）を表すものではない。

伝送回路モデル２１は、図１に示すスリット１８の右端より左側の領域における信号線１２とグランドプレーン１４又は島電極１５とで構成されるマイクロストリップラインを表している。伝送回路モデル２２は、スリット１８の右端より右側の領域で信号線１２とグランドプレーン１４とで構成されるマイクロストリップラインを表している。伝送回路モデル２３は、共振線１３と島電極１５とで構成される平行平板型の伝送線路を表しており、２つの伝送回路モデル２４はグランドプレーン１４と島電極１５との間のスリット１８によって形成されるスロット線路を表している。

伝送回路モデル２３、２４は入力部が共通した複合共振器２５を形成している。ここで、２つの伝送回路モデルは周回状に接続されており、伝送回路モデル２３の左側の端子２６がグランド２７と短絡している。また、伝送回路モデル２１の基準端子２８と伝送回路も出る２２の基準端子２９とは分離されており、これらの基準端子２８、２９は複合共振器２５の入力部と接続されている。

共振線１３の開放端Ａ−Ａから複合共振器２５を見た入力インピーダンスＺｉｎは、共振周波数で極大となり、マイクロストリップラインを伝搬してきた信号のうち、共振周波数に対応する帯域の信号成分を除去することができる。

次に、回路基板１１の製造方法について説明する。
この回路基板１１には汎用の基板を用いることができる。例えば、有機材料（エポキシ、ポリイミド、フッ素樹脂、ＰＰＥ樹脂、フェノール樹脂等）を用いた基板や、絶縁材料（セラミック、ガラス、シリコン、コンポジット材等）を用いた基板を採用することができる。基板の各層のパターンニング形成法として、エッチングやリソグラフィ印刷技術等を採用することができる。回路基板１１の層間接続ビア１６、１７の形成法として、絶縁材料にレーザ照射やドリル加工によって穴を形成し、金属ペーストの充填やメッキによって導通部を形成する。

実施例１に係る回路基板１１は３層構造としたが、これに限定する必要はない。３層より多い複数層からなる回路基板１１を作製してもよい。例えば、４層以上の配線層を有する回路基板を作製し、その内、３つの配線層について実施例１の構造を適用することにより、ノイズ除去効果を得るようにしてもよい。

実施例１に係る回路基板１１では、スリット１８と島電極１５が矩形に形成されているが、これに限定する必要はなく、他の形状を採用することができる。例えば、スリット１８と島電極１５を円形、楕円形、多角形としてもよい。どのような形状であろうと、スリット１８と島電極１５との間に他の電極が存在せず、両者によってスロット線路を形成することができれば、ノイズ抑制効果を得ることができる。

次に、実施例１の変形例について説明する。
実施例１では図１に示すように、層間接続ビア１６、１７がグランドプレーン１４と島電極１５とを隔てるスリット１８に接する位置に配置されており、共振線１３の大部分が島電極１５と平面視で重複し、グランドプレーン１４とは殆ど重複していないが、これに限定する必要はない。実施例１の変形例１として、図３に示すように共振線１３と層間接続ビア１６、１７とを平行移動して、共振線１３がグランドプレーン１４とも平面視で重複するように配置することができる。この変形例１は、ループ型スロット線路共振器、共振線１３と島電極１５の伝送路の短絡終端共振器、及び共振線１３とグランドプレーン１４の伝送路の短絡終端共振器の３つの共振器を包含する複合共振器である。

実施例１では、図１に示すように信号線１２がスリット１８を２回跨ぐように配置されているが、これに限定する必要はない。実施例１の変形例２として、図４に示すように信号線１２が周回状のスリット１８を１回跨ぐように再配置してもよい。図４では、信号線１２は島電極１５の上側に配置された集積回路ＩＣと接続されて、その位置で終端されている。変形例２では、信号線１２が島電極１５とグランドプレーン１４との間のスリット１８を跨ぐ箇所が共振線１３の入力部となって共振器が機能し、その共振周波数のノイズを抑制することができる。

実施例１では、図１に示すように共振線１３の左端が層間接続ビア１７によって島電極１５と接続され、一方、共振線１３の右端が層間接続ビア１６によってグランドプレーン１４と接続されている。図１８は実施例１の変形例３に係る回路基板を示しており、図１に示す回路基板１１に比べて共振線１３の右端側を延長したものである。この変形例３では、共振線１３の左端が層間接続ビア１７によって島電極１５と接続され、一方、共振線１３の右端側の所定位置が層間接続ビア１６によってグランドプレーン１４と接続される。図１８では、共振線１３の右端側を延長したが、共振線１３の左端側を延長したり、共振線１３の両端側を延長するようにしてもよい。

図１９は、実施例１の変形例４に係る回路基板を示しており、図１に示す回路基板１１に比べて共振線１３の幅が拡張されており、共振線１３の左端は２つの層間接続ビア１７によって島電極１５と接続され、一方、共振線１３の右端は２つの層間接続ビア１６によってグランドプレーン１４と接続される。

次に、実施例１の適用例について説明する。図５は、実施例１の適用例としての回路基板３１の斜視図である。この回路基板３１上には、集積回路（ＬＳＩ回路）３２〜３５が実装されている。集積回路３２、３３間には信号線３８が形成されており、集積回路３４、３５間には信号線３７が形成されている。ここで、１．２ＧＨｚの周波数を有するクロック信号が信号線３８を介して集積回路３２、３３間に伝送され、一方、５００Ｍｂｐｓのデジタル信号が信号線３７を介して集積回路３４、３５間に伝送されている。集積回路３２の出力信号の一部が信号線３７にノイズＮとして結合している。

図１に示すノイズ抑制構造１０が回路基板３１の点線で示した領域Ｂに適用されている。ノイズ抑制構造１０を有する回路基板３１は、比誘電率（ε_ｒ）が４．４の３層構造となっている。図１に示すように、第１及び第２配線層間の基板厚みａは６０μｍ、第２及び第３配線層間の基板厚みｂは１５０μｍ、共振線１３の厚みは２０μｍ、共振線１３の幅ｃは１ｍｍ、層間接続ビア１６、１７間の長さｄは１８ｍｍである。また、信号線３７の全体の長さは４０ｍｍであり、共振線１３の右端と集積回路３５との距離が５ｍｍ、共振線１３の左端と集積回路３４との距離が１５ｍｍである。

図６は、信号線３７の伝送特性を３次元電磁界シミュレータで電磁界解析を行なった結果を示すグラフである。このグラフは信号線３７のＳパラメータのうち挿入損失を示すＳ２１を表しており、これは集積回路３４の出力信号に対する集積回路３５の入力信号の振幅の割合を表すものである。このグラフに示すように、複合共振器の共振周波数（１．２ＧＨｚ等）ではＳ２１が著しく小さくなるが、その他の周波数ではＳ２１は略０ｄＢに近い値になっている。

図６のグラフでは、特定の周波数の信号は著しく減衰して信号伝搬が阻まれるが、その他の周波数の信号は減衰することなく透過することを示している。即ち、信号線３７は帯域除去フィルタとして振舞うことを意味する。信号線３７は途中領域に図１に示す共振構造を具備しているため、集積回路３４より出力される５００Ｍｂｐｓのデジタル信号は集積回路３５に到達するが、集積回路３２から到来する１．２ＧＨｚのノイズＮは除去される。これにより、信号線３７は良好な信号伝送を行なうことができる。

実施例１に係るノイズ抑制構造１０では、グランドプレーン１４が周回状のスリット１８の内側の島電極１５と完全に分離しているため、スロット線路がループ状となった共振器を形成している。この共振器は、周長が波長の整数倍となる周波数で共振する。一方、共振線１３はグランドプレーン１４と島電極１５とを接続する伝送線路を形成している。この伝送線路は、スロット線路を跨る部分が入力部となり、層間接続ビア１６、１７で接続される部分が短絡終端となるため、入力部から短絡終端までの長さが波長の１／４となる周波数において共振する。いずれの共振器においても、信号線１２と共振線１３とがグランドプレーン１４と島電極１５との間の間隙を跨る部分が励振源、即ち入力部、となる。

信号線１２とグランドプレーン１４により伝送線路にノイズが伝搬された場合、上述の２つの共振器が複合共振する周波数において、共振器の入力部のインピーダンスが共振により非常に大きい値となり、ノイズ伝搬を抑制することができる。

２つの共振器が複合共振する周波数は各共振器の単独の共振周波数より低いため、２つの共振器を併用することによって低周波数のノイズを除去することができる。単独の共振器の共振周波数を低くしようとすると、低周波数では波長が長くなり線路長が増大するため、共振器の形状を大きくする必要がある。従って、複数の共振器を併用することにより、単独の共振器を用いる構造に比べて小型化を図ることができる。

実施例１に係るノイズ抑制構造１０は配線層内に納めることができるため、従来のノイズ抑制構造のように回路基板上の大きな実装面積を必要としない。また、ノイズ抑制構造１０としてインダクタやコンデンサを回路基板上に実装する必要もなく、部品の管理コスト、実装作業工程、リードタイム、回路基板上の設置面積、コスト、設計・製造時間などを削減することができる。

次に、本発明の実施例２について説明する。図７は、本発明の実施例２に係るノイズ抑制構造２０を有する回路基板２１を示す。図７において、（ａ）は回路基板２１の断面図であり、（ｂ）は回路基板２１の分解組立図である。この回路基板２１は２つの配線層を有しており、第１配線層には信号線２２と共振線２３とが形成され、第２配線層には周回状のスリット２８を有するグランドプレーン２４が形成されている。また、島電極２５がスリット２８の内側に形成されている。共振線２３の左端は層間接続ビア２７によって島電極２５と接続されており、共振線２３の右端は層間接続ビア２６によってグランドプレーン２４と接続（短絡）されている。

実施例１と比べて、実施例２の特徴は信号線２２と共振線２３とが同じ配線層に形成されていることである。実施例１に係るノイズ抑制構造１０と同様に、実施例２に係るノイズ抑制構造２０においても共振線２３と島電極２５により共振器が形成され、一方、スリット２８によって分断された島電極２５とグランドプレーン２４とはループ型のスロット線路共振器を形成している。従って、実施例２は実施例１と同様に機能して効果的にノイズを抑制することができる。

次に、本発明の実施例３について説明する。図８は実施例３に係るノイズ抑制構造４０を有する回路基板４１を示す。図８において、（ａ）は回路基板４１の断面図であり、（ｂ）は回路基板４１の分解組立図である。この回路基板４１は３つの配線層を有しており、第１配線層には電源プレーン４２が形成され、第２配線層には周回状のスリット４８を有するグランドプレーン４４が形成され、第３配線層には共振線４３が形成される。また、島電極４５がスリット４８の内側に形成される。共振線４３の左端は層間接続ビア４７によって島電極４５と接続され、共振線４３の右端は層間接続ビア４６によってグランドプレーン４４と接続されている。

次に、実施例３に係るノイズ抑制構造４０の機能について図８を参照して説明する。電源プレーン４２を信号線と見なすと、電源プレーン４２とグランドプレーン４４からなる電源分配系は一種の伝送線路と考えることができる。信号の伝搬方向が図８の左右方向であるとすると、この電源分配系の等価回路は実施例１と同様に図２の等価回路図で表現することができる。

実施例３の場合、伝送回路モデル２１はスリット４８の右端より左側の領域において電源プレーン４２とグランドプレーン４４又は島電極４５より構成される平行平板線路を表す。伝送回路モデル２２は、スリット４８の右端より右側の領域の平行平板線路を表す。上側の伝送回路モデル２４は、共振線４３とグランドプレーン４４より構成される平行平板線路を表している。伝送回路モデル２３は、共振線４３と島電極４５より構成される平行平板型の伝送線路を表す。下側の伝送回路モデル２４は、グランドプレーン４４と島電極４５との間のスリット４８により形成されるスロット線路を表している。

実施例３の特徴は、２つの伝送回路モデル２４が周回していること、伝送回路モデル２３の左側の端子２６がグランド２７と短絡していること、そして伝送回路モデル２３、２４が入力部を共通とした複合共振器２５を形成していることである。また、伝送回路モデル２１の基準端子２８が伝送回路モデル２２の基準端子２９が分離しており、これらの基準端子２８、２９が複合共振器２５の入力部と接続されている。

実施例３によれば、複合共振器２５の入力インピーダンスは共振周波数において無限大となり、電源分配系全体の信号減衰が大きくなる。従って、実施例３に係る回路基板４１は共振周波数を減衰帯域の中心周波数とする帯域除去フィルタとして振舞い、当該減衰帯域におけるノイズを効果的に除去することができる。

次に、本発明の実施例４について説明する。図９は、実施例４に係るノイズ抑制構造５０を有する回路基板５１を示す。図９において、（ａ）は回路基板５１の断面図であり、（ｂ）は回路基板５１の分解組立図である。この回路基板５１は３つの配線層を有し、第１配線層には信号線５２が形成され、第２配線層には周回状のスリット５８を有するグランドプレーン５４が形成され、第３配線層には蛇行形状の共振線５３が形成されている。スリット５８の内側には島電極５５が形成されている。共振線５３の左端は層間接続ビア５７によって島電極５５と接続され、共振線５３の右端は層間接続ビア５６によってグランドプレーン５４と接続されている。

実施例４に係るノイズ抑制構造５０では、共振線５３が蛇行形状を有しているため、狭い範囲で共振器の線路長を稼ぐことができるので、所望の共振周波数を保持したまま第３配線層における共振器の占有面積を縮小することができる。

次に、本発明の実施例５について説明する。図１０は、実施例５に係るノイズ抑制構造６０を有する回路基板６１を示す。図１０において、（ａ）は回路基板６１の断面図であり、（ｂ）は回路基板６１の分解組立図である。この回路基板６１は３つの配線層を有しており、第１配線層には信号線６２が形成され、第２配線層には周回状かつ凹凸形状のスリット６８を有するグランドプレーン６４が形成され、第３配線層には共振線６３が形成されている。スリット６８の内側には島電極６５が形成されている。共振線６３の左端は層間接続ビア６７によって島電極６５と接続され、共振線６３の右端は層間接続ビア６６によってグランドプレーン６４と接続されている。

実施例５に係るノイズ抑制構造６０では、スリット６８と島電極６５が矩形ではなく凹凸形状であるため、グランドプレーン６４と島電極６５によって構成されるスロット線路が蛇行形状となり、スリット６８により狭い範囲で１波長ループ共振器の線路長を稼ぐことができる。従って、所望の共振周波数を保持したまま第２配線層における共振器の占有面積を縮小することができる。

次に、本発明の実施例６について説明する。
前述の実施例１乃至実施例５では、信号線から見て下側の隣接配線層のみにグランドプレーンと共振線からなるノイズ抑制構造を配置したが、信号線の上側と下側の両方にノイズ抑制構造を配置するようにしてもよい。

図１１は、実施例６に係るノイズ抑制構造７０を有する回路基板７１を示す。図１１において、（ａ）は回路基板７１の断面図であり、（ｂ）は回路基板７１の分解組立図である。図１１（ｂ）に示すように、回路基板７１は５つの配線層より構成されており、上側から第１配線層、第２配線層、第３配線層（即ち、中間配線層）、第４配線層、第５配線層の順番で積層されている。回路基板７１の第３配線層には信号線７２が形成され、第４配線層には周回状のスリット７８を有するグランドプレーン７４が形成され、第５配線層には共振線７３が形成されている。スリット７８の内側には島電極７５が形成されている。共振線７３の左端は層間接続ビア７７によって島電極７５と接続され、共振線７３の右端は層間接続ビア７６によってグランドプレーン７６と接続されている。

一方、第１配線層には共振線８１が形成され、第２配線層には周回状のスリット８４を有するグランドプレーン８３が形成されている。スリット８４の内側には島電極８２が形成されている。共振線８１の左端は層間接続ビア７９によって島電極８２と接続され、共振線８１の右端は層間接続ビア８０によってグランドプレーン８３と接続されている。

このように、第３配線層の信号線７２の上側の配線層及び下側の配線層にそれぞれ共振器が形成され、各共振器が独立してフィルタとして機能する。

実施例６において、第２配線層のスリット８４と第４配線層のスリット７８は大きさが異なっており、それぞれのスロット線路の周長も異なることとなり、両者の１波長共振周波数も異なることとなる。また、第１配線層の共振線８１と第５配線層の共振線７３とは長さが異なっているため、両者の共振周波数も異なることとなる。従って、信号線７２の上側の共振器と下側の共振器とでは複合共振周波数がことなることとなる。ノイズ抑制構造７０の全体では、上側と下側の狂信器のどちらか一方が共振すれば、ノイズ抑制フィルタとして機能するので、信号線７２の上下の配線層にそれぞれ異なる共振周波数のノイズ抑制機構を設けることにより、帯域除去周波数を２倍にすることができる。

或いは、信号線７２の上下の共振器を同一の寸法とすれば、除去する周波数の帯域幅は信号線７２の上下の配線層のいずれかにのみ共振器を形成したときと同一となり、帯域除去する信号の減衰量や帯域幅を増加させることができる。

追記事項として、共振器は第１導体（例えば、信号線）、第２導体（例えば、グランドプレーン）、及び第３導体（例えば、共振線）より構成される。ここで、共振器には種々の構造を採用することができる。例えば、第１導体は線状とし、第２導体は面状としてもよい。或いは、第１導体及び第２導体の両方を面状としてもよい。また、第３導体を線状としてもよい。

最後に、本発明は上述の実施例に限定されるものではなく、添付する請求の範囲内における種々の変形例や設計変更をも包含するものである。

本発明に係るノイズ抑制構造を有する回路基板は、簡易な構成で小型化することが可能であるため、種々の電子機器や通信機器に特化した形状及び寸法で設計することができ、携帯電話、無線機能搭載パーソナルコンピュータ、携帯型情報端末などの幅広い分野に適用されるものである。

１１、２１、３１、４１、５１、６１、７１ 回路基板
１２、２２、３７、３８、５２、６２、７２ 信号線
１３、２３、４３、５３、６３、７３、８１ 共振線
１４、２４、４４、５４、６４、７４、８３ グランドプレーン
１５、２５、４５、５５、６５、７５、８２ 島電極
１６、１７、２６、２７、４６、４７、５６、５７、６６、６７、７７、７９、８０ 層間接続ビア
１８、２８、４８、５８、６８、７８、８４ スリット
３２、３３、３４、３５ 集積回路
４２ 電源プレーン

Claims (10)

1. 異なる配線層において対抗配置された第１導体と第２導体によって伝送線路を構成した回路基板であって、
   前記第２導体に周回状のスリットが形成され、当該スリットの内側に前記第２導体から分離された島電極が形成され、
   前記第２導体とは異なる配線層に第３導体が形成され、当該第３導体が複数の層間接続ビアによって前記第２導体と前記島電極に接続されており、
   前記第１導体が部分的に平面視で前記島電極と重複するよう配設することによって、前記伝送線路を包含する複合共振器を構成するようにした回路基板。
2. 前記島電極と前記第２導体とは前記第３導体を介して接続するようにした請求項１記載の回路基板。
3. 前記第３導体は平面視で前記島電極と重複するように配設した請求項１記載の回路基板。
4. 前記第３導体は前記島電極と前記第２導体に平面視で重複するように配設した請求項１記載の回路基板。
5. 前記第１導体は前記スリットを少なくとも１回跨ぐように配設した請求項１記載の回路基板。
6. 前記第３導体は前記第１導体と同じ配線層に形成するようにした請求項１記載の回路基板。
7. 前記第３導体は線状かつ蛇行形状で形成するようにした請求項１記載の回路基板。
8. 前記スリットは周回状かつ蛇行形状で形成するようにした請求項１記載の回路基板。
9. 前記第２導体、前記スリット、及び前記島電極からなる構造体を前記第１導体の上下の配線層にそれぞれ形成するようにした請求項１記載の回路基板。
10. 前記第１導体は信号線であり、前記第２導体はグランドプレーンであり、前記第３導体は共振線である請求項１記載の回路基板。

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